KR910019057A - 반도체 메모리 장치 - Google Patents

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KR910019057A
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세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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Abstract

내용 없음

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 제1실시예에서 반도체 메모리 장치의 전체구조를 도시한 블럭 선도, 제2도는 제1도에 도시된 반도체 메모리 장치의 랜덤 엑세스에 의해 판독 동작을 설명하기 위한 흐름도, 제3도는 제1도에 도시된 반도체 메모리 장치의 랜덤 엑세스에 의해 기록 동작을 설명하기 위한 흐름도.

Claims (18)

  1. 어레이형으로 제공된 다수의 메모리 셀 및, 이런 메모리 셀에 접속된 다수의 비틀 라인 및 워드 라인쌍을 포함하는 메모리 셀 어레이, 상기 비트 라인쌍의 수보다 작은 레지스터로 구성된 데이타 레지스터 회로와, 비트 라인쌍의 동수의 다수의 세트로 비트 라인쌍을 세분하고, 각 세트로부터 제어 신호에 응답하여 상기 레지스터 회로의 각 레지스터로 취해진 한 비트 라인쌍을 접속하는 선택수단을 포함하여 이루어지는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 데이타 레지스터 회로는 단일 라인내에서 다수의 상기 레지스터를 배치함으로 형성되는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 다수의 비트 라인쌍은 상기 선택수단을 통해 상기 레지스터에 접속되는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 다수의 비트 라인쌍의 비트 라인쌍의 한 비트 라인은 상기 선택 수단을 통해 상기 레지스터에 접속되는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 메모리 셀 어레이는 두 영역으로 분류되고, 상기 선택 수단은 상기 두 영역에 각각에 제공되는 반도체 메모리 장치.
  6. 제1또는 5항에 있어서, 상기 선택 수단을 제각기 상기 비트 라인쌍의 한 비트 라인과 상기 레지스터 사이에 접속되고, 제어 단자에서 상기 제어신호를 수신하는 전달 게이트 가지는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 다수의 비트 라인쌍은 제각기 감지 증폭기를 통해 상기 선택 수단에 접속되는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 데이타 레지스터 회로는 선택기로부터의 선택수단에 응답하여 예정된 레지스터를 입출력 라인에 접속하는 수단을 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 선택기는 어드레스 카운터로부터의 정보에 의해 상기 선택신호를 발생시키는 수단을 포함하는 반도체 메모리장치.
  10. 제1항에 있어서, 상기 메모리 셀 어레이는 동작 랜덤 액세스 메모리인 반도체 메모리 장치.
  11. 제1항에 있어서, 상기 메모리 셀 어레이는 정적 랜덤 액세스 메모리인 반도체 메모리 장치.
  12. 제1항에 있어서, 상기 레지스터는 데이타를 저장하는 래치회로, 데이타 레지스터 제어신호에 응답하여 상기 래치 회로의 활동성을 제어하는 수단, 데이타 배선 및, 상기 데이타 레지스터 제어신호에 응답하여 상기 데이타 배선과 상기 래치 회로 사이의 접속을 제어하는 수단을 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 배선은 상기 선택 수단을 통해 상기 비트 라인쌍에 접속되는 반도체 메모리 장치.
  14. 최소한 하나의 데이타 레지스터 제어 신호에 응답하여 상기 래치회로의 전력공급을 가진 접속을 제어하는 수단, 데이타 배선 및, 상기 한 데이타 레지스터 제어신호에 응답하여 상기 데이타 배선과 상기 래치 회로 사이의 접속을 제어하는 게이트 수단을 포함하여 이루어지는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 래치 회로는 상보적인 데이타 저장하고, 이런 상보적 데이타를 입출력하는 두 입출력 단자를 가지며, 상기 두 입출력 단자는 제각기 상기 게이트 수단을 통해 제1 데이타 배선 및 제2배선에 접속되는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 래치 회로는 각 입력 단부 및 출력 단부가 상호 교차 결합되는 제1및 제2 CMOS인버터 회로를 포함하는 반도체 메모리 장치.
  17. 제14항에 있어서, 상기 게이트 수단은 상기 래치 회로의 입출력 단자와 상기 데이타 배선사이에 접속되고, 그의 제어단자에서, 상기 데이타 레지스터 제어신호를 수신하는 전달게이트를 포함하는 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 래치 회로의 전력공급을 가진 접속을 제어하는 수단은 전력 공급원과 상기 제1 및 2CMOS인버터 회로 사이에 접속되고, 그의 제어단자에서, 상기 데이타 레지스터 제어 신호를 수신하는 전달 게이트를 포함하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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