KR970017610A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR970017610A
KR970017610A KR1019960039600A KR19960039600A KR970017610A KR 970017610 A KR970017610 A KR 970017610A KR 1019960039600 A KR1019960039600 A KR 1019960039600A KR 19960039600 A KR19960039600 A KR 19960039600A KR 970017610 A KR970017610 A KR 970017610A
Authority
KR
South Korea
Prior art keywords
sub
data
bit line
main
bit lines
Prior art date
Application number
KR1019960039600A
Other languages
English (en)
Other versions
KR100225826B1 (ko
Inventor
타다히코 스기바야시
이사오 나리타케
Original Assignee
가네꼬 히사시
닛본 덴키 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴키 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR970017610A publication Critical patent/KR970017610A/ko
Application granted granted Critical
Publication of KR100225826B1 publication Critical patent/KR100225826B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 메모리 장치는 다수의 서브-비트 라인, 상기 다수의 서브-비트 라인에 공통으로 제공되어, 상기 다수의 서브-비트 라인 중 제1서브-비트 라인으로부터 데이터 신호를 수신하는 감지 증폭기, 상기 감지 증폭기에 동작하도록 결합되어, 상기 감지 증폭기의 출력을 수신하기 위한 메인-비트 라인과, 상기 메인-비트 라인 상애 나타나는 데이터를 래치하기 위해 제공된 데이터 래치 회로를 포함한다. 상기 장치는 데이터 래치 회로에 래치된 데이터를 판독하기 위해 상기 데이터 래치 회로가 액세스되는 동안에 상기 다수의 서브-비트 라인 중 제2서브-비트 라인의 데이터 신호를 상기 감지 증폭기에 전달하는 수단을 더 포함한다.

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 제1실시예에 따른 DRAM을 도시한 개략적인 블록 다이어그램,
제5도는 제4도의 DRAM에 이용된 래치 회로의 회로 다이어그램,
제6도는 제4도의 DRAM에 이용된 스위치 회로의 회로 다이어그램,
제7도는 제4도의 DRAM에 이용된 스위치 선택 회로의 회로 다이어그램,
제10도는 제4도에 표시된 데이터 래치 신호를 생성하기 위한 회로 다이어그램.

Claims (8)

  1. 반도체 메모리 장치에 있어서, 다수의 서브-비트 라인; 상기 다수의 서브-비트 라인에 공통으로 제공되어 상기 다수의 서브-비트 라인 중 제1서브-비트 라인으로부터 데이터 신호를 수신하는 감지 증폭기; 상기 감지 증폭기에 동작하도록 결합되어, 상기 감지 증폭기의 출력을 수신하기 위한 메인-비트 라인; 상기 메인-비트 라인 상에 나타나는 데이터를 래치하기 위해 제공된 데이터 래치 회로와; 상기 데이터 래치 회로에 래치된 데이터를 판독하기 위해 상기 데이터 래치 회로가 액세스되는 동안에 상기 다수의 서브-비트 라인 중 제2서브-비트 라인의 데이터 신호를 상기 감지 증폭기에 전달하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 감지 증폭기는 상기 다수의 비트 라인의 상기 제2비트 라인의 데이터 신호에 응답하여, 상기 데이터 래치 회로가 액세스되는 동안 상기 메인-비트 라인을 구동시키는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 감지 증폭기에 응답하여 상기 메인-비트 라인은 구동시키기 위해 결합된 부가 감지 증폭기를 더 포함하고, 상기 데이터 래치 회로는 상기 부가 감지 증폭기가 상기 메인-비트 라인을 구동시킨 이후에 상기 메인-비트 라인 상의 데이터를 래치하도록 동작되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 반도체 메모리 장치에 있어서, 다수의 서브-비트 라인; 상기 다수의 서브-비트 라인에 공통으로 제공된 감지 증폭기; 상기 감지 증폭기에 결합된 메인-비트 라인; 기록될 제1데이터를 임시로 래치하는 데이터 래치 회로; 상기 제1데이터에 응답하여 상기 서브-비트 라인 중 제1서브-비트 라인을 상기 감지 증폭기가 구동시킬 수 있도록 상기 데이터 래치 회로의 제1데이터를 상기 메인-비트 라인에 전달하기 위한 제1수단과; 제2데이터에 응답하여 상기 서브-비트 라인 중 제2서브-비트 라인을 상기 감지 증폭기가 구동시킬 수 있도록, 상기 데이터 래치 회로가 기록될 제2데이터를 래치하기 위해 제어되는 동안 상기 메인-비트 라인으로부터 상기 데이터 래치 회로를 분리시키기 위한 제2수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 메모리 장치에 있어서, 다수의 서브-비트 라인을 각각 갖는 다수의 그룹으로 분할되는 다수의 서브-비트 라인; 상기 서브-비트 라인 각각을 교차하는 다수의 워드 라인; 상기 서브-비트 라인과 상기 워드 라인의 교차점에 배치된 다수의 메모리 셀; 상기 그룹 중 관련된 한 그룹에 공통으로 각각 제공되어, 상기 그룹 중 상기 관련된 그룹에 속하는 상기 서브-비트 라인의 제1서브-비트 라인으로부터 데이터 신호를 수신하는 다수의 감지 증폭기; 상기 감지 증폭기의 관련된 감지 증폭기에 동작할 수 있도록 각각 결합된 다수의 메인-비트 라인; 상기 메인-비트 라인의 상기 관련된 메인-비트 라인 상에 나타나는 데이터를 래치하기 위해 상기 메인-비트 라인의 관련된 메인-비트 라인에 각각 제공된 다수의 데이터 래치 회로와; 각각의 데이터 래치 회로가 내부에 래치된 데이터를 판독하기 위해 액세스되는 동안에, 상기 감지 증폭기 중 상응하는 감지 증폭기에 상기 그룹의 각각에 속하는 상기 서브-비트 라인의 제2서브-비트 라인의 데이터 신호를 전달하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 데이터 래치 회로는 상기 데이터 래치 회로에 직렬로 래치된 데이터를 판독하기 위한 순서로 액세스되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 반도체 메모리 장치에 있어서, 다수의 제1서브-비트 라인; 다수의 제2서브-비트 라인; 상기 다수의 제1 및 제2서브-비트 라인에 각각 제공된 제1 및 제2감지 증폭기; 상기 제1 및 제2감지 증폭기에 각각 제공된 제1 및 제2메인-비트 라인; 상기 제1 및 제2메인-비트 라인에 각각 제공된 제1 및 제2데이터 래치 회로; 상기 제1 및 제2데이터 래치 회로에 제공된 데이터 판독 버스; 상기 제1 및 제2데이터 래치 회로에 제공된 데이터 기록 버스, 상기 다수의 제1서브-비트 라인 중 제1서브-비트 라인으로부터 제1판독 데이터를 상기 제1증폭기가 수신하고, 상기 다수의 제2서브-비트 라인 중 상기 제1서브-비트 라인으로부터 제2판독 데이터를 상기 제2증폭기가 수신하며, 상기 제1메인-비트 라인 상에 나타나는 상기 제1판독-데이터를 상기 제1데이터 래치 회로가 래치하고, 상기 제2메인-비트 라인 상에 나타나는 상기 제2판독-데이터를 상기 제2데이터 래치 회로가 래치하며, 상기 제1 및 제2데이터 래치 회로가 상기 제1 및 제2데이터 래치 회로에서 래치된 상기 제1 및 제2판독-데이터를 상기 데이터 판독 버스로 판독되도록 액세스되는 동안 상기 다수의 제1 및 제2서브-비트 라인의 상기 제2서브-비트 라인을 액세스하기 위해 상기 다수의 제1서브-비트 라인으로부터 그 제2서브-비트 라인으로 스위칭하고, 상기 다수의 제2서브-비트 라인의 제1서브-비트 라인으로부터 그 제2서브-비트 라인으로 스위칭하도록 하기 위한 판독 수단과; 상기 제1메인-비트 라인을 통해 상기 제1데이터 래치 회로에 래치된 제1기록-데이터를 상기 다수의 제1서브-비트 라인 중 상기 제1서브-비트 라인에 전달하고, 상기 제2메인-비트 라인을 통해 상기 제2데이터 래치 회로에 래치된 제2기록-데이터를 상기 다수의 제2서브-비트 라인 중 상기 제1서브-비트 라인에 전달하고, 상기 다수의 제1 및 제2서브-비트 라인 중 상기 제2서브-비트 라인으로 각각 기록되는 제3기록-데이터 및 제4기록 데이터를 래치하기 위해 상기 제1 및 제2데이터 래치 회로가 래치되는 동안에, 상기 다수의 제1 및 제2서브-비트 라인 중 제2서브-비트 라인을 액세스하기 위해 상기 다수의 제1서브-비트 라인 중 제1서브-비트 라인으로부터 그 제2서브-비트 라인으로 스위칭하고, 상기 다수의 제2서브-비트 라인 중 제1서브-비트 라인으로부터 그 제2서브-비트 라인으로 스위칭하도록 하기 위한 기록 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 데이터 래치 희로는 데이터 래치 신호, 판독 신호 및 기록 신호를 입력하고, 상기 데이터 래치 회로는, 상기 판독 신호가 활성화에 의해 형성되고, 상기 판독 신호가 활성화되는 동안 상기 데이터 래치 신호가 활성화될 때 제1플립-플롭 내의 상기 판독 데이터를 래칭하는 상기 제1플립-플롭과, 상기 기록 신호가 활성화됨으로써 상기 데이터 기록 라인에 나타나는 상기 기록 데이터를 래칭하고, 상기 기록 데이터 신호가 활성화되는 동안에 상기 데이터 래치 신호가 활성화될 때 제2플립-플롭의 래칭된 데이터를 상기 메인-비트 라인에 전달하는 제2플립-플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960039600A 1995-09-14 1996-09-13 반도체 메모리 장치 KR100225826B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7236508A JP2900854B2 (ja) 1995-09-14 1995-09-14 半導体記憶装置
JP95-236508 1995-09-14

Publications (2)

Publication Number Publication Date
KR970017610A true KR970017610A (ko) 1997-04-30
KR100225826B1 KR100225826B1 (ko) 1999-10-15

Family

ID=17001763

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960039600A KR100225826B1 (ko) 1995-09-14 1996-09-13 반도체 메모리 장치

Country Status (6)

Country Link
US (1) US5732026A (ko)
EP (1) EP0791932B1 (ko)
JP (1) JP2900854B2 (ko)
KR (1) KR100225826B1 (ko)
DE (1) DE69619793T2 (ko)
TW (1) TW360972B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6009024A (en) * 1997-03-27 1999-12-28 Matsushita Electric Industrial Co., Ltd. Semiconductor memory
JPH11110967A (ja) * 1997-10-01 1999-04-23 Nec Corp 半導体メモリ装置
JP2000090659A (ja) * 1998-09-10 2000-03-31 Nec Corp 半導体記憶装置
KR100487918B1 (ko) * 2002-08-30 2005-05-09 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치
US7349266B2 (en) * 2004-06-10 2008-03-25 Freescale Semiconductor, Inc. Memory device with a data hold latch
US7289369B2 (en) * 2005-04-18 2007-10-30 International Business Machines Corporation DRAM hierarchical data path
US7719905B2 (en) * 2007-05-17 2010-05-18 Hynix Semiconductor, Inc. Semiconductor memory device
US9053817B2 (en) * 2013-03-15 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Amplifier
US11302383B2 (en) 2018-12-10 2022-04-12 Etron Technology, Inc. Dynamic memory with sustainable storage architecture
US11798613B2 (en) 2018-12-10 2023-10-24 Etron Technology, Inc. Dynamic memory with long retention time

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4344156A (en) * 1980-10-10 1982-08-10 Inmos Corporation High speed data transfer for a semiconductor memory
US4943944A (en) * 1987-11-25 1990-07-24 Kabushiki Kaisha Toshiba Semiconductor memory using dynamic ram cells
JP2579974B2 (ja) * 1987-11-25 1997-02-12 株式会社東芝 半導体記憶装置
JP2713929B2 (ja) * 1987-11-25 1998-02-16 株式会社東芝 半導体記憶装置
JP2591010B2 (ja) * 1988-01-29 1997-03-19 日本電気株式会社 シリアルアクセスメモリ装置
JP2611504B2 (ja) * 1990-06-15 1997-05-21 日本電気株式会社 半導体メモリ
JPH06203552A (ja) * 1991-11-18 1994-07-22 Toshiba Corp ダイナミック型半導体記憶装置
JPH05250875A (ja) * 1992-02-27 1993-09-28 Nec Corp 半導体記憶装置

Also Published As

Publication number Publication date
JP2900854B2 (ja) 1999-06-02
JPH0982086A (ja) 1997-03-28
DE69619793D1 (de) 2002-04-18
DE69619793T2 (de) 2002-11-21
EP0791932A2 (en) 1997-08-27
KR100225826B1 (ko) 1999-10-15
TW360972B (en) 1999-06-11
EP0791932A3 (en) 1998-01-14
US5732026A (en) 1998-03-24
EP0791932B1 (en) 2002-03-13

Similar Documents

Publication Publication Date Title
US6522163B1 (en) Apparatus and method for coupling a first node to a second node using switches which are selectively clocked for fast switching times
KR890008841A (ko) 반도체 기억장치
KR960015578A (ko) 버스트 동작중에 리프레시 동작이 가능한 반도체 기억장치
KR920013462A (ko) 반도체 기억장치
KR950015396A (ko) 반도체 불휘발성 기억장치
US5384734A (en) Multiport memory device and an operation method thereof
KR900008526A (ko) 반도체 기억장치
KR950024216A (ko) 반도체 기억장치
KR940007884A (ko) 반도체 장치
KR930001216A (ko) 랜덤 액세스 메모리 장치와 그 제어방법
KR880003328A (ko) 반도체 메모리장치
US6175533B1 (en) Multi-port memory cell with preset
JPS59165294A (ja) 複数ポ−ト・メモリ
KR970017610A (ko) 반도체 메모리 장치
KR920017105A (ko) 반도체 기억 장치
US5805515A (en) Semiconductor memory device for high speed operation
US6201740B1 (en) Cache memories using DRAM cells with high-speed data path
KR100306511B1 (ko) 반도체기억장치
KR910010530A (ko) 램 테스트시 고속 기록회로
KR920010624A (ko) 반도체기억장치
KR920022292A (ko) 반도체 기억 장치
KR100402045B1 (ko) 데이타 판독 억세스를 향상시킨 반도체 메모리 장치
US4875189A (en) Random access memory device with nibble mode operation
KR950010084A (ko) 반도체 메모리 장치
US5953739A (en) Synchronous DRAM cache using write signal to determine single or burst write

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050711

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee