KR950024216A - 반도체 기억장치 - Google Patents

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KR950024216A
KR950024216A KR1019940040219A KR19940040219A KR950024216A KR 950024216 A KR950024216 A KR 950024216A KR 1019940040219 A KR1019940040219 A KR 1019940040219A KR 19940040219 A KR19940040219 A KR 19940040219A KR 950024216 A KR950024216 A KR 950024216A
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사또루 다노이
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진구지 준
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Abstract

[목적] 고속화가 가능하며, 리프레시 동작시에도 정보를 유지해두는 것이 가능한 반도체 기억장치를 제공한다.
[구성] 센스 노드 등화회로(40i)를 활성화한 후, 지연회로(60)에 의한 소정의 지연후, 센스 증폭기 구동 노드 등화회로(50)를 활성화한다. 이로써 센스 증폭기 구동노드(P1, N1)가 전원으로 부터 분리된 후에 이 노드(P1, N1)에 남는 전하를 이용하여 센스 노드쌍(Sai/Sbi)의 이퀄라이즈가 가속된다. 선택신호, 스위치 제어신호, 기억소자 제어신호 및 센스 증폭기 활성화 신호를 출력하는 로우 어드레스 기억장치(105)와, 선택신호에 응답하여 워드선을 선택하는 로우 디코더(107)와 메모리 셀 어레이(109)와, 센스 증폭기 활성화 신호에 응답하여 동작하는 센스 증폭기(119)와, 비트선의 1조와 1조의 센스선과의 사이에 배설되고, 스위치 제어신호에 응답하여 이것을 접속하는 스위치 수단(113)과, 제1 단자가 상기 1조의 센스선의 적어도 한쪽에 접속되고, 기억소자 제어신호 및 리프레시 사이클 검출신호에 응답하여 온/오프 동작하는 기억소자용 스위치 수단(SSW1)과, 기억소자용 스위치 수단의 제2단자에 접속되어 센스선에 나타나는 전위를 기억하는 기억소자(SC1)를 갖는 반도체 기억장치.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예를 나타내는 DRAM의 요부 회로도,
제3도는 본 발명의 제2실시예를 나타내는 DRAM의 요부 회로도.

Claims (29)

  1. 교차 배치된 복수의 워드선과 복수의 비트선 쌍과의 각 교차 개소에 접속된 데이터 격납용의 메모리 셀이 매트릭스 상으로 배열된 메모리 셀 어레이와, 스위치 수단을 통하여 상기 비트선 쌍에 접속되고, 상기 메모리 셀로부터의 판독 데이터를 검지, 증폭하는 센스 증폭기를 구비한 반도체 기억장치에 있어서, 상기 센스 증폭기의 입출력 노드인 센스 노드쌍에 접속되고, 데이터를 일시 유지하기 위한 복수의 캐시용 셀과, 활성화에 의해서 상기 센스 노드쌍을 일정 전위로 등화시키는 센스 노드 등화회로와, 활성화에 의해서 상기 센스 증폭기를 구동하는 센스 증폭기 구동 노드 쌍을 일정전위 노드로 등화하는 센스 증폭기 구동 노드 등화회로와, 상기 센스 노드 등화회로의 활성화 후의 소정의 지연시간 후에 상기 센스 증폭기 구동 노드 등화회로를 활성화하는 지연 회로를 설치한 것을 특징으로 하는 반도체 기억장치.
  2. 교차 배치된 복수의 워드선과 복수의 비트선 쌍과의 각 교차 개소에 접속된 데이터 격납용의 메모리 셀이 매트릭스 상으로 배열된 메모리 셀 어레이와, 스위치 수단을 통하여 상기 비트선 쌍에 접속되고, 상기 메모리 셀로 부터의 판독 데이터를 검지, 증폭하는 센스 증폭기와, 상기 센스 증폭기의 입출력노드인 센스 노드쌍에 접속되고, 데이터를 일시 유지하기 위한 복수의 캐시용 셀과, 활성화에 의해서 상기 센스 노드쌍을 일정 전위로 등화시키는 센스 노드 등화회로와, 활성화에 의해서 상기 센스 증폭기를 구동하는 센스 증폭기 구동 노드 쌍을 일정전위 노드로 등화하는 센스 증폭기 구동 노드 등화회로를 구비한 반도체 기억장치에 있어서, 상기 복수의 워드선 안에 있는 워드선에의 액세스로 부터 다른 워드선에의 액세스 까지의 프리차지 시간이 소정 시간 보다 짧은 것을 검출하는 제1의 검출수단과, 상기 프리차지 시간이 소정의 시간보다 긴 것을 검출하여 상기 센스 증폭기 구동노드 등화회로를 구동하는 제2의 검출수단과, 상기 제1의 검출수단의 출력과 상기 제2의 검출수단의 출력과의 논리합을 구하여 상기 센스 노드 등화회로를 구동하는 논리합 회로를 배설한 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 제1의 검출 수단은, 상기 메모리 셀에의 액세스 후의 상기 캐시용 셀에의 액세스 요구와, 상기 캐시용 셀에의 액세스 후의 상기 캐시용 셀에의 액세스 요구를 검출하는 기능을 가지며, 상기 제2의 검출수단은 상기 캐시용 셀에의 액세스 후의 상기 메모리 셀에의 액세스 요구와, 상기 메모리 셀에의 액세스 후의 상기 메모리 셀에의 액세스 요구를 검출하는 기능을 갖는 것을 특징으로 하는 반도체 기억장치.
  4. 교차 배치된 복수의 워드선과 복수의 비트선 쌍과의 각 교자 개소에 접속된 데이터 격납용의 메모리 셀이 매트릭스 상으로 배열된 메모리셀 어레이와, 제1의 스위치 수단을 통하여 상기 비트선 쌍에 접속되고, 상기 메모리 셀로 부터 판독 데이터를 검지, 증폭하는 센스 증폭기를 구비한 반도체 기억장치에 있어서, 상기 센스 증폭기의 입출력 노드인 센스 노드쌍과 데이터 버스와의 사이에 접속되고 어드레스로 지정되는 이 센스 증폭기와 이 데이터 버스와의 사이에서 선택적으로 쌍방향의 데이터 전송을 하는 컬럼 스위치회로를 배설하고, 상기 컬럼 스위치 회로와, 상기 센스 노드쌍과 제2의 스위치 수단을 통하여 접속되는 캐시 데이터선 쌍과, 상기 캐시 데이터선 쌍과 접속되어 데이터를 일시 유지하기 위한 복수의 캐시용 셀을 갖는 것을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서, 기입용 데이터를 일시 유지하는 라이트 버퍼를 상기 센스 노드쌍에 병설한 것을 특징으로 하는 반도체 기억장치.
  6. 제4항 또는 5항에 있어서, 상기 컬럼 스위치 회로는 상기 캐시 데이터선 쌍의의 전위에 의해서 게이트 제어되고 상기 데이터 버스를 구동하는 1조의 MOS트랜지스터를 갖는 것을 특징으로 하는 반도체 기억장치.
  7. 제4항 또는 5항에 있어서, 상기 캐시용 셀 및 라이트 버퍼는 직렬로 접속된 스위치 수단 및 기억소자로 각각 구성한 것을 특징으로 하는 반도체 기억장치.
  8. 제4항 또는 5항에 있어서, 상기 워드선 또는 상기 제1의 스위치 수단의 제어선은 3치 출력회로로 이루어지는 드라이버로 구동하는 구성으로 한 것을 특징으로 하는 반도체 기억장치.
  9. 제4항 또는 5항에 있어서, 상기 컬럼 스위치 회로는 상기 캐시용 셀이 배치되어 이루어지는 캐시용 소자영역의 한쪽의 경계측에, 상기 캐시 데이터선 쌍의 한쪽과, 상기 센스 노드 쌍의 한쪽과의 사이에 접속된 제1의 MOS트랜지스터와, 상기 캐시 데이터선 쌍의 다른쪽과 상기 데이터 버스를 구성하는 데이터선 쌍의 한쪽과의 사이에 접속된 제2의 MOS트랜지스터를 배치하고, 상기 캐시용 소자영역의 다른쪽의 경계측에 상기 캐시 데이터선 쌍의 한쪽과 상기 센스 노드쌍의 한쪽과의 사이에 접속된 제3의 MOS트랜지스터와, 상기 캐시 데이터선 쌍의 다른 쪽과 상기 데이터선 쌍의 다른쪽과의 사이에 접속된 제4의 MOS트랜지스터를 배치하여 구성한 것을 특징으로 하는 반도체 기억장치.
  10. 제4항 또는 5항에 있어서, 상기 컬럼 스위치 회로는, 상기 캐시용 셀이 배치되어 이루어지는 캐시용 소자영역의 한쪽의 경계측에 상기 캐시데이터선쌍과 상기 데이터 버스와의 사이에 접속된 제1 및 제2의 MOS트랜지스터를 배치하고, 상기 캐시용 소자영역의 다른쪽의 경계측에 상기 캐시데이터선쌍과 상기 센스노드쌍과의 사이에 접속된 제3 및 제4의 MOS트랜지스터를 배치하여 구성한 것을 특징으로 하는 반도체 기억장치.
  11. 제4항 또는 5항에 있어서, 상기 메모리셀 어레이로 부터 상기 캐시용 셀을 포함하는 상기 컬럼스위치 회로에 데이터 전송을 할 때의 이 메모리셀 어레이에 있어서의 상기 비트선쌍의 충방전을 제한하는 제어 수단을 배설한 것을 특징으로 하는 반도체 기억장치.
  12. 제5항에 있어서, 상기 메모리셀 어레이와 상기 컬럼 스위치 회로와의 데이터 전송에 있어서, 이 데이터전송이 카피백 동작인지 여부를 검출하는 카피백 동작 검출수단과, 상기 카피백 동작 이외의 데이터 전송시에 센스 증폭기 활성화 직후에 상기 제1의 스위치 수단을 오프 상태로 하는 제어수단을 배설한 것을 특징으로 하는 반도체 기억장치.
  13. 제5항에 있어서, 리프레시시에 리프레시 어드레스에 대응하는 데이터가 상기 캐시용 셀에 유지되어 있는 것을 검출하여 카피백 동작을하는 리프레시 모드 제어회로를 배설한 것을 특징으로 하는 반도체 기억장치.
  14. 제7항에 있어서, 상기 기억 소자는 하나 또는 복수의 커패시터를 사용하여 구성한 것을 특징으로 하는 반도체 기억장치.
  15. 제9항에 있어서, 상기 캐시용 소자 영역은 상기 캐시데이터선에 접속된 캐시용 셀과 상기 센스노드위에 배치되어 이 센스노드와는 전기적으로 접속되지 않는 상기 캐시용 셀과 동일구조의 스위치 수단 및 기억소자를 갖는 더미셀을 구비한 것을 특징으로 하는 반도체 기억장치.
  16. 제13항에 있어서, 상기 리프레시모드 제어회로는 외부로 부터 부여되는 어드레스를 기억하여 상기 캐시용 셀의 통전 상태를 제어하는 복수의 태그회로에 대하여 외부 어드레스와 리프레시 어드레스를 선택적으로 전환하여 이 태그회로에 공급하는 선택수단과, 상기 복수의 태그회로의 출력으로부터 리프레시 모드 신호를 생성하는 게이트 수단과, 상기 리프레시 모드신호에 따라 제1의 리프레시 타이밍 신호군과 제2의 리프레시 타이밍 신호군의 어느 한쪽을 선택하여 출력하는 리프레시 모드전환회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  17. 제10항에 있어서, 상기 캐시용 소자 영역은 상기 캐시데이터선에 접속된 캐시용 셀과 상기 센스노드위에 배치되어 이 센스노드와는 전기적으로 접속되지 않는 상기 캐시용 셀과 동일구조의 스위치수단 및 기억소자를 갖는 더미셀을 구비한 것을 특징으로 하는 반도체 기억장치.
  18. 로우 어드레스 신호에 응답하여 선택 신호, 스위치 제어신호, 기억소자 제어신호 및 센스 증폭기 활성화 신호를 출력하는 로우 어드레스 기억장치와, 상기 선택 신호에 응답하여 워드선을 선택하는 로우 디코더와, 상기 워드선 및 비트선과의 교차점에 메모리 셀을 가진 메모리셀 어레이와, 상기 센스 증폭기 활성화 신호에 응답하여 1조의 센스선 사이의 전위차를 증폭하는 센스 증폭기를 복수 가진 센스 증폭기 열과, 상기 비트선의 l조와 1조의 센스선과의 사이에 설치되고, 상기 스위치 제어신호에 응답하여 상기 비트선의 1조와 1조의 센스선을 접속하는 스위치 수단과, 제1단자가 상기 1조의 센스선의 적어도 한쪽에 접속되고, 상기 기억소자 제어신호 및 리프레시 사이클 검출신호에 응답하여 온/오프 동작하는 기억소자용 스위치 수단과, 이 기억소자용 스위치 수단의 제2단자에 접속되고, 상기 센스선에 나타나는 전위를 기억하는 기억소자를 가진 것을 특징으로 하는 반도체 기억장치.
  19. 제1항에 있어서, 상기 기억소자는 용량수단인 것을 특징으로 하는 반도체 기억장치.
  20. 제2항에 있어서, 상기 용량 수단의 제1단자는 상기 기억 소자용 스위치 수단에 접속되고, 상기 용량수단의 제2단자는 소정의 전위원에 접속되는 것을 특징으로 하는 반도체 기억장치.
  21. 제2항에 있어서, 상기 용량수단의 제1단자는 상기 기억 소자용 스위치 수단에 접속되고, 상기 용량수단의 제2단자는 다른 기억소자용 스위치 수단을 통하여 상기 1조의 센스선의 다른쪽에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  22. 로우 어드레스 신호에 응답하여 선택신호, 스위치 제어신호, 기억소자 제어신호 및 센스 증폭기 활성화 신호를 출력하는 로우 어드레스 기억장치와, 상기 선택신호에 응답하여 워드선을 선택하는 로우 디코더와, 상기 워드선 및 비트선과의 교차점에 메모리 셀을 가진 메모리셀 어레이와, 상기 센스 증폭기 활성화 신호에 응답하여 1조의 센스선 사이의 전위차를 증폭하는 센스 증폭기를 복수 가진 센스 증폭기 열과, 상기 비트선의 1조의 센스선과의 사이에 설치되고, 상기 스위치 제어신호에 응답하여 상기 비트선의 1조와 1조의 센스선을 접속하는 스위치 수단과, 제1단자가 상기 1조의 센스선의 적어도 한쪽에 접속되고, 상기 기억소자 제어신호 및 리프레시 사이클 검출신호에 응답하여 온/오프 동작하는 제1의 기억소자용 스위치 수단과 이 제1의 기억소자용 스위치 수단의 제2단자에 접속되고, 상기 센스선에 나타나는 전위를 기억하는 제1의 기억소자와, 제1단자가 상기 1조의 센스선의 적어도 한쪽에 접속되고, 상기 스위치 제어신호 및 리프레시 사이클 검출신호에 응답하여 온/오프 동작하는 제2의 기억소자용 스위치 수단과, 이 제2의 기억소자용 스위치 수단의 제2단자에 접속되고, 상기 센스선에 나타나는 전위를 기억하는 제2의 기억소자를 가진 것을 특징으로 하는 반도체 기억장치.
  23. 제5항에 있어서, 상기 제1 및 제2의 기억소자는 용량 수단인 것을 특징으로 하는 반도체 기억장치.
  24. 제6항에 있어서, 상기 용량 수단의 제l단자는 상기 기억 소자용 스위치 수단에 접속되고, 상기 용량 수단의 제2단자는 소정의 전위원에 접속되는 것을 특징으로 하는 반도체 기억장치.
  25. 제6항에 있어서, 상기 용량수단의 제1단자는 상기 기억 소자용 스위치 수단에 접속되고, 상기 용랑 수단의 제2단자는 다른 기억소자용 스위치 수단을 통하여 상기 1조의 센스선의 다른쪽에 접속되는 것을 특징으로 하는 반도체 기억장치.
  26. 로우 어드레스 신호에 응답하여 제1의 선택신호, 제1의 스위치 제어신호, 제1의 기억소자 제어신호 및 제1의 센스 증폭기 활성화 신호를 출력하는 제1의 로우 어드레스 기억장치와 상기 로우 어드레스 신호에 응답하여 제2의 선택신호, 제2의 스위치 제어신호, 제2의 기억소자 제어신호 및 제2 의 센스 증폭기 활성화 신호를 출력하는 제2의 로우 어드레스 기억장치와, 상기 로우 어드레스 신호에 응답하여 제3의 선택신호, 제3의 스위치 제어신호, 제3의 기억소자 제어신호 제3의 센스 증폭기 활성화 신호를 출력하는 제3의 로우 어드레스 기억장치와, 상기 로우 어드레스 신호에 응답하여 제4의 선택신호, 제4의 스위치 제어신호, 제4의 기억소자, 제어신호 및 제4의 센스 증폭기 활성화 신호를 출력하는 제4의 로우 어드레스 기억장치와, 상기 제1 및 제 2의 선택신호에 응답하여 제1의 워드선을 선택하는 제1의 로우 디코더와, 상기 제3 및 제4의 선택신호에 응답하여 제2의 워드선을 선택하는 제2의 로우 디코더와, 상기 제1의 워드선 및 제1의 비트선과의 교차점에 메모리 셀을 갖는 제1의 메모리 셀 어레이와, 상기 제2의 워드선 및 제2의 비트선과의 교차점에 메모리 셀을 갖는 제2의 메모리 셀 어레이와, 상기 제1 내지 제4의 센스 증폭기 활성화 신호에 응답하여 1조의 센스선 사이의 전위차를 증폭하는 센스 증폭기를 복수 갖는 센스 증폭기 열과, 상기 제1의 비트선의 1조와 상기 1조의 센스선의 1단과의 사이에 배설되고, 상기 제1 또는 제2의 스위치 제어신호에 응답하여 상기 제1의 비트선의 1조와 1조의 센스선을 접속하는 제1의 스위치 수단과, 상기 제2 의 비트선의 1조와 상기 1조의 센스선의 타단과의 사이에 배설되고, 상기 제3 또는 제4의 스위치 제어신호에 응답하여 상기 제2의 비트선의 1조와 1조의 센스선을 접속하는 제2의 스위치 수단과, 제1의 단자가 상기 1의 센스선의 적어도 한쪽에 접속되고, 상기 제1의 기억소자 제어신호 및 리프레시 사이클 검출신호에 응답하여 온/오프 동작하는 제1의 기억소자용 스위치 수단과, 이 제1의 기억소자용 스위치 수단의 제2의 단자에 접속되고, 상기 센스선에 나타나는 전위를 기억하는 제1의 기억소자와, 제1의 단자가 상기 1조의 센스선의 적어도 한쪽에 접속되고, 상기 제2의 기억소자 제어신호 및 리프레시 사이클 검출신호에 응답하여 온/오프 동작하는 제2의 기억소자용 스위치 수단과, 이 제2의 기억소자용 스위치 수단의 제2의 단자에 접속되고 상기 센스선에 나타나는 전위를 기억하는 제2의 기억소자와, 제1의 단자가 상기 1조의 센스선의 적어도 한쪽에 접속되고, 상기 제3의 기억소자 제어신호 및 리프레시 사이클 검출신호에 응답하여 온/오프 동작하는 제3의 기억소자용 스위치 수단과, 이 제3의 기억소자용 스위치 수단의 제2의 단자에 접속되고, 상기 센스선에 나타나는 전위를 기억하는 제3의 기억소자와, 제1의 단자가 상기 1조의 센스선의 적어도 한쪽에 접속되고, 상기 제4의 기억소자 제어신호 및 리프레시 사이클 검출신호에 응답하여 온/오프 동작하는 제4의 기억소자용 스위치 수단과, 이 제4의 기억소자용 스위치 수단의 제2의 단자에 접속되고, 상기 센스선에 나타내는 전위를 기억하는 제4의 기억소자를 잦는 것을 특징으로 하는 반도체 기억장치.
  27. 제9항에 있어서, 상기 제1 내지 제4의 기억소자는 용량수단인 것을 특징으로 하는 반도체 기억장치.
  28. 제10항에 있어서, 상기 용랑 수단이 제1단자는 상기 기억소자용 스위치 수단에 접속되고 상기 용량 수단의 제2단자는 소정의 전위원에 접속되는 것을 특징으로 하는 반도체 기억장치.
  29. 제10항에 있어서, 상기 용량 수단의 제1단자는 상기 기억소자용 스위치 수단에 접속되고, 상기 용량 수단의 제2단자는 다른 기억소자용 스위치 수단을 통하여 상기 1조의 센스선의 다른쪽에 접속되는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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