JP2003257180A - ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）及びその動作方法 - Google Patents

ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）及びその動作方法

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JP2003257180A JP2002057968A JP2002057968A JP2003257180A JP 2003257180 A JP2003257180 A JP 2003257180A JP 2002057968 A JP2002057968 A JP 2002057968A JP 2002057968 A JP2002057968 A JP 2002057968A JP 2003257180 A JP2003257180 A JP 2003257180A
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line
sense amplifier
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bit lines
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Munehiro Ito
宗広 伊藤
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Abstract

(57)【要約】 【課題】 ＤＲＡＭの書き込み動作において、選択ワー
ド線に接続されている非選択メモリセルに記憶されたデ
ータの破壊を防止しながら、書き込み動作におけるアク
セス時間を短縮する技術を提供する。 【解決手段】 本発明によるＤＲＡＭでは、非選択ビッ
ト線（ＢＬｊ＋１、／ＢＬｊ＋１）の電位差の増幅がセ
ンスアンプ（５ｊ＋１）によって行われた後、ライトバ
ッファ（８）によって選択ビット線（ＢＬｊ、／Ｂ
Ｌｊ）が選択メモリセル（ＭＣｉ，ｊ）への書き込みデ
ータに応じた電位に駆動される。更に、ライトバッファ
（８）による選択ビット線（ＢＬｊ、／ＢＬｊ）の駆動
が開始された後、センスアンプ（５ｊ）による選択ビッ
ト線ＢＬｊ、／ＢＬｊの電位差の増幅が開始される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access Memory）技術に関する。本発明は、特
に、書き込み動作に要する時間を短縮するためのＤＲＡ
Ｍ技術に関する。
【０００２】
【従来の技術】１つのトランジスタと１つのキャパシタ
とで１つのメモリセルを構成するＤＲＡＭは、最も広く
使用される半導体記憶装置である。図４は、典型的なＤ
ＲＡＭのメモリコア１００を示している。メモリコア１
００は、メモリセル１０１、ビット線ＢＬ、／ＢＬ、ワ
ード線ＷＬ、プリチャージ回路１０２、センスアンプ１
０３、カラムスイッチ１０４を含んで構成されている。
【０００３】メモリセル１０１は、メモリセルキャパシ
タ１０１ａと、ＭＯＳトランジスタ１０１ｂとから構成
されている。メモリセルキャパシタ１０１ａは、記憶す
るデータに応じて電荷を蓄積している。データ”１”を
保持するとき、メモリセルキャパシタ１０１ａには電荷
が蓄積され、データ”０”を保持するとき、メモリセル
キャパシタ１０１ａには電荷が蓄積されない。
【０００４】ＭＯＳトランジスタ１０１ｂは、そのソー
ス／ドレインの一方がメモリセルキャパシタ１０１ａに
接続され、他方がビット線ＢＬに接続されている。ＭＯ
Ｓトランジスタ１０１ｂのゲートは、ワード線ＷＬに接
続されている。ワード線ＷＬが活性化されると、メモリ
セルキャパシタ１０１ａは、ビット線ＢＬに電気的に接
続される。
【０００５】メモリコア１００には、ビット線ＢＬに平
行してビット線／ＢＬが延設されている。ビット線／Ｂ
Ｌには、他のワード線（図示されない）によって活性化
される他のメモリセルが接続されているが、ビット線／
ＢＬに接続されているメモリセルは、図４には図示され
ていない。ビット線ＢＬとビット線／ＢＬとは、プリチ
ャージ回路１０２に接続されている。
【０００６】プリチャージ回路１０２は、ビット線ＢＬ
とビット線／ＢＬとを同一の電位にプリチャージする。
プリチャージ回路１０２は、ＮＭＯＳトランジスタ１０
２ａ、１０２ｂ、及び１０２ｃとから構成されている。
ＮＭＯＳトランジスタ１０２ａは、ビット線ＢＬとプリ
チャージ線１０５との間に介設され、ＮＭＯＳトランジ
スタ１０２ｂは、ビット線／ＢＬとプリチャージ線１０
５との間に介設されている。プリチャージ線１０５は、
電源電位ＶＤＤの２分の１の電位ＶＤＤ／２を有してい
る。ＮＭＯＳトランジスタ１０２ｃは、ビット線ＢＬと
ビット線／ＢＬとの間に介設されている。ＮＭＯＳトラ
ンジスタ１０２ａ、１０２ｂ、及び１０２ｃのゲートに
は、プリチャージ活性化信号ＥＱが供給されている。プ
リチャージ活性化信号ＥＱが”Ｈｉｇｈ”電位にプルア
ップされている期間、プリチャージ回路１０２は活性化
され、ビット線ＢＬとビット線／ＢＬとは、いずれも電
位ＶＤＤ／２を供給されつづける。
【０００７】ビット線ＢＬとビット線／ＢＬとは、更
に、センスアンプ１０３に接続されている。センスアン
プ１０３は、ＣＭＯＳインバータ１０３ａ、１０３ｂ
と、ＰＭＯＳトランジスタ１０３ｃと、ＮＭＯＳトラン
ジスタ１０３ｄとから構成されている。ＣＭＯＳインバ
ータ１０３ａは、ＮＭＯＳトランジスタ１０３ｅとＰＭ
ＯＳトランジスタ１０３ｆとから構成され、ＣＭＯＳイ
ンバータ１０３ｂは、ＮＭＯＳトランジスタ１０３ｇと
ＰＭＯＳトランジスタ１０３ｈとから構成されている。
ＣＭＯＳインバータ１０３ａの出力は、ＣＭＯＳインバ
ータ１０３ｂの入力に接続され、ＣＭＯＳインバータ１
０３ｂの出力は、ＣＭＯＳインバータ１０３ａの入力に
接続されている。ＣＭＯＳインバータ１０３ａ、１０３
ｂは、ＰＭＯＳトランジスタ１０３ｃを介して、電源電
位ＶＤＤを有する電源線１０６に接続されている。更
に、ＣＭＯＳインバータ１０３ａ、１０３ｂは、ＮＭＯ
Ｓトランジスタ１０３ｄを介して、接地電位ＶＳＳを有
する接地線１０７に接続されている。ＮＭＯＳトランジ
スタ１０３ｄのゲートには、センスアンプ活性化信号Ｓ
ＡＳが直接に供給され、ＰＭＯＳトランジスタ１０３ｃ
のゲートには、センスアンプ活性化信号ＳＡＳの相補信
号であるセンスアンプ活性化信号／ＳＡＳが、インバー
タ１０８を介して供給されている。
【０００８】センスアンプ活性化信号ＳＡＳによって活
性化されると、センスアンプ１０３は、ビット線ＢＬと
ビット線／ＢＬとのうちの一方を電源電位ＶＤＤにプル
アップし、他方を、接地電位ＶＳＳにプルダウンする。
【０００９】ビット線ＢＬとビット線／ＢＬとは、更
に、カラムスイッチ１０４に接続されている。カラムス
イッチ１０４は、ＮＭＯＳトランジスタ１０４ａ、１０
４ｂを含む。ＮＭＯＳトランジスタ１０４ａは、ビット
線ＢＬとデータバスＩＯとの間に介設され、ＮＭＯＳト
ランジスタ１０４ｂは、ビット線／ＢＬとデータバス／
ＩＯとの間に介設されている。
【００１０】カラムスイッチ１０４は、カラム選択信号
ＣＳＷに応答して、ビット線ＢＬ及びビット線／ＢＬ
を、それぞれ、データバスＩＯ及びデータバス／ＩＯに
電気的に接続する。カラム選択信号ＣＳＷが”Ｈｉｇ
ｈ”電圧（電源電位ＶＤＤ）にプルアップされると、Ｎ
ＭＯＳトランジスタ１０４ａは、ビット線ＢＬとデータ
バスＩＯとを電気的に接続し、ＮＭＯＳトランジスタ１
０４ｂは、ビット線／ＢＬとデータバス／ＩＯとを電気
的に接続する。
【００１１】データバスＩＯとデータバス／ＩＯとは、
ライトバッファ１０９に接続されている。ライトバッフ
ァ１０９は、データバスＩＯとデータバス／ＩＯとを、
書き込みデータに応じて”Ｈｉｇｈ”電位又は”Ｌｏ
ｗ”電位（接地電位ＶＳＳ）に駆動する。データバスＩ
Ｏとデータバス／ＩＯとは、相補の電位に駆動される。
【００１２】データバスＩＯとデータバス／ＩＯとは、
更に、リードバッファ（図示されない）に接続されてい
る。読み出しデータは、リードバッファを介してメモリ
コア１００から外部に出力される。
【００１３】図５は、このような構成を有するメモリコ
ア１００のメモリセル１０１への書き込み動作を示すタ
イミングチャートである。初期状態では、プリチャージ
活性化信号ＥＱは、”Ｈｉｇｈ”電圧に設定され、ビッ
ト線ＢＬ、／ＢＬは、いずれも電位ＶＤＤ／２にプリチ
ャージされている。
【００１４】ＤＲＡＭに書き込みコマンドＷＣＭＤが与
えられると、ライトバッファ１０９は、書き込みデータ
に応じてデータバスＩＯを”Ｈｉｇｈ”電位、又は”Ｌ
ｏｗ”電位に駆動し、更に、データバス／ＩＯをデータ
バスＩＯと相補の電位に駆動する。更に、プリチャージ
活性化信号ＥＱが、”Ｌｏｗ”電圧に設定され、ビット
線ＢＬ、／ＢＬは、いずれもハイインピーダンス状態に
される。
【００１５】続いて、ワード線ＷＬがプルアップされ、
メモリセル１０１のＭＯＳトランジスタ１０１ｂが活性
化される。一般には、ワード線ＷＬは電源電位ＶＤＤよ
り高い電位にまでプルアップされる。ＭＯＳトランジス
タ１０１ｂが活性化されると、メモリセルキャパシタ１
０１ａとビット線ＢＬとの間で電荷が交換される。この
電荷の交換により、ビット線ＢＬの電位が変化し、ビッ
ト線ＢＬとビット線／ＢＬとの間には、電位差が発生す
る。図５では、ビット線ＢＬの電位は、ビット線／ＢＬ
の電位よりも微小に高くなっている。
【００１６】続いて、センスアンプ活性化信号ＳＡＳ
が”Ｈｉｇｈ”電圧にプルアップされ、センスアンプ１
０３が活性化される。センスアンプ１０３が活性化され
ると、ビット線ＢＬとビット線／ＢＬとの間の電位差が
増幅される。この増幅により、ビット線ＢＬとビット線
／ＢＬとのうちの一方が電源電位ＶＤＤにプルアップさ
れ、他方が接地電位ＶＳＳにプルダウンされる。図５で
は、ビット線ＢＬが電源電位ＶＤＤにプルアップされ、
ビット線／ＢＬが接地電位ＶＳＳにプルダウンされてい
る。
【００１７】続いて、カラム選択信号ＣＳＷが”Ｈｉｇ
ｈ”電位にプルアップされ、カラムスイッチ１０４ａ、
１０４ｂが活性化される。カラムスイッチ１０４ａ、１
０４ｂが活性化されると、ビット線ＢＬは、データバス
ＩＯに電気的に接続され、ビット線／ＢＬは、データバ
ス／ＩＯに電気的に接続される。
【００１８】ビット線ＢＬとデータバスＩＯとが電気的
に接続され、ビット線／ＢＬとデータバス／ＩＯとが電
気的に接続されると、ビット線ＢＬとビット線／ＢＬと
は、ライトバッファ１０９によって書き込みデータに応
じた電位に駆動される。
【００１９】この状態では、ビット線ＢＬがメモリセル
キャパシタ１０１ａに接続されている。従って、メモリ
セルキャパシタ１０１ａには、書き込みデータに応じた
電位が供給され、メモリセル１０１へのデータの書き込
みが行われる。
【００２０】続いて、カラム選択信号ＣＳＷ、ワード線
ＷＬ、及びセンスアンプ活性化信号が、順次に、”Ｌｏ
ｗ”電位にプルダウンされる。更に、プリチャージ活性
化信号ＥＱが、”Ｈｉｇｈ”電圧に戻されて、書き込み
動作が完了する。
【００２１】このような動作を行うＤＲＡＭは、メモリ
セル１０１に書き込まれているデータと相補のデータを
メモリセル１０１に書き込む場合、センスアンプ１０３
がビット線ＢＬ及びビット線／ＢＬに与えた電位を、ラ
イトバッファ１０９によって強制的に反転する必要があ
る。例えば、メモリセル１０１にデータ”１”が書き込
まれているときに、データ”０”をメモリセル１０１に
書き込もうとする場合を考える。この場合、ワード線Ｗ
Ｌが活性化されると、メモリセル１０１からビット線Ｂ
Ｌに電荷が供給され、ビット線ＢＬの電位がビット線／
ＢＬの電位より高くなる。この状態でセンスアンプ１０
３が活性化されると、ビット線ＢＬは、メモリセル１０
１に記憶されているデータ”１”に対応して”Ｈｉｇ
ｈ”電位に駆動され、ビット線／ＢＬは、”Ｌｏｗ”電
位に駆動される。メモリセル１０１にデータ”０”を書
き込むためには、ライトバッファ１０９は、センスアン
プ１０３の駆動能力に打ち勝ってビット線ＢＬを”Ｌｏ
ｗ”電圧に反転し、ビット線／ＢＬを”Ｈｉｇｈ”電圧
に反転する必要がある。
【００２２】しかし、ライトバッファ１０９が、センス
アンプ１０３の駆動能力に打ち勝ってビット線ＢＬとビ
ット線／ＢＬとの電位を反転する動作は、書き込み動作
におけるアクセス時間を長くするため好ましくない。
【００２３】メモリセルに反転データが書き込まれると
きの、ライトバッファによるビット線ＢＬとビット線／
ＢＬの電位の反転を回避するための技術が、公開特許公
報（特開２００１−１０１８６３）に開示されている。
図６は、公知のその技術によるＤＲＡＭの書き込み動作
を示している。
【００２４】初期状態では、プリチャージ活性化信号Ｅ
Ｑは、”Ｈｉｇｈ”電圧に設定され、ビット線ＢＬ、／
ＢＬは、いずれも電位ＶＤＤ／２にプリチャージされて
いる。
【００２５】プリチャージ活性化信号ＥＱが、”Ｌｏ
ｗ”電圧にプルダウンされた後、ワード線ＷＬがプルア
ップされ、メモリセル１０１のＭＯＳトランジスタ１０
１ｂが活性化される。ＭＯＳトランジスタ１０１ｂが活
性化されると、メモリセルキャパシタ１０１ａがビット
線ＢＬに電気的に接続される。これにより、ビット線Ｂ
Ｌの電位は変化し、ビット線ＢＬとビット線／ＢＬとの
間には、微小な電位差が発生する。
【００２６】続いて、カラム選択信号ＣＳＷが”Ｈｉｇ
ｈ”電位にプルアップされ、カラムスイッチ１０４ａ、
１０４ｂが活性化される。カラムスイッチ１０４ａ、１
０４ｂが活性化されると、ビット線ＢＬは、データバス
ＩＯに電気的に接続され、ビット線／ＢＬは、データバ
ス／ＩＯに電気的に接続される。
【００２７】ビット線ＢＬとデータバスＩＯとが電気的
に接続され、ビット線／ＢＬとデータバス／ＩＯとが電
気的に接続されると、ビット線ＢＬとビット線／ＢＬと
は、ライトバッファ１０９によって書き込みデータに応
じた電位に駆動される。ビット線ＢＬとビット線／ＢＬ
とのうちの一方は、”Ｈｉｇｈ”電圧に駆動され、他方
は、”Ｌｏｗ”電圧に駆動される。このとき、センスア
ンプ１０３は活性化されていない。従って、メモリセル
キャパシタ１０１ａがデータ”１”とデータ”０”との
いずれを記憶しているかに関わらず、ライトバッファ１
０９によるビット線ＢＬ及びビット線／ＢＬの駆動は、
容易に実行される。
【００２８】この状態では、ビット線ＢＬがメモリセル
キャパシタ１０１ａに接続されている。従って、メモリ
セルキャパシタ１０１ａには、書き込みデータに応じた
電位が供給され、メモリセル１０１へのデータの書き込
みが行われる。
【００２９】続いて、センスアンプ活性化信号ＳＡＳ
が”Ｈｉｇｈ”電圧にプルアップされ、センスアンプ１
０３が活性化される。センスアンプ１０３は、ビット線
ＢＬとビット線／ＢＬとの間の電位差を増幅するように
ビット線ＢＬとビット線／ＢＬとを駆動する。しかし、
ビット線ＢＬとビット線／ＢＬとは、既に、センスアン
プ１０３が活性化された時には、ライトバッファ１０９
によって”Ｈｉｇｈ”電位又は”Ｌｏｗ”電位に駆動さ
れている。従って、センスアンプ１０３は、ライトバッ
ファ１０９と同一の電位をビット線ＢＬとビット線／Ｂ
Ｌとに与えることになる。
【００３０】続いて、カラム選択信号ＣＳＷ、ワード線
ＷＬ、及びセンスアンプ活性化信号ＳＡＳが、順次
に、”Ｌｏｗ”電位にプルダウンされる。更に、プリチ
ャージ活性化信号ＥＱが、”Ｈｉｇｈ”電圧に戻され
て、書き込み動作が完了する。
【００３１】このような書き込み動作では、センスアン
プ１０３とライトバッファ１０９とがビット線ＢＬとビ
ット線／ＢＬとに与える電圧は一致しているから、メモ
リセルに書き込まれるデータに関わらず、ライトバッフ
ァ１０９によるビット線ＢＬとビット線／ＢＬの電位の
強制的な反転は発生しない。
【００３２】しかし、公開特許公報（特開２００１−１
０１８６３）に開示されている技術は、データの書き込
み先であるメモリセルと同一のワード線に接続された他
のメモリセルに記憶されているデータが破壊される可能
性があるという問題を有している。
【００３３】図７に示されているように、現実のメモリ
コアでは、複数のビット線ＢＬとビット線／ＢＬとが、
交互に延設されており、あるビット線ＢＬとそれに隣接
するビット線／ＢＬとの間には、結合容量Ｃｐａｒａが
存在している。公開特許公報（特開２００１−１０１８
６３）に開示されている書き込み動作は、この結合容量
Ｃｐａｒａの存在に起因して、データの書き込み先であ
るメモリセルでないメモリセルに記憶されているデータ
を破壊する可能性がある。その理由を、以下に説明す
る。
【００３４】以下の説明において、メモリセル１０１の
うちのデータの書き込み先であるメモリセルを選択メモ
リセル１０１ｉと記載し、選択メモリセル１０１ｉと同
一のワード線ＷＬに接続された、選択メモリセル１０１
ｉに隣接するメモリセルを非選択メモリセル１０１
ｉ＋１と記載する。更に、選択メモリセル１０１ｉに接
続されているビット線ＢＬと、それに並設されているビ
ット線／ＢＬとを、それぞれ、選択ビット線ＢＬｉ、選
択ビット線／ＢＬｉと記載し、非選択メモリセル１０１
ｉ＋１に接続されているビット線ＢＬと、それに並設さ
れているビット線／ＢＬとを、それぞれ、非選択ビット
線ＢＬｉ＋１と記載する。更に、選択ビット線ＢＬｉ及
び／ＢＬｉに接続されているカラムスイッチ１０４を選
択カラムスイッチ１０４ｉと記載し、非選択ビット線Ｂ
Ｌｉ＋１及び／ＢＬｉ＋１に接続されているカラムスイ
ッチ１０４を非選択カラムスイッチ１０４ｉ＋１と記載
する。
【００３５】図８に示されているように、ワード線ＷＬ
がプルアップされると、選択メモリセル１０１ｉのメモ
リセルキャパシタ１０１ａｉが選択ビット線ＢＬｉに接
続され、非選択メモリセル１０１ｉ＋１のメモリセルキ
ャパシタ１０１ａｉ＋１が、非選択ビット線ＢＬｉ＋１
に接続される。選択ビット線ＢＬｉ及び非選択ビット線
ＢＬｉ＋１の電位は、選択メモリセル１０１ｉ及び非選
択メモリセル１０１ｉ ＋１にそれぞれ記憶されているデ
ータに応じて微小に変化する。
【００３６】カラム選択信号ＣＳＷｉにより、選択カラ
ムスイッチ１０４ｉが活性化されると、選択ビット線Ｂ
Ｌｉと選択ビット線／ＢＬｉとは、ライトバッファ１０
９によって、選択メモリセル１０１ｉに書き込まれるデ
ータに応じた電圧に駆動される。図８に示されている例
では、選択ビット線ＢＬｉは、”Ｌｏｗ” 電位にプル
ダウンされ、選択ビット線／ＢＬｉは、”Ｈｉｇｈ”電
位にプルアップされる。
【００３７】選択ビット線ＢＬｉと選択ビット線／ＢＬ
ｉがライトバッファ１０９によって駆動される瞬間で
は、非選択ビット線ＢＬｉ＋１はフローティングであ
る。従って、選択ビット線／ＢＬｉと非選択ビット線Ｂ
Ｌｉ＋１との間の結像容量Ｃｃａ ｐａの存在に起因し
て、非選択ビット線ＢＬｉ＋１の電位は、選択ビット線
／ＢＬｉの電位の変動とともに変動する。図８に示され
ている例では、選択ビット線／ＢＬｉは、”Ｈｉｇｈ”
電位にプルアップされるのに応じて、非選択ビット線Ｂ
Ｌｉ＋１の電位の電位も上昇する。
【００３８】非選択ビット線ＢＬｉ＋１の電位の変動の
形態によっては、図８に示されているように、非選択ビ
ット線ＢＬｉ＋１と非選択ビット線／ＢＬｉ＋１との電
位の大小関係が反転することがある。
【００３９】その後、センスアンプ活性化信号ＳＡＳの
プルアップにより、センスアンプ１０３ｉ及びセンスア
ンプ１０３ｉ＋１が活性化されると、非選択ビット線Ｂ
Ｌｉ ＋１、／ＢＬｉ＋１の一方が”Ｈｉｇｈ”電位にプ
ルアップされ、他方が、”Ｌｏｗ”電位にプルダウンさ
れる。これにより、非選択メモリセル１０１ｉ＋１は、
リストアされる。
【００４０】このとき、非選択ビット線ＢＬｉ＋１と非
選択ビット線／ＢＬｉ＋１との電位の大小関係が、選択
ビット線／ＢＬｉのライトバッファ１０９による駆動に
よって反転されていると、非選択メモリセル１０１
ｉ＋１のリストア動作において、誤ったデータが非選択
メモリセル１０１ｉ＋１に書き込まれる。
【００４１】このように、公開特許公報（特開２００１
−１０１８６３）に開示されているＤＲＡＭの書き込み
動作方法は、ビット線ＢＬとそれに隣接するビット線／
ＢＬとの間に存在する結合容量Ｃｐａｒａに起因して、
非選択メモリセルに記憶されているデータが破壊される
可能性がある。
【００４２】
【発明が解決しようとする課題】本発明の目的は、選択
ワード線に接続されている非選択メモリセルに記憶され
たデータの破壊を防止しながら、書き込み動作における
アクセス時間を短縮する技術を提供することにある。
【００４３】
【課題を解決するための手段】以下に、［発明の実施の
形態］で使用される番号・符号を用いて、課題を解決す
るための手段を説明する。これらの番号・符号は、［特
許請求の範囲］の記載と［発明の実施の形態］の記載と
の対応関係を明らかにするために付加されている。但
し、付加された番号・符号は、［特許請求の範囲］に記
載されている発明の技術的範囲の解釈に用いてはならな
い。
【００４４】上記目的を達成するために本発明によるＤ
ＲＡＭは、キャパシタ（１ａｉ，１〜１ａｉ，ｎ）とト
ランスファスイッチ（１ｂｉ，１〜１ｂｉ，ｎ）とをそ
れぞれ含む複数のメモリセル（ＭＣｉ，１〜Ｍ
Ｃｉ，ｎ）と、前記キャパシタ（１ａ ｉ，１〜１ａ
ｉ，ｎ）のそれぞれに、前記トランスファスイッチ（１
ｂｉ，１〜１ｂｉ，ｎ）を介してそれぞれ接続されてい
る複数のビット線（ＢＬ１〜ＢＬｎ）と、前記複数のビ
ット線（ＢＬ１〜ＢＬｎ）に、それぞれ接続されている
複数のセンスアンプ（５１〜５ｎ）と、前記複数のビッ
ト線（ＢＬ１〜ＢＬｎ）に、それぞれ接続されている複
数のカラムスイッチ（７１〜７ｎ）と、ライトバッファ
（８）と、前記複数のビット線（ＢＬ１〜ＢＬｎ）のう
ちから選択ビット線（ＢＬｊ）を選択するデコーダ
（６）と、トランスファスイッチ（１ｂｉ，１〜１ｂ
ｉ，ｎ）と、複数のカラムスイッチ（７１〜７ｎ）と、
複数のセンスアンプ（５１〜５ｎ）とを制御する制御部
（１１、１２、１３）とを備えている。制御部（１１、
１２、１３）は、前記複数のメモリセル（ＭＣｉ，１〜
ＭＣｉ，ｎ）のうちの一（ＭＣｉ，ｊ）への書き込み動
作の実行時、（ａ）前記トランスファスイッチ（１ｂ
ｉ，１〜１ｂｉ，ｎ）のそれぞれを活性化して前記キャ
パシタ（１ａｉ，１〜１ａｉ，ｎ）のそれぞれと前記複
数のビット線（ＢＬ１〜ＢＬｎ）のそれぞれとを電気的
に接続し、（ｂ）前記トランスファスイッチ（１ｂ
ｉ，１〜１ｂｉ，ｎ）の活性化の後、前記複数のセンス
アンプ（５１〜５ｎ）のうち、前記選択ビット線（ＢＬ
ｊ）に接続されていない非選択センスアンプを活性化し
て、前記複数のビット線（ＢＬ１〜ＢＬｎ）のうち、前
記選択ビット線（ＢＬｊ）でない非選択ビット線を駆動
し、（ｃ）前記非選択ビット線が駆動された後、前記複
数のカラムスイッチ（７１〜７ｎ）のうち前記選択ビッ
ト線（ＢＬｊ）に接続されている選択カラムスイッチ
（７ｊ）を活性化して前記ライトバッファ（８）を前記
選択ビット線（ＢＬｊ）に電気的に接続し、且つ、
（ｄ）前記ライトバッファ（ＢＬｊ）による前記選択ビ
ット線（ＢＬｊ）の第１駆動が開始された後、前記選択
センスアンプ（５ｊ）による前記選択ビット線（Ｂ
Ｌｊ）の第２駆動を開始する。
【００４５】このようなＤＲＡＭでは、ライトバッファ
（８）に遅れて選択ビット線（ＢＬ ｊ）を駆動する選択
センスアンプ（５ｊ）は、ライトバッファ（８）によっ
て選択ビット線（ＢＬｊ）に与えられた電位差を増幅す
ることになる。ゆえに、センスアンプ（５ｊ）は、必ず
ライトバッファ（８）と同一の電位方向に向かって選択
ビット線（ＢＬｊ）を駆動することになる。ライトバッ
ファ（８）による選択ビット線（ＢＬｊ）の電位の強制
的な反転は行われない。これにより、書き込み動作のア
クセス時間の短縮が実現されている。
【００４６】選択センスアンプ（５ｊ）による前記第２
駆動は、ライトバッファ（８）による前記第１駆動によ
って選択ビット線（ＢＬｊ）の電位が遷移している途中
で開始されることが好ましい。これにより、選択ビット
線（ＢＬｊ）の電位の遷移のために、ライトバッファ
（８）と選択センスアンプ（５ｊ）との両方のドライブ
能力が有効に使用され、書き込み動作のアクセス時間を
一層に短縮することができる。
【００４７】当該ＤＲＡＭが、複数のビット線（ＢＬ１
〜ＢＬｎ）のそれぞれに対応して設けられた複数の相補
ビット線（／ＢＬ１〜／ＢＬｎ）と、前記センスアンプ
（５ １〜５ｎ）のそれぞれに接続されている第１バイア
ス線（ＳＡＰ）と、センスアンプ（５１〜５ｎ）のそれ
ぞれに接続されている第２バイアス線（ＳＡＮ）とを更
に備え、制御部（１１、１２、１３）が、前記センスア
ンプ（５１〜５ｎ）が活性化されるとき、第１バイアス
線（ＳＡＰ）及び前記第２バイアス線（ＳＡＮ）を、そ
れぞれ、電源電位及び接地電位に駆動し、且つ、前記セ
ンスアンプ（５ １〜５ｎ）がが非活性化されるとき、前
記第１バイアス線（ＳＡＰ）及び前記第２バイアス線
（ＳＡＮ）を、所定のプリチャージ電位（ＶＤＤ／２）
に駆動し、センスアンプ（５１〜５ｎ）のそれぞれは、
第１インバータ（５ａｊ）と、電源電位供給端子（ＮＳ
ＡＰｊ）と接地電位供給端子（ＮＳＡＮｊ）とを第１イ
ンバータ（５ｂｊ）と共有する第２インバータ（５
ｂｊ）と、制御部（１１、１２、１３）による制御の
下、前記センスアンプ（５１〜５ｎ）の活性化のとき、
第１バイアス線（ＳＡＰ）を前記電源電位供給端子（Ｎ
ＳＡＰｊ）に選択的に接続する第１スイッチ（５ｃｊ）
と、前記制御部による制御の下、前記センスアンプの活
性化のとき、前記第２バイアス線（ＳＡＮ）を前記接地
電位供給端子（ＮＳＡＮｊ）に選択的に接続する第２ス
イッチ（５ｄｊ）とを含み、前記第１インバータ（５ｂ
ｊ）の出力は、前記ビット線（ＢＬ１〜ＢＬｎ）のうち
の一のビット線と、前記第２インバータ（５ｂｊ）の入
力とに接続され、第２インバータ（５ｂ ｊ）の出力は、
前記相補ビット線（／ＢＬ１〜／ＢＬｎ）のうちの一の
相補ビット線と、前記第１インバータ（５ａｊ）の入力
とに接続されている場合、制御部（１１、１２、１３）
は、センスアンプが非活性化（５１〜５ｎ）されると
き、第１バイアス線（ＳＡＰ）及び前記第２バイアス線
（ＳＡＮ）を、前記プリチャージ電位（ＶＤＤ／２）に
駆動した後、第１スイッチ（５ｃｊ）及び前記第２スイ
ッチ（５ｄｊ）を非活性化して、前記第１バイアス線
（ＳＡＰ）を前記電源電位供給端子（ＮＳＡＰｊ）から
切り離し、前記第２バイアス線（ＳＡＮ）を前記接地電
位供給端子（ＮＳＡＮｊ）から切り離すことが好まし
い。
【００４８】上記目的を達成するために本発明によるＤ
ＲＡＭは、複数のメモリセル（ＭＣ ｉ，１〜Ｍ
Ｃｉ、ｎ）と、複数のメモリセル（ＭＣｉ，１〜ＭＣ
ｉ、ｎ）に、それぞれ接続されている複数のビット線
（ＢＬ１〜ＢＬｎ）と、前記複数のビット線（ＢＬ１〜
ＢＬｎ）のうちから選択ビット線（ＢＬｊ）を選択する
デコーダ（６）と、複数のビット線（ＢＬ１〜ＢＬｎ）
に、それぞれ接続されている複数のセンスアンプ（５１
〜５ｎ）と、前記複数のセンスアンプ（５１〜５ｎ）を
制御する制御部（１２、１３）とを備えている。制御部
（１２、１３）は、複数のメモリセル（ＭＣｉ，１〜Ｍ
Ｃｉ、ｎ）のうちの一（ＭＣｉ，ｊ）への書き込み動作
の実行時、前記複数のセンスアンプ（５１〜５ｎ）のう
ち、前記選択ビット線（ＢＬｊ）に接続されている選択
センスアンプ（５ｊ）と、前記選択ビット線（ＢＬｊ）
に接続されていない非選択センスアンプとを、異なるタ
イミングで活性化することが可能であるように設計され
ている。このようなＤＲＡＭは、データ書き込みの対象
でないメモリセルにデータをリストアする非選択センス
アンプを、データ書き込みの対象でないメモリセルのデ
ータが破壊されないようなタイミングで起動することが
できる。
【００４９】制御部（１２、１３）は、前記書き込み動
作の実行時に、前記非選択センスアンプを活性化するタ
イミングよりも後に選択センスアンプ（５ｊ）を活性化
することが好ましい。
【００５０】当該ＤＲＡＭが、前記複数のビット線（Ｂ
Ｌ）のそれぞれと、データバス（ＩＯ）との間に設けら
れる複数のカラムスイッチ（７１〜７ｎ）を更に備える
場合、制御部（１２、１３）は、前記書き込み動作の実
行時に、前記非選択センスアンプを、前記複数のカラム
スイッチ（７１〜７ｎ）のうち前記選択ビット線（ＢＬ
ｊ）に接続されている選択カラムスイッチ（７ｊ）を活
性化するタイミングよりも前に活性化し、前記選択セン
スアンプ（５ｊ）を、前記選択カラムスイッチ（７ｊ）
を活性化するタイミングとほぼ同時又はそれ以後に活性
化することが好ましい。
【００５１】本発明によるＤＲＡＭのデータ書き込み方
法は、キャパシタ（１ａｉ，１〜１ａｉ，ｎ）とトラン
スファスイッチ（１ｂｉ，１〜１ｂｉ，ｎ）とをそれぞ
れ含む複数のメモリセル（ＭＣｉ，１〜ＭＣｉ，ｎ）
と、前記キャパシタ（１ａｉ， １〜１ａｉ，ｎ）のそれ
ぞれに、前記トランスファスイッチ（１ｂｉ，１〜１ｂ
ｉ，ｎ）を介してそれぞれ接続されている複数のビット
線（ＢＬ１〜ＢＬｎ）と、前記複数のビット線（ＢＬ１
〜ＢＬｎ）に、それぞれ接続されている複数のセンスア
ンプ（５１〜５ｎ）と、ライトバッファ（８）とを含む
ＤＲＡＭのデータ書き込み方法である。上記目的を達成
するために、当該データ書き込み方法は、（ａ）前記複
数のビット線（ＢＬ１〜ＢＬｎ）のうちから選択ビット
線（ＢＬｊ）を選択し、前記選択ビット線（ＢＬｊ）
と、前記選択ビット線（ＢＬｊ）でない非選択ビット線
とを定めるステップと、（ｂ）前記トランスファスイッ
チ（１ｂｉ，１〜１ｂｉ，ｎ）のそれぞれを活性化し
て、前記キャパシタ（１ａｉ，１〜１ａｉ，ｎ）のそれ
ぞれと、前記複数のビット線（ＢＬ１〜ＢＬｎ）のそれ
ぞれとを電気的に接続するステップと、（ｃ）前記トラ
ンスファスイッチ（１ｂｉ，１〜１ｂｉ，ｎ）の活性化
の後、前記複数のセンスアンプ（５１〜５ｎ）のうち、
前記非選択ビット線に接続されている非選択センスアン
プを活性化して前記非選択ビット線を駆動するステップ
と、（ｄ）前記非選択ビット線が駆動された後、前記ラ
イトバッファ（８）によって前記選択ビット線を駆動す
るステップと、（ｅ）前記選択ビット線のライトバッフ
ァ（８）による駆動が開始された後、前記複数のセンス
アンプ（５１〜５ｎ）のうち、前記選択ビット線（ＢＬ
ｊ）に接続されている選択センスアンプ（５ｊ）によっ
て前記選択ビット線（ＢＬｊ）を駆動するステップとを
備えている。
【００５２】本発明によるＤＲＡＭのデータ書き込み方
法は、それぞれトランスファスイッチ（１ｂｉ，１〜１
ｂｉ，ｎ）とキャパシタ（１ａｉ，１〜１ａｉ，ｎ）と
を備えた複数のメモリセル（ＭＣｉ，１〜ＭＣｉ，ｎ）
と、前記複数のメモリセル（ＭＣｉ，１〜ＭＣｉ，ｎ）
に、それぞれ対応して設けられた複数のビット線（ＢＬ
１〜ＢＬｎ）と、前記複数のビット線（ＢＬ１〜Ｂ
Ｌｎ）に、それぞれ接続されている複数のセンスアンプ
（５１〜５ｎ）とを備えたＤＲＡＭのデータ書き込み方
法である。上記目的を達成するために、当該ＤＲＡＭの
データ書き込み方法は、（ｊ）前記複数のビット線（Ｂ
Ｌ１〜ＢＬｎ）のうちから選択ビット線（ＢＬ ｊ）を選
択し、前記選択ビット線（ＢＬｊ）と、前記選択ビット
線（ＢＬｊ）でない非選択ビット線とを定めるステップ
と、（ｋ）前記トランスファスイッチ（１ｂｉ，１〜１
ｂｉ，ｎ）のそれぞれを活性化して、前記キャパシタ
（１ａｉ，１〜１ａｉ，ｎ）のそれぞれを、対応する前
記ビット線（ＢＬ１〜ＢＬｎ）に電気的に接続するステ
ップと、（ｌ）前記（ｋ）ステップの後、前記複数のセ
ンスアンプ（５１〜５ｎ）を活性化するステップとを備
えている。前記複数のセンスアンプ（５１〜５ｎ）のう
ち、前記選択ビット線（ＢＬｊ）に接続されている選択
センスアンプ（５ｊ）を活性化するタイミングと、前記
非選択ビット線に接続されている非選択センスアンプを
活性化するタイミングとが異なる。このようなＤＲＡＭ
の書き込み方法は、データ書き込みの対象でないメモリ
セルにデータをリストアする非選択センスアンプを、デ
ータ書き込みの対象でないメモリセルのデータが破壊さ
れないようなタイミングで起動することができる。
【００５３】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明によるＤＲＡＭの実施の一形態を説明する。
【００５４】図１は、本発明の実施の一形態におけるＤ
ＲＡＭを示す。当該ＤＲＡＭは、データを記憶するため
のメモリセルアレイ１を備えている。
【００５５】メモリセルアレイ１は、マトリックス状に
配置されたｍ×ｎ個のメモリセルＭＣと、行方向に延設
されたｍ本のワード線ＷＬと、列方向に延設されたｎ本
のビット線ＢＬ、及びｎ本のビット線／ＢＬとを含む。
以下の説明において、ｍ本のワード線ＷＬは、ワード線
ＷＬｉ（ｉは、１以上ｍ以下の任意の自然数）と記載す
ることにより区別されることがあり、ｎ本のビット線Ｂ
Ｌ、及びｎ本のビット線／ＢＬは、それぞれ、ビット線
ＢＬｊ及びビット線／ＢＬｊ（ｊは、１以上ｎ以下の任
意の自然数）と記載することにより区別されることがあ
る。ビット線ＢＬとビット線／ＢＬとは、列方向に交互
に設けられ、一のビット線ＢＬｉと一のビット線／ＢＬ
ｉとは、ビット線対ＢＬＰｉを構成している。ビット線
ＢＬｉとビット線／ＢＬｉとは、相補的に動作する。
【００５６】メモリセルＭＣは、それぞれ、一のワード
線ＷＬに接続され、更に、ビット線ＢＬとビット線／Ｂ
Ｌとのうちのいずれかに接続されている。ｍ×ｎ個のメ
モリセルＭＣのうち、ワード線ＷＬｉに接続され、且
つ、ビット線ＢＬｊ又はビット線／ＢＬｊに接続されて
いるものを、以下、メモリセルＭＣｉ，ｊと記載するこ
とがある。
【００５７】ある一のワード線ＷＬｉ’に接続されてい
る全てのメモリセルＭＣｉ’，１〜Ｃｉ’，ｎは、ビッ
ト線ＢＬ１〜ＢＬｎにそれぞれ接続されているか、ビッ
ト線／ＢＬ１〜／ＢＬｎにそれぞれ接続されているかの
いずれかである。あるメモリセルＭＣｉ，ｊがビット線
ＢＬｊに接続されている場合、そのメモリセルＭＣｋ
，ｊに接続されているワード線ＷＬｋに接続されている
メモリセルＭＣｉ，１〜ＭＣｉ，ｎは、それぞれ、ビッ
ト線ＢＬ１〜ＢＬｎに接続されている。同様に、あるメ
モリセルＭＣｉ，ｊがビット線／ＢＬｊに接続されてい
る場合、そのメモリセルＭＣｉ，ｊに接続されているワ
ード線ＷＬｉに接続されているメモリセルＭＣｉ，１〜
ＭＣｉ，ｎは、それぞれ、ビット線／ＢＬ１〜／ＢＬｎ
に接続されている。
【００５８】当該ＤＲＡＭは、メモリセルアレイ１への
アクセスを実行するために、Ｘデコーダ２、ワードドラ
イバ３、プリチャージ部４、センスアンプ部５、Ｙデコ
ーダ６、カラムスイッチ部７、ライトバッファ８、及び
リードバッファ９を備えている。
【００５９】Ｘデコーダ２は、Ｘアドレス信号ＡＤＤＸ
に基づいて、ワード線ＷＬ１〜ＷＬ ｍのうちの一を選択
する。Ｘデコーダ２によって選択されたワード線ＷＬ
は、以下，選択ワード線ＷＬと記載される。
【００６０】ワードドライバ３は、Ｘデコーダ２によっ
て選択された選択ワード線ＷＬをプルアップする。一般
に、選択ワード線ＷＬは、電源電位ＶＤＤよりも高い電
位にまでプルアップされる。
【００６１】プリチャージ部４は、メモリセルＭＣへの
アクセス動作や、メモリセルＭＣのリフレッシュ動作が
行われていないとき、ビット線ＢＬとビット線／ＢＬと
を電位ＶＤＤ／２にプリチャージする。
【００６２】センスアンプ部５は、一のビット線対ＢＬ
Ｐに含まれるビット線ＢＬとビット線／ＢＬとの電位差
を増幅し、ビット線ＢＬとビット線／ＢＬとのうちの一
方を”Ｈｉｇｈ”電位（電源電位ＶＤＤ）にプルアップ
し、他方を”Ｌｏｗ”電位（接地電位ＶＳＳ）にプルダ
ウンする。
【００６３】Ｙデコーダ６は、Ｙアドレス信号ＡＤＤＹ
に基づいて、ビット線対ＢＬＰ１〜ＢＬＰｎのうちの一
つを選択する。以下では、Ｙデコーダ６によって選択さ
れたビット線対ＢＬＰは、選択ビット線対ＢＬＰと記載
され、選択ビット線対ＢＬＰに含まれるビット線ＢＬ、
及びビット線／ＢＬは、以下、選択ビット線ＢＬ、及び
選択ビット線／ＢＬと記載される。
【００６４】カラムスイッチ部７は、選択ビット線ＢＬ
及び選択ビット線／ＢＬを、それぞれ、データバスＩＯ
及びデータバス／ＩＯに接続する。
【００６５】ライトバッファ８は、当該ＤＲＡＭの書き
込み動作に使用される。データの書き込みは、選択ワー
ド線ＷＬ及び選択ビット線ＢＬ（又は選択ビット線／Ｂ
Ｌ）に接続されているメモリセルＭＣ（以下、「選択メ
モリセルＭＣ」という。）に対して行われる。ライトバ
ッファ８は、選択メモリセルＭＣに書き込まれるデータ
に応じて、データバスＩＯ及びデータバス／ＩＯを”Ｈ
ｉｇｈ”電圧にプルアップし、又は、”Ｌｏｗ”電圧に
プルダウンする。
【００６６】リードバッファ９は、当該ＤＲＡＭの読み
出し動作に使用される。データの読み出しは、選択メモ
リセルＭＣから行われる。リードバッファ９は、選択ビ
ット線ＢＬ及び選択ビット線／ＢＬ、並びにデータバス
ＩＯ及びデータバス／ＩＯを介して選択メモリセルＭＣ
からデータを受け取り、外部に出力する。
【００６７】ワードドライバ３、プリチャージ部４、セ
ンスアンプ部５、及びＹデコーダ６を制御するために、
当該ＤＲＡＭは、プリチャージ制御回路１１、センスア
ンプ制御回路１２、及び動作タイミング制御部１３を更
に備えている。
【００６８】プリチャージ制御回路１１は、プリチャー
ジ活性化信号ＥＱをプリチャージ部４に供給する。プリ
チャージ活性化信号ＥＱが”Ｈｉｇｈ”電位にプルアッ
プされている期間、プリチャージ部４は活性化され、ビ
ット線ＢＬとビット線／ＢＬとは電位ＶＤＤ／２を供給
され続ける。
【００６９】センスアンプ制御回路１２は、センスアン
プバイアス線ＳＡＰ、ＳＡＮを介してセンスアンプ部５
に接続されている。センスアンプ制御回路１２は、書き
込み動作、読み出し動作、及びリフレッシュ動作のいず
れもが行われない場合には、センスアンプバイアス線Ｓ
ＡＰ、ＳＡＮをいずれもＶＤＤ／２にする。一方、書き
込み動作、読み出し動作、及びリフレッシュ動作のいず
れかが行われる場合、センスアンプ制御回路１２は、セ
ンスアンプバイアス線ＳＡＰを電源電位ＶＤＤにプルア
ップし、センスアンプバイアス線ＳＡＰを接地電位Ｖ
ＳＳにプルダウンする。センスアンプバイアス線ＳＡＰ
が電源電位ＶＤＤにプルアップされ、センスアンプバイ
アス線ＳＡＮが接地電位ＶＳＳにプルダウンされると、
センスアンプ部５の活性化の準備が完了する。後述のよ
うに、センスアンプ部５は、センスアンプ活性化信号Ｓ
ＡＳによって活性化されると、ビット線ＢＬとビット線
／ＢＬとの電位差の増幅をスタートする。
【００７０】動作タイミング制御部１３は、ワードドラ
イバ３、センスアンプ部５、Ｙデコーダ６、プリチャー
ジ制御回路１１、センスアンプ制御回路１２の動作タイ
ミングを制御する。動作タイミング制御部１３には、こ
れらの回路の動作タイミングの基準となる内部クロック
信号ＣＬＫが入力されている。内部クロック信号ＣＬＫ
に同期して、動作タイミング制御部１３は、ワードドラ
イバ３の動作タイミングを規定するワードドライバクロ
ック信号ＷＤＣＬＫ、Ｙデコーダ６の動作タイミングを
規定するＹデコーダクロック信号ＣＳＣＬＫ、プリチャ
ージ制御回路１１の動作タイミングを規定するプリチャ
ージ制御クロック信号ＥＱＣＬＫ、及びセンスアンプ制
御回路１２の動作タイミングを規定するセンスアンプバ
イアス制御クロック信号ＳＡＣＬＫを生成する。
【００７１】動作タイミング制御部１３は、更に、セン
スアンプ部５がビット線ＢＬとビット線／ＢＬとの電位
差の増幅を開始するタイミングを規定するセンスアンプ
活性化信号ＳＡＳ１〜ＳＡＳｎ、及び／ＳＡＳ１〜ＳＡ
Ｓｎを生成する。センスアンプ活性化信号ＳＡＳ１〜Ｓ
ＡＳｎは、総称して、センスアンプ活性化信号ＳＡＳと
記載されることがあり、同様に、センスアンプ活性化信
号／ＳＡＳ１〜ＳＡＳ ｎは、総称して、センスアンプ活
性化信号／ＳＡＳと記載されることがある。センスアン
プ活性化信号ＳＡＳ、／ＳＡＳのうちのセンスアンプ活
性化信号ＳＡＳ ｊ、／ＳＡＳｊは、互いに相補の電圧を
有する信号である。センスアンプ活性化信号ＳＡＳｊ、
／ＳＡＳｊがそれぞれ”Ｈｉｇｈ”電位、及び”Ｌｏ
ｗ”電位になると、ビット線ＢＬｊとビット線／ＢＬｊ
との電位差の増幅が開始される。
【００７２】動作タイミング制御部１３の動作は、当該
ＤＲＡＭが書き込み動作を行うのか他の動作を行うのか
に応じて変更される。当該ＤＲＡＭが書き込み動作時で
あるのか否かは、ライトフラグＷＬＧによって動作タイ
ミング制御部１３に通知される。
【００７３】当該ＤＲＡＭが書き込み動作を行うとき、
動作タイミング制御部１３は、選択ビット線対ＢＬＰ
と、他のビット線線対ＢＬＰとで、ビット線ＢＬとビッ
ト線／ＢＬとの電位差の増幅を開始するタイミングを変
更する。動作タイミング制御部１３には、Ｙアドレス信
号ＡＤＤＹが入力され、動作タイミング制御部１３は、
いずれのビット線対が選択ビット線対であるのかをＹア
ドレス信号ＡＤＤＹによって認識する。
【００７４】一方、ＤＲＡＭが読み出し動作及びリフレ
ッシュ動作を行うときには、動作タイミング制御部１３
は、いずれの全てのビット線対ＢＬＰについて、同一の
タイミングで、ビット線ＢＬ、／ＢＬとの電位差の増幅
を開始する。
【００７５】続いて、メモリセルアレイ１、プリチャー
ジ部４、センスアンプ部５、及びカラムスイッチ部７の
構成をより詳細に説明する。
【００７６】図２は、メモリセルアレイ１、プリチャー
ジ部４、センスアンプ部５、及びカラムスイッチ部７を
詳細に示している。メモリセルＭＣｉ，ｊのそれぞれ
は、メモリセルキャパシタ１ａｉ，ｊとメモリセルトラ
ンジスタ１ｂｉ，ｊとを備えている。メモリセルキャパ
シタ１ａｉ，ｊは、記憶するデータに応じて電荷を蓄積
する。データ”１”を保持するとき、メモリセルキャパ
シタ１ａｉ，ｊには電荷が蓄積され、データ”０”を保
持するとき、メモリセルキャパシタ１ａｉ，ｊには電荷
が蓄積されない。
【００７７】メモリセルトランジスタ１ｂｉ，ｊのゲー
トは、ワード線ＷＬｉに接続されている。メモリセルト
ランジスタ１ｂｉ，ｊのソース／ドレインの一方は、メ
モリセルキャパシタ１ａｉ，ｊに接続され、他方がビッ
ト線ＢＬｊに接続されている。ワード線ＷＬｉが活性化
されると、メモリセルトランジスタ１ｂｉ，ｊは、メモ
リセルキャパシタ１ａｉ，ｊをビット線ＢＬｊに電気的
に接続する。図２では、メモリセルトランジスタ１ｂ
ｉ，ｊは、ビット線ＢＬｊに接続されているが、他のワ
ード線ＷＬｋに接続されているメモリセルトランジスタ
１ｂｋ，ｊは、ビット線／ＢＬｋに接続されることがあ
る。
【００７８】プリチャージ部４は、ｎ個のプリチャージ
回路４１〜４ｎから構成されている。プリチャージ回路
４ｊは、ＮＭＯＳトランジスタ４ａｊ、４ｂｊ、４ｃｊ
を含む。ＮＭＯＳトランジスタ４ａｊは、ビット線ＢＬ
ｊとプリチャージ線１０との間に介設され、ＮＭＯＳト
ランジスタ４ｂｊは、ビット線／ＢＬｊとプリチャージ
線１０との間に介設されている。プリチャージ線１０
は、電位ＶＤＤ／２を有している。ＮＭＯＳトランジス
タ４ｃｊは、ビット線ＢＬｊとビット線／ＢＬｊとの間
に介設されている。ＮＭＯＳトランジスタ４ａｊ、４ｂ
ｊ、及び４ｃｊのゲートには、プリチャージ活性化信号
ＥＱが供給されている。プリチャージ活性化信号ＥＱに
よって、ＮＭＯＳトランジスタ４ａｊ、４ｂｊ、及び４
ｃｊが活性化されると、ビット線ＢＬｊとビット線／Ｂ
Ｌｊとは、いずれも電位ＶＤＤ／２にプリチャージされ
る。
【００７９】センスアンプ部５は、ｎ個のセンスアンプ
５１〜５ｎから構成されている。センスアンプ５ｊは、
ＣＭＯＳインバータ５ａｊ、５ｂｊと、ＰＭＯＳトラン
ジスタ５ｃｊと、ＮＭＯＳトランジスタ５ｄｊとから構
成されている。ＣＭＯＳインバータ５ａｊの入力には、
ビット線／ＢＬｊとＣＭＯＳインバータ５ｂｊの出力と
が接続され、ＣＭＯＳインバータ５ｂｊの入力には、ビ
ット線ＢＬｊとＣＭＯＳインバータ５ａｊの出力とが接
続されている。
【００８０】ＣＭＯＳインバータ５ａｊ、５ｂｊは、電
源電位供給端子ＮＳＡＰｊと接地電位供給端子ＮＳＡＮ
ｊとの間に介設されている。電源電位供給端子ＮＳＡＰ
ｊは、ＰＭＯＳトランジスタ５ｃｉを介して、センスア
ンプバイアス線ＳＡＰに接続され、接地電位供給端子Ｎ
ＳＡＮｊは、ＮＭＯＳトランジスタ５ｄｊを介して、セ
ンスアンプバイアス線ＳＡＮに接続されている。ＮＭＯ
Ｓトランジスタ５ｄｊのゲートには、センスアンプ活性
化信号ＳＡＳｊが供給され、ＰＭＯＳトランジスタ５ｃ
ｊのゲートには、センスアンプ活性化信号／ＳＡＳｉが
供給されている。
【００８１】センスアンプバイアス線ＳＡＰが”Ｈｉｇ
ｈ”電位にプルアップされ、且つ、センスアンプバイア
ス線ＳＡＮが”Ｌｏｗ”電位にプルダウンされた状態
で、センスアンプ活性化信号ＳＡＳｊ及び／ＳＡＳ
ｊが、それぞれ、”Ｈｉｇｈ”電位、及び”Ｌｏｗ”電
位に駆動されると、電源電位供給端子ＮＳＡＰｊ、及び
接地電位供給端子ＮＳＡＮｊには、それぞれ、”Ｈｉｇ
ｈ”電位、及び”Ｌｏｗ”電位が供給され、センスアン
プ５ｊは、ビット線ＢＬｊとビット線／ＢＬｊとの電位
差の増幅を開始する。
【００８２】カラムスイッチ部７は、ｎ個のカラムスイ
ッチ７１〜７ｎにより構成されている。カラムスイッチ
７ｊは、ビット線ＢＬｊ及びビット線／ＢＬｊに接続さ
れている。カラムスイッチ７ｊは、ＮＭＯＳトランジス
タ７ａｊ、７ｂｊとを含む。ＮＭＯＳトランジスタ７ａ
ｊは、ビット線ＢＬｊとデータバスＩＯとの間に介設さ
れ、ＮＭＯＳトランジスタ７ｂｊは、ビット線／ＢＬｊ
とデータバス／ＩＯとの間に介設されている。
【００８３】カラムスイッチ部７は、Ｙデコーダ６が発
生するカラム選択信号ＣＳＷ１〜ＣＳＷｎに応答して、
選択ビット線ＢＬ及び選択ビット線／ＢＬを、それぞ
れ、データバスＩＯ及びデータバス／ＩＯに接続する。
Ｙデコーダ６は、Ｙアドレス信号ＡＤＤＹを受けて選択
ビット線ＢＬ、／ＢＬを選択する。更にＹデコーダ６
は、カラム選択信号ＣＳＷ１〜ＣＳＷｎのうち、選択ビ
ット線ＢＬ、／ＢＬに接続されているカラムスイッチ７
ｋに供給されるカラム選択信号ＣＳＷｋを”Ｈｉｇｈ”
電圧にプルアップする。カラム選択信号ＣＳＷｋが”Ｈ
ｉｇｈ”電圧にプルアップされると、ＮＭＯＳトランジ
スタ７ａｋは、選択ビット線ＢＬｋとデータバスＩＯと
を電気的に接続し、ＮＭＯＳトランジスタ７ｂｋは、選
択ビット線／ＢＬｋとデータバス／ＩＯとを電気的に接
続する。これにより、ライトバッファ８、及びリードバ
ッファ９から選択メモリセルＭＣへのアクセスが可能に
なる。
【００８４】続いて、本実施の形態のＤＲＡＭの書き込
み動作を説明する。以下の説明においては、図２を参照
して、ワード線ＷＬｉがＸデコーダ２によって選択さ
れ、ビット線ＢＬｊがＹデコーダ６によって選択された
とする。この場合、選択メモリセルＭＣは、メモリセル
ＭＣｉ、ｊである。以下の説明では、選択されたワード
線ＷＬｉ、ビット線ＢＬｊ、及びメモリセルＭＣｉ、ｊ
を、それぞれ、選択ワード線ＷＬｉ、選択ビット線ＢＬ
ｊ、及び選択メモリセルＭＣｉ、ｊと記載する。更に、
選択ワード線ＷＬｉ、選択ビット線ＢＬｊ、及び選択メ
モリセルＭＣｉ、 ｊ以外のワード線ＷＬ、ビット線Ｂ
Ｌ、／ＢＬ及びメモリセルＭＣを、非選択ワード線Ｗ
Ｌ、非選択ビット線ＢＬ、／ＢＬ及び非選択メモリセル
ＭＣと記載する。
【００８５】図３を参照して、初期状態では、プリチャ
ージ活性化信号ＥＱは”Ｈｉｇｈ”電位に保持され、全
てのビット線ＢＬ、／ＢＬは、電位ＶＤＤ／２にプリチ
ャージされている。更に、初期状態では、センスアンプ
バイアス線ＳＡＰと、センスアンプバイアス線ＳＡＮと
は、いずれも、電位ＶＤＤ／２に保持されている。更
に、初期状態では、センスアンプ活性化信号ＳＡＳ１〜
ＳＡＳｎは、”Ｌｏｗ”電位に保持され、センスアンプ
活性化信号／ＳＡＳ１〜ＳＡＳｎは、”Ｈｉｇｈ”電位
に保持されている。センスアンプ５１〜５ｎは、いずれ
も、活性化されていない状態にある。
【００８６】書き込みコマンドＷＣＭＤが当該ＤＲＡＭ
に与えられると、プリチャージ活性化信号ＥＱが、プリ
チャージ制御回路１１によって”Ｌｏｗ”電位にプルダ
ウンされる。プリチャージ活性化信号ＥＱのプルダウン
のタイミングは、動作タイミング制御部１３によって制
御される。プリチャージ活性化信号ＥＱのプルダウンに
より、ビット線ＢＬ、／ＢＬは、ハイインピーダンス状
態になる。
【００８７】更に、データバスＩＯ、／ＩＯが、ライト
バッファ８によって、選択メモリセルＭＣｉ，ｊに書き
込むべきデータに応じた電位に駆動される。
【００８８】続いて、選択ワード線ＷＬｉがワードドラ
イバ３によってプルアップされ、選択ワード線ＷＬｉに
接続されている全てのメモリセルトランジスタ１ｂ
ｉ，１〜１ｂｉ，ｎが活性化される。選択ワード線ＷＬ
ｉのプルアップのタイミングは、動作タイミング制御部
１３によって制御される。選択ワード線ＷＬｉのプルア
ップにより、メモリセルキャパシタ１ａｉ，１〜１ａ
ｉ，ｎは、それぞれビット線ＢＬ１〜ＢＬｎに電気的に
接続され、ビット線ＢＬ１〜ＢＬｎの電位は、微小に変
化する。図３には、選択ビット線ＢＬｊ、／ＢＬｊと、
その選択ビット線ＢＬ ｊ、／ＢＬｊに隣接する非選択ビ
ット線ＢＬｊ＋１，／ＢＬｊ＋１の電位が示されてい
る。
【００８９】続いて、センスアンプ制御回路１２によ
り、センスアンプバイアス線ＳＡＰが”Ｈｉｇｈ”電位
にプルアップされ、且つ、センスアンプバイアス線ＳＡ
Ｎが”Ｌｏｗ”電位にプルダウンされる。センスアンプ
バイアス線ＳＡＰ及びセンスアンプバイアス線ＳＡＮが
駆動されるタイミングは、動作タイミング制御部１３に
よって制御される。既述の通り、センスアンプバイアス
線ＳＡＰが”Ｈｉｇｈ”電位にプルアップされ、且つ、
センスアンプバイアス線ＳＡＮが”Ｌｏｗ”電位にプル
ダウンされると、センスアンプ５１〜５ｎは、ビット線
ＢＬとビット線／ＢＬとの間の電位差を増幅する準備が
完了した状態になる。
【００９０】続いて、非選択ビット線ＢＬ、／ＢＬに接
続されているセンスアンプがセンスアンプ活性化信号Ｓ
ＡＳ（及びセンスアンプ活性化信号／ＳＡＳ）によって
活性化され、非選択ビット線ＢＬと非選択ビット線／Ｂ
Ｌとの間の電位差が増幅される。図３には、選択ビット
線ＢＬｊ、／ＢＬｊ＋１に隣接する非選択ビット線ＢＬ
ｊ＋１、／ＢＬｊ＋１に接続されているセンスアンプ５
ｊ＋１に供給されるセンスアンプ活性化信号ＳＡＳ
ｊ＋１、／ＳＡＳｊ＋１の信号波形が示されている。非
選択ビット線ＢＬ、／ＢＬに接続されているセンスアン
プの活性化により、非選択ビット線ＢＬ、及び／ＢＬ
は、選択ワード線ＷＬｉに接続されている非選択メモリ
セルＭＣに記憶されているデータに応じて、”Ｈｉｇ
ｈ”電位又は”Ｌｏｗ”電位に駆動される。図３には、
非選択ビット線ＢＬｊ＋１、／ＢＬｊ＋１の電位が示さ
れている。選択ワード線ＷＬｉに接続されている非選択
メモリセルＭＣには、それに記憶されているデータに応
じて”Ｈｉｇｈ”電位又は”Ｌｏｗ”電位が供給され、
非選択メモリセルＭＣのリストアが行われる。
【００９１】続いて、選択ビット線ＢＬｊ、／ＢＬｊに
接続されているカラムスイッチ７ｊに供給されているカ
ラム選択信号ＣＳＷｊと、選択ビット線ＢＬｊ、／ＢＬ
ｊに接続されているセンスアンプ５ｊに供給されている
センスアンプ活性化信号ＳＡＳｊとが、同時的に”Ｈｉ
ｇｈ”電位にプルアップされる。センスアンプ活性化信
号ＳＡＳｊのプルアップに合わせて、その相補信号であ
るセンス活性化信号／ＳＡＳｊが、”Ｌｏｗ”電位にプ
ルダウンされる。カラム選択信号ＣＳＷｊのプルアップ
により、選択ビット線ＢＬｊ、／ＢＬｊは、それぞれデ
ータバスＩＯ及びデータバス／ＩＯに接続され、選択ビ
ット線ＢＬｊ、／ＢＬｊは、ライトバッファ８によって
選択メモリセルＭＣｉ，ｊへの書き込みデータに応じた
電位に駆動される。更に、センスアンプ活性化信号ＳＡ
Ｓｊのプルアップ（及びセンスアンプ活性化信号／ＳＡ
Ｓｊのプルダウン）により、選択ビット線ＢＬｊ、／Ｂ
Ｌ ｊは、センスアンプ５ｊによって”Ｈｉｇｈ”電位又
は”Ｌｏｗ”電位に駆動される。
【００９２】カラムスイッチ７ｊの遅延時間は、センス
アンプ５ｊの遅延時間よりも短いため、カラム選択信号
ＣＳＷｊとセンスアンプ活性化信号ＳＡＳｊとのプルア
ップが同時的であっても、ライトバッファ８は、センス
アンプ５ｊよりも先に選択ビット線ＢＬｊ、／ＢＬｊの
駆動を始める。即ち、ライトバッファ８により、選択ビ
ット線ＢＬｊ、／ＢＬｊの電位が、選択メモリセルＭＣ
ｉ，ｊへの書き込みデータに応じた電位に遷移し始めた
後、センスアンプ５ｊによる選択ビット線ＢＬ ｊ、／Ｂ
Ｌｊの電位差の増幅が開始される。ライトアンプ８とセ
ンスアンプ５ｊとによって、選択ビット線ＢＬｊ、／Ｂ
Ｌｊには、選択メモリセルＭＣｉ，ｊへの書き込みデー
タに応じて”Ｈｉｇｈ”電位又は”Ｌｏｗ”電位が供給
され、選択メモリセルＭＣｉ，ｊには、書き込みデータ
が書き込まれる。
【００９３】ライトバッファ８の選択ビット線ＢＬｊ、
／ＢＬｊの駆動が、センスアンプ５ ｊによる選択ビット
線ＢＬｊ、／ＢＬｊの駆動よりも時間的に先行するた
め、従来の技術に記載したようなライトバッファによる
選択ビット線の強制的な反転は発生しない。ライトバッ
ファ８に遅れて選択ビット線ＢＬｊ、／ＢＬｊを駆動す
るセンスアンプ５ｊは、ライトバッファ８によって選択
ビット線ＢＬｊ、／ＢＬ ｊに与えられた電位差を増幅す
ることになる。ゆえに、センスアンプ５ｊは、必ずライ
トバッファ８と同一の電位方向に向かって選択ビット線
ＢＬｊ、／ＢＬｊを駆動することになる。
【００９４】ライトバッファ８による選択ビット線ＢＬ
ｊ、／ＢＬｊの駆動が行われることによっては、非選択
メモリセルＭＣのデータの破壊は起こらない。ライトバ
ッファ８が選択ビット線ＢＬｊ、／ＢＬｊの駆動を開始
する時点では、非選択ビット線ＢＬ及び／ＢＬは、それ
らに接続されているセンスアンプによって、非選択メモ
リセルＭＣに記憶されているデータに応じた電位に固定
されている。従って、図２に示されているように選択ビ
ット線ＢＬｊ、／ＢＬｊと非選択ビット線ＢＬ、／ＢＬ
との間に結合容量Ｃｃａｐａが存在しても、ライトバッ
ファ８による選択ビット線ＢＬｊ、／ＢＬｊの駆動によ
っては、非選択メモリセルＭＣのデータの破壊は起こら
ない。
【００９５】センスアンプ５ｊによる選択ビット線ＢＬ
ｊ、／ＢＬｊの駆動が開始されるタイミングは、選択ビ
ット線ＢＬｊ、／ＢＬｊの電位が、ライトバッファ８に
よって”Ｈｉｇｈ”電位又は”Ｌｏｗ”電位に遷移して
いる途中のタイミングに定められている。これにより、
選択ビット線ＢＬｊ、／ＢＬｊの駆動のために、センス
アンプ５ｊとライトバッファ８との両方のドライブ能力
が使用され、選択ビット線ＢＬｊ、／ＢＬｊの電位を、
より短時間に”Ｈｉｇｈ”電位又は”Ｌｏｗ”電位に到
達させることが出来る。
【００９６】続いて、図３に示されているように、選択
ワード線ＷＬｉが”Ｌｏｗ”電位にプルダウンされる。
選択ワード線ＷＬｉに接続されているメモリセルキャパ
シタＭＣｉ，１〜ＭＣｉ，ｎは、ビット線ＢＬから切り
離される。
【００９７】続いて、センスアンプバイアス線ＳＡＰ、
ＳＡＮが、いずれも電位ＶＤＤ／２に戻される。この時
点では、全てのビット線ＢＬ及びビット線／ＢＬが、セ
ンスアンプバイアス線ＳＡＰ、ＳＡＮに電気的に接続さ
れているため、全てのビット線ＢＬ及びビット線／ＢＬ
は、電位ＶＤＤ／２になる。
【００９８】続いて、センスアンプ活性化信号ＳＡＳ１
〜ＳＡＳｎが”Ｌｏｗ”電位に戻され、センスアンプ活
性化信号／ＳＡＳ１〜／ＳＡＳｎが”Ｈｉｇｈ”電位に
戻される。図２を参照して、センスアンプバイアス線Ｓ
ＡＰ、ＳＡＮが、電位ＶＤＤ／２に戻された後、センス
アンプ活性化信号ＳＡＳ１〜ＳＡＳｎが”Ｌｏｗ”電位
に戻され、センスアンプ活性化信号／ＳＡＳ１〜／ＳＡ
Ｓｎが”Ｈｉｇｈ”電位に戻されることにより、センス
アンプ５１〜５ｎの電源電位供給端子ＮＳＡＰ １〜ＮＳ
ＡＰｎ、及び接地電位供給端子ＮＳＡＰ１〜ＮＳＡＰｎ
がフローティング状態になることが防止されている。電
源電位供給端子ＮＳＡＰ１〜ＮＳＡＰｎ、及び接地電位
供給端子ＮＳＡＰ１〜ＮＳＡＰｎがフローティング状態
にならないことは、当該ＤＲＡＭの動作の安定性を向上
する点で好ましい。
【００９９】続いて、プリチャージ活性化信号ＥＱ
が、”Ｈｉｇｈ”電位に戻される。ビット線ＢＬ及びビ
ット線／ＢＬには、プリチャージ回路４１〜４ｎによっ
て電位Ｖ ＤＤ／２が供給され始め、初期状態に戻る。以
上で、当該ＤＲＡＭの書き込み動作が完了する。
【０１００】当該ＤＲＡＭの読み出し動作は、上述の書
き込み動作における、非選択メモリセルＭＣのリストア
動作と同様にして行われる。選択ワード線ＷＬｉがプル
アップされた後、センスアンプ活性化信号ＳＡＳ１〜Ｓ
ＡＳｎ、／ＳＡＳ１〜／ＳＡＳｎにより、全てのセンス
アンプ５１〜５ｎが活性化される。センスアンプ５１〜
５ｎによってビット線ＢＬ、／ＢＬの電位差が増幅され
た後、選択ビット線ＢＬｊ／ＢＬｊとがデータバスＩ
Ｏ、／ＩＯとに接続される。データバスＩＯ、／ＩＯに
は、選択メモリセルＭＣｉ、ｊに記憶されているデータ
が出力される。リードバッファ９は、データバスＩＯ、
／ＩＯに出力されたデータを外部に出力する。
【０１０１】以上に説明されているように、本実施の形
態のＤＲＡＭでは、非選択ビット線ＢＬ、／ＢＬの電位
差の増幅がセンスアンプによって行われた後、ライトバ
ッファ８によって選択ビット線ＢＬｊ、／ＢＬｊが選択
メモリセルＭＣｉ，ｊへの書き込みデータに応じた電位
に駆動される。これにより、非選択メモリセルＭＣに記
憶されているデータの破壊が防がれている。
【０１０２】更に、ライトバッファ８による選択ビット
線ＢＬｊ、／ＢＬｊの駆動が開始された後、センスアン
プ５ｊによる選択ビット線ＢＬｊ、／ＢＬｊの電位差の
増幅が開始されるため、ライトバッファ８による選択ビ
ット線ＢＬｊ、／ＢＬｊの電位の強制的な反転は行われ
ない。これにより、書き込み動作のアクセス時間の短縮
が実現されている。
【０１０３】更に、センスアンプ５ｊによる選択ビット
線ＢＬｊ、／ＢＬｊの駆動が開始されるタイミングは、
選択ビット線ＢＬｊ、／ＢＬｊの電位が、ライトバッフ
ァ８によって”Ｈｉｇｈ”電位又は”Ｌｏｗ”電位に遷
移している途中のタイミングに定められ、これにより、
書き込み動作のアクセス時間の一層の短縮が実現されて
いる。
【０１０４】
【発明の効果】本発明により、選択ワード線に接続され
ている非選択メモリセルに記憶されたデータの破壊を防
止しながら、書き込み動作におけるアクセス時間を短縮
する技術が提供される。
【図面の簡単な説明】
【図１】図１は、本発明によるＤＲＡＭの実施の一形態
を示す。
【図２】図２は、メモリセルアレイ１、プリチャージ部
４、センスアンプ部５、及びカラムスイッチ部７の詳細
図である。
【図３】図３は、本発明によるＤＲＡＭの実施の一形態
におけるＤＲＡＭの書き込み動作を示すタイミングチャ
ートである。
【図４】図４は、従来のＤＲＡＭのメモリコアを示す。
【図５】図５は、従来のＤＲＡＭの書き込み動作を示
す。
【図６】図６は、従来の、他のＤＲＡＭの書き込み動作
を示す。
【図７】図７は、従来のＤＲＡＭのメモリコアを示す。
【図８】図８は、従来の、他のＤＲＡＭの書き込み動作
を示す。
【符号の説明】
１：メモリセルアレイ ２：Ｘデコーダ ３：ワードドライバ ４：プリチャージ部 ５：センスアンプ部 ６：Ｙデコーダ ７：カラムスイッチ部 ８：ライトバッファ ９：リードバッファ １１：プリチャージ制御回路 １２：センスアンプ制御回路 １３：動作タイミング制御部

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 トランスファスイッチとキャパシタとを
    それぞれ含む複数のメモリセルと、 前記キャパシタのそれぞれに、前記トランスファスイッ
    チを介してそれぞれ接続されている複数のビット線と、 前記複数のビット線に、それぞれ接続されている複数の
    センスアンプと、 前記複数のビット線に、それぞれ接続されている複数の
    カラムスイッチと、 ライトバッファと、 前記複数のビット線のうちから選択ビット線を選択する
    デコーダと、 前記トランスファスイッチと、前記複数のカラムスイッ
    チと、前記複数のセンスアンプとを制御する制御部とを
    備え、 前記制御部は、前記複数のメモリセルのうちの一への書
    き込み動作の実行時、（ａ）前記トランスファスイッチ
    のそれぞれを活性化して前記キャパシタのそれぞれと前
    記複数のビット線のそれぞれとを電気的に接続し、
    （ｂ）前記トランスファスイッチの活性化の後、前記複
    数のセンスアンプのうち、前記選択ビット線に接続され
    ていない非選択センスアンプを活性化して、前記複数の
    ビット線のうち、前記選択ビット線でない非選択ビット
    線を駆動し、（ｃ）前記非選択ビット線が駆動された
    後、前記複数のカラムスイッチのうち前記選択ビット線
    に接続されている選択カラムスイッチを活性化して前記
    ライトバッファを前記選択ビット線に電気的に接続し、
    且つ、（ｄ）前記ライトバッファによる前記選択ビット
    線の第１駆動が開始された後、前記選択センスアンプに
    よる前記選択ビット線の第２駆動を開始するＤＲＡＭ。
  2. 【請求項２】 請求項１に記載のＤＲＡＭにおいて、 前記選択センスアンプによる前記第２駆動は、前記ライ
    トバッファによる前記第１駆動によって前記選択ビット
    線の電位が遷移している途中で開始されるＤＲＡＭ。
  3. 【請求項３】 請求項１に記載のＤＲＡＭにおいて、 更に、 前記複数のビット線のそれぞれに対応して設けられた複
    数の相補ビット線と、 前記センスアンプのそれぞれに接続されている第１バイ
    アス線と、 前記センスアンプのそれぞれに接続されている第２バイ
    アス線とを備え、 前記制御部は、前記センスアンプが活性化されるとき、
    前記第１バイアス線及び前記第２バイアス線を、それぞ
    れ、電源電位及び接地電位に駆動し、且つ、前記センス
    アンプが非活性化されるとき、前記第１バイアス線及び
    前記第２バイアス線を、所定のプリチャージ電位に駆動
    し、 前記センスアンプのそれぞれは、 第１インバータと、 電源電位供給端子と接地電位供給端子とを前記第１イン
    バータと共有する第２インバータと、 前記制御部による制御の下、前記センスアンプの活性化
    のとき、前記第１バイアス線を前記電源電位供給端子に
    選択的に接続する第１スイッチと、 前記制御部による制御の下、前記センスアンプの活性化
    のとき、前記第２バイアス線を前記接地電位供給端子に
    選択的に接続する第２スイッチとを含み、 前記第１インバータの出力は、前記ビット線のうちの一
    のビット線と、前記第２インバータの入力とに接続さ
    れ、 前記第２インバータの出力は、前記相補ビット線のうち
    の一の相補ビット線と、前記第１インバータの入力とに
    接続され、 前記制御部は、前記センスアンプが非活性化されると
    き、前記第１バイアス線及び前記第２バイアス線を、前
    記プリチャージ電位に駆動した後、前記第１スイッチ及
    び前記第２スイッチを非活性化して、前記第１バイアス
    線を前記電源電位供給端子から切り離し、前記第２バイ
    アス線を前記接地電位供給端子から切り離すＤＲＡＭ。
  4. 【請求項４】 複数のメモリセルと、 前記複数のメモリセルに、それぞれ接続されている複数
    のビット線と、 前記複数のビット線のうちから選択ビット線を選択する
    デコーダと、 前記複数のビット線に、それぞれ接続されている複数の
    センスアンプと、 前記複数のセンスアンプを制御する制御部とを備え、 前記制御部は、前記複数のメモリセルのうちの一への書
    き込み動作の実行時、前記複数のセンスアンプのうち、
    前記選択ビット線に接続されている選択センスアンプ
    と、前記選択ビット線に接続されていない非選択センス
    アンプとを、異なるタイミングで活性化することが可能
    なＤＲＡＭ。
  5. 【請求項５】 前記制御部は、前記書き込み動作の実行
    時に、前記非選択センスアンプを活性化するタイミング
    よりも後に前記選択センスアンプを活性化することを特
    徴とする請求項４に記載のＤＲＡＭ。
  6. 【請求項６】 前記複数のビット線のそれぞれと、デー
    タバスとの間に設けられる複数のカラムスイッチを更に
    備え、 前記制御部は、前記書き込み動作の実行時に、前記非選
    択センスアンプを、前記複数のカラムスイッチのうち前
    記選択ビット線に接続されている選択カラムスイッチを
    活性化するタイミングよりも前に活性化し、前記選択セ
    ンスアンプを、前記選択カラムスイッチを活性化するタ
    イミングとほぼ同時又はそれ以後に活性化することを特
    徴とする請求項４に記載のＤＲＡＭ。
  7. 【請求項７】 トランスファスイッチとキャパシタとを
    それぞれ含む複数のメモリセルと、 前記キャパシタのそれぞれに、前記トランスファスイッ
    チを介してそれぞれ接続されている複数のビット線と、 前記複数のビット線に、それぞれ接続されている複数の
    センスアンプと、 前記複数のビット線のそれぞれに接続されている複数の
    カラムスイッチと、 ライトバッファとを含むＤＲＡＭのデータ書き込み方法
    であって、（ａ）前記複数のビット線のうちから選択ビ
    ット線を選択し、前記選択ビット線と、前記選択ビット
    線でない非選択ビット線とを定めるステップと、（ｂ）
    前記トランスファスイッチのそれぞれを活性化して、前
    記キャパシタのそれぞれと、前記複数のビット線のそれ
    ぞれとを電気的に接続するステップと、（ｃ）前記トラ
    ンスファスイッチの活性化の後、前記複数のセンスアン
    プのうち、前記非選択ビット線に接続されている非選択
    センスアンプを活性化して前記非選択ビット線を駆動す
    るステップと、（ｄ）前記非選択ビット線が駆動された
    後、前記選択ビット線に接続されているカラムスイッチ
    を介して前記ライトバッファによって前記選択ビット線
    を駆動するステップと、（ｅ）前記選択ビット線の前記
    ライトバッファによる駆動が開始された後、前記複数の
    センスアンプのうち、前記選択ビット線に接続されてい
    る選択センスアンプによって前記選択ビット線を駆動す
    るステップとを備えたＤＲＡＭのデータ書き込み方法。
  8. 【請求項８】 請求項７に記載のＤＲＡＭのデータ書き
    込み方法において、 前記（ｅ）ステップは、前記ライトバッファによって前
    記選択ビット線の電位が遷移している途中で開始される
    ＤＲＡＭのデータ書き込み方法。
  9. 【請求項９】 請求項７に記載のＤＲＡＭのデータ書き
    込み方法において、 前記ＤＲＡＭは、更に、 前記複数のビット線のそれぞれに対応して設けられた複
    数の相補ビット線と、 前記センスアンプのそれぞれに接続されている第１バイ
    アス線と、 前記センスアンプのそれぞれに接続されている第２バイ
    アス線とを含み、 前記センスアンプのそれぞれは、 第１インバータと、 電源電位供給端子と接地電位供給端子とを前記第１イン
    バータと共有する第２インバータと、 前記第１バイアス線を前記電源電位供給端子に選択的に
    接続する第１スイッチと、 前記第２バイアス線を前記接地電位供給端子に選択的に
    接続する第２スイッチとを備え、 前記第１インバータの出力は、前記相補ビット線のうち
    の一の相補ビット線と、前記第２インバータの入力とに
    接続され、 前記第２インバータの出力は、前記ビット線のうちの一
    のビット線と、前記第１インバータの入力とに接続さ
    れ、 前記（ｅ）ステップは、（ｆ）前記第１バイアス線及び
    前記第２バイアス線を、それぞれ、電源電位と接地電位
    とに駆動するステップと、（ｇ）前記第１スイッチ及び
    前記第２スイッチを活性化して、前記電源電位供給端子
    と前記接地電位供給端子とに、それぞれ前記電源電位と
    前記接地電位とを供給するステップとを含み、 当該ＤＲＡＭのデータ書き込み方法は、更に、（ｈ）前
    記（ｅ）ステップの後、前記第１バイアス線及び前記第
    ２バイアス線を、前記電源電位と前記接地電位との間の
    所定のプリチャージ電位に駆動するステップと、（ｉ）
    前記（ｈ）ステップの後、前記第１スイッチ及び前記第
    ２スイッチを非活性化して、前記第１バイアス線を前記
    電源電位供給端子から切り離し、前記第２バイアス線を
    前記接地電位供給端子から切り離すステップとを備えた
    ＤＲＡＭのデータ書き込み方法。
  10. 【請求項１０】 それぞれトランスファスイッチとキャ
    パシタとを備えた複数のメモリセルと、 前記複数のメモリセルに、それぞれ対応して設けられた
    複数のビット線と、 前記複数のビット線に、それぞれ接続されている複数の
    センスアンプとを備えたＤＲＡＭのデータ書き込み方法
    であって、（ｊ）前記複数のビット線のうちから選択ビ
    ット線を選択し、前記選択ビット線と、前記選択ビット
    線でない非選択ビット線とを定めるステップと、（ｋ）
    前記トランスファスイッチのそれぞれを活性化して、前
    記キャパシタのそれぞれを、対応する前記ビット線に電
    気的に接続するステップと、（ｌ）前記（ｋ）ステップ
    の後、前記複数のセンスアンプを活性化するステップと
    を備え、 前記複数のセンスアンプのうち、前記選択ビット線に接
    続されている選択センスアンプを活性化するタイミング
    と、前記非選択ビット線に接続されている非選択センス
    アンプを活性化するタイミングとが異なるＤＲＡＭのデ
    ータ書き込み方法。
JP2002057968A 2002-03-04 2002-03-04 ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）及びその動作方法 Withdrawn JP2003257180A (ja)

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