KR20030072236A - 다이내믹 램 및 그 동작 방법 - Google Patents

다이내믹 램 및 그 동작 방법 Download PDF

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KR20030072236A
KR20030072236A KR10-2003-0013042A KR20030013042A KR20030072236A KR 20030072236 A KR20030072236 A KR 20030072236A KR 20030013042 A KR20030013042 A KR 20030013042A KR 20030072236 A KR20030072236 A KR 20030072236A
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bit lines
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KR10-2003-0013042A
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이토무네히로
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엔이씨 일렉트로닉스 코포레이션
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Abstract

본 발명은 선택 워드선에 접속되는 비선택 메모리 셀에 대한 기록 데이터의 파괴를 방지하면서 선택된 메모리 셀에 대한 액세스 시간을 단축하는 기술을 제공함을 목적으로 하는 것으로서, 본 발명에 따른 DRAM에서는 센스 앰프(5j+1)가 비선택 비트선(BLj+1,/BLj+1)의 전위차의 증폭한 이후에, 라이트 버퍼(8)가 선택 메모리 셀(MCi,j)에 대한 기록 데이터에 따라 선택 비트선(BLj,/BLj)을 구동한다. 또한, 라이트 버퍼(8)가 선택 비트선(BLj,/BLj)의 구동을 시작한 이후에, 센스 앰프(5j)가 선택 비트선(BLj,/BLj)의 전위차의 증폭을 시작한다.

Description

다이내믹 램 및 그 동작 방법{DRAM AND METHOD OF OPERATING THE SAME}
발명이 속하는 기술 분야
본 발명은 하나의 트랜지스터와 하나의 커패시터를 포함하는 DRAM(Dynamic Random Access Memory)에 관한 것이다. 도 4는 종래의 DRAM의 메모리 코어(100)를 도시하고 있다. 상기와 같은 종래의 메모리 코어(100)는 메모리 셀(101), 비트선(BL,/BL), 워드선(WL), 프리 차지 회로(102), 센스 앰프(103), 칼럼 스위치(104)를 포함한다.
메모리 셀(101)은 메모리 셀 커패시터(101a)와 금속 산화물 반도체(MOS) 트랜지스터(101b)를 포함한다. 메모리 셀 커패시터(101a)는 메모리 셀(101)에 의해 기억될 데이터 값에 대응하여 전하를 축적한다. 데이터 "1"을 보존할 때는 메모리 셀 커패시터(101a)에는 전하가 축적된다. 데이터 "0"을 보존할 때는 메모리 셀 커패시터(101a)에는 전하가 축적되지 않는다.
MOS 트랜지스터(101b)는 그 소스/드레인의 한쪽이 메모리 셀 커패시터(101a)에 접속되고 다른쪽이 비트선(BL)에 접속된다. MOS 트랜지스터(101b)의 게이트는 워드선(WL)에 접속된다. 워드선(WL)이 활성화 되면 메모리 셀 커패시터(101a)는 비트선(BL)에 전기적으로 접속된다.
메모리 코어(100)에 있어서, 비트선(BL)에 평행하게 비트선(/BL)이 연장된다. 다른 워드선(도시되지 않음)에 의해 활성화 되는 다른 메모리 셀이 비트선(/BL)에 접속될 수 있다는 것을 알 수 있다. 비트선(/BL)에 접속된 메모리 셀은 도 4에는 도시되어 있지 않다. 비트선(BL,/BL)은 프리 차지 회로(102)에 접속된다.
프리 차지 회로(102)는 비트선(BL,/BL)을 동일한 전위로 프리 차지 한다. 프리 차지 회로(102)는 NMOS 트랜지스터(102a, 102b, 및 102c)로 구성된다. NMOS 트랜지스터(102a)는 비트선(BL)과 프리 차지선(105)의 사이에 제공되고 NMOS 트랜지스터(102b)는 비트선(/BL)과 프리 차지선(105)의 사이에 제공된다. 프리 차지선(105)은 전원 전위(VDD)의 2분의 1에 대응하는 전위(VDD/2)를 갖는다. NMOS 트랜지스터(102c)는 비트선(BL,/BL)의 사이에 제공된다. NMOS 트랜지스터(102a, 102b, 및 102c)의 게이트에는 프리 차지 활성화 신호(EQ)가 공급된다. 프리 차지 활성화 신호(EQ)가 하이(High) 전위로 풀업되는 경우에 프리 차지 회로(102)는 활성화 되고 비트선(BL,/BL) 양쪽 모두는 전위(VDD/2)가 계속 공급된다.
비트선(BL,/BL)은 또한 센스 앰프(103)에 접속된다. 센스 앰프(103)는 CMOS 인버터(103a, 103b)와, PMOS 트랜지스터(103c)와, NMOS 트랜지스터(103d)로 구성된다. CMOS 인버터(103a)는 NMOS 트랜지스터(103e)와 PMOS 트랜지스터(103f)로 구성되고, CMOS 인버터(103b)는 NMOS 트랜지스터(103g)와 PMOS 트랜지스터(103h)로 구성된다. CMOS 인버터(103a)의 출력은 CMOS 인버터(103b)의 입력에 접속되고, CMOS 인버터(103b)의 출력은 CMOS 인버터(103a)의 입력에 접속된다. CMOS 인버터(103a, 103b)는 PMOS 트랜지스터(103c)를 통하여 전원 전위(VDD)을 갖는 전원선(106)에 접속된다. 또한, CMOS 인버터(103a, 103b)는 NMOS 트랜지스터(103d)를 통하여 접지 전위(VSS)를 갖는 접지선(107)에 접속된다. NMOS 트랜지스터(103d)의 게이트에는 센스 앰프 활성화 신호(SAS)가 직접 공급되고, PMOS 트랜지스터(103c)의 게이트에는 센스 앰프 활성화 신호(SAS)의 상보 신호인 센스 앰프 활성화 신호(/SAS)가 인버터(108)를 통하여 공급된다.
센스 앰프 활성화 신호(SAS)가 활성화(예컨대, 이 경우에는 하이)되면, 센스 앰프(103)는 하나의 비트선(예컨대, BL 또는 /BL)을 전원 전위(VDD)로 풀업하고 다른 비트선(/BL 또는 BL)을 접지 전위(VSS)로 풀다운한다.
비트선(BL,/BL)은 또한 칼럼 스위치(104)에 접속된다. 칼럼 스위치(104)는 NMOS 트랜지스터(104a, 104b)를 포함한다. NMOS 트랜지스터(104a)는 비트선(BL)과 데이터 버스(IO)의 사이에 제공되고 NMOS 트랜지스터(104b)는 비트선(/BL)과 데이터 버스(/IO)의 사이에 제공된다. 칼럼 스위치 신호(CSW)는 NMOS 트랜지스터(104a, 104b)의 게이트에 공급된다.
칼럼 스위치 신호(CSW)가 활성화(예컨대, 이 경우에는 하이)되면, 비트선(BL,/BL)은 데이터 버스(IO, IO)에 각각 접속된다.
데이터 버스(IO)와 데이터 버스(/IO)는 라이트 버퍼(109)에 접속된다. 라이트 버퍼(109)는 데이터 버스(IO)와 데이터 버스(/IO)를 기록 데이터에 따라 상보형 전위(예컨대, 하이 또는 로우) 전위로 구동한다.
데이터 버스(IO)와 데이터 버스(/IO)는 또한 리드 버퍼(도시되지 않음)에 접속된다. 리드 버퍼는 메모리 코어(100)로부터 판독 데이터를 출력한다.
도 5는 이와 같은 구성을 갖는 메모리 코어(100)의 메모리 셀(101)에의 기록 동작을 도시하는 타이밍 차트이다. 초기 상태에서 프리 차지 활성화 신호(EQ)는 하이 전압으로 설정되고 비트선(BL,/BL)은 전위(VDD/2)로 프리 차지 된다.
메모리 코어(100)를 포함하는 DRAM에 기록 커맨드(WCMD)가 주어지면, 라이트 버퍼(109)는 기록 데이터에 따라 데이터 버스(IO,/IO)를 상보형 값(하이 또는 로우)로 구동한다. 또한, 프리 차지 활성화 신호(EQ)는 로우 전압으로 설정되어 비트선(BL,/BL)을 하이 임피던스 상태로 되게 한다.
계속해서, 워드선(WL)이 하이 레벨까지 풀업되어 MOS 트랜지스터(101b)를 활성화한다. 일반적으로는 워드선(WL)은 전원 전위(VDD)보다 높은 전위까지 풀업된다. MOS 트랜지스터(101b)가 활성화 되면 메모리 셀 커패시터(101a)와 비트선(BL)의 사이에서 전하가 교환된다. 전하의 교환에 의해 비트선(BL)의 전위가 변화하게 되고 비트선(BL,/BL)의 사이에는 전위차가 발생한다. 상기 실시예에 있어서, 상기 전압차는 비트선(BL)의 전위가 비트선(/BL)의 전위보다 미소하게 높은 결과로 이어진다는 것을 가정한다.
계속해서, 센스 앰프 활성화 신호(SAS)가 하이 전압으로 풀업되고 센스 앰프(103)가 활성화 된다. 센스 앰프(103)가 활성화 되면 비트선(BL,/BL)의 사이의 전위차가 증폭된다. 이 증폭에 의해 비트선(BL,/BL) 중의 한쪽이 전원 전위(VDD)로 풀업되고 다른쪽이 접지 전위(VSS)로 풀다운된다. 상기 실시예에 있어서, 비트선(BL)이 전원 전위(VDD)로 풀업되고 비트선(/BL)이 접지 전위(VSS)로 풀다운된다는 것을 가정한다.
계속해서, 칼럼 선택 신호(CSW)가 하이 전위로 풀업되고 칼럼 스위치(104a, 104b)가 활성화 된다. 칼럼 스위치(104a, 104b)가 활성화 되면 비트선(BL)은 데이터 버스(IO)에 전기적으로 접속되고, 비트선(/BL)은 데이터 버스(/IO)에 전기적으로 접속된다.
비트선(BL)과 데이터 버스(IO)가 전기적으로 접속되고 비트선(/BL)과 데이터 버스(/IO)가 전기적으로 접속되면 비트선(BL,/BL)은 기록 데이터에 따라 라이트 버퍼(109)에 의해 상보적인 전위로 구동된다.
이 상태에서, 비트선(BL)이 메모리 셀 커패시터(101a)에 접속된다. 따라서 메모리 셀 커패시터(101a)에는 기록 데이터에 대응하는 전위가 공급되고 메모리 셀(101)에 데이터의 기록이 행해진다.
계속해서, 칼럼 선택 신호(CSW), 워드선(WL), 및 센스 앰프 활성화 신호가 로우 전위로 풀다운된다. 또한, 프리 차지 활성화 신호(EQ)가 하이 전압으로 되돌아오고 기록 동작이 완료된다.
상기 종래의 DRAM에 있어서, 메모리 셀(101)에 이미 기록되어 있는 데이터와 상보의 데이터를 메모리 셀(101)에 기록하는 경우에, 센스 앰프(103)이 동작에 의해 비트선(BL) 및 비트선(/BL)에 만들어진 전위를 라이트 버퍼(109)에 의해 강제적으로 반전할 필요가 있다.
예를 들면, 메모리 셀(101)에 데이터 "1"이 기록되어 있는 때에, 데이터 "0"를 메모리 셀(101)에 기록하고자 하는 경우를 생각한다. 이 경우, 워드선(WL)이 활성화 되면, 메모리 셀(101)로부터 비트선(BL)에 전하가 공급되고, 비트선(BL) 전위가 비트선(/BL)의 전위보다 높게 된다. 이 상태에서 센스 앰프(103)가 활성화 되면, 비트선(BL)은 메모리 셀(101)에 기억되어 있는 데이터 "1"에 대응하여 하이 전위로 구동되고, 비트선(/BL)은 로우 전위로 구동된다. 그러나, 메모리 셀(101)에 데이터 "0"을 기록하기 위해서는 라이트 버퍼(109)는 센스 앰프(103)의 구동 능력을 극복하여 하이 전위로부터 비트선(BL)의 전위를 로우 전위로 변화시키고 비트선(/BL)의 전위를 하이 전위로 변경시킬 필요가 있다.
라이트 버퍼(109)가 센스 앰프(103)의 구동 능력을 극복하여 비트선(BL,/BL)의 전위를 반전하는 종래의 기록 동작은 상기 동작이 종래의 DRAM에 있어서 전면적인 기록 시간을 추가할 수 있다는 점에서 바람직하지 않다.
메모리 셀에 반전 데이터가 기록될 때의 라이트 버퍼에 의한 비트선(BL,/BL)의 전위의 반전을 회피하기 위한 기술이 일본국 공개 특허공보(특개2001-101863)에 개시된다. 도 6은 공지의 그 기술에 의한 DRAM의 기록 동작을 도시하고 있다.
도 6에 있어서, 초기 상태에서는 프리 차지 활성화 신호(EQ)는 하이 전압으로 설정되고 비트선(BL,/BL)은 모두 전위(VDD/2)로 프리 차지된다.
프리 차지 활성화 신호(EQ)가 로우 전압로 풀다운 된 후, 워드선(WL)이 풀업되고 메모리 셀(101)의 MOS 트랜지스터(101b)가 활성화 되고 MOS 트랜지스터(101b)가 활성화 되면, 메모리 셀 커패시터(101a)가 비트선(BL)에 전기적으로 접속된다. 그 결과, 비트선(BL)의 전위는 변화하고, 비트선(BL,/BL)의 사이에는 미소한 전위차가 발생한다.
계속해서, 칼럼 선택 신호(CSW)가 하이 전위로 프리 차지 되고 칼럼스위치(104a, 104b)가 활성화 된다. 칼럼 스위치(104a, 104b)가 활성화 되면 비트선(BL)은 데이터 버스(IO)에 전기적으로 접속되고 비트선(/BL)은 데이터 버스(/IO)에 전기적으로 접속된다.
비트선(BL)과 데이터 버스(IO)가 전기적으로 접속되고 비트선(/BL)과 데이터 버스(/IO)가 전기적으로 접속되면, 비트선(BL,/BL)은 라이트 버퍼(109)에 의해 기록 데이터에 대응한 전위로 구동된다. 비트선(BL,/BL) 중의 한쪽은 하이 전압으로 구동되고 다른쪽은 로우 전압으로 구동된다. 이 때, 센스 앰프(103)는 활성화 되지 않는다. 따라서 메모리 셀 커패시터(101a)가 데이터 "1"과 데이터 "0"의 어느쪽을 기억하고 있든지에 관계 없이 라이트 버퍼(109)에 의한 비트선(BL) 및 비트선(/BL)의 구동은 용이하게 실행된다.
또한, 비트선(BL)이 메모리 셀 커패시터(101a)에 접속된다. 따라서 메모리 셀 커패시터(101a)에는 기록 데이터에 대응한 전위가 공급되고 메모리 셀(101)에 대한 데이터의 기록이 행하여진다.
계속해서, 센스 앰프 활성화 신호(SAS)가 하이 전압으로 풀업되고 센스 앰프(103)가 활성화 된다. 센스 앰프(103)는 비트선(BL,/BL)의 사이의 전위차를 증폭하도록 비트선(BL,/BL)을 구동한다. 그러나, 비트선(BL,/BL)은 이미 센스 앰프(103)가 활성화 된 때에는 라이트 버퍼(109)에 의해 하이 전위 또는 로우 전위로 구동된다. 따라서, 센스 앰프(103)는 라이트 버퍼(109)와 동일한 전위를 비트선(BL,/BL)에 주는 것이 된다.
계속해서, 칼럼 선택 신호(CSW), 워드선(WL), 및 센스 앰프 활성화신호(SAS)가 로우 전위로 풀다운 된다. 또한, 프리 차지 활성화 신호(EQ)가 하이 전압으로 복귀하고 기록 동작이 완료된다.
도 6의 종래의 기록 동작에 있어서, 센스 앰프(103)와 라이트 버퍼(109)가 비트선(BL,/BL)에 주는 전압은 일치하고 있기 때문에, 메모리 셀에 기록되는 데이터에 관계 없이 라이트 버퍼(109)에 의한 비트선(BL,/BL)의 전위의 강제적인 반전은 발생하지 않는다.
그러나, 일본국 공개 특허공보(특개2O01-101863)에 개시 되어 있는 기술은 데이터 기록처인 메모리 셀과 동일한 워드선에 접속된 다른 메모리 셀에 기억되어 있는 데이터가 파괴될 가능성이 있다는 문제를 갖고 있다.
도 7에 있어서, 종래의 메모리 코어에서는 복수의 비트선(BL,/BL)이 교대로 연장되어 있고 어느 비트선(BL)과 그것에 인접하는 비트선(/BL)의 사이에는 결합 용량(Cpara)가 존재하고 있다. 일본국 공개 특허공보(특개2001-101863)에 개시되어 있는 기록 동작은 이 결합 용량(Cpara)의 존재에 기인하여 데이터의 기록처인 메모리 셀이 아닌 메모리 셀에 기억되어 있는 데이터를 파괴할 가능성이 있다. 그 이유는 이하에서 설명하고자 한다.
이하의 설명에 있어서, 메모리 셀(101) 중의 데이터의 기록처인 메모리 셀을 선택 메모리 셀(101i)로 가정하고, 선택 메모리 셀(101i)과 동일한 워드선(WL)에 접속된 선택 메모리 셀(101i)에 인접하는 메모리 셀을 비선택 메모리 셀(101i+1)이라고 가정한다. 또한, 선택 메모리 셀(101i)에 접속된 비트선(BL)과 그것에 병설되어 있는 비트선(/BL)을 각각 선택 비트선(BLi) 및 선택 비트선(/BLi)이라고 가정하고 비선택 메모리 셀(101i+1)에 접속된 비트선(BL)과 그것에 병설되어 있는 비트선(/BLi)을 각각 비선택 비트선(BLi+1)이라고 가정한다. 또한, 선택 비트선(BLi 및 /BLi)에 접속된 칼럼 스위치(104)를 선택 칼럼 스위치(104)라고 하고 비선택 비트선(BLi+1,/BLi+1)에 접속된 칼럼 스위치(104)를 비선택 칼럼 스위치(104i+1)라고 가정한다.
도 8과 관련하여 도 7을 참조하면, 워드선(WL)이 하이 레벨로 풀업되면 선택 메모리 셀(101i)의 메모리 셀 커패시터(101i)가 선택 비트선(BL)에 접속되고, 비선택 메모리 셀(101i+1)의 메모리 셀 커패시터(101ai+1)가 비선택 비트선(BLi+1)에 접속된다. 선택 비트선(BLi) 및 비선택 비트선(BLi+1)의 전위는 선택 메모리 셀(101i) 및 비선택 메모리 셀(101i+1)에 각각 기억되어 있는 데이터에 대응하여 미소하게 변화한다.
칼럼 선택 신호(CSWi)는 그후에 하이 레벨로 상승한다. 선택 칼럼 스위치(104i)가 칼럼 선택 신호(CSWi)에 의해 활성화 되면, 선택 비트선(BLi)과 선택 비트선(/BLi)은 라이트 버퍼(109)에 의해 선택 메모 셀(101i)에 기록되는 데이터에 대응한 전압으로 구동된다. 도 8에 도시된 예에서는 선택 비트선(BLi)은 로우 전위로 풀다운 되고 선택 비트선(/BLi)은 하이 전위로 풀업 된다.
선택 비트선(BLi)과 선택 비트선(/BLi)이 라이트 버퍼(109)에 의해 상보 값으로 구동되는 경우에 비선택 비트선(BLi+1)은 플로팅이다. 따라서, 선택 비트선(/BLi)과 비선택 비트선(BLi+1)의 사이의 결합(coupling) 용량(Ccapa)의 존재에 기인하여 비선택 비트선(BLi+1)의 전위는 선택 비트선(/BLi)의 전위가 변함에따라 함께 변동한다. 도 8에 도시된 예에서는 선택 비트선(BLi)은 하이 전위로 풀업됨에 대응하여 비선택 비트선(BLi+1)의 전위의 전위도 상승한다.
도 8에 도시된 바와 같이, 전술한 설명에 기인하여, 비선택 비트선(BLi+1)과 비선택 비트선(/BLi+1) 사이의 상대 전위는 결합 용량(Ccapa)에 기인하여 비선택 비트선(BLi+1)의 전위가 어떻게 변하는가에 따라 반전될 수 있다.
도 8을 다시 한번 참조함에 있어서, 선택 비트선(BLi,/BLi)을 라이트 버퍼에 의해 구동한 이후에, 센스 앰프 활성화 신호(SAS)는 하이로 풀업되고 그에 따라 센스 앰프(103i) 및 센스 앰프(103i+1)가 활성화 된다. 이상적으로는 센스 앰프(103i)는 비선택 메모리 셀(101i+1)에 이미 기억된 데이터 값에 따라 비트 선택 비트선(BLi+1,/BLi+1)을 구동한다. 이와 같이 하여, 비선택 메모리 셀 (101i+1)이 데이터 값이 재기억 된다.
그러나, 전술한 바와 같이, 결합 용량(Ccapa)에 기인하여 센스 앰프(103i+1)가 활성화 되는 때에 비선택 비트선(BLi+1)과 비선택 비트선(/BLi+1)과의 전위의 대소 관계는 반전된다. 비선택 메모리 셀(101i+1)에 대한 재기억 동작은 결과적으로 잘못된 데이터가 비선택 메모리 셀(101i+1)에 기록되는 결과가 된다.
이와 같이 일본국 공개 특허공보(특개2O01-101863)에 개시되어 있는 DRAM의 기록 동작 방법은 하나이 비트선(예컨대, BL)과 인접하는 비트선(예컨대, /BL)의 사이에 존재하는 결합 용량(Ccapa)에 기인하여 비선택 메모리 셀에 기억되어 있는 데이터가 파괴될 가능성이 있다.
상기와 같은 문제점을 고려하여, 기록 동작시에 요구되는 액세스 타임을 감소하는 방법이 요구된다.
본 발명의 목적은 선택 워드선에 접속된 비선택 메모리 셀에 기억된 데이터의 파괴를 방지하면서, 기록 동작에 있어서의 액세스 시간을 단축하는 기술을 제공함에 있다.
본 발명의 하나의 특징에 따른 DRAM에 있어서, 트랜스퍼 스위치와 커패시터를 포함하는 복수의 메모리 셀과, 대응하는 트랜스퍼 스위치의 활성화에 의해 상기 커패시터의 적어도 하나에 전기적으로 각각 접속된 복수의 비트선과, 대응하는 비트선에 접속된 복수의 센스 앰프와, 상기 복수의 비트선에 접속된 복수의 칼럼 스위치와, 상기 복수의 비트선으로부터 선택 비트선을 선택하는 디코더와, 상기 트랜스퍼 스위치, 상기 칼럼 스위치, 상기 복수의 센스 앰프를 제어하는 제어부를 구비하고, 기록 동작시에, 상기 제어부는 상기 트랜스퍼 스위치를 활성화하고, 그 이후에 상기 선택 비트선이 아닌 비선택 비트선을 구동하는 비선택 센스 앰프를 활성화 하고, 그 이후에, 상기 선택 비트선에 접속된 상기 칼럼 스위치를 활성화하여, 라이트 버퍼를 상기 선택 비트선에 전기적으로 접속하고, 상기 라이트 버퍼에 의해 상기 선택 비트선을 구동한 이후에 상기 선택 비트선을 구동하는 선택 센스 앰프를 활성화하는 것을 특징으로 하는 DRAM을 개시한다.
본 발명의 다른 특징에 있어서, 상기 라이트 버퍼는 기록 데이터 값이 기억된 데이터 값과 다른 경우에 초기 전위로부터 하이의 논리 레벨과 로우의 논리 레벨 사이의 중간 정도의 중간 전위를 통해 상기 선택 비트선을 구동하고, 상기 제어부는 상기 선택 비트선이 상기 중간 전위를 통해 천이되는 것과 바로 동시에 상기 선택 센스 앰프를 활성화하는 것을 특징으로 하는 DRAM을 개시한다.
본 발명의 또 다른 특징에 있어서, 상기 비트선의 하나에 대응하는 복수의 상보형 비트선과, 상기 센스 앰프가 활성화되는 경우에 제1 전원 전위 및 제2 전원 전위 각각으로 구동되고, 상기 센스 앰프가 비활성되는 경우에 소정의 프리 차지 전위로 구동되는 상기 센스 앰프의 각각에 접속된 제1 바이어스선 및 제2 바이어스선을 더 포함하는 것을 특징으로 하는 DRAM을 개시한다.
본 발명의 또 다른 특징에 있어서, 상기 센스 앰프의 각각은 제1 단자 및 제2 단자에 결합되고, 상기 비트선 중의 하나에 결합된 입력 및 출력을 구비하는 제1 인버터와, 상기 제1 단자 및 제2 단자에 결합되고, 상기 상보형 비트선 중의 하나와 상기 제1 인버터의 입력에 결합된 출력, 및 상기 제1 인버터의 상기 출력에 결합된 입력을 구비하고, 상기 센스 앰프가 활성화되는 경우에 상기 제1 바이어스선을 상기 제1 단자에 결합하고, 상기 제1 바이어스선이 소정의 프리 차지 전위로 구동된 이후에 상기 제1 단자로부터 상기 제1 바이어스선을 분리하는 제1의 스위치를 포함하는 것을 특징으로 하는 DRAM을 개시한다.
본 발명의 또 다른 특징에 있어서, 상기 센스 앰프 각각은 상기 센스 앰프가 활성화되는 경우에 상기 제2 바이어스선을 상기 제2 단자에 결합하고, 상기 제2 바이어스선이 소정의 프리 차지 전위로 구동된 이후에 상기 제2 단자로부터 상기 제2 바이어스선을 분리하는 제2 스위치를 포함하는 것을 특징으로 하는 DRAM을 개시한다.
본 발명의 또 다른 특징에 따른 DRAM에 있어서, 복수의 메모리 셀과, 상기 복수의 메모리 셀에 결합된 복수의 비트선과, 상기 복수의 비트선 중에서 선택 비트선을 선택하는 디코더와, 상기 비트선에 결합된 복수의 센스 앰프와, 상기 선택 비트선에 접속된 선택 센스 앰프와 상기 선택 비트선에 접속되지 않은 비선택 센스 앰프를 상이한 시간에서 활성화함에 의해 기록 동작시에 상기 센스 앰프를 제어하는 제어부를 구비하는 것을 특징으로 하는 DRAM을 개시한다.
본 발명의 또 다른 특징에 있어서, 상기 제어부는 기록 동작시에 상기 적어도 하나의 비선택 센스 앰프를 활성화 한 이후에 상기 선택 센스 앰프를 활성화하는 것을 특징으로 하는 DRAM을 개시한다.
본 발명의 또 다른 특징에 있어서, 상기 비트선과 데이터 버스의 사이에 마련된 복수의 칼럼 스위치를 더 구비하고, 상기 제어부는 상기 기록 동작시에 상기 선택 비트선에 결합된 선택 칼럼 스위치를 활성화하기 이전에 상기 적어도 하나의 비선택 센스 앰프를 활성화하고, 상기 선택 칼럼 스위치를 활성화 하자 마자 상기 선택 센스 앰프를 활성화하는 것을 특징으로 하는 DRAM을 개시한다.
본 발명의 또 다른 특징에 있어서, 상기 제어부는 어드레스 신호의 적어도 일부에 따라 상기 적어도 하나의 비선택 센스 앰프와 상기 선택 센스 앰프를 상이한 시간에 활성화는 하는 것을 특징으로 하는 DRAM을 개시한다.
본 발명의 또 다른 특징에 있어서, 상기 제어부는 상기 비선택 센스 앰프에 대응하는 센스 앰프 활성화 신호를 활성화 한 이후에 상기 선택 센스 앰프에 대응하는 센스 앰프 활성화 신호를 활성화함으로써 상기 선택 센스 앰프을 활성화하는것을 특징으로 하는 DRAM을 개시한다.
본 발명의 또 다른 특징에 따른 DRAM의 데이터 기록 방법에 있어서, 복수의 비트선 중에서 선택 비트선을 선택하는 단계(a)와, 메모리 셀 트랜스퍼 스위치를 활성화하여 상기 비트선에 메모리 셀 커패시터를 결합하는 단계(b)와, 상기 트랜스퍼 스위치를 활성화 한 이후에 비선택 비트선에 결합된 비선택 센스 앰프를 활성화하여 상기 선택 비트선이 아닌 상기 비선택 비트선을 구동하는 단계(c)와, 상기 비선택 센스 앰프를 활성화 한 이후에 상기 선택 비트선에 접속된 칼럼 스위치를 통하여 라이트 앰프에 의해 상기 선택 비트선을 구동하는 단계(d)와, 상기 선택 비트선을 상기 라이트 앰프에 의해 구동한 이후에 상기 선택 비트선에 결합된 선택 센스 앰프에 의해 상기 선택 비트선을 구동하는 단계(e)를 포함하는 것을 특징으로 하는 DRAM의 데이터 기록 방법을 개시한다.
본 발명의 또 다른 특징에 있어서, 상기 단계(e)는 상기 선택 비트선이 상기 라이트 앰프의 동작에 의해 하이의 논리값과 로우의 논리값 사이의 중간인 증간 전위를 통해 초기 전위로부터 천이함과 동시에 실행되는 것을 특징으로 하는 DRAM의 데이터 기록 방법을 개시한다.
본 발명의 또 다른 특징에 있어서, 상기 단계(e)는 제1 바이어스선 및 제2 바이어스선을 제1 전원 전위와 제2 전원 전위로 각각 구동하는 단계(f)와, 제1 스위치를 활성화 하여 상기 제1 전원 전위를 상기 제1 선택 센스 앰프의 제1 단자에 공급하고, 제2 스위치를 활성화하여 상기 제2 전원 전위를 상기 선택 센스 앰프의 제2 단자에 공급하는 단계(g)를 포함하는 것을 특징으로 하는 DRAM의 데이터 기록방법을 개시한다.
본 발명의 또 다른 특징에 있어서, 상기 단계(e) 이후에 상기 제1 바이어스선 및 상기 제2 바이어스선을 상기 제1 전원 전위와 상기 제2 전원 전위 사이의 소정의 프리 차지 전위로 구동하는 단계(h)와, 상기 단계(h) 이후에 상기 제1 스위치를 비활성화하여 상기 선택 센스 앰프의 상기 제1 단자로부터 상기 제1 전원 전위를 분리하고, 상기 제2 스위치를 비활성화하여 상기 선택 센스 앰프의 상기 제2 단자로부터 상기 제2 전원 전위를 분리하는 단계(i)를 포함하는 것을 특징으로 하는 DRAM의 데이터 기록 방법을 제공한다.
본 발명의 또 다른 특징에 있어서, 상기 단계(e)는 어드레스 값에 따라 상기 선택 센스 앰프에 대한 센스 앰프의 활성화를 지연시키는 것을 포함하는 것을 특징으로 하는 DRAM의 데이터 기록 방법을 개시한다.
본 발명의 또 다른 특징에 따른 DRAM의 데이터 기록 방법에 있어서, 복수의 비트선 중에서 선택 비트선을 선택하는 단계(a)와, 다수의 트랜스퍼 스위치를 활성화하여 커패시터를 대응하는 비트선에 전기적으로 접속하는 단계(b)와, 상기 단계(b) 이후에, 상기 비선택 비트선에 접속된 비선택 센스 앰프의 활성화 시간과 다르게 상기 선택 비트선에 접속된 선택 센스 앰프를 활성화하는 것을 포함하는 상기 비트선에 결합된 복수의 센스 앰프를 활성화하는 단계(c)를 포함하는 것을 특징으로 하는 DRAM의 데이터 기록 방법을 개시한다.
본 발명의 또 다른 특징에 있어서, 상기 단계(c)는 상기 비선택 센스 앰프를 활성화 한 이후에 상기 선택 센스 앰프를 활성화하는 것을 포함하는 것을 특징으로하는 DRAM의 데이터 기록 방법을 개시한다.
본 발명의 또 다른 특징에 있어서, 상기 단계(a)는 어드레스 값에 따라 상기 선택 비트선을 선택하는 것을 포함하고, 상기 단계(b)는 상기 어드레스 값의 적어도 일부에 따라 상기 선택 센스 앰프의 활성화 시간과 상기 비선택 센스 앰프 활성화 시간을 다르게 제공하는 것을 포함하는 것을 특징으로 하는 DRAM의 데이터 기록 방법을 개시한다.
본 발명의 또 다른 특징에 있어서, 상기 선택 센스 앰프를 활성화하기 이전에 상기 선택 비트선에 라이트 앰프를 접속하는 단계(d)를 더 포함하는 것을 특징으로 하는 DRAM의 데이터 기록 방법을 개시한다.
본 발명의 또 다른 특징에 있어서, 상기 단계(c)는 상기 비선택 센스 앰프가 상기 비선택 비트선에 결합된 비선택 메모리 셀에 의해 만들어진 전위에 따라 상기 비선택 비트선을 구동하는 단계(c1)와, 상기 단계(c1) 이후에 상기 선택 센스 앰프가 라이트 앰프에 의해 만들어진 전위에 따라 상기 선택 비트선을 구동하는 단계(c2)를 포함하는 DRAM의 데이터 기록 방법을 개시한다.
도 1은 본 발명의 하나의 실시예에 따른 DRAM을 도시하는 도면.
도 2는 본 발명의 하나의 실시예에 따른 메모리 셀 어레이 프리 차지부, 센스 앰프부, 및 칼럼 스위치부의 상세도.
도 3은 본 발명의 하나의 실시예에 따른 DRAM의 기록 동작을 도시하는 타이밍도.
도 4는 종래의 DRAM의 메모리 코어를 도시하는 도면.
도 5는 종래의 DRAM의 기록 동작을 도시하는 도면.
도 6은 종래의 다른 DRAM의 기록 동작을 도시하는 도면.
도 7은 종래의 DRAM의 메모리 코어를 도시하는 도면.
도 8은 종래의 다른 DRAM의 기록 동작을 도시하는 타이밍도.
<도면의 주요 부분에 대한 간단한 설명>
1 : 메모리 셀 어레이2 : X디코더
3 : 워드 드라이버4 : 프리 차지부
5 : 센스 앰프부6 : Y디코더
7 : 칼럼 스위치부8 : 라이트 버퍼
9 : 리드 버퍼11 : 프리 차지 제어 회로
12 : 센스 앰프 제어 회로13 : 동작 타이밍 제어부
이하, 첨부 도면을 도면을 참조하며 본 발명에 따른 DRAM의 여러 실시예를 설명한다.
도 1은 본 발명의 하나의 실시예에 있어서의 DRAM을 도시한다. 상기 DRAM은 데이터를 기억하기 위한 메모리 셀 어레이(1)를 구비한다.
메모리 셀 어레이(1)는 복수의 메모리 셀, 행방향으로 연장된 워드선, 및 열방향으로 연장된 비트선을 포함한다. 메모리 셀(MC)은 m×n개의 매트릭스상으로 배치된다. 워드선은 m개이고 비트선(BL)은 n개 이며 비트선(/BL)은 n개이다. 이하의 설명에 있어서, m개의 워드선(WL) 중에서 워드선(WLi)(i는 1 이상이고 m 이하인 임의의 자연수)은 구별하여 기재될 것이다. 또한, n개의 비트선(BL,/BL) 중에서, 비트선(BLj,/BLj)(j는 1 이상이고 n 이하인 임의의 자연수)은 구별하여 기재될 것이다. 비트선(BL,/BL)은 열방향으로 교대로 연장되고, 비트선(BLj,/BLj)은 비트선 쌍(BLPj)을 구성한다. 동작시에, 비트선(BLj,/BLj)은 상보적인 데이터 값을 전송한다.
메모리 셀 어레이(1)의 메모리 셀(MC)은 하나의 워드선 뿐만 아니라 비트선(BL 또는 /BL)에 접속된다. 도 1에 있어서, 메모리 셀(MC)은 대응하는 워드선 및 비트선이라고 기재하여 구별될 것이다. 따라서, 메모리 셀(MCi,j)은 워드선(WLi)과 비트선(BLj)에 접속된다.
따라서, 메모리 셀 어레이(1)는 하나의 특정한 워드선에 접속된 메모리 셀(MCi,1 내지 MCi,n)을 포함한다. 상기 메모리 셀(MCi,1 내지 MCi,n)은 비트선(BL1 내지 BLn) 또는 비트선(/BL1 내지 /BLn)에 각각 접속된다. 보다 상세하게 말하면 메모리 셀(MCf,j)이 비트선(BLj)에 접속된 경우, 동일한 워드선 WLf)에 접속된 다른 메모리 셀은 대응하는 비트선(BL)에 접속된다. 즉, 메모리 셀(MCf,1 내지 MCf,n)은 각각 비트선(BL1 내지 BLn)에 접속된다. 마찬가지로, 상기와 같은 메모리 셀(MCf,1)이 비트선(/BLj)에 접속된 경우, 동일한 워드선 WLf)에 접속된 다른 메모리 셀은 대응하는 비트선(/BL)에 접속된다. 즉, 메모리 셀((MCf,1 내지MCf,n)은 각각 비트선(/BL1 내지 /BLn)에 접속된다.
도 1의 DRAM은 X디코더(2), 워드 드라이버(3), 프리 차지부(4), 센스 앰프부(5), Y디코더(7), 칼럼 스위치부(7), 라이트 버퍼(8), 및 리드 버퍼(9)를 더 포함한다. 상기 부분들은 메모리 셀 어레이(1)에의 액세스를 실행 가능하게 한다.
X디코더(2)는 어드레스 신호(ADDx)에 의거하여 워드선(WL1 내지 WLm)을 선택한다. X디코더(2)에 의해 선택된 워드선(WL)은 이하에서 선택 워드선(WL)이라고 기재한다.
워드 드라이버(3)는 X디코더(2)에 의해 선택된 워드선(WL)을 풀업한다. 일반적으로, 워드 드라이버(3)는 선택된 워드선(WL)을 전원 전위(VDD)보다 더 높은 전위까지 풀업한다.
프리 차지부(4)는 예컨대, 상기 메모리 셀에 대해 메모리 셀의 액세스 동작이 실행되지 않거나 메모리 셀의 리프레시 동작이 실행되지 않는 경우에 비트선(BL,/BL)을 예컨대 전위(VDD/2)로 프리 차지 한다.
센스 앰프부(5)는 하나의 비트선 쌍(BLP)의 비트선(BL)과 대응하는 비트선(/BL) 사이의 전위차를 증폭한다. 상기와 같은 증폭은 상기 비트선(BL)과 비트선(/BL) 중의 한쪽을 하이 전위(예컨대, 전원 전위(VDD))로 풀업하고 다른쪽을 로우 전위(예컨대, 접지 전위(VSS)로 풀다운한다.
Y디코더(6)는 Y어드레스 신호(ADDy)에 의거하여 비트선 쌍(BLP1 내지 BLPn) 중의 하나를 선택한다. Y디코더(6)에 의해 선택된 한 쌍의 비트선은 이하에서 선택 비트선 쌍(BLP)이라고 할 것이다. 선택 비트선 쌍(BLP)에 포함된 비트선(BL) 및 비트선(/BL)은 이하에서 선택 비트선(BL,/BL)이라고 기재될 것이다.
칼럼 스위치부(7)는 선택 비트선(BL,/BL)을 각각 데이터 버스(IO, IO)에 접속한다.
라이트 버퍼(8)는 DRAM에 대한 데이터 기록 동작에 사용된다. 기록 동작에 있어서, 데이터는 선택 워드선(WL) 및 선택 비트선(BL)(또는, 선택 비트선(/BL)에 접속된 메모리 셀(MC)(이하에서 선택 메모리 셀(MC)이라고 한다)에 대해 기록이 행해진다. 라이트 버퍼(8)는 기록되는 데이터 값에 대응하여 하나의 데이터 버스(IO,/IO)를 하이로 구동하거나 다른 데이터 버스(IO,/IO)를 로우로 구동한다.
리드 버퍼(9)는 DRAM으로부터 데이터를 판독하기 위해 사용된다. 판독 동작시에, 데이터는 선택 메모리 셀(MC)로부터 판독된다. 리드 버퍼(9)는 선택 비트선(BL,/BL), 및 데이터 버스(IO, IO)를 통하여 선택 메모리 셀(MC)로부터 데이터를 수신하고 DRAM으로부터 상기 데이터를 출력한다.
도 1에 도시된 DRAM은 워드 드라이버(3), 프리 차지부(4), 센스 앰프부(5), 및 Y디코더(6)를 제어하기 위해서, 프리 차지 제어 회로(11), 센스 앰프 제어 회로(12), 및 동작 타이밍 제어부(13)를 또한 구비한다.
프리 차지 제어 회로(11)는 프리 차지 활성화 신호(EQ)를 프리 차지부(4)에 공급한다. 프리 차지 활성화 신호(EQ)가 하나의 값(예컨대, 하이 전위)으로 풀업되는 동안에, 프리 차지부(4)는 활성화 되고 비트선(BL,/BL)에는 프리 차지 전위(예컨대, VDD/2)가 계속 공급된다.
센스 앰프 제어 회로(12)는 센스 앰프 바이어스선(SAP, SAN)을 통하여 센스앰프부(5)에 접속된다. DRAM이 기록 동작 또는 판독 동작 또는 리프레시 동작을 실행하지 않는 경우에, 센스 앰프 제어 회로(12)는 센스 앰프 바이어스선(SAP, SAN)을 전위(VDD/2)로 풀링한다. 한편, 기록 동작, 판독 동작, 및 리프레시 동작시에, 센스 앰프 제어 회로(12)는 센스 앰프 바이어스선(SAP)을 전원 전위(VDD)로 풀업하고, 센스 앰프 바이어스선(SAN)을 접지 전위(VSS)로 풀다운한다. 센스 앰프 바이어스선(SAP)이 전원 전위(VDD)로 풀업되고, 센스 앰프 바이어스선(SAN)이 접지 전위(VSS)로 풀다운되면, 센스 앰프부(5)의 활성화가 완료된다. 보다 상세히 후술하는 바와 같이 센스 앰프부(5)는 센스 앰프 활성화 신호(SAS)에 의해 활성화 되는 경우에, 비트선(BL,/BL)의 전위차를 증폭한다.
동작 타이밍 제어부(13)는 워드 드라이버(3), 센스 앰프부(5), Y디코더(6), 프리차지 제어 회로(11), 및 센스 앰프 제어 회로(12)의 동작 타이밍을 제어한다. 동작 타이밍 제어부(13)는 전술한 회로들의 동작 타이밍의 기준이 되는 내부 클록 신호(CLK)를 수신한다. 내부 클록 신호(CLK)에 동기하여 동작 타이밍 제어부(13)는 워드 드라이버(3)의 동작 타이밍을 규정하는 워드 드라이버 클록 신호(WDCLK), Y디코더(6)의 동작 타이밍을 규정하는 Y디코더 클록 신호(CSCLK), 프리 차지 제어 회로(11)의 동작 타이밍을 규정하는 프리 차지 제어 클록 신호(EQCLK), 및 센스 앰프 제어 회로(12)의 동작 타이밍을 규정하는 센스 앰프 바이어스 제어 클록 신호(SACLK)를 생성한다.
동작 타이밍 제어부(13)는 또한 센스 앰프부(5)가 비트선(BL,/BL)의 전위차의 증폭을 시작하는 타이밍을 규정하는 센스 앰프 활성화 신호(SAS1 내지 SASn,/SAS1 내지 /SASn)를 생성한다. 센스 앰프 활성화 신호(SAS1 내지 SASn)는 일반적으로 센스 앰프 활성화 신호(SAS)로 기재될 수 있다. 유사하게, 센스 앰프 활성화 신호(/SAS1 내지 /SASn))는 일반적으로 센스 앰프 활성화 신호(/SAS)로 기재될 수 있다. 센스 앰프 활성화 신호(SAS,/SAS) 중의 센스 앰프 활성화 신호(SASj,/SASj)는 서로 상보적인 전압을 갖는 신호이다. 따라서, 센스 앰프 활성화 신호(SASj,/SASj)가 각각 하이 전위 및 로우 전위로 되면, 비트선(BLj,/BLj) 사이의 전위차는 증폭되기 시작된다.
동작 타이밍 제어부(13)의 동작은 DRAM이 기록 동작을 행하거나 다른 동작을 행하는지에 따라 변경된다. 하나의 구성에 있어서, 기록 동작과 다른 동작과의 구별은 동작 타이밍 제어부(13)에 의해 수신된 라이트 플래그(WFLG)에 의해 구별된다.
DRAM이 기록 동작을 행할 때, 동작 타이밍 제어부(13)는 선택 비트선 쌍(BLP)에 대해 비트선(BL,/BL) 사이의 전위 증폭이 개시되는 타이밍을 변경할 수 있다. 특히, 동작 타이밍 제어부(13)에는 Y어드레스 신호(ADDy)가 입력되고, 동작 타이밍 제어부(13)는 어떤 비트선 쌍이 선택 비트선 쌍인지를 상기 Y어드레스 신호(ADDy)에 의해 인식한다.
한편, DRAM이 판독 동작 및 리프레시 동작을 행하는 때에는 동작 타이밍 제어부(13)는 기록 동작과는 다르게 동일 타이밍에서 비트선(BL,/BLb)의 전위차의 증폭을 시작한다.
계속해서, 메모리 셀 어레이(1), 프리 차지부(4), 센스 앰프부(3), 및 칼럼스위치부(7)의 구성을 도 2를 참조하여 보다 상세하게 설명한다.
도 2는 메모리 셀 어레이(1), 프리 차지부(4), 센스 앰프부(5), 및 칼럼 스위치부(7)를 하나의 실시예에 따라 상세히 도시한다. 메모리 셀 어레이(1) 내에서 메모리 셀(예컨대, MCi,j) 각각은 메모리 셀 커패시터(예컨대, 1ai,j)와 메모리 셀 트랜지스터(예컨대, 1bi,j)를 구비하고 있다. 메모리 셀 커패시터(예컨대, 1aj,i)는 기억하는 데이터에 대응하여 전하를 축적한다. 데이터 "l"을 보존할 때에 메모리 셀 커패시터(예컨대, 1ai,j)에는 전하가 축적되고, 데이터 "0"을 보존할 때에 메모리 셀 커패시터(예컨대, 1ai,j)에는 전하가 축적되지 않는다.
메모리 셀 트랜지스터(예컨대, 1bi,j)의 게이트는 워드선(WLi)에 접속되어 있다. 메모리 셀 트랜지스터(1bi,j)의 소스 또는 드레인의 한쪽은 비트선(예컨대, BLi,j)에 접속되고 다른 소스 또는 드레인은 전원 전위(예컨대, VSS)에 접속된다.
본 발명의 DRAM 동작의 하나의 예가 이하에서 기술될 것이다. 워드선(WLi)이 활성화 되면, 메모리 셀 트랜지스터(1bj,j)는 비트선(BLj)에 전기적으로 접속된다. 도 2에서는 메모리 셀 트랜지스터(1bi,j)는 비트선(BLj)에 접속되어 있지만, 다른 워드선(WLk)에 접속된 다른 메모리 셀 트랜지스터(1bk,j)는 예컨대 비트선(/BLj)에 접속될 수 있다.
프리 차지부(4)는 n개의 프리 차지 회로(41 내지 4n)로 구성된다. 프리 차지 회로(4j)는 n채널 금속 산화물 반도체(NMOS) 트랜지스터(4aj, 4bj, 4cj)를 포함한다. NMOS 트랜지스터(4aj)은 비트선(BLj)과 프리 차지선(10)의 사이에 제공된다. NMOS 트랜지스터(4bj)는 비트선(/BLj)과 프리 차지선(10)의 사이에 제공된다. NMOS트랜지스터(4cj)는 비트선(BLj)과 비트선(/BLi)의 사이에 제공된다. NMOS 트랜지스터(4aj, 4bj, 및 4cj)의 게이트에는 프리 차지 활성화 신호(EQ)가 공급된다. 프리 차지 활성화 신호(EQ)에 의해 NMOS 트랜지스터(4aj, 4bj, 및 4cj)가 활성화 되면, 비트선(BLj,/BLj)은 전위(VDD/2)로 프리 차지 된다.
센스 앰프부(5)는 n개의 센스 앰프(51 내지 5n)로 구성된다. 센스 앰프(5j)는 상보형 MOS(CMOS) 인버터(5aj, 5bj)와, p채널 MOS(PMOS) 트랜지스터(5cj)와, NMOS 트랜지스터(5dj)로 구성된다. 도 2에 있어서, CMOS 인버터(5aj)의 입력에는 비트선(/BLi)과 CMOS 인버터(5bj)의 출력이 접속된다. 또한, CMOS 인버터(5bj)의 입력에는 비트선(BLi)과 CMOS 인버터(5aj)의 출력이 접속된다.
CMOS 인버터(5aj, 5bj)는 전원 전위가 공급되는 단자(NSAPj)와 접지 전위가 공급되는 단자(NSANj) 사이에 제공된다. 단자(NSAPj)는 PMOS 트랜지스터(5cj)를 통하여 센스 앰프 바이어스선(SAP)에 접속되는 전원 전위 공급 단자이고, 단자(NSANj)는 NMOS 트랜지스터(5dj)를 통하여 센스 앰프 바이어스선(SAN)에 접속되는 접지 전위 공급 단자이다. NMOS 트랜지스터(5dj)의 게이트에는 센스 앰프 활성화 신호(SASj)가 공급된다. PMOS 트랜지스터(5cj)의 게이트에는 센스 앰프 활성화 신호(/SASj)가 공급된다.
동작에 있어서, 센스 앰프 바이어스선(SAP)이 하이 전위로 풀업되며 센스 앰프 바이어스선(SAN)이 로우 전위로 풀다운된다. 또한, 센스 앰프 활성화 신호(SASj 및 /SASj)가 각각 하이 전위 및 로우 전위로 구동된다. 상기에 있어서, 전원 전위 공급 단자(NSAPj) 및 접지 전위 공급 단자(NSANj)에는 각각 하이 전위 및 로우 전위가 공급된다. 이와 같이 하여, 센스 앰프(5j)는 비트선(BLj,/BLj)의 전위차를 증폭하기 시작한다.
칼럼 스위치부(7)는 n개의 칼럼 스위치(71 내지 71n)을 포함한다. 칼럼 스위치(7j)는 비트선(BLi) 및 비트선(/BLi)에 접속된다. 칼럼 스위치(7j)는 NMOS 트랜지스터(7aj, 7bj)를 포함한다. NMOS 트랜지스터(7aj)는 비트선(BLj)과 데이터 버스(IO) 사이에 제공되고, NMOS 트랜지스터(7bj)는 비트선(/BLj)과 데이터 버스(/IO) 사이에 제공된다. Y디코더(6)에 의해 발생된 칼럼 선택 신호(CSW1 내지 CSWn)에 응답하여, 칼럼 스위치부(7)는 선택 비트선(BL,/BL)을 각각 데이터 버스(IO,/IO)에 접속한다.
Y디코더(6)는 Y어드레스 신호(ADDy)에 응답하여 선택 비트선(BL) 및 선택 비트선(/BL)을 선택한다. 예컨대, Y디코더(6)는 칼럼 선택 신호(CSW1 내지 CSWn) 중에서 선택된 칼럼 선택 신호(CSWk)를 하이 레벨로 풀업한다. 칼럼 선택 신호(CSWk)가 하이 레벨로 풀업되는 경우에, NMOS 트랜지스터(7ak)는 선택 비트선(BLk)을 데이터 버스(IO)에 접속하고 NMOS 트랜지스터(7bk)는 선택 비트선(/BLk)을 데이터 버스(/1O)에 접속한다. 상기와 같이 하여, 라이트 버퍼(8) 및 리드 버퍼(9)는 선택 메모리 셀(MC)로 액세스가 가능해진다.
계속해서, 본 실시예의 DRAM에 대한 기록 동작을 도 1, 도 2, 및 도 3을 참조하여 설명한다. 이하의 설명에 있어서는 워드선(WLi)이 X디코더(2)에 의해 선택되고 비트선(BLj)이 Y디코더(6)에 의해 선택된다고 가정한다. 이 경우에, 선택 메모리 셀은 메모리셀(MCi,j)이다. 따라서, 상기 예에 있어서 워드선(WLi)은 선택 워드선이고 비트선(BLi)은 선택 비트선이고, 메모리 셀(MCi,j)은 선택 메모리 셀(MCi,j)이라고 할 수 있다. 또한, 남아있는 워드선(WL), 비트선(BL,/BL), 및 메모리 셀(MC)은 비선택 워드선, 비선택 비트선, 및 비선택 메모리 셀(MC)이라고 각각 기재할 수 있다.
도 3을 참조하여, 기록 동작 이전의 초기 상태에서 프리 차지 활성화 신호(EQ)는 하이 전위로 유지되어 모든 비트선(BL,/BL)은 프리 차지 전위(예컨대, VDD/2)로 프리 차지된다. 또한, 상기 초기 상태에서는 센스 앰프 바이어스선(SAP, SAN)은 모두 프리 차지 전위(예컨대, VDD/2)로 유지된다. 또한, 초기 상태에서는 센스 앰프 활성화 신호(SAS1 내지 SASn)는 로우 전위로 유지되고, 센스 앰프 활성화 신호(/SAS1 내지 SASn)는 하이 전위로 유지된다. 상기의 구성은 센스 앰프(51 내지 5n)가 활성화 되지 않은 상태에 있는 결과가 된다.
기록 커맨드(WCMD)가 상기 예의 DRAM에 주어지면 프리 차지 활성화 신호(EQ)가 프리 차지 제어 회로(11)에 의해 로우 전위로 풀다운된다. 프리 차지 활성화 신호(EQ)의 로우 전위로의 풀다운되는 타이밍은 동작 타이밍 제어부(13)에 의해 제어된다. 프리 차지 활성화 신호(EQ)의 풀다운에 의해 비트선(BL,/BL)은 하이 임피던스 상태로 된다.
또한, 실시예에 따른 기록 동작은 데이터 버스(IO,/1O)가 라이트 버퍼(8)에 의해 선택 메모리 셀(MCi,j)에 기록될 데이터에 대응하는 전위로 구동되는 것을 포함한다.
계속해서, 선택 워드선(WLi)이 워드 드라이버(3)에 의해 풀업되고, 그에 따라 선택 워드선(WLi)에 접속된 메모리 셀 트랜지스터(1bi,1 내지 1bi,n)을 활성화시킨다. 선택 워드선(WLi)이 풀업되는 타이밍은 동작 타이밍 제어부(13)에 의해 제어된다. 메모리 셀 트랜지스터(1bi,1 내지 1bi,n)의 활성화로 인해 메모리 셀 커패시터(1ai,1 내지 1ai,n)는 각각 비트선(BL1 내지 BLn)에 전기적으로 접속된다. 그로 인해 비트선(BL1 내지 BLn)의 전위는 미소하게 변화한다. 도 3은 선택 비트선(BLj,/BLj)과, 그 인접하는 비선택 비트선(BLj+1,/BLj+1)의 전위를 도시한다.
계속해서, 센스 앰프 제어 회로(12)에 의해 센스 앰프 바이어스선(SAP)이 하이 전위로 풀업되고, 센스 앰프 바이어스선(SAN)이 로우 전위로 풀다운된다. 센스 앰프 바이어스선(SAP) 및 센스 앰프 바이어스선(SAN)이 상기 전위까지 구동되는 타이밍은 동작 타이밍 제어부(13)에 의해 제어된다, 전술한 바와 같이 센스 앰프 바이어스선(SAP)이 하이 전위로 풀업되고 센스 앰프 바이어스선(SAN)이 로우 전위로 풀다운되면, 센스 앰프(51 내지 5n)는 비트선(BL)과 비트선(/BL) 사이의 전위차를 증폭하는 준비 상태가 된다.
계속해서, 비선택 비트선(BL,/BL)에 접속된 센스 앰프는 센스 앰프 활성화 신호(SAS,/SAS)에 의해 활성화 된다. 그에 따라, 비선택 비트선(BL)과 그에 대응하는 비선택 비트선(/BL) 사이의 전위차가 증폭된다. 도 3은 센스 앰프(5j+1)에 공급되는 센스 앰프 활성화 신호(SASj+1,/SASj+1)의 신호 파형을 도시한다. 센스 앰프(5j+1)는 선택 비트선(BLj,/BLj)에 인접하는 비선택 비트선(BLj+1,/BLj+1) 사이에 접속된다. 비선택 비트선(BLj+1,/BLj+1) 사이에 접속된 센스 앰프(5j+1)의 활성화에 의해 비선택 비트선(BLj+1,/BLj+1) 사이의 전위차는 비선택 메모리 셀(MCi,j)에 기억된 데이터에 따라 하이값과 로우값 사이에서 구동된다.
도 3은 비선택 비트선(BLj+1,/BLj+1)의 전위를 도시한다. 도시된 바와 같이, 선택 워드선(WLi)에 접속된 비선택 메모리 셀(예컨대, MC)에는 기억되어 있는 데이터에 대응하여 하이 전위 또는 로우 전위가 공급되고 이와 같이 하여 데이터값은 비선택 메모리 셀(MC)에 대해 재기억되게 된다.
계속해서, 칼럼 스위치(7j)에 공급되는 칼럼 스위치 선택 신호(CSWj)와 센스 앰프(5j)에 공급되는 센스 앰프 활성화 신호(SASj,/SASj)가 활성화된다. 도 2 및 도 3의 실시예에서, 칼럼 스위치 선택 신호(CSWj)와 센스 앰프(5j)에 공급되는 센스 앰프 활성화 신호(SASj)는 하이로 풀업되고, 센스 앰프 활성화 신호(/SASj)는 로우로 풀다운된다. 칼럼 선택 신호(CSWj)의 활성화에 의해 선택 비트선(BLj,/BLj)은 각각 데이터 버스(IOj) 및 데이터 버스(/IO)에 접속되고 선택 비트선(BLj,/BLj)은 라이트 버퍼(8)에 의해 선택 메모리 셀(MCi,i)로 기록될 데이터 값에 대응한 상보 전위로 구동된다. 또한, 센스 앰프 활성화 신호(SASj,/SASj)의 활성화에 의해 선택 비트선(BLj,/BLj)은 센스 앰프(5j)에 의해 상보 전위로 구동된다.
칼럼 스위치부(7j)의 지연 시간은 센스 앰프(5j)의 지연 시간보다 더 짧기 때문에, 칼럼 선택 신호(CSWj)의 활성화는 센스 앰프 활성화 신호(SASj) 활성화와 동시에 실행되더라도, 라이트 버퍼(8)는 센스 앰프(5j)보다 더 빨리 선택 비트선(BLj,/BLj)를 구동하기 시작한다. 즉, 선택 비트선(BLj,/BLj)이 라이트 버퍼(8)에 의해 기록될 데이터에 따라 천이를 시작한 이후에, 대응하는 선택 센스앰프(5j)는 선택 비트선(BLj,/BLj) 사이의 전위차를 증폭하기 시작한다. 따라서, 선택 비트선(BLj,/BLj)에 공급된 전위는 기록 데이터 값에 대응하고, 상기 기록 데이터 값은 라이트 앰프(8)와 센스 앰프(5j)에 의해 선택 메모리 셀(MCi,j)에 기록된다.
따라서, 본 발명에 따르면, 라이트 버퍼(8)에 의한 선택 비트선(BLj,/BLj)의 구동이 센스 앰프(5j)에 의한 선택 비트선(BLj,/BLj)의 구동보다도 시간상으로 선행한다. 상기와 같은 구성에 의해, 종래의 기술에 기재된 바와 같은 라이트 앰프에 의한 선택 비트선(BLj,/BLj)의 강제적인 반전은 회피가 가능하다. 센스 앰프(5j)가 라이트 버퍼(8)보다 더 늦게 선택 비트선(BLj,/BLj)을 구동하는 경우에, 센스 앰프(5j)는 라이트 앰프(8)에 의한 전위차를 증폭한다. 따라서, 센스 앰프(5j)는 라이트 버퍼(8)과 동일한 전위 방향을 향하여 선택 비트선(BLj,/BLj)을 구동하게 된다.
또한, 전술한 바와 같은 선택 비트선(BLj,/BLj)의 구동은 비선택 메모리 셀(MC)에서의 데이터 파괴를 방지할 수 있다. 종래 기술과는 다르게, 라이트 버퍼(8)가 선택 비트선(BLj,/BLj)의 구동을 시작하는 때에는 비선택 비트선(BL,/BL) 사이의 전위는 비선택 메모리 셀에 기록되어 있는 데이터를 증폭하는 대응하는 센스 앰프에 의해 이미 확립될 수 있다. 따라서, 도 2에 도시된 바와 같이 선택 비트선(BLj,/BLj)과 비선택 비트선(BLj+1,/BLj+1) 사이에 결합 용량(Cpapa)이 존재하더라도, 라이트 버퍼(8)에 의한 선택 비트선(BLj,/BLj)의 구동에 의해서 비선택 메모리 셀(MC)에서의 데이터 파괴는 방지가 가능하다.
센스 앰프(5j)가 선택 비트선(BLj,/BLj)을 구동하기 시작하는 타이밍은 선택 비트선(BLj,/BLj)의 전위가 라이트 버퍼(8)에 의해 하이 또는 로우 값으로 천이하는 때와 대응한다(선택 메모리 셀에 기억된 데이터는 기록 데이터와는 반대라고 가정한다). 그 결과, 기록 동작시에, 선택 비트선(BLj,/BLj)은 센스 앰프(5j)와 라이트 버퍼(8) 양쪽 모두의 드라이브 능력으로 구동된다. 이와 같이 하여, 선택 비트선(BLj,/BLj)을 종래 기술 보다 더 짧은 시간에 상보적인 하이/로우 값으로 구동하는 것이 가능하다.
계속해서, 도 3에 도시된 바와 같이 선택 워드선(WLi)이 로우 전위로 풀다운된다. 그 결과, 메모리 셀 커패시터(1a1 내지 1an)는 대응하는 비트선(BL)으로부터 분리된다.
계속해서, 센스 앰프 바이어스선(SAP, SAN)이 프리 차지 전위(예컨대, VDD/2)로 복귀한다. 동시에 모든 비트선(BL,/BL)이 센스 앰프 바이어스선(SAP, SAN)에 전기적으로 접속되어 있기 때문에 비트선(BL,/BL)은 프리 차지 전위(VDD/2)를 향하여 복귀한다.
계속해서, 센스 앰프 활성화 신호(SAS1 내지 SASn)의 전위는 로우 값으로 복귀하고 센스 앰프 활성화 신호(/SAS1 내지 /SASn)는 하이 값으로 복귀한다.
도 2를 참조하면, 센스 앰프 바이어스선(SAP, SAN)이 프리 차지 전위(예컨대, VDD/2)에 복귀한 후에 센스 앰프 활성화 신호(SAS1 내지 SASn)가 로우 전위로 복귀하는 것은 바람직하다. 상기와 같은 구성에 의하면 접지 전위 공급 단자(NSAN1 내지 NSANn)에서의 전위는 상기 단자가 플로팅 상태가 되는 것을 방지해 준다. 유사하게, 센스 앰프 바이어스선(SAP)이 프리 차지 전위(예컨대, VDD/2)로 복귀한 이후에, 센스 앰프 활성화 신호(/SAS1 내지 /SASn)가 하이 레벨로 복귀하면 바람직하다. 그로 인해, 전원 전위 공급 단자(NSAP1 내지 NSAPn)에서의 전위는 상기 단자가 플로팅 상태가 되는 것을 방지해 준다. 접지 전위 공급 단자(NSAN1 내지 NSANn) 및 전원 전위 공급 단자(NSAP1 내지 NSAPn)가 플로팅되는 것을 방지함으로써 본 발명의 실시예에 따른 DRAM의 동작 안정성을 향상 시킬 수 있다.
계속해서, 프리 차지 활성화 신호(EQ)가 하이 전위로 복귀한다. 그 결과, 비트선(BL,/BL)에는 프리 차지 회로(41 내지 4n)에 의해 프리 차지 전위(예컨대, VDD/2)가 공급된다. 상기로 인해 DRAM은 초기 상태로 복귀하고 기록 동작을 완료한다.
전슬한 실시예에 따른 DRAM에서의 판독 동작은 기록 동작에서 비선택 메모리 셀(MC)에서 데이터를 재저장(restore)하는 동작과 유사하다. 선택 워드선(WLi)이 하이 레벨로 풀업된 후, 센스 앰프 활성화 신호(SAS1 내지 SASn, /SAS1 내지 /SASn)의 동작에 의해 모든 센스 앰프(51 내지 5n)가 활성화 된다. 비트선(BL,/BL) 사이의 전위차(선택 워드선에 접속된 메모리 셀에 기억된 데이터에 의함)가 센스 앰프(51 내지 5n)에 의해 증폭된 이후에 선택 비트선(BLj /BLj)은 데이터 버스(IO,/IO)에 각각 접속된다. 이와 같이 하여, 선택 메모리 셀(MCi,j)에 기억된 데이터는 데이터 버스(I0,/10)상으로 출력된다. 리드 버퍼(9)는 그 후 데이터 버스(IO,/IO)상에 데이터를 출력한다.
이상으로 설명한 바와 같이, 본 실시예의 DRAM에서는 센스 앰프가 비선택 비트선(BL,/BL)의 전위차를 증폭한 이후에 라이트 버퍼(8)가 선택 비트선(BLj,/BLj)을 선택 메모리 셀(MCi,j)로 기록될 데이터에 따라 구동한다. 이로써, 비선택 메모리 셀(MC)에서의 데이터의 파괴가 방지된다.
또한, 라이트 버퍼(8)가 선택 비트선(BLj,/BLj)을 구동하기 시작한 이후에, 센스 앰프(5j)가 선택 비트선(BLj,/BLj)의 전위차를 증폭하기 시작한다. 따라서, 선택 비트선(BLj,/BLj) 사이의 전위차는 반전되지 않는다. 그 결과, 기록 동작의 액세스 시간의 단축을 실현할 수 있다.
또한, 센스 앰프(5j)가 선택 비트선(BLj,/BLJ)을 구동하기 시작하는 타이밍은 선택 비트선(BLj,/BLj)이 라이트 버퍼(8)에 의해 하이 또는 로우 값으로 천이하는 때에 발생되는 것으로 설정된다. 그에 따라, 기록 동작의 액세스 시간을 더 한층 단축할 수 있다.
본 발명에 따른 DRAM에서는 센스 앰프(5j+1)가 비선택 비트선(BLj+1,/BLj+1)의 전위차의 증폭한 이후에, 라이트 버퍼(8)가 선택 메모리 셀(MCi,j)에 대한 기록 데이터에 따라 선택 비트선(BLj,/BLj)을 구동한다. 또한, 라이트 버퍼(8)가 선택 비트선(BLj,/BLj)의 구동을 시작한 이후에, 센스 앰프(5j)가 선택 비트선(BLj,/BLj)의 전위차의 증폭을 시작한다. 그에 따라 본 발명은 선택 워드선에 접속되는 비선택 메모리 셀에 대한 기록 데이터의 파괴를 방지하면서 선택된 메모리 셀에 대한 액세스 시간을 단축하는 기술을 제공할 수 있다.
본 발명의 실시예를 도면을 참조하여 상술하여 왔지만, 구체적인 구성은 이실시예에 한 정되는 것이 아니라, 본 발명의 요지를 일탈하지않는 범위의 설계의 변경등이 있더라도 본 발명에 포함된다.

Claims (20)

  1. DRAM에 있어서,
    트랜스퍼 스위치와 커패시터를 포함하는 복수의 메모리 셀과,
    대응하는 트랜스퍼 스위치의 활성화에 의해 상기 커패시터의 적어도 하나에 전기적으로 각각 접속된 복수의 비트선과,
    대응하는 비트선에 접속된 복수의 센스 앰프와,
    상기 복수의 비트선에 접속된 복수의 칼럼 스위치와,
    상기 복수의 비트선으로부터 선택 비트선을 선택하는 디코더와,
    상기 트랜스퍼 스위치, 상기 칼럼 스위치, 상기 복수의 센스 앰프를 제어하는 제어부를 구비하고,
    기록 동작시에, 상기 제어부는 상기 트랜스퍼 스위치를 활성화하고, 그 이후에 상기 선택 비트선이 아닌 비선택 비트선을 구동하는 비선택 센스 앰프를 활성화 하고, 그 이후에, 상기 선택 비트선에 접속된 상기 칼럼 스위치를 활성화하여, 라이트 버퍼를 상기 선택 비트선에 전기적으로 접속하고, 상기 라이트 버퍼에 의해 상기 선택 비트선을 구동한 이후에 상기 선택 비트선을 구동하는 선택 센스 앰프를 활성화하는 것을 특징으로 하는 DRAM.
  2. 제1항에 있어서,
    상기 라이트 버퍼는 기록 데이터 값이 기억된 데이터 값과 다른 경우에 초기전위로부터 하이의 논리 레벨과 로우의 논리 레벨 사이의 중간 정도의 중간 전위를 통해 상기 선택 비트선을 구동하고,
    상기 제어부는 상기 선택 비트선이 상기 중간 전위를 통해 천이되는 것과 바로 동시에 상기 선택 센스 앰프를 활성화하는 것을 특징으로 하는 DRAM.
  3. 제1항에 있어서,
    상기 비트선의 하나에 대응하는 복수의 상보형 비트선과,
    상기 센스 앰프가 활성화되는 경우에 제1 전원 전위 및 제2 전원 전위 각각으로 구동되고, 상기 센스 앰프가 비활성되는 경우에 소정의 프리 차지 전위로 구동되는 상기 센스 앰프의 각각에 접속된 제1 바이어스선 및 제2 바이어스선을 더 포함하는 것을 특징으로 하는 DRAM.
  4. 제3항에 있어서,
    상기 센스 앰프의 각각은,
    제1 단자 및 제2 단자에 결합되고, 상기 비트선 중의 하나에 결합된 입력 및 출력을 구비하는 제1 인버터와,
    상기 제1 단자 및 제2 단자에 결합되고, 상기 상보형 비트선 중의 하나와 상기 제1 인버터의 입력에 결합된 출력, 및 상기 제1 인버터의 상기 출력에 결합된 입력을 구비하고,
    상기 센스 앰프가 활성화되는 경우에 상기 제1 바이어스선을 상기 제1 단자에 결합하고, 상기 제1 바이어스선이 소정의 프리 차지 전위로 구동된 이후에 상기 제1 단자로부터 상기 제1 바이어스선을 분리하는 제1의 스위치를 포함하는 것을 특징으로 하는 DRAM.
  5. 제4항에 있어서,
    상기 센스 앰프 각각은,
    상기 센스 앰프가 활성화되는 경우에 상기 제2 바이어스선을 상기 제2 단자에 결합하고, 상기 제2 바이어스선이 소정의 프리 차지 전위로 구동된 이후에 상기 제2 단자로부터 상기 제2 바이어스선을 분리하는 제2 스위치를 포함하는 것을 특징으로 하는 DRAM.
  6. DRAM에 있어서,
    복수의 메모리 셀과,
    상기 복수의 메모리 셀에 결합된 복수의 비트선과,
    상기 복수의 비트선 중에서 선택 비트선을 선택하는 디코더와,
    상기 비트선에 결합된 복수의 센스 앰프와,
    상기 선택 비트선에 접속된 선택 센스 앰프와 상기 선택 비트선에 접속되지 않은 비선택 센스 앰프를 상이한 시간에서 활성화함에 의해 기록 동작시에 상기 센스 앰프를 제어하는 제어부를 구비하는 것을 특징으로 하는 DRAM.
  7. 제 6항에 있어서,
    상기 제어부는 기록 동작시에 상기 적어도 하나의 비선택 센스 앰프를 활성화 한 이후에 상기 선택 센스 앰프를 활성화하는 것을 특징으로 하는 DRAM.
  8. 제6항에 있어서,
    상기 비트선과 데이터 버스의 사이에 마련된 복수의 칼럼 스위치를 더 구비하고,
    상기 제어부는 상기 기록 동작시에 상기 선택 비트선에 결합된 선택 칼럼 스위치를 활성화하기 이전에 상기 적어도 하나의 비선택 센스 앰프를 활성화하고, 상기 선택 칼럼 스위치를 활성화 하자 마자 상기 선택 센스 앰프를 활성화하는 것을 특징으로 하는 DRAM.
  9. 제6항에 있어서,
    상기 제어부는 어드레스 신호의 적어도 일부에 따라 상기 적어도 하나의 비선택 센스 앰프와 상기 선택 센스 앰프를 상이한 시간에 활성화는 하는 것을 특징으로 하는 DRAM.
  10. 제6항에 있어서,
    상기 제어부는 상기 비선택 센스 앰프에 대응하는 센스 앰프 활성화 신호를 활성화 한 이후에 상기 선택 센스 앰프에 대응하는 센스 앰프 활성화 신호를 활성화함으로써 상기 선택 센스 앰프을 활성화하는 것을 특징으로 하는 DRAM.
  11. DRAM의 데이터 기록 방법에 있어서,
    복수의 비트선 중에서 선택 비트선을 선택하는 단계(a)와,
    메모리 셀 트랜스퍼 스위치를 활성화하여 상기 비트선에 메모리 셀 커패시터를 결합하는 단계(b)와,
    상기 트랜스퍼 스위치를 활성화 한 이후에 비선택 비트선에 결합된 비선택 센스 앰프를 활성화하여 상기 선택 비트선이 아닌 상기 비선택 비트선을 구동하는 단계(c)와,
    상기 비선택 센스 앰프를 활성화 한 이후에 상기 선택 비트선에 접속된 칼럼 스위치를 통하여 라이트 앰프에 의해 상기 선택 비트선을 구동하는 단계(d)와,
    상기 선택 비트선을 상기 라이트 앰프에 의해 구동한 이후에 상기 선택 비트선에 결합된 선택 센스 앰프에 의해 상기 선택 비트선을 구동하는 단계(e)를 포함하는 것을 특징으로 하는 DRAM의 데이터 기록 방법.
  12. 제11항에 있어서,
    상기 단계(e)는 상기 선택 비트선이 상기 라이트 앰프의 동작에 의해 하이의 논리값과 로우의 논리값 사이의 중간인 증간 전위를 통해 초기 전위로부터 천이함과 동시에 실행되는 것을 특징으로 하는 DRAM의 데이터 기록 방법.
  13. 제11항에 있어서,
    상기 단계(e)는 제1 바이어스선 및 제2 바이어스선을 제1 전원 전위와 제2 전원 전위로 각각 구동하는 단계(f)와,
    제1 스위치를 활성화 하여 상기 제1 전원 전위를 상기 제1 선택 센스 앰프의 제1 단자에 공급하고, 제2 스위치를 활성화하여 상기 제2 전원 전위를 상기 선택 센스 앰프의 제2 단자에 공급하는 단계(g)를 포함하는 것을 특징으로 하는 DRAM의 데이터 기록 방법.
  14. 제13항에 있어서,
    상기 단계(e) 이후에 상기 제1 바이어스선 및 상기 제2 바이어스선을 상기 제1 전원 전위와 상기 제2 전원 전위 사이의 소정의 프리 차지 전위로 구동하는 단계(h)와,
    상기 단계(h) 이후에 상기 제1 스위치를 비활성화하여 상기 선택 센스 앰프의 상기 제1 단자로부터 상기 제1 전원 전위를 분리하고, 상기 제2 스위치를 비활성화하여 상기 선택 센스 앰프의 상기 제2 단자로부터 상기 제2 전원 전위를 분리하는 단계(i)를 포함하는 것을 특징으로 하는 DRAM의 데이터 기록 방법.
  15. 제11항에 있어서,
    상기 단계(e)는 어드레스 값에 따라 상기 선택 센스 앰프에 대한 센스 앰프의 활성화를 지연시키는 것을 포함하는 것을 특징으로 하는 DRAM의 데이터 기록방법.
  16. DRAM의 데이터 기록 방법에 있어서,
    복수의 비트선 중에서 선택 비트선을 선택하는 단계(a)와,
    다수의 트랜스퍼 스위치를 활성화하여 커패시터를 대응하는 비트선에 전기적으로 접속하는 단계(b)와,
    상기 단계(b) 이후에, 상기 비선택 비트선에 접속된 비선택 센스 앰프의 활성화 시간과 다르게 상기 선택 비트선에 접속된 선택 센스 앰프를 활성화하는 것을 포함하는 상기 비트선에 결합된 복수의 센스 앰프를 활성화하는 단계(c)를 포함하는 것을 특징으로 하는 DRAM의 데이터 기록 방법.
  17. 제16항에 있어서,
    상기 단계(c)는 상기 비선택 센스 앰프를 활성화 한 이후에 상기 선택 센스 앰프를 활성화하는 것을 포함하는 것을 특징으로 하는 DRAM의 데이터 기록 방법.
  18. 제16항에 있어서,
    상기 단계(a)는 어드레스 값에 따라 상기 선택 비트선을 선택하는 것을 포함하고,
    상기 단계(b)는 상기 어드레스 값의 적어도 일부에 따라 상기 선택 센스 앰프의 활성화 시간과 상기 비선택 센스 앰프 활성화 시간을 다르게 제공하는 것을포함하는 것을 특징으로 하는 DRAM의 데이터 기록 방법.
  19. 제16항에 있어서,
    상기 선택 센스 앰프를 활성화하기 이전에 상기 선택 비트선에 라이트 앰프를 접속하는 단계(d)를 더 포함하는 것을 특징으로 하는 DRAM의 데이터 기록 방법.
  20. 제16항에 있어서, 상기 단계(c)는,
    상기 비선택 센스 앰프가 상기 비선택 비트선에 결합된 비선택 메모리 셀에 의해 만들어진 전위에 따라 상기 비선택 비트선을 구동하는 단계(c1)와,
    상기 단계(c1) 이후에 상기 선택 센스 앰프가 라이트 앰프에 의해 만들어진 전위에 따라 상기 선택 비트선을 구동하는 단계(c2)를 포함하는 DRAM의 데이터 기록 방법.
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