JPH08147975A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH08147975A JPH08147975A JP6302629A JP30262994A JPH08147975A JP H08147975 A JPH08147975 A JP H08147975A JP 6302629 A JP6302629 A JP 6302629A JP 30262994 A JP30262994 A JP 30262994A JP H08147975 A JPH08147975 A JP H08147975A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭにおいて、ノイズの発生を抑制しつ
つ高速のデータ読出しができるようにする。 【構成】 このＤＲＡＭは、メモリセル３１11等へのデ
ータ書込み制御を行うライト回路３２1 、ビット線対
（ＢＬ１，ＢＬＢ１）の電位差の拡大増幅を行うセンス
アンプ３３1 、ビット線対（ＢＬ１，ＢＬＢ１）とビッ
ト線対（ＢＬ１′，ＢＬＢ１′）とを分離するビット線
分離ゲート３４1 、ビット線対（ＢＬ１′，ＢＬＢ
１′）の電位差の拡大増幅を行うセンスアンプ３５1 、
データ読出し時に開くリードゲート３６1 、およびビッ
ト線対（ＢＬ１′，ＢＬＢ１′）上のデータをリードデ
ータ線対（ＲＤ，ＲＤＢ）に出力するリード回路３７1
を備える。メモリセル３１11からビット線ＢＬ１，ＢＬ
１′にデータを取り出した後、ビット線分離ゲート３４
1 を閉じてセンスアンプ３５1 を切り離すと、ビット線
対（ＢＬ１′，ＢＬＢ１′）の電位差は急速に拡大増幅
され、リードアクセス時間が短縮される。
つ高速のデータ読出しができるようにする。 【構成】 このＤＲＡＭは、メモリセル３１11等へのデ
ータ書込み制御を行うライト回路３２1 、ビット線対
（ＢＬ１，ＢＬＢ１）の電位差の拡大増幅を行うセンス
アンプ３３1 、ビット線対（ＢＬ１，ＢＬＢ１）とビッ
ト線対（ＢＬ１′，ＢＬＢ１′）とを分離するビット線
分離ゲート３４1 、ビット線対（ＢＬ１′，ＢＬＢ
１′）の電位差の拡大増幅を行うセンスアンプ３５1 、
データ読出し時に開くリードゲート３６1 、およびビッ
ト線対（ＢＬ１′，ＢＬＢ１′）上のデータをリードデ
ータ線対（ＲＤ，ＲＤＢ）に出力するリード回路３７1
を備える。メモリセル３１11からビット線ＢＬ１，ＢＬ
１′にデータを取り出した後、ビット線分離ゲート３４
1 を閉じてセンスアンプ３５1 を切り離すと、ビット線
対（ＢＬ１′，ＢＬＢ１′）の電位差は急速に拡大増幅
され、リードアクセス時間が短縮される。
Description
【０００１】
【産業上の利用分野】本発明は、マトリクス状に配列さ
れ行方向および列方向のアドレス指定によりアクセスさ
れる多数のメモリセルを有する半導体メモリ回路に係
り、特に、各メモリセルのリフレッシュが必要な半導体
メモリ回路に関する。
れ行方向および列方向のアドレス指定によりアクセスさ
れる多数のメモリセルを有する半導体メモリ回路に係
り、特に、各メモリセルのリフレッシュが必要な半導体
メモリ回路に関する。
【０００２】
【従来の技術】従来、この種の半導体メモリ回路、例え
ばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）においては、各ビット線対ごとに単一のセンスアン
プを設け、これを各メモリセルに対するデータ読出しと
書込みに用いていた。しかしながら、この種のメモリに
おいては、メモリセルから読み出したデータを増幅して
出力する際に、メモリセル自体のリフレッシュ（リスト
ア）も必要であるため、メモリセルの容量負荷等の存在
によって増幅に要する時間が長くなり、これが高速化を
妨げる要因となっていた。
ばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）においては、各ビット線対ごとに単一のセンスアン
プを設け、これを各メモリセルに対するデータ読出しと
書込みに用いていた。しかしながら、この種のメモリに
おいては、メモリセルから読み出したデータを増幅して
出力する際に、メモリセル自体のリフレッシュ（リスト
ア）も必要であるため、メモリセルの容量負荷等の存在
によって増幅に要する時間が長くなり、これが高速化を
妨げる要因となっていた。
【０００３】そこで、従来は、読出し時のアクセス時間
を短縮するため、センスアンプの駆動を２回に分けて行
う方式や、次段アンプ（リードアンプ）を電圧センス方
式でなくカレントセンス方式で構成することが行われて
いた。
を短縮するため、センスアンプの駆動を２回に分けて行
う方式や、次段アンプ（リードアンプ）を電圧センス方
式でなくカレントセンス方式で構成することが行われて
いた。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
センスアンプ駆動方式のように、センスアンプの駆動能
力を上げてビット線間の電位差の拡大を早めることは、
消費電流のピーク値を高くし、電源電位および接地電位
にノイズを発生させることになる。
センスアンプ駆動方式のように、センスアンプの駆動能
力を上げてビット線間の電位差の拡大を早めることは、
消費電流のピーク値を高くし、電源電位および接地電位
にノイズを発生させることになる。
【０００５】また、カレントセンス方式で次段アンプを
構成する方法では、ビット線センシング（ビット線間の
電位差の拡大増幅）の初期段階で次段のリードアンプに
接続して増幅速度を上げようとするため、次段リードア
ンプ回路に高感度、高安定性が要求される。この結果、
ビット線間電位のイコライズ用トランジスタの増大やレ
イアウト上の困難性等、回路設計上困難な点が多い。
構成する方法では、ビット線センシング（ビット線間の
電位差の拡大増幅）の初期段階で次段のリードアンプに
接続して増幅速度を上げようとするため、次段リードア
ンプ回路に高感度、高安定性が要求される。この結果、
ビット線間電位のイコライズ用トランジスタの増大やレ
イアウト上の困難性等、回路設計上困難な点が多い。
【０００６】さらに、ビット線間の電位差の拡大速度
は、その配線抵抗やメモリセル自体の容量その他の寄生
容量の存在により、これらのパラメータで定まる時定数
以上に速めることはできないという問題点があった。
は、その配線抵抗やメモリセル自体の容量その他の寄生
容量の存在により、これらのパラメータで定まる時定数
以上に速めることはできないという問題点があった。
【０００７】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、回路設計が容易で、かつノイズの発
生を抑制しつつ高速のデータ読出しを行うことができる
半導体メモリ回路を提供することにある。
ので、その課題は、回路設計が容易で、かつノイズの発
生を抑制しつつ高速のデータ読出しを行うことができる
半導体メモリ回路を提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の半導体メ
モリ回路は、データを記憶するメモリセルと、このメモ
リセルからデータを取り出すためのデータ取出手段と、
このデータ取出手段によって取り出されたデータを、少
なくとも前記メモリセルと電気的に接続された状態で所
定レベルまで増幅する第１の増幅手段と、前記データ取
出手段によって取り出されたデータを、少なくとも前記
メモリセルと隔離した状態で所定レベルまで増幅する第
２の増幅手段と、この第２の増幅手段によって得られた
所定レベルの電位を出力する出力手段とを備えている。
モリ回路は、データを記憶するメモリセルと、このメモ
リセルからデータを取り出すためのデータ取出手段と、
このデータ取出手段によって取り出されたデータを、少
なくとも前記メモリセルと電気的に接続された状態で所
定レベルまで増幅する第１の増幅手段と、前記データ取
出手段によって取り出されたデータを、少なくとも前記
メモリセルと隔離した状態で所定レベルまで増幅する第
２の増幅手段と、この第２の増幅手段によって得られた
所定レベルの電位を出力する出力手段とを備えている。
【０００９】請求項２記載の半導体メモリ回路は、請求
項１記載の半導体メモリ回路において、さらに、前記第
１の増幅手段によって得られた所定レベルの電位を前記
メモリセルにデータとして再格納する格納手段を備える
構成としたものである。
項１記載の半導体メモリ回路において、さらに、前記第
１の増幅手段によって得られた所定レベルの電位を前記
メモリセルにデータとして再格納する格納手段を備える
構成としたものである。
【００１０】請求項３記載の半導体メモリ回路は、請求
項１記載の半導体メモリ回路において、さらに、外部か
らのデータを受け取るためのデータ受信手段を備え、前
記データ受信手段がデータを受け取ったときには、前記
第１の増幅手段が、その受け取ったデータを所定レベル
まで増幅すると共に、前記格納手段が、その得られた所
定レベルの電位を前記メモリセルに新たなデータとして
格納するよう構成したものである。
項１記載の半導体メモリ回路において、さらに、外部か
らのデータを受け取るためのデータ受信手段を備え、前
記データ受信手段がデータを受け取ったときには、前記
第１の増幅手段が、その受け取ったデータを所定レベル
まで増幅すると共に、前記格納手段が、その得られた所
定レベルの電位を前記メモリセルに新たなデータとして
格納するよう構成したものである。
【００１１】請求項４記載の半導体メモリ回路は、デー
タを記憶するメモリセルと、このメモリセルに接続され
た第１のビット線と、この第１のビット線に接続された
第２のビット線と、前記第１のビット線に接続され、そ
のビット線電位を所定レベルまで増幅するための第１の
増幅手段と、前記第２のビット線に接続され、そのビッ
ト線電位を所定レベルまで増幅するための第２の増幅手
段と、前記メモリセルに記憶されたデータを、相互に接
続された前記第１のビット線および第２のビット線上に
取り出すためのデータ取出手段と、前記データ取出手段
によりデータが取り出された後、前記第１のビット線と
前記第２のビット線とを切断して前記第１の増幅手段と
第２の増幅手段とを分離する分離手段と、この分離手段
による分離の後、前記第２の増幅手段によって所定電位
レベルまで増幅された前記２のビット線の電位を出力す
る出力手段とを備えている。
タを記憶するメモリセルと、このメモリセルに接続され
た第１のビット線と、この第１のビット線に接続された
第２のビット線と、前記第１のビット線に接続され、そ
のビット線電位を所定レベルまで増幅するための第１の
増幅手段と、前記第２のビット線に接続され、そのビッ
ト線電位を所定レベルまで増幅するための第２の増幅手
段と、前記メモリセルに記憶されたデータを、相互に接
続された前記第１のビット線および第２のビット線上に
取り出すためのデータ取出手段と、前記データ取出手段
によりデータが取り出された後、前記第１のビット線と
前記第２のビット線とを切断して前記第１の増幅手段と
第２の増幅手段とを分離する分離手段と、この分離手段
による分離の後、前記第２の増幅手段によって所定電位
レベルまで増幅された前記２のビット線の電位を出力す
る出力手段とを備えている。
【００１２】請求項５記載の半導体メモリ回路は、請求
項４記載の半導体メモリ回路において、さらに、前記分
離手段による分離の後、前記第１の増幅手段によって所
定レベルまで増幅された前記第１のビット線の電位を前
記メモリセルにデータとして再格納する格納手段を備え
た構成となっている。
項４記載の半導体メモリ回路において、さらに、前記分
離手段による分離の後、前記第１の増幅手段によって所
定レベルまで増幅された前記第１のビット線の電位を前
記メモリセルにデータとして再格納する格納手段を備え
た構成となっている。
【００１３】請求項６記載の半導体メモリ回路は、デー
タを記憶するための第１のメモリセルおよび第２のメモ
リセルと、前記第１のメモリセルからデータを取り出す
ための第１のデータ取出手段と、前記第２のメモリセル
からデータを取り出すための第２のデータ取出手段と、
前記第１のデータ取出手段によって取り出されたデータ
を、少なくとも前記第１のメモリセルと電気的に接続さ
れた状態で所定レベルまで増幅する第１の増幅手段と、
前記第２のデータ取出手段によって取り出されたデータ
を、少なくとも前記第２のメモリセルと電気的に接続さ
れた状態で所定レベルまで増幅する第２の増幅手段と、
択一的に前記第１のデータ取出手段または前記第２のデ
ータ取出手段によって取り出されたデータを、他と隔絶
した状態で所定レベルまで増幅する第３の増幅手段と、
この第３の増幅手段によって所定レベルに増幅された電
位を出力する出力手段とを備えている。
タを記憶するための第１のメモリセルおよび第２のメモ
リセルと、前記第１のメモリセルからデータを取り出す
ための第１のデータ取出手段と、前記第２のメモリセル
からデータを取り出すための第２のデータ取出手段と、
前記第１のデータ取出手段によって取り出されたデータ
を、少なくとも前記第１のメモリセルと電気的に接続さ
れた状態で所定レベルまで増幅する第１の増幅手段と、
前記第２のデータ取出手段によって取り出されたデータ
を、少なくとも前記第２のメモリセルと電気的に接続さ
れた状態で所定レベルまで増幅する第２の増幅手段と、
択一的に前記第１のデータ取出手段または前記第２のデ
ータ取出手段によって取り出されたデータを、他と隔絶
した状態で所定レベルまで増幅する第３の増幅手段と、
この第３の増幅手段によって所定レベルに増幅された電
位を出力する出力手段とを備えている。
【００１４】請求項７記載の半導体メモリ回路は、請求
項６記載の半導体メモリ回路であって、さらに、前記第
１の増幅手段によって所定レベルに増幅された電位を前
記第１のメモリセルにデータとして再格納する第１の格
納手段と、前記第２の増幅手段によって所定レベルに増
幅された電位を前記第２のメモリセルにデータとして再
格納する第２の格納手段とを備えている。
項６記載の半導体メモリ回路であって、さらに、前記第
１の増幅手段によって所定レベルに増幅された電位を前
記第１のメモリセルにデータとして再格納する第１の格
納手段と、前記第２の増幅手段によって所定レベルに増
幅された電位を前記第２のメモリセルにデータとして再
格納する第２の格納手段とを備えている。
【００１５】請求項８記載の半導体メモリ回路は、デー
タを記憶する第１のメモリセルおよび第２のメモリセル
と、前記第１のメモリセルに接続された第１のビット線
と、前記第２のメモリセルに接続された第２のビット線
と、前記第１のビット線と前記第２のビット線とを接続
する第３のビット線と、前記第１のビット線に接続さ
れ、そのビット線電位を所定レベルまで増幅する第１の
増幅手段と、前記第２のビット線に接続され、そのビッ
ト線電位を所定レベルまで増幅する第２の増幅手段と、
前記第３のビット線に接続され、そのビット線電位を所
定レベルまで増幅するための第３の増幅手段と、前記第
１のメモリセルに記憶されたデータを前記第１のビット
線上に取り出すための第１のデータ取出手段と、前記第
２のメモリセルに記憶されたデータを前記第２のビット
線上に取り出すための第２のデータ取出手段と、前記第
１のビット線と前記第３のビット線との間に設けられた
第１の分離ゲートと、前記第２のビット線と前記第３の
ビット線との間に設けられた第２の分離ゲートと、前記
第１のメモリセルに対するデータ読出要求に応じ、前記
第２の分離ゲートを閉じて前記第２のビット線を前記第
３のビット線から切り離すと共に、前記第１のデータ取
出手段を制御して前記第１のメモリセルのデータを相互
接続された前記第１のビット線および第３のビット線上
に取り出し、さらに前記第１の分離ゲートを閉じて前記
第１のビット線を前記第３のビット線から切り離す第１
の読出制御手段と、前記第２のメモリセルに対するデー
タ読出要求に応じ、前記第１の分離ゲートを閉じて前記
第１のビット線を前記第３のビット線から切り離すと共
に、前記第２のデータ取出手段を制御して前記第２のメ
モリセルのデータを相互接続された前記第２のビット線
および第３のビット線上に取り出し、さらに前記第２の
分離ゲートを閉じて前記第２のビット線を前記第３のビ
ット線から切り離す第２の読出制御手段と、前記第１の
読出制御手段または前記第２の読出制御手段により他の
ビット線から隔離された前記第３のビット線の電位を、
前記第３の増幅手段によって所定電位まで増幅させて出
力する出力制御手段とを備えている。
タを記憶する第１のメモリセルおよび第２のメモリセル
と、前記第１のメモリセルに接続された第１のビット線
と、前記第２のメモリセルに接続された第２のビット線
と、前記第１のビット線と前記第２のビット線とを接続
する第３のビット線と、前記第１のビット線に接続さ
れ、そのビット線電位を所定レベルまで増幅する第１の
増幅手段と、前記第２のビット線に接続され、そのビッ
ト線電位を所定レベルまで増幅する第２の増幅手段と、
前記第３のビット線に接続され、そのビット線電位を所
定レベルまで増幅するための第３の増幅手段と、前記第
１のメモリセルに記憶されたデータを前記第１のビット
線上に取り出すための第１のデータ取出手段と、前記第
２のメモリセルに記憶されたデータを前記第２のビット
線上に取り出すための第２のデータ取出手段と、前記第
１のビット線と前記第３のビット線との間に設けられた
第１の分離ゲートと、前記第２のビット線と前記第３の
ビット線との間に設けられた第２の分離ゲートと、前記
第１のメモリセルに対するデータ読出要求に応じ、前記
第２の分離ゲートを閉じて前記第２のビット線を前記第
３のビット線から切り離すと共に、前記第１のデータ取
出手段を制御して前記第１のメモリセルのデータを相互
接続された前記第１のビット線および第３のビット線上
に取り出し、さらに前記第１の分離ゲートを閉じて前記
第１のビット線を前記第３のビット線から切り離す第１
の読出制御手段と、前記第２のメモリセルに対するデー
タ読出要求に応じ、前記第１の分離ゲートを閉じて前記
第１のビット線を前記第３のビット線から切り離すと共
に、前記第２のデータ取出手段を制御して前記第２のメ
モリセルのデータを相互接続された前記第２のビット線
および第３のビット線上に取り出し、さらに前記第２の
分離ゲートを閉じて前記第２のビット線を前記第３のビ
ット線から切り離す第２の読出制御手段と、前記第１の
読出制御手段または前記第２の読出制御手段により他の
ビット線から隔離された前記第３のビット線の電位を、
前記第３の増幅手段によって所定電位まで増幅させて出
力する出力制御手段とを備えている。
【００１６】請求項９記載の半導体メモリ回路は、請求
項８記載の半導体メモリ回路において、さらに、前記第
１の読出制御手段により切り離された前記第１のビット
線の電位を前記第１の増幅手段によって所定電位まで増
幅させて前記第１のメモリセルにデータとして再格納す
る第１の格納手段と、前記第２の読出制御手段により切
り離された前記第２のビット線の電位を前記第２の増幅
手段によって所定電位まで増幅させて前記第２のメモリ
セルにデータとして再格納する第２の格納手段とを備え
た構成となっている。
項８記載の半導体メモリ回路において、さらに、前記第
１の読出制御手段により切り離された前記第１のビット
線の電位を前記第１の増幅手段によって所定電位まで増
幅させて前記第１のメモリセルにデータとして再格納す
る第１の格納手段と、前記第２の読出制御手段により切
り離された前記第２のビット線の電位を前記第２の増幅
手段によって所定電位まで増幅させて前記第２のメモリ
セルにデータとして再格納する第２の格納手段とを備え
た構成となっている。
【００１７】請求項１０記載の半導体メモリ回路は、デ
ータを記憶するメモリセルからなる第１のメモリアレイ
および第２のメモリアレイと、前記第１のメモリアレイ
の各メモリセルに接続されたビット線からなる第１のビ
ット線群と、前記第２のメモリアレイの各メモリセルに
接続されたビット線からなる第２のビット線群と、前記
第１のビット線群と第２のビット線群の各々対応するビ
ット線間に択一的に接続される共通ビット線と、前記第
１のビット線群の各ビット線ごとに設けられ、これらの
各ビット線の電位をそれぞれ所定レベルまで増幅する第
１の増幅手段と、前記第２のビット線群の各ビット線ご
とに設けられ、これらの各ビット線の電位をそれぞれ所
定レベルまで増幅する第２の増幅手段と、前記共通ビッ
ト線に設けられ、この共通ビット線の電位を所定レベル
まで増幅する第３の増幅手段と、前記第１のビット線群
および第２のビット線群から対応するビット線を択一的
に選択し、これらを前記共通ビット線に接続するビット
線選択接続手段と、前記第１のビット線群中の選択され
たビット線に接続されたメモリセルからその選択された
ビット線上にデータを取り出す第１のデータ取出手段
と、前記第２のビット線群中の選択されたビット線に接
続されたメモリセルからその選択されたビット線上にデ
ータを取り出す第２のデータ取出手段と、前記第１のビ
ット線群中の選択されたビット線と前記共通ビット線と
の間を分離するための第１の分離ゲートと、前記第２の
ビット線群中の選択されたビット線と前記共通ビット線
との間を分離するための第２の分離ゲートと、前記第１
のメモリアレイに対するデータ読出要求に応じ、前記第
２の分離ゲートを閉じて前記第２のビット線群中の選択
されたビット線を前記共通ビット線から切り離すと共
に、前記第１のデータ取出手段を制御して前記第１のビ
ット線群中の選択されたビット線に接続されたメモリセ
ルのデータを相互接続された前記第１のビット線および
第３のビット線上に取り出し、さらに前記第１の分離ゲ
ートを閉じて前記第１のビット線群中の選択されたビッ
ト線を前記共通ビット線から切り離す第１の読出制御手
段と、前記第２のメモリアレイに対するデータ読出要求
に応じ、前記第１の分離ゲートを閉じて前記第１のビッ
ト線群中の選択されたビット線を前記共通ビット線から
切り離すと共に、前記第２のデータ取出手段を制御して
前記第２のビット線群中の選択されたビット線に接続さ
れたメモリセルのデータを相互接続された前記第２のビ
ット線および第３のビット線上に取り出し、さらに前記
第２の分離ゲートを閉じて前記第２のビット線群中の選
択されたビット線を前記共通ビット線から切り離す第２
の読出制御手段と、前記第１の読出制御手段または前記
第２の読出制御手段により他のビット線から隔離された
前記共通ビット線の電位を、前記第３の増幅手段によっ
て所定電位まで増幅させて出力する出力制御手段とを備
えている。
ータを記憶するメモリセルからなる第１のメモリアレイ
および第２のメモリアレイと、前記第１のメモリアレイ
の各メモリセルに接続されたビット線からなる第１のビ
ット線群と、前記第２のメモリアレイの各メモリセルに
接続されたビット線からなる第２のビット線群と、前記
第１のビット線群と第２のビット線群の各々対応するビ
ット線間に択一的に接続される共通ビット線と、前記第
１のビット線群の各ビット線ごとに設けられ、これらの
各ビット線の電位をそれぞれ所定レベルまで増幅する第
１の増幅手段と、前記第２のビット線群の各ビット線ご
とに設けられ、これらの各ビット線の電位をそれぞれ所
定レベルまで増幅する第２の増幅手段と、前記共通ビッ
ト線に設けられ、この共通ビット線の電位を所定レベル
まで増幅する第３の増幅手段と、前記第１のビット線群
および第２のビット線群から対応するビット線を択一的
に選択し、これらを前記共通ビット線に接続するビット
線選択接続手段と、前記第１のビット線群中の選択され
たビット線に接続されたメモリセルからその選択された
ビット線上にデータを取り出す第１のデータ取出手段
と、前記第２のビット線群中の選択されたビット線に接
続されたメモリセルからその選択されたビット線上にデ
ータを取り出す第２のデータ取出手段と、前記第１のビ
ット線群中の選択されたビット線と前記共通ビット線と
の間を分離するための第１の分離ゲートと、前記第２の
ビット線群中の選択されたビット線と前記共通ビット線
との間を分離するための第２の分離ゲートと、前記第１
のメモリアレイに対するデータ読出要求に応じ、前記第
２の分離ゲートを閉じて前記第２のビット線群中の選択
されたビット線を前記共通ビット線から切り離すと共
に、前記第１のデータ取出手段を制御して前記第１のビ
ット線群中の選択されたビット線に接続されたメモリセ
ルのデータを相互接続された前記第１のビット線および
第３のビット線上に取り出し、さらに前記第１の分離ゲ
ートを閉じて前記第１のビット線群中の選択されたビッ
ト線を前記共通ビット線から切り離す第１の読出制御手
段と、前記第２のメモリアレイに対するデータ読出要求
に応じ、前記第１の分離ゲートを閉じて前記第１のビッ
ト線群中の選択されたビット線を前記共通ビット線から
切り離すと共に、前記第２のデータ取出手段を制御して
前記第２のビット線群中の選択されたビット線に接続さ
れたメモリセルのデータを相互接続された前記第２のビ
ット線および第３のビット線上に取り出し、さらに前記
第２の分離ゲートを閉じて前記第２のビット線群中の選
択されたビット線を前記共通ビット線から切り離す第２
の読出制御手段と、前記第１の読出制御手段または前記
第２の読出制御手段により他のビット線から隔離された
前記共通ビット線の電位を、前記第３の増幅手段によっ
て所定電位まで増幅させて出力する出力制御手段とを備
えている。
【００１８】請求項１１記載の半導体メモリ回路は、請
求項１０記載の半導体メモリ回路であって、さらに、前
記第１の読出制御手段により切り離された前記第１のビ
ット線群中の選択されたビット線の電位を前記第１の増
幅手段によって所定電位まで増幅させ、前記第１のビッ
ト線群中の選択されたビット線に接続されたメモリセル
にデータとして再格納する第１の格納手段と、前記第２
の読出制御手段により切り離された前記第２のビット線
群中の選択されたビット線の電位を前記第２の増幅手段
によって所定電位まで増幅させ、前記第２のビット線群
中の選択されたビット線に接続されたメモリセルにデー
タとして再格納する第２の格納手段とを備えている。
求項１０記載の半導体メモリ回路であって、さらに、前
記第１の読出制御手段により切り離された前記第１のビ
ット線群中の選択されたビット線の電位を前記第１の増
幅手段によって所定電位まで増幅させ、前記第１のビッ
ト線群中の選択されたビット線に接続されたメモリセル
にデータとして再格納する第１の格納手段と、前記第２
の読出制御手段により切り離された前記第２のビット線
群中の選択されたビット線の電位を前記第２の増幅手段
によって所定電位まで増幅させ、前記第２のビット線群
中の選択されたビット線に接続されたメモリセルにデー
タとして再格納する第２の格納手段とを備えている。
【００１９】
【作用】請求項１ないし請求項１１記載の半導体メモリ
回路では、メモリセルから取り出されたデータは、第１
の増幅手段によって負荷の大きい状態で増幅されるばか
りでなく、第２の増幅手段によって負荷の小さい状態で
増幅されるため、後者では所定レベルまでの増幅に要す
る時間が極めて短くなる。このため、メモリ回路の外部
への出力タイミングも速くなる。
回路では、メモリセルから取り出されたデータは、第１
の増幅手段によって負荷の大きい状態で増幅されるばか
りでなく、第２の増幅手段によって負荷の小さい状態で
増幅されるため、後者では所定レベルまでの増幅に要す
る時間が極めて短くなる。このため、メモリ回路の外部
への出力タイミングも速くなる。
【００２０】具体的には、メモリセルから第１のビット
線に取り出されたデータがさらに第２のビット線に伝わ
った後、第１のビット線と第２のビット線との間が切断
され、第１のビット線および第２のビット線の各電位
が、それぞれ第１の増幅手段および第２の増幅手段によ
って個別に増幅される。このため、第２の増幅手段は、
メモリセルによる容量負荷その他の寄生容量や配線抵抗
負荷を受けることなく、第２のビット線の電位を急速に
増幅することができ、データ読出時のアクセス時間が短
縮される。
線に取り出されたデータがさらに第２のビット線に伝わ
った後、第１のビット線と第２のビット線との間が切断
され、第１のビット線および第２のビット線の各電位
が、それぞれ第１の増幅手段および第２の増幅手段によ
って個別に増幅される。このため、第２の増幅手段は、
メモリセルによる容量負荷その他の寄生容量や配線抵抗
負荷を受けることなく、第２のビット線の電位を急速に
増幅することができ、データ読出時のアクセス時間が短
縮される。
【００２１】加えて、請求項２または請求項３記載の半
導体メモリ回路では、メモリセルに接続された状態（負
荷の大きい状態）で動作する第１の増幅手段によって、
メモリセルから取り出したデータまたは外部から与えら
れたデータが比較的緩やかに安定して増幅され、この結
果得られた所定レベルの電位がメモリセルにリストアデ
ータまたは新たなデータとして再格納される。
導体メモリ回路では、メモリセルに接続された状態（負
荷の大きい状態）で動作する第１の増幅手段によって、
メモリセルから取り出したデータまたは外部から与えら
れたデータが比較的緩やかに安定して増幅され、この結
果得られた所定レベルの電位がメモリセルにリストアデ
ータまたは新たなデータとして再格納される。
【００２２】さらに、請求項６ないし請求項９記載の半
導体メモリ回路では、２つ１組のメモリセルが設けら
れ、そのうちの一方から取り出されたデータが、それに
対応する一方の増幅手段（第１の増幅手段または第２の
増幅手段）によって負荷の大きい状態で増幅されてリス
トアされる。これと同時に、いずれか一方のメモリセル
から取り出されたデータは、第３の増幅手段によって、
負荷の軽い状態で急速増幅されて出力される。すなわ
ち、第３の増幅手段は、２つのメモリセルに共通の読出
専用増幅手段として選択的に機能する。
導体メモリ回路では、２つ１組のメモリセルが設けら
れ、そのうちの一方から取り出されたデータが、それに
対応する一方の増幅手段（第１の増幅手段または第２の
増幅手段）によって負荷の大きい状態で増幅されてリス
トアされる。これと同時に、いずれか一方のメモリセル
から取り出されたデータは、第３の増幅手段によって、
負荷の軽い状態で急速増幅されて出力される。すなわ
ち、第３の増幅手段は、２つのメモリセルに共通の読出
専用増幅手段として選択的に機能する。
【００２３】また、請求項１０および請求項１１記載の
半導体メモリ回路では、２つのメモリアレイのすべての
メモリセルに対してただ１つの共通の増幅手段（第３の
増幅手段）が設けられ、この共通の増幅手段によって、
いずれか一方のメモリアレイのメモリセルから取り出し
たデータの急速増幅が行われ、出力される。すなわち、
第３の増幅手段は、２つのメモリアレイの全メモリセル
に共通の読出専用増幅手段として選択的に機能する。
半導体メモリ回路では、２つのメモリアレイのすべての
メモリセルに対してただ１つの共通の増幅手段（第３の
増幅手段）が設けられ、この共通の増幅手段によって、
いずれか一方のメモリアレイのメモリセルから取り出し
たデータの急速増幅が行われ、出力される。すなわち、
第３の増幅手段は、２つのメモリアレイの全メモリセル
に共通の読出専用増幅手段として選択的に機能する。
【００２４】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。ここでは、半導体メモリ回路として
ＤＲＡＭを例にとって説明する。
て詳細に説明する。ここでは、半導体メモリ回路として
ＤＲＡＭを例にとって説明する。
【００２５】図１は本発明の一実施例に係るＤＲＡＭの
概略構成を表すものである。このＤＲＡＭは、マトリク
ス状に配列された多数のメモリセルからなるメモリアレ
イ１１を備え、これに行方向（ロウ方向またはＸ方向）
のアドレスを与えるロウアドレスデコーダ１２が接続さ
れている。ロウアドレスデコーダ１２はロウアドレスバ
ッファ１３に接続されている。外部からマルチプレクス
入力されたロウアドレス信号ＡＤＲ（Ｘ0 〜Ｘr ）は、
ロウアドレスバッファ１３でラッチされた後、ロウデコ
ーダ１２によってデコードされ、これによりメモリアレ
イ１１の各メモリセルに接続されたワード線（図示せ
ず）の１つが選択されるようになっている。
概略構成を表すものである。このＤＲＡＭは、マトリク
ス状に配列された多数のメモリセルからなるメモリアレ
イ１１を備え、これに行方向（ロウ方向またはＸ方向）
のアドレスを与えるロウアドレスデコーダ１２が接続さ
れている。ロウアドレスデコーダ１２はロウアドレスバ
ッファ１３に接続されている。外部からマルチプレクス
入力されたロウアドレス信号ＡＤＲ（Ｘ0 〜Ｘr ）は、
ロウアドレスバッファ１３でラッチされた後、ロウデコ
ーダ１２によってデコードされ、これによりメモリアレ
イ１１の各メモリセルに接続されたワード線（図示せ
ず）の１つが選択されるようになっている。
【００２６】メモリアレイ１１の列方向（カラム方向ま
たはＹ方向）には、一群のセンスアンプからなるセンス
アンプ部１４が接続され、これにカラムアドレスデコー
ダ１５が接続されている。カラムアドレスデコーダ１５
は、さらにカラムアドレスバッファ１６に接続されてい
る。外部からマルチプレクス入力されたカラムアドレス
信号ＡＤＣ（Ｙ0 〜Ｙc ）は、カラムアドレスバッファ
１６でラッチされた後、カラムアドレスデコーダ１５に
よってデコードされ、メモリアレイ１１の各メモリセル
に接続されたビット線対（図示せず）の１つが選択され
るようになっている。
たはＹ方向）には、一群のセンスアンプからなるセンス
アンプ部１４が接続され、これにカラムアドレスデコー
ダ１５が接続されている。カラムアドレスデコーダ１５
は、さらにカラムアドレスバッファ１６に接続されてい
る。外部からマルチプレクス入力されたカラムアドレス
信号ＡＤＣ（Ｙ0 〜Ｙc ）は、カラムアドレスバッファ
１６でラッチされた後、カラムアドレスデコーダ１５に
よってデコードされ、メモリアレイ１１の各メモリセル
に接続されたビット線対（図示せず）の１つが選択され
るようになっている。
【００２７】センスアンプ部１４には、書込データＤW
および読出データＤR のレベルやタイミング等を調整す
るための入出力回路１７が接続されている。コントロー
ル回路１８は、上記した各部の動作を制御するためのも
ので、外部から入力されたライトイネーブル信号／Ｗ
Ｅ、ロウアドレスストローブ信号／ＲＡＳおよびカラム
アドレスストローブ信号／ＣＡＳを基に、内部ＲＡＳ信
号である／ＲＡＳ′および内部ＣＡＳ信号である／ＣＡ
Ｓ′のほか、後述するビット線イコライズプリチャージ
信号ＢＬＥＰ、ライト選択信号ＷＳＥＬ、センスアンプ
活性化信号ＳＡＨ１，ＳＡＬ１，ＳＡＨ２，ＳＡＬ２、
およびセンスアンプ選択信号ＳＥＬＳＡ等を生成するよ
うになっている。なお、“／”は負論理信号（ローレベ
ルでアクティブな信号）であることを示す。内部ＲＡＳ
信号／ＲＡＳ′は、ロウアドレスデコーダ１２およびロ
ウアドレスバッファ１３に入力される一方、内部ＣＡＳ
信号／ＣＡＳ′は、カラムアドレスデコーダ１５および
カラムアドレスバッファ１６に入力され、これらの回路
の動作タイミングを制御する。
および読出データＤR のレベルやタイミング等を調整す
るための入出力回路１７が接続されている。コントロー
ル回路１８は、上記した各部の動作を制御するためのも
ので、外部から入力されたライトイネーブル信号／Ｗ
Ｅ、ロウアドレスストローブ信号／ＲＡＳおよびカラム
アドレスストローブ信号／ＣＡＳを基に、内部ＲＡＳ信
号である／ＲＡＳ′および内部ＣＡＳ信号である／ＣＡ
Ｓ′のほか、後述するビット線イコライズプリチャージ
信号ＢＬＥＰ、ライト選択信号ＷＳＥＬ、センスアンプ
活性化信号ＳＡＨ１，ＳＡＬ１，ＳＡＨ２，ＳＡＬ２、
およびセンスアンプ選択信号ＳＥＬＳＡ等を生成するよ
うになっている。なお、“／”は負論理信号（ローレベ
ルでアクティブな信号）であることを示す。内部ＲＡＳ
信号／ＲＡＳ′は、ロウアドレスデコーダ１２およびロ
ウアドレスバッファ１３に入力される一方、内部ＣＡＳ
信号／ＣＡＳ′は、カラムアドレスデコーダ１５および
カラムアドレスバッファ１６に入力され、これらの回路
の動作タイミングを制御する。
【００２８】図２は、図１のＤＲＡＭのうち、メモリア
レイ１１、センスアンプ部１４および入出力回路１７を
詳細に表したものである。メモリアレイ１１は、ｍ×ｎ
個のメモリセル（ＭＣ）３１11，３１21，……３１
mnと、ｎ個のビット線イコライズプリチャージ回路３８
1 〜３８n とを含んでいる。
レイ１１、センスアンプ部１４および入出力回路１７を
詳細に表したものである。メモリアレイ１１は、ｍ×ｎ
個のメモリセル（ＭＣ）３１11，３１21，……３１
mnと、ｎ個のビット線イコライズプリチャージ回路３８
1 〜３８n とを含んでいる。
【００２９】メモリセル３１11〜３１mnは、Ｘ方向に配
列されたｍ本のワード線ＷＬ１〜ＷＬｍと、Ｙ方向に配
列されたｎ対のビット線対（ＢＬ１，ＢＬＢ１）〜（Ｂ
Ｌｎ，ＢＬＢｎ）とが交差する位置にそれぞれ配置さ
れ、それぞれワード線およびビット線対に接続されてい
る。但し、Ｘ方向に奇数番目のメモリセルはビット線Ｂ
Ｌに接続され、偶数番目のメモリセルはビット線ＢＬＢ
に接続されている。ここにビット線ＢＬＢはビット線Ｂ
Ｌと相補関係をなすものである。ワード線ＷＬ１〜ＷＬ
ｍはロウアドレスデコーダ１２（図１）に接続され、デ
コード結果に応じた１本のワード線が選択されてハイレ
ベルに変化するようになっている。
列されたｍ本のワード線ＷＬ１〜ＷＬｍと、Ｙ方向に配
列されたｎ対のビット線対（ＢＬ１，ＢＬＢ１）〜（Ｂ
Ｌｎ，ＢＬＢｎ）とが交差する位置にそれぞれ配置さ
れ、それぞれワード線およびビット線対に接続されてい
る。但し、Ｘ方向に奇数番目のメモリセルはビット線Ｂ
Ｌに接続され、偶数番目のメモリセルはビット線ＢＬＢ
に接続されている。ここにビット線ＢＬＢはビット線Ｂ
Ｌと相補関係をなすものである。ワード線ＷＬ１〜ＷＬ
ｍはロウアドレスデコーダ１２（図１）に接続され、デ
コード結果に応じた１本のワード線が選択されてハイレ
ベルに変化するようになっている。
【００３０】ビット線イコライズプリチャージ回路３８
1 は、１／２Ｖｃｃ（Ｖｃｃは電源電圧）に設定された
チャージ用電源線ＨＶｃｃとビット線ＢＬ１およびＢＬ
Ｂ１との間にそれぞれソース・ドレイン接続により挿入
された２つのＮＭＯＳ型のトランジスタ（以下、特に断
らない限り、単にトランジスタと記したときはＮＭＯＳ
トランジスタを意味するものとする）と、ビット線ＢＬ
１とＢＬＢ１との間にソース・ドレインが接続されたト
ランジスタとからなり、これらのトランジスタのゲート
に与えられるビット線イコライズプリチャージ信号ＢＬ
ＥＰによって制御される。具体的には、ビット線対（Ｂ
Ｌ１，ＢＬＢ１）に接続されたメモリセル３１11〜３１
m1に対するデータ書込み、読出し等のアクセスに先立
ち、ＢＬＥＰをハイレベルにすることで各トランジスタ
がオンし、これにより両ビット線ＢＬ１、ＢＬＢ１間の
電位が等しく（１／２）Ｖｃｃにプリチャージされるよ
うになっている。他のビット線イコライズプリチャージ
回路３８2 〜３８n およびビット線対（ＢＬ２，ＢＬＢ
２）〜（ＢＬｎ，ＢＬＢｎ）についても同様であるの
で、その説明は省略する。
1 は、１／２Ｖｃｃ（Ｖｃｃは電源電圧）に設定された
チャージ用電源線ＨＶｃｃとビット線ＢＬ１およびＢＬ
Ｂ１との間にそれぞれソース・ドレイン接続により挿入
された２つのＮＭＯＳ型のトランジスタ（以下、特に断
らない限り、単にトランジスタと記したときはＮＭＯＳ
トランジスタを意味するものとする）と、ビット線ＢＬ
１とＢＬＢ１との間にソース・ドレインが接続されたト
ランジスタとからなり、これらのトランジスタのゲート
に与えられるビット線イコライズプリチャージ信号ＢＬ
ＥＰによって制御される。具体的には、ビット線対（Ｂ
Ｌ１，ＢＬＢ１）に接続されたメモリセル３１11〜３１
m1に対するデータ書込み、読出し等のアクセスに先立
ち、ＢＬＥＰをハイレベルにすることで各トランジスタ
がオンし、これにより両ビット線ＢＬ１、ＢＬＢ１間の
電位が等しく（１／２）Ｖｃｃにプリチャージされるよ
うになっている。他のビット線イコライズプリチャージ
回路３８2 〜３８n およびビット線対（ＢＬ２，ＢＬＢ
２）〜（ＢＬｎ，ＢＬＢｎ）についても同様であるの
で、その説明は省略する。
【００３１】センスアンプ部１４は、各ビット線対ごと
に設けられたライト回路３２1 〜３２n と、センスアン
プ（ＳＡ１）３３1 〜３３n と、ビット線分離ゲート３
４1〜３４n と、センスアンプ（ＳＡ２）３５1 〜３５
n と、リードゲート３６1 〜３６n と、リード回路３７
1 〜３７n とを含んでいる。
に設けられたライト回路３２1 〜３２n と、センスアン
プ（ＳＡ１）３３1 〜３３n と、ビット線分離ゲート３
４1〜３４n と、センスアンプ（ＳＡ２）３５1 〜３５
n と、リードゲート３６1 〜３６n と、リード回路３７
1 〜３７n とを含んでいる。
【００３２】ライト回路３２1 は、ビット線対（ＢＬ
１，ＢＬＢ１）に接続されたメモリセルへのデータ書込
みを制御するためのもので、ビット線対（ＢＬ１，ＢＬ
Ｂ１）およびライトデータ線対（ＷＤ，ＷＤＢ）に接続
され、図１のコントロール回路１８から与えられるライ
ト選択信号ＷＳＥＬおよびカラムアドレスデコーダ１５
から出力されるカラムアドレスデコード信号ＹＤＥＣ１
によって制御される。なお、ライトデータ線ＷＤＢはＷ
Ｄと相補関係をなすものである。
１，ＢＬＢ１）に接続されたメモリセルへのデータ書込
みを制御するためのもので、ビット線対（ＢＬ１，ＢＬ
Ｂ１）およびライトデータ線対（ＷＤ，ＷＤＢ）に接続
され、図１のコントロール回路１８から与えられるライ
ト選択信号ＷＳＥＬおよびカラムアドレスデコーダ１５
から出力されるカラムアドレスデコード信号ＹＤＥＣ１
によって制御される。なお、ライトデータ線ＷＤＢはＷ
Ｄと相補関係をなすものである。
【００３３】センスアンプ（ＳＡ１）３３1 は、ビット
線ＢＬ１とＢＬＢ１との間に生じた電位差を拡大増幅
（強調）するためのリストア専用アンプであり、図１の
コントロール回路１８から与えられるセンスアンプ活性
化信号ＳＡＨ１，ＳＡＬ１によって制御される。
線ＢＬ１とＢＬＢ１との間に生じた電位差を拡大増幅
（強調）するためのリストア専用アンプであり、図１の
コントロール回路１８から与えられるセンスアンプ活性
化信号ＳＡＨ１，ＳＡＬ１によって制御される。
【００３４】ビット線分離ゲート３４1 は、ビット線対
（ＢＬ１，ＢＬＢ１）およびこれに接続された諸回路
を、ビット線対（ＢＬ１′，ＢＬＢ１′）およびこれに
接続された諸回路から、所定の期間中切り離すためのも
のであり、図１のコントロール回路１８からのセンスア
ンプ選択信号ＳＥＬＳＡによって制御されるようになっ
ている。
（ＢＬ１，ＢＬＢ１）およびこれに接続された諸回路
を、ビット線対（ＢＬ１′，ＢＬＢ１′）およびこれに
接続された諸回路から、所定の期間中切り離すためのも
のであり、図１のコントロール回路１８からのセンスア
ンプ選択信号ＳＥＬＳＡによって制御されるようになっ
ている。
【００３５】センスアンプ（ＳＡ２）３５1 は、センス
アンプ（ＳＡ１）３３1 と同様に、ビット線ＢＬ１′と
ＢＬＢ１′との間に生じた電位差を拡大増幅するための
リード専用アンプであり、図１のコントロール回路１８
から与えられるセンスアンプ活性化信号ＳＡＨ２，ＳＡ
Ｌ２によって制御される。
アンプ（ＳＡ１）３３1 と同様に、ビット線ＢＬ１′と
ＢＬＢ１′との間に生じた電位差を拡大増幅するための
リード専用アンプであり、図１のコントロール回路１８
から与えられるセンスアンプ活性化信号ＳＡＨ２，ＳＡ
Ｌ２によって制御される。
【００３６】リードゲート３６1 は、データ読出しの場
合に、ビット線対（ＢＬ１，ＢＬＢ１）上のデータ（電
位）を後述のリード回路３７1 を介してリードデータ線
対（ＲＤ，ＲＤＢ）上に出力させるためのもので、カラ
ムアドレスデコード信号ＹＤＥＣ１がハイレベルのとき
に開くようになっている。
合に、ビット線対（ＢＬ１，ＢＬＢ１）上のデータ（電
位）を後述のリード回路３７1 を介してリードデータ線
対（ＲＤ，ＲＤＢ）上に出力させるためのもので、カラ
ムアドレスデコード信号ＹＤＥＣ１がハイレベルのとき
に開くようになっている。
【００３７】リード回路３７1 は、ビット線対（ＢＬ
１′，ＢＬＢ１′）とリードデータ線対（ＲＤ，ＲＤ
Ｂ）との間に設けられ、ビット線ＢＬ１′，ＢＬＢ１′
上に現れたデータを基に出力データをドライブするドラ
イバ回路として機能する。なお、リードデータ線ＲＤ，
ＲＤＢは、共にデータ読出しに先立って予めハイレベル
に設定されている。
１′，ＢＬＢ１′）とリードデータ線対（ＲＤ，ＲＤ
Ｂ）との間に設けられ、ビット線ＢＬ１′，ＢＬＢ１′
上に現れたデータを基に出力データをドライブするドラ
イバ回路として機能する。なお、リードデータ線ＲＤ，
ＲＤＢは、共にデータ読出しに先立って予めハイレベル
に設定されている。
【００３８】入出力回路１７は、ライトバッファ４４
と、リードアンプ（ＲＡ１）４１およびリードアンプ
（ＲＡ２）４２と、インバータ４５，４６と、リードバ
ッファ４３とを含んでいる。ライトバッファ４４は外部
より入力された書込データＤW をデータ線対（ＷＤ１，
ＷＤＢ１）上に乗る形に変換するためのものである。リ
ードアンプ４１，４２は共に、リードデータ線ＲＤとＲ
ＤＢとの間の電位差を増幅するためのものである。イン
バータ４５，４６はリードアンプ４２の出力を反転する
ためのもので、その反転出力がリードバッファ４３に入
力される。リードバッファ４３は、インバータ４５，４
６の出力を基に読出データＤR を外部に出力する。
と、リードアンプ（ＲＡ１）４１およびリードアンプ
（ＲＡ２）４２と、インバータ４５，４６と、リードバ
ッファ４３とを含んでいる。ライトバッファ４４は外部
より入力された書込データＤW をデータ線対（ＷＤ１，
ＷＤＢ１）上に乗る形に変換するためのものである。リ
ードアンプ４１，４２は共に、リードデータ線ＲＤとＲ
ＤＢとの間の電位差を増幅するためのものである。イン
バータ４５，４６はリードアンプ４２の出力を反転する
ためのもので、その反転出力がリードバッファ４３に入
力される。リードバッファ４３は、インバータ４５，４
６の出力を基に読出データＤR を外部に出力する。
【００３９】他のライト回路３２2 〜３２n 、センスア
ンプ（ＳＡ１）３３2 〜３３n 、ビット線分離ゲート３
４2 〜３４n 、センスアンプ（ＳＡ２）３５2 〜３
５n 、ビット線選択ゲート３６2 〜３６n 、およびリー
ド回路３７2 〜３７n についても同様である。
ンプ（ＳＡ１）３３2 〜３３n 、ビット線分離ゲート３
４2 〜３４n 、センスアンプ（ＳＡ２）３５2 〜３
５n 、ビット線選択ゲート３６2 〜３６n 、およびリー
ド回路３７2 〜３７n についても同様である。
【００４０】以上の構成において特徴的な点は、データ
リストア専用のセンスアンプＳＡ１とデータ読出専用の
センスアンプＳＡ２とを別個に設けると共に、センスア
ンプＳＡ１およびメモリセル等が接続されたビット対
（ＢＬ１，ＢＬＢ１）と、センスアンプＳＡ２が接続さ
れたビット対（ＢＬ１′，ＢＬＢ１′）とを、ビット線
分離ゲート３４1 によって分離可能としたことにある。
そして、このような構成にすることにより、後述するよ
うに、データ読出時におけるアクセス時間を著しく短縮
することができるのである。
リストア専用のセンスアンプＳＡ１とデータ読出専用の
センスアンプＳＡ２とを別個に設けると共に、センスア
ンプＳＡ１およびメモリセル等が接続されたビット対
（ＢＬ１，ＢＬＢ１）と、センスアンプＳＡ２が接続さ
れたビット対（ＢＬ１′，ＢＬＢ１′）とを、ビット線
分離ゲート３４1 によって分離可能としたことにある。
そして、このような構成にすることにより、後述するよ
うに、データ読出時におけるアクセス時間を著しく短縮
することができるのである。
【００４１】図３は、図２におけるビット線対（ＢＬ
１，ＢＬＢ１）に係わる部分を詳細に表すものである。
なお、この図ではビット線イコライズプリチャージ回路
３８1は省略している。
１，ＢＬＢ１）に係わる部分を詳細に表すものである。
なお、この図ではビット線イコライズプリチャージ回路
３８1は省略している。
【００４２】メモリセル３１11は、一端を基準電源線Ｖ
ｃｐに接続されたキャパシタ５２と、このキャパシタ５
２の他端とビット線ＢＬ１との間にソース・ドレイン接
続されたトランジスタ５１とから構成される。このトラ
ンジスタ５１のゲートにはワード線ＷＬ１が接続され、
これによりオンオフ制御されるようになっている。他の
メモリセル３１21〜３１m1も同様である。
ｃｐに接続されたキャパシタ５２と、このキャパシタ５
２の他端とビット線ＢＬ１との間にソース・ドレイン接
続されたトランジスタ５１とから構成される。このトラ
ンジスタ５１のゲートにはワード線ＷＬ１が接続され、
これによりオンオフ制御されるようになっている。他の
メモリセル３１21〜３１m1も同様である。
【００４３】ライト回路３２1 は、ビット線ＢＬ１とワ
ード線ＷＤとの間にカスケード接続された２つのトラン
ジスタ５３，５４、およびビット線ＢＬＢ１とワード線
ＷＤＢとの間にカスケード接続された２つのトランジス
タ５５，５６から構成される。このうち、トランジスタ
５３，５５はカラムアドレスデコード信号ＹＤＥＣ１に
よってオンオフ制御され、トランジスタ５４，５６はラ
イト選択信号ＷＳＥＬによってオンオフ制御されるよう
になっている。
ード線ＷＤとの間にカスケード接続された２つのトラン
ジスタ５３，５４、およびビット線ＢＬＢ１とワード線
ＷＤＢとの間にカスケード接続された２つのトランジス
タ５５，５６から構成される。このうち、トランジスタ
５３，５５はカラムアドレスデコード信号ＹＤＥＣ１に
よってオンオフ制御され、トランジスタ５４，５６はラ
イト選択信号ＷＳＥＬによってオンオフ制御されるよう
になっている。
【００４４】センスアンプ（ＳＡ１）３３1 は、２つの
ＰＭＯＳ型のトランジスタ５７，５８と２つのＮＭＯＳ
型のトランジスタ５９，６１とからなるいわゆるＣＭＯ
Ｓ（Complementary MOS)構造の増幅器である。２つのト
ランジスタ５７，５８のソースは相互に接続され、セン
スアンプ活性化信号ＳＡＨ１によってオンオフ制御され
るハイ側ゲートトランジスタ６２のドレイン・ソースを
介して電源線Ｖｃｃに接続されるようになっている。ト
ランジスタ５７のドレインは、トランジスタ５９のドレ
インに接続されると共に、トランジスタ５８，６１の相
互に接続されたゲートにも接続されている。同様に、ト
ランジスタ５８のドレインは、トランジスタ６１のドレ
インに接続されると共に、トランジスタ５７，５９の相
互に接続されたゲートにも接続されている。トランジス
タ５９，６１のソースは相互に接続され、センスアンプ
活性化信号ＳＡＬ１によってオンオフ制御されるロー側
ゲートトランジスタ６３のソース・ドレインを介して接
地接続されるようになっている。トランジスタ５７，５
９の相互接続されたゲートはビット線ＢＬ１に接続さ
れ、トランジスタ５８，６１の相互接続されたゲートは
ビット線ＢＬＢ１に接続されている。
ＰＭＯＳ型のトランジスタ５７，５８と２つのＮＭＯＳ
型のトランジスタ５９，６１とからなるいわゆるＣＭＯ
Ｓ（Complementary MOS)構造の増幅器である。２つのト
ランジスタ５７，５８のソースは相互に接続され、セン
スアンプ活性化信号ＳＡＨ１によってオンオフ制御され
るハイ側ゲートトランジスタ６２のドレイン・ソースを
介して電源線Ｖｃｃに接続されるようになっている。ト
ランジスタ５７のドレインは、トランジスタ５９のドレ
インに接続されると共に、トランジスタ５８，６１の相
互に接続されたゲートにも接続されている。同様に、ト
ランジスタ５８のドレインは、トランジスタ６１のドレ
インに接続されると共に、トランジスタ５７，５９の相
互に接続されたゲートにも接続されている。トランジス
タ５９，６１のソースは相互に接続され、センスアンプ
活性化信号ＳＡＬ１によってオンオフ制御されるロー側
ゲートトランジスタ６３のソース・ドレインを介して接
地接続されるようになっている。トランジスタ５７，５
９の相互接続されたゲートはビット線ＢＬ１に接続さ
れ、トランジスタ５８，６１の相互接続されたゲートは
ビット線ＢＬＢ１に接続されている。
【００４５】ビット線分離ゲート３４1 は、ビット線Ｂ
Ｌ１とＢＬ１′との間にソース・ドレイン接続されたト
ランジスタ６４、およびビット線ＢＬＢ１とＢＬＢ１′
との間にソース・ドレイン接続されたトランジスタ６５
からなり、センスアンプ選択信号ＳＥＬＳＡによってオ
ンオフ制御されるようになっている。
Ｌ１とＢＬ１′との間にソース・ドレイン接続されたト
ランジスタ６４、およびビット線ＢＬＢ１とＢＬＢ１′
との間にソース・ドレイン接続されたトランジスタ６５
からなり、センスアンプ選択信号ＳＥＬＳＡによってオ
ンオフ制御されるようになっている。
【００４６】センスアンプ（ＳＡ２）３５1 は、基本的
にセンスアンプ（ＳＡ１）３３1 と同様の構成である。
但し、このセンスアンプ３５1 では、ハイ側ゲートトラ
ンジスタおよびロー側ゲートトランジスタが、それぞれ
センスアンプ活性化信号ＳＡＨ２，ＳＡＬ２によってオ
ンオフ制御されるようになっている。
にセンスアンプ（ＳＡ１）３３1 と同様の構成である。
但し、このセンスアンプ３５1 では、ハイ側ゲートトラ
ンジスタおよびロー側ゲートトランジスタが、それぞれ
センスアンプ活性化信号ＳＡＨ２，ＳＡＬ２によってオ
ンオフ制御されるようになっている。
【００４７】リードゲート３６1 は、ビット線ＢＬ１′
およびＢＬＢ１′上にそれぞれソース・ドレイン接続に
より挿入された２つの型のトランジスタ６６，６７から
なり、これらの両トランジスタのゲートに入力されるカ
ラムアドレスデコード信号ＹＤＥＣ１によって開閉制御
されるようになっている。
およびＢＬＢ１′上にそれぞれソース・ドレイン接続に
より挿入された２つの型のトランジスタ６６，６７から
なり、これらの両トランジスタのゲートに入力されるカ
ラムアドレスデコード信号ＹＤＥＣ１によって開閉制御
されるようになっている。
【００４８】リード回路３７1 は、ソースを接地させる
と共にドレインをリードデータ線ＲＤに接続し、かつゲ
ートをリードゲート３６1 におけるトランジスタ６６の
ソース（またはドレイン）に接続したトランジスタ６８
と、ソースを接地させると共にドレインをリードデータ
線ＲＤＢに接続し、かつゲートをリードゲート３６1に
おけるトランジスタ６７のソース（またはドレイン）に
接続したトランジスタ７１とから構成される。このリー
ド回路３７1 は、リードゲート３６1 が開けられ、かつ
ビット線ＢＬ１′（またはＢＬＢ１′）がハイレベルの
ときに、予めハイレベルに設定されたリードデータ線Ｒ
Ｄ（またはＲＤＢ）を接地レベルに引き下げるよう動作
する。
と共にドレインをリードデータ線ＲＤに接続し、かつゲ
ートをリードゲート３６1 におけるトランジスタ６６の
ソース（またはドレイン）に接続したトランジスタ６８
と、ソースを接地させると共にドレインをリードデータ
線ＲＤＢに接続し、かつゲートをリードゲート３６1に
おけるトランジスタ６７のソース（またはドレイン）に
接続したトランジスタ７１とから構成される。このリー
ド回路３７1 は、リードゲート３６1 が開けられ、かつ
ビット線ＢＬ１′（またはＢＬＢ１′）がハイレベルの
ときに、予めハイレベルに設定されたリードデータ線Ｒ
Ｄ（またはＲＤＢ）を接地レベルに引き下げるよう動作
する。
【００４９】以上のような構成のＤＲＡＭの動作を図４
および図５と共に説明する。
および図５と共に説明する。
【００５０】最初に図４を参照してデータ読出時の動作
を説明する。ここでは、例えばメモリセル３１11からの
データ読出を行うものとする。
を説明する。ここでは、例えばメモリセル３１11からの
データ読出を行うものとする。
【００５１】リードサイクル中、ライト選択信号ＷＳＥ
Ｌはローレベルに固定され、ライト回路３２1 は非活性
状態を維持する。初期状態においては、センスアンプ選
択信号ＳＥＬＳＡ（図４（ｆ））をハイレベルにしてビ
ット線分離ゲート３４1 を開状態（トランジスタ６４，
６５をオン）に維持し、ビット線対（ＢＬ１，ＢＬＢ
１）とビット線対（ＢＬ１′，ＢＬＢ１′）とを相互に
接続しておく。この状態でビット線イコライズプリチャ
ージ信号ＢＬＥＰ（図４（ａ））をハイレベルにし、ビ
ット線イコライズプリチャージ回路３８1 によってビッ
ト線ＢＬ１，ＢＬＢ１，ＢＬ１′，ＢＬＢ１′の電位を
等しく（１／２）Ｖｃｃにイコライズした後、ビット線
イコライズプリチャージ信号ＢＬＥＰをローレベルにし
てこれらのビット線をフローティング状態にする。
Ｌはローレベルに固定され、ライト回路３２1 は非活性
状態を維持する。初期状態においては、センスアンプ選
択信号ＳＥＬＳＡ（図４（ｆ））をハイレベルにしてビ
ット線分離ゲート３４1 を開状態（トランジスタ６４，
６５をオン）に維持し、ビット線対（ＢＬ１，ＢＬＢ
１）とビット線対（ＢＬ１′，ＢＬＢ１′）とを相互に
接続しておく。この状態でビット線イコライズプリチャ
ージ信号ＢＬＥＰ（図４（ａ））をハイレベルにし、ビ
ット線イコライズプリチャージ回路３８1 によってビッ
ト線ＢＬ１，ＢＬＢ１，ＢＬ１′，ＢＬＢ１′の電位を
等しく（１／２）Ｖｃｃにイコライズした後、ビット線
イコライズプリチャージ信号ＢＬＥＰをローレベルにし
てこれらのビット線をフローティング状態にする。
【００５２】次に、ワード線ＷＬ１（図４（ｂ））をハ
イレベルにすると、メモリセル３１11のトランジスタ５
１がオンし、キャパシタ５２に蓄えられた電荷がビット
線ＢＬ１上に取り出される。ここでは、メモリセル３１
11にデータ“１”が記憶されていたものとすると、図４
（ｄ），（ｇ）に示すように、ビット線ＢＬ１，ＢＬ
１′の電位はビットＢＬＢ１，ＢＬＢ１′よりも高くな
る。但し、この時点ではその電位差は微小である。
イレベルにすると、メモリセル３１11のトランジスタ５
１がオンし、キャパシタ５２に蓄えられた電荷がビット
線ＢＬ１上に取り出される。ここでは、メモリセル３１
11にデータ“１”が記憶されていたものとすると、図４
（ｄ），（ｇ）に示すように、ビット線ＢＬ１，ＢＬ
１′の電位はビットＢＬＢ１，ＢＬＢ１′よりも高くな
る。但し、この時点ではその電位差は微小である。
【００５３】ここで、ワード線ＷＬ１と同時またはやや
遅れてセンスアンプ活性化信号ＳＡＨ１，ＳＡＨ２（図
４（ｃ），（ｅ））をハイレベルにすると共に、センス
アンプ活性化信号ＳＡＬ１，ＳＡＬ２をローレベルにす
ると、センスアンプ３３1 およびセンスアンプ３５1 が
共にセンシングを開始し、ビット線ＢＬ１，ＢＬ１′と
ビット線ＢＬＢ１，ＢＬＢ１′との電位差を拡大するよ
うに動作する。但し、この時点ではビット線ＢＬ１，Ｂ
Ｌ１′には、容量負荷の大きいメモリセル３１11が電気
的に接続されていると共に、ビット線自身の配線抵抗や
他のメモリセルの寄生容量等も付属しているため、増幅
速度は遅く、ビット線間の開きは緩やかである。
遅れてセンスアンプ活性化信号ＳＡＨ１，ＳＡＨ２（図
４（ｃ），（ｅ））をハイレベルにすると共に、センス
アンプ活性化信号ＳＡＬ１，ＳＡＬ２をローレベルにす
ると、センスアンプ３３1 およびセンスアンプ３５1 が
共にセンシングを開始し、ビット線ＢＬ１，ＢＬ１′と
ビット線ＢＬＢ１，ＢＬＢ１′との電位差を拡大するよ
うに動作する。但し、この時点ではビット線ＢＬ１，Ｂ
Ｌ１′には、容量負荷の大きいメモリセル３１11が電気
的に接続されていると共に、ビット線自身の配線抵抗や
他のメモリセルの寄生容量等も付属しているため、増幅
速度は遅く、ビット線間の開きは緩やかである。
【００５４】この状態で、センスアンプ選択信号ＳＥＬ
ＳＡをローレベルにしてビット線分離ゲート３４1 を閉
じる（トランジスタ６４，６５をオフする）と、ビット
線対（ＢＬ１′，ＢＬＢ１′）がビット線対（ＢＬ１，
ＢＬＢ１）から切り離される。これにより、ビット線対
（ＢＬ１′，ＢＬＢ１′）は、メモリセル３１11による
容量負荷がなくなると共に配線抵抗や寄生容量も少なく
なるため、図４（ｇ）に示すように、センスアンプ３５
1 による増幅作用によって急速にビット線間電位差が開
き、極めて短時間内に所定のリード電位差（Ｖｃｃ）に
達する。ここでカラムアドレスデコード信号ＹＤＥＣ１
（図４（ｈ））をハイレベルにすると、リードゲート３
６1 が開き（トランジスタ６６，６７がオン）、ビット
線ＢＬ１′，ＢＬＢ１′の各電位が、それぞれリード回
路３７1 のトランジスタ６８，７１のゲートに印加され
る。この例では、ビット線ＢＬ１がハイレベル、ビット
線対ＢＬＢ１がローレベルになるため、トランジスタ６
８のみオンし、リードデータ線ＲＤはローレベル（接地
レベル）になる一方、リードデータ線ＲＤＢは元のハイ
レベルに維持される（図４（ｉ））。このように、リー
ド専用のセンスアンプによってビット線間電位差を急速
に拡大することができるため、ワード線によってロウア
ドレスを指定してからデータが読み出されるまでのリー
ドアクセス時間を効果的に短縮することができる。
ＳＡをローレベルにしてビット線分離ゲート３４1 を閉
じる（トランジスタ６４，６５をオフする）と、ビット
線対（ＢＬ１′，ＢＬＢ１′）がビット線対（ＢＬ１，
ＢＬＢ１）から切り離される。これにより、ビット線対
（ＢＬ１′，ＢＬＢ１′）は、メモリセル３１11による
容量負荷がなくなると共に配線抵抗や寄生容量も少なく
なるため、図４（ｇ）に示すように、センスアンプ３５
1 による増幅作用によって急速にビット線間電位差が開
き、極めて短時間内に所定のリード電位差（Ｖｃｃ）に
達する。ここでカラムアドレスデコード信号ＹＤＥＣ１
（図４（ｈ））をハイレベルにすると、リードゲート３
６1 が開き（トランジスタ６６，６７がオン）、ビット
線ＢＬ１′，ＢＬＢ１′の各電位が、それぞれリード回
路３７1 のトランジスタ６８，７１のゲートに印加され
る。この例では、ビット線ＢＬ１がハイレベル、ビット
線対ＢＬＢ１がローレベルになるため、トランジスタ６
８のみオンし、リードデータ線ＲＤはローレベル（接地
レベル）になる一方、リードデータ線ＲＤＢは元のハイ
レベルに維持される（図４（ｉ））。このように、リー
ド専用のセンスアンプによってビット線間電位差を急速
に拡大することができるため、ワード線によってロウア
ドレスを指定してからデータが読み出されるまでのリー
ドアクセス時間を効果的に短縮することができる。
【００５５】一方、ビット線分離ゲート３４1 によって
切り離されたビット線対（ＢＬ１，ＢＬＢ１）では、図
４（ｄ）に示すように、通常のリストア動作が行われ
る。すなわち、ビット線ＢＬ１は、容量負荷の大きいメ
モリセル３１11と電気的に接続されていると共に、それ
自身の配線抵抗やメモリセルの寄生容量等の負荷を伴っ
ているため、ビット線ＢＬ１とＢＬＢ１との電位差は、
センスアンプ３３1 によって緩やかに拡大増幅されるの
である。そして、両ビット線間の開きが所定値（Ｖｃ
ｃ）になるのに十分な時間の経過後、ワード線ＷＬ１を
ローレベルにして（図４（ｂ））、メモリセル３１11の
トランジスタ５１をオフし、リストアを終了する。この
ように、リストア用のセンスアンプ３３1 は、通常のサ
イクル内で比較的緩やかにセンシング（増幅）を行い、
リストアを行うため、センシングによる電源から接地へ
のノイズの発生が抑制され、低電圧動作が安定化する。
切り離されたビット線対（ＢＬ１，ＢＬＢ１）では、図
４（ｄ）に示すように、通常のリストア動作が行われ
る。すなわち、ビット線ＢＬ１は、容量負荷の大きいメ
モリセル３１11と電気的に接続されていると共に、それ
自身の配線抵抗やメモリセルの寄生容量等の負荷を伴っ
ているため、ビット線ＢＬ１とＢＬＢ１との電位差は、
センスアンプ３３1 によって緩やかに拡大増幅されるの
である。そして、両ビット線間の開きが所定値（Ｖｃ
ｃ）になるのに十分な時間の経過後、ワード線ＷＬ１を
ローレベルにして（図４（ｂ））、メモリセル３１11の
トランジスタ５１をオフし、リストアを終了する。この
ように、リストア用のセンスアンプ３３1 は、通常のサ
イクル内で比較的緩やかにセンシング（増幅）を行い、
リストアを行うため、センシングによる電源から接地へ
のノイズの発生が抑制され、低電圧動作が安定化する。
【００５６】最後に、再びビット線イコライズプリチャ
ージ信号ＢＬＥＰ（図４（ａ））をハイレベルにしてビ
ット線イコライズプリチャージ回路３８1 を活性化させ
ると共に、センスアンプ選択信号ＳＥＬＳＡ（図４
（ｆ））をハイレベルにしてビット線分離ゲート３４1
を開き、ビット線対（ＢＬ１，ＢＬＢ１）および（ＢＬ
１′，ＢＬＢ１′）のイコライズ・プリチャージを行
う。これにより、１つのリードサイクルが終了する。
ージ信号ＢＬＥＰ（図４（ａ））をハイレベルにしてビ
ット線イコライズプリチャージ回路３８1 を活性化させ
ると共に、センスアンプ選択信号ＳＥＬＳＡ（図４
（ｆ））をハイレベルにしてビット線分離ゲート３４1
を開き、ビット線対（ＢＬ１，ＢＬＢ１）および（ＢＬ
１′，ＢＬＢ１′）のイコライズ・プリチャージを行
う。これにより、１つのリードサイクルが終了する。
【００５７】次に、図５を参照してデータ書込時の動作
を説明する。ここでは、例えばメモリセル３１11にデー
タ“０”を書き込むものとし、図５（ｄ）に示すよう
に、予めライトデータ線ＷＤをローレベルに、ライトデ
ータ線ＷＤＢをハイレベルにしておく。
を説明する。ここでは、例えばメモリセル３１11にデー
タ“０”を書き込むものとし、図５（ｄ）に示すよう
に、予めライトデータ線ＷＤをローレベルに、ライトデ
ータ線ＷＤＢをハイレベルにしておく。
【００５８】初期状態からビット線イコライズプリチャ
ージの段階まではデータ読出時と同様である。すなわ
ち、当初、センスアンプ選択信号ＳＥＬＳＡ（図５
（ｉ））をハイレベルにしてビット線分離ゲート３４1
を開状態に維持し、ビット線対（ＢＬ１，ＢＬＢ１）と
ビット線対（ＢＬ１′，ＢＬＢ１′）とを相互に接続し
ておく。この状態でビット線イコライズプリチャージ信
号ＢＬＥＰ（図５（ａ））をハイレベルにし、ビット線
ＢＬ１，ＢＬＢ１，ＢＬ１′，ＢＬＢ１′の電位を等し
く（１／２）Ｖｃｃにイコライズした後、ビット線イコ
ライズプリチャージ信号ＢＬＥＰをローレベルにして、
これらのビット線をフローティング状態にする。
ージの段階まではデータ読出時と同様である。すなわ
ち、当初、センスアンプ選択信号ＳＥＬＳＡ（図５
（ｉ））をハイレベルにしてビット線分離ゲート３４1
を開状態に維持し、ビット線対（ＢＬ１，ＢＬＢ１）と
ビット線対（ＢＬ１′，ＢＬＢ１′）とを相互に接続し
ておく。この状態でビット線イコライズプリチャージ信
号ＢＬＥＰ（図５（ａ））をハイレベルにし、ビット線
ＢＬ１，ＢＬＢ１，ＢＬ１′，ＢＬＢ１′の電位を等し
く（１／２）Ｖｃｃにイコライズした後、ビット線イコ
ライズプリチャージ信号ＢＬＥＰをローレベルにして、
これらのビット線をフローティング状態にする。
【００５９】次にワード線ＷＬ１（図５（ｂ））をハイ
レベルにすると、メモリセル３１11のキャパシタ５２に
蓄えられた電荷がビット線ＢＬ上に取り出される。例え
ば、メモリセル３１11にデータ“１”が記憶されていた
ものとすると、図５（ｇ），（ｊ）に示すように、ビッ
ト線ＢＬ１，ＢＬ１′の電位はビットＢＬＢ１，ＢＬＢ
１′よりもわずかに高くなる。
レベルにすると、メモリセル３１11のキャパシタ５２に
蓄えられた電荷がビット線ＢＬ上に取り出される。例え
ば、メモリセル３１11にデータ“１”が記憶されていた
ものとすると、図５（ｇ），（ｊ）に示すように、ビッ
ト線ＢＬ１，ＢＬ１′の電位はビットＢＬＢ１，ＢＬＢ
１′よりもわずかに高くなる。
【００６０】ここで、ワード線ＷＬ１と同時またはやや
遅れてセンスアンプ活性化信号ＳＡＨ１，ＳＡＨ２（図
５（ｃ），（ｈ））をハイレベル（センスアンプ活性化
信号ＳＡＬ１，ＳＡＬ２はローレベル）にすると、セン
スアンプ３３1 および３５1が共にセンシングを開始
し、ビット線ＢＬ１，ＢＬ１′とビット線ＢＬＢ１，Ｂ
ＬＢ１′との電位差が緩やかに拡大する。
遅れてセンスアンプ活性化信号ＳＡＨ１，ＳＡＨ２（図
５（ｃ），（ｈ））をハイレベル（センスアンプ活性化
信号ＳＡＬ１，ＳＡＬ２はローレベル）にすると、セン
スアンプ３３1 および３５1が共にセンシングを開始
し、ビット線ＢＬ１，ＢＬ１′とビット線ＢＬＢ１，Ｂ
ＬＢ１′との電位差が緩やかに拡大する。
【００６１】この状態で、センスアンプ選択信号ＳＥＬ
ＳＡをローレベルにしてビット線分離ゲート３４1 を閉
じ、ビット線対（ＢＬ１′，ＢＬＢ１′）をビット線対
（ＢＬ１，ＢＬＢ１）から切り離すと、ビット線対（Ｂ
Ｌ１′，ＢＬＢ１′）は、図５（ｊ）に示すように、セ
ンスアンプ３５1 による増幅作用によって急速にビット
線間の電位差が開く。
ＳＡをローレベルにしてビット線分離ゲート３４1 を閉
じ、ビット線対（ＢＬ１′，ＢＬＢ１′）をビット線対
（ＢＬ１，ＢＬＢ１）から切り離すと、ビット線対（Ｂ
Ｌ１′，ＢＬＢ１′）は、図５（ｊ）に示すように、セ
ンスアンプ３５1 による増幅作用によって急速にビット
線間の電位差が開く。
【００６２】一方、ビット線分離ゲート３４1 によって
切り離されたビット線対（ＢＬ１，ＢＬＢ１）では、図
５（ｇ）に示すように、両ビット線間の電位差がセンス
アンプ３３1 によって緩やかに拡大増幅される。ここで
はビットＢＬ１がハイ、ＢＬＢ１がローとなるように増
幅が行われる。そして、所定時間経過したところでカラ
ムアドレスデコード信号ＹＤＥＣ１およびライト選択信
号ＷＳＥＬを共にハイレベルにすると（図５（ｅ），
（ｆ））、ライトデータ線ＷＤ、ＷＤＢ上のデータ
（“１”，“０”）に対応してビット線ＢＬ１がロー、
ＢＬＢ１がハイに変化し、その変化後の電位差がさらに
増幅される。そして、この電位差がＶｃｃとなるのに十
分な時間の経過後、ワード線ＷＬ１およびセンスアンプ
活性化信号ＳＡＨ１，ＳＡＨ２をローレベルにし（図５
（ｂ），（ｃ），（ｈ））、リストア動作を終了する。
切り離されたビット線対（ＢＬ１，ＢＬＢ１）では、図
５（ｇ）に示すように、両ビット線間の電位差がセンス
アンプ３３1 によって緩やかに拡大増幅される。ここで
はビットＢＬ１がハイ、ＢＬＢ１がローとなるように増
幅が行われる。そして、所定時間経過したところでカラ
ムアドレスデコード信号ＹＤＥＣ１およびライト選択信
号ＷＳＥＬを共にハイレベルにすると（図５（ｅ），
（ｆ））、ライトデータ線ＷＤ、ＷＤＢ上のデータ
（“１”，“０”）に対応してビット線ＢＬ１がロー、
ＢＬＢ１がハイに変化し、その変化後の電位差がさらに
増幅される。そして、この電位差がＶｃｃとなるのに十
分な時間の経過後、ワード線ＷＬ１およびセンスアンプ
活性化信号ＳＡＨ１，ＳＡＨ２をローレベルにし（図５
（ｂ），（ｃ），（ｈ））、リストア動作を終了する。
【００６３】このように、データ書込の場合、リストア
用のセンスアンプ３３1 は、通常のサイクル内で比較的
緩やかにセンシングを行い、リストアを行うため、セン
シングによる電源・接地間ノイズの発生が抑制される。
用のセンスアンプ３３1 は、通常のサイクル内で比較的
緩やかにセンシングを行い、リストアを行うため、セン
シングによる電源・接地間ノイズの発生が抑制される。
【００６４】最後に、再びビット線イコライズプリチャ
ージ信号ＢＬＥＰ（図５（ａ））をハイレベルにしてビ
ット線イコライズプリチャージ回路３８1 を活性化させ
ると共に、センスアンプ選択信号ＳＥＬＳＡ（図５
（ｉ））をハイレベルにしてビット線分離ゲート３４1
を開き、ビット線対（ＢＬ１，ＢＬＢ１）および（ＢＬ
１′，ＢＬＢ１′）のプリチャージを行う。これによ
り、１つのライトサイクルが終了する。
ージ信号ＢＬＥＰ（図５（ａ））をハイレベルにしてビ
ット線イコライズプリチャージ回路３８1 を活性化させ
ると共に、センスアンプ選択信号ＳＥＬＳＡ（図５
（ｉ））をハイレベルにしてビット線分離ゲート３４1
を開き、ビット線対（ＢＬ１，ＢＬＢ１）および（ＢＬ
１′，ＢＬＢ１′）のプリチャージを行う。これによ
り、１つのライトサイクルが終了する。
【００６５】なお、本実施例では、データ書込時におい
ても、センスアンプ３５1 が活性化されてビット線ＢＬ
１′とＢＬＢ１′との間の電位差の増幅が行われ、カラ
ムアドレスデコード信号ＹＤＥＣ１がハイレベルになる
タイミングでリードゲート３６1 が開くため、データ読
出も同時に可能となる。すなわち、メモリセル３１11か
らデータを読み出すと同時に、その同一のメモリセル３
１11に新たなデータを書き込むことが可能となる。
ても、センスアンプ３５1 が活性化されてビット線ＢＬ
１′とＢＬＢ１′との間の電位差の増幅が行われ、カラ
ムアドレスデコード信号ＹＤＥＣ１がハイレベルになる
タイミングでリードゲート３６1 が開くため、データ読
出も同時に可能となる。すなわち、メモリセル３１11か
らデータを読み出すと同時に、その同一のメモリセル３
１11に新たなデータを書き込むことが可能となる。
【００６６】これに対し、データの書込の際には読出し
を行わないようにするには、センスアンプ活性化信号Ｓ
ＡＨ２をローレベルのままにしてセンスアンプ３５1 を
非活性状態に維持するようにすればよい。これにより、
センスアンプ３５1 のセンシングで消費される電流を省
くことができる。
を行わないようにするには、センスアンプ活性化信号Ｓ
ＡＨ２をローレベルのままにしてセンスアンプ３５1 を
非活性状態に維持するようにすればよい。これにより、
センスアンプ３５1 のセンシングで消費される電流を省
くことができる。
【００６７】図６は、本発明の他の実施例に係るＤＲＡ
Ｍの要部を表すものである。ここでは、１つのビット線
対に係わる回路を表している。この回路は、各ビット線
対ごとにメモリアレイを左右２つのブロックに分け、各
ブロックごとにデータリストア用の共通のセンスアンプ
を配置すると共に、両ブロックの中間部にデータ読出用
のセンスアンプを配置し、このデータ読出用センスアン
プを左右両ブロックで共用するように構成されている。
具体的には、この回路は、ビット線対の中央部に配置さ
れた共通センスアンプ部８０、ビット線対の左手（便宜
上、図の左側を指す）に配置された左メモリアレイ部９
０、ビット線対の右手（便宜上、図の右側を指す）に配
置された右メモリアレイ部１００、共通センスアンプ部
８０と左メモリアレイ部９０との間に設けられた左分離
ゲート１１１、および共通センスアンプ部８０と右メモ
リアレイ部１００との間に設けられた右分離ゲート１１
２から構成される。
Ｍの要部を表すものである。ここでは、１つのビット線
対に係わる回路を表している。この回路は、各ビット線
対ごとにメモリアレイを左右２つのブロックに分け、各
ブロックごとにデータリストア用の共通のセンスアンプ
を配置すると共に、両ブロックの中間部にデータ読出用
のセンスアンプを配置し、このデータ読出用センスアン
プを左右両ブロックで共用するように構成されている。
具体的には、この回路は、ビット線対の中央部に配置さ
れた共通センスアンプ部８０、ビット線対の左手（便宜
上、図の左側を指す）に配置された左メモリアレイ部９
０、ビット線対の右手（便宜上、図の右側を指す）に配
置された右メモリアレイ部１００、共通センスアンプ部
８０と左メモリアレイ部９０との間に設けられた左分離
ゲート１１１、および共通センスアンプ部８０と右メモ
リアレイ部１００との間に設けられた右分離ゲート１１
２から構成される。
【００６８】共通センスアンプ部８０は、共通センスア
ンプ（ＳＡＣ）８１、トランジスタ８２，８３とアンド
ゲート８４とＥＸＯＲ（排他的論理和）ゲート８５とか
らなるライト回路、およびトランジスタ８６，８７，８
８，８９からなるリード回路を含んでいる。
ンプ（ＳＡＣ）８１、トランジスタ８２，８３とアンド
ゲート８４とＥＸＯＲ（排他的論理和）ゲート８５とか
らなるライト回路、およびトランジスタ８６，８７，８
８，８９からなるリード回路を含んでいる。
【００６９】共通センスアンプ８１は図３におけるセン
スアンプ３３1 （および３５1 ）と同一の構成であり、
この共通センスアンプ部８０におけるビット線ＢＬＣと
ＢＬＢＣとの間に生じた電位差を拡大増幅するよう動作
する。
スアンプ３３1 （および３５1 ）と同一の構成であり、
この共通センスアンプ部８０におけるビット線ＢＬＣと
ＢＬＢＣとの間に生じた電位差を拡大増幅するよう動作
する。
【００７０】ライト回路を構成するトランジスタ８２
は、ライトデータ線ＷＤとビット線ＢＬＣとの間を開閉
するためのゲートトランジスタであり、トランジスタ８
３は、ライトデータ線ＷＤＢとビット線ＢＬＢＣとの間
を開閉するためのゲートトランジスタである。これらの
両トランジスタはアンドゲート８４の出力によってオン
オフ制御されるようになっている。アンドゲート８４に
は、カラムアドレスデコード信号ＹＤＥＣ、ライト選択
信号ＷＳＥＬのほか、右分離信号ＳＥＬＲと左分離信号
ＳＥＬＬとを入力とするＥＸＯＲゲート８５の出力が入
力される。右分離信号ＳＥＬＲは右分離ゲート１１２の
開閉を制御するためのものであり、左分離信号ＳＥＬＬ
は左分離ゲート１１１の開閉を制御するためのものであ
る。
は、ライトデータ線ＷＤとビット線ＢＬＣとの間を開閉
するためのゲートトランジスタであり、トランジスタ８
３は、ライトデータ線ＷＤＢとビット線ＢＬＢＣとの間
を開閉するためのゲートトランジスタである。これらの
両トランジスタはアンドゲート８４の出力によってオン
オフ制御されるようになっている。アンドゲート８４に
は、カラムアドレスデコード信号ＹＤＥＣ、ライト選択
信号ＷＳＥＬのほか、右分離信号ＳＥＬＲと左分離信号
ＳＥＬＬとを入力とするＥＸＯＲゲート８５の出力が入
力される。右分離信号ＳＥＬＲは右分離ゲート１１２の
開閉を制御するためのものであり、左分離信号ＳＥＬＬ
は左分離ゲート１１１の開閉を制御するためのものであ
る。
【００７１】リード回路を構成するトランジスタ８８
は、リードデータ線ＲＤと接地との間に接続されたゲー
トトランジスタであり、トランジスタ８９はリードデー
タ線ＲＤＢと接地との間に接続されたゲートトランジス
タである。トランジスタ８６はビット線ＢＬＣとトラン
ジスタ８８のゲートとの間に接続されたゲートトランジ
スタであり、トランジスタ８７はビット線ＢＬＢＣとト
ランジスタ８９のゲートとの間に接続されたゲートトラ
ンジスタである。このうち、トランジスタ８６，８７
は、共にカラムアドレスデコード信号ＹＤＥＣによって
オンオフ制御され、トランジスタ８８，８９は、それぞ
れトランジスタ８６，８７を介して与えられるビット線
ＢＬＣ，ＢＬＢＣの電位によってオンオフ制御されるよ
うになっている。
は、リードデータ線ＲＤと接地との間に接続されたゲー
トトランジスタであり、トランジスタ８９はリードデー
タ線ＲＤＢと接地との間に接続されたゲートトランジス
タである。トランジスタ８６はビット線ＢＬＣとトラン
ジスタ８８のゲートとの間に接続されたゲートトランジ
スタであり、トランジスタ８７はビット線ＢＬＢＣとト
ランジスタ８９のゲートとの間に接続されたゲートトラ
ンジスタである。このうち、トランジスタ８６，８７
は、共にカラムアドレスデコード信号ＹＤＥＣによって
オンオフ制御され、トランジスタ８８，８９は、それぞ
れトランジスタ８６，８７を介して与えられるビット線
ＢＬＣ，ＢＬＢＣの電位によってオンオフ制御されるよ
うになっている。
【００７２】左メモリアレイ部９０は、左センスアンプ
９１と、メモリセル９２1 ，９２2等と、ビット線イコ
ライズプリチャージ回路９３とを含んでいる。左センス
アンプ９１は、図３のセンスアンプ３３1 と同一の構成
であり、この左メモリセル部９０におけるビット線ＢＬ
ＬとＢＬＢＬとの間に生じた電位差を拡大増幅するよう
動作する。メモリセル９２1 は、図３のメモリセル３１
11と同一構成であり、左ワード線ＷＬ１Ｌとビット線Ｂ
ＬＬとの交差位置に配置されている。ビット線イコライ
ズプリチャージ回路９３は、図２におけるビット線イコ
ライズプリチャージ回路３８1 と同一構成であり、ビッ
ト線イコライズプリチャージ信号ＢＬＥＰによってビッ
ト線対（ＢＬＬ，ＢＬＢＬ）を等しく（１／２）Ｖｃｃ
にプリチャージする。
９１と、メモリセル９２1 ，９２2等と、ビット線イコ
ライズプリチャージ回路９３とを含んでいる。左センス
アンプ９１は、図３のセンスアンプ３３1 と同一の構成
であり、この左メモリセル部９０におけるビット線ＢＬ
ＬとＢＬＢＬとの間に生じた電位差を拡大増幅するよう
動作する。メモリセル９２1 は、図３のメモリセル３１
11と同一構成であり、左ワード線ＷＬ１Ｌとビット線Ｂ
ＬＬとの交差位置に配置されている。ビット線イコライ
ズプリチャージ回路９３は、図２におけるビット線イコ
ライズプリチャージ回路３８1 と同一構成であり、ビッ
ト線イコライズプリチャージ信号ＢＬＥＰによってビッ
ト線対（ＢＬＬ，ＢＬＢＬ）を等しく（１／２）Ｖｃｃ
にプリチャージする。
【００７３】右メモリアレイ部１００もまた左メモリア
レイ部９０と同様の構成となっている。すなわち、右メ
モリアレイ部１００は、右センスアンプ１０１と、メモ
リセル１０２1 ，１０２2 等と、ビット線イコライズプ
リチャージ回路１０３とを含んでいる。右センスアンプ
１０１は、図３のセンスアンプ３３1 と同一の構成であ
り、ビット線ＢＬＲとＢＬＢＲとの間に生じた電位差を
拡大増幅するよう動作する。メモリセル１０２1 は、図
３のメモリセル３１11と同一構成であり、右ワード線Ｗ
Ｌ１Ｒとビット線ＢＬＲとの交差位置に配置されてい
る。ビット線イコライズプリチャージ回路１０３は、図
２におけるビット線イコライズプリチャージ回路３８1
と同一構成であり、ビット線イコライズプリチャージ信
号ＢＬＥＰによってビット線対（ＢＬＲ，ＢＬＢＲ）を
等しく（１／２）Ｖｃｃにプリチャージする。
レイ部９０と同様の構成となっている。すなわち、右メ
モリアレイ部１００は、右センスアンプ１０１と、メモ
リセル１０２1 ，１０２2 等と、ビット線イコライズプ
リチャージ回路１０３とを含んでいる。右センスアンプ
１０１は、図３のセンスアンプ３３1 と同一の構成であ
り、ビット線ＢＬＲとＢＬＢＲとの間に生じた電位差を
拡大増幅するよう動作する。メモリセル１０２1 は、図
３のメモリセル３１11と同一構成であり、右ワード線Ｗ
Ｌ１Ｒとビット線ＢＬＲとの交差位置に配置されてい
る。ビット線イコライズプリチャージ回路１０３は、図
２におけるビット線イコライズプリチャージ回路３８1
と同一構成であり、ビット線イコライズプリチャージ信
号ＢＬＥＰによってビット線対（ＢＬＲ，ＢＬＢＲ）を
等しく（１／２）Ｖｃｃにプリチャージする。
【００７４】本実施例のＤＲＡＭは、このようなビット
線対に係る回路がカラム方向に多数配置されて構成され
る。
線対に係る回路がカラム方向に多数配置されて構成され
る。
【００７５】以上のような構成のＤＲＡＭの動作を図７
および図８と共に説明する。
および図８と共に説明する。
【００７６】このＤＲＡＭの動作は、基本的には図３の
回路の動作と同様であるが、アクセス動作に先立って左
分離ゲート１１１または右分離ゲート１１２を閉じて左
メモリアレイ部９０または右メモリアレイ部１００を切
り離す点で異なる。
回路の動作と同様であるが、アクセス動作に先立って左
分離ゲート１１１または右分離ゲート１１２を閉じて左
メモリアレイ部９０または右メモリアレイ部１００を切
り離す点で異なる。
【００７７】まず、図７を参照してデータ読出時の動作
を説明する。ここでは、例えば、左メモリアレイ部９０
のメモリセル９２1 にデータ“１”が記憶されているも
のとし、これを読み出す場合について説明する。
を説明する。ここでは、例えば、左メモリアレイ部９０
のメモリセル９２1 にデータ“１”が記憶されているも
のとし、これを読み出す場合について説明する。
【００７８】図７（ｇ）に示すように、リードサイクル
中、ライト選択信号ＷＳＥＬはローレベルに固定してト
ランジスタ８２，８３をオフ状態に維持し、ライトデー
タ線対（ＷＤ，ＷＤＢ）を回路から隔離しておく。初期
状態においては、センスアンプ選択信号ＳＥＬＬ，ＳＥ
ＬＲ（図７（ｃ），（ｄ））を共にハイレベルにして左
分離ゲート１１１および右分離ゲート１１２を開状態に
維持し、ビット線対（ＢＬＣ，ＢＬＢＣ）、ビット線対
（ＢＬＬ，ＢＬＢＬ）および（ＢＬＲ，ＢＬＢＲ）を相
互に接続しておく。この状態でビット線イコライズプリ
チャージ信号ＢＬＥＰ（図７（ａ））をハイレベルに
し、ビット線イコライズプリチャージ回路９３，１０３
によってビット線ＢＬＣ，ＢＬＢＣ，ＢＬＬ，ＢＬＢ
Ｌ，ＢＬＲ，ＢＬＢＲの電位をすべて等しく（１／２）
Ｖｃｃにイコライズした後、ビット線イコライズプリチ
ャージ信号ＢＬＥＰをローレベルにしてこれらのビット
線をフローティング状態にする。
中、ライト選択信号ＷＳＥＬはローレベルに固定してト
ランジスタ８２，８３をオフ状態に維持し、ライトデー
タ線対（ＷＤ，ＷＤＢ）を回路から隔離しておく。初期
状態においては、センスアンプ選択信号ＳＥＬＬ，ＳＥ
ＬＲ（図７（ｃ），（ｄ））を共にハイレベルにして左
分離ゲート１１１および右分離ゲート１１２を開状態に
維持し、ビット線対（ＢＬＣ，ＢＬＢＣ）、ビット線対
（ＢＬＬ，ＢＬＢＬ）および（ＢＬＲ，ＢＬＢＲ）を相
互に接続しておく。この状態でビット線イコライズプリ
チャージ信号ＢＬＥＰ（図７（ａ））をハイレベルに
し、ビット線イコライズプリチャージ回路９３，１０３
によってビット線ＢＬＣ，ＢＬＢＣ，ＢＬＬ，ＢＬＢ
Ｌ，ＢＬＲ，ＢＬＢＲの電位をすべて等しく（１／２）
Ｖｃｃにイコライズした後、ビット線イコライズプリチ
ャージ信号ＢＬＥＰをローレベルにしてこれらのビット
線をフローティング状態にする。
【００７９】次に、センスアンプ選択信号ＳＥＬＲをロ
ーレベルにして（図７（ｄ））、右分離ゲート１１２を
閉じ、右メモリアレイ部１００を切り離す。これ以降は
図３の場合と同様である。すなわち、ワード線ＷＬ１Ｌ
（図７（ｂ））をハイレベルにしてメモリセル９２1 の
データをビット線ＢＬＬ上に取り出す。これにより、図
７（ｅ），（ｆ）に示すように、ビット線ＢＬＬ，ＢＬ
Ｃの電位はビットＢＬＢＬ，ＢＬＢＣよりもわずかに高
くなる。ここで、共通センスアンプ８１および左センス
アンプ９１を共に活性化させると、ビット線ＢＬＬ，Ｂ
ＬＣとビット線ＢＬＢＬ，ＢＬＢＣとの電位差の拡大増
幅が開始する。
ーレベルにして（図７（ｄ））、右分離ゲート１１２を
閉じ、右メモリアレイ部１００を切り離す。これ以降は
図３の場合と同様である。すなわち、ワード線ＷＬ１Ｌ
（図７（ｂ））をハイレベルにしてメモリセル９２1 の
データをビット線ＢＬＬ上に取り出す。これにより、図
７（ｅ），（ｆ）に示すように、ビット線ＢＬＬ，ＢＬ
Ｃの電位はビットＢＬＢＬ，ＢＬＢＣよりもわずかに高
くなる。ここで、共通センスアンプ８１および左センス
アンプ９１を共に活性化させると、ビット線ＢＬＬ，Ｂ
ＬＣとビット線ＢＬＢＬ，ＢＬＢＣとの電位差の拡大増
幅が開始する。
【００８０】この状態で、センスアンプ選択信号ＳＥＬ
Ｌをローレベルにして左分離ゲート１１１を閉じると、
ビット線対（ＢＬＬ，ＢＬＢＬ）がビット線対（ＢＬ
Ｃ，ＢＬＢＣ）から切り離される。これにより、ビット
線対（ＢＬＣ，ＢＬＢＣ）は、容量負荷や配線抵抗が少
なくなるため、図７（ｆ）に示すように、共通センスア
ンプ８１による増幅作用によって急速にビット線間電位
差が開き、極めて短時間内に所定のリード電位差（Ｖｃ
ｃ）に達する。ここでカラムアドレスデコード信号ＹＤ
ＥＣ（図７（ｈ））をハイレベルにすると、トランジス
タ８６，８７がオンし、ビット線ＢＬＣ，ＢＬＢＣの各
電位が、それぞれトランジスタ８８，８９のゲートに印
加される。この例では、ビット線ＢＬＣがハイレベル、
ビット線対ＢＬＢＣがローレベルになっているため、ト
ランジスタ８８のみオンし、リードデータ線ＲＤはロー
（接地）レベルとなる一方、リードデータ線ＲＤＢは元
のハイレベルに維持される（図７（ｉ））。
Ｌをローレベルにして左分離ゲート１１１を閉じると、
ビット線対（ＢＬＬ，ＢＬＢＬ）がビット線対（ＢＬ
Ｃ，ＢＬＢＣ）から切り離される。これにより、ビット
線対（ＢＬＣ，ＢＬＢＣ）は、容量負荷や配線抵抗が少
なくなるため、図７（ｆ）に示すように、共通センスア
ンプ８１による増幅作用によって急速にビット線間電位
差が開き、極めて短時間内に所定のリード電位差（Ｖｃ
ｃ）に達する。ここでカラムアドレスデコード信号ＹＤ
ＥＣ（図７（ｈ））をハイレベルにすると、トランジス
タ８６，８７がオンし、ビット線ＢＬＣ，ＢＬＢＣの各
電位が、それぞれトランジスタ８８，８９のゲートに印
加される。この例では、ビット線ＢＬＣがハイレベル、
ビット線対ＢＬＢＣがローレベルになっているため、ト
ランジスタ８８のみオンし、リードデータ線ＲＤはロー
（接地）レベルとなる一方、リードデータ線ＲＤＢは元
のハイレベルに維持される（図７（ｉ））。
【００８１】一方、左分離ゲート１１１によって切り離
されたビット線対（ＢＬＬ，ＢＬＢＬ）では、図７
（ｅ）に示すように、通常のリストア動作が行われる。
すなわち、ビット線ＢＬＬとＢＬＢＬとの電位差は、左
センスアンプ９１によって緩やかに拡大増幅され、両ビ
ット線間の開きが所定値（Ｖｃｃ）となるのに十分な時
間の経過後、ワード線ＷＬ１Ｌをローレベルにすること
によって（図７（ｂ））、リストアを終了する。
されたビット線対（ＢＬＬ，ＢＬＢＬ）では、図７
（ｅ）に示すように、通常のリストア動作が行われる。
すなわち、ビット線ＢＬＬとＢＬＢＬとの電位差は、左
センスアンプ９１によって緩やかに拡大増幅され、両ビ
ット線間の開きが所定値（Ｖｃｃ）となるのに十分な時
間の経過後、ワード線ＷＬ１Ｌをローレベルにすること
によって（図７（ｂ））、リストアを終了する。
【００８２】最後に、センスアンプ選択信号ＳＥＬＬお
よびＳＥＬＲ（図７（ｃ），（ｄ））をハイレベルに戻
してすべてのビット線対同士を接続すると共に、ビット
線イコライズプリチャージ信号ＢＬＥＰ（図７（ａ））
をハイレベルにして、ビット線イコライズプリチャージ
回路９３，１０３を活性化させ、すべてのビット線対の
プリチャージを行う。これにより、１つのリードサイク
ルが終了する。
よびＳＥＬＲ（図７（ｃ），（ｄ））をハイレベルに戻
してすべてのビット線対同士を接続すると共に、ビット
線イコライズプリチャージ信号ＢＬＥＰ（図７（ａ））
をハイレベルにして、ビット線イコライズプリチャージ
回路９３，１０３を活性化させ、すべてのビット線対の
プリチャージを行う。これにより、１つのリードサイク
ルが終了する。
【００８３】なお、右メモリアレイ部１００のメモリセ
ルからデータを読み出す場合は、センスアンプ選択信号
ＳＥＬＬとＳＥＬＲのタイミングを逆にし、ワード線Ｗ
Ｌ１Ｌのかわりにワード線ＷＬ１Ｒを制御すれば、左メ
モリアレイ部９０の場合と同様の手順で読み出すことが
できる。
ルからデータを読み出す場合は、センスアンプ選択信号
ＳＥＬＬとＳＥＬＲのタイミングを逆にし、ワード線Ｗ
Ｌ１Ｌのかわりにワード線ＷＬ１Ｒを制御すれば、左メ
モリアレイ部９０の場合と同様の手順で読み出すことが
できる。
【００８４】このように、本実施例では、リード専用の
センスアンプによってビット線間電位差を急速に拡大し
てリードアクセス時間を効果的に短縮することができる
ほか、各ビット線対内でリード用センスアンプを共用で
きるので、メモリアレイを左右２つのブロックに分けて
大容量のメモリを構成する場合であっても、配置するリ
ード用センスアンプが少なくて済む。
センスアンプによってビット線間電位差を急速に拡大し
てリードアクセス時間を効果的に短縮することができる
ほか、各ビット線対内でリード用センスアンプを共用で
きるので、メモリアレイを左右２つのブロックに分けて
大容量のメモリを構成する場合であっても、配置するリ
ード用センスアンプが少なくて済む。
【００８５】次に、図８を参照してデータ書込時の動作
を説明する。ここでは、例えば左メモリアレイ部９０の
メモリセル９２1 にデータ“０”を書き込むものとし、
予めライトデータ線ＷＤをローレベルにし、ライトデー
タ線ＷＤＢをハイレベルにしておく。
を説明する。ここでは、例えば左メモリアレイ部９０の
メモリセル９２1 にデータ“０”を書き込むものとし、
予めライトデータ線ＷＤをローレベルにし、ライトデー
タ線ＷＤＢをハイレベルにしておく。
【００８６】初期状態からビット線イコライズプリチャ
ージまではデータ読出し時と同様であるので、その説明
は省略する。
ージまではデータ読出し時と同様であるので、その説明
は省略する。
【００８７】ビット線対のイコライズプリチャージを終
了し、ビット線をフローティング状態にした後、センス
アンプ選択信号ＳＥＬＲをローレベルにして（図８
（ｄ））、右分離ゲート１１２を閉じ、右メモリアレイ
部１００を切り離す。ここで、ワード線ＷＬ１Ｌ（図８
（ｂ））をハイレベルにしてメモリセル９２1 のデータ
をビット線ＢＬＬ上に取り出す。これにより、図８
（ｅ），（ｆ）に示すように、ビット線ＢＬＬ，ＢＬＣ
の電位はビットＢＬＢＬ，ＢＬＢＣよりもわずかに高く
なる。ここで、共通センスアンプ８１および左センスア
ンプ９１を共に活性化させると、ビット線ＢＬＬ，ＢＬ
Ｃとビット線ＢＬＢＬ，ＢＬＢＣとの電位差の拡大増幅
が開始する。
了し、ビット線をフローティング状態にした後、センス
アンプ選択信号ＳＥＬＲをローレベルにして（図８
（ｄ））、右分離ゲート１１２を閉じ、右メモリアレイ
部１００を切り離す。ここで、ワード線ＷＬ１Ｌ（図８
（ｂ））をハイレベルにしてメモリセル９２1 のデータ
をビット線ＢＬＬ上に取り出す。これにより、図８
（ｅ），（ｆ）に示すように、ビット線ＢＬＬ，ＢＬＣ
の電位はビットＢＬＢＬ，ＢＬＢＣよりもわずかに高く
なる。ここで、共通センスアンプ８１および左センスア
ンプ９１を共に活性化させると、ビット線ＢＬＬ，ＢＬ
Ｃとビット線ＢＬＢＬ，ＢＬＢＣとの電位差の拡大増幅
が開始する。
【００８８】この状態で、センスアンプ選択信号ＳＥＬ
Ｌをローレベルにして左分離ゲート１１１を閉じると、
ビット線対（ＢＬＬ，ＢＬＢＬ）がビット線対（ＢＬ
Ｃ，ＢＬＢＣ）から切り離される。これにより、ビット
線対（ＢＬＣ，ＢＬＢＣ）は、容量負荷や配線抵抗が少
なくなるため、図８（ｆ）に示すように、共通センスア
ンプ８１による増幅作用によって急速にビット線間電位
差が開く。ここで、センスアンプ選択信号ＳＥＬＬ（図
８（ｃ））、ライト選択信号ＷＳＥＬ（図８（ｇ））、
およびカラムアドレスデコード信号ＹＤＥＣ（図８
（ｈ））をハイレベルにすると、ＥＸＯＲ８５（図６）
の出力がハイレベルとなり、アンドゲート８４の出力も
ハイレベルとなる。これにより、トランジスタ８２，８
３がオンし、ライトデータ線ＷＤ，ＷＤＢ上の各データ
（電位）が、それぞれビット線ＢＬＣ，ＢＬＢＣ上に移
る。この例では、ライトデータ線ＷＤがローレベル、ラ
イトデータ線ＷＤＢがハイレベルになっているため、ビ
ット線対（ＢＬＣ，ＢＬＢＣ）の電位は図８（ｆ）に示
すように変化する。このとき、センスアンプ選択信号Ｓ
ＥＬＬが一時的にハイレベルになることによって左分離
ゲート１１１が瞬間的に開き、ビット線対（ＢＬＣ，Ｂ
ＬＢＣ）上の電位が左メモリアレイ部９０のビット線対
（ＢＬＬ，ＢＬＢＬ）に移る。これにより、ビット線対
（ＢＬＬ，ＢＬＢＬ）の電位は図８（ｅ）に示すように
変化する。そして、ビット線ＢＬＬとＢＬＢＬとの電位
差は、左センスアンプ９１によって緩やかに拡大増幅さ
れ、両ビット線間の開きが所定値（Ｖｃｃ）になるのに
十分な時間の経過後、ワード線ＷＬ１Ｌをローレベルに
することによって（図８（ｂ））、書込みを終了する。
Ｌをローレベルにして左分離ゲート１１１を閉じると、
ビット線対（ＢＬＬ，ＢＬＢＬ）がビット線対（ＢＬ
Ｃ，ＢＬＢＣ）から切り離される。これにより、ビット
線対（ＢＬＣ，ＢＬＢＣ）は、容量負荷や配線抵抗が少
なくなるため、図８（ｆ）に示すように、共通センスア
ンプ８１による増幅作用によって急速にビット線間電位
差が開く。ここで、センスアンプ選択信号ＳＥＬＬ（図
８（ｃ））、ライト選択信号ＷＳＥＬ（図８（ｇ））、
およびカラムアドレスデコード信号ＹＤＥＣ（図８
（ｈ））をハイレベルにすると、ＥＸＯＲ８５（図６）
の出力がハイレベルとなり、アンドゲート８４の出力も
ハイレベルとなる。これにより、トランジスタ８２，８
３がオンし、ライトデータ線ＷＤ，ＷＤＢ上の各データ
（電位）が、それぞれビット線ＢＬＣ，ＢＬＢＣ上に移
る。この例では、ライトデータ線ＷＤがローレベル、ラ
イトデータ線ＷＤＢがハイレベルになっているため、ビ
ット線対（ＢＬＣ，ＢＬＢＣ）の電位は図８（ｆ）に示
すように変化する。このとき、センスアンプ選択信号Ｓ
ＥＬＬが一時的にハイレベルになることによって左分離
ゲート１１１が瞬間的に開き、ビット線対（ＢＬＣ，Ｂ
ＬＢＣ）上の電位が左メモリアレイ部９０のビット線対
（ＢＬＬ，ＢＬＢＬ）に移る。これにより、ビット線対
（ＢＬＬ，ＢＬＢＬ）の電位は図８（ｅ）に示すように
変化する。そして、ビット線ＢＬＬとＢＬＢＬとの電位
差は、左センスアンプ９１によって緩やかに拡大増幅さ
れ、両ビット線間の開きが所定値（Ｖｃｃ）になるのに
十分な時間の経過後、ワード線ＷＬ１Ｌをローレベルに
することによって（図８（ｂ））、書込みを終了する。
【００８９】最後に、センスアンプ選択信号ＳＥＬＬお
よびＳＥＬＲ（図８（ｃ），（ｄ））をハイレベルに戻
してすべてのビット線対同士を接続すると共に、ビット
線イコライズプリチャージ信号ＢＬＥＰ（図８（ａ））
をハイレベルにして、すべてのビット線対のイコライズ
・プリチャージを行う。これにより、１つのライトサイ
クルが終了する。
よびＳＥＬＲ（図８（ｃ），（ｄ））をハイレベルに戻
してすべてのビット線対同士を接続すると共に、ビット
線イコライズプリチャージ信号ＢＬＥＰ（図８（ａ））
をハイレベルにして、すべてのビット線対のイコライズ
・プリチャージを行う。これにより、１つのライトサイ
クルが終了する。
【００９０】なお、右メモリアレイ部１００のメモリセ
ルにデータを書き込む場合は、センスアンプ選択信号Ｓ
ＥＬＬとＳＥＬＲのタイミングを逆にすると共に、ワー
ド線ＷＬ１Ｌの代わりにワード線ＷＬ１Ｒを制御すれ
ば、左メモリアレイ部９０の場合と同様の手順で書き込
むことができる。
ルにデータを書き込む場合は、センスアンプ選択信号Ｓ
ＥＬＬとＳＥＬＲのタイミングを逆にすると共に、ワー
ド線ＷＬ１Ｌの代わりにワード線ＷＬ１Ｒを制御すれ
ば、左メモリアレイ部９０の場合と同様の手順で書き込
むことができる。
【００９１】なお、本実施例では、図３の場合と同様
に、データ書込時においても、リード専用の共通センス
アンプ８１が活性化されてビット線ＢＬＣとＢＬＢＣと
の間の電位差の増幅が行われ、カラムアドレスデコード
信号ＹＤＥＣがハイレベルになるタイミングでトランジ
スタ８６，８７がオンするため、データの読出しも同時
に可能となる。すなわち、メモリセル９２1 からデータ
を読み出すと同時に、その同一のメモリセル９２1 に新
たなデータを書き込むことが可能となる。
に、データ書込時においても、リード専用の共通センス
アンプ８１が活性化されてビット線ＢＬＣとＢＬＢＣと
の間の電位差の増幅が行われ、カラムアドレスデコード
信号ＹＤＥＣがハイレベルになるタイミングでトランジ
スタ８６，８７がオンするため、データの読出しも同時
に可能となる。すなわち、メモリセル９２1 からデータ
を読み出すと同時に、その同一のメモリセル９２1 に新
たなデータを書き込むことが可能となる。
【００９２】これに対し、データの書込みの際には読出
しを行わないようにするには、ライトサイクル中、共通
センスアンプ８１を非活性状態に維持するようにすれば
よい。これにより、共通センスアンプ８１のセンシング
で消費される電流を省くことができる。
しを行わないようにするには、ライトサイクル中、共通
センスアンプ８１を非活性状態に維持するようにすれば
よい。これにより、共通センスアンプ８１のセンシング
で消費される電流を省くことができる。
【００９３】次に、本発明の他の実施例について説明す
る。
る。
【００９４】図９は、本発明の他の実施例に係るＤＲＡ
Ｍの構成を表すものである。このＤＲＡＭは、メモリア
レイを左右２つのブロックに分けて各ブロックの各ビッ
ト線対ごとにデータリストア用センスアンプを配置する
と共に、中央部に単一のデータ読出用センスアンプを配
置し、このデータ読出用センスアンプを左右のブロック
のすべてのビット線対で共用するように構成されてい
る。すなわち、このＤＲＡＭでは、図６の場合のよう
に、左右のメモリセルに共通の読出用センスアンプを各
ビット線対ごとに設けるのではなく、唯一つのリストア
用センスアンプを設けてこれを各メモリアレイ部の各ビ
ット線対で共用するのである。
Ｍの構成を表すものである。このＤＲＡＭは、メモリア
レイを左右２つのブロックに分けて各ブロックの各ビッ
ト線対ごとにデータリストア用センスアンプを配置する
と共に、中央部に単一のデータ読出用センスアンプを配
置し、このデータ読出用センスアンプを左右のブロック
のすべてのビット線対で共用するように構成されてい
る。すなわち、このＤＲＡＭでは、図６の場合のよう
に、左右のメモリセルに共通の読出用センスアンプを各
ビット線対ごとに設けるのではなく、唯一つのリストア
用センスアンプを設けてこれを各メモリアレイ部の各ビ
ット線対で共用するのである。
【００９５】具体的には、このＤＲＡＭは、中央部に配
置された共通センスアンプ部１１０、共通センスアンプ
部１１０の左手に並列配置された複数（カラムアドレス
の総数）の左メモリアレイ部（１２０1 ，１２０2 ，
…）、共通センスアンプ部１１０の右手に並列配置され
た複数の右メモリアレイ部（１３０1 ，１３０2 ，
…）、共通センスアンプ部１１０と左メモリアレイ部
（１２０1 ，１２０2 ，…）との間にそれぞれ設けられ
た左分離ゲート（１４１1 ，１４１2 ，…）およびビッ
ト線対選択ゲート（１４３1 ，１４３2 ，…）、並びに
共通センスアンプ部１１０と左メモリアレイ部（１３０
1 ，１３０2 ，…）との間にそれぞれ設けられた右分離
ゲート（１４２1 ，１４２2 ，…）およびビット線対選
択ゲート（１４４1 ，１４４2 ，…）から構成される。
なお、以下の説明において、単に左メモリアレイ部１２
０と記すときは、すべての左メモリアレイ部（１２
０1 ，１２０2，…）を表すものとする。他の符号につ
いても同様である。
置された共通センスアンプ部１１０、共通センスアンプ
部１１０の左手に並列配置された複数（カラムアドレス
の総数）の左メモリアレイ部（１２０1 ，１２０2 ，
…）、共通センスアンプ部１１０の右手に並列配置され
た複数の右メモリアレイ部（１３０1 ，１３０2 ，
…）、共通センスアンプ部１１０と左メモリアレイ部
（１２０1 ，１２０2 ，…）との間にそれぞれ設けられ
た左分離ゲート（１４１1 ，１４１2 ，…）およびビッ
ト線対選択ゲート（１４３1 ，１４３2 ，…）、並びに
共通センスアンプ部１１０と左メモリアレイ部（１３０
1 ，１３０2 ，…）との間にそれぞれ設けられた右分離
ゲート（１４２1 ，１４２2 ，…）およびビット線対選
択ゲート（１４４1 ，１４４2 ，…）から構成される。
なお、以下の説明において、単に左メモリアレイ部１２
０と記すときは、すべての左メモリアレイ部（１２
０1 ，１２０2，…）を表すものとする。他の符号につ
いても同様である。
【００９６】共通センスアンプ部１１０は単一のビット
線対（ＢＬＣ，ＢＬＢＣ）を有し、図の右側および左側
においてそれぞれ複数（カラムアドレスの総数）に分岐
されている。図の左側では、ビット線対（ＢＬＣ，ＢＬ
ＢＣ）はビット線対選択ゲート１４３に並列に接続さ
れ、さらに左分離ゲート１４１を介して左メモリアレイ
部１２０のビット線対（ＢＬＬ１，ＢＬＢＬ１），（Ｂ
ＬＬ２，ＢＬＢＬ２），……にそれぞれ接続されてい
る。一方、図の右側では、ビット線対（ＢＬＣ，ＢＬＢ
Ｃ）はビット線対選択ゲート１４４に並列に接続され、
さらに右分離ゲート１４２を介して右メモリアレイ部１
３０のビット線対（ＢＬＲ１，ＢＬＢＲ１），（ＢＬＲ
２，ＢＬＢＲ２），……にそれぞれ接続されている。
線対（ＢＬＣ，ＢＬＢＣ）を有し、図の右側および左側
においてそれぞれ複数（カラムアドレスの総数）に分岐
されている。図の左側では、ビット線対（ＢＬＣ，ＢＬ
ＢＣ）はビット線対選択ゲート１４３に並列に接続さ
れ、さらに左分離ゲート１４１を介して左メモリアレイ
部１２０のビット線対（ＢＬＬ１，ＢＬＢＬ１），（Ｂ
ＬＬ２，ＢＬＢＬ２），……にそれぞれ接続されてい
る。一方、図の右側では、ビット線対（ＢＬＣ，ＢＬＢ
Ｃ）はビット線対選択ゲート１４４に並列に接続され、
さらに右分離ゲート１４２を介して右メモリアレイ部１
３０のビット線対（ＢＬＲ１，ＢＬＢＲ１），（ＢＬＲ
２，ＢＬＢＲ２），……にそれぞれ接続されている。
【００９７】共通センスアンプ部１１０は、図６におけ
る共通センスアンプ部８０とほぼ同様の構成となってい
る。但し、図６ではリード用のトランジスタ８６，８７
はカラムアドレスデコード信号ＹＤＥＣによって制御さ
れるが、本実施例ではカラムアドレスデコード信号ＹＤ
ＥＣに代えてリードゲート制御信号ＲＧＣによって制御
されるようになっている。
る共通センスアンプ部８０とほぼ同様の構成となってい
る。但し、図６ではリード用のトランジスタ８６，８７
はカラムアドレスデコード信号ＹＤＥＣによって制御さ
れるが、本実施例ではカラムアドレスデコード信号ＹＤ
ＥＣに代えてリードゲート制御信号ＲＧＣによって制御
されるようになっている。
【００９８】左右のビット線対選択ゲート（１４３1 ，
１４４1 ）は、カラムアドレスデコード信号ＹＤＥＣ１
によって開閉制御される。他のビット線対選択ゲート
（１４３2 ，１４４2 ）、（１４３3 ，１４４3 ）等
も、同様に、対応するカラムアドレスデコード信号ＹＤ
ＥＣ２，ＹＤＥＣ３等によって開閉制御されるようにな
っている。
１４４1 ）は、カラムアドレスデコード信号ＹＤＥＣ１
によって開閉制御される。他のビット線対選択ゲート
（１４３2 ，１４４2 ）、（１４３3 ，１４４3 ）等
も、同様に、対応するカラムアドレスデコード信号ＹＤ
ＥＣ２，ＹＤＥＣ３等によって開閉制御されるようにな
っている。
【００９９】左分離ゲート１４１は、左分離信号ＳＥＬ
Ｌによって開閉制御され、右分離ゲート１４２は、右分
離信号ＳＥＬＲによって開閉制御される。
Ｌによって開閉制御され、右分離ゲート１４２は、右分
離信号ＳＥＬＲによって開閉制御される。
【０１００】左メモリアレイ部１２０1 は、リストア専
用の左センスアンプ（ＳＡＬ）１２１1 、ワード線ＷＬ
１Ｌ，ＷＬ２Ｌ等とビット線ＢＬＬ１，ＢＬＢＬ１との
交差位置に配置されたメモリセル（ＭＣ）１２２1 、１
２２2 等、およびビット線イコライズプリチャージ回路
（ＥＰＬ）１２３1 を含んでいる。他の左メモリアレイ
部も同様の構成である。
用の左センスアンプ（ＳＡＬ）１２１1 、ワード線ＷＬ
１Ｌ，ＷＬ２Ｌ等とビット線ＢＬＬ１，ＢＬＢＬ１との
交差位置に配置されたメモリセル（ＭＣ）１２２1 、１
２２2 等、およびビット線イコライズプリチャージ回路
（ＥＰＬ）１２３1 を含んでいる。他の左メモリアレイ
部も同様の構成である。
【０１０１】右メモリアレイ部１３０1 は、リストア専
用の右センスアンプ（ＳＡＲ）１３１1 、ワード線ＷＬ
１Ｒ，ＷＬ２Ｒ等とビット線ＢＬＲ１，ＢＬＢＲ１との
交差位置に配置されたメモリセル（ＭＣ）１３２1 １３
２2 等、およびビット線イコライズプリチャージ回路
（ＥＰＲ）１３３1 を含んでいる。他の右メモリアレイ
部も同様の構成である。
用の右センスアンプ（ＳＡＲ）１３１1 、ワード線ＷＬ
１Ｒ，ＷＬ２Ｒ等とビット線ＢＬＲ１，ＢＬＢＲ１との
交差位置に配置されたメモリセル（ＭＣ）１３２1 １３
２2 等、およびビット線イコライズプリチャージ回路
（ＥＰＲ）１３３1 を含んでいる。他の右メモリアレイ
部も同様の構成である。
【０１０２】以上のような構成のＤＲＡＭの動作を図１
０および図１１と共に説明する。
０および図１１と共に説明する。
【０１０３】このＤＲＡＭの動作は、アクセス動作に先
立って左分離ゲート１４１または右分離ゲート１４２を
閉じて左メモリアレイ部１２０または右メモリアレイ部
１３０を切り離す点では図６の回路の動作とほぼ同様で
ある。但し、カラムアドレスデコード信号ＹＤＥＣ１に
よって左右の対応するビット線対のうち、いずれか１つ
のビット線対を選択して共通センスアンプ部１１０のビ
ット線対（ＢＬＣ，ＢＬＢＣ）と接続する点で相違す
る。
立って左分離ゲート１４１または右分離ゲート１４２を
閉じて左メモリアレイ部１２０または右メモリアレイ部
１３０を切り離す点では図６の回路の動作とほぼ同様で
ある。但し、カラムアドレスデコード信号ＹＤＥＣ１に
よって左右の対応するビット線対のうち、いずれか１つ
のビット線対を選択して共通センスアンプ部１１０のビ
ット線対（ＢＬＣ，ＢＬＢＣ）と接続する点で相違す
る。
【０１０４】まず、図１０を参照してデータ読出時の動
作を説明する。ここでは、例えば、左メモリアレイ部１
２０1 のメモリセル１２２1 にデータ“１”が記憶され
ているものとし、これを読み出す場合について説明す
る。
作を説明する。ここでは、例えば、左メモリアレイ部１
２０1 のメモリセル１２２1 にデータ“１”が記憶され
ているものとし、これを読み出す場合について説明す
る。
【０１０５】図１０（ｈ）に示すように、リードサイク
ル中、ライト選択信号ＷＳＥＬはローレベルに固定して
トランジスタ８２，８３（図６）をオフ状態に維持し、
ライトデータ線を隔離しておく。初期状態においては、
センスアンプ選択信号ＳＥＬＬ，ＳＥＬＲ（図１０
（ｃ），（ｄ））を共にハイレベルにしてすべての左分
離ゲート１４１および右分離ゲート１４２を開状態に維
持する。このとき、カラムアドレスデコード信号ＹＤＥ
Ｃ１のみをハイレベルにし、他のすべてのカラムアドレ
スデコード信号ＹＤＥＣ２，ＹＤＥＣ３…はローレベル
に固定しておく。このため、ビット線対選択ゲート１４
３1 ，１４４1 のみが開き、共通センスアンプ部１１０
のビット線対（ＢＬＣ，ＢＬＢＣ）は、ビット線対（Ｂ
ＬＬ１，ＢＬＢＬ１）および（ＢＬＲ１，ＢＬＢＲ１）
とのみ相互に接続される。この状態でビット線イコライ
ズプリチャージ信号ＢＬＥＰ（図１０（ａ））をハイレ
ベルにし、ビット線イコライズプリチャージ回路１２３
1 ，１３３1 によってビット線ＢＬＣ，ＢＬＢＣ，ＢＬ
Ｌ１，ＢＬＢＬ１，ＢＬＲ１，ＢＬＢＲ１の電位をイコ
ライズし、さらにビット線イコライズプリチャージ信号
ＢＬＥＰをローレベルにしてこれらのビット線をフロー
ティング状態にする。
ル中、ライト選択信号ＷＳＥＬはローレベルに固定して
トランジスタ８２，８３（図６）をオフ状態に維持し、
ライトデータ線を隔離しておく。初期状態においては、
センスアンプ選択信号ＳＥＬＬ，ＳＥＬＲ（図１０
（ｃ），（ｄ））を共にハイレベルにしてすべての左分
離ゲート１４１および右分離ゲート１４２を開状態に維
持する。このとき、カラムアドレスデコード信号ＹＤＥ
Ｃ１のみをハイレベルにし、他のすべてのカラムアドレ
スデコード信号ＹＤＥＣ２，ＹＤＥＣ３…はローレベル
に固定しておく。このため、ビット線対選択ゲート１４
３1 ，１４４1 のみが開き、共通センスアンプ部１１０
のビット線対（ＢＬＣ，ＢＬＢＣ）は、ビット線対（Ｂ
ＬＬ１，ＢＬＢＬ１）および（ＢＬＲ１，ＢＬＢＲ１）
とのみ相互に接続される。この状態でビット線イコライ
ズプリチャージ信号ＢＬＥＰ（図１０（ａ））をハイレ
ベルにし、ビット線イコライズプリチャージ回路１２３
1 ，１３３1 によってビット線ＢＬＣ，ＢＬＢＣ，ＢＬ
Ｌ１，ＢＬＢＬ１，ＢＬＲ１，ＢＬＢＲ１の電位をイコ
ライズし、さらにビット線イコライズプリチャージ信号
ＢＬＥＰをローレベルにしてこれらのビット線をフロー
ティング状態にする。
【０１０６】次に、センスアンプ選択信号ＳＥＬＲをロ
ーレベルにして（図１０（ｄ））、右分離ゲート１４２
を閉じ、右メモリアレイ部１３０を切り離す。これ以降
は図６の場合と同様である。すなわち、ワード線ＷＬ１
Ｌ（図１０（ｂ））をハイレベルにしてメモリセル１２
２1 のデータをビット線ＢＬＬ１上に取り出す。これに
より、図１０（ｆ），（ｇ）に示すように、ビット線Ｂ
ＬＬ１，ＢＬＣの電位はそれぞれビット線ＢＬＢＬ１，
ＢＬＢＣよりもわずかに高くなる。ここで、共通センス
アンプ部１１０の共通センスアンプ８１（図６）および
左センスアンプ１２１を共に活性化させると、ビット線
ＢＬＬ１，ＢＬＣとビット線ＢＬＢＬ１，ＢＬＢＣとの
電位差の拡大増幅が開始する。
ーレベルにして（図１０（ｄ））、右分離ゲート１４２
を閉じ、右メモリアレイ部１３０を切り離す。これ以降
は図６の場合と同様である。すなわち、ワード線ＷＬ１
Ｌ（図１０（ｂ））をハイレベルにしてメモリセル１２
２1 のデータをビット線ＢＬＬ１上に取り出す。これに
より、図１０（ｆ），（ｇ）に示すように、ビット線Ｂ
ＬＬ１，ＢＬＣの電位はそれぞれビット線ＢＬＢＬ１，
ＢＬＢＣよりもわずかに高くなる。ここで、共通センス
アンプ部１１０の共通センスアンプ８１（図６）および
左センスアンプ１２１を共に活性化させると、ビット線
ＢＬＬ１，ＢＬＣとビット線ＢＬＢＬ１，ＢＬＢＣとの
電位差の拡大増幅が開始する。
【０１０７】この状態で、センスアンプ選択信号ＳＥＬ
Ｌ（図１０（ｃ））をローレベルにして左分離ゲート１
４１を閉じると、ビット線対（ＢＬＬ１，ＢＬＢＬ１）
がビット線対（ＢＬＣ，ＢＬＢＣ）から切り離される。
これにより、ビット線対（ＢＬＣ，ＢＬＢＣ）は、図１
０（ｇ）に示すように、共通センスアンプ８１（図６）
による増幅作用によって急速にビット線間電位差が開
き、極めて短時間内に所定のリード電位差（Ｖｃｃ）に
達する。ここでリードゲート制御信号ＲＧＣ（図１０
（ｉ））をハイレベルにすると、トランジスタ８６，８
７（図６）がオンし、ビット線ＢＬＣ，ＢＬＢＣの各反
転電位がそれぞれリードデータ線ＲＤ，ＲＤＢ上に出力
される（図１０（ｊ））。
Ｌ（図１０（ｃ））をローレベルにして左分離ゲート１
４１を閉じると、ビット線対（ＢＬＬ１，ＢＬＢＬ１）
がビット線対（ＢＬＣ，ＢＬＢＣ）から切り離される。
これにより、ビット線対（ＢＬＣ，ＢＬＢＣ）は、図１
０（ｇ）に示すように、共通センスアンプ８１（図６）
による増幅作用によって急速にビット線間電位差が開
き、極めて短時間内に所定のリード電位差（Ｖｃｃ）に
達する。ここでリードゲート制御信号ＲＧＣ（図１０
（ｉ））をハイレベルにすると、トランジスタ８６，８
７（図６）がオンし、ビット線ＢＬＣ，ＢＬＢＣの各反
転電位がそれぞれリードデータ線ＲＤ，ＲＤＢ上に出力
される（図１０（ｊ））。
【０１０８】一方、左分離ゲート１４１によって切り離
されたビット線対（ＢＬＬ１，ＢＬＢＬ１）では、図１
０（ｆ）に示すように、両ビット線間の電位差が左セン
スアンプ１２１1 によって緩やかに拡大増幅され、これ
がＶｃｃに達するのに十分な時間経過後、ワード線ＷＬ
１Ｌをローレベルにすることによって（図１０
（ｂ））、リストアを終了する。
されたビット線対（ＢＬＬ１，ＢＬＢＬ１）では、図１
０（ｆ）に示すように、両ビット線間の電位差が左セン
スアンプ１２１1 によって緩やかに拡大増幅され、これ
がＶｃｃに達するのに十分な時間経過後、ワード線ＷＬ
１Ｌをローレベルにすることによって（図１０
（ｂ））、リストアを終了する。
【０１０９】最後に、図６の場合と同様に、センスアン
プ選択信号ＳＥＬＬ，ＳＥＬＲ（図１０（ｃ），
（ｄ））およびカラムアドレスデコード信号ＹＤＥＣ１
（図１０（ｅ））をハイレベルに戻して、ビット線対
（ＢＬＣ，ＢＬＢＣ）をビット線対（ＢＬＬ１，ＢＬＢ
Ｌ１）およびビット線対（ＢＬＲ１，ＢＬＢＲ１）に接
続すると共に、ビット線イコライズプリチャージ信号Ｂ
ＬＥＰ（図１０（ａ））をハイレベルにして、ビット線
対のイコライズ・プリチャージを行う。これにより、１
つのリードサイクルが終了する。
プ選択信号ＳＥＬＬ，ＳＥＬＲ（図１０（ｃ），
（ｄ））およびカラムアドレスデコード信号ＹＤＥＣ１
（図１０（ｅ））をハイレベルに戻して、ビット線対
（ＢＬＣ，ＢＬＢＣ）をビット線対（ＢＬＬ１，ＢＬＢ
Ｌ１）およびビット線対（ＢＬＲ１，ＢＬＢＲ１）に接
続すると共に、ビット線イコライズプリチャージ信号Ｂ
ＬＥＰ（図１０（ａ））をハイレベルにして、ビット線
対のイコライズ・プリチャージを行う。これにより、１
つのリードサイクルが終了する。
【０１１０】なお、右メモリアレイ部１３０のメモリセ
ルからデータを読み出す場合は、センスアンプ選択信号
ＳＥＬＬとＳＥＬＲのタイミングを逆にし、ワード線Ｗ
Ｌ１Ｌのかわりにワード線ＷＬ１Ｒを制御すればよく、
左メモリアレイ部１２０の場合と同様の手順で読み出す
ことができる。また、例えば左メモリアンプ部１２３ 3
から読み出す場合には、カラムアドレスデコード信号Ｙ
ＤＥＣ１に代えてカラムアドレスデコード信号ＹＤＥＣ
３を活性化させればよい。
ルからデータを読み出す場合は、センスアンプ選択信号
ＳＥＬＬとＳＥＬＲのタイミングを逆にし、ワード線Ｗ
Ｌ１Ｌのかわりにワード線ＷＬ１Ｒを制御すればよく、
左メモリアレイ部１２０の場合と同様の手順で読み出す
ことができる。また、例えば左メモリアンプ部１２３ 3
から読み出す場合には、カラムアドレスデコード信号Ｙ
ＤＥＣ１に代えてカラムアドレスデコード信号ＹＤＥＣ
３を活性化させればよい。
【０１１１】このように、本実施例では、リード専用の
センスアンプによってビット線間電位差を急速に拡大し
てリードアクセス時間を効果的に短縮することができる
ほか、左右のメモリアレイブロックのすべてのビット線
対について共通センスアンプ部１１０を共用できるの
で、メモリアレイを左右２つのブロックに分けて大容量
のメモリ回路を構成する場合でもリード用センスアンプ
を唯一設けるのみで足りる。
センスアンプによってビット線間電位差を急速に拡大し
てリードアクセス時間を効果的に短縮することができる
ほか、左右のメモリアレイブロックのすべてのビット線
対について共通センスアンプ部１１０を共用できるの
で、メモリアレイを左右２つのブロックに分けて大容量
のメモリ回路を構成する場合でもリード用センスアンプ
を唯一設けるのみで足りる。
【０１１２】次に、図１１を参照してデータ書込時の動
作を説明する。ここでは、例えば左メモリアレイ部１２
０1 のメモリセル１２２1 にデータ“０”を書き込むも
のとし、予めライトデータ線ＷＤをローレベルにし、ラ
イトデータ線ＷＤＢをハイレベルにしておく。
作を説明する。ここでは、例えば左メモリアレイ部１２
０1 のメモリセル１２２1 にデータ“０”を書き込むも
のとし、予めライトデータ線ＷＤをローレベルにし、ラ
イトデータ線ＷＤＢをハイレベルにしておく。
【０１１３】初期状態からビット線イコライズプリチャ
ージまではデータ読出時と同様であり、説明を省略す
る。
ージまではデータ読出時と同様であり、説明を省略す
る。
【０１１４】ビット線対（ＢＬＣ，ＢＬＢＣ），（ＢＬ
Ｌ１，ＢＬＢＬ１），（ＢＬＲ１，ＢＬＢＲ１）につい
てイコライズ・プリチャージを終了し、これらのビット
線をフローティング状態にした後、センスアンプ選択信
号ＳＥＬＲをローレベルにして（図１１（ｄ））、右メ
モリアレイ部１００を切り離す。ここで、ワード線ＷＬ
１Ｌ（図１１（ｂ））をハイレベルにすると、メモリセ
ル１２２1 のデータがビット線ＢＬＬ１上に現れる。そ
して、共通センスアンプブロック１１０の共通センスア
ンプ８１（図６）および左センスアンプ１２１1 を共に
活性化させると、ビット線ＢＬＬ１，ＢＬＣとビット線
ＢＬＢＬ１，ＢＬＢＣとの電位差の拡大増幅が開始する
（図１１（ｆ），（ｇ））。
Ｌ１，ＢＬＢＬ１），（ＢＬＲ１，ＢＬＢＲ１）につい
てイコライズ・プリチャージを終了し、これらのビット
線をフローティング状態にした後、センスアンプ選択信
号ＳＥＬＲをローレベルにして（図１１（ｄ））、右メ
モリアレイ部１００を切り離す。ここで、ワード線ＷＬ
１Ｌ（図１１（ｂ））をハイレベルにすると、メモリセ
ル１２２1 のデータがビット線ＢＬＬ１上に現れる。そ
して、共通センスアンプブロック１１０の共通センスア
ンプ８１（図６）および左センスアンプ１２１1 を共に
活性化させると、ビット線ＢＬＬ１，ＢＬＣとビット線
ＢＬＢＬ１，ＢＬＢＣとの電位差の拡大増幅が開始する
（図１１（ｆ），（ｇ））。
【０１１５】この状態で、センスアンプ選択信号ＳＥＬ
Ｌおよびカラムアドレスデコード信号ＹＤＥＣ１をロー
レベルにすると（図１１（ｃ），（ｅ））、ビット線対
（ＢＬＬ１，ＢＬＢＬ１）がビット線対（ＢＬＣ，ＢＬ
ＢＣ）から切り離される。これにより、共通センスアン
プ部１１０のビット線対（ＢＬＣ，ＢＬＢＣ）のビット
線間電位差は、共通センスアンプ８１（図６）により急
速に拡大増幅される（図１１（ｇ））一方、ビット線対
（ＢＬＬ１，ＢＬＢＬ１）のビット線間電位差は左セン
スアンプ１２１1 によって緩やかに拡大する。
Ｌおよびカラムアドレスデコード信号ＹＤＥＣ１をロー
レベルにすると（図１１（ｃ），（ｅ））、ビット線対
（ＢＬＬ１，ＢＬＢＬ１）がビット線対（ＢＬＣ，ＢＬ
ＢＣ）から切り離される。これにより、共通センスアン
プ部１１０のビット線対（ＢＬＣ，ＢＬＢＣ）のビット
線間電位差は、共通センスアンプ８１（図６）により急
速に拡大増幅される（図１１（ｇ））一方、ビット線対
（ＢＬＬ１，ＢＬＢＬ１）のビット線間電位差は左セン
スアンプ１２１1 によって緩やかに拡大する。
【０１１６】ここで、センスアンプ選択信号ＳＥＬＬ
（図１１（ｃ））、カラムアドレスデコード信号ＹＤＥ
Ｃ（図１１（ｅ））、およびライト選択信号ＷＳＥＬ
（図１１（ｈ））をハイレベルにすると、ＥＸＯＲ８５
（図６）の出力がハイレベルとなり、アンドゲート８４
の出力もハイレベルとなる。これにより、トランジスタ
８２，８３がオンし、ライトデータ線ＷＤ，ＷＤＢ上の
各データ（電位）が、それぞれビット線ＢＬＣ，ＢＬＢ
Ｃ上に移る。この例では、ライトデータ線ＷＤがローレ
ベル、ライトデータ線ＷＤＢがハイレベルになっている
ため、ビット線対（ＢＬＣ，ＢＬＢＣ）の電位は図１１
（ｇ）に示すように変化する。このとき、センスアンプ
選択信号ＳＥＬＬおよびカラムアドレスデコード信号Ｙ
ＤＥＣ１が一時的にハイレベルになることによって左分
離ゲート１４１およびビット線対選択ゲート１４３1 が
瞬間的に開くため、ビット線対（ＢＬＣ，ＢＬＢＣ）の
電位が左メモリアレイ部１２０1 のビット線対（ＢＬＬ
１，ＢＬＢＬ１）に移る。これにより、ビット線対（Ｂ
ＬＬ１，ＢＬＢＬ１）の電位は図１１（ｆ）に示すよう
に変化する。そして、ビット線ＢＬＬ１とＢＬＢＬ１と
の電位差は、左センスアンプ１２１1 によって緩やかに
拡大増幅され、所定時間後、ワード線ＷＬ１Ｌをローレ
ベルにすることによって（図１１（ｂ））、書込みを終
了する。
（図１１（ｃ））、カラムアドレスデコード信号ＹＤＥ
Ｃ（図１１（ｅ））、およびライト選択信号ＷＳＥＬ
（図１１（ｈ））をハイレベルにすると、ＥＸＯＲ８５
（図６）の出力がハイレベルとなり、アンドゲート８４
の出力もハイレベルとなる。これにより、トランジスタ
８２，８３がオンし、ライトデータ線ＷＤ，ＷＤＢ上の
各データ（電位）が、それぞれビット線ＢＬＣ，ＢＬＢ
Ｃ上に移る。この例では、ライトデータ線ＷＤがローレ
ベル、ライトデータ線ＷＤＢがハイレベルになっている
ため、ビット線対（ＢＬＣ，ＢＬＢＣ）の電位は図１１
（ｇ）に示すように変化する。このとき、センスアンプ
選択信号ＳＥＬＬおよびカラムアドレスデコード信号Ｙ
ＤＥＣ１が一時的にハイレベルになることによって左分
離ゲート１４１およびビット線対選択ゲート１４３1 が
瞬間的に開くため、ビット線対（ＢＬＣ，ＢＬＢＣ）の
電位が左メモリアレイ部１２０1 のビット線対（ＢＬＬ
１，ＢＬＢＬ１）に移る。これにより、ビット線対（Ｂ
ＬＬ１，ＢＬＢＬ１）の電位は図１１（ｆ）に示すよう
に変化する。そして、ビット線ＢＬＬ１とＢＬＢＬ１と
の電位差は、左センスアンプ１２１1 によって緩やかに
拡大増幅され、所定時間後、ワード線ＷＬ１Ｌをローレ
ベルにすることによって（図１１（ｂ））、書込みを終
了する。
【０１１７】なお、他のカラムアドレスデコード信号Ｙ
ＤＥＣ２，ＹＤＥＣ３，…は、すべてローレベルに維持
されているため、ビット線対選択ゲート１４３2 ，１４
３ 3…は閉じたままであり、他のビット線対（ＢＬ２，
ＢＬＢ２），（ＢＬ３，ＢＬＢ３）等の電位は変化しな
い。したがって、これらの他のビット線対に接続された
メモリセルへのデータ書込は防止される。
ＤＥＣ２，ＹＤＥＣ３，…は、すべてローレベルに維持
されているため、ビット線対選択ゲート１４３2 ，１４
３ 3…は閉じたままであり、他のビット線対（ＢＬ２，
ＢＬＢ２），（ＢＬ３，ＢＬＢ３）等の電位は変化しな
い。したがって、これらの他のビット線対に接続された
メモリセルへのデータ書込は防止される。
【０１１８】最後に、センスアンプ選択信号ＳＥＬＬ，
ＳＥＬＲ（図１１（ｃ），（ｄ））およびカラムアドレ
スデコード信号ＹＤＥＣ１（図１１（ｅ））をハイレベ
ルに戻して、ビット線対（ＢＬＣ，ＢＬＢＣ）をビット
線対（ＢＬＬ１，ＢＬＢＬ１）およびビット線対（ＢＬ
Ｒ１，ＢＬＢＲ１）に接続すると共に、ビット線イコラ
イズプリチャージ信号ＢＬＥＰ（図１１（ａ））をハイ
レベルにして、ビット線対のイコライズ・プリチャージ
を行う。これにより、１つのライトサイクルが終了す
る。
ＳＥＬＲ（図１１（ｃ），（ｄ））およびカラムアドレ
スデコード信号ＹＤＥＣ１（図１１（ｅ））をハイレベ
ルに戻して、ビット線対（ＢＬＣ，ＢＬＢＣ）をビット
線対（ＢＬＬ１，ＢＬＢＬ１）およびビット線対（ＢＬ
Ｒ１，ＢＬＢＲ１）に接続すると共に、ビット線イコラ
イズプリチャージ信号ＢＬＥＰ（図１１（ａ））をハイ
レベルにして、ビット線対のイコライズ・プリチャージ
を行う。これにより、１つのライトサイクルが終了す
る。
【０１１９】なお、右メモリアレイ部１３０のメモリセ
ルにデータを書き込む場合は、センスアンプ選択信号Ｓ
ＥＬＬとＳＥＬＲのタイミングを逆にし、ワード線ＷＬ
１Ｌのかわりにワード線ＷＬ１Ｒを制御すればよく、左
メモリアレイ部１２０の場合と同様の手順で書き込むこ
とができる。また、例えば左メモリアンプ部１２３3に
書き込む場合には、カラムアドレスデコード信号ＹＤＥ
Ｃ１に代えてカラムアドレスデコード信号ＹＤＥＣ３を
活性化させればよい。また、本実施例においても図６の
場合と同様に、データ書込と同時に同一メモリセルから
読み出すことができるが、ライトサイクル中は共通セン
スアンプ部１１０を非活性状態に維持することにより、
データ書込時の同時読出しは行わないようにすることも
できる。
ルにデータを書き込む場合は、センスアンプ選択信号Ｓ
ＥＬＬとＳＥＬＲのタイミングを逆にし、ワード線ＷＬ
１Ｌのかわりにワード線ＷＬ１Ｒを制御すればよく、左
メモリアレイ部１２０の場合と同様の手順で書き込むこ
とができる。また、例えば左メモリアンプ部１２３3に
書き込む場合には、カラムアドレスデコード信号ＹＤＥ
Ｃ１に代えてカラムアドレスデコード信号ＹＤＥＣ３を
活性化させればよい。また、本実施例においても図６の
場合と同様に、データ書込と同時に同一メモリセルから
読み出すことができるが、ライトサイクル中は共通セン
スアンプ部１１０を非活性状態に維持することにより、
データ書込時の同時読出しは行わないようにすることも
できる。
【０１２０】なお、本発明は以上の各実施例に限定され
るものではなく、リフレッシュ動作を必要とするメモリ
セルを有し、このメモリセルからの読出しの際にリスト
ア動作を伴うような半導体メモリであれば他の回路構成
にも適用することができる。
るものではなく、リフレッシュ動作を必要とするメモリ
セルを有し、このメモリセルからの読出しの際にリスト
ア動作を伴うような半導体メモリであれば他の回路構成
にも適用することができる。
【０１２１】
【発明の効果】以上説明したように本発明の半導体メモ
リ回路によれば、メモリセルから取り出したデータを、
１つの増幅手段（リストア用センスアンプ）によってメ
モリセルを含んだ負荷の大きい状態で増幅すると共に、
他の増幅手段（読出用センスアンプ）によってメモリセ
ルを切り離した状態（できるだけ負荷の小さい状態）で
増幅することとしたので、従来のようにセンスアンプの
駆動能力をあげることなく急速増幅が可能となる。この
ため、消費電流のピークも高くならず、ノイズの発生を
押さえつつリードアクセス時間を短縮することができ
る。また、本発明では、リストア用センスアンプのほ
か、読出用センスアンプを設けるのみで、上記の効果を
達成できるので、回路設計が容易になるという効果もあ
る。
リ回路によれば、メモリセルから取り出したデータを、
１つの増幅手段（リストア用センスアンプ）によってメ
モリセルを含んだ負荷の大きい状態で増幅すると共に、
他の増幅手段（読出用センスアンプ）によってメモリセ
ルを切り離した状態（できるだけ負荷の小さい状態）で
増幅することとしたので、従来のようにセンスアンプの
駆動能力をあげることなく急速増幅が可能となる。この
ため、消費電流のピークも高くならず、ノイズの発生を
押さえつつリードアクセス時間を短縮することができ
る。また、本発明では、リストア用センスアンプのほ
か、読出用センスアンプを設けるのみで、上記の効果を
達成できるので、回路設計が容易になるという効果もあ
る。
【０１２２】特に、請求項２記載の半導体メモリ回路に
よれば、リストア用センスアンプは、メモリセルから取
り出したデータを比較的緩やかに安定して増幅するよう
動作するため、増幅による電源または接地へのノイズの
発生がなく、安定したリストアが可能となる。
よれば、リストア用センスアンプは、メモリセルから取
り出したデータを比較的緩やかに安定して増幅するよう
動作するため、増幅による電源または接地へのノイズの
発生がなく、安定したリストアが可能となる。
【０１２３】また、請求項３記載の半導体メモリ回路で
は、リストア時に外部からデータを与えると、このデー
タが増幅され、先にデータを読み出したメモリセルにリ
ストアされるよう構成したので、あるメモリセルからの
データ読出しと、その同一のメモリセルへの新たなデー
タ書込とが同時に（１つの動作サイクルで）行うことが
できるという効果がある。
は、リストア時に外部からデータを与えると、このデー
タが増幅され、先にデータを読み出したメモリセルにリ
ストアされるよう構成したので、あるメモリセルからの
データ読出しと、その同一のメモリセルへの新たなデー
タ書込とが同時に（１つの動作サイクルで）行うことが
できるという効果がある。
【０１２４】さらに、請求項６ないし請求項９記載の半
導体メモリ回路では、２つ１組のメモリセルについて１
つの読出用センスアンプを設け、これを、２つのメモリ
セルに共通のリード専用アンプとして選択的に機能させ
ることとしたので、必要なリード用アンプ数を少なくす
ることができ、回路規模の増大を回避することができ
る。
導体メモリ回路では、２つ１組のメモリセルについて１
つの読出用センスアンプを設け、これを、２つのメモリ
セルに共通のリード専用アンプとして選択的に機能させ
ることとしたので、必要なリード用アンプ数を少なくす
ることができ、回路規模の増大を回避することができ
る。
【０１２５】また、請求項１０および請求項１１記載の
半導体メモリ回路では、メモリセルを２つのブロックに
分けると共に、２つのブロックのすべてのメモリセルに
対してただ１つの読出用センスアンプを設け、これを共
通の読出専用アンプとして選択的に機能させることとし
たので、単一の読出用アンプのみで上記のリードアクセ
ス時間の短縮という目的を達成できる。したがって、回
路を一層コンパクトにすることができるという効果があ
る。
半導体メモリ回路では、メモリセルを２つのブロックに
分けると共に、２つのブロックのすべてのメモリセルに
対してただ１つの読出用センスアンプを設け、これを共
通の読出専用アンプとして選択的に機能させることとし
たので、単一の読出用アンプのみで上記のリードアクセ
ス時間の短縮という目的を達成できる。したがって、回
路を一層コンパクトにすることができるという効果があ
る。
【図１】本発明の一実施例に係るＤＲＡＭの全体構成を
表すブロック図である。
表すブロック図である。
【図２】図１のＤＲＡＭの要部構成を詳細に表す回路図
である。
である。
【図３】図２のＤＲＡＭ回路のうち一のビット線対に係
わる部分の詳細構成を表す回路図である。
わる部分の詳細構成を表す回路図である。
【図４】図３の回路におけるデータ読出動作を表すタイ
ミング図である。
ミング図である。
【図５】図３の回路におけるデータ書込動作を表すタイ
ミング図である。
ミング図である。
【図６】本発明の他の実施例に係るＤＲＡＭのうち一の
ビット線対に係わる部分の構成を表す回路図である。
ビット線対に係わる部分の構成を表す回路図である。
【図７】図６の回路におけるデータ読出動作を表すタイ
ミング図である。
ミング図である。
【図８】図６の回路におけるデータ書込動作を表すタイ
ミング図である。
ミング図である。
【図９】本発明の他の実施例に係るＤＲＡＭの要部構成
を表す回路図である。
を表す回路図である。
【図１０】図９の回路におけるデータ読出動作を表すタ
イミング図である。
イミング図である。
【図１１】図９の回路におけるデータ書込動作を表すタ
イミング図である。
イミング図である。
１１ メモリアレイ １２ ロウアドレスデコーダ １４ センスアンプ部 １５ カラムアドレスデコーダ １７ 入出力回路 １８ コントロール回路 ３１1 〜３１mn，９２1 ，９２2 ，１０２1 ，１０２2
メモリセル ３２1 〜３２n ライト回路 ３３1 〜３３n ，３５1 〜３５n センスアンプ ３４1 〜３４n ビット線分離ゲート ３６1 〜３６n リードゲート ３７1 〜３７n リード回路 ３８1 〜３８n ，９３，１０３ ビット線イコライズプ
リチャージ回路 ８０，１１０ 共通センスアンプ部 ８１ 共通センスアンプ（読出用） ９０，１２０1 ，１２０2 ，１２０3 左メモリアレイ
部 ９１，１２０1 左センスアンプ（リストア用） １００，１３０1 ，１３０2 ，１３０3 右メモリアレ
イ部 １０１，１３１1 右センスアンプ（リストア用） １１１，１４１1 ，１４１2 ，１４１3 左分離ゲート １１２，１４２1 ，１４２2 ，１４２3 右分離ゲート ＲＤ，ＲＤＢ リードデータ線 ＷＤ，ＷＤＢ ライトデータ線 ＢＬ１，ＢＬＢ１，ＢＬ１′，ＢＬＢ１′，ＢＬＣ，Ｂ
ＬＢＣ，ＢＬＬ，ＢＬＢＬ，ＢＬＲ，ＢＬＢＲ，ＢＬＬ
１，ＢＬＢＬ１，ＢＬＲ１，ＢＬＢＲ１ ビット線 ＷＬ１〜ＷＬｎ，ＷＬ１Ｌ〜ＷＬ３Ｌ，ＷＬ１Ｒ〜ＷＬ
３Ｒ ワード線 ＢＬＥＰ ビット線イコライズプリチャージ信号 ＹＤＥＣ，ＹＤＥＣ１〜ＹＤＥＣｎ カラムアドレスデ
コード信号 ＳＥＬＳＡ，ＳＥＬＬ，ＳＥＬＲ センスアンプ選択信
号 ＷＳＥＬ ライト選択信号 ＳＡＨ１，ＳＡＬ１，ＳＡＨ２，ＳＡＬ２ センスアン
プ活性化信号 ＲＧＣ リードゲート制御信号
メモリセル ３２1 〜３２n ライト回路 ３３1 〜３３n ，３５1 〜３５n センスアンプ ３４1 〜３４n ビット線分離ゲート ３６1 〜３６n リードゲート ３７1 〜３７n リード回路 ３８1 〜３８n ，９３，１０３ ビット線イコライズプ
リチャージ回路 ８０，１１０ 共通センスアンプ部 ８１ 共通センスアンプ（読出用） ９０，１２０1 ，１２０2 ，１２０3 左メモリアレイ
部 ９１，１２０1 左センスアンプ（リストア用） １００，１３０1 ，１３０2 ，１３０3 右メモリアレ
イ部 １０１，１３１1 右センスアンプ（リストア用） １１１，１４１1 ，１４１2 ，１４１3 左分離ゲート １１２，１４２1 ，１４２2 ，１４２3 右分離ゲート ＲＤ，ＲＤＢ リードデータ線 ＷＤ，ＷＤＢ ライトデータ線 ＢＬ１，ＢＬＢ１，ＢＬ１′，ＢＬＢ１′，ＢＬＣ，Ｂ
ＬＢＣ，ＢＬＬ，ＢＬＢＬ，ＢＬＲ，ＢＬＢＲ，ＢＬＬ
１，ＢＬＢＬ１，ＢＬＲ１，ＢＬＢＲ１ ビット線 ＷＬ１〜ＷＬｎ，ＷＬ１Ｌ〜ＷＬ３Ｌ，ＷＬ１Ｒ〜ＷＬ
３Ｒ ワード線 ＢＬＥＰ ビット線イコライズプリチャージ信号 ＹＤＥＣ，ＹＤＥＣ１〜ＹＤＥＣｎ カラムアドレスデ
コード信号 ＳＥＬＳＡ，ＳＥＬＬ，ＳＥＬＲ センスアンプ選択信
号 ＷＳＥＬ ライト選択信号 ＳＡＨ１，ＳＡＬ１，ＳＡＨ２，ＳＡＬ２ センスアン
プ活性化信号 ＲＧＣ リードゲート制御信号
Claims (11)
- 【請求項１】 データを記憶するメモリセルと、 このメモリセルからデータを取り出すためのデータ取出
手段と、 このデータ取出手段によって取り出されたデータを、少
なくとも前記メモリセルと電気的に接続された状態で所
定レベルまで増幅する第１の増幅手段と、 前記データ取出手段によって取り出されたデータを、少
なくとも前記メモリセルと隔離した状態で所定レベルま
で増幅する第２の増幅手段と、 この第２の増幅手段によって得られた所定レベルの電位
を出力する出力手段とを備えたことを特徴とする半導体
メモリ回路。 - 【請求項２】 さらに、前記第１の増幅手段によって得
られた所定レベルの電位を前記メモリセルにデータとし
て再格納する格納手段を備えたことを特徴とする請求項
１記載の半導体メモリ回路。 - 【請求項３】 さらに、外部からのデータを受け取るた
めのデータ受信手段を備え、 前記データ受信手段がデータを受け取ったときには、前
記第１の増幅手段が、その受け取ったデータを所定レベ
ルまで増幅すると共に、前記格納手段が、その得られた
所定レベルの電位を前記メモリセルに新たなデータとし
て格納することを特徴とする請求項１記載の半導体メモ
リ回路。 - 【請求項４】 データを記憶するメモリセルと、 このメモリセルに接続された第１のビット線と、 この第１のビット線に接続された第２のビット線と、 前記第１のビット線に接続され、そのビット線電位を所
定レベルまで増幅するための第１の増幅手段と、 前記第２のビット線に接続され、そのビット線電位を所
定レベルまで増幅するための第２の増幅手段と、 前記メモリセルに記憶されたデータを、相互に接続され
た前記第１のビット線および第２のビット線上に取り出
すためのデータ取出手段と、 このデータ取出手段によりデータが取り出された後、前
記第１のビット線と前記第２のビット線とを切断して前
記第１の増幅手段と第２の増幅手段とを分離する分離手
段と、 この分離手段による分離の後、前記第２の増幅手段によ
って所定電位レベルまで増幅された前記２のビット線の
電位を出力する出力手段とを備えたことを特徴とする半
導体メモリ回路。 - 【請求項５】 さらに、前記分離手段による分離の後、
前記第１の増幅手段によって所定レベルまで増幅された
前記第１のビット線の電位を前記メモリセルにデータと
して再格納する格納手段を備えたことを特徴とする請求
項４記載の半導体メモリ回路。 - 【請求項６】 データを記憶するための第１のメモリセ
ルおよび第２のメモリセルと、 前記第１のメモリセルからデータを取り出すための第１
のデータ取出手段と、 前記第２のメモリセルからデータを取り出すための第２
のデータ取出手段と、 前記第１のデータ取出手段によって取り出されたデータ
を、少なくとも前記第１のメモリセルと電気的に接続さ
れた状態で所定レベルまで増幅する第１の増幅手段と、 前記第２のデータ取出手段によって取り出されたデータ
を、少なくとも前記第２のメモリセルと電気的に接続さ
れた状態で所定レベルまで増幅する第２の増幅手段と、 択一的に前記第１のデータ取出手段または前記第２のデ
ータ取出手段によって取り出されたデータを、他と隔絶
した状態で所定レベルまで増幅する第３の増幅手段と、 この第３の増幅手段によって所定レベルに増幅された電
位を出力する出力手段とを備えたことを特徴とする半導
体メモリ回路。 - 【請求項７】 さらに、前記第１の増幅手段によって所
定レベルに増幅された電位を前記第１のメモリセルにデ
ータとして再格納する第１の格納手段と、 前記第２の増幅手段によって所定レベルに増幅された電
位を前記第２のメモリセルにデータとして再格納する第
２の格納手段とを備えたことを特徴とする請求項６記載
の半導体メモリ回路。 - 【請求項８】 データを記憶する第１のメモリセルおよ
び第２のメモリセルと、 前記第１のメモリセルに接続された第１のビット線と、 前記第２のメモリセルに接続された第２のビット線と、 前記第１のビット線と前記第２のビット線とを接続する
第３のビット線と、 前記第１のビット線に接続され、そのビット線電位を所
定レベルまで増幅する第１の増幅手段と、 前記第２のビット線に接続され、そのビット線電位を所
定レベルまで増幅する第２の増幅手段と、 前記第３のビット線に接続され、そのビット線電位を所
定レベルまで増幅するための第３の増幅手段と、 前記第１のメモリセルに記憶されたデータを前記第１の
ビット線上に取り出すための第１のデータ取出手段と、 前記第２のメモリセルに記憶されたデータを前記第２の
ビット線上に取り出すための第２のデータ取出手段と、 前記第１のビット線と前記第３のビット線との間に設け
られた第１の分離ゲートと、 前記第２のビット線と前記第３のビット線との間に設け
られた第２の分離ゲートと、 前記第１のメモリセルに対するデータ読出要求に応じ、
前記第２の分離ゲートを閉じて前記第２のビット線を前
記第３のビット線から切り離すと共に、前記第１のデー
タ取出手段を制御して前記第１のメモリセルのデータを
相互接続された前記第１のビット線および第３のビット
線上に取り出し、さらに前記第１の分離ゲートを閉じて
前記第１のビット線を前記第３のビット線から切り離す
第１の読出制御手段と、 前記第２のメモリセルに対するデータ読出要求に応じ、
前記第１の分離ゲートを閉じて前記第１のビット線を前
記第３のビット線から切り離すと共に、前記第２のデー
タ取出手段を制御して前記第２のメモリセルのデータを
相互接続された前記第２のビット線および第３のビット
線上に取り出し、さらに前記第２の分離ゲートを閉じて
前記第２のビット線を前記第３のビット線から切り離す
第２の読出制御手段と、 前記第１の読出制御手段または前記第２の読出制御手段
により他のビット線から隔離された前記第３のビット線
の電位を、前記第３の増幅手段によって所定電位まで増
幅させて出力する出力制御手段とを備えたことを特徴と
する半導体メモリ回路。 - 【請求項９】 さらに、前記第１の読出制御手段により
切り離された前記第１のビット線の電位を前記第１の増
幅手段によって所定電位まで増幅させて前記第１のメモ
リセルにデータとして再格納する第１の格納手段と、 前記第２の読出制御手段により切り離された前記第２の
ビット線の電位を前記第２の増幅手段によって所定電位
まで増幅させて前記第２のメモリセルにデータとして再
格納する第２の格納手段とを備えたことを特徴とする請
求項８記載の半導体メモリ回路。 - 【請求項１０】 データを記憶するメモリセルからなる
第１のメモリアレイおよび第２のメモリアレイと、 前記第１のメモリアレイの各メモリセルに接続されたビ
ット線からなる第１のビット線群と、 前記第２のメモリアレイの各メモリセルに接続されたビ
ット線からなる第２のビット線群と、 前記第１のビット線群と第２のビット線群の各々対応す
るビット線間に択一的に接続される共通ビット線と、 前記第１のビット線群の各ビット線ごとに設けられ、こ
れらの各ビット線の電位をそれぞれ所定レベルまで増幅
する第１の増幅手段と、 前記第２のビット線群の各ビット線ごとに設けられ、こ
れらの各ビット線の電位をそれぞれ所定レベルまで増幅
する第２の増幅手段と、 前記共通ビット線に設けられ、この共通ビット線の電位
を所定レベルまで増幅する第３の増幅手段と、 前記第１のビット線群および第２のビット線群から対応
するビット線を択一的に選択し、これらを前記共通ビッ
ト線に接続するビット線選択接続手段と、 前記第１のビット線群中の選択されたビット線に接続さ
れたメモリセルからその選択されたビット線上にデータ
を取り出す第１のデータ取出手段と、 前記第２のビット線群中の選択されたビット線に接続さ
れたメモリセルからその選択されたビット線上にデータ
を取り出す第２のデータ取出手段と、 前記第１のビット線群中の選択されたビット線と前記共
通ビット線との間を分離するための第１の分離ゲート
と、 前記第２のビット線群中の選択されたビット線と前記共
通ビット線との間を分離するための第２の分離ゲート
と、 前記第１のメモリアレイに対するデータ読出要求に応
じ、前記第２の分離ゲートを閉じて前記第２のビット線
群中の選択されたビット線を前記共通ビット線から切り
離すと共に、前記第１のデータ取出手段を制御して前記
第１のビット線群中の選択されたビット線に接続された
メモリセルのデータを相互接続された前記第１のビット
線および第３のビット線上に取り出し、さらに前記第１
の分離ゲートを閉じて前記第１のビット線群中の選択さ
れたビット線を前記共通ビット線から切り離す第１の読
出制御手段と、 前記第２のメモリアレイに対するデータ読出要求に応
じ、前記第１の分離ゲートを閉じて前記第１のビット線
群中の選択されたビット線を前記共通ビット線から切り
離すと共に、前記第２のデータ取出手段を制御して前記
第２のビット線群中の選択されたビット線に接続された
メモリセルのデータを相互接続された前記第２のビット
線および第３のビット線上に取り出し、さらに前記第２
の分離ゲートを閉じて前記第２のビット線群中の選択さ
れたビット線を前記共通ビット線から切り離す第２の読
出制御手段と、 前記第１の読出制御手段または前記第２の読出制御手段
により他のビット線から隔離された前記共通ビット線の
電位を、前記第３の増幅手段によって所定電位まで増幅
させて出力する出力制御手段とを備えたことを特徴とす
る半導体メモリ回路。 - 【請求項１１】 さらに、前記第１の読出制御手段によ
り切り離された前記第１のビット線群中の選択されたビ
ット線の電位を前記第１の増幅手段によって所定電位ま
で増幅させ、前記第１のビット線群中の選択されたビッ
ト線に接続されたメモリセルにデータとして再格納する
第１の格納手段と、 前記第２の読出制御手段により切り離された前記第２の
ビット線群中の選択されたビット線の電位を前記第２の
増幅手段によって所定電位まで増幅させ、前記第２のビ
ット線群中の選択されたビット線に接続されたメモリセ
ルにデータとして再格納する第２の格納手段とを備えた
ことを特徴とする請求項１０記載の半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6302629A JPH08147975A (ja) | 1994-11-14 | 1994-11-14 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6302629A JPH08147975A (ja) | 1994-11-14 | 1994-11-14 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08147975A true JPH08147975A (ja) | 1996-06-07 |
Family
ID=17911288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6302629A Pending JPH08147975A (ja) | 1994-11-14 | 1994-11-14 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08147975A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674685B2 (en) | 2001-12-27 | 2004-01-06 | Renesas Technology Corp. | Semiconductor memory device having write column select gate |
| JP2010160865A (ja) * | 2009-01-09 | 2010-07-22 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の駆動方法 |
| JP2016167333A (ja) * | 2010-10-12 | 2016-09-15 | サムスン セミコンダクター，インコーポレーテッド | 疑似ページモードのメモリアーキテクチャおよび方法 |
-
1994
- 1994-11-14 JP JP6302629A patent/JPH08147975A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674685B2 (en) | 2001-12-27 | 2004-01-06 | Renesas Technology Corp. | Semiconductor memory device having write column select gate |
| JP2010160865A (ja) * | 2009-01-09 | 2010-07-22 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の駆動方法 |
| JP2016167333A (ja) * | 2010-10-12 | 2016-09-15 | サムスン セミコンダクター，インコーポレーテッド | 疑似ページモードのメモリアーキテクチャおよび方法 |
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