KR100197757B1

KR100197757B1 - 다이나믹형 반도체메모리장치

Info

Publication number: KR100197757B1
Application number: KR1019910005067A
Authority: KR
Inventors: 다카시 오사와
Original assignee: 니시무로 타이죠; 가부시키가이샤 도시바
Priority date: 1990-03-30
Filing date: 1991-03-30
Publication date: 1999-06-15
Also published as: EP0449207B1; JPH03283184A; EP0449207A3; US5220527A; DE69120448T2; JP3101298B2; DE69120448D1; EP0449207A2

Abstract

본 발명은, 비트선 상의 미소신호를 증폭해서 출력하는 감지증폭기를 갖춘 다이나믹형 반도체메모리장치에 관한 것으로, 종래의 반도체장치에 있어서 비트선에서 데이터입출력선에 이르는 독출경로에서 신호지연이 발생함으로써, 반도체메모리의 동작속도향상에 제한을 주던 문제점을 해결하기 위해 발명된 것이다.

이를 위해 본 발명의 반도체메모리에서는, 별도로 데이터입출력선의 신호를 증폭하기 위한 제2감지증폭기를 설치하고, 이 증폭기를 구성하는 2개의 MOS트랜지스터의 게이트에 한 쌍의 비트선을 접속함으로써, 제1감지증폭기에서의 동작에 영향을 미치지 않고 데이터입출력선의 신호를 증폭하도록 하고 있다. 그에 따라, 비트선 신호 및 데이터입출력선의 신호가 거의 동시에 증폭되어 고속동작이 가능한 다이나믹형 반도체메모리장치가 제공된다.

Description

다이나믹형 반도체메모리장치

제1도는 본 발명의 제1실시예에 따른 DRAM의 구성을 나타낸 회로도.

제2도는 상기 제1실시예장치의 동작을 나타낸 타이밍차트.

제3도는 본 발명의 제2실시예에 따른 DRAM의 구성을 나타낸 회로도.

제4도는 본 발명의 제3실시예에 따른 DRAM의 구성을 나타낸 회로도.

제5도는 본 발명의 제4실시예에 따른 DRAM의 구성을 나타낸 회로도.

제6도는 본 발명의 제5실시예에 따른 DRAM의 구성을 나타낸 회로도.

제7도는 본 발명의 제6실시예에 따른 DRAM의 구성을 나타낸 회로도.

제8도는 본 발명의 제7실시예에 따른 DRAM의 구성을 나타낸 회로도.

제9도는 본 발명의 제8실시예에 따른 DRAM의 구성을 나타낸 회로도.

제10도는 본 발명의 제9실시예에 따른 DRAM의 구성을 나타낸 회로도.

제11도는 상기 제9실시예 장치의 동작을 나타낸 타이밍챠트.

제12도는 본 발명의 제10실시예에 따른 DRAM의 구성을 나타낸 회로도.

제13도는 본 발명의 제11실시예에 따른 DRAM의 구성을 나타낸 회로도.

제14도는 본 발명의 제12실시예에 따른 DRAM의 구성을 나타낸 회로도.

제15도는 본 발명의 제13실시예에 따른 DRAM의 구성을 나타낸 회로도.

제16도는 종래의 DRAM의 회로도.

제17도는 상기 종래장치의 타이밍차트이다.

* 도면의 주요부분에 대한 부호의 설명

WL : 워드선 MC : 메모리셀

1 : 선택용 MOS트랜지스터 2 : 데이터기억용 캐패시터

BL,/BL : 비트선 3,4 : N채널 MOS트랜지스터

5,6 : P채널 MOS트랜지스터 7,8 : 열선택용 N채널 MOS트랜지스터

9 : N채널측 감지증폭기 10 : P채널측 감지증폭기

/SAN,SAP : 감지증폭기제어선 DQ,/DQ : 데이터입출력선

11,12 : 데이터입출력선신호 증폭용 N채널 MOS트랜지스터

13 : 활성화용 N채널 MOS트랜지스터

14,15 : 데이터기입용 N채널 MOS트랜지스터

CSL : 열선택선 WRT : 데이터기입제어선

16 : NAND게이트 17 : P채널 MOS트랜지스터

18 : AND게이트 19 : N채널 MOS트랜지스터

20 : 지연회로 21 : 데이터입출력버퍼

RWD,/RWD : 데이터독출·기입선 22 : 출력버퍼

31,32 : 부하용 P채널 MOS트랜지스터

33,34 : AND게이트 35 : 열디코더

BSA1∼BSA4 : 비트선감지증폭기 D1/OSA : 데이터입출력선 감지증폭기

41,42 : N채널 MOS트랜지스터 43 : OR게이트

51,52 : 장벽용 N채널 MOS트랜지스터

53,54 : N채널 MOS트랜지스터 62 : AND게이트

61 : OR게이트

[산업상의 이용분야]

본 발명은 비트선 상의 미소신호를 증폭해서 출력하는 감지증폭기를 갖춘 다이나믹형 반도체메모리장치에 관한 것이다.

[종래의 기술 및 그 문제점]

종래의 다이나믹형 반도체메모리장치(이하, DRAM이라 칭한다)에 있어서의 감지증폭기 부분의 회로구성을 제16도에, 그 동작파형을 제17도에 각각 나타내었다.

즉, 워드선(WL)의 신호가 상승하면, 메모리셀(MC)내의 MOS트랜지스터(1)가 온되고, 캐패시터(2)에 기억되어 있는 데이터에 대응하는 신호가 비트선(BL)에 독출되어 한 쌍의 비트선(BL,/BL; 여기서, /는 -를 의미함. 이하, 동일)간에 미소전위차가 발생한다. 이후, 2개의 N채널 MOS트랜지스터(3,4)로 이루어진 N채널측 감지증폭기를 활성화하기 위한 감지증폭기제어선(/SAN)의 신호가 저하하면, 저전위측의 비트선(제17도에서는 /BL)의 전위가 순차적으로 저하해 간다. 이것보다 지연되어 2개의 P채널 MOS트랜지스터(5,6)로 이루어진 P채널측 감지증폭기를 활성화하기 위한 감지증폭기제어선(SAP)의 신호가 상승하면, 고전위측의 비트선(제17도에서는 BL)의 전위가 순차적으로 상승해 간다. 그리고, 비트선(BL,/BL)간의 전위차가 충분히 커진 시기에 열선택선(CSL)의 신호를 상승시켜 한 쌍의 열선택용 N채널 MOS트랜지스터(7,8)를 온시킴으로써, 미리 소정전위로 선충전되어 있던 데이터입출력선쌍(DQ,/DQ)에 비트선의 신호가 나타나게 된다.

그런데, 상기 종래의 DRAM에서는 데이터입출력선쌍(DQ,/DQ)에 비트선 쌍의 신속으로 전달할 수 없다고 하는 문제가 있었다. 왜냐하면, 감지증폭기를 활성화하여 비트선 쌍의 전위차를 충분히 크게 증폭시킨 후가 아니면 열선택선(CSL)을 상승시킬 수 없기 때문이다. 만약 비트선 쌍의 전위차가 적을 때 열선택선(CSL)을 상승시키면, 데이터입출력선쌍에 선충전되어 있던 전하의 유입에 의해 비트선 쌍의 전위가 부상(浮上)하여 비트선 쌍간에 약간의 불균형만 있어도 데이터가 파괴되어 버릴 위험이 있기 때뿐이다. 게다가, DRAM에 있어서의 메모리셀의 집적도가 높아지면, 비트선 쌍의 전위차의 증폭에 필요한 시간은 점점 커지는 경향이 있어 억세스시간 중에서 이 감지증폭기 부분에서의 지연시간이 차지하는 비율이 대단히 커지고, 이후로는 이 시간이 더욱 커질 것으로 예상된다.

[발명의 목적]

본 발명은 상기 문제점을 해결하기 위해 발명된 것으로, 비트선에서 데이터입출력선에 이르는 데이터독출경로에 있어서의 신호전파지연을 줄여 더욱 고속동작을 가능하게 하는 다이나믹형 반도체메모리장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위해 본 발명의 다이나믹형 반도체메모리장치는, 메모리셀에 데이터를 공급하는 복수의 비트선과, 이 비트선의 한 쌍에 대해 1개의 비율로 배치된 비트선신호 증폭용 제1감지증폭기, 상기 비트선으로부터 데이터를 취출하는 한 쌍의 데이터입출력선, 상기 비트선의 한 쌍에 대해 1개의 비율로 배치되고 게이트에 한 쌍의 비트선이 접속된 2개의 구동용 MOS트랜지스터 및, 상기 제1감지증폭기사 활성화됨과 동시 또는 활성화된 직후에 도통되도록 제어되는 1개의 활성화용 MOS트랜지스터로 이루어지고, 데이터독출시에 상기 한 쌍의 데이터입출력선의 신호를 증폭하는 데이터입출력선신호 증폭용 제2감지증폭기와, 상기 한 쌍의 데이터입출력선과 상기 제2감지증폭기간에 삽입되고 열선택선이 게이트에 접속된 한 쌍의 열선택용 트랜지스터 및, 상기 한 쌍의 데이터입출력선과 상기 한 쌍의 비트선간에 삽입되어 데이터 기입시에 도통되는 한 쌍의 기입용 트랜지스터를 구비한 것을 특징으로 한다.

[작용]

상기의 구성으로 된 본 발명에서는, 비트선신호 증폭용 제1감지증폭기와는 별도로 데이터독출시에 한 쌍의 데이터입출력선의 신호를 증폭하는 데이터입출력선신호 증폭용 제2감지증폭기를 설치하고, 이 제2감지증폭기를 구성하는 2개의 구동용 MOS트랜지스터의 게이트에 한 쌍의 비트선을 접속함으로써, 제1감지증폭기에 있어서의 비트선신호의 증폭작용에는 아무런 영창을 미치지 않고 한 쌍의 데이터입출력선의 신호를 증폭할 수 있게 된다. 따라서, 상기 제2감지증폭기를 설치함으로써, 비트선신호의 증폭과 데이터입출력선신호의 증폭을 거의 동시에 개시할 수 있게 된다.

[실시예]

이하, 도면을 참조해서 본 발명을 실시예에 의거 설명한다.

제1도는 본 발명의 제1실시예에 따른 DRAM의 구성을 나타낸 회로도이다. 워드선(WL)에는 복수개의 메모리셀(MC; 1개만 도시)이 접속되어 있다. 이들 각 메모리셀(MC)은 도시한 바와 같이 선택용 MOS트랜지스터 (1)와 데이터기억용 캐패시터(2)로 구성되어 있다. 그리고, 상기 선택용 MOS트랜지스터(1)의 게이트는 상기 워드선(WL)에 접속되고, 캐패시터(2)의 한쪽의 전극(플레이트전극)에는 소정의 플레이트전위(V_PL)가 공급되고 있다. 그리고, 상기 캐패시터(2)의 다른 쪽의 전극과 접속되어 있는 상기 트랜지스터(1)의 소오스 혹은 드레인은 대응하는 비트선(BL) 혹은 비트선(/BL)(도면에서는 BL측)에 접속되어 있다.

한 쌍의 비트선(BL,/BL)간에는 2개의 N채널 MOS트랜지스터(3,4)로 이루어진 N채널측 감지증폭기(9) 및 2개의 P채널 MOS트랜지스터(5,6)로 이루어진 P채널측 감지증폭기(10)가 접속되어 있다. 상기 N채널측 감지증폭기(9)의 트랜지스터(3)의 드레인, 게이트는 상기 비트선(BL,/BL)에 각각 접속되고, 트랜지스터(4)의 드레인, 게이트는 상기 비트선(BL,/BL)에 각각 접속되며, 더욱이 양 트랜지스터(3,4)의 소오스는 공통 접속되어 있다. 즉, 상기 양 트랜지스터(3,4)는 플립플롭 접속되어 있고, 트랜지스터(3,4)의 공통 소오스는 이 감지증폭기(9)를 활성화하기 위한 감지증폭기제어선(/SAN)에 접속되어있다.

또, 상기 P채널측 감지증폭기(10)의 트랜지스터(5)의 드레인, 게이트는 상기 비트선(BL,/BL)에 각각 접속되고, 트랜지스터(6)의 드레인, 게이트는 상기 비트선(BL,/BL)에 각각 접속되며, 더욱이 양 트랜지스터(5,6)의 소오스는 공통 접속되어 있다. 즉, 상기 양 트랜지스터(5,6)도 플립플릅 접속되어 있고, 트랜지스터(5,6)의 공통소오스는 이 감지증폭기(10)를 활성화하기 위한 감지증폭기제어선(SAP)에 접속되어 있다. 그리고, 상기 N채널측 감지증폭기(9) 및 P채널측 감지증폭기(10)에 의해 비트선 쌍간의 전위차를 증폭하는 비트선감지증폭기가 구성되어 있다.

상기 한쪽의 데이터입력선(DQ)과 노드(A)간에는 열선택용 N채널 MOS트랜지스터(7)가 접속되어 있고, 노드(A)와 노드(B)간에는 데이터입출력선신호 증폭용 N채널 MOS트랜지스터(11)가 접속되어 있다. 또, 다른쪽의 데이터입출력선(/DQ)과 노드(C)간에는 열선택용 N채널 MOS트랜지스터(8)가 접속되어있고, 노드(C)와 상기 노드(B)간에는 데이터입출력선신호 증폭용 N채널 MOS트랜지스터(12)가 접속되어 있다. 그리고, 상기 노드(B)와 접지전위(Vss)간에는 활성화용 N채널 MOS트랜지스터(13)가 접속되어 있다. 상기 2개의 열선택용 트랜지스터(7,8)의 게이트는 동일한 열선택선(CSL)에 접속되고, 데이터입출력선신호 증폭용의 한쪽의 트랜지스터(11)의 게이트는 상기 비트선(/BL)에 접속되며, 다른쪽의 트랜지스터(12)의 게이트는 상기 비트선(BL)에 접속되어 있다. 즉, 상기 양 트랜지스터(11,12)로 상기 비트선(BL, /BL)의 신호에 따라 데이터입출력선쌍의 전위차를 증폭하는 데이터입출력선 감지증폭기가 구성되어 있고, 양 트랜지스터(11,12)는 구동용 트랜지스터로 되어 있다. 또, MOS트랜지스터(13)는 이 데이터입출력선 감지증폭기를 활성화제어하기 위한 것으로, 그 게이트는 활성화제어선(SEND)에 접속되어 있다.

상기 노드(A)와 상기 비트선(BL)간에는 데이터기입용 N채널 MOS트랜지스터(14)가 접속되어 있고, 상기 노드(C)와 상기 비트선(/BL)간에는 데이터기입용 N채널 MOS트랜지스터(15)가 접속되어 있다. 그리고, 상기 2개의 데이터기입용 트랜지스터(14,15)의 게이트는 데이터기입제어선(WRT)에 접속되고, 이 데이터기입제어선(WRT)의 신호로 양 트랜지스터가 동시에 온·오프 제어되도록 되어 있다.

한편, NAND게이트(16)에는 어드레스신호(X) 및 상기 감지증폭기제어선(SAP)의 레벨을 결정하기 위한 신호선(SEP)의 신호가 공급된다. 그리고, 이 NAND게이트(16)의 출력은 상기 감지증폭기제어선(SAP)과 전원전위(Vcc)간에 삽입되어 있는 P채널 MOS트랜지스터(17)의 게이트에 공급된다. 또, AND게이트(18)에는 상기 어드레스신호(X) 및 상기 감지증폭기제어선(/SAN)의 레벨을 결정하기 위한 신호선(SEN)의 신호가 공급된다. 그리고, 이 AND게이트(18)의 출력은 상기 감지증폭기제어선(/SAN)과 접지전위(Vss)간에 삽입되어 있는 N채널 MOS트랜지스터(19)의 게이트에 공급된다. 상기 신호선(SEN)의 신호는 또 지연회로(20)에도 공급된다. 이 지연회로(20)의 출력은 상기 활성화제어선(SEND)에 공급된다.

상기 한 쌍의 데이터입출력선(DQ,/DQ)에는 데이터입출력버퍼(21)가 접속되어 있고, 데이터입출력선쌍(DQ,/DQ)에 얻어진 데이터는 이 데이터입출력버퍼(21)에서 증폭되어 한 쌍의 데이터독출·기입선(RWD,/RWD)에 출력된다. 더욱이, 이 한 쌍의 데이터독출·기입선(RWD,/RWD)에는 출력버퍼(22)가 접속되어 있고, 이 출력버퍼(22)의 출력이 독출데이터(Dout)로서 외부로 공급된다.

다음으로, 상기 구성의 DRAM에 있어서의 데이터독출시의 동작을 제2도의 타이밍차트에 의거 설명한다. 우선, 워드선(WL)의 신호가 상승된다. 이때, 거의 동시에 열선택선(CSL)의 신호도 상승된다. 워드선(WL)의 신호가 상승되면, 메모리셀(MC)내의 MOS트랜지스터(1)가 온되고, 캐패시터(2)에 기억되어 있는 데이터에 따른 신호가 비트선(B2)측으로 독출된다. 이때, 비트선에 나타나는 신호전위는 높아야 수백 mV정도이고, 비트선(BL,/BL)의 전위는 도시하지 않은 수단에 의해 미리 예컨대 전원전위(Vcc)의 1/2인 0.5·Vcc의 전위로 선충전되어 있으며, 활성화제어선(SEND)의 신호는 또 L레벨이므로, 활성화용 트랜지스터(13)는 오프상태이다. 따라서, 데이터입출력선(DQ,/DQ)의 전하의 인출은 행해지지 않고, 공히 선충전레벨인 Vcc의 전위로 유지된다.

다음으로, 워드선(WL)의 신호가 완전히 H레벨[통상은 전원전위(Vcc)를 부트스트랩시킨 레벨로, 예컨대 1,5·Vcc]에까지 도달하면, 신호선(SEN)의 신호가 H레벨로 상승된다. 이때, 이 비트선 쌍이 선택상태이고, 어드레스신호(X)가 H레벨이면, AND게이트(18)의 출력이 H레벨로 되고, 트랜지스터(19)가 온되며, N채널측 감지증폭기(9)를 활성화하기 위한 감지증폭기제어선(/SAN)의 신호가 H레벨(0.5·Vcc)로부터 L레벨(Vss)로 떨어진다. 그에 따라, 비트선 쌍 중 전위가 낮은 쪽(이 경우는 /BL)이 순차적으로 Vss측으로 떨어지게 된다. 이때의 비트선(/BL)의 전위의 저하속도가 늦은 이유는, 하나의 워드선에 접속된 메모리셀(MC)의 수가 대단히 많아, 예컨대 4M비트 DRAM에서는 1024개도 있는 바, 따라서 활성화되는 N채널측 감지증폭기도 이것과 동수이어서 대량의 전하를 공통의 신호선(/SAN)을 통해 인출해야만 하기 때문이고, 이 신호선(/SAN)에 존재하는 배선저항의 영향에 의해 전하의 인출속도가 늦어지기 때문이다. 이 경향은, 16M비트 DRAM, 64M비트 DRAM으로 메모리셀의 집적도가 높아짐에 따라 보다 강해질 것으로 예상된다.

신호선(SEN)의 신호상승으로부터 소정의 일정시간 지연되어 활성화제어선(SEND)의 신호가 H레벨로 상승하고, 트랜지스터(13)가 온됨으로써 데이터입출력선 감지증폭기가 활성화된다. 이때, 열선택선(CSL)의 신호는 H레벨로 되어 있고, 열선택용 트랜지스터(7,8)는 함께 온되어 있기 때문에, 한 쌍의 데이터입출력선(DQ,/DQ) 중 어느 한쪽의 전하가 트랜지스터(7,11,13) 혹은 트랜지스터(8,12,13)를 매개로 접지전위(Vss)로 인출된다. 이 경우는, 비트선(/BL)측의 전위가 낮아지기 때문에 데이터입출력선(/DQ)의 전하가 인출된다. 이때, 지연회로(20)에 있어서의 지연시간은 특별히 길게할 필요는 없으며, 비트선 쌍에 어느 정도의 전위차가 있으면 좋다. 또, 데이터입출력선쌍(DQ,/DQ)이 L레벨측으로 끌려가 버리는 오동작도 경감된다.

다음으로, 신호선(SEP)의 신호가 H레벨로 상승된다. 이때, 어드레스신호(X)가 H레벨이므로, NAND게이트(16)의 출력이 L레벨로 되고, 트랜지스터(17)가 온되며, P채널측 감지증폭기(10)를 활성화하기 위한 감지증폭기제어선(SAP)의 신호가 0.5·Vcc로부터 Vcc로 상승된다. 그에 따라, 비트선 쌍 중 H레벨측의 전위가 Vcc를 향해 순차적으로 증폭되어 비트선 쌍의 증폭작용이 완료된다. 데이터입출력버퍼(21)에서의 증폭, 데이터독출·기입선(RWD,/RWD)으로의 신호전달은 데이터입출력선쌍(DQ,/DQ)에 어느 정도의 전위차가 생긴 시점에서 동기적으로 행하거나, 혹은 전류미러증폭기 등으로 비동기적으로 증폭하거나 어느 것이라도 가능하다. 이후에는 데이터독출·기입선(RWD,/RWD)의 신호를 출력버퍼(22)에서 증폭하여 칩의 외부로 독출데이터(Dout)로서 출력한다.

이와 같이 상기 실시예에서는 비트선감지증폭기를 활성화한 직후에 데이터입출력선 감지증폭기를 활성화할 수 있어 비트선 쌍에서의 신호증폭과 데이터입출력선쌍에서의 신호증폭을 거의 동시에 개시할 수 있으므로, 비트선 쌍에서 데이터입출력선쌍에 이르는 데이터독출경로에서의 신호전파지연이 적어져서 고속의 데이터독출이 실현된다.

한편, 상기 실시예에서는 신호선(SEN)의 신호를 지연회로(20)로 지연시켜 활성화제어선(SEND)에 공급하는 경우에 대해 설명했지만, 지연회로(20)를 설치하지 않고 신호선(SEN)의 신호를 활성화제어선(SEND)에 직접 공급하도록 해도 좋다. 또, 제2도에서 점선으로 나타낸 데이터입출력선(DQ,/DQ)의 전위변화는 상기 지연회로(20)를 설치하지 않은 경우의 것이다.

제3도는 본 발명의 제2실시예에 따른 DRAM의 구성을 나타낸 회로도이다.

이 실시예의 DRAM에서는, 상기 제1도의 실시예의 DRAM에 있어서의 상기 노드(A)와 전원전위(Vcc)간에 부하용 P채널 MOS트랜지스터(31)를 삽입하고, 그 게이트를 상기 데이터입출력선신호 증폭용 N채널 MOS트랜지스터(11)와 공통 접속하며, 더욱이 상기 노드(C)와 전원전위(Vcc)간에 부하용 P채널 MOS트랜지스터(32)를 삽입하고 그 게이트를 상기 데이터입력선신호 증폭용 N채널 MOS트랜지스터(12)와 공통 접속한 것이다.

이 실시예에 따른 DRAM에서는, 상기 제1도의 실시예에 비해 부하용 P채널 MOS트랜지스터(31,32)를 추가한 양만큼 소자수는 증가하지만, 데이터입출력선쌍의 증폭능력이 강해지는 잇점이 있다.

제4도는 본 발명의 제3실시예에 따른 DRAM의 구성을 나타낸 회로도이다.

상기 제1도 및 제3도의 실시예에서는 트랜지스터(13)의 게이트에 활성화제어선(SEND)을 접속하고, 트랜지스터(13)를 이 신호선(SIND)의 신호로만 제어하도록 했지만, 이러한 구성이라면 비선택열의 데이터입출력선 감지증폭기도 동작하여 쓸데없는 전력이 소비되게 된다. 그래서, 이 실시예에서는 각 데이터입출력선 감지증폭기마다 AND게이트(33)를 설치하고, 이 AND게이트(33)에 대응하는 열선택선(CSL)과 활성화제어선(SEND)의 신호를 입력하며, 이 AND게이트(33)의 출력으로 상기 트랜지스터(13)의 온·오프제어를 행하도록 한 것이다.

이러한 구성에 의하면, 선택된 열의 데이터입출력선 감지증폭기만 동작하고, 비선택열의 데이터입출력선 감지증폭기에서는 Vcc와 Vss간에 관통전류가 흐르지 않으므로 저소비 전력화할 수 있다.

제5도는 본 발명의 제4실시예에 따른 DRAM의 구성을 나타낸 회로도이다.

이 실시예의 DRAM에서는, 상기 제3도의 실시예에 있어서의 P채널 MOS트랜지스터(31,32)의 각 게이트를 트랜지스터(11,12)의 각 게이트에 공통 접속하는 대신에, 양 트랜지스터(31,32)의 게이트를 상기 노드(C)에 공통 접속함으로써, 상기 데이터입출력선신호 증폭용의 N채널 MOS트랜지스터(11,12)에 대해 P채널의 전류미러부하를 추가하도록 한 것이다.

이 실시예예 따른 DRAM의 경우도, 상기 제1도의 실시예에 비해 부하용 P채널 MOS트랜지스터(31,32)를 추가한 양만큼 소자수는 증가하지만, 데이터입출력선쌍의 증폭능력이 강해지는 잇점이 있다.

제6도는 본 발명의 제5실시예에 따른 DRAM의 구성을 나타낸 회로도이다.

이 실시예의 DRAM에서는, 상기 제4도의 실시예에 있어서의 P채널 MOS트랜지스터(31,32)의 각 게이트를 트랜지스터(11,12)의 각 게이트에 공통 접속하는 대신에, 양 트랜지스터(31,32)의 게이트를 상기 노드(C)에 공통 접속함으로써, 상기 데이터입출력선신호 증폭용 N채널 MOS트랜지스터(11,12)에 대해 P채널의 전류미러부하를 추가하도록 한 것이다.

제7도는 본 발명의 제6실시예에 따른 DRAM의 구성을 나타낸 회로도이다.

이 실시예의 DRAM에서는, 상기 데이터입출력선 감지증폭기로부터 활성화용 N채널 MOS트랜지스터(13)를 제거하고, 상기 노드(B)를 접지전위(Vss)에 접속함과 더불어 AND게이브(34)를 추가하며, 대응하는 열선택선(CSL)과 활성화제어선(SEND)의 신호를 이 AND게이트(34)에 입력하고, 그 출력으로 상기 한 쌍의 열선택용 트랜지스터(7,8)의 온·오프제어를 행하도록 한 것이다.

이 실시예에 의하면, 열선택선(CSL)의 신호가 빨리 상승되어도, 열선택용의 트랜지스터(7,8)가 온되는 타이밍을 활성화제어선(SEND)의 신호로 제어할 수 있다

제8도는 본 발명의 제7실시예에 따른 DRAM의 구성을 나타낸 회로도이다.

이 실시예의 DRAM에서는, 상기 열선택선(CSL)을 선택 구동하는 열디코더(35)에 열어드레스신호(Xo∼Xn)와 함께 상기 활성화제어선(SEND)의 신호를 입력함으로써, 이 열디코더(35)로 상기 제7도의 실시예회로 중의 AND게이트(34)의 출력과 같은 타이밍을 갖는 신호를 발생시키도록 한 것이다.

제9도는 본 발명의 제9실시예에 따른 DRAM의 구성을 나타낸 회로도이다.

상기 제1도의 실시예의 DRAM에서는 1쌍의 비트선마다 1개의 데이터입출력선 감지증폭기를 설치하도록 했지만, 이는 복수 쌍의 비트선마다 1개의 데이터입출력선 감지증폭기를 설치하도록 해도 좋다. 이 실시예의 DRAM에서는 4쌍의 비트선마다 1개의 데이터입출력선 감지증폭기를 설치하도록 한 것이다. 도면중 4개의 비트선감지증폭기(BSA0∼BSA3)는 각각 상기 N채널측 감지증폭기(9)와 P채널측 감지증폭기(10)로 구성되어 있다. 또, 도면 중의 테이터입출력선 감지증폭기(DI/OSA)는 상기 제1도의 경우와 마찬가지로 3개의 N채널 MOS트랜지스터(11,12,13)에 의해 구성되어 있다.

상기 4개의 비트선감지증폭기(BSA0∼BSA3)는 4쌍의 비트선(BL0,/BL0∼BL3,/BL3)의 각각의 사이에 접속되어 있고, 각각 감지증폭기제어선(/SAN,SAP)의 신호에 따라 활성화되도록 되어 있다. 또, 상기 4쌍의 비트선(BL0,/BL0∼BL3,/BL3)은 비트선(BL)측마다 각 N채널 MOS트랜지스터(41)를 매개로, 비트선(/BL)측마다 각 N채널 MOS트랜지스터(42)를 매개로 각각 상기 데이터입출력선 감지증폭기(DI/OSA)에 접속되어 있다. 상기 트랜지스터(41,42)의 게이트는 각 비트선 쌍마다 공통 접속되고, 이들 각 공통게이트에는 4개의 열선택선(CSL0∼CSL3)의 각각이 접속되어 있다. 또, 데이터입출력선 감지증폭기(DI/OSA)와 데이터입출력선쌍간에 접속되어 있는 2개의 열선택용 N채널 MOS트랜지스터(7,8)의 게이트에는 상기 4개의 열선택선(CSL0∼CSL3)각각의 신호가 입력되는 OR게이트(43)의 출력이 공급된다.

상기의 구성으로 된 DRAM에서는, 4개의 열선택선(CSL0∼CSL3)중 어느 하나의 신호가 H레벨로 되고, 4조의 트랜지스터(41,42)중 어느 한 조가 온되어 4개의 비트선감지증폭기(BSA0∼BSA3)중 어느 하나가 데이터입출력선 감지증폭기(DI/OSA)와 선택적으로 접속될 때에, OR게이트(43)의 출력도 H레벨로 되고, 열선택용 N채널 MOS트랜지스터(7,8)가 온상태로 된다.

이 실시예의 DRAM은, 데이터입출력선 감지증폭기 부분이 차지하는 실리콘칩 상의 면적이 너무 커서 각 비트선 쌍마다 데이터입출력선 감지증폭기를 배치할 수 없는 경우, 혹은 각 비트선 쌍마다 데이터입출력선 감지증폭기를 배치하면 칩면적의 증대가 허용범위를 넘는 경우 등에 유효하다.

제10도는 본 발명의 제9실시예에 따른 DRAM의 구성을 나타낸 회로도이다.

상기 제1 내지 제8도의 각 실시예에서는, 데이터입출력선 감지증폭기를 활성화하는 타이밍을 활성화용 트랜지스터(13) 또는 열선택용 트랜지스터(7,8)의 게이트신호를 구동하는 타이밍을 제어하는 것으로 규정하였다. 이에 대해, 본 실시예에서는 트랜지스터(13)를 제거하고, N채널측 감지증폭기(9)를 활성화하기 위한 감지증폭기제어선(/SAN)에 트랜지스터(11,12)의 공통 접속로드(B)를 접속함으로써, 데이터입출력선 감지증폭기를 N채널측 감지증폭기(9)와 동시에 활성화하도록 한 것이다.

여기서, 감지증폭기제어선(/SAN)은 비트선 쌍(BL,/BL)과 마찬가지로 미리 0.5·Vcc로 선충전되어 있으므로, 신호선(/SAN)이 Vss로 저하하고, 비트선신호 증폭용 N채널측 감지증폭기(9)가 활성화될 때까지는 트랜지스터(11,12)는 모두 오프되어 있다. 또, 데이터입출력선 감지증폭기는, 예컨대 열선택선(CSL)이 먼저 상승해도 비활성상태에 있으므로, 데이터입출력선쌍에는 신호는 나타나지 않는다. 그리고, 감지증폭기제어선(/SAN)의 신호가 저하하여 N채널측 감지증폭기(9)가 활성화되고, 비트선 쌍간의 미소전위차가 증폭됨과 동시에, 데이터입출력선 감지증폭기도 활성화되어 재빠르게 데이터입출력선쌍에 신호가 나타나기 시작하기 때문에, 고속으로 데이터가 데이터 입출력선으로 전송된다.

제11도는 상기 제10도의 DRAM의 동작을 나타낸 타이밍차트이다. 상기 제2도의 타이밍차트에 비해 보다 좋은 결과가 얻어지고 있다. 즉, 제2도 중의 데이터입출력선(DQ,/DQ; 실선)의 경추보다도 빨리 데이터입출력선쌍에 신호가 나타나고 있고, 제2도 중의 데이터입출력선(DQ,/DQ; 점선)의 경우와 비교해도 H레벨측의 데이터입출력선의 레벨저하도 발견되지 않는다.

제12도는 본 발명의 제10실시예에 따른 DRAM의 구성을 나타낸 회로도이다.

이 실시예는 상기 제10도의 고찰방법을 상기 제9도의 실시예에 적용한 것이다. 즉, 이 실시예에서는 4쌍의 비트선(BL0,/BL0∼BL3,/BL3)의 각 쌍마다 1개의 데이터입출력선 감지증폭기(DI/OSA)[단, 이 경우 트랜지스터(13)는 생략되어 있다]를 설치함과 더불어 데이터입출력선 감지증폭기의 활성화를 감지증폭기제어선(/SAN)의 신호에 기초해서 행하도록 한 것으로, 상기 제9도와 대응하는 부분에는 같은 참조부호를 붙이고 그 설명은 생략한다.

제13도는 본 발명의 제11실시예에 따른 DRAM의 구성을 나타낸 회로도이다.

이 실시예의 DRAM은, 상기 제10도의 것과 비교하면, 비트선감지증폭기의 N채널측 감지증폭기(9)와 P채널측 감지증폭기(10)간에 한 쌍의 장벽용 N채널 MOS트랜지스터(51,52)가 삽입되어 있는 점과, N채널측 감지증폭기(9)의 트랜지스터(3,4)의 공통노드 및 상기 트랜지스터(11,12)의 공통접촉노드(B)가 N채널 MOS트랜지스터(53)를 매개로 상기 감지증폭기제어선(/SAN)에 접속되어 있는 점, N채널측 감지증폭기(9)의 트랜지스터(3,4)의 공통노드 및 상기 트랜지스터(11,12)의 공통 접속노드(B)가 N채널 MOS트랜지스터(54)를 매개로 접지전위(Vss)에 접속되어 있는 점에서 다르다. 한편, 상기 트랜지스터(51,52)의 게이트는 제어신호선(ψT)에 접속되어 있다. 이 신호선(ψT)의 신호는 항시 Vcc레벨로 되어 있는 경우와 일시적으로 Vss 등의 낮은 레벨로 저하되는 경우가 있다. 또, 상기 트랜지스터(53)의 게이트에는 전원전위(Vcc)가 항상 공급되어 이 트랜지스터(53)는 항상 온상태로 되어 있고, 또 상기 트랜지스터(54)의 게이트는 대응하는 열선택선(CSL)에 접속되어 있다.

상기 신호선(ψT)에 Vcc레벨의 신호를 항상 공급하도록 한 경우, N채널측 감지증폭기(9)의 감지노드와 비트선 쌍간에 저항이 삽입된 것처럼 동작해서 N채널측 감지증폭기(9)의 감지노드의 용량이 일시적으로 경감되어 고속의 감지가 가능하게 된다. 한편, 상기 신호선(ψT)을 일시적으로 Vss 등의 저레벨로 저하시키도록 하면, 트랜지스터(51,52)가 오프되어 N채널측 감지증폭기(9)의 감지코드와 비트선 쌍이 완전히 분리된다. 그에 따라, 전자의 경우보다도 N채널측 감지증폭기(9)의 감지노드의 용량이 경감되어 보다 고속으로 감지할 수 있게 된다.

또, 상기 트랜지스터(53)는 저항으로서 동작하여 많은 N채널측 감지증폭기를 열선택상태와는 관계없이 균등하게 천천히 감지시키는 작용을 갖는 것으로, 열선택선(CSL)이 상승하여 선택된 특별한 열에서는 트랜지스터(54)가 온됨으로써 그 N채널측 감지증폭기만이 고속으로 감지하는 것이다.

이 실시예에서는, 데이터입출력선 감지증폭기의 N채널 MOS트랜지스터(11,12)의 공통노드(8)가 비트선감지증폭기의 N채널측 감지증폭기(9)의 N채널 MOS트랜지스터(3,4)의 공통노드에 접속되어 있고, 열선택선(CSL)으로 선택된 특별한 열에서는 고속으로 상기 각 공통노드의 전위가 강하하므로, 데이터입출력선 감지증폭기에서의 동작도 고속화할 수 있고, 소자수는 다소 많아지지만 가장 효과가 좋은 회로구성이라 말할 수 있다.

제14도는 본 발명의 제12실시예에 따른 DRAM의 구성을 나타낸 회로도이다.

이 실시예의 DRAM은, 상기 제10도의 실시예에서의 데이터기입용 트랜지스터(14,15)를 노드(A)와 비트선(BL)간 및 노드(C)와 비트선(/BL)간에 각각 접속하는 대신에, 한쪽의 트랜지스터(14)를 한쪽의 비트선(BL)과 한쪽의 데이터입출력선(DQ)간에, 다른쪽의 트랜지스터(15)를 다른쪽의 비트선(/BL)과 다른쪽의 데이터입출력선(/DQ)간에 각각 삽입하도록 한 것이다. 그리고, 상기 열선택용 트랜지스터(7,8)의 게이트는 데이터의 독출시에만 선택 구동되는 열선택선(CSLR)에 접속되고, 상기 데이터기입용 트랜지스터(14,15)의 게이트는 데이터기입시에만 선택 구동되는 열선택선(CSLW)에 접속되어 있다.

이러한 구성에 의하면, 데이터의 기입시 데이터입출력선쌍에서 비트선 쌍측으로 데이터를 전송할 때에는, 각각 1개의 트랜지스터를 경유하면 되므로 보다 고속의 데이터기입동작을 용이하게 실현할 수 있다.

제15도는 본 발명의 제13실시예에 따른 DRAM의 구성을 나타낸 회로도이다.

이 실시예의 DRAM은, 상기 제12도에 나타낸 바와 같이 복수의 비트선 쌍에 대해 1개의 데이터입출력선 감지증폭기를 설치하도록 한 것에 대해, 상기 제14도의 것과 마찬가지로 데이터기입용 트랜지스터(14,15)를 비트선 쌍(BL,/BL)과 데이터입출력선쌍(DQ,/DQ)간에 삽입하도록 한 것이다. 이 경우, 데이터독출시에 온상태로 되는 열선택용 트랜지스터(7,8)는 열선택선(CSL0∼CSL3)의 신호가 입력되는 OR게이트(61)의 출력에 의해 제어된다. 또, 데이터기입시에 온되는 데이터기입용 트랜지스터(14,15)는 상기 OR게이트(61)의 출력 및 데이턴기입제어선(WRT)의 신호가 입력되는 AND게이트(62)의 출력에 의해 제어된다.

이 실시예의 DRAM의 경우도 상기 제12도의 실시예의 경우와 마찬가지로, 데이터입출력선 감지증폭 부분이 차지하는 실리콘칩 상의 면적이 너무 커서 각 비트선 쌍마다 데이터입출력선 감지증폭기를 배치할 수 없는 경우, 혹은 각 비트선 쌍마다 데이터입출력선 감지증폭기를 배치라면 칩면적의 증대가 허용범위를 넘는 경우 등에 유효하다.

또, 상기 제12도 및 제15도의 실시예에서는 4쌍의 비트선마다 1개의 데이터입출력선 감지증폭기를 설치하도록 했지만, 이는 2쌍, 4쌍, 8쌍, 16쌍의 비트선마다 1개의 데이터입출력선 감지증폭기를 설치하는 것이 가능하고, 일반적으로 2n(n은 자연수)쌍의 비트선마다 1개의 데이터입출력선 감지증폭기를 배치하는 것이 가능하다.

또한, 본 발명은 상기한 각 실시예에 한정되지 않고 각종의 변형이 가능함은 물론이다. 예컨대, 상기 제1도의 실시예에 있어서, 열선택용 N채널 MOS트랜지스터(7,8), 데이터기입용 N채널 MOS트랜지스터(14,15) 및 활성화용 N채널 MOS트랜지스터(13) 대신에 각각 P채널 MOS트랜지스터를 사용할 수 있다. 마찬가지로 제3도, 제4도, 제5도 및 제6도의 각 실시예에 있어서, 열선택용 N채널 MOS트랜지스터(7,8) 및 데이터기입용 N채널 MOS트랜지스터(14,15) 대신에 각각 P채널 MOS트랜지스터를 사용할 수 있다. 또, 제5도 및 제6도의 각 실시예에서는 데이터입출력선 감지증폭기의 구동용 트랜지스터(11,12)가 N채널 MOS트랜지스터이고, 전류미러부하용 트랜지스터(31,32)가 P채널 MOS트랜지스터인 경우에 대해 설명했지만, 이것은 구동용 트랜지스터를 P채널 MOS트랜지스터로, 전류미러부하용 트랜지스터를 N채널 MOS트랜지스터로 각각 구성하도록 해도 좋다.

한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 비트선에서 데이터입출력선에 이르는 데이터독출경로에서의 신호전파지연을 줄여 더욱 고속동작을 가능하게 하는 다이나믹형 반도체메모리장치를 제공할 수 있다.

Claims

각각이 1개의 MOS트랜지스터(1) 및 1개의 캐패시터(2)로 이루어진 복수의 메모리셀(MC)과, 각 쌍이 상기 복수의 메모리셀(MC)에 데이터를 공급하는 제1 및 제2비트선(BL,/BL)으로 이루어진 복수의 비트선 쌍, 상기 복수의 비트선 쌍의 각각에 대해 배치되어 비트선신호를 증폭하는 제1감지증폭기(9,10), 제1 및 제2데이터입출력선으로 이루어져 상기 복수의 비트선 쌍으로부터 데이터를 취출하는 한 쌍의 데이터입출력선(DQ,/DQ), 상기 복수의 비트선 쌍의 각각에 대해 배치되고, 게이트에 한 쌍의 비트선이 접속되는 제1 및 제2의 구동용 MOS트랜지스터(11,12)와, 상기 제1감지증폭기(9,10)가 활성화됨과 동시 또는 활성화된 직후에 도통되도록 제어되는 제3의 활성화용 MOS트랜지스터(13)로 이루어지며, 데이터의 독출시에 상기 한 쌍의 데이터입출력선(DQ,/DQ)의 신호를 증폭하는 제2감지증폭기, 상기 한 쌍의 데이터입출력선(DQ,/DQ)과 상기 제2감지증폭기간에 삽입되고, 열선택선이 게이트에 접속된 제1 및 제2의 열선택용 트랜지스터(7,8), 상기 제1비트선에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의한쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제1의 기입용 트랜지스터(14) 및, 상기 제2비트선에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의다른쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제2의 기입용 트랜지스터(15)를 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체메모리장치.
제1항에 있어서, 비트선신호를 증폭하는 상기 제1감지증폭기(9,10)는, 2개의 N채널 MOS트랜지스터(3,4)로 이루어진 제1플립플롭(9)및 2개의 P채널 MOS트랜지스터(5,6)로 이루어진 제2플립플롭(10)을 갖춘 CMOS형 감지증폭기이고, 데이터입출력선신호를 증폭하는 상기 제2감지증폭기의 제1 및 제2의 구동용 MOS트랜지스터 및 제3의 활성화용 MOS트랜지스터는, 각각 N채널 MOS트랜지스터이며, 상기 제1 및 제2의 열선택용 트랜지스터(7,8)는 N채널 MOS트랜지스터이고, 상기 제1 및 제2의 기입용 트랜지스터(14,15)는 N채널 MOS트랜지스터인 것을 특징으로 하는 다이나믹형 반도체메모리장치.
제1항에 있어서, 비트선신호를 증폭하는 상기 제1감지증폭기(9,10)는, 2개의 N채널 MOS트랜지스터(3,4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5,6)로 이루어진 제2플립플롭(10)을 갖춘 CMOS형 감지증폭기이고, 데이터입출력선신호를 증폭하는 상기 제2감지증폭기의 제1 및 제2의 구동용 MOS트랜지스터 및 제3의 활성화용 MOS트랜지스터는, 각각 P채널 MOS트랜지스터이며, 상기 제1 및 제2의 열선택용 트랜지스터(7,8)는 P채널 MOS트랜지스터이고, 상기 제1 및 제2의 기입용 트랜지스터(14,15)는 P채널 MOS트랜지스터인 것을 특징으로 하는 다이나믹형 반도체메모리장치.
각각이 1개의 MOS트랜지스터(1) 및 1개의 캐패시터(2)로 이루어진 복수의 메모리셀(MC)과, 각 쌍이 상기 복수의 메모리셀(MC)에 데이터를 공급하는 제1 및 제2비트선(BL,/BL)으로 이루어진 복수의 비트선 쌍, 상기 복수의 비트선 쌍의 각각에 대해 배치되어 비트선신호를 증폭하는 제1감지증폭기(9,10), 제1 및 제2데이터입출력선으로 이루어져 상기 복수의 비트선 쌍으로부터 데이터를 취출하는 한 쌍의 데이터입출력선(DQ,/DQ), 상기 복수의 비트선 쌍의 각각에 대해 배치되고, 게이트에 한 쌍의 비트선이 접속되는 제1 및 제2의 구동용 MOS트랜지스터(11,12)로 이루어지며, 상기 제1감지증폭기(9,10)가 활성화됨과 동시 또는 활성화된 직후에 활성화되어 데이터의 독출시에 상기 한 쌍의 데이터입출력선(DQ,/DQ)의 신호를 증폭하는 제2감지증폭기, 상기 한 쌍의 데이터입출력선(DQ,/DQ)과 상기 제2감지증폭기간에 삽입되고, 열선택선이 게이트에 접속된 제1 및 제2의 열선택용 트랜지스터(7,8), 상기 제1비트선에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의 한쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제1의 기입용 트랜지스터(14) 및, 상기 제2비트선에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의다른쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제2의 기입용 트랜지스터(15)를 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체메모리장치.
제4항에 있어서, 상기 제1감지증폭기(9,10)는, 2개의 N채널 MOS트랜지스터(3,4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5,6)로 이루어진 제2플립플릅(10)을 갖춘 CMOS형 감지증폭기이고, 상기 제2감지증폭기의 제1 및 제2의 구동용 MOS트랜지스터는 소오스가 공통 접속된 N채널 MOS트랜지스터이고, 이들 N채널 MOS트랜지스터의 공통 소오스가 상기 제1플립플롭을 활성화하는 신호선에 접속되어 있는 것을 특징으로 하는 다이나믹형 반도체메모리장치.
제4항에 있어서, 상기 제1감지증폭기(9,10)는, 2개의 N채널 MOS트랜지스터(3,4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5,6)로 이루어진 제2플립플롭(10)을 갖춘 CMOS형 감지증폭기이고, 상기 제2감지증폭기의 제1 및 제2의 구동용 MOS트랜지스터는 소오스가 공통 접속된 P채널 MOS트랜지스터이고, 이들 P채널 MOS트랜지스터의 공통 소오스가 상기 제2플립플롭을 활성화하는 신호선에 접속되어 있는 것을 특징으로 하는 다이나믹형 반도체메모리장치.
각각이 1개의 MOS트랜지스터(1) 및 1개의 캐패시터(2)로 이루어진 복수의 메모리셀(MC)과, 각 쌍이 상기 복수의 메모리셀(MC)에 데이터를 공급하는 제1 및 제2비트선(BL,/BL)으로 이루어진 복수의 비트선 쌍, 상기 복수의 비트선 쌍의 각각에 대해 배치되어 비트선신호를 증폭하는 제1감지증폭기(9,10), 제1 및 제2데이터입출력선으로 이루어져 상기 복수의 비트선 쌍으로부터 데이터를 취출하는 한 쌍의 데이터입출력선(DQ,/DQ), 상기 복수의 비트선 쌍의 각각에 대해 배치되고, 게이트에 한 쌍의 비트선이 접속되는 제1 및 제2의 구동용 MOS트랜지스터(11,12)와, 제3 및 제4의 부하용 MOS트랜지스터(31,32) 및, 상기 제1감지증폭기(9,10)가 활성화됨과 동시 또는 활성화된 직후에 도통되도록 제어되는 제5의 활성화용 MOS트랜지스터(13)로 이루어지며, 데이터의 독출시에 상기 한 쌍의 데이터입출력선(DQ,/DQ)의 신호를 증폭하는 제2감지증폭기, 상기 한 쌍의 데이터입출력선(DQ,/DQ)과 상기 제2감지증폭기간에 삽입되고, 열선택선이 게이트에 접속된 제1 및 제2의 열선택용 트랜지스터(7,8), 상기 제1비트선에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의 한쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제1의 기입용 트랜지스터(14) 및, 상기 제2비트선에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의 다른쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제2의 기입용 트랜지스터(15)를 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체메모리장치.
제7항에 있어서, 상기 제1감지증폭기(9,10)는, 2개의 N채널 MOS트랜지스터(3,4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5,6)로 이루어진 제2플립플롭(10)을 갖춘 CMOS형 감지증폭기이고, 상기 제2감지증폭기의 제1 및 제2의 구동용 MOS트랜지스터와 제5의 활성화용 MOS트랜지스터는 각각 N채널 MOS트랜지스터이고, 상기 제3 및 제4의 부하용 MOS트랜지스터는 P채널 MOS트랜지스터이며, 상기 제1 및 제2의 열선택용 트랜지스터(7,8)는 N채널 MOS트랜지스터이고, 상기 제1 및 제2의 기입용 트랜지스터(14,15)는 N채널 MOS트랜지스터인 것을 특징으로 하는 다이나믹형 반도체메모리장치.
제7항에 있어서, 상기 제1감지증폭기(9,10)는, 2개의 N채널 MOS트랜지스터(3,4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5,6)로 이루어진 제2플립플롭(10)을 갖춘 CMOS형 감지증폭기이고, 상기 제2감지증폭기의 제1 및 제2의 구동용 MOS트랜지스터와 제5의 활성화용 MOS트랜지스터는 각각 P채널 MOS트랜지스터이고, 상기 제3 및 제4의 부하용 MOS트랜지스터는 N채널 MOS트랜지스터이며, 상기 제1 및 제2의 열선택용 트랜지스터(7,8)는 P채널 MOS트랜지스터이고, 상기 제1 및 제2의 기입용 트랜지스터(14,15)는 P채널 MOS트랜지스터인 것을 특징으로 하는 다이나믹형 반도체메모리장치.
제7항에 있어서, 상기 제1감지증폭기(9,10)는, 2개의 N채널 MOS트랜지스터(3,4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5,6)로 이루어진 제2플립플롭(10)을 갖춘 CMOS형 감지증폭기이고, 상기 제2감지증폭기의 제1 및 제2의 구동용 MOS트랜지스터와 제5의 활성화용 MOS트랜지스터는 각각 N채널 MOS트랜지스터이고, 상기 제3 및 제4의 부하용 MOS트랜지스터는 전류미러회로를 구성하는 P채널 MOS트랜지스터이며, 상기 제1 및 제2의 열선택용 트랜지스터(7,8)는 N채널 MOS트랜지스터이고, 상기 제1 및 제2의 기입용 트랜지스터(14,15)는 N채널 MOS트랜지스터인 것을 특징으로 하는 다이나믹형 반도체메모리장치.
제7항에 있어서, 상기 제1감지증폭기(9,10)는, 2개의 N채널 MOS트랜지스터(3,4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5,6)로 이루어진 제2플립플롭(10)을 갖춘 CMOS형 감지증폭기이고, 상기 제2감지증폭기의 제1 및 제2의 구동용 MOS트랜지스터와 제5의 활성화용 MOS트랜지스터는 각각 N채널 MOS트랜지스터이고, 상기 제3 및 제4의 부하용 MOS트랜지스터는 전류미러회로를 구성하는 P채널 MOS트랜지스터이며, 상기 제1 및 제2의 열선택용 트랜지스터(7,8)는 P채널 MOS트랜지스터이고, 상기 제1 및 제2의 기입용 트랜지스터(14, 15)는 P채널 MOS트랜지스터인 것을 특징으로 하는 다이나믹형 반도체메모리장치.
제7항에 있어서, 상기 제1감지증폭기(9,10)는, 2개의 N채널 MOS트랜지스터(3,4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5,6)로 이루어진 제2플립플롭(10)을 갖춘 CMOS형 감지증폭기이고, 상기 제2감지증폭기의 제1 및 제2의 구동용 MOS트랜지스터와 제5의 활성화용 MOS트랜지스터는 각각 P채널 MOS트랜지스터이고, 상기 제3 및 제4의 부하용 MOS트랜지스터는 전류미러회로를 구성하는 N채널 MOS트랜지스터이며, 상기 제1 및 제2의 열선택용 트랜지스터(7,8)는 N채널 MOS트랜지스터이고, 상기 제1 및 제2의 기입용 트랜지스터(14,15)는 N채널 MOS트랜지스터인 것을 특징으로 하는 다이나믹형 반도체메모리장치.
제7항에 있어서, 상기 제1감지증폭기(9,10)는, 2개의 N채널 MOS트랜지스터(3,4)로 이루어진 제1플립플롭(9) 및 2개의 P채널 MOS트랜지스터(5,6)로 이루어진 제2플립플롭(10)을 갖춘 CMOS형 감지증폭기이고, 상기 제2감지증폭기의 제1 및 제2의 구동용 MOS트랜지스터와 제5의 활성화용 MOS트랜지스터는 각각 P채널 MOS트랜지스터이고, 상기 제3 및 제4의 부하용 MOS트랜지스터는 전류미러회로를 구성하는 N채널 MOS트랜지스터이며, 상기 제1 및 제2의 열선택용 트랜지스터(7,8)는 P채널 MOS트랜지스터이고, 상기 제1 및 제2의 기입용 트랜지스터(14,15)는 P채널 MOS트랜지스터인 것을 특징으로 하는 다이나믹형 반도체메모리장치.
각각이 1개의 MOS트랜지스터(1) 및 1개의 캐패시터(2)로 이루어진 복수의 메모리셀(MC)과, 각 쌍이 상기 복수의 메모리셀(MC)에 데이터를 공급하는 제1 및 제2비트선(BL,/BL)으로 이루어진 복수의 비트선 쌍, 상기 복수의 비트선 쌍의 각각에 대해 배치되어 비트선신호를 증폭하는 제1감지증폭기(9,10), 제1 및 제2데이터입출력선으로 이루어져 상기 복수의 비트선 쌍으로부터 데이터를 취출하는 한 쌍의 데이터입출력선(DQ,/DQ), 상기 복수의 비트선 쌍의 각각에 대해 배치되고, 제1 및 제2의 구동용MOS트랜지스터(11,12)와 제3 및 제4의 부하용 MOS트랜지스터(31,32)로 이루어지며, 데이터의 독출시에 상기 한 쌍의 데이터입출력선(DQ,/DQ)의 신호를 증폭하는 제2감지증폭기, 전원단자와 상기 제2감지증폭기의 제1 및 제2의 구동용 MOS트랜지스터의 하나의 전류통로간에 삽입된 관통전류억제용 트랜지스터(13), 열선택선의 신호 및 열선택선의 신호의 활성화타이밍을 규정하고 있는 신호의 논리적(AND)신호를 형성하고, 이 논리적신호에 기초해서 상기 관통 전류억제용 트랜지스터(13)를 도통 제어하는 게이트회로(33), 상기 한 쌍의 데이터입출력선(DQ,/DQ)과 상기 제2감지증폭기간에 삽입되고, 열선택선이 게이트에 접속된 제1 및 제2의 열선택용 트랜지스터(7,8), 상기 제1비트선에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의 한쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제1의 기입용 트랜지스터(14) 및, 상기 제2비트선에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의 다른쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제2의 기입용 트랜지스터(15)를 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체메모리장치.
각각이 1개의 MOS트랜지스터(1) 및 1개의 캐패시터(2)로 이루어진 복수의 메모리셀(MC)과, 각 쌍이 상기 복수의 메모리셀(MC)에 데이터를 공급하는 제1 및 제2비트선(BL,/BL)으로 이루어진 복수의 비트선 쌍, 상기 복수의 비트선 쌍의 각각에 대해 배치되어 비트선신호를 증폭하는 제1감지증폭기(9,10), 제1 및 제2데이터입출력선으로 이루어져 상기 복수의 비트선 쌍으로부터 데이터를 취출하는 한 쌍의 데이터입출력선(DQ,/DQ), 상기 복수의 비트선 쌍의 각각에 대해 배치되고, 게이트에 한 쌍의 비트선이 접속되는 제1 및 제2의 구동용 MOS트랜지스터(11,12)로 이루어지며, 데이미터의 독출시에 상기 한 쌍의 데이터입출력선(DQ,/DQ)의 신호를 증폭하는 제2감지증폭기, 상기 제1감지증폭기가 활성화됨과 동시 또는 활성화된 직후에 상기 제1감지증폭기로부터의 신호를 이네이블시키는 열선택선(CSL), 상기 한 쌍의 데이터입출력선(DQ,/DQ)과 상기 제2감지증폭기간에 삽입되고, 열선택선이 게이트에 접속된 한 쌍의 열선택용 트랜지스터(7,8) 및, 상기 한 쌍의 데이터입출력선과 상기 한 쌍의 비트선간에 삽입되고, 데이터의 기입시에 도통되는 한 쌍의 기입용 트랜지스터(14,15)를 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체메모리장치.
각각이 1개의 MOS트랜지스터(1) 및 1개의 캐패시터(2)로 이루어진 복수의 메모리셀(MC)과, 각 쌍이 상기 복수의 메모리셀(MC)에 데이터를 공급하는 제1 및 제2비트선(BL,/BL)으로 이루어진 복수의 비트선 쌍, 상기 복수의 비트선 쌍의 각각에 대해 배치되어 비트선신호를 증폭하는 제1감지증폭기(9,10), 제1 및 제2데이터입출력선으로 이루어져 상기 복수의 비트선 쌍으로부터 데이터를 취출하는 한 쌍의 데이터입출력선(DQ,/DQ), 상기 복수의 비트선 쌍의 각각에 대해 배치되고, 게이트에 한 쌍의 비트선이 접속되는 제1 및 제2의 구동용 MOS트랜지스터(11,12)로 이루어지며, 데이터의 독출시에 상기 제1감지증폭기(9,10)가 활성화됨과 동시에 상기 한 쌍의 데이터입출력선(DQ,/DQ)의 신호를 증폭하는 제2감지증폭기, 상기 한 쌍의 데이터입출력선(DQ,/DQ)과 상기 제2감지증폭기간에 삽입되고, 열선택선이 게이트에 접속된 제1 및 제2의 열선택용 트랜지스터(7,8), 상기 제1비트선에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의 한쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제1의 기입용 트랜지스터(14) 및, 상기 제2비트선에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의 다른쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제2의 기입용 트랜지스터(15)를 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체메모리장치.
각각이 1개의 MOS트랜지스터(1) 및 1개의 캐패시터(2)로 이루어진 복수의 메모리셀(MC)과, 각 쌍이 상기 복수의 메모리셀(MC)에 데이터를 공급하는 제1 및 제2비트선(BL,/BL)으로 이루어진 복수의 비트선 쌍, 상기 복수의 비트선 쌍의 각각에 대해 배치되어 비트선신호를 증폭하는 제1감지증폭기(9,10), 제1 및 제2데이터입출력선으로 이루어져 상기 복수의 비트선 쌍으로부터 데이터를 취출하는 한 쌍의 데이터입출력선(DQ,/DQ), 상기 복수의 비트선 쌍의 각각에 대해 배치되고, 게이트에 상기 제1 및 제2비트선이 교차 접속하도록 접속되는 제1 및 제2의 구동용 MOS트랜지스터(11,12)로 이루어지며, 데이터의 독출시에 상기 한 쌍의 데이터입출력선(DQ,/DQ)으로부터 전하를 취출하여 데이터입출력선신호를 증폭하는 제2감지증폭기, 상기 제1 및 제2의 구동용 MOS트랜지스터의 게이트에 접속되어 어드레스신호에 따라 상기 복수의 비트선 쌍 중에서 한 쌍의 비트선을 선택하는 비트선 쌍 선택수단(41,42), 상기 한 쌍의 데이터입출력선(DQ,/DQ)과 상기 제2감지증폭기간에 삽입되고, 열선택선이 게이트에 접속된 제1 및 제2의 열선택용 트랜지스터(7,8), 상기 비트선 쌍 선택수단의 한쪽 입력단자에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의 한쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제1의 기입용 트랜지스터(14) 및, 상기 비트선 쌍 선택수단의 다른쪽 입력단자에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의 다른쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제2의 기입용 트랜지스터(15)를 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체메모리장치.
각각이 1개의 MOS트랜지스터(1) 및 1개의 캐패시터(2)로 이루어진 복수의 메모리셀(MC)과, 각 쌍이 상기 복수의 메모리셀(MC)에 데이터를 공급하는 제1 및 제2비트선(BL,/BL)으로 이루어진 복수의 비트선 쌍, 상기 복수의 비트선 쌍의 각각에 대해 배치되어 비트선신호를 증폭하는 제1감지증폭기(9,10), 제1 및 제2데이터입출력선으로 이루어져 상기 복수의 비트선 쌍으로부터 데이터를 취출하는 한 쌍의 데이터입출력선(DQ,/DQ), 상기 복수의 비트선 쌍의 각각에 대해 배치되고, 제1 및 제2의 부하용MOS트랜지스터(31,32)와 게이트에 상기 제1 및 제2비트선이 교차 접속하도록 접속되는 제1 및 제2의 구동용 MOS트랜지스터(11,12)로 이루어지며, 데이터의 독출시에 상기 한 쌍의 데이터입출력선(DQ,/DQ)으로부터 전하를 취출하여 데이터입출력선신호를 증폭하는 제2감지증폭기, 상기 제1 및 제2의 구동용 MOS트랜지스터의 게이트에 접속되어 어드레스신호에 따라 상기 복수의 비트선 쌍 중에서 한 쌍의 비트선을 선택하는 비트선 쌍 선택수단(41,42), 상기 한 쌍의 데이터입출력선(DQ,/DQ)과 상기 제2감지증폭기간에 삽입되고, 열선택선이 게이트에 접속된 제1 및 제2의 열선택용 트랜지스터(7,8), 상기 비트선 쌍 선택수단의 한쪽 입력단자에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의 한쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제1의 기입용 트랜지스터(14) 및, 상기 비트선 쌍 선택수단의 다른쪽 입력단자에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의 다른쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제2의 기입용 트랜지스터(15)를 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체메모리장치.
각각이 1개의 MOS트랜지스터(1) 및 1개의 캐패시터(2)로 이루어진 복수의 메모리셀(MC)과, 각 쌍이 상기 복수의 메모리셀(MC)에 데이터를 공급하는 제1 및 제2비트선(BL,/BL)으로 이루어진 복수의 비트선 쌍, 상기 복수의 비트선 쌍의 각각에 대해 배치되어 비트선신호를 증폭하는 제1감지증폭기(9,10), 제1 및 제2데이터입출력선으로 이루어져 상기 복수의 비트선 쌍으로부터 데이터를 취출하는 한 쌍의 데이터입출력선(DQ,/DQ), 상기 복수의 비트선 쌍의 각각에 대해 배치되고, 제1 및 제2의 부하용 MOS트랜지스터(31,32)와 게이트에 상기 제1 및 제2비트선이 교차 접속하도록 접속되는 제1 및 제2의 구동용 MOS트랜지스터(11,12)로 이루어지며, 데이터의 독출시에 상기 한 쌍의 데이터입출력선(DQ,/DQ)으로부터 전하를 취출하여 데이터입출력선신호를 증폭하는 제2감지증폭기, 상기 제1 및 제2의 구동용 MOS트랜지스터의 게이트에 접속되어 어드레스신호에 따라 상기 복수의 비트선 쌍 중에서 한 쌍의 비트선을 선택하는 비트선 쌍 선택수단(41,42), 데이터신호를 증폭하는 상기 제2감지증폭기의 제1 및 제2의 구동용 MOS트랜지스터(11,12)의 하나의 전류통로와 전원단자간에 배치된 관통전류억제용 트랜지스터(13), 상기 한 쌍의 데이터입출력선(DQ,/DQ)과 상기 제2감지증폭기간에 삽입되고, 열선택선이 게이트에 접속된 제1 및 제2의 열선택용 트랜지스터(7,8), 상기 비트선 쌍 선택수단의 한쪽 입력단자에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의 한쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제1의 기입용 트랜지스터(14) 및, 상기 비트선 쌍 선택수단의 다른쪽 입력단자에 한쪽의 전류통로가 접속되고, 상기 제2감지증폭기의 다른쪽 출력단자에 다른쪽의 전류통로가 접속되며, 데이터의 기입시에 도통되는 제2의 기입용 트랜지스터(15)를 구비하여 구성된 것을 특징으로 하는 다이나믹형 반도체메모리장치.