JP2659949B2

JP2659949B2 - ダイナミツク型半導体記憶装置

Info

Publication number: JP2659949B2
Application number: JP62055357A
Authority: JP
Inventors: 重佳渡辺; 常明布施; 康司作井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-12
Filing date: 1987-03-12
Publication date: 1997-09-30
Anticipated expiration: 2012-09-30
Also published as: JPS63222386A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はダイナミック型半導体記憶装置に関する。

（従来の技術） MOS型半導体記憶装置は微細化、高速化が著しい。dRA
Mの分野でもバイポーラ技術を用いて高速化が図られよ
うとしている。例えばIEDM 1986 p802〜804には論文“B
ipolar CMOS merged structure for high speed M bit
DRAM"が紹介され基本プロセスに関する発表がある。ま
た、回路的には例えば特開昭61−142594号公報がある。

第12図は同公報に開示されているDRAMの回路を示す。
ビットラインにMOS回路11と抵抗R₁,R₂からなるMOS型差
動増幅回路を介してMOSフリップフロップ回路よりも微
小信号の増幅能力が大きいBIMOS差動増幅回路12を接続
し出力の高速化を図っている。またデータ出力よりも時
間的に余裕のあるメモリセルデータのリストアには破壊
型のメモリセルと接続し易い入力インピーダンスの高い
MOSフリップフロップ13を用いている。

（発明が解決しようとする問題点）この回路構成は破壊型のメモリセルと増幅能力の大き
なBIMOS型差動増幅回路を接続できるものの以下のよう
な問題点があった。

第１に、メモリセルデータのリストアにはMOSフリッ
プフロップを使用しているが、高速に増幅できる最小信
号が約100mVと大きいため、メモリセル容量Csを従来の4
0fFほどには確保できない今後の高密度dRAMでは高速化
に問題がある。例えば4M以上のdRAMを考えるとビットラ
イン容量C_Bは約600fFであり、ビットライン対の電位差
がで表わされることからメモセル容量Csとしてはを必要とする。従って、4Mあるいは16M以上のdRAMでは
充分なメモリセル容量とならないため、これを補うため
リストア時間を１桁以上長くする必要があり、バイポー
ラによる高速化に影響する。

第２に、BIMOS差動増幅回路をカラム選択信号により
活性化しているのでアドレスマルチプレクス方式ではア
クセス時間の高速化が難しい。即ち、バイポーラトラン
ジスタは遮断領域から活性領域に移るまでに時間を要す
るので▲▼入力が遅いとBIMOS増幅回路の動作が
遅れ高速動作を図れない。

第３に、ビットラインデータを受けるMOS型差動増幅
回路を構成するMOS回路11の負荷に抵抗R₁,R₂を使用して
いるため、パラメータのばらつきに対して弱い。これに
よりMOS型差動増幅回路の出力電圧が変化しBIMOS型差動
増幅回路の最適動作を図ることが難しくなり高速化が損
われる。

［発明の構成］（問題点を解決するための手段）本発明ではBIMOS型差動増幅回路の出力をリストア用
のMOSフリップフロップ回路に入力するようにしてい
る。また、ロウアドレスストローブ信号によりBIMOS型
差動増幅回路の予備活性化を図るようにした事を特徴と
している。更に、MOS型差動増幅回路として例えば出力
を負荷MOSトランジスタのゲートに帰還するようにした
事を他の特徴としている。

（作用）ビットライン対に表われた微小電位差は、BIMOS型差
動増幅回路で高速にセンスされ、これを入力としてMOS
フリップフロップが大きな電位差をビットライン対に与
えリストアが行なわれる。

また、ロウアドレスストローブ（▲▼）信号で
BIMOS型差動増幅回路の予備活性化を行なうことによ
り、カラムアドレススローブ（▲▼）信号が遅れ
て入って来ても高速にデータの出力を行なうことが出来
る。

また、かかるMOS型差動増幅回路を使用することによ
り、例えば製造工程でプロセスパラメーターが変動して
もその出力に帰還がかかって安定動作を保つことがで
き、次段のBIMOS型差動増幅回路の高速動作を維持する
ことが可能となる。

（実施例）第１図に本発明の第一の実施例の回路構成が示されて
いる。この第一の実例例は、電荷読み出し型セルを有し
かつセルデータを破壊的に読み出すdRAMに、BIMOS構造
のセンスアンプを適用したものである。

第１図において、二つのビットライン対BL1及びBL
1′,BL2及びBL2′と、これらと交差する一本のワードラ
インWL及び一本のダミーワードラインDWLとが示されて
いる。ビットラインBL1,BL2とワードラインWLとの交点
には、メモリセル20a,20bが設けられている。ビットラ
インBL1,BL2とダミーワードラインDWLとの交点には、ダ
ミーセル22a,22bが設けられている。各メモリセルは、
一つのMOSFETと一つのキャパシタとからなる。

更にダミーセル12a,12bは書込み用のMOSFETを一つず
つ有しており、夫々のドレイン48は所定の書込み電位を
与えられており、その電位は書込み用のMOSFETの各々の
ゲート49に同時に“H"レベルを与える事によりダミーセ
ル12a,12bに書込まれる。これらのセルトランジスタ及
びセルキャパシタの接続構成は公知なので、その説明は
省略され、第１図においては、これらに対する参照符号
も省略されている。ワードラインWL,ダミーワードライ
ンDWLはビットライン対の内の一方のビットラインとの
交差部にメモリセル，ダミーセルを有している。

第１図では多数のワードラインWLのうちの１つが示さ
れている。図示された次のワードラインはビットライン
BL1′,BL2′との交差部に夫々メモリセルを有する。ま
た、第１図では２本のダミーワードラインDWLのうちの
１つが示されており、図示が省略されているダミーワー
ドラインはビットラインBL1,BL2との交差部に夫々ダミ
ーセルを有する。

各ビットライン対に接続されるセンスアンプ回路部
は、CMOSFETで構成される第一のフリップフロップ回路
（以下“CMOSフリップフロップ回路”と称される）50、
CMOSFETで構成されるMOS型差動増幅回路（以下“CMOSカ
レントミラー回路”と称される）52、第二のフリップフ
ロップ回路（以下“CMOSフリップフロップ回路”と称さ
れる）54、及びBIMOS構造をもつ差動増幅回路部56を含
む。ただし、一つのBIMOS差動増幅回路部56は、隣り合
う二つのビットライン対に対して共通に設けられてい
る。第１図においては、BIMOS差動増幅回路部56は、二
つのビットライン対BL1及びBL1′,BL2及びBL2′に共有
されている。尚、この図においては、第一のビットライ
ン対BL1,BL1′に設けられる第一及び第二のフリップフ
ロップ回路50,54及びカレントミラー回路52には“a"の
添字が付され、第二のビットライン対BL2,BL2′に設け
られる第一及び第二のフリップフロップ回路50,54及び
カレントミラー回路52には“b"の添字が付されている。
（しかしながら、以下の説明では、これら間を特に区別
する必要がない場合には、これらの添字は省略される）
共通BIMOS差動増幅回路56は一対の出力ラインOL1,OL2に
接続されている。ラッチ回路58は、出力ラインOL1,OL2
に接続され、これらのラインでのデータ電位をラッチし
保持するように機能する。

第一のCMOSフリップフロップ回路50aは、ビットライ
ン対BL1,BL1′の電位差を増幅するように、４個のMOSFE
Tを公知に接続することにより構成される。カレントミ
ラー回路52は、６つのMOSFETにより構成される。これら
のMOSFETは、それらのゲートが夫々ビットラインBL1,BL
1′に接続される２つのMOSFET Q30,Q32と、互いにパラ
レルに接続されかつMOSFET Q30,Q32の共通接続端子に接
続される２つの活性化用のMOSFET Q34,Q36とを含む。Ｎ
チャネルMOSFET Q30,Q32,Q34,Q36の他にＰチャネルMOSF
ET Q38,Q40を有している。他方のビットライン対BL2,BL
2′に設けられるCMOSカレントミラー回路52bの構成は、
上記と同様なので、説明を簡略化するために、第１図に
おいては対応する参照符号にダッシュ記号“′”を付し
て、それらの説明は省略される。

第二のCMOSフリップフロップ回路54aは、シリーズMOS
FET Q42,Q44とシリーズMOSFET Q46,Q48とのパラレル回
路を含む。MOSFET Q42,Q44のゲートは信号ライン60によ
り互いに共通接続され、MOSFET Q46,Q48のゲートは信号
ライン62により互いに共通接続されている。MOSFET Q50
は、ライン60と、MOSFET42,43の共通接続電極（ビット
ラインBL1に接続されている）との間に接続されてい
る。MOSFET Q52は、信号ライン62と、MOSFET46,48の共
通接続電極（ビットラインBL1′に接続されている）と
の間に接続されている。MOSFET Q50,Q52のゲートは互い
に接続されている。信号ライン60,62は、トランスファ
ーゲートとして機能するMOSFET Q54,Q56を夫々介して差
動増幅回路56に接続されている。MOSFET Q54,Q56のゲー
トは互いに接続されている。他方のビットライン対BL2,
BL2′に設けられるCMOSフリップフロップ回路54bの構成
は、上記回路54aと同様なので、説明を簡略化するため
に、第１図においては対応する参照符号にダッシュ記号
“′”を付して、それらの説明は省略される。前述した
ように、差動増幅回路は二対のビットラインBL1及びBL
2′,BL2及びBL2′に対して共有されているから、信号ラ
イン60,60′及び62,62′は、図示のように、差動増幅回
路56の同一の出力端子に夫々接続されている。各ビット
ライン対において、メモリセルデータのリストアのため
に二段のフリップフロップ回路50,54が設けられている
ことになる。

BIMOS差動増幅回路56は、MOSFET Q58及びバイポーラ
トランジスタT10の直列回路と、MOSFET Q60及びバイポ
ーラトランジスタT12の直列回路とを含む。バイポーラ
トランジスタT10,T12の共通接続されたエミッタは、パ
ラレルMOSFET Q62,Q64に接続されている。バイポーラト
ランジスタT10,T12のベースは、信号ライン64、66を介
して、CMOSカレントミラー回路52a,52bに接続されてい
る。従って、CMOSカレントミラー回路52a,52bの出力信
号は差動増幅回路56のバイポーラトランジスタT10,T12
のベースに供給される。バイポーラトランジスタT10の
コレクターは、フリップフロップ回路54a,54bの信号ラ
イン60,60′に接続され、かつ信号ライン68に接続され
ている。信号ライン68はMOSFET Q66を介して出力線OL1
に接続されている。バイポーラトランジスタT12のコレ
クターは、フリップフロップ回路54a,54bの信号ライン6
2、62′に接続され、かつ信号ライン70に接続されてい
る。信号ライン70はMOSFET Q68を介して出力線OL2に接
続されている。MOSFET Q66,Q68のゲートはカラム選択ラ
イン72に接続されている。出力線OL1,OL2は図示されな
い公知の出力回路に接続されている。

又、CMOSカレントミラー回路52a,52bの出力はトラン
スファーゲートQ70及びQ72,Q70′及びQ72′を介して夫
々ライン64,66に接続されている。また、ライン64,66間
にはゲートFET Q73,Q75,Q75′が設けられている。

また、各ビットライン対BL1及びBL1′,BL2及びBL2′
は夫々プリチャージ回路74a,74bを有している。アクセ
ス期間が終了しメモリセルにデータがリストアされると
プリチャージ回路74により各ビットラインの電位は所定
レベルにプリチャージされる。

プリチャージ回路74はMOSFET Q74,Q76,Q78を有し、更
に、制御ライン76、所定電位が印加されるプリチャージ
ライン78を有している。

上述のように構成されたBICMOS差動増幅回路56を有す
るセンスアンプ回路部を有するdRAMの動作モードは、第
２図（ａ），（ｂ）に示された信号波形図をも参照して
説明される。動作モードの説明においては、ビットライ
ン対BL1,BL1′のメモリセル20aにストアされたビットデ
ータ“0"を読み出す場合を想定する。

アクティブ状態下においてロウアドレスストローブ▲
▼（▲▼に同期してロウアドレス群がチッ
プに入力される）及びカラムアドレスストローブ▲
▼が（▲▼に同期してカラムアドレス群が入力
される）第２図（ａ）に示されているように論理“L"レ
ベルとなる。▲▼が論理“L"レベルになると、論
理“H"レベルの活性化指定信号φＡは、差動増幅回路56
及びカレントミラー回路52a,52bに夫々供給される。信
号φＡは、差動増幅回路56のFET Q62のゲート80に供給
され、これと同時にカレントミラー回路52a,52bのFET Q
34,Q34′のゲート84,84′に供給される。次に、▲
▼が“L"レベルになると特定のカラムを選択するため
のカラム選択信号φY1,φYA,φＹαが、カレントミラー
回路52a及び差動増幅回路56に供給される。即ち、カラ
ム選択信号φY1は、カレントミラー回路52aのFET Q36の
ゲート86に入力される。カラム選択信号φYAは差動増幅
回路56のFET Q64のゲート82に供給される。カラム選択
信号φＹαは、信号ライン72を介して、差動増幅回路56
のFET Q66,Q68のゲートに入力される。また、カラム選
択信号φY1はMOSFET Q70,Q72のゲート110、112に入力さ
れる。

FET Q34,Q34′,Q62のディメンションは、対応するFET
Q36,Q36′,Q64のそれより小さく設定され、これにより
消費電力を減少している。▲▼入力により活性化
指定信号φＡが“H"レベルとなることにより、カレント
ミラー回路52a,52b及び差動増幅回路56には、数mA程度
の電流が流れ、このときバイポーラトランジスタT10,12
の動作準備がおこなわれる。従って、たとえ▲▼
の入力が遅らされたとしても、アクセス時間tRACがこれ
に影響されて悪化することはない。

次にメモリセルワードラインWL及びダミーセルワード
ラインDWLが選択されると（ラインWL及びDWLでの電位変
化は第２図（ａ）に示されている）、ビットライン対BL
1,BL1′のメモリセル20a及びダミーセル22aのデータ
が、ビットラインBL1,BL1′に夫々転送される。従っ
て、ビットラインBL1,BL1′での電位は、メモリセルデ
ータ及びダミーセルデータに応じて変化する。当該dRAM
は４メガ以上の超高密度メモリを想定しているから、メ
モリセルキャパシタCsは15fF程度まで減少されている。
従ってビットラインBL1とBL1′との間の電位差ΔV1は高
々50mV程度に極めて微少である。第２図（ｂ）を参照の
こと。ただし“ＶBL1",“ＶBL1′”はビットラインBL1,
BL1′での電位変化を、“Vout",“Vout′”は出力ライ
ンOL1,OL2での電位変化Ｖを夫々示している。）この微
少な電位差はBICMOS差動増幅回路56により増幅される。
このデータ信号増幅回路動作は、しかも高速である。な
ぜなら、差動増幅回路56のドライバ部を構成するトラン
ジスタとしてバイポーラトランジスタが用いられている
からである。BICMOS差動増幅回路56の増幅された出力電
圧は500mV程度に増加されている。

BICMOS差動増幅回路56での読み出し電圧の増幅動作に
際して、該差動増幅回路56の入力端子、即ちドライババ
イポートランジスタT10,T12のベースに接続されているC
MOSカレントミラー回路52aは、該差動増幅回路56のイン
ピーダンス変換素子として機能する。

BICMOS差動増幅回路56の増幅された出力電圧は、上記
信号φＹαに応答して導通状態となっている出力トラン
ジスタQ66,Q68を介して、出力ラインOL1,OL2に転送され
る。一方、差動増幅回路56の上記出力電圧は、トランス
ファーゲートFET Q54,Q56を介して、第二のCMOSフリッ
プフロップ回路54aに入力される。即ち、第二のフリッ
プフロップ回路54aのトランスファーゲートFET Q54,Q56
の共通ゲート端子88での単位φT1は、第２図（ａ）に示
されたワードラインWL及びダミーワードラインDWLの選
択から若干遅れて、第２図（ａ）に示されるように論理
“H"レベルとなる。（このとき、非選択ビットライン対
BL2,BL2′の第二のフリップフロップ回路54bのトランス
ファーゲートFET Q54′,Q56′の共通ゲート端子90での
電位φT2は、第２図（ａ）に示されているように、論理
“L"レベルを維持している）これに応答して、FET Q54,
Q56は導通状態となる。従って、差動増幅回路56の上記
出力電圧は、導通しているトランスファーゲートFET Q5
4,Q56を介して、第二のCMOSフリップフロップ回路54aに
帰還される。

CMOSフリップフロップ回路54aの入力電圧は500mVにも
増幅されている。従って、FET Q44,Q48の共通ソース端
子92での電位φSB1（実線）及びFET Q42,Q46の共通ソー
ス端子94での電位▲▼（破線）が第２図（ａ）
に示されるように変化し、フリップフロップ回路54aが
活性化されるとき、ビットライン対BL1,BL1′上での電
位は高速に増幅されることができる。従って、メモリセ
ル20aのリストア動作が高速でかつ効果的におこなわれ
ることができる。上記電圧はdRAMの電源電圧Vcc程度ま
で増加されることはできないから、メモリセルのリスト
ア動作をより確実にするためには、ビットラインでの電
位差ΔV2（第２図（ｂ））が2V程度になったとき、第二
のCMOSフリップフロップ回路54aをカセットオフし、か
つ従来構成の第一のCMOSフリップフロップ回路50aを動
作させて電圧増幅をおこない、以って電位差ΔV2を電源
電圧Vcc程度の電圧ΔV3（第２図（ｂ））まで増加す
る。第一のCMOSフリップフロップ回路50aを動作させる
場合には、該回路50aのFET共通電極端子96、98での電位
φSA1,▲▼を第２図（ａ）（実線はφSA1を、
また破線は▲▼を意味する）に示されるように
変化させる。

以上説明されたビットライン対BL1,BL1′に設けられ
るメモリセル20aでのデータ読み出し及びデータリスト
ア動作は、“第一回目のアクセスサイクル”と呼ばれ、
その期間は、第２図（ａ）に“Ta1"と表示されている。
続いて、隣接するビットライン対BL2,BL2′に設けられ
るメモリセル20bでのデータリストア動作は、“第二回
目のアクセスサイクル"Ta2（第２図（ａ））として、実
行される。第二回目のアクセスに入る前に、ビットライ
ンBL間の干渉の防止及び各回路のリセットのために、前
回の第１回目のアクセスにて使用された信号φY1,φYA,
φＹα，φT1を論理“L"レベルにセットする（第２図
（ａ））。この状態においても、上記ビットライン対BL
1、BL1′のセルデータは、ラッチ回路58により安定に保
持され続ける。このようにして読出されたデータは出力
ラインOL1,OL2に接続される図示されない出力回路から
データ出力信号Doutとして出力される。

第二回目のアクセスモードにおいては、ビットライン
対BL2,BL2′に設けられたCMOSカレントミラー回路52bが
MOSFET Q36′のゲート86′のφY2の論理“H"レベルによ
り動作状態となる。又、φY2はトランスファーFET Q7
0′,Q72′のゲート114,116に入力される。この時、BICM
OS差動増幅回路56の端子82での電位も再び論理“H"レベ
ルとなるから、差動増幅回路56も再度動作状態となる。
これにより、ビットライン対BL2,BL2′間の電位差がBIC
MOS差動増幅回路56によって増幅される。次に、第二の
フリップフロップ回路54bと差動増幅回路56間に設けら
れているトランスファーゲート端子90には、第２図
（ａ）に示されるように論理“H"レベルに変化するゲー
トオープン信号φT2が供給される。第二のフリップフロ
ップ回路54bの端子102（これはフリップフロップ回路54
aの端子92に対応する）に第２図（ａ）に実線（破線は
同フリップフロップ回路54bの端子104に供給される信号
▲▼を表わす）で示される波形をもつ信号φSB
2が供給される。その後、第一のフリップフロップ回路5
0bの端子106（これはフリップフロップ回路50aの端子96
に対応する）に第２図（ａ）に実線（破線は同フリップ
フロップ回路50bの端子108に供給される信号▲
▼を表わす）で示される波形をもつ信号φSA2が供給さ
れる。この結果、前述と同様な方法に従って、ビットラ
イン対BL2,BL2′のメモリセル20bに対してリストア動作
がおこなわれる。一方、このようにして読み出されたメ
モリセル20bのデータはφＹαを論理“H"レベルとする
ことにより出力ラインOL1,OL2から出力することもでき
る。

ロウアドレスストローブ▲▼及びカラムアドレ
スストローブ▲▼がプリチャージのために第２図
（ａ）に示されているように論理“H"レベルにセットさ
れると、アクセス動作の全ては完了され、次いでワード
ラインWL、ダミーワードラインDWLは“L"となり、次い
て、プリチャージモードにうつる。プリチャージモード
において、好ましくは各第二のフリップフロップ回路の
端子118,118′及びゲートFET Q73の端子119,Q75,Q75′
の各端子121,121′にリセット信号φEQL（その波形は第
２図（ａ）に示される）が供給される。付言するに、上
記第二回目のアクセスモードにおけるビットラインBL2,
BL2′の順次増幅されていく電位差ΔV1,ΔV2,ΔV3は、
第２図（ｂ）に示されている。第２図（ｂ）において、
“ＶBL2",“ＶBL2′”はビットラインBL2,BL2′での電
位変化を表わしている。

プリチャージサイクルにおいては、プリチャージ回路
74のFET Q74,Q76,Q78は制御ライン76に論理状態“H"を
印加することにより導通状態となり、全ビットラインに
プリチャージライン78から所定のプリチャージ電圧が供
給される。プリチャージレベルは例えばである。尚、Vccは電源電圧,Vssは接地電位である。

ダミーセル12a,12bはメモリセル20a,20bの“1",“0"
の中間のレベルを記憶する。これはアクセス期間終了後
に適当なタイミングで行なわれる。例えばダミーセルの
書込みレベルがレベルである場合には、ダミーセルのキャパシタンスを
メモリセルのそれと同じにする。ダミーセルの書込み用
に付加したFETを省き、各ビットラインのプリチャージ
が終わってからダミーワードラインDWLを閉じるように
してもよい。或いは、各ビットラインのプリチャージレ
ベルが精度の高いレベルである場合にはダミーセルを省くこともできる。

このように構成された本発明の第一の実施例のBICMOS
差動増幅回路56を有するセンスアンプ回路部を用いれ
ば、セルキャパシタCsが十数fFまで微少化されたサブミ
クロンセルズをもつ微細化dRAMいおいても、良好にかつ
充分に高速でメモリセルデータ読み出し及びリストアを
おこなうことができる。なぜなら、セルキャパシタCsが
極端に減少しセルデータが減少したとしても、BICMOS差
動増幅回路56,二段のフリップフロップ回路50、54を含
むセンスアンプ回路部により、効果的に増幅されること
ができるからである。上記回路構成によれば、CMOSフリ
ップフロップ回路それ自体の増幅能力は従来と変わらな
いが、ビットラインデータを効果的にリストアすること
ができる。なぜなら第二のフリップフロップ回路54の入
力信号は、差動増幅回路56により高速に増幅されかつト
ランスファーゲートFET Q54,Q56を介して供給されるデ
ータ信号であるからである。この場合、ビットラインデ
ータの電位差が４メガビットあるいはそれ以上の高集積
度のdRAMにおいて上記セル微細化のために、例えば、50
mV程度まで低くなっている場合でも、上記二段増幅によ
って、望まれる程度まで電位差を短時間で増幅すること
が可能となる。この結果、データのリストア動作の速度
を大幅に向上することができる。

本発明によれば、同程度のビットライン電位差を得る
ために、従来、例えば、最低30fFが必要であったセルキ
ャパシタンスを一挙に半分にすることができる。従っ
て、高信頼性の超高集積度のdRAMを得ることができる。

第３図に、本発明の第二の実施例であるdRAMが示され
ている。この実施例によれば、センスアンプ回路部に含
まれる差動増幅回路は各ビットライン対毎に設けられて
いる。尚、第３図において、第１図に示された同様な部
分には同様な参照符号を付して、それらの詳しい説明は
省略されている。

CMOSカレントミラー回路200及びBICMOS差動増幅回路2
02が、各ビットライン対BL1及びBL1′,BL2及びBL2′毎
に、設けられている。カレントミラー回路200は、上述
された第１図の実施例と同様に、差動増幅回路202のイ
ンピーダンス変換素子として機能する。第一のビットラ
イン対BL1,BL1′において、カレントミラー回路200a
は、MOSFET Q30,Q32の共通接続ソース電極は、MOSFET Q
84に接続されている。MOSFET Q30,Q32のドレイン電極
は、更に、信号ライン204,206を介して、BICMOS差動増
幅回路202に含まれるバイポーラトランジスタT14,T16の
ベースに夫々接続され、これにより、CMOSカレントミラ
ー回路200の出力は差動増幅回路202に入力される。

BICMOS差動増幅回路202は、第二のCMOSフリップフロ
ップ回路54と一対の出力ラインOL1,OL2との間に設けら
れている。バイポーラトランジスタT14,T16のコレクタ
は、MOSFET Q92,Q94に接続され、かつ、第１図に示され
たものと同様にMOSFET Q54,Q56により構成されるところ
のトランスファーゲート部を介して、フリップフロップ
回路54aに接続されている。バイポーラトランジスタT1
4,T16のエミッタは、互いに共通接続され、MOSFET Q96
に接続されている。MOSFET Q100は、バイポーラトラン
ジスタT14のコレクタと出力ラインOL1との間にシリーズ
接続されている。MOSFET Q102は、バイポーラトランジ
スタT16のコレクタと出力ラインOL2との間にシリーズ接
続されている。従って差動増幅回路202aのバイポーラト
ランジスタT14,T16は、カレントミラー回路200aからの
電圧信号をベース入力信号とし、かつ自分の出力電圧信
号を、第二のりフリップフロップ回路54aに帰還する
とともに出力ラインOLに供給する。FET Q100,Q102の
ゲートは互いに接続され、かつカラム選択線208に接続
されている。

他のビットライン対BL2,BL2′（及び図示されない残
りのビットラインペアーの夫々）に設けられるフリップ
フロップ回路54及び差動増幅回路202を含むセンスアン
プ回路部の構成も上記と同様である。第３図において
は、ビットライン対BL2,BL2′に設けられる回路はブロ
ックにより簡単に描かれ、対応する参照番号に添字“b"
（例えば200b）を付している。対応する信号ラインには
ダッシュ“′”が付されている。

このように構成されたセンスアンプ回路部を有するdR
AMのデータ読み出し／リストア動作は、全ビットライン
対BL,BL′のリストア動作が同時に行なわれる点を除い
て、基本的に、第１図のdRAMと同様である。差動増幅回
路202が各ビットライン対に夫々専用に設けられている
から、dRAMの集積度が若干減少されるけれども、ビット
ライン対に表われるセルデータはより効果的に増幅され
ることができる。このことは、dRAMのセルデータの読み
出し／リストアの性能を更に改善することができる。

第３図の例ではカレントミラー回路200とBICMOS差動
増幅回路202の活性化用FETは夫々Q84,Q96 １つずつで
あった。しかし第１図の例のように夫々パラレルFETと
することができる。この時付加されたFETはカラムアド
レスに従い選択されたビットライン対に対して導通状態
とされる。

第４図は、第３図に示された実施例のdRAMの動作タイ
ミング図である。

ロウアドレスストローブ▲▼信号が入ると、φ
Ａが論理状態“H"となり各ビットライン対BL1及びBL
1′,BL2及びBL2′に設けられたCMOSカレントミラー回路
200,BICMOS差動増幅回路202のFET Q84,Q96のゲート84,8
0を論理状態“Ｈとする。次にカラムアドレスストロー
ブ▲▼信号が入ると、φYBが論理状態“H"となっ
てメモリセル20aが選択される場合にはBICMOS差動増幅
回路202aと出力ラインOL1,OL2を接続するトランスファ
ーFET Q100,Q102のゲート208を論理状態“H"状態にす
る。一方、ダミーワードラインDWL及び▲▼入力
により選択されたワードラインWLが論理状態“H"とな
り、ビットライン対BL,BL′間の電位差がBICMOS差動増
幅回路202によって高速に増幅されBICMOS差動増幅回路2
02aの出力は出力ラインOL1,OL2に出力される。これと並
行してφＴによって端子88,90が論理状態“H"状態とさ
れ、第二のCMOSフリップフロップ回路54a,54bの端子92,
94に活性化信号φSB,▲▼が入力される。そし
て、各第二のCMOSフリップフロップ回路54a,54bの出力
は第一のCMOSフリップフロップ回路50a,50bの端子96,98
に活性化信号φSA,▲▼を入力することによって
更にリストアレベル迄増幅される。この後、▲
▼，▲▼が論理状態“H"レベルとなる。その後の
動作は第一の実施例と同様であるので省略する。

第５図は本発明の変形例を示している。即ち、第一及
び第二の実施例では、読出したデータのリストア用のフ
リップフロップ回路として第一及び第二のフリップフロ
ップ回路を各ビットライン対に対して夫々設けた。第５
図（ａ）は上記第一及び第二のフリップフロップ回路を
切換えによって実現するようにしたCMOSフリップフロッ
プ回路を示している。即ち、ＰチャネルMOSFET Q110,Q1
12とＮチャネルMOSFET Q114,116,Q118,Q120,Q122及びQ1
24を有している。Q118,Q120にはイコライズ信号φELQが
入力される。Q122,Q124には切換えパルスφＲが入力さ
れる。従って、第５図（ｂ）に波形図を示すように、第
１図、第３図におけるBICMOS差動増幅回路56,202の出力
をトランスファーFET Q54,56のゲートに夫々信号φＴの
論理状態“H"レベルを印加してΔV2まで増幅した後、φ
Ｒの“H"レベルをFET Q122,Q124の各ゲートに入力して
リストアレベルまで増幅するように用いられる。

第６図，第７図を用いて本発明の第三の実施例を説明
する。第６図，第７図共に、１対のビットラインBL,B
L′とそれに付随するCMOSフリップフロップ回路50,MOS
型差動増幅回路210,BICMOS差動増幅回路212を示してい
る。第一，第二の実施例と類似な個所については説明を
省略する。

MOS型差動増幅回路210はＰチャネルの負荷MOSFET Q13
0と、これと電流パスを形成する如く直列接続されたＮ
チャネルの駆動MOSFET Q132を有する。また、もう一つ
のＰチャネルの負荷MOSFET Q134と、これと電流パスを
形成する如く直列接続されたＮチャネルの駆動MOSFET Q
136を有する。FET Q132,Q136のソースは夫々共通接続さ
れ、活性化用ＮチャネルMOSFET Q138を介して基準電位V
ssに接続されている。Q132のゲートはビットラインBLと
接続され、他方、Q136のゲートはビットラインBL′と接
続されている。第６図の例では、Q130,Q134のゲートは
共通接続されると共に一方の出力が帰還されている。第
７図の例では、Q130,Q134のゲートは共通接続され基準
電位Vssに接続されている。

BICMOS差動増幅回路212はバイポーラトランジスタT1
8,T20,MOSFET Q140,2つの抵抗Ｒより成る。各抵抗Ｒは
ＰチャネルMOSFETに夫々置き換える事が出来る。

第６図，第７図に示した夫々のdRAM回路の動作の一例
を第８図に簡単に示す。

ロウアドレスストローブ▲▼信号がチップに入
力されるとφＡによりMOS型差動増幅回路210のFET Q138
のゲート214が、またφＢによりBIMOS差動増幅回路のFE
T Q140のゲート80が論理状態“H"になる。次にカラムア
ドレスストローブ▲▼信号が入力されるとφＹに
より端子208は論理状態“H"レベルに設定される。この
後、ワードラインWL,ダミーワードラインDWLが“H"レベ
ルになりBIMOS差動増幅回路212で増幅されたデータが出
力ラインOL1,OL2にトランスファーFET Q100,Q102を介し
て出力される。一方、ビット線BL、BL′に読み出された
データはCMOSフリップフロップの端子96,98に活性化信
号φSA,▲▼を与え次にワードラインWLを閉じて
リストアされることになる。FET Q73はイコライズ用で
ある。

MOS型差動増幅回路210とBIMOS差動増幅回路212とを接
続するライン204,206の途中にトランスファーMOSFETを
一つずつ設けてカラムアドレスで所望のビットライン対
とBIMOS差動増幅回路212とを接続することも可能であ
る。

第６図，第７図に基づき、MOS型差動増幅回路210を次
の４つのタイプに分類して検討が行なわれた。

タイプI;第６図のタイプのカレントミラー回路で、FET
Q138のゲート入力φＡが1.6V タイプII;第６図のタイプのカレントミラー回路で、FET
Q138のゲート入力φＡが5.0V タイプIII;第７図のタイプのMOS型差動増幅回路で、FET
Q138のゲート入力φＡが1.6V タイプIV;第７図のタイプのMOS型差動増幅回路で、FET
Q138のゲート入力φＡが5.0V 尚、ＰチャネルFET Q130,Q134のしきい値V_THは夫々−
0.8V,NチャネルFET Q132,Q136,Q138のしきい値V_THは夫
々＋0.8Vとした。

φＡが1.6VのタイプI,IIIではFET Q138は飽和領域で
動作される。φＡが5.0VのタイプII,IVではFET Q138は
線形領域で動作されることになる。

第９図は夫々の領域を図示したもので、FET Q138のド
レイン−ソース間の電位差V_dsに対してドレイン電流Id
が単調増加する領域が線形領域、飽和する領域が飽和領
域である。関係式で表わせば、V_ds＜V_GS−V_THのとき線
形領域、V_ds＞V_GS−V_THのとき飽和領域となる。

プロセスのバラツキとして、β比が変化した場合を考
えた。第10図にＰチャネルFET Q130,Q134のゲート幅の
バラツキに対する直流増幅度の変化を示す。Woはゲート
幅の設計値、Ｗはその実際の値である。ビットラインB
L,BL′間の電位差をΔV_IN,BIMOS増幅回路の出力の電位
差をΔV_OUTとすると、タイプI,IIはβ比がずれても動作
点の変化が少なく30％程度のバラツキでも全んどBIMOS
増幅回路の増幅度が変わらないが、タイプIII,IVはβ比
が変わると動作点が大きく変化し増幅度が低下すること
がわかる。この結果から、プロセスパラメーターのバラ
ツキに対しては、出力が負荷FET Q130,Q134のゲートに
帰還するカレントミラー構成のタイプI,IIが増幅度を保
つ上で優れている事が判る。

第11図にビットラインBL,BL′の中心電位ＶMが変化し
た場合の直流増幅度の変化を示す。この場合はFET Q138
を定電流源として用いるタイプI,IIIが優れていること
がわかる。タイプIIもから±0.4V程度の入力電位のずれに対しては増幅度の変
化は10％程度である。所望であれば1.6Vの発生回路を要
しないタイプIIのものを用いることができる。また第10
図の結果から活性化用MOSFET Q138を有さないカレント
ミラータイプのMOS型差動増幅回路を用いる事も可能で
あることが判る。第１図，第３図の実施例では、各活性
化用FET Q34,Q36,Q34′,Q36′,Q84は例えばタイプIIの
状態で用いることができるがタイプI,III,IVの状態で用
いることも所望により可能である。このシミュレーショ
ンではBIMOS差動増幅回路212のバイポーラトランジスタ
T18、T20のエミッタサイズを２×５μm²、hFEを85、Ｒ
を2KΩ、FET Q140のV_THを0.8V、そのゲート入力φＢを
1.6Vとした。また、Vcc＝5V、各ビットラインのプリチ
ャージレベルをビットラインBL,BL′の電位差ΔV_IN＝50mVとした。しか
し、他の態様でも良い。

以上本発明の実施例を説明したが、その他種々変形し
て実施することができる。

［発明の効果］以上説明した如く本発明によれば優れたdRAM装置を提
供することができる。

【図面の簡単な説明】

第１図，第２図は本発明の第一の実施例の図、第３図，
第４図は第二の実施例の図、第５図は変形例を示す図、
第６図，第７図，第８図，第９図，第10図，第11図は他
の実施例を説明する図、第12図は従来例を示す図であ
る。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭61−142594（ＪＰ，Ａ) 特開昭63−175293（ＪＰ，Ａ) 特開昭63−63197（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】基板上に設けられた複数対のビットライン
（BL）と、このビットライン（BL）と交差する複数のワードライン
（WL）と、前記ビットライン（BL）とワードライン（WL）間の交差
部に設けられたMOSトランジスタ及びキャパシタからな
るメモリセルと、前記ビットライン（BL）対に接続され、読出したデータ
を再書込みするMOSフリップフロップ回路（50）と、前記ビットライン（BL）対に前記MOSフリップフロップ
回路（50）と並列に接続されたMOS型差動増幅回路（5
2、200）と、このMOS型差動増幅回路（52、200）の出力部に接続さ
れ、前記ビットライン（BL）対の電位差を増幅し、この
増幅出力を出力ライン（OL）に出力すると共に、前記ビ
ットライン（BL）を介して前記MOSフリップフロップ回
路（50）に出力する増幅回路（54、56、202）とを有するダイナミック型半導体記憶装置。
【請求項２】前記増幅回路は、ロウアドレスストローブ
信号により予備活性化され、カラムアドレスストローブ
信号により活性化が促進されることを特徴とする特許請
求の範囲第１項記載のダイナミック型半導体記憶装置。