KR950002293B1

KR950002293B1 - 다이나믹형 반도체기억장치

Info

Publication number: KR950002293B1
Application number: KR1019870002908A
Authority: KR
Inventors: 시게요시 와타나베; 츠네아키 후세; 코우지 사쿠이
Original assignee: 가부시키가이샤 도시바; 와타리 스기이치로
Priority date: 1986-03-28
Filing date: 1987-03-28
Publication date: 1995-03-16
Also published as: KR870009393A; DE3710536A1; DE3710536C2

Abstract

내용 없음.

Description

다이나믹형 반도체기억장치

제 1 도는 본 발명의 제 1 실시예에 따른 다이나믹 RAM의 주요구성을 나타내는 회로도.

제 2 도는 본 발명의 제 2 실시예에 따른 다이나믹 RAM의 주요구성을 나타내는 회로도.

제 3 도는 본 발명의 제 3 실시예에 따른 다이나믹 RAM의 주요구성을 나타내는 회로도.

제 4 도와 제 5 도는 제 3 도에 나타낸 다이나믹 RAM의 주요부분에서 발생되는 전기신호의 파형을 나타내는 파형도.

제 6 도는 본 발명의 제 4 실시예에 따른 다이나믹 RAM의 주요구성을 나타내는 회로도.

제 7 도는 제 6 도에 나타낸 다이나믹 RAM의 주요부분에서 발생되는 전기신호의 파형을 나타내는 파형도.

제8a도와 제8b도는 다른 실시예의 플립플롭회로와 그에 따른 타이밍차트.

제 9 도와 제10도는 본 발명의 제 5 실시예에 따른 다이나믹 RAM의 주요구성을 나타내는 회로도.

제11도는 본 발명에 따른 제 5 실시예에서의 주요타이밍을 나타내는 도면.

제12도는 본 발명에 따른 제 5 실시예의 동작모드를 나타내는 도면.

제13도와 제14도는 본 발명에 따른 제 5 실시예의 동작특성을 설명하는 도면이다.

* 도면의 주요부분에 대한 부호의 설명

SL1, SL2 : 신호입출력선 OL1, OL2 : 신호출력선

øA : 활성화지성신호 øY1, øTA, øYα : 컬럼선택신호

RAS, RAS : 로우어드레스스트로브신호

CAS, CAS : 컬럼어드레스스트로브신호 10, 20(20a, 20b) : 메로리셀

12(12a, 12b)22 : 더미셀 14, 24 : 감지증폭기(부)

16, 26 : 출력증폭부 50(50a, 50b) : CMOS형 플립플롭회로

52(52a, 52b) : MOS형 차동증폭회로(전류미러회로)

54(54a, 54b) : CMOS형 플립플롭회로 56 : BICMOS형 차등증폭회로(부)

58 : 랫치회로

60, 60' 62', 64, 66, 70 : 신호선 72, 208 : 컬럼선택선

74(74a, 74b) :프리차아지회로 76 : 제어선

78 : 프리차아지선 200(200a, 200b) : 전류미러회로

202 : BICMOS형 차동증폭회로 210 : MOS형 차동증폭회로

212 : BIMOS형 차동증폭회로

BL,BL'(BL1, BL1', BL2, BL2') : 비트선

L : 워드선 DWL : 더미워드선

본 발명은 반도체기억장치에 관한 것으로, 특히 름속 산화막 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Transistor 또는 MOSFET)를 이용한 다이나믹형 RAM(Random Access Memory)에 관한 것이다.

근래, 다이나믹형 RAM(이하 dRAM이라 칭함)은 대용량화 및 고속화라는 점에서 상당히 개선되고 있는데, 메모리를 대용량화하기 위해서는 메모리의 미세화형성 기술이 중요한 바, 이에 대해 현재에는 메모리셀을 구성하는 트랜지스터가 1미크론 이하, 즉 소위 "서브미크론"크기로 형성되는 등의 초고집적화 다이나믹형 dRAM이 개발되고 있는 추세에 있다. 이 dRAM에 의하면, 소망의 메모리셀로부터 데이터의 독출을 행하는 경우 메모리셀데이터와 더미셀(dummy Cell)데이터 사이의 신호차이를 감지하는 감지증폭기를 구성하는 트랜지스터도 미세화된 MOSFET가 사용되고 있는데, 이때 미세화 MOSFET의 게이트길이는 0.5㎛ 또는 그 이하로 단축되게 되는 바, 이 트랜지스터의 내부전계가 높아지게 되므로 소자의 동작신뢰성을 확보하기 위해서는 바이어스전압을 낮추어줄 필요가 있게 된다. 왜냐하면, 트랜지스터의 내부전계 강도가 재료가 동일한 트랜지스터의 구조에서 고유의 소오스-드레인 사이의 내압이상으로 되면 오동작 또는 소자파괴가 발생되는 확률이 극단적으로 높아지기 때문이다.

그러나, 바이어스전압의 전하는 트랜지스터의 스위칭속도를 저하시키게 되므로 dRAM의 데이터독출속도가 악화되게 되고, 그에 따라 서브미크론 기술을 이용하여도 단순하게 dRAM의 대용량화 및 고속화를 달성할 수가 없게 된다.

한편, dRAM의 고속화를 도모하기 위해 바이폴라트랜지스터를 이용하는 것도 생각해볼 수 있는데, 이 바이폴라트랜지스터는 본질적으로 전류구동력이 커서 만일 dRAM에 채용되게 되면 dRAM의 고속화에 크게 이바지해줄 것을 기대할 수 있기는 하지만, 바이폴라트랜지스터는 당업자 사이에서 잘 알려진 바와 같이 미세화(고집적화)형성에는 극히 불리하게 되고, 그에 따라 바이폴라트랜지스터의 사용은 메모리의 집적도를 대폭으로 저하시키게 되므로 대용량의 초고집적화 메모리를 실현하기 위해서는 부적당하게 된다. 따라서, 이 경우에도 dRAM의 대용량화 및 고속화를 동시에 달성하는 것은 대단히 곤란하게 된다.

본 발명은 상기한 문제점을 해결하는데 그 목적이 있는 것으로, 상기한 목적을 달성하기 위해 본 발명의 다이나믹형 반도체기억장치는 다음과 같이 구성되게 된다.

먼저, 기판상에서 상호 전기적으로 절연되어 교차되게 설치된 병렬의 워드선과 병렬의 비트선을 갖게 되는데, 이 비트선은 제1 및 제 2 의 비트선을 갖는 특정한 비트선쌍을 포함하게 되고, 각 메모리셀은 워드선 및 비트선 사이의 교차점에 전기적으로 접속되는 바, 이 메모리셀은 전계제어형의 유니폴라트랜지스터를 이용하여 구성하게 된다.

반도체메모리에 있어서, 감지증폭기는 그 특정한 비트선쌍에 접속되어 상기 메모리셀중에서 선택된 특정의 메모리셀에 축적된 데이터신호를 읽어내는 데이터독출모드(Data Read Mode)에서 그 비트선 사이의 전위차를 검출하여 증폭하게끔 설치되는데, 이 감지증폭기는 전계제어형의 유니폴라트랜지스터 및 전류제어의 바이폴라트랜지스터의 2가지를 이용하여 구성되게 되고, 또 차동증폭회로를 포함하게 된다. 여기서 이 차동증폭회로는 바이폴라트랜지스터에 의해 구성된 구동부와, 유니폴라트랜지스터 또는 저항에 의해 구성되는 부하부를 갖게 된다.

이하 본 발명을 예시도면에 의거하여 상세히 설명한다.

제 1 도는 본 발명의 제 1 실시예에 따른 dRAM에서 1개의 메모리셀부(10)와, 그에 대응하는 더미셀부(12) 및, 이에 관련된 감지증폭기기부(14)와 출력증폭부(16)를 포함하고 있는 회로구성을 나타내는 것으로, 이 제 1 도에는 1개의 메모리셀(10)과 그에 대응하는 1개의 더미셀(12)밖에 도시되어 있지 않지만, 그 dRAM에는 실제로 당업자 사이에서 잘 알려진 바와 같이 도시되지 않은 반도체기판상에 매트릭스형태로 배열된 복수의 메모리셀과, 비트선에 접속된 메모리셀 어레이에 대응하여 각각 설치되는 복수의 더미셀을 갖게 된다.

그리고, 메모리셀(10)은 3개의 금속산화막 반도체 전계효과 트랜지스터(MOSET : Q1, Q2, Q3)와 MOS형 캐패시터(C1)에 의해 공지된 바와 같이 구성된 전류구동형 메모리셀이고, 도시되지 않은 다른 메모리셀도 마찬가지로 구성되며, 또 각각의 더미셀(12) 및 도시되지 않은 다른 더미셀도 마찬가지로 3개의 MOSFET(Q4, Q5, Q6)와 캐패시터(C2)에 의해 구성된다.

여기서, 메모리셀(10)은 비트선(BL)에 접속되어 있고, 더미셀(12)은 비트선(BL')에 접속되어 있으며, 또 워드선(WL)은 비트선(BL)과 교차되게 설치되어 있다. 또, 워드선(DWL ; 이하 더미워드선이라 칭함)은 비트선(BL')과 전기적으로 절연되어 교차되게 되고, 도시되지 않은 비트선 및 워드선중에서 도시되어 있는 비트선(BL')과 워드선(WL)이 지정되게 되면 메모리셀(10)이 선택되어 스위칭트랜지스터(Q1)가 전도상태로 되게 되며, 이때 선택된 메모리셀(10)에 대응하는 더미셀(12)의 스위칭트랜지스터(Q4)도 전도상태로 되게 된다. 또, 도시되지는 않았지만, 실제는 메모리셀이 각각의 비트선에 대해 열(列) 상태로 설치되고, 1개의 더미셀이 실제로 비트선(BL)측에도 설치되며, 비트선(BL, BL')은 전송게이트(transfer gate)로서의 기능을 하게 되는 MOSFET(Q7, Q8)를 각각 매개하여 신호입출력선(SL1, SL2)에 각각 접속되게 된다.

여기서 MOSFET(Q7, Q8)는 컬럼(Column)선택신호에 응답하여 선택적으로 온/오프구동되고, 신호입출력선(SL1, SL2)은 감지증폭기(14)에 접속되게 되는데, 이 감지증폭기(14)에는 상기 메모리셀(10)과 더미셀(12)의 부하로서의 기능을 하게 되는 MOSFET(Q9, Q10)가 접속되게 된다. 이때 감지증폭기(14)는 바이폴라트랜지스터와 MOS 트랜지스터가 섞여있는 "BIMOS"구조를 갖는 차동증폭기이다.

이를 좀더 상세히 설명하면, 감지증폭기(14)는 구동부로서 바이폴라트랜지스터(T1, T2)를 이용하게 됨과 더불어 부하로서 MOSFET(Q11, Q12)를 이용하게 되는 바, 이때 바이폴라트랜지스터(T1, T2)는 상호 병렬로 접속되게 되면서 이들의 에미터가 도시된 바와 같이 활성화용 MOSFET(Q13)에 공통적으로 접속되게 되고, 또 이 바이폴라트랜지스터(T1, T2)의 베이스가 상기 신호입출력선(SL1, SL2)에 각각 접속되게 된다. 그리고, MOSFET(Q11, Q12)는 바이폴라트랜지스터(T1, T2)에 각각 직렬로 접속됨과 더불어 이들의 게이트가 상호 접속되어 있다.

다음, 출력증폭부(16)는 신호출력선(OL1, OL2)을 매개로 상기 감지증폭기(14)에 접속되고, 이 신호출력선(OL1)은 한쪽쌍의 트랜지스터(Q11, T1)의 공통접속점에 접속됨과 더불어 신호출력선(OL2)은 다른쪽쌍의 트랜지스터(Q12, T2)의 공통접속점에 접속되게 되며, 이 출력증폭부(16)도 바이폴라-CMOS구조(Bipolar-CMOS : 당업자사이에는 "BIMOS" 또는 "BICMOS"구조로 약칭되고 있으므로 이하에서 이 표현으로 사용한다)를 갖는 차동증폭회로에 의해 구성되게 되는데, 이 출력증폭부(16)는 구동부로서 바이폴라트랜지스터(T3, T4)를 이용하게 됨과 더블어 부하부로서 MOSFET(Q14, Q15)를 이용하게 된다. 여기서 바이폴라트랜지스터(T3, T4)는 상호 병렬로 접속되는 한편, 이들의 에미터는 도시되어 있는 바와 같이 활성화용 MOSFET(Q16)에 공통접속되어 있고, 또 바이폴라트랜지스터(T3, T4)의 베이스는 상기 신호출력선(OL1, OL2)에 각각 접속되어 있다. 그리고 MOSFET(Q14, Q15)는 바이폴라트랜지스터(T3, T4)에 각각 직렬로 접속되고, 이들의 게이트는 상호 접속되게 된다.

또, 차동증폭기(14) 및 출력증폭부(16)의 부하로서는 저항을 이용할 수 있는데 이는 이하의 실시예에서도 마찬가지로 된다. 또, 비트선을 미리 소정전위로 재충전하는 프리차아지(precharge)회로가 미리 준비되어 있다.

이와 같은 메모리의 구성에 있어서, 도시된 워드선(WL) 및 더미워드선(DWL)이 선택되면 전류구동형 메모리셀(10) 및 더미셀(12)에 저장된 데이터신호가 비트선(BL, BL')에 전송되고, 이때 컬럼선택신호가 전송케이트 FET(Q7, Q8)에 공급되면, 전송케이트 FET(Q7, Q8)는 전도상태로 되어 메모리셀데이터 및 더미셀 데이터가 비트선(BL, BL')으로부터 감지증폭기(14)에 접속되어 있는 신호입출력선(SL1, SL2)에 전송되게 되며, 감지증폭기(14)는 메모리셀데이터 및 더미셀데이터 사이의 신호차를 감지하게 된다. 따라서 메모리셀데이터 및 더미셀데이터 사이의 신호차가 감지증폭기(14)에 의해 독출되어 신호출력선(OL1, OL2)을 매개하여 출력증폭회로(16)에 공급되고, 이 출력증폭회로(16)에서는 상기와 같이 독출된 신호차를 증폭해주게 되는데, 이와 같은 소망의 메모리데이터에 대한 비파괴적 독출동작 그 자체는 기본적으로 종래의 방법과 동일하게 실행되게 된다.

이와 같은 제1 및 제 2 실시예에 의하며, 바이폴라트랜지스터 및 MOSFET를 포함하는 BIMOS구조의 차동증폭기가 감지증폭기(16)를 구성하도록 이용되고 있기 때문에 서브미크론정도로 미세화형성된 dRAM의 고집적도를 거의 해치지 않고서 메모리데이터의 억세스동작을 고속화시켜 줄 수 있게 되는 바, 이를 좀더 상세히 설명하면, 감지증폭기(14)의 구동부에 바이폴라트랜지스터를 이용하게 되면 메모리셀데이터 및 더미셀데이터 사이의 신호차에 대한 감지동작이 실질적으로 스태틱(static) RAM에 필적하는 정도까지 고속화될 수 있게 되며, 그에 따라 고집적화와 더불어 그 데이터 독출동작속도에 있어서도 우수한 dRAM을 제공할 수 있게 된다.

그리고 이 실시예에서는 메모리셀 및 더미셀로서 전류구동형 셀이 채용되어 있는 점에 주의해야 되는데, 이렇게 전류구동형 셀을 채용하게 되면 그 구동부가 바이폴라트랜지스터(T1, T2)에 의해 구성되어져 있는 감지증폭기(14)에 꼭 알맞게 된다.

왜냐하면, 본래 전류제어형 스위칭소자인 바이폴라트랜지스터를 단순히 기본적으로 전압독출형 dRAM의 감지증폭기(14)를 구성시켜 주기 위해 사용되게 되면, 감지증폭기부와 셀부 사이의 동작적인 정합(matching)을 이루기가 곤란해지기 때문에 전류구동형 셀을 채용하는 것이 이 문제를 극복하기 위해서 대단한 의미가 있게 되는 것이다. 이 경우, 소망의 메모리셀로부터 데이터를 다이나믹하게 독출하게 될 때 컬럼선택은 비트선상에서의 데이터가 충분히 확정되기까지 기다릴 필요가 없게 되고, 이러한 사실은 dRAM의 데이터독출동작의 고속화 개선을 더욱 촉진시켜 줄 수 있게 된다.

제 2 도는 본 발명의 제 2 실시예에 따른 dRAM의 주요회로구성을 나타낸 것으로, 제 2 도에 도시된 dRAM은 상기 제 1 실시예와는 달리 메모리셀 및 더미셀의 각 셀이 1개의 캐패시터와 1개의 트랜지스터로 이루어진 전하독출형 메모리구성을 갖게 된다. 또, 이 제 2 도에서는 제 1 도와 대응하는 부분에 대해 동일한 참조부호로 표기하면서 그에 대한 상세한 설명은 생략하기로 한다.

워드선(WL)과 비트선(BL)의 교차점에 설치된 메모리셀(20)은 축적데이터에 대응하는 전하를 축적하는 캐패시터(C3)와 스위칭소자로서의 기능을 하게 되는 MOSFET(Q17)로 구성되고, 워드선(WL)의 활성화에 응답하여 MOSFET(Q17)가 전도상태로 되어 캐패시터(C3)가 비트선(BL)에 접속되게 된다. 또, 더미셀(22)이 더미워드선(DWL)과 비트선(BL')의 교차점에 설치되어 있는데, 이 더미셀(22)도 캐패시터(C4) 및 MOSFET(Q18)로 구성되고, 후술하는 바와 같이 기입용 MOSFET를 구비할 수 있게 된다.

또, 감지증폭기(24)는 비트선(BL, BL')에 접속되어 바이폴라트랜지스터(T5, T6)로 구성된 구동부와 이 바이폴라트랜지스터(T5, T6)의 베이스에 각각 접속되면서 고임피던스소자로서의 기능을 하게 되는 MOSFET(Q19, Q20) 및 MOSFET(Q21, Q22)로 이루어진 부하부를 갖추게 되고, 이 고임피던스소자 트랜지스터(Q19)는 바이폴라트랜지스터(T5)의 베이스와 비트선(BL')과의 사이에 직렬로 삽입됨과 더불어 다른 고임피던스소자 트랜지스터(Q20)는 바이폴라트랜지스터(T6)의 베이스와 비트선(BL) 사이에 직렬로 삽입되며, 이들 MOSFET(Q19, Q20)는 전하독출형 메모리셀(20)로부터의 데이터독출시에 바이폴라트랜지스터(T5, T6)에 공급되는 베이스전류를 제어하므로써 데이터신호의 전압 "H"레벨의 저하를 효과적으로 방지해주게 된다. 그리고, 감지증폭기(24)에서 MOSFET(Q23)는 MOSFET(Q21, Q22)의 상호 공통접속된 소오스와 직류(d.c)전원전위(Vcc) 사이에 설치되어 감지증폭기(24)의 제 1 활성화용 트랜지스터로서 작용하게 되고, MOSFET(24)는 바이폴라트랜지스터(T5, T6)의 상호 공통접속된 에미터와 접지전위(Vss)와의 사이에 설치되어 감지증폭기(24)의 제 2 활성화용 트랜지스터로서 작용하게 된다.

비트선(BL, BL')은 컬럼신택신호에 의해 각각 구동되는 곳의 전송게이트 MOSFET(Q7, Q8)를 매개로 신호입출력선(SL1, SL2)에 각각 접속되고, 이 신호입출력선(SL1, SL2)은 출력증폭부(26)에 접속되며, 출력증폭부(26)는 "BIMOS"구조를 갖는 차동증폭기에 의해 구성된다. 즉, 이 출력증폭부(26)는 신호입출력선(SL1, SL2)에 베이스가 접속된 바이폴라트랜지스터(T7, T8)로 구성된 구동부와 바이폴라트랜지스터(T5, T6)의 컬렉터에 각각 직렬접속되어 있는 MOSFET(Q25, Q26)로 이루어진 부하부를 갖게 되고, 이들 바이폴라트랜지스터(T7, T8)의 에미터는 상호 공통으로 접속되어 있는 바와 같이 활성화용 MOSFET(Q27)에 접속되며, 그에 따라 상기 제 2 의 실시예에서도 상기와 동일한 효과를 얻을 수 있게 된다. 또 이 실시예에 의하면 감지증폭기(24)의 주요부(구동부)를 구성하는 바이폴라트랜지스터(T5, T6)의 베이스에 바이폴라트랜지스터(T5, T6)의 베이스전류를 조절해주는 복수의 고임피던스소자, 즉 임피던스변환소자로서 기능하는 MOSFET(Q19, Q20)가 부가되어 있고, 이들 임피던스변환소자의 추가에 의해 전압 "H"레벨로 유지되어 있는 비트선의 전위를 저하시킴없이 BIMOS구조를 갖는 감지증폭기구동부가 동작할 수 있게 되므로 독출된 데이터를 고속으로 출력부에 전송할 수 있게 된다.

이상과 같이 MOSFET(Q19, Q20)에 의해 트랜지스터(T5, T6)에 흐르는 베이스전류를 제어해줌으로서 전류제어형 스위치소자로서의 바이폴라트랜지스터를 포함하는 감지증폭기(24)와 전압독출형 dRAM에서 셀부사이의 동작적 정합을 양호하게 취할 수 있게 되는데, 이는 전화독출형의 메모리셀 및 더미셀을 갖는 dRAM에 대해서도 BIMOS구조를 갖는 감지증폭기를 효과적으로 적용해주는 것이 가능해지게 된다.

제 3 도는 본 발명의 제 3 실시예에 따른 회로구성을 나타낸 것으로, 이 제 3 실시예는 전하독출형 셀을 갖게 됨고 더불어 셀데이터를 파괴적으로 독출하는 dRAM에 BIMOS구조의 감지증폭기를 적용한 제 2 실시예에서의 파괴적 데이터독출동작의 고속화를 더욱 개선시킨 것이다. 이 제 3 도에 있어서, 2개의 비트선쌍(BL, BL', BL2, BL2')과, 비트선쌍과 교차하는 1개의 워드선(WL) 및 1개의 더미워드선(DWL)이 나타내어져 있고, 비트선(BL1, BL2)과 워드선(WL)과의 교차점에는 메모리셀(20a, 20b)이 설치되어 있으며, 비트선(BL1, BL2)과 더미워드선(DWL)과의 교점에는 더미셀(12a, 12b)이 설치되어있고, 각 메모리셀은 상기한 제 2 의 실시예와 마찬가지로 1개의 MOSFET와 1개의 캐패시터로 되어 있다.

그리고, 더미셀(12a, 12b)은 기입용 MOSFET를 1개씩 갖고 있고, 각각의 드레인(48)은 소정의 기입전위가 공급되게 되어 있으므로 그 전위가 기입용 FET의 각 게이트(49)에 동시에 "H"레벨을 공급해주게 되므로써 더미셀(12a, 12b)에 기입된다. 여기서 이들의 셀트랜지스터와 셀캐패시터의 접속구성은 공지이므로 그에 대한 설명은 생략하기로 하고, 이에 따라 제 3 도에서는 이들에 대한 참조부호도 생략되어 있다.

워드선(WL)과 더미워드선(DWL)은 비트선쌍중 한쪽 비트선과의 교차부에 메모리셀과 더미셀을 갖게 되고, 이 제 3 에서는 다수의 워드선(WL)내에서 1개가 표시되어 있게 되며, 도시된 워드선(WL)의 다음에 존재하는 워드선은 비트선(BL1', BL2')과의 교차부에 각각 메모리셀을 갖게 된다. 또, 제 3 도에서는 2개의 더미워드선(DWL)에서 1개가 표시되어 있고, 표시되지 않은 더미워드선은 비트선(BL1, BL2)과의 교차부에 각각 더미셀을 갖게 된다.

그리고, 각 비트선쌍에 접속된 감지증폭기회로부터는 CMOSFET로 구성된 제 1 의 플립플롭회로(50 : 이하 "CMOS형 플립플롭회로"라 칭한다)와, CMOSFET로 구성된 MOS형 차동증폭회로(52 : CMOS 전류미러회로 ; CMOS current-mirror circuit), 제 2 플립플롭회로(54 ; "CMOS 플립플롭회로") 및 BICMOS구조를 갖는 차동증폭회로부(56)를 포함하게 된다. 단, 1개의 BICMOS형 차동증폭회로부(56)는 서로 인접된 2개의 비트선쌍에 대해 공통으로 설치되게 된다.

제 3 도에서는 BIMOS형 차동증폭회로부(56)는 2개의 비트선쌍(BL1, BL1', BL2, BL2')에 공유되도록 접속되어 있고, 또 이 실시예에서는 제 1 의 비트선쌍(BL1, BL1')에 설치되는 제1 및 제 2 의 CMOS형 플립플롭회로(50, 54)와 CMOS형 전류미러회로(52)에는 "a"의 첨자가 부여되고, 제 2 의 비트선쌍(BL2, BL2')에 설치된 제1 및 제 2 의 CMOS형 플립플롭회로(50, 54) 및 CMOS형 전류미러회로(52)에는 "b"의 첨자가 부여되어 있다(그러나, 이하의 설명에서는 이들 사이를 특히 구별할 필요가 없는 경우에는 첨자를 생략하기로 한다). 그리고, 공통의 BICMOS형 차동증폭회로(56)는 1쌍의 신호출력선(OL1, OL2)에 접속되어 있고, 랫치회로(58)가 신호출력선(OL1, OL2)에 접속되어 이들 신호출력선(OL1, OL2)에서의 데이터전위를 랫치하여 본존유지하는 기능을 하게 된다.

또, 제 1 의 CMOS 플립플롭회로(50a)는 비트선쌍(BL1, BL2')의 전위차를 증폭하도록 4개의 MOSFET가 공지된 바대로 접속되어 구성되어 있고, CMOS형 전류미러회로(52)는 6개의 MOSFET에 의해 구성되는데, 이들 MOSFET게이트가 각각 비트선(BL1, BL1')에 접속된 2개의 MOSFET(Q30, Q32)와, 상호 병렬로 접속됨과 더불어 상기 MOSFET(Q30, Q32)의 공통접속단자에 접속되는 2개의 활성화용 MOSFET(Q34, Q36)가 포함되고, N챈널 MOSFET(Q30, Q32, Q34, Q36)외에 P챈널 MOSFET(Q28, Q40)를 갖게 되며, 또한 다른쪽의 비트선쌍(BL2, BL2')에 설치된 CMOS형 전류미러회로(52b)의 구성도 상기와 같이 구성되므로, 설명을 간략하게 하기 위해 제 3 도에서는 대응하는 참조부호에 대쉬(dash)기호 "'"를 붙여서 이에 대한 설명을 생략하기로 한다.

또, 제 2 의 CMOS형 플립플롭회로(50a)는 직렬의 MOSFET(Q42, Q44)와 직렬의 MOSFET(Q46, Q48)의 병렬회로를 포함하게 되는데, 이들 MOSFET(Q42, Q44)의 게이트는 신호선(60)에 의해 상호 공통접속됨과 더불어 MOSFET(Q46, Q48)의 게이트가 신호선(62)에 의해 상호 공통접속되게 되고, MOSFET(Q50)는 신호선(60)과 MOSFET(Q42, Q44)의 공통접속전극〈비트선(BL1)에 접속되어 있음 〉과의 사이에 접속되게 되며, 또 MOSFET(Q52)는 신호선(62)과 MOSFET(Q46, Q48)의 공통접속전극〈비트선(BL1')에 접속되어 있음 〉과의 사이에 접속되게 되고, MOSFET(Q50, Q52)의 게이트는 상호 접속되어 있게 된다. 그리고, 신호선(60, 62)은 전송게이트로서의 기능을 하게 되는 MOSFET(Q54, Q56)를 각각 매개하여 차동증폭회로(56)에 접속되게 되고, 이들 MOSFET(Q54, Q56)의 게이트는 상호 접속되게 된다.

그리고, 다른쪽의 비트선쌍(BL2, BL2')에 설치된 CMOS형 플립플롭회로(54b)의 구성은 상기 CMOS형 플립플롭회로(54a)와 동일하게 구성되므로 설명을 간략화하기 위해 제 3 도에서는 대응하는 참조부호에 대쉬기호 "'"를 붙이고, 이들의 설명을 생략한다.

상기한 바와 같이 BIMOS형 차동증폭회로(56)는 2쌍의 비트선(BL1, BL1', BL2, BL2')에 대해 공유되고 있으므로 신호선(60, 60')(62, 62')이 도시된 바와 같이 차동증폭회로(56)의 동일한 출력단자에 각각 접속되고, 각 비트선쌍에 있어서, 메모리셀데이터의 재저장(restore)을 위해 2단의 CMOS 플립플롭회로(50, 54)가 설치되게 된다.

또, BIMOS형 차동증폭회로(56)는 MOSFET(Q58)와 바이폴라트랜지스터(T10)의 직렬회로와 MOSFET(Q60)와 바이폴라트랜지스터(T12)의 직렬회로를 포함하게 되고, 이 바이폴라트랜지스터(T10, T12)의 공통접속된 에미터는 병렬의 MOSFET(Q62, Q64)에 접속되게 됨과 더불어 이들 바이폴라트랜지스터(T10, T12)의 베이스는 신호선 (64, 66)을 매개로 CMOS형 전류미러회로(52a, 52b)에 접속되며, 이에 따라 CMOS형 전류미러회로(52a, 52b)의 출력신호가 차동증폭회로(56)의 바이폴라트랜지스터(T10, T12)의 베이스에 공급된다.

여기서, 상기 바이폴라트랜지스터(T10)의 컬렉터는 CMOS형 플립플롭회로(54a, 54b)의 신호선(60, 60')에 접속되는 한편, 신호선(68)에 전도되게 되고, 이 신호선(68)은 MOSFET(Q66)를 매개로 신호출력선(OL1)에 접속되어져 있다. 또한, 바이폴라트랜지스터(T12)의 컬렉터는 CMOS 플립플롭회로(54a, 54b)의 신호선(62, 62')에 접속됨과 더불어 신호선(70)에 전도상태로 되고, 이 신호선(70)은 MOSFET(Q68)를 매개로 신호출력선(OL2)에 접속되어져 있다.

그리고, MOSFET(Q66, Q68)의 게이트는 컬럼선택선(72)에 접속되게 되고, 신호출력선(OL1, OL2)은 도시되지 않은 공지의 출력회로에 접속되게 된다. 또한, CMOS형 전류미러회로(52a, 52b)의 출력은 전송게이트 FET(Q70, Q72, Q70', Q72')를 매개로 각각 신호선(64, 66)에 접속되어져 있고, 이 신호선 (64, 66) 사이에는 전송게이트 FET(Q73, Q75, Q75')가 설치되어 있으며, 각 비트선쌍(BL1, BL1', BL2, BL2')은 각각 프리차아지회로(74a, 74b)를 구비하게 되어 억세스기간이 종료됨에 따라 멤리셀에 데이터가 재저장되게 되면 프리차아지회로(74)에 의해 각 비트선 사이의 전압이 소정의 레벨로 재충전되게 된다.

여기서, 상기 프리차아지회로(74)는 MOSFET(Q74, Q76, Q78)를 갖게 됨과 더불어 제어선(76)과 소정전위가 인가되는 프리차아지선(78)을 갖게 된다.

상기와 같이 구성된 BICMOS형 차동증폭회로(56)가 갖추어진 감지증폭기회로부를 갖는 dRAM의 동작모드를 제 4 도와 제 5 도에 도시된 신호판형도를 참조하여 설명한다.

이 경우 동작모드에 대한 설명에서는 비트선쌍(BL1, BL1')의 메모리셀(20a)에 저장된 비트데이터 "0"을 독출하는 경우를 상정한다.

활성화상태에서 로우어드레스스토브(row address strobe ;

에 동기하여 로우어드레스군(群)이 칩(chip)에 입력된다)가 제 4 도에 도시된 바와 같이 논리 "L"레벨로 되고,

가 논리 "L"레벨로 되면 활성화지정신호(øA)가 차동증폭회로(56)와 CMOS형 전류미러회로(52a, 52b)에 각각 공급된다. 즉, 이 활성화지정신호(øA)는 차동증폭회로(56)내의 FET(62)의 게이트(80)에 공급됨과 더불어 CMOS형 전류미러회로(52a, 52b)의 FET(Q34, Q34')의 게이트(84, 84')에 공급되고, 이어

가 "L"레벨로 되면 특정의 컬럼을 선택하기 위한 컬럼선택신호(øY1, øYA, øYα)가 CMOS형 전류미러회로(52a)와 차동증폭회로(56)에 공급된다. 즉, 컬럼선택회로(øY1) 는 CMOS형 전류미러회로(52a)내의 FET(Q36)의 게이트(86)에 입력되고, 컬럼선택회로(øYA)는 차동증폭회로(56)내의 FET(Q64)의 게이트(82)에 공급되며, 컬럼선택신호(øYα)는 컬럼선택선(72)을 매개로 차동증폭회로(56)의 FET(Q66, Q68)의 게이트에 입력되며, 컬럼선택신호(øY1)는 FET(Q70, Q72)의 게이트(110, 112)에도 입력되게 된다. 여기서, 상기 FET(Q34, Q34', Q62)의 치수는 대응하는 FET(Q36, Q36', Q64)보다 작게 설정되고, 그에 따라 소비전력이 감소되게 된다. 그러므로

입력에 의해 활성화지정신호(øA)가 "H"레벨로 되어 CMOS형 전류미러회로(52a, 52b)와 차동증폭회로(56)에는 수 mA정도의 전류가 흐르게 되고, 이때 바이폴라트랜지스터(T10, T12)의 동작준비를 행하게 된다.

따라서, 비록 컬럼어드레스스트로브(

)의 입력이 지연되더라도 억세스시간(t RAC)이 이에 영향을 받아 악화되지는 않게 된다.

다음, 메모리셀워드선(WL)과 더미셀워드선(DWL)이 선택되면(워드선(WL)과 더미셀워드선(DWL)에서의 전위변화가 제 4 도에 도시되어 있음), 비트선쌍(BL1, BL1')의 메모리셀(20a)과 더미셀(22a)의 저장데이터가 비트선(BL1, BL1')에 각각 전송되고, 그에 따라 비트선(BL1, BL1')의 전위는 메모리셀데이터와 더미셀데이터에 대응하여 변화되고, 해당 dRAM은 4메가 이상의 초고밀도 메모리를 상정하고 있음에 따라 메모리셀 캐패시터(Cs)는 15fF(femto Farad)정도까지 감소되게 한다.

따라서, 비트선쌍(BL1, BL1') 사이의 전위차 △V1 은 기껏해야 50㎷정도로 지극히 미소하게 된다(제 5 도 참조. 단, VBL1과 VBL2는 비트선(BL1, BL1')에서의 전V위변화를 나타내고, Vout과 Vout'는 신호출력선(OL1, OL2)에서의 전위변화 V를 나타낸다). 이러한 미소한 전위차는 BICMOS형 차동증폭회로(56)에 의해 증폭되는데, 이 데이터신호증폭동작은 고속으로 실행하게 된다. 왜냐하면, 차동증폭회로(56)의 구동부를 구성하는 트랜지스터로서 바이폴라트랜지스터를 이용하고 있기 때문이고, BICMOS 차동증폭회로(56)의 증폭된 출력전압은 500㎷정도로 증가되게 된다.

이와 같은 BICMOS형 차동증폭회로(56)에서 독출전압의 증폭동작시에 그 차동증폭회로(56)의 입력단자, 즉 구동부의 바이폴라트랜지스터(T10, T12)의 베이스에 접속되어 있는 CMOS형 전류미러회로(52a)는, 그 차동증폭회로(56)의 임피던스변환소자로서 기능을 하게 된다. 또 BICMOS형 차동증폭회로(56)에서 증폭된 출력전압은 상기 컬럼선택신호(øYα)에 응답하여 전도상태로 되어 있는 출력용 트랜지스터(Q66, Q68)를 매개로 신호출력선(OL1, OL2)에 전송된다.

한편, 차동증폭회로(56)의 상기 출력전압은 전송게이트 FET(Q54, Q56)를 거쳐 제 2 의 CMOS형 플립플롭회로(54a)에 입력된다. 즉, 제 2 의 CMOS형 플립플롭회로(54a)의 전송게이트 FET(Q54, Q56)의 공통게이트단자(88)에서의 전위(øT1)는 워드선(WL)과 더미워드선(DWL)의 선택으로부터 약간 늦게 제 4 도에 도시된 바와 같이 논리 "H"레벨로 되고(이때 선택되지 않은 비트선쌍(BL2, BL2')의 제 2 CMOS형 플립플롭회로(54b)의 전송게이트 FET(Q54', Q56')의 공통게이트단자(90)에서의 전위(øT2)는 제 4 도에 도시된 바와 같이 논리 "L"레벨로 유지되게 된다), 그에 응답하여 전송게이트 FET(Q54, Q56)가 전도상태로 됨에 따라 차동증폭회로(56)의 상기 출력전압은 전도성 전송게이트 FET(Q54, Q56)를 거쳐 제 2 CMOS 플립플롭회로(54a)에 귀환된다.

또, CMOS형 플립플롭회로(54a)의 입력전압은 500㎷까지 증폭되어 있게 되고, 이에 따라 FET(Q44, Q48)의 공통소오스단자(92)에서의 전위(øSB1 ; 제 4 도에서 실선참조)와 FET(Q42, Q46)의 공통소오스단자(94)에서의 전위(

; 제 4 도에서 점선참조)가 제 4 도에 도시된 바와 같이 변화하게 되어 CMOS 플립플롭회로(54a)가 활성활될 때 비트선쌍(BL1, BL1')상에서의 전위가 고속으로 증폭될 수 있게 된다. 따라서, 메모리셀(20a)의 재저장동작이 고속으로 됨과 더불어 효과적으로 실행될 수 있게 된다.

여기서 상기 전압은 dRAM의 전원전압 Vcc정도까지 증가되는 것은 불가능하게 되므로 메모리셀의 재저장동작을 보다 확실하게 행하기 위해서는 비트선에서의 전위차 △V2(제 5 도 참조)가 2V정로도 될 때 제 2 의 CMOS형 플립플로회로(54a)를 컷오프(cut off)하는 한편, 종래 구성의 제 1 CMOS형 플립플롭회로(50a)를 동작상태로 하여 전압증폭을 실행하게 되고, 이로써 전위차 △V2를 전원전압 Vcc정도의 전압 △V3(제 5 도 참조)까지 증가시키게 되며, 제 1 의 CMOS형 플빕플롭회로(50a)를 동작상태로 할 경우에는 그 CMOS형 플립플롭회로(50a)의 FET 공통전극단자(96, 98)에서의 전위(øSA1,

)은 제 4 도(실선은 øSA1, 점선은

을 의미한다)에 나타낸 바와 같이 변화되게 됨에 주목해야 된다.

이상에서 설명한 비트선쌍(BL1, BL1')에 설치된 메모리셀(20a)에서의 데이터독출 및 데이터재저장 동작은 "제 1 회째의 억세스싸이클"로 칭하고, 그 기간은 제 4 도에서 "Ta1"으로 표시되어져 있으며, 이어 인접된 비트선쌍(BL2, BL2')에 설치된 메모리셀(20b)에서의 데이터재저장동작은 "제 2 회째의 억세스싸이클"(Ta2 ; 제 4 도 참조)로서 시행되게 되는데, 이때 제 2 회째의 억세스동작에 들어가기전에 비트선(BL) 사이의 간섭방지와 더불어 각 회로의 리셋트를 위해 선행의 제 1 회째의 억세스에 사용된 컬럼선택신호(øY1, øYA, øYα)와 전송게이트 FET(Q54, Q56)의 공통게이트단자(88)의 전위(øT1)를 논리 "L"레벨로 셋트시키게 된다(제 4 도 참조). 이 상태에서도 상기 비트선쌍(BL1, BL1')의 셀데이터는 랫치회로(58)에 의해 안정하게 계속 보존유지되게 된다.

이때, 독출된 데이터는 신호출력선(OL1, OL2)에 접속되는 도시되지 않은 출력회로로부터 데이터출력신호(Dout)로서 출력되고, 제 2 회째의 억세스모드에서는 비트선쌍(BL2, BL2')에 설치된 CMOS형 전류미러회로(52b)가 MOSFET(Q36')의 게이트(86')에 인가되는 신호(øY2)의 논리 "H"레벨에 의해 동작상태로 되는데, 이때 BICMOS형 차동증폭회로(56)의 단자(82)에서의 전위도 다시 논리 "H"레벨로 됨에 따라 차동증폭회로(56)도 재차 동작상태로 된다. 그에 따라 비트선(BL2, BL2')의 비트선쌍 사이에서 전위가 BICMOS형 차동증폭회로(56)에 의해 증폭된다.

다음, 제 2 의 CMOS형 플립플롭회로(54b)와 차동증폭회로(56) 사이에 설치되어져 있는 전송게이트단자(90)에는 제 4 도에 나타낸 것처럼 논리 "H"레벨로 변화되는 게이트개로(gate open)신호(øT2)가 공급되고, 제 2 의 CMOS형 플립플롭회로(54b)의 단자(102 ; 이는 제 1 의 CMOS형 플립플롭회로(54a)의 단자(92)에 대응한다)에 제 4 도에서 실선으로 나타낸 파형을 갖는 신호(øSB2)가 공급된다(점선은 제 2 의 CMOS 플립플롭회로(54b)의 단자(104)에 공급되는 신호(øSB2)를 나타냄). 그후, 제 1 의 CMOS 플립플롭회로(50a)의 단자(106 ; 이는 CMOS형 플립플롭회로(50a)의 단자(96)에 대응된다)에 제 4 도에서 실선으로 표시된 파형을 갖는 신호(øSA2)가 공급된다(점선은 CMOS형 플립플롭회로(50b)의 단자(108)에 공급되는 신호(øSA2)를 나타낸다). 그 결과, 상기와 동일한 방법에 의해 비트선쌍(BL2, BL2')의 메모리셀(20b)에 대해 재저장동작이 실행되게 된다.

한편, 상기와 같이하여 독출된 메모리셀(20b)의 데이터는 컬럼선택신호(øYα)를 논리 "H"레벨로 하게됨에 따라 신호출력선(OL1, OL2)으로부터 출력시킬 수 있다.

그리고, 로우어드레스스토브(RAS) 및 컬럼어드레스스트로브(CAS)가 프리차아지를 위해 제 4 도에 도시되어 있는 바와 같이 논리 "H"레벨로 셋트되면 모든 억세스동작이 완료되고, 이어 워드선(WL)과 더미워드선(DWL)이 "L"로 된다음 프리차아지모드로 옮겨지게 된다. 이 프리차아지모드에서는, 바람직하기로는 제 2 CMOS형 플립플롭회로(54)의 단자(118, 118')와 전송게이트 FET(Q73)의 단자(119) 및 FET(Q75, Q75')의 각 단자(121, 121')에 리세트신호(øEQL ; 제 4 도에 도시되어 있음)가 공급되게 된다. 덧붙혀 말하자면 상기 제 2 회째의 억세스모드에서 순차적으로 증폭되는 비트선(BL2, BL2')의 전위차(△V1, △V2, △V3)가 제 5 도에 도시되어 있는데, 이 제 5 도에서 VBS2, VBL2'는 비트선(BL2, BL2')에서의 전위변화를 나타내게 된다.

그리고, 프리차아지싸이클에 있어서는 프리차아지회로(74)의 FET(Q74, Q76, Q78)가 제어선(76)에 논리상태 "H"를 인가하게 됨에 따라 도통상태로 되어 모든 비트선에 프리차아지선(78)으로부터 소정의 프리차아지전압이 공급되게 되는데, 프리차아지레벨은 예컨대 1/2Vcc로 되게 된다. 여기서, Vcc는 전원전압, Vss는 전지전위를 나타낸다.

그리고, 더미셀(12a 12b)은 메모리셀(20a, 20b)의 "1"과 "0"의 중간레벨을 기억하게 되는데, 이는 억세스 기간의 종료후에 적당한 시간에서 이루어지게 되는 바, 즉 더미셀의 기입레벨이 1/2Vcc 레벨인 경우에는 데미셀의 캐패시터를 메모리셀의 캐패시터와 동일하게 해주고, 더미셀의 기입용으로 부가해준 FET를 생략하게 되며, 각 비트선의 프리차아지가 끝나고 나서 더미워드선(DWL)을 닫도록 하여도 좋고, 또는 각 비트선의 프리차아지레벨이 정밀도가 높은 1/2Vcc 레벨인 경우에는 더미셀을 생략할 수도 있다.

이와 같이 구성된 본 발명의 제 3 실시예에서 BICMOS형 차동증폭회로(56)를 갖는 감지증폭기회로를 이용하게 되면, 셀캐패시터(Cs)가 십수 fF까지 미소화되는 서브미크론의 셀을 갖는 미세화 dRAM에서도 충분히 고속으로 메모리셀데이터의 독출과 재저장을 양호하게 실행할 수 있게 된다.왜냐하면, 셀캐패시터(Cs)가 극단적으로 감소하여 셀데이터저압이 감소하게 되더라도 BICMOS형 차동증폭회로(56)와 2단의 CMOS형 플립플롭회로(50, 54)를 포함하는 감지증폭기회로부에 의해 효과적으로 증폭될 수 있기 때문이다.

상기 회로구성에 의하면, CMOS형 플립플롭회로 그 자체의 증폭능력은 종래와 다를 바 없으나 비트선의 데이터를 효과적으로 재저장할 수 있게 되는데, 이는 제 2 의 CMOS형 플립플롭회로(54)의 입력신호가 차동증폭회로(56)에 의해 고속으로 증폭됨과 더불어 전송게이트 FET(Q54, Q56)를 매개하여 공급되는 데이터 신호이기 때문이다.

이 경우, 비트선데이터의 전위차가 4메가비트 또는 그 이상의 고집적도의 dRAM에서 상기 셀의 미세화를 위해 예컨대 50㎷정도까지 낮아진 경우에도 상기와 같이 2단증폭에 의해 원하는 정도까지 전위차를 단시간에 증폭할 수 있게 되고, 이 결과 데이터의 재저장동작의 속도를 대폭 향상시킬 수 있게 된다. 또, 본 발명에 의하면, 갈은 정도의 비트선전위차를 얻기 위해 종래에 예컨대 최저 30fF가 필요한 셀캐패시터를 일거에 절반으로 만들어 줄 수가 있게 됨에 따라 고신뢰성을 갖는 초고집적도의 dRAM을 얻을 수가 있게 된다.

제 6 도는 본 발명의 제 4 실시예인 dRAM을 나타내는 것으로, 이 실시예에 의하면 감지증폭기회로부에 포함되는 차동증폭회로가 각 비트선쌍마다 설치되어 있다. 이 제 6 도에 있어서 상기 제 3 도에 표시된 동일한 부분에는 동일한 참조부호를 부여하면서 그에 대한 상세한 설명은 생략한다.

먼저, CMOS형 전류미러회로(200)와 BICMOS형 차동증폭회로(20)가 각 비트선쌍(BL, BL' BL2, BL2')마다 설치되어져 있는데, 이 전류미러회로(200)는 상기 제 3 도의 실시예와 마찬가지로 차동증폭회로(202)의 임피던스변환소자로서의 기능을 하게 되고, 제 1 의 비트선쌍(BL1, BL1')에서 전류미러회로(200a)는 MOSFET(Q30, Q32)의 공통접속 소오스전극이 MOSFET(Q84)에 접속되어 있고, 이 MOSFET(Q30, Q32)의 드레인전극인 신호선(204, 206)을 매개호 BICMOS형 차동증폭회로(202)에 포함되는 바이폴라트랜지스터(T14, T16)의 베이스에 각각 접속되어져 있기 때문에 CMOS 전류미러회로(200)의 출력이 차동증폭회로(202)에 입력되게 된다.

여기서, BICMOS형 차동증폭회로(202)는 제 2 의 CMOS형 플립플롭회로(54)와 1쌍의 신호출력선(OL1, OL2)과의 사이에 설치되어져 있고, 바이폴라트랜지스터(T14, T16)의 컬렉터는 MOSFET(Q92, Q94)에 접속되며, 또 상기 제 3 도에 표시된 것과 마찬가지로 MOSFET(Q54, Q56)에 의해 구성되는 곳의 전송게이트부를 거쳐 CMOS형 플립플롭회로(54a)에 접속되고, 바이폴라트랜지스터(T14, T16)의 에미터는 상호 공통으로 접속되어 MOSFET(Q96)에 접속되어, MOSFET(Q100)는 바이폴라트랜지스터(T14)의 컬렉터와 신호출력선(OL1)과의 사이에 직렬접속되고, 또 MOSFET(Q102)는 바이폴라트랜지스터(T16)의 컬렉터와 신호출력선(OL2)과의 사이에 직렬접속되어져 있다.

따라서, 차동증폭회로(202a)의 바이폴라트랜지스터(T14, T16)가 전류미러회로(200a)에서의 전압신호를 베이스입력신호로 하게 되고, 또 그 바이폴라트랜지스터(T14, T16) 자신의 출력전압신호를 제 2 의 CMOS형 플립플롭회로(54a)에 귀환시켜 주게됨과 더불어 신호출력선(OL1, OL2)에 공급하게 되는데, 여기서 FET(Q100, Q102)의 게이트는 상호 접속되어 컬럼선택선(208)에 접속되어 있다.

이에 대해, 다른 비트선쌍(BL2, BL2' ; 도시되지 않은 나머지 비트선쌍의 각각)에 설치된 CMOS형 플립플롭회로(54)와 차동증폭회로(202)를 포함하는 감지증폭기회로부의 구성도 상기와 동일하게 구성되고, 이 제 6 도에서는 비트선쌍(BL2, BL2')에 설치되는 회로가 블럭으로 간단히 표시되며, 대응되는 참조부호에 첨자 "b"(예컨대 200b)를 부여해주고, 또 대응하는 신호선에는 대쉬 "'"가 붙여져 있다.

이와 같이 구성된 감지증폭기회로부를 갖는 dRAM의 데이터독출/재저장동작은, 모든 비트선쌍(BL, BL')의 재저장동작이 동시에 행해지는 점을 제외하고는 기본적으로 상기 제 3 의 dRAM과 동일하게 이루어지게 되고, 차동증폭회로(202)가 각 비트선쌍에 각각 전용으로 설치되어져 있으므로 dRAM의 집적도가 약간 떨어지기는 하지만 비트선쌍에 나타나는 셀데이트는 보다 효과적으로 증폭될 수 있게 되므로, dRAM의 셀데이터독출과 재저장의 성능을 보다 개선시켜 줄 수가 있게 된다.

또, 제 6 도에 도시된 실시예에는 전류미러회로(200)와 BICMOS형 차동증폭회로(202)의 활성화용 MOSFET는 각각 FET(Q84), (Q96) 1개씩이지만 제 3 도의 실시예와 같이 각각 병렬의 FET로 할 수 있게 되고, 이때 부가되는 FET는 컬럼어드레스에 따라 선택되는 비트선쌍에 대해 도통상태로 되게 된다.

제 7 도는 상기 제 6 도에 나타낸 실시예에 따른 dRAM의 동작타이밍도를 나타내는 것으로, 로우어드레스스토브(RAS)신호가 가해지면 활성화지정신호(øA)가 논리 "H"로 되어 각 비트선쌍(BL1, BL1', BL2, BL2')에 설치된 CMOS형 전류미러회로(200)와 BIMOS형 차동증폭회로(202)의 FET(Q84, Q96)의 게이트(84, 80)를 논리 "H"로 하게 된다.

다음, 컬럼어드레스스트로브(CAS)신호가 입력되면 컬럼선택신호(øYβ)가 논리 "H"로 되고, 메모리셀(20a)이 선택될 경우에는 BICMOS형 차동증폭회로(202a)와 신호출력선(OL1, OL2)을 접속시켜주는 전송게이트 FET(Q100, Q102)의 게이트(208)가 논리 "H"상태로 된다.

한편, 더미워드선(DWL)과 RAS 신호입력에 의해 선택된 워드선(WL)이 논리 "H"가 되고, 비트선쌍(BL, BL') 사이의 전위차가 BICMOS형 차동증폭회로(202)에 의해 고속으로 증폭되어 이 BICMOS형 차동증폭회로(202a)의 출력이 신호출력선(OL1, OL2)에 출력된다. 이와 더불어 게이트개로신호(øT)에 의해 단자(88, 90)가 논리 "H"상태로 되고, 제 2 의 CMOS형 플립플롭회로(54a, 54b)의 단자(92, 94)에 활성화신호(øSB,

)가 입력된다. 그리고, 각 제 2 의 CMOS형 플립플롭회로(54a, 54b)의 단자(96, 98)에 활성화신호(øSA,

)가 입력됨에 따라 더욱 재저장레벨에 이르도록 증폭된다.

이후, RAS와 CAS 신호가 논리상태 "H"레벨로 되고, 이후의 동작은 제 3 도에서 설명된 제 3 실시예와 마찬가지로 이루어지게 되므로 생략한다.

제 8 도는 본 발명의 변형예를 나타내는 것으로, 상기 제3 및 제 4 실시예에서는 독출된 데이트의 재저장용 플립플롭회로로서 제1 및 제 2 의 플립플롭회로를 각 비트선쌍에 대해 각각 설치해주고 있는 바, 이에 대해 제 8 도(a)에서는 상기 제 1 및 제 2 의 플립플롭회로를 절환에 의해 실현하도록 되어 있는 CMOS형 플립플롭회로를 나타낸다.

즉, P챈널 MOSFET(Q110, Q112)와 N챈널 MOSFET(Q114, Q116, Q118, Q120, Q122, Q124)가 구비되고, MOSFET(Q118, Q120)에는 이퀄라이저신호(øEQL)가 입력되며, MOSFET(Q122, Q124)에는 절환펄스(øR)가 입력된다.

따라서, 제 8 도 (b)의 파형도에 나타낸 바와 같이 제 3 도와 제 6 도의 BICMOS형 차동증폭회로(56, 202)의 출력을 전송케이트 FET(Q54, Q56)의 게이트에 각각 게이트개로신호(øT)의 논리상태 "H"레벨을 인가하여 △V2까지 증폭시킨 후 절환펄스(øR)의 "H"레벨을 MOSFET(Q122, Q124)의 각 게이트에 입력하여 재저장 레벨까지 증폭하도록 이용된다.

제 9 도와 제10도는 본 발명의 제 5 실시예를 나타내는 것으로, 제 9 도와 제10도에는 모두 1쌍의 비트선(BL, BL')과 그에 부수되는 CMOS형 플립플롭회로(50), MOS형 차동증폭회로(210) 및 BICMOS형 차동증폭회로(212)가 나타내어져 있고, 여기서 제3 및 제 4 실시예와 유사한 부분에 대해서는 설명을 생략하기로 한다.

MOS형 차동증폭회로(210)는 P챈널의 부하 MOSFET(Q130)와 이 MOSFET(Q130)와 전류통로를 형성하도록 직렬접속된 N챈널의 구동 MOSFET(Q132)를 갖게 되고, 또 하나의 P챈널 부하 MOSFET(Q134)와 이 MOSFET(Q134)와 전류통로를 형성하도록 직렬접속된 N챈널의 구동 MOSFET(Q136)를 갖게 되는데, 이 MOSFET(Q132, Q136)의 소오스는 각각 공통접속되어 활성화용 N챈널 MOSFET(Q138)를 매개하여 기준전위(Vss)에 접속되고, MOSFET(Q132)의 게이트는 비트선(BL)과 접속되는 한편, MOSFET(Q136)의 게이트는 비트선(BL')과 접속되게 된다.

상기 제 9 도에서는 MOSFET(Q130, Q134)의 게이트가 공통접속됨과 더불어 한쪽의 출력이 귀환되게 되어 있고, 제10도에서는 MOSFET(Q130, Q134)의 게이트가 공급접속되어 기준전위(Vss)에 접속되어 있다. 또, BICMOS형 차동증폭회로(212)는 바이폴라트랜지스터(T18, T20)와 MOSFET(Q140) 및 2개의 저항(R)으로 이루어져 있고, 이때 각 저항(R)은 P챈널 MOSFET로 각각 치환해줄 수 있게 된다.

다음에는 제 9 도와 제10도에 나타낸 각각의 dRAM회로에 대한 동작일례를 제11도에 도시된 파형도를 참조하여 설명한다.

로우어드레스스트로부(

)신호가 칩에 입력되면 활성화지정신호(øA)에 의해 MOS형 차동증폭회로(210)의 FET(Q138)의 게이트(214)와, 신호(øB)에 의해 BIMOS형 차동증폭회로(212)의 FET(Q140)의 게이트(80)가 논리상태 "H"로 되고, 다음에 컬럼어드레스스트로브(

)신호가 입력되면 신호(øY)에 의해 단자(208)가 논리상태 "H"레벨로 설정된다. 이후, 워드선(WL)과 더미워드선(DWL)이 "H"레벨로 되어 BICMOS형 차동증폭회로(212)에서 증폭된 데이터가 신호출력선(OL1, OL2)에 전송게이트 FET(Q100, Q102)를 매개하여 출력된다.

한편, 비트선(BL)에 독출된 데이터는 CMOS형 플립플롭(50)의 단자(98)에 활성화신호(øSA,

)를 인가해준 다음 워드선(WL)을 닫아 재저장되게끔 된다. 여기서 FET(Q73)는 이퀄라이즈용이다.

그리고, MOS형 차동증폭회로(210)와 BIMOS 차동증폭회로(212)를 접속하는 선(204, 206)의 도중에 전송-MOSFET를 1개씩 설치하여 컬럼어드레스로 소망의 비트선쌍과 BIMOS 차동증폭회로(212)를 접속할 수 있게 된다.

또, 제 9 도와 제10도에 근거하여 MOS형 차동증폭회로(210)를 다음의 4가지 형태로 분류하여 검토를 실행하였다. 즉,

형태 Ⅰ : 제 9 도의 전류미러회로에서 FET(Q138)의 게이트입력(øA)이 1.6V

형태 Ⅱ : 제 9 도의 전류미러회로에서 FET(Q138)의 게이트입력(øA)이 5.0V

형태 Ⅲ : 제 10 도의 MOS형 차동증폭회로에서 FET(Q138)의 게이트입력(øA)이 1.6V

형태 Ⅳ : 제 10 도의 MOS형 차동증폭회로에서 FET(Q138)의 게이트입력(øA)이 5.0V

또, P챈널 FET(Q130, Q134)의 임계치전압(VTH)은 각각 -0.8V, N챈널 FET(Q132, Q136, Q138)의 임계치전압(VTH)은 각각 +0.8V로 하였다.

따라서, 활성지정신호의 게이트입력(øA)이 1.6V인 형태 I, III에서는 FET(Q138)가 포화영역에서 동작하게 되고, 게이트입력(øA)이 5.0V의 형태 II, IV에서는 FET(Q138)가 선형영역에서 동작하게 된다.

여기서, 제12도는 상기 실시예에 따른 각각의 영역을 도시한 것으로서, FET(Q138)의 드레인-소오스사이의 전위차(Vds)에 대해 드레인전류(Id)가 단조롭게 증가되는 영역이 선형영역이고, 포화되는 영역이 포화영역이다. 이를 관계적으로 표시해 보면, Vds〈VGS-VTH일 때 선형영역, Vds〉VGS-VTH일 때 포화영역이 된다.

그리고, 프로세스(process)의 오차로서 β비가 변화하는 경우를 생각하여 제13도에 P챈널 FET(Q130, Q134)의 게이트폭의 오차에 대한 직류증폭도의 변화를 나타내었는 바, Wo는 게이트폭의 설계치, W는 그 게이트폭의 실제값을 나타내고, 비트선(BL, BL')사이의 전위차를 △VIN, BIMOS형 증폭회로의 출력에 대한 전위차를 △VOUT으로 하게 되면 상기 형태 I, II는 β비가 어긋나게 되어도 동작점의 변화가 최소한 30%정도의 오차에서도 거의 BIMOS 증폭회로의 증폭도가 변하지 않게 되지만, 형태 III, IV는 β비가 변화되면 동작점이 크게 변하게 되어 증폭도가 저하됨을 알 수 있다.

이 결과로부터 프로세스파라미터의 오차에 대해서는 출력이 부하 FET(Q130, Q134)의 게이트에 귀환되는 전류미러구성의 형태 I, II가 증폭도를 갖는다는 점에서 우수하다는 것을 알 수 있다.

제14도에는 비트선(BL, BL')의 중심위치(VM)가 변화된 경우, 직류증폭도의 변화가 나타내어져 있는데, 이 경우 FET(Q138)와 정전류원으로서 이용하는 형태 I, III이 우수하다는 것을 알 수 있고, 형태 II에서도 1/2Vcc에서 ±0.4V정도의 입력전위의 오차에 대해서는 증폭도의 변화가 10%정도이다. 또, 원한다면 1.6V의 발생회로를 필요로 하지 않는 형태 II에 의한 것을 이용할 수가 있고, 제13도에서 나타나는 결과로부터 활성화용 MOSFET(Q138)를 갖지 않는 전류미러형의 MOS형 차동증폭회로를 이용하는 것도 가능함을 알 수 있으며, 제 3 도 및 제 6 도의 실시예에서는 각 활성화용 FET(Q34, Q36, Q34', Q36', Q84)는 예컨대 형태 II의 상태로 이용할 수 있게 되지만, 형태 I, III, IV의 상태로 이용하는 것도 필요에 따라 가능하게 된다.

이 시뮬레이션(Simulation)에서는 BICMOS형 차동증폭회로(212)의 바이폴라트랜지스터(T18, T20)의 에미터크기를 2×5㎛², hFE를 85, 을 2KΩ, FET(Q140)의 임계치전압(VTH)을 0.8V, 그 게이트입력(øB)을 1.6V로 하였고, 또 V㏄=5V, 각 비트선의 프리차아지레벨을 1/2Ｖ㏄, 비트선(B, BL')의 전위차 △VIN=50mV로 하였다. 그렇지만 다른 태양이어도 좋다.

상기한 바와 같이 본 발명에 의하면, dRAM의 대용량화 및 그의 데이터독출동작 속도에서도 우수한 dRAM을 제공할 수 있게 된다.

Claims

다이나믹형 반도체기억장치에 있어서, 기판상에 상호 절연되어 교차되는 병렬 워드선과 병렬 비트선을 갖는 비트선쌍(BL, BL')가 포함되고, 전계제어형으로 된 유니폴라트랜지스터 및 캐패시터가 이용되어 구성되어져 상기 워드선과 비트선 사이의 교차부에 접속되는 메모리셀(10, 20) 및 전계제어형의 유니폴라트랜지스터와 전류제어형의 바이폴라트랜지스터의 2종류를 이용하여 구성되면서 상기 비트선쌍(BL, BL')에 접속되어 상기 메모리셀중에서 선택된 특정의 메모리셀에 저장된 데이터신호를 독출하는 데이터독출모드에서 상기 비트선쌍(BL, BL') 사이의 전위차를 검출하는 한편, 증폭하는 감지증폭기수단(14,16, 24,50, 52, 54, 56, 200, 202, 210, 212)으로 이루어지는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제 1 항에 있어서, 감지증폭수단은 바이폴라하는터(T1, T2 : T5, T6)에 의해 구성되는 구동부와 유니폴라트랜지스터에 의해 구성되는 부하부를 갖는 차동증폭회로(14,24)로 이루어진 것을 특징으로 하는 다이나믹형 반도체기억장치.
제 2 항에 있어서, 유니폴라트랜지스터는 금속절연물 반도체 전계효과형 트랜지스터(Metal Insulator Semiconductor Field Effect Transistor)를 포함하고 있는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제 3 항에 있어서, 메모리셀과 더미셀은 금속절연물 반도체 전계효과형 트랜지스터와 캐패시터를 갖는 전류구동형 메모리셀(10)을 구성하게 되고, 특정의 메모리셀로부터의 데이터신호는 비파괴적으로 독출되는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제 3 항에 있어서, 메모리셀과 더미셀은 금속절연물 반도체 전계효과형 트랜지스터와 캐패시터를 갖는 전류구동형 메모리셀(20)을 구성하게 되는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제 3 항에 있어서, 감지증폭수단은 바이폴라트랜지스터(T5, T6)에 접속되어 데이터독출모드에서 특정의 메모리셀로부터 독출되는 데이터신호에 대해 바이폴라트랜지스터의 임피던스를 조정하는 임피던스변환수단(Q19, Q20)을 포함하여 이루어진 것을 특징으로 하는 다이나믹형 반도체기억장치.
제 6 항에 있어서, 임피던스변환수단(Q19, Q20)은 바이폴라트랜지스터(T5, T6)의 베이스전극에 직렬로 접속되어 그 바이폴라트랜지스터(T5, T6)의 베이스전류를 조절하는 고임피던스소자인 것을 특징으로 하는 다이나믹형 반도체기억장치.
제 1 항에 있어서, 감지증폭기수단은 베이스전극과 컬렉터전극을 갖추고 구동부로서의 기능을 하게 되는 바이폴라트랜지스터 및 유니폴라트랜지스터에 의해 구성되는 BIMOS형 차동증폭회로(56, 102)와, 비트선과 상기 BIMOS형 차동증폭회로를 구성하는 바이폴라트랜지스터의 베이스전극에 접속되어 데이터독출모드에서 특정의 메모리셀로부터 독출된 데이터신호에 대해 바이폴라트랜지스터의 임피던스를 조정하는 임피던스변환회로수단(52, 100)으로 이루어진 것을 특징으로 하는 다이나믹형 반도체기억장치.
제 8 항에 있어서, 임피던스변환회로수단은 유니폴라트랜지스터에 의해 구성되는 MOS형 차동증폭회로(52,100)로 구성되는 것을 특징으로 하는 다이나믹형 반도체기억장치.
다이나믹형 반도체기억장치에 있어서, 기판상에 설치된 복수쌍의 비트선(BL, BL')과, 이 비트선(BL, BL')과 절연되어 교차되는 워드선(WL), 전계제어형의 유니폴라트랜지스터와 캐패시터를 갖으면서 비트선(BL, L')과 워드선(WL) 사이의 교차점에서 설치되는 각각의 메모리셀(20a, 20b), 복수쌍의 비트선(BL, BL')에 접속되고 , 특정의 비트선쌍(BL, BL')에 설치되어 있는 곳의 선택된 메모리셀(20a)에 저장된 데이터신호를 독출하는 독출모드에서 상기 비트선쌍(BL, BL') 사이의 전위차를 검출하여 독출데이터신호를 생성하게 되는 특정의 비트선쌍에 접속되면서 상호 병렬로 접속되어 상기 전위차를 증폭하는 최소한 하나 이상의 MOS형 플립플롭회로(50,54)와, 비트선쌍에 접속되면서 MOS형 플립플롭회로에 병렬로 접속되는 MOS형 차동증폭회로(52, 200, 210) 및, 상기 MOS형 차등증폭회로수단과 상기 MOS형 플립플롭회로에 접속되어 바이폴라트랜지스터에 의해 구성되는 구동부와 부하부를 갖는 BIMOS형 차동증폭회로(56, 202, 212)등으로 구성되는 감지증폭기수단 및, 상기 감지증폭기수단에 접속되어 상기 BIMOS형 차동증폭회로의 출력신호를 받는 1쌍의 신호출력선(OL1, OL2)을 구비하여 이루어진 것을 특징으로 하는 다이나믹형 반도체기억장치.
제10항에 있어서, 바이폴라트랜지스터는 MOS형 차동증폭회로(52, 200, 210)에 접속되는 베이스전극과 플립플롭회로(54)와 1쌍의 신호출력선(OL1, OL2)에 접속되는 컬렉터전극을 갖는 제1 및 제 2 의 바이폴라트랜지스터(T10, T12 : T14, T16, T18, T20)이고, 상기 MOS형 차동증폭회로는 BIMOS형 차동증폭회로의 제1 및 제 2 의 바이폴라트랜지스터(T10, T12 : T14, T16, T18, T20)의 입력임피던스변환장치로서의 기능을 하게되어 있는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제11항에 있어서, 제1 및 제 2 의 바이폴라트랜지스터(T10, T12 : T14, T16, T18, T20)의 컬렉터전극과 CMOS형 플립플롭회로(54)의 사이에는 유니폴라트랜지스터에 의해 구성되어 직렬로 설치되는 전송회로(Q54, 56 ; Q54', Q56')가 추가로 구비되는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제12항에 있어서, BIMOS형 차동증폭회로(202)는 복수의 비트선쌍에 대해 각각 설치되는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제12항에 있어서, BIMOS형 차동증폭회로(56)는 특정의 비트선쌍과 그 비트선쌍에 인접되는 비트선쌍에 공통으로 설치되는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제12항에 있어서, BIMOS형 차동증폭회로(56, 202)의 출력이 CMOS형 플립플롭회로에 입력되는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제15항에 있어서, 플립플롭회로는 BIMOS형 차동증폭회로(56, 202)의 출력이 최초로 입력되는 제 2의 CMOS 플립플롭회로(54)와 입력된 신호를 더욱 증폭해주는 제 1의 CMOS 플립플롭회로(56)를 갖추고 있는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제10항에 있어서, MOS 차동증폭회로(52, 200, 210)는 그 1 쌍의 출력중에서 한쪽 출력이 게이트가 공통접속되어 부하부를 이루는 유니폴라트랜지스터에 귀환되는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제10항에 있어서, MOS 차동증폭회로(52, 200, 210)는 최소한 하나 이상의 활성화용 유니폴라트랜지스터를 구비하게 되고, 이 유니폴라트랜지스터 선형영역에서 동작하게 되는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제10항에 있어서, MOS형 차동증폭회로는 최소한 하나 이상의 활성화용 유니폴라트랜지스터를 구비하게 되고, 이 유니폴라트랜지스터는 포화영역에서 동작하게 되는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제10항에 있어서, MOS형 차동증폭회로는 게이트가 공통접접되어 기준전위가 공급되는 부하부의 유니폴라트랜지스터와 활성화용 유니폴라트랜지스터를 갖추고, 이 활성화용 유니폴라트랜지스터는 선형영역에서 동작되도록 구성되는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제10항에 있어서, BIMOS형 차동증폭회로(56, 202)는 최소한 하나 이상의 활성화용 유니폴라트랜지스터를 구비하게 되고, 로우어드레스스트로브신호에 의해 활성화되게 되어 있는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제21항에 있어서, 활성화는 예비활성화인 것을 특징으로 하는 다이나믹형 반도체기억장치.
제10항에 있어서, MOS 차동증폭회로는 최소한 하나 이상의 활성화용 유니폴라트랜지스터를 갖추고서 로우어드레스스트로브신호에 의해 활성화되게 되어 있는 것을 특징으로 하는 다이나믹형 반도체기억장치.
제23항에 있어서, 활성화는 예비활성화인 것을 특징으로 하는 다이나믹형 반도체기억장치.