DE3710536A1 - Dynamischer halbleiterspeicher mit einem abfrageverstaerker des bimos-aufbaus - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Halbleiterspeicher und betrifft insbesondere einen dynamischen Speicher mit wahlfreiem Zugriff unter Verwendung von Metalloxid-Halbleiter- Feldeffekt-Transistoren (MOSFETs).

In den letzten Jahren wurden dynamische Speicher mit wahlfreiem Zugriff (im folgenden als "dRAMs" bezeichnet) so verbessert, daß sie eine größere Speicherkapazität aufweisen und mit einer höheren Geschwindigkeit arbeiten. Um die Speicherkapazität herzustellen, ist eine Mikrofabrikationstechnik erforderlich, um die Speicherzellen so klein wie möglich zu machen. Jetzt werden dRAMs entwickelt, in denen die als Speicherzellen verwendeten Transistoren eine Größe im Bereich unterhalb eines µ aufweisen, und die daher eine äußerst hohe Integrationsdichte haben. Jeder dieser dRAMs umfaßt einen Abfrageverstärker, um die Niveaudifferenz zwischen dem aus einer Speicherzelle ausgelesenen Signal und dem aus einer Blindzelle ausgelesenen Signal zu erfassen. Der Abfrageverstärker besteht ebenfalls aus MOSFETs mit einer Größe im Bereich unterhalb eines µ. Insbesondere haben diese mikrohergestellten MOSFETs eine Gatelänge von 0,5 µ oder weniger. Je kleiner die Gatelänge ist, umso intensiver ist das innere elektrische Feld eines MOSFET. Daher muß die Vorspannungsspannung für den MOSFET abgesenkt werden, um den MOSFET ausreichend zuverlässig zu machen. Dies beruht darauf, daß, wenn das innere elektrische Feld des MOSFET intensiv wird, um die Quellen drain -Widerstandsspannung zu überwinden, die für einen Transistor aus einem besonderen Material spezifisch ist, die Wahrscheinlichkeit einer Fehlfunktion oder die Möglichkeit einer Störung sehr ansteigt. Wenn jedoch die Vorspannungsspannung abgesenkt wird, wird die Schaltgeschwindigkeit des MOSFET proportional vermindert, so daß die Datenauslesegeschwindigkeit des dRAM abnimmt. Es ist daher schwierig, einen dRAM mit großer Kapazität und hoher Geschwindigkeit zu schaffen, wenn die Größe der Speicherzellen einfach bis zu einem Bereich unterhalb eines µ vermindert wird.

Um einen dRAM mit hoher Arbeitsgeschwindigkeit herzustellen, können bipolare Transistoren als Speicherzellen verwendet werden. Bipolare Transistoren haben aufgrund ihrer Natur eine große Stromtreibefähigkeit. Ein dRAM, dessen Speicherzellen bipolare Transistoren verwenden, soll erwartungsgemäß mit einer hohen Geschwindigkeit arbeiten. Es ist jedoch bekannt, daß bipolare Transistoren kaum im Bereich unter einem µ hergestellt werden können, und kaum dazu dienen, einen Speicher mit einer großen Speicherkapazität zu schaffen. Entsprechend ist es schwierig, eine große Speicherkapazität und einen solchen Hochgeschwindigkeits-dRAM zu schaffen, wenn bipolare Transistoren als Speicherzellen verwendet werden.

Es ist daher Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher der eingangs genannten Art zu schaffen, der eine hohe Integrationsdichte aufweist und der mit einer hohen Geschwindigkeit arbeiten kann.

Diese Aufgabe wird durch die in Anspruch 1 gekennzeichnete Erfindung gelöst.

Die vorliegende Erfindung betrifft einen spezifischen Halbleiterspeicher, der parallel auf einem Substrat ausgebildete Wortleitungen und parallele auf dem Substrat ausgebildete Bitleitungen umfaßt. Die Bitleitungen kreuzen die Wortleitungen und sind davon elektrisch isoliert. Die Bitleitungen umfassen ein Paar Bitleitungen, bestehend aus einer ersten Bitleitung und einer zweiten Bitleitung. Der Speicher hat Speicherzellen, die elektrisch mit den Kreuzungspunkten der Wortleitungen und der Bitleitungen verbunden sind. Die Zellen sind feldeffektunipolare Transistoren.

In dem Halbleiterspeicher ist ein Abfrageverstärkerabschnitt mit dem Paar Bitleitungen verbunden. Dieser Abschnitt liest in der Datenausleseart ein Datensignal aus irgendeiner ausgewählten Speicherzelle. Insbesondere erfaßt der Abfrageverstärkerabschnitt die Potentialdifferenz zwischen der ersten und zweiten Bitleitung eines Paares Bitleitungen, mit dem die ausgewählte Speicherzelle verbunden ist, und verstärkt dann diese Differenz. Der Abfrageverstärkerabschnitt umfaßt einen Differentialverstärkerschaltkreis. Der Differentialverstärkerschaltkreis hat einen Treiberabschnitt mit bipolaren Transistoren oder Widerständen und einen Ladeabschnitt mit unipolaren Transistoren.

Ausführungsbeispiele der vorliegenden Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben.

Es zeigen:

Fig. 1 ein Schaltbild eines dynamischen RAM gemäß einer ersten Ausführungsform;

Fig. 2 ein Schaltbild eines dynamischen RAM gemäß einer zweiten Ausführungsform;

Fig. 3 ein Schaltbild eines weiteren dynamischen RAM gemäß einer dritten Ausführungsform;

Fig. 4A bis 4O und Fig. 5A bis 5C Wellenformen der durch die Hauptbauteile der in Fig. 3 gezeigten dynamischen RAM erzeugten elektrischen Signale;

Fig. 6 ein Schaltbild eines weiteren dynamischen RAM gemäß einer vierten Ausführungsform;

Fig. 7A bis 7J Wellenformen der durch die Hauptbauteile der in Fig. 6 gezeigten dynamischen RAM erzeugten elektrischen Signale;

Fig. 8 ein Schaltbild eines geänderten Flip-Flop-Schaltkreises, der in dem dynamischen RAM gemäß Fig. 6 verwendet wird;

Fig. 9A und 9B Wellenformen der in dem in Fig. 8 gezeigten Flip-Flop-Schaltkreis erzeugten elektrischen Signale;

Fig. 10 und 11 Schaltbilder zur Darstellung dynamischer RAMs gemäß anderer Ausführungsformen;

Fig. 12A bis 12G Wellenformen der durch die Hauptbauteile der in den Fig. 10 oder 11 gezeigten dynamischen RAMs erzeugten elektrischen Signale;

Fig. 13 ein Diagramm der Spannungs-Stromkennlinie eines in einem CMOS-Schaltkreisabschnitt verwendeten MOSFET, der als Puffer für einen BIMOS- Differentialverstärker der in den Fig. 10 und 11 gezeigten dynamischen RAMs dient;

Fig. 14 ein Diagramm zur Darstellung der Arbeitskennlinien eines Abfrageverstärkers in bezug auf die Abweichung der Gatebreite eines Ladetransistors in dem CMOS-Pufferschaltkreis der in den Fig. 10 und 11 gezeigten dynamischen RAMs; und

Fig. 15 ein Diagramm zur Darstellung der Arbeitskennlinien des Abfrageverstärkers in bezug auf die Änderung des mittleren Niveaus der Eingangsspannung des Ladetransistors in dem CMOS-Pufferschaltkreis der in den Fig. 10 und 11 dargestellten dynamischen RAMs.

In Fig. 1 ist eine Speicherzelle 10, eine Blindzelle 12, ein Abfrageverstärker 14 und Verstärkerabschnitt 16 eines dRAMs gemäß einer ersten Ausführungsform gezeigt. Das Substrat des dRAMs ist in Fig. 1 aus Gründen der Einfachheit nicht dargestellt. (Wäre das Substrat in der Figur dargestellt, würde es durch einen in gestrichelten Linien den gesamten in der Figur dargestellten Schaltkreis umgebenden Kasten dargestellt). Obwohl nur eine Speicherzelle 10 und eine Blindzelle 12 in Fig. 1 dargestellt sind, hat der dRAM eine Anzahl von auf dem Substrat ausgebildeten Speicherzellen, die in Reihen und Spalten angeordnet sind, und eine Anzahl für die entsprechenden Reihen der Speicherzellen vorgesehener Blindzellen, die mit den Bitleitungen verbunden sind, wie es dem Fachmann allgemein bekannt ist.

Die Speicherzelle 10 ist eine stromgetriebene Speicherzelle mit drei Metalloxid-Halbleiter-Feldeffekt-Transistoren oder MOSFETs Q 1, Q 2 und Q 3 und einem Kondensator C 1 der MOS-Art und stellt eine allgemein bekannte Zellenart dar. Die anderen Speicherzellen (nicht dargestellt), weisen den gleichen Aufbau auf. Die Blindzelle 12 und alle anderen Blindzellen (nicht dargestellt) weisen den gleichen Aufbau auf, und umfassen jeweils drei MOSFETs Q 4, Q 5, Q 6 und einen Kondensator C 2 der MOS-Art. Die Speicherzelle 10 ist mit der Bitleitung BL verbunden und die Blindzelle 12 ist mit der Bitleitung BL′ verbunden. Die Wortleitung BL kreuzt die Bitleitung BL. Die Blindwortleitung DWL kreuzt die Bitleitung Bl′ und ist davonelektrisch isoliert. Wenn die Bitleitung BL und die Wortleitung WL bestimmt sind, wird die Speicherzelle 10 ausgewählt, in der der Schalt-MOSFET Q 1 leitend gehalten wird. Gleichzeitig wird der Schalt-MOSFET Q 4 der Blindzelle 12, die der so ausgewählten Speicherzelle 10 entspricht, ebenfalls leitend gehalten. Es soll darauf hingewiesen werden, daß, obwohl dies nicht in Fig. 1 dargestellt ist, die in Reihe angeordneten Speicherzellen tatsächlich für die Bitleitung BL bzw. BL′ vorgesehen sind, und daß eine Blindzelle für die Bitleitung BL′ in bekannter Weise vorgesehen ist.

Die Bitleitung BL ist mittels des MOSFETs Q 7 mit der Signaleingangs-/ ausgangsleitung SL 1 verbunden, und die Bitleitung BL′ ist mittels des MOSFET Q 8 mit der Signaleingang-/ausgangsleitung SL 2 verbunden. Die MOSFETs Q 7 und Q 8 dienen als Übergangsgates und werden durch spaltenausgewählte Signale ein- oder ausgeschaltet. Die Signaleingangs-/ausgangsleitungen SL 1 und SL 2 sind mit dem Abfrageverstärker 14 verbunden. Der MOSFET Q 9, der als eine Ladung für die Speicherzelle 10 dient, und der MOSFET 10, der als eine Ladung für die Blindzelle 12 dient, sind mit dem Abfrageverstärker 14 verbunden. Der Abfrageverstärker 14 ist ein Differentialverstärker der "bipolaren-MOS"-Bauart, die als "BIMOS"-Bauart auf diesem technischen Gebiet bekannt ist, und umfaßt bipolare Transistoren und unipolare "MOS"-Transistoren. Insbesondere hat der Verstärker 14 als Treibertransistoren verwendete bipolare Transistoren T 1 und T 2 und als Ladetransistoren verwendete MOSFETs Q 11 und Q 12. Die bipolaren Transistoren T 1 und T 2 sind miteinander parallel verbunden. Ihre Emitter sind verbunden, um den MOSFET Q 13 zu aktivieren. Ihre Basen sind mit den Eingangs-/Ausgangsleitungen SL 1 bzw. SL 2 verbunden. Die MOSFETs Q 11 und Q 12 sind in Serie mit den bipolaren Transistoren T 1 bzw. T 2 verbunden, und ihre Gates sind miteinander verbunden.

Der Ausgangsverstärkerabschnitt 16 ist mittels der Signalausgangsleitungen OL 1 und OL 2 mit dem Abfrageverstärker 14 verbunden. Genauergesagt ist die Signalausgangsleitung OL 1 mit dem Knotenpunkt der Transistoren Q 11 und T 1 verbunden und die Signalausgangsleitung OL 2 ist mit dem Knotenpunkt der Transistoren Q 12 und T 2 verbunden. Der Ausgangsverstärker 16 hat ebenfalls einen "BIMOS"-Aufbau. Das heißt, der Ausgangsverstärker 16 hat als Treibertransistoren verwendete bipolare Transistoren T 3 und T 4 und als Ladetransistoren verwendete MOSFETs Q 14 und Q 15. Die bipolaren Transistoren T 3 und T 4 sind zueinander parallel verbunden. Wie in Fig. 1 dargestellt, sind ihre Emitter verbunden, um den MOSFET Q 16 zu aktivieren. Die Basen der bipolaren Transistoren T 3 und T 4 sind mit den Signalausgangsleitungen OL 1 bzw. OL 2 verbunden. Die Gates dieser Transistoren T 3 und T 4 sind miteinander verbunden. Statt der Ladetransistoren in den Differentialverstärkern 14 und 16 können Widerstände verwendet werden. Weiter ist in der oben beschriebenen Ausführungsform ein bekannter Vorladeschaltkreis (nicht dargestellt) vorgesehen, um die Bitleitungen bis zu einem vorbestimmten Potentialniveau vorzuladen.

Wenn die Wortleitung WL und die Blindwortleitung DWL, beide sind in Fig. 1 gezeigt, ausgewählt werden, werden das in der stromgetriebenen Speicherzelle 10 gespeicherte Datensignal und das in der stromgetriebenen Blindzelle 12 gespeicherte Datensignal zu den Bitleitungen BL bzw. BL′ übertragen. Wenn ein spaltenausgewähltes Signal unter dieser Bedingung den Übertragungsgates Q 7 und Q 8 zugeführt wird, werden beide Übertragungsgates Q 7 und Q 8 leitend gehalten. Das Datensignal wird von der Bitleitung BL zu der mit dem Abfrageverstärker 14 verbundenen Eingangs-/Ausgangsleitung SL 1 übertragen. Das Datensignal wird von der Blindbitleitung BL′ zu der mit dem Abfrageverstärker 14 verbundenen Signaleingangs-/-ausgangsleitung SL 2 übertragen. Der Abfrageverstärker 14 erfaßt die Niveaudifferenz zwischen diesen Eingangsdatensignalen und gibt ein Signal aus, das diese Differenz darstellt. Das Ausgangssignal des Abfrageverstärkers 14 wird dem Verstärkerabschnitt 16 über die Signalausgangsleitungen OL 1 und OL 2 zugeführt. Der Verstärker 16 verstärkt das Ausgangssignal des Abfrageverstärkers 14. Diese nicht-destruktive Datenlesearbeitsweise ist grundsätzlich die gleiche wie die in gewöhnlichen dRAMs durchgeführte Datenlesearbeitsweise.

Da der Abfrageverstärker 14 ein Differentialverstärker der BIMOS-Bauweise mit bipolaren Transistoren und MOSFETs ist, kann der Zugriff zu den dRAM der obigen Ausführungsform mit hoher Geschwindigkeit durchgeführt werden, wodurch praktisch nicht die Integrationsdichte des dRAMs vermindert wird, dessen Speicherzellen eine Größe im Bereich unterhalb eines µ haben. Genauergesagt kann, da die bipolaren Transistoren für die Treibereinheit des Abfrageverstärkers 14 verwendet werden, die Arbeitsweise der Erfassung der Differenz zwischen den Speicherzellendaten und den Blindzellendaten mit maximaler Geschwindigkeit bewirkt werden, die im wesentlichen der von statischen dRAMs entspricht. Auf diese Weise wird ein verbesserter dRAM geschaffen, der sowohl eine ausgezeichnete Integrationsdichte als auch einen ausgezeichneten Datenabfragebetrieb aufweist.

Es soll darauf hingewiesen werden, daß die Speicherzellen und die Blindzellen der ersten Ausführungsform stromgetriebene Zellen sind. Die Verwendung dieser stromgetriebenen Zellen ist insbesondere für den Abfrageverstärker 14 erwünscht, dessen Treiberabschnitt bipolare Transistoren T 1 und T 2 umfaßt. Würde der in dem dRAM verwendete Abfrageverstärker 14, der naturgemäß von der Spannungsleseart ist, nur aus bipolaren Transistoren bestehen, die stromgetriebene Schaltelemente sind, so wäre es schwierig, eine arbeitsmäßige Übereinstimmung zwischen dem Abfrageverstärker 14 und der Zellenmatrix sicherzustellen. Die Verwendung von stromgetriebenen Zellen ist daher von großer Bedeutung. Die Spaltenauswahl kann weiter funktionieren, um ein dynamisches Auslesen des Datenwertes aus einer gewünschten Speicherzelle durchzuführen, bevor die Datenspannung vollständig an der Bitleitung gesättigt ist, mit der die gewünschte Zelle verbunden ist. Dies kann dazu beitragen, die Datenlesegeschwindigkeit des dRAM zu steigern.

Fig. 2 zeigt einen anderen dRAM, oder eine zweite Ausführungsform. Dieser dRAM hat Speicherzellen der Ladeleseart (Ladespeicherart), und Blindzellen der Ladeleseart. Diese Ausführungsform unterscheidet sich von der ersten Ausführungsform darin, daß jede Zelle aus einem Kondensator und einem Transistor besteht. In Fig. 2 bezeichnen die gleichen Bezugszeichen und Symbole die gleichen Bauteile wie die in Fig. 1 dargestellten. Die Bauteile, die mit denen in Fig. 1 identisch sind, werden nicht im einzelnen beschrieben.

Wie in Fig. 2 dargestellt, ist die Speicherzelle 20 an dem Kreuzungspunkt der Wortleitung WL und der Bitleitung BL vorgesehen. Diese Speicherzelle 20 besteht aus einem Kondensator C 3 und einem MOSFET Q 17. Der Kondensator C 3 wird verwendet, um die dem Datenwert entsprechende Ladung zu akkumulieren und der MOSFET Q 17 dient als ein Schaltelement. Wenn die Wortleitung WL aktiviert wird, wird der MOSFET Q 17 leitend gehalten. Der Kondensator C 3 wird dadurch elektrisch mit der Bitleitung Bl verbunden. Am Kreuzungspunkt der Blindwortleitung DWL und der Blindbitleitung BL′ ist die Blindzelle 22 vorgesehen. Die Blindzelle 22 besteht ebenfalls aus einem Kondensator C 4 und dem MOSFET Q 18.

Der mit der Bitleitung BL und der Blindbitleitung BL′ verbundene Abfrageverstärker 24 hat einen Treiberabschnitt und einen Ladeabschnitt. Der Treiberabschnitt umfaßt bipolare Transistoren T 5 und T 6. Der Ladeabschnitt umfaßt MOSFETs Q 19 und Q 20, die mit den Basen der bipolaren Transistoren T 5 bzw. T 6 verbunden sind und als Hochimpedanzelemente funktionieren und zwei andere MOSFETS Q 21 und Q 22. Der Hochimpedanz-MOSFET Q 19 ist zwischen der Basis der bipolaren Transistors T 5 und der Blindbitleitung B 11′ verbunden, und der andere Hochimpedanz-MOSFET Q 20 ist zwischen der Basis des bipolaren Transistors T 6 und der Bitleitung BL verbunden. Die MOSFETs Q 19 und Q 20 steuern die Basisströme der bipolaren Transistoren T 5 und T 6, um Daten aus der Ladungslesebauartzelle 20 auszulesen. Sie können auf diese Weise verhindern, daß das Hochspannungsniveau des Datensignals abfällt. Der Abfrageverstärker 24 hat zwei weitere MOSFETs Q 23 und Q 24. MOSFET Q 23 ist zwischen dem Gleichstrompotential Vcc und dem Knotenpunkt der Quellen der MOSFETs Q 21 und Q 22 verbunden und dient als ein erster Aktivierungstransistor. Andererseits ist der MOSFET Q 24 zwischen dem Erdungspotential Vss und dem Knotenpunkt der Emitter der bipolaren Transistoren T 5 und T 6 verbunden und dient als ein zweiter Aktivierungstransistor.

Wie in Fig. 2 dargestellt, ist die Bitleitung BL mittels des MOSFET Q 7 mit der Signaleingangs-/-ausgangsleitung SL 1 verbunden und die Blindbitleitung BL′ ist mittels des MOSFET Q 8 mit der Signaleingangs-/-ausgangsleitung SL 2 verbunden. Die MOSFETs Q 7 und Q 8 dienen als Übertragungsgates. Beide Eingangs-/Ausgangsleitungen SL 1 und SL 2 sind mit dem Verstärkerabschnitt 26 verbunden. Die Bitleitungen BL und BL′ werden mittels eines Spaltenauswahlsignals angetrieben. Der Verstärkerabschnitt 26 ist ein Differentialverstärker der BIMOS-Bauweise. Genauer hat der Verstärkerabschnitt 26 einen Treiberabschnitt, bestehend aus bipolaren Transistoren T 7 und T 8 und einen Ladeabschnitt, bestehend aus MOSFETs Q 25 und Q 26. Die Basen der bipolaren Transistoren T 7 und T 8 sind mit den Signalausgangs-/-eingangsleitungen SL 1 bzw. SL 2 verbunden. Die MOSFETs Q 25 und Q 26 sind mit den Kollektoren der bipolaren Transistoren T 7 bzw. T 8 verbunden. Die Emitter der bipolaren Transistoren T 7 und T 8 sind miteinander verbunden und ihr Knotenpunkt ist mit dem Aktivierungs- MOSFET Q 27 verbunden.

Die zweite Ausführungsform kann im wesentlichen die gleichen Vorteile wie die erste Ausführungsform erreichen. Weiter arbeiten die MOSFETs Q 19 und Q 20, die Hochimpedanzelemente zur Steuerung der Basisströme der bipolaren Transistoren T 5 und T 6 darstellen, als Impedanzwandlerbauteile, die es für die bipolaren Transistoren T 5 und T 6 möglich machen, daß sie einen Treiberabschnitt des Abfrageverstärkers der BIMOS- Bauweise darstellen, ohne daß die Potentiale der Bitleitungen BL und BL′ von dem Hochspannungsniveau vermindert werden. Somit kann der von der Speicherzelle ausgelesene Datenwert mit hoher Geschwindigkeit vom Abfrageverstärker 24 zum Verstärkerabschnitt 26 übertragen werden. Die Basisströme der MOSFETs Q 19 und Q 20 können gut mittels der bipolaren Transistoren T 5 und T 6 gesteuert werden, so daß eine arbeitsmäßige Übereinstimmung zwischen dem Abfrageverstärker 24 mit den bipolaren Transistoren T 5 und T 6 (d. h. den stromgetriebenen Schaltelementen) und der Matrix der Zellen der Spannungsleseart sichergestellt ist. Somit kann in dem dRAM gemäß Fig. 2 der Abfrageverstärker 24 der BIMOS-Bauweise wirksam verwendet werden, obwohl die Speicherzelle 20 und die Blindzelle 22 von der Lade-Leseart sind.

Fig. 3 zeigt einen weiteren dRAM oder eine dritte Ausführungsart. Dieser dRAM hat Zellen der Lade-Leseart, von denen ein Datenwert destruktiv ausgelesen wird. Dieser dRAM ist so ausgelegt, daß der Datenwert destruktiv von ihm mit einer Geschwindigkeit ausgelesen werden kann, die höher als die des in Fig. 2 dargestellten dRAM ist, der einen Abfrageverstärker der BIMOS-Bauweise hat.

In Fig. 3 sind 2 Paare Bitleitungen dargestellt. Das erste Paar Bitleitungen besteht aus der Bitleitung BL 1 und der Bitleitung BL 1′, und das zweite Paar Bitleitungen besteht aus der Bitleitung BL 2 und der Bitleitung BL 2′. Es sind eine Wortleitung WL und eine Blindwortleitung DWL vorgesehen, die sich beide in rechten Winkeln zu den Bitleitungen BL 1, BL 1′, BL 2 und BL 2′ erstrecken. An dem Kreuzungspunkt der Bitleitung BL 1 und der Wortleitung WL ist eine Speicherzelle 20 a vorgesehen, und an dem Kreuzungspunkt der Bitleitung BL 2 und der Wortleitung WL ist eine Speicherzelle 20 b vorgesehen. Weiter ist an dem Kreuzungspunkt der Bitleitung BL 1′ und der Blindwortleitung DWL eine Blindzelle 22 a vorgesehen, und an dem Kreuzungspunkt der Bitleitung BL 2′ und der Blindwortleitung DWL ist eine Blindzelle 22 b vorgesehen. Jeder der Speicherzellen 20 a und 20 b besteht aus einem MOSFET und einem Kondensator, ähnlich der Zellen des in Fig. 2 dargestellten dRAMs. Die Blindzelle 22 umfaßt einen MOSFET Q 29, der eine Drain-Elektrode 48 hat, an der eine Einschreibspannung eines vorbestimmten Potentials anliegt. Die Spannung kann der Blindzelle 22 zugeführt werden, wenn logisch "H"-Niveauspannungen gleichzeitig an dem Drain 42 und dem Gate 44 des MOSFET Q 29 anliegen. Der MOSFET und der Kondensator jeder Zelle sind miteinander und mit der Bitleitung und der Wortleitung in der gleichen Weise wie bei üblichen dRAMs verbunden. In Fig. 3 werden keine Bezugszeichen oder Symbole verwendet, um den MOSFET oder Kondensator, die jede Zelle bilden, zu bezeichnen.

Die Speicherzelle 20 a (20 b) ist am Kreuzungspunkt der Wortleitung WL und einer Bitleitung BL 1 (BL 2) jedes Paares Bitleitungen vorgesehen. Die Blindzelle 22 a (22 b) ist an dem Kreuzungspunkt der Blindwortleitung DWL und der anderen Bitleitung BL 1′ (BL 2′) jedes Paares Bitleitungen vorgesehen. Obwohl nur eine Wortleitung WL in Fig. 3 aus Gründen der Einfachheit dargestellt ist, sind andere Wortleitungen vorgesehen, die Speicherzellen in der gleichen Weise wie oben beschrieben, aufweisen. Der dRAM hat zwei Blindwortleitungen, von denen die eine die in Fig. 3 dargestellte Leitung DWL ist, und die andere nicht dargestellt ist. Die andere Blindwortleitung hat Blindzellen (nicht dargestellt) in der gleichen Weise, wie oben beschrieben.

Ein mit jedem Paar Bitleitungen verbundener Abfrageverstärker umfaßt einen ersten Flip-Flop-Schaltkreis 50, bestehend aus CMOSFETs (im folgenden als "erster CMOS-Flip- Flop-Schaltkreis" bezeichnet), einen Stromspiegel-Schaltkreis 52 aus CMOSFETs (im folgenden als "CMOS-Stromspiegel- Schaltkreis" bezeichnet), einen zweiten CMOS-Flip-Flop- Schaltkreis 54 und einen Differentialverstärkerschaltkreis 56 einer "Bipolar-CMOS-Bauweise", der als "BIMOS"-Bauweise bekannt ist. Der BIMOS-Differentialverstärkerschaltkreis 56 wird gemeinsam für die zwei benachbarten Bitleitungspaare (BL 1, BL 1′, BL 2, BL 2′) verwendet. Es soll darauf hingewiesen werden, daß der Zusatz "a" später für die Schaltkreisbauteile 50, 52 und 54 verwendet wird, die in dem ersten Paar Bitleitungen BL 1 und BL 1′ vorgesehen sind, und daß der Zusatz "b" im folgenden für die entsprechenden Schaltkreisbauteile 50, 52 und 54 in dem zweiten Paar Bitleitungen BL 2 und BL 2′ verwendet wird. Wenn es nicht notwendig ist, zwischen dem ersten und zweiten Paar Bitleitungen zu unterscheiden, werden die Zusätze weggelassen. Der gemeinsame BIMOS-Differentialverstärker 56 ist mit einem Paar Signalausgangsleitungen OL 1 und OL 2 verbunden. Ein Zwischenspeicherschaltkreis 58 ist ebenfalls mit diesen Signalausgangsleitungen OL 1 und OL 2 verbunden, um das Datenpotential an den Leitungen OL 1 und OL 2 zu halten und zwischenzuspeichern.

Der erste Flip-Flop-Schaltkreis 50 a hat vier MOSFETs und dient zur Verstärkung der Potentialdifferenz zwischen den Bitleitungen BL 1 und BL 1′. Der CMOS-Stromspiegel-Schaltkreis 52 a besteht aus sechs MOSFETs, d. h. zwei MOSFETs Q 30 und Q 32, die an den Gates mit den Bitleitungen BL 1 bzw. BL 1′ verbunden sind, zwei Aktivierungs-MOSFETs Q 34 und Q 36, die parallel zueinander geschaltet und mit dem Knotenpunkt der MOSFETs Q 30 und Q 32 verbunden sind, und zwei p-Kanal- MOSFETs Q 38 und Q 40, an denen eine Gleichstromversorgungsspannung Vcc anliegt, wie dies in Fig. 3 dargestellt ist. Der Schaltkreisaufbau des CMOS-Stromspiegel-Schaltkreises 52 b in dem anderen Paar Bitleitungen (BL 2 und BL 2′) ist der gleiche wie der des CMOS-Stromspiegel-Schaltkreises 52 a, so daß die Strichzeichen (′) für die entsprechenden Transistoren verwendet werden, und die ins einzelne gehende Beschreibung hierfür entbehrlich ist.

Der zweite CMOS-Flip-Flop-Schaltkreis 54 a umfaßt eine Reihenschaltung von MOSFETs Q 42 und Q 44 und eine Reihenschaltung von MOSFETs Q 46 und Q 48. Diese zwei Reihenschaltungen der MOSFETs sind parallel zueinander geschaltet. Die Gates der MOSFETs Q 42 und Q 44 sind mittels der Signalleitung 60 verbunden, und die Gates der MOSFETs Q 46 und Q 48 sind mittels der Signalleitung 62 verbunden. Der zweite CMOS-Flip- Flop-Schaltkreis 54 a umfaßt weiter zwei MOSFETs Q 50 und Q 52. MOSFET Q 50 ist zwischen der Leitung 60 und dem Knotenpunkt MOSFET Q 42 und Q 44 verbunden, der wiederum mit der Bitleitung BL 1 verbunden ist. MOSFET Q 52 ist zwischen der Leitung 62 und dem Knotenpunkt der MOSFETs Q 46 und Q 48 verbunden, der mit der Bitleitung BL 1′ verbunden ist. Die Gates der MOSFETs Q 50 und Q 52 sind miteinander verbunden. Signalleitungen 60 und 62 sind mit dem Differentialverstärkerschaltkreis 56 mittels MOSFETs Q 54 bzw. Q 56 verbunden. Die MOSFETs Q 54 und Q 56 dienen als Übertragungsgates. Ihre Gates sind miteinander verbunden. Der Schaltungsaufbau des CMOS-Flip-Flop-Schaltkreises 54 b in dem anderen Paar Bitleitungen BL 2 und BL 2′ ist dem des CMOS-Flip-Flop- Schaltkreises 54 a ähnlich, so daß Strichzeichen verwendet werden und die ins einzelne gehende Beschreibung entbehrlich ist.

Wie ausgeführt, ist der Differentialverstärkerschaltkreis gemeinsam mit den zwei Paaren Bitleitungen (BL 1, BL 1′; BL 2, BL 2′) verbunden. Daher sind die Signalleitungen 60 und 60′ mit einem Ausgangsanschluß des Schaltkreises 56 verbunden, und die Signalleitungen 62 und 62′ sind mit dem anderen Ausgangsanschluß des Schaltkreises 56 verbunden. Es kann somit unterstellt werden, daß zwei Stufen der Flip-Flop- Schaltkreise 50 und 54 in jedem Bitleitungspaar vorgesehen sind, um ein Wiederspeichern der Speicherzellendaten sicherzustellen.

Der BICMOS-Differentialverstärker 56 der BIMOS-Bauweise umfaßt eine Serienschaltung von MOSFET Q 58 und dem bipolaren Transistor T 10 und eine Serienschaltung des MOSFET Q 60 und des bipolaren Transistors T 12. Die Emitter der bipolaren Transistoren T 10 und T 12 sind miteinander verbunden, und bilden somit einen Knotenpunkt. Dieser Knotenpunkt ist mit den parallelgeschalteten MOSFETs Q 62 und Q 64 verbunden. Die Basis des bipolaren Transistors T 10 ist mittels der Signalleitung 64 mit dem CMOS-Stromspiegel -Schaltkreis 52 a und 52 b verbunden. Die Basis des bipolaren Transistors T 12 ist mittels der Signalleitung 66 mit den CMOS- Stromspiegel- Schaltkreisen 52 a und 52 b verbunden. Somit werden die Ausgangssignale der Stromspiegel-Schaltkreise 52 a und 52 b der Basis des bipolaren Transistors T 10 und ebenfalls der Basis des bipolaren Transistors T 12 zugeführt. Der Kollektor des bipolaren Transistors T 10 ist mit der Signalleitung 60 des Flip-Flop-Schaltkreises 54 a und ebenfalls mit der Signalleitung 60′ des Flip-Flop-Schaltkreises 54 b verbunden und wird zur Signalleitung 68 geführt. Die Signalleitung 68 ist mittels des MOSFETs Q 66 mit der Signalausgangsleitung OL 1 verbunden. Der Kollektor des bipolaren Transistors T 12 ist mit der Signalleitung 62 des Flip-Flop-Schaltkreises 54 a und ebenfalls mit der Signalleitung 62′ des Flip-Flop-Schaltkreises 54 b verbunden, und wird zu der Signalleitung 70 geführt. Die Signalleitung 70 ist mittels des MOSFETs Q 68 mit der Signalausgangsleitung OL 2 verbunden. Die Gates der MOSFETs Q 66 und Q 68 sind mit der Spaltenauswählleitung 72 verbunden. Die Signalausgangsleitungen OL 1 und OL 2 sind mit einem Ausgabeschaltkreis (nicht dargestellt) bekannter Art verbunden.

Die Ausgangssignale des CMOS-Strom-Spiegel-Schaltkreises 52 a sind mit den Leitungen 64 und 66 über MOSFETs Q 70 und Q 72 verbunden, die als Übertragungsgates dienen. Die Ausgangsanschlüsse des CMOS-Stromspiegel -Schaltkreises 52 b sind ebenfalls mit den Leitungen 64 und 66 über Übertragungsgates der MOSFETs Q 70′ bzw. Q 72′ verbunden. Die Übertragungsgates- MOSFETs Q 73, Q 75 und Q 75′ sind zwischen den Leitungen 64 und 66 vorgesehen.

Zwischen Bitleitungen BL 1 und BL 1′ (BL 2 und BL 2′) ist der Vorladeschaltkreis 74 a (74 b) verbunden. Der Vorladeschaltkreis 74 a besteht aus drei MOSFETs Q 74, Q 76 und Q 78, deren Gates mit der Steuerleitung 76 verbunden sind, die allen Vorladeschaltkreisen, einschließlich der dargestellten Schaltkreise 74 a und 74 gemeinsam ist. Die MOSFETs Q 74 und Q 76 sind mit der gemeinsamen Vorladeleitung 78 verbunden, wie dies in Fig. 3 dargestellt ist. Diese Vorladeschaltkreise 74 dienen zur Vorladung der entsprechenden Bitleitungen, nachdem Datensignale in den Speicherzellen 20 wiedergespeichert wurden, so daß das Spannungspotential in jeder Leitung auf ein vorbestimmtes Niveau eingestellt wird.

Der dRAM von Fig. 3, dessen Abfrageverstärkerabschnitt einen BICMOS-Differentialverstärkerschaltkreis 56 umfaßt, dient zum Auslesen von Bit "0" aus der Speicherzelle 20 a, wie dies im folgenden unter Bezugnahme auf die Fig. 4A bis 4O und die Fig. 5A bis 5C beschrieben wird, die Wellenformen der verschiedenen Signale darstellen.

Im aktiven Zustand des dRAM fällt ein Reihenadressenstrobe- Signal auf ein logisches "L"-Niveau, wie dies in Fig. 4A gezeigt ist, und dann fällt ein Spaltenadressenstrobesignal auf ein logisches "L"-Niveau, wie dies in Fig. 4B dargestellt ist. Wie dies bekannt ist, wird eine Gruppe niedriger Adressensignale dem dRAM-Substrat synchron mit dem Reihenadressenstrobesignal eingegeben, während eine Spaltenadressensignalgruppe synchron mit dem Spaltenadressenstrobesignal eingegeben wird. Wenn das Reihenadressenstrobesignal auf ein logisches "L"-Niveau fällt, wird ein Aktivierungssignal Φ A (siehe Fig. 4C) dem BIMOS-Differentialverstärker 56 und den Stromspiegel-Schaltkreisen 52 a und 52 b zugeführt. Das Signal Φ A wird dem Gateanschluß 80 des FET Q 64 des Verstärkers 56 zugeführt. Das Signal Φ A wird den Gateanschlüssen 79 und 80 der FETs Q 34 und Q 34′ der Schaltkreise 52 a und 52 b zugeführt. Entsprechend werden, wenn das Spaltenadressenstrobesignal auf logisch "L"- Niveau nach dem Verstreichen einer vorbestimmten Zeitdauer aufgrund der Niveauänderung des Reihenadressenstrobe- abfällt, die Spaltenauswahlsignale Φ Y 1, Φ YA, Φ A α (dessen Signalwellenformen in den Fig. 4D, 4F bzw. 4G dargestellt sind) dem Stromspiegel-Schaltkreis 52 a und Verstärker 56 zugeführt. Genauer wird das Spaltenauswahlsignal Φ Y 1 dem Gateanschluß 81 des FET Q 36 des Schaltkreises 52 a zugeführt. Das Spaltenauswahlsignal Φ YA wird dem Gateanschluß 82 des FET Q 64 des Verstärkers 56 zugeführt. Das Spaltenauswahlsignal Φ Y α wird über die Signalleitung 72 den Gates der FETs Q 66 und Q 68 des Differentialverstärkers 56 eingegeben. Das Spaltenauswahlsignal Φ Y 1 wird ebenfalls den Gates 110 und 112 der FETs Q 70 und Q 72 zugeführt.

Die FETs Q 34, Q 34′ und Q 62 sind so hergestellt, daß sie eine kleinere Größe als die entsprechenden FETs Q 36, Q 36′ und Q 34 aufweisen, wodurch der Energieverbrauch des dRAM vermindert wird. In Abhängigkeit der Eingabe des Reihenadressenstrobe steigt das Aktivierungssignal Φ A (siehe Fig. 4C) bis auf logisch "H"-Niveau, so daß ein kleiner Strom von einigen Milliamperes in den Stromspiegel-Schaltkreisen 52 a und 52 b und dem BIMOS-Differentialverstärker 56 fließt. Die im Verstärker 56 vorgesehenen Transistoren T 10 und T 12 können auf diese Weise durch den Stromfluß vorgeheizt werden, um sie für die Transistorarbeitsweise vorzubereiten. Aus diesem Grunde wird die Zutrittszeit t _RAC des dRAM nicht infolge der Signalverzögerung des Spaltenadressenstrobes verschlechtert, auch wenn das Spaltenadressenstrobesignal verzögert ist.

Darauf wird, wenn die Wortleitung WL und die Blindwortleitung DWL ausgewählt wird, und das Potential dieser Leitungen, wie in Fig. 4H, ansteigt, der in der Speicherzelle 20 a gespeicherte Datenwert zur Bitleitung BL 1 übertragen, und der in Blindzelle 20 b gespeicherte Datenwert zu der Bitleitung BL 1′ übertragen. Hierdurch ändern sich die Potentiale der Leitungen BL 1 und BL 1′ entsprechend dem logischen Niveau des von den Zellen 20 a und 20 b übertragenen Datenwerts. Da der dRAM eine Speicherkapazität von 4 Megabits oder mehr hat, sind die Kapazitäten Cs jeder Zelle so klein wie 15fF (femtfarads). Die Potentialdifferenz Δ V 1 zwischen den Bitleitungen BL 1 und BL 1′ ist äußerst gering, d. h. etwa 50 mV höchstens. (Siehe Fig. 5A, in der V _BL1 die Potentialänderung in der Bitleitung BL 1, V _BL1′ die Potentialänderung in der Bitleitung BL 1′, Vout die Potentialänderung in der Signalausgangsleitung OL 1 und Vout′ die Potentialänderung in der Signalausgangsleitung OL 2 ist). Diese kleine Potentialdifferenz wird durch den Differentialverstärkerschaltkreis 56 verstärkt. Die Potentialdifferenz (d. h. ein Datensignal) kann mit hoher Geschwindigkeit verstärkt werden, da der Treiberabschnitt des Schaltkreises aus bipolaren Transistoren besteht. Die Ausgangsspannung Δ V 2 (Fig. 5A) beträgt etwa 500 mV.

Während der Verstärkung der Potentialdifferenz Δ V 1, die mittels des Differentialverstärkerschaltkreises 56 der BIMOS-Bauweise durchgeführt wird, dient der mit den Eingangsanschlüssen des Schaltkreises 56 verbundene CMOS- Stromspiegelschaltkreis 52 a, genauer die Basen der bipolaren Transistoren T 10 und T 12 als ein Impedanzwandlerelement für den Differentialverstärkerschaltkreis 56.

Die verstärkte Ausgangsspannung des BICMOS-Differentialverstärkerschaltkreises 56 wird zu den Signalausgangsleitungen OL 1 und OL 2 über die Ausgangstransistoren Q 66 und Q 68 übertragen, die mittels des Spaltenwählsignals Φ Y α leitend gehalten werden. Andererseits wird die Ausgangsspannung dem zweiten CMOS-Flip-Flop-Schaltkreis 54 a über die MOSFETs Q 54 und Q 56 (d. h. die Übertragungsgates) eingegeben. Genauer heißt das, daß das Potential Φ T 1 (siehe Fig. 4I) am Gateanschluß 88, der den MOSFETs Q 54 und Q 56 gemeinsam ist, d. h. die Übertragungsgates für den Flip-Flop-Schaltkreis 54 a, auf logisch "H"-Niveau einige Zeit nach dem Potentialanstieg der ausgewählten Bitleitung BL 1 und der ausgewählten Blindbitleitung BL 1′ (siehe Fig. 4H), wie in Fig. 4I dargestellt, ansteigt. (Zu diesem Zeitpunkt verbleibt das Potential Φ T 2 (siehe Fig. 4L) am Gateanschluß 90, der den MOSFETs Q 54′ und Q 56′ gemeinsam ist, d. h. die Übertragungsgates für den CMOS-Flip-Flop-Schaltkreis 54 bei logisch "L"-Niveau, wie dies in Fig. 4J gezeigt ist). In Abhängigkeit von der Ausgangsspannung des Verstärkerschaltkreises 56 werden die MOSFETs Q 54 und Q 56 leitend. Die Ausgangsspannung wird daher zum zweiten CMOS-Flip-Flop- Schaltkreis 54 a über diese MOSFETs Q 54 und Q 56 zurückgeführt.

Eine am CMOS-Flip-Flop-Schaltkreis 54 a anliegende Eingangsspannung Δ V 2 ist somit so hoch wie 500 mV. Somit ändert sich das Potential Φ SB 1 an dem den MOSFETs Q 44 und Q 44 gemeinsamen Quellenanschluß 92, wie dies mittels ausgezogener Linie in Fig. 4J dargestellt ist, und das Potential Φ SB 1 an dem den MOSFETs Q 42 und Q 46 gemeinsamen Quellenanschluß 94 ändert sich, wie dies mittels gestrichelter Linie in Fig. 4J dargestellt ist. Das Potential an der Bitleitung BL 1 und das Potential an der Bitleitung BL 1′ kann somit schnell ansteigen, wenn der Flip-Flop-Schaltkreis 54 a aktiviert wird. Der CMOS-Flip-Flop-Schaltkreis 54 a kann somit die aus der Speicherzelle 20 a wiederspeichern, und zwar sowohl schnell als auch wirkungsvoll. Die oben erwähnte verstärkte Ausgangsspannung des BIMOS-Differentialverstärkers 56 kann nicht bis zu der Gleichstromenergieversorgungsspannung Vcc des dRAM angehoben werden. Somit ist es notwendig, um die Wiederspeicherung der aus der Speicherzelle 20 a ausgelesenen Daten sicherzustellen, den Flip-Flop-Schaltkreis 54 a abzuschalten, wenn die Potentialdifferenz V 2 (Fig. 5a) zwischen den Leitungen BL 1 und BL 1′ über etwa 2 V ansteigt, und den ersten CMOS-Flip-Flop-Schaltkreis 50 a zu bedienen, so daß die Potentialdifferenz Δ V 2 auf den Wert V 3 (Fig. 5A) ansteigt, die im wesentlichen der Gleichstromenergieversorgungsspannung Vcc gleich ist. Um den ersten CMOS-Flip- Flop-Schaltkreis 50 a in Betrieb zu halten, werden die Potentiale Φ SA 1 und Φ SA 1 an zwei den MOSFETs des Flip-Flop- Schaltkreises 50 a gemeinsamen Anschlüssen 96 und 98 geändert, wie dies in Fig. 4K gezeigt ist, in der die ausgezogene Linie das Potential Φ SA 1 und die gestrichelte Linie das Potential Φ SA 1 darstellt.

Der Betrieb des Auslesens der Daten aus den Zellen 20 a und 20 b, die mit den Bitleitungen BL 1 und BL 1′ verbunden sind, und das Wiederspeichern der Daten wird als "erster Zugriffszyklus" bezeichnet. Die Periode des ersten Zugriffszyklus ist "Ta 1", wie dies in Fig. 4A dargestellt ist. Der Betrieb des Wiederspeicherns der Daten der Speicherzelle 22 b, die mit dem zweiten Paar Bitleitungen (d. h. Leitungen BL 2 und BL 2′) verbunden ist, wird als "zweiter Zugriffszyklus" bezeichnet. Die Periode des zweiten Zugriffszyklus ist "Ta 2", wie dies in Fig. 4A gezeigt ist. Bevor der zweite Zugriffszyklus "Ta 2" beginnt, werden die Signale Φ Y 1, Φ YA, Φ Y α und Φ T 1 - alle im ersten Zugriffszyklus verwendet - auf logisch "L"-Niveau gesetzt, um eine Störung zwischen den Bitleitungen BL zu vermeiden, und um jeden damit verbundenen Schaltkreis zurückzustellen, wie dies in den Fig. 4D, 4F, 4G und 4I dargestellt ist. Sogar unter dieser Bedingung werden die Zellendaten an den Leitungen BL 1 und BL 1′ mittels des Zwischenspeicherschaltkreises 58 stabil gehalten.

Der so ausgelesene Zellendatenwert wird mittels eines bekannten Ausgabeschaltkreises (nicht dargestellt), der mit den Ausgangsleitungen OL 1 und OL 2 verbunden ist, als ein Datenausgangssignal Dout ausgegeben.

In der zweiten Zugriffsweise wird der CMOS-Stromspiegelschaltkreis 52 b, der mit dem zweiten Paar Bitleitungen verbunden ist, d. h. der Bitleitung BL 2 und der Bitleitung BL 2′, in Betrieb gehalten, da das dem Gate 86′ des MOSFET Q 36 zugeführte Signal Φ Y 2 ein logisches "H"-Niveau hat. Dann steigt das Potential am Anschluß 82 des BIMOS-Differentialverstärkerschaltkreises 56 auf logisch "H"-Niveau, wodurch der Schaltkreis 56 wieder in Betrieb gehalten wird. Die Potentialdifferenz zwischen den Leitungen BL 2 und BL 2′ kann mittels des BIMOS-Differentialverstärkers 56 verstärkt werden. Dann wird das Gate-Offen-Signal Φ T 2, das die in Fig. 4L gezeigte Wellenform aufweist, dem Übertragungsgateanschluß 90 zugeführt, der zwischen dem zweiten CMOS-Flip- Flop-Schaltkreis 54 b und dem Differenzverstärkerschaltkreis 56 vorgesehen ist. Das Signal Φ SB 2 mit der mittels ausgezogener Linie in Fig. 4M dargestellten Wellenform wird dem Anschluß 102 des zweiten CMOS-Flip-Flop-Schaltkreises 54 b zugeführt, wobei der Anschluß 102 dem Anschluß 92 des Flip-Flop-Schaltkreis 54 a entspricht. (Die gestrichelte Linie in Fig. 4M zeigt die Wellenform des Signals Φ SB 2, das dem Anschluß 104 des Flip-Flops 54 b zugeführt wird). Dann wird das Signal Φ SA 2 mit der mittels ausgezogener Linie in Fig. 4N dargestellten Wellenform dem Anschluß 106 des ersten Flip-Flop-Schaltkreises 50 b zugeführt, wobei der Anschluß 106 dem Anschluß 96 des Flip-Flop-Schaltkreises 50 a entspricht. (Die gestrichelte Linie in Fig. 4N zeigt die Wellenform des Signals Φ SA 2, das dem Eingang des Anschlusses 108 des Flip-Flop-Schaltkreises 50 b zugeführt wird). Hierdurch werden die Teile der Daten, die aus den Zellen 22 a und 22 b, die mit den Bitleitungen BL 2 bzw. BL 2′ verbunden sind, wiedergespeichert. Wenn es erforderlich ist, kann der so ausgelesene Datenwert der Speicherzelle 20 b von den Ausgangsleitungen OL 1 und OL 2 ausgegeben werden, indem das Signal Φ Y α auf logisch "H"-Niveau gestellt wird.

Der Zugriffsbetrieb des dRAM ist beendet, wenn der Reihenadressenstrobe und der Spaltenadressenstrobe aufeinanderfolgend auf logisch "L"-Niveau zum Vorladen fallen, wie dies in den Fig. 4A bzw. 4B gezeigt ist. Zu diesem Zeitpunkt fallen die Spannungspotentiale an der Wortleitung WL und der Blindwortleitung DWL auf logisch "L"-Niveau. Der dRAM ist somit in der Vorladeart eingestellt. In dieser Vorladeart wird das Rückstellsignal Φ EQL (dessen Signalwellenform in Fig. 4D gezeigt ist) vorzugsweise den Gateanschlüssen 118 und 119 des zweiten Flip-Flop-Schaltkreises 54 a, die gemeinsam miteinander verbunden sind, den Gateanschluß 120 des FET Q 73 und den Gateanschlüssen 121 und 122 der FETs Q 75 und Q 75′ zugeführt. Die Spannungsdifferenz zwischen den Bitleitungen BL 2 und BL 2′ wird in der zweiten Zugriffsweise aufeinanderfolgend verstärkt, wodurch man Spannungen Δ V 1, Δ V 2 und Δ V 3, wie in Fig. 5B gezeigt, erhält. In Fig. 5B stellen "V _BL2" und "V _BL2′" die Spannungspotentiale an den Bitleitungen BL 2 bzw. BL 2′ dar.

In der Vorladeweise werden die FETs Q 74, Q 76 und Q 78 des Vorladeschaltkreises 74 leitend gehalten, indem an der Steuerleitung 76 ein Steuersignal mit einem logischen "H"- Niveau anliegt. Wenn diese FETs leitend sind, liegt gleichzeitig an allen Bitleitungen BL und BL′ eine Vorladespannung eines vorbestimmten Potentials an. Das Potential der Vorladespannung beträgt die Hälfte (Vcc/2) der Gleichstromenergieversorgungsspannung Vcc des dRAM, beispielsweise. Die Kapazität jeder Blindzelle 22 ist die gleiche wie die der Speicherzelle 20.

Die Blindzellen 22 a und 22 b speichern in sich eine bestimmte Spannung, die ein mittleres Potentialniveau aufweist, das in dem Bereich zwischen logisch "H"-Niveau und logisch "L"-Niveau liegt. Die Spannungsspeicherung in den Blindzellen 22 wird in einer geeigneten Zeitdauer nach der Beendigung der Zugriffsperiode durchgeführt. Die Spannungsspeicherung in den Blindzellen 22 kann durch Schließen der Blindwortleitung DWL, nachdem der Vorladebetrieb in bezug auf jedes Paar Bitleitungen beendet ist, durchgeführt werden. In diesem Fall können die Einschreib-FETs Q 74 von dem Schaltkreisaufbau entfernt werden. Weiter können die Blindzellen 22 selbst fehlen, wenn eine bestimmte Schaltkreiseinrichtung (nicht dargestellt) in dem dRAM vorgesehen ist, um genau das Vorladeniveau (d. h. Vcc/2) zu halten.

Der dRAM mit dem BIMOS-Differentialverstärkerschaltkreis 56, d. h. die dritte Ausführungsform, kann sowohl das Datenauslesen als auch das Wiedereinspeichern der Daten bei einer ausreichend hohen Geschwindigkeit erreichen, sogar wenn seine Speicherzellen eine Größenordnung im Bereich unterhalb eines µ haben und haben somit eine Kapazität Cs so klein wie zehn und ungerade Femtofarades (fF). Dies beruht darauf, daß sogar wenn die Zellenkapazität Cs extrem abnimmt und dadurch die Zellendatenspannung abfällt, die Zellendatenspannung durch den Abfrageverstärkerabschnitt angehoben werden kann, der den BIMOS-Differentialverstärker 56 und zwei Flip-Flop- Schaltkreise 50 a (50 b) und 54 a (54 b) umfaßt.

Obwohl der erste CMOS-Flip-Flop-Schaltkreis 50 a (50 b) und der zweite CMOS-Flip-Flop-Schaltkreis 54 a (54 b) einen Verstärkerfaktor aufweisen, der dem von üblichen CMOS-Flip-Flop- Schaltkreisen gleicht, können sie wirksam die Daten an den Bitleitungen BL 1 und BL 1′ (oder den Leitungen BL 2 und BL 2′) wiederspeichern. Dies deshalb, weil das Eingangssignal des zweiten Flip-Flop-Schaltkreises 54 a (54 b) bereits durch den Differentialverstärkerschaltkreis 56 mit hoher Geschwindigkeit verstärkt wurde und über die MOSFETs Q 54 und Q 56, die als Übertragungsgates wirken, zugeführt wurde. Sogar wenn die Potentialdifferenz zwischen den Bitleitungen jedes Paares so klein wie 50 mV infolge der kleinen Wellengröße des 4-megabit- dRAMs ist, der eine hohe Integrationsdichte aufweist, kann diese Potentialdifferenz bis zu dem gewünschten Grad in einer kurzen Zeitdauer durch die zweistufige oben beschriebene Verstärkung ansteigen. Die Geschwindigkeit der Wiederspeicherung der Daten kann sehr stark gesteigert werden.

Weiter kann die Zellenkapazität Cs etwa die Hälfte des Wertes (z. B. 30 fF) betragen, die bei üblichen dRAMs erforderlich ist. Der in Fig. 3 dargestellte dRAM arbeitet somit zuverlässig und kann eine hohe Integrationsdichte aufweisen.

Bei diesem dRAM können weiter unter einer solchen Bedingung, bei der der Spaltenadressenstrobe auf logisch "L"-Niveau nach einer vorbestimmten Zeitdauer abfällt, ohne daß sich das Niveau des Zellenadressenstrobe ändert, die bipolaren Transistoren T 10 und T 12 des BIMOS-Differentialverstärkers 56 vorgewärmt oder voraktiviert werden, bevor der Spaltenadressenstrobe auf logisch "L"-Niveau fällt. Das heißt mit anderen Worten, diese bipolaren Transistoren T 10 und T 12 können vorher zur Zeit der Auswahl der Wortleitung WL des dRAM aktiviert werden, und sind darauf vollständig zur Zeit der Auswahl eines spezifischen Paares Bitleitungen (BL 1 und BL 1′, z. B.) aktiviert. Es ist somit möglich, die bipolaren Transistoren mit maximaler Geschwindigkeit zu aktivieren, wodurch die Datenzugriffsgeschwindigkeit des dRAM sehr verbessert wird.

Fig. 6 zeigt einen weiteren dRAM, d. h. eine vierte Ausführungsform. Dieser dRAM unterscheidet sich von dem in Fig. 3 darin, daß ein Differentialverstärkerschaltkreis mit jedem Paar Bitleitungen verbunden ist. In Fig. 6 bezeichnen gleiche Bezugszeichen und Symbole die gleichen Elemente wie in Fig. 3. Die gleichen Elemente werden nun im einzelnen beschrieben.

Wie in Fig. 6 gezeigt, sind der CMOS-Stromspiegel-Schaltkreis 200 und der BIMOS-Differentialverstärkerschaltkreis 202 für jedes Paar Bitleitungen BLi und BLi′ vorgesehen. In einem Paar Bitleitungen BL 1 und BL 1′ dient der Stromspiegelschaltkreis 200 a als ein Impedanzwandlerelement für den Differentialverstärkerschaltkreis 202 a. Im Stromspiegel- Schaltkreis 200 a sind die Quellen der MOSFETs Q 30 und Q 32 miteinander gemeinsam verbunden und dem MOSFET Q 84 verbunden. Der Drain des MOSFET Q 30 ist mittels der Signalleitung 204 mit der Basis des bipolaren Transistors T 14 verbunden, der im Differentialverstärkerschaltkreis 202 a vorgesehen ist. Der Drain des MOSFET Q 32 ist mittels der Signalleitung 206 mit der Basis des in dem Schaltkreis 202 a vorgesehenen bipolaren Transistors T 16 verbunden. Der Ausgang des CMOS-Stromspiegel-Schaltkreises 200 a wird dem BICMOS- Differentialverstärkerschaltkreis 202 a zugeführt.

Der BICMOS-Differentialverstärkerschaltkreis 202 a ist zwischen dem zweiten CMOS-Flip-Flop-Schaltkreis 54 a einerseits und den Signalausgangsleitungen OL 1 und OL 2 andererseits vorgesehen. Die Kollektoren der bipolaren Transistoren T 12 und T 16 sind mit den MOSFETs Q 92 bzw. Q 94 und mit dem Flip-Flop-Schaltkreis 54 a mittels der MOSFETs Q 54 bzw. Q 56 verbunden. Die MOSFETS Q 54 und Q 56 arbeiten als Übertragungsgates. Die Emitter der bipolaren Transistoren T 14 und T 16 sind miteinander verbunden und bilden somit einen Knotenpunkt. Dieser Knotenpunkt ist mit dem MOSFET Q 96 verbunden. Der Differentialverstärkerschaltkreis 202 a umfaßt die MOSFETs Q 100 und Q 102. Der MOSFET 100 ist in Serie zwischen dem Kollektor des bipolaren Transistors T 14 und der Signalausgangsleitung OL 1 geschaltet. MOSFET Q 102 ist in Serie zwischen dem Kollektor des bipolaren Transistors T 16 und der Signalausgangsleitung OL 2 geschaltet. Die bipolaren Transistoren T 14 und T 16 empfangen somit das Stromsignal von dem Stromspiegel-Schaltkreis 200 a als Basiseingangssignal, und liefern Ausgangssignale zum zweiten Flip-Flop-Schaltkreis 54 a und ebenfalls zu den Signalausgangsleitungen OL 1 bzw. OL 2. Die Gates der MOSFETs Q 100 und Q 102 sind miteinander verbunden und bilden somit einen Knotenpunkt. Dieser Knotenpunkt ist mit der Zeilenauswahlleitung 208 verbunden.

Der CMOS-Flip-Flop-Schaltkreis 54 b und der Differentialverstärkerschaltkreis 202 b sind mit jedem des anderen Paares Bitleitungen verbunden (nur ein anderes Paar Bitleitungen, d. h. die Bitleitung BL 2 und die Blindbitleitung BL 2′ sind in Fig. 6 dargestellt). Die Schaltkreise 54 b und 202 b sind im Schaltkreisaufbau den Schaltkreisen 54 a und 202 a gleich. Der CMOS-Flip-Flop-Schaltkreis 50 b und der CMOS-Stromspiegel- Schaltkreis 200 b sind ebenfalls mit dem Paar Bitleitungen verbunden, d. h. mit der Bitleitung BL 2 und der Blindbitleitung BL 2′, und sind im Aufbau den Schaltkreisen 50 a, 200 a und 202 a gleich. Daher sind die Schaltkreise 50 b, 200 b, 54 b und 202 b als Blöcke in Fig. 6 aus Einfachheitsgründen angedeutet.

Der dRAM von Fig. 6 arbeitet zum Auslesen und Wiederspeichern von Daten in der gleichen Weise wie der dRAM von Fig. 3, mit der Ausnahme, daß das Wiederspeichern gleichzeitig in bezug auf alle Paare Bitleitungen, die in dem dRAM-Chipsubstrat vorgesehen sind, durchgeführt wird. Da ein Differentialverstärkerschaltkreis jedes Paares Bitleitungen vorgesehen ist, ist die Integrationsdichte des dRAM niedriger als die des dRAM von Fig. 3. Trotzdem kann der Zellendatenwert an irgendeinem Paar Bitleitungen wirksamer als bei dem dRAM von Fig. 3 verstärkt werden. Mit anderen Worten heißt das, daß die vierte Ausführungsform (Fig. 6) gegenüber der dritten Ausführungsform (Fig. 3) in bezug auf die Datenlese-/Wiederspeicherfähigkeit vorteilhaft ist.

Die Arbeitsweise des dRAM von Fig. 6, der eine vierte Ausführungsform darstellt, sollen im folgenden unter Bezugnahme auf die Fig. 7A bis 7J beschrieben werden, die die Wellenformen der verschiedenen Signale zeigen. Wenn das Zeilenadressenstrobesignal , dessen Wellenform in Fig. 7A gezeigt ist, in dem dRAM-Chip eingegeben wird, steigt das Aktivierungssignal Φ A auf logisch "H"-Niveau, wie man in Fig. 7C sieht. Das Signal Φ A wird von dem CMOS-Stromspiegel- Schaltkreis 200, der für jedes Paar Bitleitungen BL 1 und BL 1′ vorgesehen ist, dem FET Q 84 und ebenfalls dem FET Q 96 des BICMOS-Differentialverstärkerschaltkreises 202 zugeführt, der für die Bitleitungen BL 1 und BL 1′ vorgesehen ist. Diese FETs Q 84 und Q 96 werden leitend gehalten, wodurch der CMOS-Stromspiegel-Schaltkreis 200 und der BICMOS- Differentialverstärkerschaltkreis 202 a aktiviert werden.

Darauf steigt, wenn das Spaltenadressenstrobesignal , dessen Wellenform in Fig. 7B gezeigt ist, in den dRAM-Chip eingegeben wird, das Spaltenauswahlsignal Φ YB auf logisch "H"-Niveau, wie dies in Fig. 7D dargestellt ist. Um die Speicherzelle 20 a auszuwählen, wird das Signal Φ YB dem Übertragungsgate FET Q 100, das zwischen der Ausgangsleitung OL 1 und dem BICMOS-Differentialverstärkerschaltkreis 202 a und ebenfalls dem Übertragungsgate FET Q 102, das zwischen der Ausgangsleitung OL 2 und dem Verstärkerschaltkreis 202 a geschaltet ist, zugeführt. Diese FETS Q 100 und Q 102 werden daher leitend gehalten. Wenn das Potential der Blindwortleitung DWL und das Potential der Wortleitung, die durch das Zeilenadressenstrobesignal ausgewählt wurde, auf logisch "H"-Niveau steigen, wird die Potentialdifferenz zwischen den Bitleitungen BL 1 und BL 1′ mit hoher Geschwindigkeit durch den BICMOS-Differentialverstärkerschaltkreis 202 a verstärkt. Das Ausgangssignal des Schaltkreises 202 a wird zu den Ausgangsleitungen OL 1 und OL 2 übertragen.

Während der Datenwert aus der Speicherzelle 20 a ausgelesen wird, steigt das den Gateanschlüssen 80 und 90 zugeführte Signal Φ T auf logisch "H"-Niveau, wie dies in Fig. 7F dargestellt ist. Die Aktivierungssignale Φ SB und Φ SB, deren Wellenformen durch die ausgezogene bzw. gestrichelte Linie in Fig. 7G dargestellt ist, werden den Anschlüssen 92 und 94 des zweiten für jedes Paar Bitleitungen BLi und BLi′ vorgesehenen CMOS-Flip-Flop-Schaltkreises 54 zugeführt. Wenn die Aktivierungssignale Φ SA und Φ SA, deren Wellenformen durch ausgezogene bzw. gestrichelte Linien in Fig. 7H dargestellt sind, den Anschlüssen 96 und 98 des ersten CMOS- Flip-Flop-Schaltkreises 50 zugeführt werden, wird das Ausgangssignal des zweiten CMOS-Flip-Flop-Schaltkreises 54 weiter durch den ersten CMOS-Flip-Flop-Schaltkreis 50 verstärkt. Daher steigt das Ausgangssignal des Schaltkreises 54 auf ein ausreichend hohes Niveau, das zum Wiederspeichern des Datenwertes erforderlich ist. Der dRAM arbeitet daraufhin im wesentlichen in der gleichen Weise wie die dritte, in Fig. 3 dargestellte Ausführungsform.

In der dritten und vierten Ausführungsform sind ein erster CMOS-Flip-Flop-Schaltkreis 50 und ein zweiter CMOS-Flip- Flop-Schaltkreis 54 für jedes Paar Bitleitungen BLi und BLi′ vorgesehen, um die aus irgendeiner Speicherzelle ausgelesenen Datenwerte wiederzuspeichern. Diese CMOS-Flip- Flop-Schaltkreise 50 und 54 können ebenfalls so verändert werden, daß sie wahlweise arbeiten. Fig. 8 zeigt einen so geänderten CMOS-Flip-Flop-Schaltkreis.

Der Flip-Flop-Schaltkreis von Fig. 8 besteht aus P-Kanal- MOSFETs Q 110 und Q 112 und N-Kanal-MOSFETs Q 114, Q 116, Q 118 Q 122 und Q 124. Das Ausgleichssignal Φ ELQ wird den Gates der FETs Q 118 und Q 120 zugeführt. Ein Schaltsteuersignal Φ R wird den Gates der FETs Q 122 und Q 124 zugeführt. Wenn das Potential des Übertragungsgatesteuersignals Φ T, das den gemeinsamen Gates der Übertragungs-FETs Q 54 und Q 56 zugeführt wird, auf logisch "H"-Niveau steigt, wie dies in Fig. 9 dargestellt ist, werden die beiden FETs 54 und 56 leitend gehalten, wodurch das Ausgangssignal des BICMOS-Differentialverstärkers 56 a oder 202 a auf die Spannung Δ V 2 verstärkt wird. Wenn das Potential des Schaltsteuersignals Φ R darauf auf logisch "H"-Niveau steigt, wie dies in Fig. 9B dargestellt ist, kann das Signal von der Spannung Δ V 2 auf das Wiederspeicherniveau verstärkt werden.

Fig. 10 und 11 zeigen einen anderen dRAM, d. h. eine fünfte Ausführungsform der vorliegenden Erfindung. In diesen Fig. sind die gleichen Elemente, die in der dritten Ausführungsform (Fig. 3) und der vierten Ausführungsform (Fig. 6) verwendet werden, mit den gleichen Bezugszeichen versehen. Diese Elemente werden nicht nochmal im einzelnen beschrieben. In Fig. 10 und 11 ist nur ein Paar Bitleitungen BL und BL′ dargestellt.

In dem dRAM von Fig. 10 ist der MOS-Differentialverstärkerschaltkreis 250 zwischen den Bitleitungen BL und BL′ verbunden. Dieser Schaltkreis 250 dient als ein Pufferschaltkreis. Der Vorladeschaltkreis 74 und der CMOS-Flip-Flop- Schaltkreis 50 sind ebenfalls mit den Bitleitungen BL und BL′ in der gleichen Weise wie bei der dritten Ausführungsform (Fig. 3) und der vierten Ausführungsform (Fig. 6) verbunden. Der Differentialverstärkerschaltkreis 250 umfaßt einen Ladetransistor, d. h. einen P-Kanal-MOSFET Q 150, und einen Treibertransistor, d. h. einen N-Kanal-MOSFET Q 152. Der Lade-FET Q 150 und der Treiber-FET Q 152 stellen einen Stromweg dar. Der Schaltkreis 250 umfaßt weiter eine Ladetransistor, d. h. einen P-Kanal-MOSFET 154 und einen Treibertransistor, d. h. einen N-Kanal-MOSFET 156. Der Lade-FET Q 154 und der Treiber-FET Q 156 stellen einen Stromweg dar. Die FETs Q 152 und Q 154 sind mit ihren Gates mit den Bitleitungen BL bzw. BL′ verbunden. Die Quellen der FETs 152 und Q 154 sind verbunden. Die gemeinsame Quelle der FETs Q 152 und Q 154 ist mit der Erdungspotentialquelle Vss durch einen Aktivierungstransistor, d. h. einen N-Kanal-MOSFET Q 158, verbunden. Die Gates der FETs Q 150 und Q 152 sind miteinander verbunden. Eines der Ausgangssignale des MOS-Differentialverstärkers 250 wird zu dem gemeinsamen Gate der FETS Q 150 und Q 152 über die Leitung 252 zurückgeführt.

Der MOS-Differentialverstärkerschaltkreis 250 ist durch Leitungen 254 und 256 mit dem BICMOS-Differentialverstärkerschaltkreis 258, der zwei bipolare Transistoren T 18 und T 20 aufweist, verbunden. Der Ausgleichs-MOSFET Q 73 ist zwischen den Leitungen 254 und 256 verbunden. Genauer ist der Knotenpunkt der MOSFETs Q 150 und Q 152, die in Serie geschaltet sind, mit der Basis des bipolaren Transistors T 18 durch die Leitung 154 verbunden. Der Knotenpunkt der FETs Q 154 und Q 156, die in Serie geschaltet sind, ist mit der Basis des bipolaren Transistors T 20 durch die Leitung 256 verbunden. Die bipolaren Transistoren T 18 und T 20 sind Reihe mit den Widerständen R 1 bzw. R 2 geschaltet. Diese Widerstände R 1 und R 2 können durch P-Kanal-MOSFETs (nicht dargestellt) ersetzt werden. Die Emitter der bipolaren Transistoren T 18 und T 20 sind miteinander verbunden und sind mit der Erdungspotentialquelle Vss durch den Aktivierungs-MOSFET Q 160 verbunden. Der Ausgleichs-MOSFET Q 73 ist mit den Leitungen 246 und 256 verbunden. Der in Fig. 11 dargestellte Schaltkreis ist im Aufbau dem in Fig. 10 dargestellten Schaltkreis gleich, mit der Ausnahme, daß das gemeinsame Gate der FETs Q 150 und Q 154 direkt mit der Erdungspotentialquelle Vss verbunden ist. Daher ist der BICMOS-Differentialverstärkerschaltkreis in Fig. 11 einfach als ein Block dargestellt.

Die Arbeitsweise des in Fig. 10 und 11 dargestellten dRAM, d. h. der fünften Ausführungsform, soll im folgenden unter Bezugnahme auf die Fig. 12A bis 12G, die die Wellenformen der verschiedenen Signale darstellen, erklärt werden. Wenn das Zeilenadressenstrobesignal , dessen Wellenform in Fig. 12A dargestellt ist, dem dRAM-Chip eingegeben wird, steigt das Aktivierungssignal Φ A auf logisch "H"-Niveau, wie dies in Fig. 12C dargestellt ist. Das Signal Φ A wird dem Gateanschluß 260 des FET Q 158 des CMOS-Differentialverstärkerschaltkreises 250 zugeführt. FET Q 158 wird daher leitend gehalten, wodurch der Schaltkreis 250 aktiviert wird. Ein anderes Aktivierungssignal Φ B, das dem Gateanschluß 262 des FET Q 160 des BICMOS-Differentialverstärkerschaltkreises 258 zugeführt wird, steigt auf logisch "H"-Niveau, wie dies in Fig. 12D dargestellt ist. Dann wird FET Q 160 leitend gehalten, so daß der Schaltkreis 258 aktiviert wird.

Darauf steigt, wenn das Spaltenadressenstrobesignal , dessen Wellenform in Fig. 12B dargestellt ist, dem dRAM- Chip eingegeben wird, das Spaltenauswahlsignal Φ Y auf logisch "H"-Niveau, wie dies in Fig. 12B dargestellt ist. Hierdurch steigt das Potential der Leitung 208 auf logisch "H"-Niveau. Wenn die Potentiale der Wortleitung WL und der Blindwortleitung DWL beide auf logisch "H"-Niveau steigen, wird der Zellendatenwert, der durch den BICMOS-Differentialverstärkerschaltkreis 258 verstärkt wurde, den Ausgangsleitungen OL 1 und OL 2 über die Übertragungsgates-FETs Q 100 und Q 102 übertragen. Andererseits wird der aus der Bitleitung BL ausgelesene Datenwert wiedergespeichert, wenn das Aktivierungssignal Φ SA und Φ SA den Anschlüssen 96 und 98 des CMOS-Flip-Flop-Schaltkreises 50 zugeführt werden, wodurch die Wortleitung WL geschlossen wird.

Der Differentialverstärkerschaltkreis 250 ist wichtig, da er als CMOS-Pufferschaltkreis zur Zuführung eines Basisstroms zum BICMOS-Differentialverstärkerschaltkreis 258 dient. Der BICMOS-Differentialverstärkerschaltkreis 258 kann auf vier Arten getrieben werden. In welcher Art er angetrieben wird, hängt von der Kombination von einer der zwei Schaltkreisarten von Fig. 10 und 11 und einer der zwei unterschiedlichen Aktivierungsspannungsniveaus ab. Genauer wird der BICMOS-Differentialverstärkerschaltkreis 258 wie folgt angetrieben:

Beispiel I: Wenn der Schaltkreis von Fig. 10, in dem der Ausgang des FET Q 150 dem Gates des FET 150 zurückgeführt wird, verwendet wird, und die Aktivierungsspannung Φ A (z. B. 1,6 V), die niedriger ist als die Gleichstromenergieversorgungsspannung Vcc (z. B. 5 V) des dRAM dem Gateanschluß 260 des FET 158 zugeführt wird.

Beispiel II: Wenn der Schaltkreis von Fig. 10 verwendet wird und die Aktivierungsspannung Φ A (z. B. 5 V), die höher als die Gleichstromenergieversorgungsspannung Vcc des dRAM ist, dem Gateanschluß 260 des FET 158 zugeführt wird.

Beispiel III: Wenn der Schaltkreis von Fig. 11, in dem das gemeinsame Gate der FETs Q 150 und Q 152 mit der Erdungspotentialquelle Vss verbunden ist, verwendet wird, und die Aktivierungsspannung Φ A (z. B. 1,6 V), die niedriger ist als die Gleichstromenergieversorgungsspannung Vcc des dRAM, dem Gateanschluß 260 des FET 158 zugeführt wird.

Beispiel IV: Wenn der Schaltkreis von Fig. 11 verwendet wird, und die Aktivierungsspannung Φ A (z. B. 5 V), die höher als die Gleichstromenergieversorgungsspannung Vcc des dRAM ist, dem Gateanschluß 260 des FET 158 zugeführt wird.

Es wurden Simulationen an den Beispielen I bis IV des MOS- Differentialverstärkerschaltkreises 250 durchgeführt und die aufgetretenen Veränderungen des Verstärkungsfaktors des BICMOS-Differentialverstärkerschaltkreises 258 sowie die Veränderungen in dem Prozeßparameter oder der Eingangsspannung untersucht. Bei der Simulation wurde angenommen, daß die P-Kanal-FETs Q 150 und Q 154 ein Schwellenniveau Vth von -0,8 V, und die N-Kanal-FETs Q 152, Q 156 und Q 158 ein Schwellenniveau Vth von +0,8 V hatten. Weiter wurde angenommen, daß die bipolaren Transistoren T 18 und T 20 des BICMOS-Differentialverstärkerschaltkreises 258 eine Emittergröße von 2 × 5 µm², h _FE von 85 und einen Widerstand von 2 KΩ hatten. Es wurde weiter angenommen, daß die Gateeingangsspannung Φ B des FET Q 160 1,6 V, die Gleichstromenergieversorgungsspannung des dRAM ebenfalls 5 V, die Vorladungsspannung der Bitleitungen BL und BL′ Vcc/2 betrug, und daß die Potentialdifferenz Δ Vin zwischen den Bitleitungen BL und BL′ jedes Paares 50 mV betrug.

Fig. 13 zeigt die Spannungskennlinien, die der FET Q 158 des Schaltkreises 250 hat, wenn er durch die Spannung Φ A oder VG aktiviert wurde, die an dem Gate des FET Q 158 anlag, 1,6 V und 5 V betrug. Wenn die Spannung Φ A in den Beispielen I und III 1,6 V betrug, arbeitet der FET Q 158 in seiner gesättigten Zone. In diesem Fall ist der Drainstrom Id des FET Q 158 konstant, unabhängig von den Veränderungen der Quellendrainspannung Vds des FET Q 158. Andererseits arbeitet der FET Q 158 in seiner linearen Zone, wenn die Spannung Φ A 5 V betrug, wie in den Beispielen II und IV. Wenn dies der Fall ist, steigt der Drainstrom Id des FET Q 158 im wesentlichen proportional zu der Quellendrainspannung Vds. Kurz gesagt, der FET Q 158 arbeitet in der linearen Zone, wenn Vds geringer ist als Vgs - Vth (Vds ≦ωτ Vgs - Vth), wobei "Vgs" die Gatequellenspannung des FET Q 158 ist und arbeitet in der gesättigten Zone, wenn Vds größer Vgs - Vth ist.

Die Beziehung zwischen der Veränderung in einem Prozeßparameter des FET Q 158 und das β-Verhältnis dieses FET wurden analysiert. Fig. 14 zeigt, wie der Gleichstromverstärkungsfaktor des BICMOS-Differentialverstärkerschaltkreises 258 sich ändert, wenn die Gatebreite des P-Kanal-MOSFET Q 158, der ein Ladetransistor ist, sich infolge der Toleranzen beim Herstellungsverfahren ändert. Die Änderung der Gatebreite wird durch (w - wo)/wo definiert, wobei "w" die Gatebreite des tatsächlich hergestellten FET Q 158 ist, und wobei "wo" der ausgelegte Wert der Gatebreite ist. Der Verstärkungsfaktor des BICMOS-Differentialverstärkerschaltkreises 258 wird ausgedrückt als Vout/Δ Vin, wobei "Δ Vin" die Potentialdifferenz zwischen den Bitleitungen BL und BL′ ist (d. h. die Eingangsspannung des CMOS-Pufferschaltkreises 250), und wobei "Δ Vout" die Potentialdifferenz zwischen den Ausgangsleitungen des BICMOS-Differentialverstärkers 258 (d. h. die Spannung entsprechend des verstärkten Ausgangssignals des BICMOS-Differentialverstärkerschaltkreises 258) ist. In dem Diagramm von Fig. 14 stellen die Kurven I, II, III und IV die Kennlinien der Beispiele I, II, III bzw. IV dar.

Man sieht deutlich aus Fig. 14, daß sich die Beispiele I und II, in denen der Schaltkreis von Fig. 10 als Differentialverstärkerschaltkreis 250 verwendet wird, der als ein CMOS-Puffer dient, als vorteilhaft insoweit erwiesen haben, als der Verstärkungsfaktor des BICMOS-Differentialverstärkerschaltkreises 258 unverändert bleibt, auch wenn sich die Gatebreite des FET Q 158 ändert, d. h. um 30% von dem ausgelegten Wert abweicht (zunimmt oder abnimmt). Wie ebenfalls aus Fig. 14 ersichtlich ist, wurde in den Beispielen III und IV sichergestellt, in denen der Schaltkreis der Fig. 11 als CMOS-Pufferschaltkreis 250 verwendet wurde, daß der Verstärkungsfaktor des BICMOS-Differentialverstärkerschaltkreises 258 sich extrem verminderte, wenn die Gatebreite des FET Q 158 um 5% vom ausgelegten Wert abwich, d. h. kleiner war. In Anbetracht dieser Tatsache ist es erwünscht, daß der Schaltkreis 250, in dem ein Ausgang des CMOS-Puffers 250 dem gemeinsamen Gate der FETs 150 und 154 zurückgeführt wurde, verwendet werden sollten, um den Verstärkungsfaktor des Schaltkreises 258 unverändert zu halten.

Der Einfluß der Änderungen der Hauptpotentiale Vm der Bitleitungen BL und BL′ auf den Gleichstromverstärkungsfaktor des BICMOS-Differentialverstärkerschaltkreises 258 wurde 04225 00070 552 001000280000000200012000285910411400040 0002003710536 00004 04106 ebenfalls analysiert. Fig. 15 zeigt die Kennlinien I, II, III und IV der Beispiele I, II, III und IV. Wie man aus Fig. 15 sieht, wurde nachgewiesen, daß in den Beispielen I und III, bei denen eine niedrige Aktivierungsspannung Φ A von etwa 1,6 V an den Gateanschluß 260 des FET Q 158 des CMOS-Pufferschaltkreises 250 angelegt wurde, und der FET Q 158 aus diesem Grund in dem linearen Bereich arbeitete und somit als eine konstante Stromquelle verwendet wurde, der Verstärkungsfaktor des BICMOS-Differentialverstärkerschaltkreises 258 im wesentlichen konstant blieb, sogar wenn die mittlere Bitleitungsspannung Vm sich änderte, jedoch innerhalb des Bereiches von 2,0 V bis 3,0 V. Man kann daher sagen, daß sich die Beispiele I und III als die angestrebten herausgestellt haben. Es wurde nachgewiesen, daß in Beispiel II der Verstärkungsfaktor des Schaltkreises 258 im wesentlichen konstant blieb, auch wenn die Bitleitungsspannung Vm bis etwa 2,5 V anstieg. Mit anderen Worten heißt das, daß der Verstärkungsfaktor im wesentlichen konstant bleibt, auch wenn die mittlere Bitleitungsspannung Vm sich um etwa 0,4 Volt ändert, vorausgesetzt, daß Vm die Hälfte der Gleichstromenergieversorgungsspannung Vcc des dRAM ist. Beispiel II kann daher verwendet werden, wenn es erforderlich ist, daß die Aktivierungsspannung Φ A ähnlich der verwendeten Spannung Vcc ist, wobei kein zusätzlicher Schaltkreis zur Erzeugung einer niedrigen Spannung von 1,6 V für den MOS-Differentialverstärker 250 notwendig ist, und der Schaltkreisaufbau des dRAM vereinfacht werden kann.

In Anbetracht der Ergebnisse der Simulation wird das Beispiel II als das beste der vier Beispiele angesehen. Obwohl es ein wenig schlechter als das Beispiel I ist, soweit es die Schwankung der Spannung Vm betrifft, hat Beispiel II den einfachsten Aufbau. Weiter ist in Anbetracht der Ergebnisse der Simulation verständlich, daß der in den Fig. 10 und 11 dargestellte CMOS-Pufferschaltkreis 250 nicht auf einen MOS-Differentialverstärkerschaltkreis begrenzt ist; der Schaltkreis 250 kann lediglich aus einem Stromspiegel-Schaltkreis mit Ausschluß des FET Q 158 hergestellt werden.

Obwohl die Erfindung nur in bezug auf spezifische Ausführungsformen beschrieben wurde, ist es für den Fachmann verständlich, daß verschiedene Abänderungen durchgeführt werden können, die sich innerhalb des Geistes und Umfangs der Erfindung bewegen.

Beispielsweise kann der CMOS-Stromspiegel-Schaltkreis 200 und der BICMOS-Differentialverstärkerschaltkreis 202, die beide in der vierten Ausführungsform (siehe Fig. 6) verwendet werden, jeweils nur einen Aktivierungs-MOSFET aufweisen. Das heißt, der Schaltkreis 200 hat den Aktivierungs- MOSFET Q 84 und der Schaltkreis 202 hat den Aktivierungs- MOSFET Q 96. Diese Aktivierungs-MOSFETs können durch eine Aktivierungseinheit aus zwei parallel geschalteten zwei MOSFETs ersetzt werden, wie in der dritten, in Fig. 3 gezeigten Ausführungsform. In diesem Fall werden die parallel verbundenen Aktivierungs-MOSFETs durch ein Spaltenadressensignal leitend gehalten, wodurch ein ausgewähltes Paar Bitleitungen aktiviert wird.

Weiter können Übertragungsgates an den Leitungen 254 und 256 vorgesehen sein, die den MOS-Differentialverstärkerschaltkreis 250 und den BICMOS-Differentialverstärkerschaltkreis 258 in der fünften in Fig. 10 und 11 gezeigten Ausführungsform verbinden. In diesem Fall ist ebenfalls der BICMOS-Differentialverstärkerschaltkreis 258 durch eine Spaltenadressenleitung mit einem gewünschten Paar Bitleitungen verbunden.

Claims (23)

1. Dynamischer Halbleiterspeicher, umfassend auf einem Substrat vorgesehene parallele Wortleitungen (WL), parallele Bitleitungen (BL), die auf dem Substrat so vorgesehen sind, daß sie isoliert die Wortleitungen (WL) kreuzen, und die ein Paar Bitleitungen mit einer ersten Bitleitung (BL) und einer zweiten Bitleitung (BL′) aufweisen, und wobei Speicherzellen (10, 20) vorgesehen sind, die mit den Kreuzungspunkten der Wortleitungen (WL) und der Bitleitungen (BL) verbunden sind, und die spannungsgesteuerte unipolare Transistoren (Q 1, Q 2, Q 3; Q 17) und Kondensatoren (C 1, C 3) umfassen, dadurch gekennzeichnet, daß der Speicher weiter Abfrageverstärkereinrichtungen (14, 16, 24; 50, 52, 54, 56; 200, 202, 210, 212; 250, 258) aufweist, die mit dem Paar Bitleitungen (BL, BL′) zum Abfragen und Verstärken einer Differenz zwischen den Potentialen an der ersten und zweiten Bitleitung verbunden sind, wenn eine mit dem Paar Bitleitungen verbundene Speicherzelle in einem Datenwertauslesebetrieb unter den anderen Speicherzellen ausgewählt wird, wobei der Abfrageverstärker spannungsgesteuerte unipolare Transistoren und stromgesteuerte bipolare Transistoren aufweist, umfaßt.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der Abfrageverstärker einen Differentialverstärkerschaltkreis (14, 24) mit einem Treiberabschnitt, umfassend bipolare Transistoren (T 1, T 2; T 5, T 6) und einen Ladeabschnitt, umfassend unipolare Transistoren, aufweist.

3. Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die unipolaren Transistoren metallisolierte Halbleiter-Feldeffekt-Transistoren umfassen.

4. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß die Speicherzellen stromgetriebene Speicherzellen (10), die jeweils einen metallisolierten Halbleiter-Feldeffekt-Transistor und einen Kondensator umfassen, umfassen, wodurch das Datensignal aus irgendeiner Speicherzelle der Spalte nicht destruktiv ausgelesen werden kann.

5. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß die Speicherzellen spannungsgetriebene Speicherzellen (20) umfassen, die jeweils einen metallisolierten Halbleiter-Feldeffekt-Transistor und einen Kondensator aufweisen.

6. Speicher nach Anspruch 5, dadurch gekennzeichnet, daß der Abfrageverstärker Impedanzwandlereinrichtungen (Q 19, Q 20) umfaßt, die mit bipolaren Transistoren (T 5, T 6) verbunden sind, um die Impendanz der bipolaren Transistoren (T 5, T 6) in bezug das von der ausgewählten Speicherzelle ausgelesene Datensignal einzustellen.

7. Speicher nach Anspruch 6, dadurch gekennzeichnet, daß der Impendanzwandler Impendanzelemente (Q 19, Q 20) aufweist, die mit den Basiselektroden der bipolaren Transistoren in Reihe geschaltet sind, um die Basisströme der bipolaren Transistoren zu steuern.

8. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der Abfrageverstärker umfaßt:
einen BIMOS-Differentialverstärkerschaltkreis (56, 202) umfassend bipolare Transistoren und unipolare Transistoren, wobei die bipolaren Transistoren als Treiberelement dienen und jeweils eine Basiselektrode und eine Kollektorelektrode aufweisen; und
Impedanzwandler (52, 200), die mit der ersten und zweiten Bitleitung und den Basiselektroden der bipolaren Transistoren des BIMOS-Differentialverstärkerschaltkreises verbunden sind, um die Impedanzen der bipolaren Transistoren in bezug auf das aus der ausgewählten Speicherzelle ausgelesene Datensignal zu steuern.

9. Speicher nach Anspruch 8, dadurch gekennzeichnet, daß der Impedanzwandler einen MOS- Typ-Differentialverstärkerschaltkreis (52, 200) mit unipolaren Transistoren umfaßt.

10. Speicher nach Anspruch 9, dadurch gekennzeichnet, daß der MOS-Typ-Differentialverstärker einen CMOS-Stromspiegel-Schaltkreis (52, 200) umfaßt.

11. Dynamischer Halbleiterspeicher mit mehreren Paaren Bitleitungen (BL 1, BL 1′, BL 2, BL 2′), die auf einem Substrat vorgesehen sind, auf dem Substrat vorgesehene Wortleitungen (WL), die isoliert die Bitleitungen (BL 1, BL 1′, BL 2, BL 2′) kreuzen, und an den Kreuzungspunkten der Bitleitungen (BL 1, BL 2) und der Wortleitungen (WL) verbundene Speicherzellen (20 a, 20 b), die feldeffekt-unipolare Transistoren und Kondensatoren umfassen, dadurch gekennzeichnet, daß der Speicher weiter umfaßt:

• a) Abfrageverstärker (50, 52, 54, 56; 200, 202, 210, 212; 250, 258), die mit den Bitleitungen (BL, BL′) verbunden sind, um eine Potentialdifferenz zwischen den Bitleitungen (BL 1, BL 1′), die ein besonderes Paar Bitleitungen bilden, das mit einer bestimmten Speicherzelle (20 a) verbunden ist, die aus Speicherzellen in einer Datenausleseart ausgewählt wurde, zu erfassen, und um ein Datenauslesesignal zu erzeugen, wobei der Abfrageverstärker umfaßt:
  einen MOS-Flip-Flop-Schaltkreis (50, 54), der mit dem besonderen Paar Bitleitungen (BL 1, BL 1′) verbunden ist, um die Potentialdifferenz zu verstärken,
  einen ersten Differentialverstärkerschaltkreis (56, 200, 210) mit einem MOS-Differentialverstärker, der mit dem spezifischen Paar Bitleitungen (BL 1, BL 1′) verbunden ist, und parallel mit dem MOS-Flip-Flop-Schaltkreis (50, 54) verbunden ist und
  einen zweiten Differentialverstärkerschaltkreis (56, 202, 212) mit einem BIMOS-Differentialverstärker, der mit dem ersten Differentialverstärkerschaltkreis (56, 200, 210) und dem Flip-Flop-Schaltkreis (50, 54) verbunden ist, und einen Treiberabschnitt mit bipolaren Transistoren (T 10, T 12; T 14, T 16; T 18, T 20) und einen Ladeabschnitt umfaßt; und
• b) ein Paar Ausgangsleitungen (OL 1, OL 2), die mit dem Abfrageverstärker (50, 52, 54, 56; 200, 202, 210, 212; 250, 258) verbunden sind, um ein Ausgangssignal des zweiten Differentialverstärkers (56, 202, 212) als Datenauslesesignal zu erzeugen.

12. Speicher nach Anspruch 11, dadurch gekennzeichnet, daß die bipolaren Transistoren erste und zweite bipolare Transistoren (T 10, T 12; T 14, T 16; T 18, T 20) mit Basiselektroden umfassen, die mit dem ersten Differentialverstärker (52, 200, 250) verbunden sind, und Kollektorelektroden, die mit dem Flip-Flop-Schaltkreis und den Ausgangsleitungen (OL 1, OL 2) verbunden sind, und daß der erste Differentialverstärker als Eingangsimpedanzwandler für die ersten und zweiten bipolaren Transistoren (T 10, T 12; T 14, T 16) des zweiten Differentialverstärkerschaltkreises dient.

13. Speicher nach Anspruch 12, dadurch gekennzeichnet, daß er weiter umfaßt:

• c) einen Übertragungsschaltkreis (Q 54, Q 56; Q 54′, Q 56′) mit unipolaren Transistoren, der mit dem Flip-Flop-Schaltkreis (54) und den Kollektorelektroden der ersten und zweiten bipolaren Transistoren (T 10, T 12; T 14, T 16; T 18, T 20) verbunden ist.

14. Speicher nach Anspruch 13, dadurch gekennzeichnet, daß der BIMOS-Differentialverstärker (202) für jedes der Paare Bitleitungen vorgesehen ist.

15. Speicher nach Anspruch 13, dadurch gekennzeichnet, daß der BIMOS-Differentialverstärker (56) für jedes zweier benachbarter Paare Bitleitungen gemeinsam vorgesehen ist.

16. Speicher nach Anspruch 13, dadurch gekennzeichnet, daß der Flip-Flop-Schaltkreis umfaßt:
einen ersten CMOS-Flip-Flop-Schaltkreis (54) zur Verstärkung des Ausgangssignals des BIMOS-Differentialverstärkers (56, 202) und
einen zweiten CMOS-Flip-Flop-Schaltkreis (50), der mit dem ersten CMOS-Flip-Flop-Schaltkreis (54) verbunden ist, um ein Ausgangssignal des ersten CMOS-Flip-Flop-Schaltkreises (54) zu verstärken.

17. Speicher nach Anspruch 11, dadurch gekennzeichnet, daß der BIMOS-Differentialverstärker (56, 202) einen Aktivierungstransistor, bestehend aus einem unipolaren Transistor, umfaßt, der den BIMOS-Differentialverstärker (56, 202) in Abhängigkeit eines Reihenadressenstrobesignals, das dem Aktivierungstransistor zugeführt wird, bevor ein Spaltenadressenstrobesignal erzeugt wird, voraktiviert.

18. Speicher nach Anspruch 17, dadurch gekennzeichnet, daß der MOS-Differentialverstärker (52, 200, 250) einen Aktivierungstransistor umfaßt, der aus einem unipolaren Transistor besteht, der den CMOS-Differentialverstärker (52, 200, 250) in Abhängigkeit eines Reihenadressenstrobesignals, das dem Aktivierungstransistor des MOS-Differentialverstärkers (52, 200, 250) zugeführt wird, bevor ein Spaltenadressenstrobesignal erzeugt wird, voraktiviert.

19. Speicher nach Anspruch 11, dadurch gekennzeichnet, daß der MOS-Differentialverstärker (200, 250) einen Ladeabschnitt mit einem Paar unipolarer Transistoren umfaßt, deren Gateelektroden miteinander verbunden sind, wobei der MOS-Differentialverstärker (200, 250) Ausgangssignale erzeugt, von denen eines zu den Gateelektroden zurückgeführt wird.

20. Speicher nach Anspruch 11, dadurch gekennzeichnet, daß der MOS-Differentialverstärker (200, 250) einen unipolaren Transistor (Q 84, Q 158) umfaßt, der als ein Aktivierungstransistor dient und zum Betrieb in einer linearen Zone angetrieben wird.

21. Speicher nach Anspruch 11, dadurch gekennzeichnet, daß der MOS-Differentialverstärker (200, 250) einen unipolaren Transistor (Q 84, Q 158) umfaßt, der als ein Aktivierungstransistor dient und zum Betrieb in einer gesättigten Zone angetrieben wird.

22. Speicher nach Anspruch 11, dadurch gekennzeichnet, daß der MOS-Differentialverstärker (200, 250) umfaßt:
einen Ladeabschnitt mit einem Paar unipolarer Transistoren mit Gateelektroden, die miteinander verbunden sind, und an denen eine Bezugsspannung anliegt; und
einen unipolaren Transistor (Q 84, Q 158), der als ein Aktivierungstransistor dient, und zum Betrieb in einer linearen Zone angetrieben wird.

23. Speicher nach Anspruch 22, dadurch gekennzeichnet, daß der MOS-Differentialverstärker einen CMOS- Differentialverstärker (200, 250) umfaßt.