DE69120447T2

DE69120447T2 - Halbleiterspeicheranordnung von dynamischem Typus

Info

Publication number: DE69120447T2
Application number: DE69120447T
Authority: DE
Inventors: Takashi Ohsawa
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-03-30
Filing date: 1991-03-26
Publication date: 1996-12-05
Anticipated expiration: 2011-03-27
Also published as: EP0449204A3; US5323345A; EP0449204B1; EP0449204A2; KR940004515B1; JPH03283186A; DE69120447D1; JP3101297B2

Description

Die vorliegende Erfindung bezieht sich auf eine dynamische Halbleiterspeichervorrichtung mit einem Leseverstärker zum Verstärken und Ausgeben eines Mikrosignals auf einer Bitleitung.
Die Anordnung eines Leseverstärkerabschnittes in einer herkömmlichen dynamischen Halbleiterspeichervorrichtung (im folgenden DRAM genannt) ist in Fig. 1 gezeigt, und Wellenformen im Betrieb derselben sind als Zeitdiagramm in Fig. 2 dargestellt.
Wenn ein Signal von einer Wortleitung WL ansteigt, wird ein MOS-Transistor 1 in einer Speicherzelle MC eingeschaltet, und ein Signal entsprechend Daten, die in einem Kondensator 2 gespeichert sind, wird auf eine Bitleitung BL gelesen, wodurch eine Mikropotentialdifferenz zwischen einem Paar von Bitleitungen BL und erzeugt wird. Wenn ein Signal von einer Leseverstärker-Steuerleitung SAN zum Aktivieren eines n-kanalseitigen Leseverstärkers, der aus zwei n-Kanal MOS- Transistoren 3 und 4 besteht, von 0,5 VCC auf VSS abfällt, wird danach ein Potential auf der Bitleitung der Seite mit niedrigem Potential ( in Fig. 2) sequentiell von 0,5 VCC auf VSS verringert. Wenn dann ein Signal von einer Leseverstärkerleitung SAP zum Aktivieren eines p- kanalseitigen Leseverstärkers, der aus zwei p-Kanal MOS- Transistoren 5 und 6 besteht, von 0,5 VCC auf VCC angehoben wird, wird ein Potential der Bitleitung der Seite hohen Potentials (BL in Fig. 2) sequentiell von 0,5 VCC auf VCC angehoben. Wenn die Potentialdifferenz zwischen den Eitleitungen BL und ausreichend groß ist, wird ein Signal von einer Spaltenauswahlleitung CSL angehoben, und ein Paar von n-Kanal Spaltenauswahl-MOS-Transistoren 7 und 8 werden eingeschaltet, wodurch bewirkt wird, daß ein Signal von einen Paar von Eingangs-/Ausgangsleitungen DQ und auftritt, die in voraus auf VCC vorgeladen wurden.
In einem herkömmlichen DRAM kann ein Signal von einem Paar von Eitleitungen nachteiligerweise nicht mit hoher Geschwindigkeit an ein Paar von Dateneingangs-/- ausgangsleitungen übertragen werden, weil ein Potential der Spaltenauswahlleitung CSL nicht angehoben werden kann, wenn nicht die Potentialdifferenz zwischen einem Paar von Eitleitungen ausreichend verstärkt wird. Wenn das Potential der Spaltenauswahlleitung CSL angehoben wird, wenn die Potentialdifferenz zwischen dem Paar von Eitleitungen klein ist, geraten die Potentiale des Paars von Eitleitungen in einen schwimmenden Zustand aufgrund des Eintritts von Ladungen, die auf das Paar von Dateneingangs-/- ausgangsleitungen vorgeladen wurden, und Daten können aufgrund eines Ungleichgewichtes der Potentiale des Paares von Eitleitungen zerstört werden. Wenn zusätzlich eine Integrationsdichte von Speicherzellen in einem DRAM vergrößert wird, wird eine Zeit, die zum Verstärken der Potentialdifferenz zwischen dem Paar von Eitleitungen erforderlich ist, noch weiter verlängert. Weil eine Verzögerungszeit des Leseverstärkerabschnittes einen sehr großen Teil der Zugriffszeit belegt, wird die Verzögerungszeit deshalb in der Zukunft noch größer.
Der Oberbegriff von Anspruch 1 enthält Merkmale, die zuvor bekannt waren, wie in Fig. 1 gezeigt und ebenfalls in DE-A-39 04 560 wiedergegeben ist. EP-A-0 316 902 zeigt die Möglichkeit, die Eitleitungen von dem Leseverstärker und den Eingangs-/Ausgangsdatenleitungen während eines Lesevorganges zu isolieren.
Die vorliegende Erfindung wurde im Hinblick auf die obige Beschreibung getätigt und hat als Aufgabe, eine dynamische Halbleiterspeichervorrichtung vorzusehen, in welcher eine Signalübertragung in einem Datenlesepfad von einer Eitleitung zu einer Dateneingangs-/-ausgangsleitung wenig verzögert wird, um dadurch einen Hochgeschwindigkeitsbetrieb zu erhalten.
Gemäß der vorliegenden Erfindung ist eine dynamische Halbleiterspeichervorrichtung gemäß Anspruch 1 vorgesehen. Ein weiterer Aspekt der Erfindung ist in Anspruch 13 angegeben. Zusätzlich zu dem ersten Leseverstärker zum Verstärken eines Bitleitungssignals ist der zweite Leseverstärker zum Verstärken eines Signals von einem Paar von Dateneingangs-/-ausgangsleitungen in einem Datenlesevorgang angeordnet, und ein Paar von Bitleitungen sind mit den Gates der zwei Treiber-MOS-Transistoren verbunden, die den zweiten Leseverstärker bilden. Deshalb kann das Signal von dem Paar von Dateneingangs-/- ausgangsleitungen verstärkt werden, ohne Einfluß auf einen Verstärkungsvorgang für das Bitleitungssignal in dem ersten Leseverstärker. Weil der zweite Leseverstärker angeordnet ist, kann die Verstärkung des Eitleitungssignals und des Dateneingangs-/-ausgangsleitungssignals fast gleichzeitig begonnen werden.
Diese Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Zeichnungen verstanden werden, welche zeigen:
Fig. 1 ist ein Schaltkreisdiagramm, welches einen herkömmlichen DRAM zeigt;
Fig. 2 ist ein Zeitdiagramm des herkömmlichen, in Fig. 1 gezeigten DRAMs;
Fig. 3 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 4 und 5 sind Zeitdiagramme, welche einen Betrieb des DRAMs gemäß dem ersten Ausführungsbeispiel zeigen;
Fig. 6 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem zweiten Ausführungsbeispiel der Erfindung zeigt;
Fig. 7 und 8 sind Zeitdiagramme, welche einen Betrieb des DRAMs gemäß dem zweiten Ausführungsbeispiel zeigen;
Fig. 9 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 10 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 11 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 12 ist ein Schaltkreisdiagrainm, welches eine Anordnung eines DRAMs gemäß dem sechsten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 13 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem siebten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 14 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem achten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 15 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem neunten Ausführungsbeispiel der vorliegenden Erfindung zeigt; und
Fig. 16 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem zehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Ausführungsbeispiele der vorliegenden Erfindung sind im folgenden unter Bezugnahme auf die begleitenden Zeichnungen beschrieben.
Fig. 3 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Eine Vielzahl von Speicherzellen MC (nur eine ist dargestellt) sind mit einer Wortleitung WL verbunden. Wie in Fig. 3 gezeigt, besteht jede Speicherzelle MC aus einem auswählenden MOS-Transistor 1 und einem Datenspeicherkondensator 2. Das Gate des auswählenden MOS-Transistors 1 ist mit der Wortleitung WL verbunden, und Source oder Drain des Transistors, der mit einer Elektrode gegenüber einer Elektrode verbunden ist, an welche ein vorbestimmtes Potential VPL des Kondensators 2 angelegt wird, ist mit einer entsprechenden Bitleitung BL oder (BL-Seite in Fig. 3) verbunden.
Ein n-kanalseitiger Leseverstärker 9, der aus zwei n-Kanal MOS-Transistoren 3 und 4 besteht, und ein p-kanalseitiger Leseverstärker 10, der aus zwei p-Kanal-MOS-Transistoren 5 und 6 besteht, sind zwischen das Paar von Bitleitungen BL und geschaltet. Drain und Gate des Transistors 3 des n- Kanalseiten-Leseverstärkers 9 sind mit den Bitleitungen BL bzw. verbunden, und Drain und Gate des Transistors 4 sind mit den Bitleitungen bzw. BL verbunden. Die Sources beider Transistoren 3 und 4 sind gemeinsam miteinander verbunden. Das heißt, die beiden Transistoren 3 und 4 sind verbunden, als Flip-Flop betrieben zu werden, und die gemeinsame Source der Transistoren 3 und 4 ist mit einer Leseverstärker-Steuerleitung SAN zum Aktivieren des Leseverstärkers 9 verbunden. Drain und Gate des Transistors 5 des p-Kanal-Leseverstärkers 10 sind mit den Bitleitungen BL bzw. verbunden, und Drain und Gate des Transistors 6 sind mit den Bitleitungen bzw. BL verbunden, und die Sources beider Transistoren 5 und 6 sind miteinander verbunden. Das heißt, die beiden Transistoren 5 und 6 sind geschaltet; als Flip-Flop betrieben zu werden, und die gemeinsame Source der Transistoren 5 und 6 ist mit einer Leseverstärker- Steuerleitung SAP verbunden, um den Leseverstärker 10 zu aktivieren. Ein Bitleitungs-Leseverstärker zum Verstärken einer Potentialdifferenz zwischen dem Paar von Bitleitungen besteht aus dem n-Kanal-Seiten-Leseverstärker 9 und dem p-Kanal-Seiten-Leseverstärker 10.
Ein n-Kanal-Spaltenauswahl-MOS-Transistor 7 und ein Dateneingabe-/-ausgabeleitungssignal verstärkender n-Kanal- MOS-Transistor 11 sind in Reihe zwischen eine Dateneingangs-/-ausgangsleitung DQ eines Paares von Dateneingangs-/-ausgangsleitungen und Massepotential VSS geschaltet, und ein n-Kanal-Spaltenauswahl-MOS-Transistor 8 ein Dateneingangs-/-ausgangsleitungsignal verstärkender n-Kanal-MOS-Transistor 12 sind in Reihe zwischen die andere Dateneingangs-/-ausgangsleitung und das Massepotential VSS geschaltet. Die Gates der beiden Spaltenauswahltransistoren 7 und 8 sind mit derselben Spaltenauswahlleitung CSL verbunden, das Gate des Transistors 11 der beiden Dateneingangs-/-ausgangsleitungssignal verstärkenden Transistoren ist mit der Bitleitung verbunden, und das Gate des anderen Transistors 12 ist mit der Bitleitung BL verbunden. Das heißt, ein Dateneingangs-/ -ausgangsleitungs-Leseverstärker zum Verstärken einer Potentialdifferenz zwischen dem Paar von Dateneingangs-/ -ausgangsleitungen in Übereinstimmung mit Signalen von den Bitleitungen BL und besteht aus den beiden Transistoren 11 und 12, und beide Transistoren 11 und 12 dienen als Treibertransistoren.
Ein Datenschreibe-n-Kanal-MOS-Transistor 13 ist zwischen einen gemeinsamen Verbindungsknoten A der Transistoren 7 und 11 und die Bitleitung BL geschaltet, ein n-Kanal- Datenschreibe-MOS-Transistor 14 ist zwischen einen gemeinsamen Verbindungsknoten B der Transistoren 8 und 12 und die Bitleitung geschaltet. Die Gates der beiden Datenschreibetransistoren 13 und 14 sind mit einer Datenschreibe-Steuerleitung WRT verbunden und werden gleichzeitig von einem Signal von der Signalleitung WRT ein-/ausgesteuert.
Ein Betrieb des DRAMs mit der obigen Anordnung wird im folgenden unter Bezugnahme auf Zeitdiagramme in den Fig. 4 und 5 beschrieben. Fig. 4 ist ein Zeitdiagramm in einem Datenlesezustand. Ein Signal von der Wortleitung WL steigt zuerst. In wesentlichen gleichzeitig steigt ein Signal der Spaltenauswahlleitung. Wenn ein Signal von der Wortleitung WL ansteigt, wird der MOS-Transistor 1 in der Speicherzelle MC eingeschaltet, und ein Signal entsprechend Daten, die in dem Kondensator 2 gespeichert sind, wird auf der Seite der Bitleitung BL ausgelesen. Weil Potentiale der Bitleitungen BL und im voraus mittels einer (nicht gezeigten) Einrichtung auf ein Potential 0,5 VCC vorgeladen werden, was gleich der Hälfte des Spannungsversorgungspotentials VCC ist, werden in diesem Fall die Transistoren 11 und 12 gleichzeitig eingeschaltet. Wenn deshalb die Transistoren 7 und 8 als Reaktion auf ein Signal von der Spaltenauswahlleitung CSL eingeschaltet werden, werden Ladungen in der Dateneingangs-/ -ausgangsleitung DQ durch die Transistoren 7 und 11, die in Reihegeschaltet sind, extrahiert, und Ladungen der Dateneingangs-/-ausgangsleitung werden durch die in Reihe geschalteten Transistoren 8 und 12 extrahiert. Das heißt, Potentiale des Paares von Dateneingangs-/-ausgangsleitungen mit einer größeren parasitären Kapazität als die des Paares von Bitleitungen werden verringert.
Wenn ein Signal von der Wortleitung WL vollständig das "H"- Niveau erreicht (das Niveau, das im allgemeinen durch Bootstrappen des Versorgungsspannungspotentials VCC' erhalten wird, beispielsweise 1,5 VCC), fällt ein Signal von der Leseverstärker-Steuerleitung SAN zum Aktivieren des Leseverstärkers 9 der n-Kanal-Seite von 0,5 VCC auf Massepotential VSS ab. Somit fällt eine Bitleitung niedrigen Potentials (in diesem Fall die Bitleitung ) des Paares von Bitleitungen sequentiell auf die Seite VSS. In diesem Fall ist die Geschwindigkeit des Verringerns des Potentials der Bitleitung niedrig, weil die Anzahl von Speicherzellen, die mit einer Wortleitung verbunden sind, sehr groß ist, beispielsweise hat eine Wortleitung 1024 Speicherzellen in einem 4-Mbit DRAM. Weil die Anzahl von n-Kanal-seitigen Leseverstärkern gleich der Anzahl von Speicherzellen ist, muß deshalb eine große Menge von Ladungen durch die gemeinsame Signalleitung SAN extrahiert werden, und durch den Einfluß eines Leitungswiderstandes, der auf der Signalleitüng SAN vorhanden ist, ist die Geschwindigkeit des Extrahierens von Ladungen niedrig. Diese Tendenz verstärkt sich mit wachsender Integrationsdichte von Speicherzellen, beispielsweise von einen 16-Mbit DRAM auf einen 64-Mbit DRAM.
Das Signal der Leseverstärker-Steuerleitung SAN fällt ab, und nach kurzer Zeit steigt das Signal von der Leseverstärker-Steuerleitung SAP zum Aktivieren des pkanalseitigen Leseverstärkers 10 von 0,5 VCC auf VCC an. Deshalb steigt die Bitleitung der Seite hohen Potentials (in diesem Fall die Bitleitung BL) sequentiell auf VCC an. In diesem Fall ist die Geschwindigkeit des Vergrößerns des Potentials sehr niedrig, aus demselben Grund, wie oben beschrieben. Wenn eine Potentialdifferenz zwischen dem Paar von Bitleitungen erzeugt wird, sind die Konduktanzen der Transistoren 11 und 12, deren Gates die Signale der beiden Bitleitungen empfangen, voneinander verschieden. In diesem Fall hat der Transistor 12, dessen Gate das Signal von Bitleitung BL hohen Potentials empfängt, eine höhere Konduktanz als die des Transistors 11, dessen Gate das Signal von der Bitleitung niedrigen Potentials empfängt. Deshalb sind die Geschwindigkeit des Extrahierens von Ladungen von dem Paar von Dateneingabe-/-ausgabeleitungen DQ und voneinander verschieden, und das Potential der Dateneingabe-/ -ausgabeleitung fällt früher ab als das der Dateneingabe-/-ausgabeleitung DQ. Wenn das Potential der Dateneingabe-/-ausgabeleitung weiter verringert wird und eine niedrigere Spannung als eine Quellenspannung VTH des n-Kanal-MOS-Transistors 11 hat, wird der Transistor 11 in einen nicht-leitenden Zustand versetzt, und die Verringerung des Potentials der Dateneingabe-/-ausgabeleitung wird gestoppt. Somit werden an das Paar von Bitleitungen ausgelesene Daten an das Paar von Dateneingabe-/ -ausgabeleitungen übertragen.
Weil in einem Datenlesevorgang eine Spaltenauswahlleitung CSL früher aktiviert werden kann als die Signale SAN und SAP zum jeweiligen Aktivieren des n-kanalseitigen Leseverstärkers 9 und des p-kanalseitigen Leseverstärkers 10, können die Signale von dem Paar von Bitleitungen und die Signale von den Paar von Dateneingangs-/-ausgangsleitungen fast gleichzeitig verstärkt werden. Weil Signalübertragung von den Paar von Bitleitungen an das Paar von Dateneingangs-/ -ausgangsleitungen durch einen Datenlesepfad kaum verzögert wird, können die Daten mit hoher Geschwindigkeit ausgelesen werden.
Fig. 5 ist ein Zeitdiagramm in einem Datenlesezustand, ein Signal der Wortleitung WL steigt zuerst, und derselbe Datenlesevorgang, wie in Fig. 4 beschrieben, wird durchgeführt. Wenn dieser Lesevorgang abgeschlossen ist, steigt ein Signal von der Datenschreib-Steuerleitung WRT als ein Impuls. Zur selben Zeit werden die Potentiale des Paares von Dateneingangs-/-ausgangsleitungen DQ und von einem (nicht gezeigten) Schreibschaltkreis gesetzt. Fig. 5 zeigt einen Fall, worin Daten mit einem Niveau entgegengesetzt den gelesenen Daten eingeschrieben werden, und die Potentiale des Paares von Dateneingangs-/-ausgangsleitungen DQ und zueinander umgedreht werden. Weil zu dieser Zeit das Signal von der Signalleitung WRT auf das Niveau "H" gesetzt ist, sind die Datenschreibtransistoren 13 und 14 eingeschaltet. Deshalb wird das Signalpotential der Bitleitung BL, die auf "H"-Niveau gesetzt ist, durch die Transistoren 7 und 11 auf das Niveau "L" verringert, und das Signal der Bitleitung DL, die auf das Niveau "L" gesetzt ist, wird durch die Transistoren 8 und 12 auf das Niveau "H" vergrößert. Der n- kanalseitige Leseverstärker 9 und der p-kanalseitige Leseverstärker 10 verriegeln neu eingeschriebene Daten. Nun wird der Transistor 11 eingeschaltet, und der Transistor 12 ausgeschaltet, wodurch der Dateneinschreibvorgang abgeschlossen wird. Selbst wenn die Ansteuerung des Paares von Dateneingangs-/-ausgangsleitungen DQ und durch einen Schreibschaltkreis gestoppt wird, wird das Potential der Dateneingangs-/-ausgangsleitung DQ auf "L"-Niveau verringert, und das Potential der Dateneingangs-/-ausgangsleitung wird auf dem Niveau "H" gehalten. Somit wird der Dateneinschreibvorgang abgeschlossen.
In dem in dem Zeitdiagramm in Fig. 5 gezeigten Dateneinschreibvorgang kann eine Zeitgabe des Schreibvorganges vorverlegt werden, obwohl Daten eingeschrieben werden, nachdem ein Datenlesevorgang abgeschlossen ist, und der Schreibvorgang kann begonnen werden, bevor der Datenlesevorgang beendet ist. Das heißt, nur der Schreibvorgang wird begonnen, nachdem der Bitleitungs-Leseverstärker aktiviert ist. Obwohl in diesem Ausführungsbeispiel Daten ausgegeben werden, während die Dateneingangs-/-ausgangsleitung auf VCC vorgeladen wird, ist das Potential nicht auf das Potential VCC beschränkt, und das Potential kann beispielsweise auf 0,5 VCC vorgeladen werden.
Fig. 6 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt. In dem DRAM gemäß dem ersten Ausführungsbeispiel in Fig. 1 sind die Spaltenauswahl-MOS- Transistoren 7 und 8, die Dateneingangs-/-ausgangsleitung signalverstärkenden MOS-Transistoren 11 und 12 und die Datenschreib-MOS-Transistoren 13 und 14 n-Kanal-Transistoren, und ein Anschluß eines jeden der Dateneingangs-/-ausgangsleitung verstärkenden MOS-Transistoren 11 und 12 ist mit den Massepotential VSS verbunden. Jedoch werden in einem DRAM gemäß dem zweiten Ausführungsbeispiel anstelle der obigen n-Kanal-MOS-Transistoren p-Kanal-MOS-Transistoren verwendet.
Das heißt, ein spaltenauswählender p-Kanal-MOS-Transistor 15 und ein Dateneingangs-/-ausgangsleitungsignal verstärkender p-Kanal-MOS-Transi.stor 16 sind in Reihe zwischen eine Dateneingangs-/-ausgangsleitung DQ eines Paares von Dateneingangs-/-ausgangsleitungen und ein Potential VCC geschaltet, und ein spaltenauswählender p-Kanal-MOS- Transistor 17 und ein Dateneingangs-/-ausgangsleitungsignal verstärkender p-Kanal-MOS-Transistor 18 sind in Reihe zwischen die andere Dateneingangs-/-ausgangsleitung und das Spannungsversorgungspotential VCC geschaltet. Die Gates der beiden spaltenauswählenden Transistoren 15 und 17 sind gemeinsam mit einer Spaltenauswahlleitung CSL verbunden, die in einem aktiven Zustand ein Signal auf "L"-Niveau empfängt. Das Gate des Transistors 16 der dateneingangs-/- ausgangsleitungssignal-verstärkenden Transistoren ist mit der Bitleitung verbunden, und das Gate des Transistors 18 ist mit der Bitleitung BL verbunden. Das heißt, ein Dateneingangs-/-ausgangs-Leseverstärker zum Verstärken einer Potentialdifferenz zwischen dem Paar von Dateneingangs-/ -ausgangsleitungen in Übereinstimmung mit den Signalen von den Bitleitungen BL und besteht aus beiden Transistoren 16 und 18. In diesen Fall sind beide Transistoren 16 und 18 Treibertransistoren.
Ein Datenschreib-p-Kanal-MOS-Transistor 19 ist zwischen einen gemeinsamen Verbindungsknoten A der Transistoren 15 und 16 und die Bitleitung BL geschaltet, und ein Datenschreib-p- Kanal-MOS-Transistor 20 ist zwischen einen gemeinsamen Verbindungsknoten B der Transistoren 17 und 18 und die Bitleitung geschaltet. Die Gates der beiden Datenschreibtransistoren 19 und 20 sind mit einer Datenschreibsteuerleitung WRT verbunden, die in einem aktiven Zustand ein Signal auf "L"-Niveau empfängt, und werden gleichzeitig von einen Signal von der Signalleitung WRT ein-/ausgesteuert.
Ein Betrieb des DRAMs mit der obigen Anordnung wird unter Bezugnahme auf die Diagramme in den Fig. 7 und 8 beschrieben. Fig. 7 ist ein Zeitdiagramm in einem Datenlesevorgang. Ein Signal von einer Wortleitung WL steigt zuerst, und ein Signal entsprechend Daten wird auf das Paar von Bitleitungen ausgelesen. Danach werden der Reihe nach ein Signal von einer Leseverstärker-Steuerleitung SAN zum Aktivieren des n-kanal- seitigen Leseverstärkers 9 und ein Signal von einer Leseverstärker-Steuerleitung SAP zum Aktivieren des p-kanal- seitigen Leseverstärkers 10 aktiviert, und eine Potentialdifferenz zwischen dem Paar von Bitleitungen wird von beiden Leseverstärkern verstärkt.
Das Potential von einen Signal der Spaltenauswahlleitung CSL wird im voraus auf ein Potential VCC vorgeladen, und das Potential wird auf Massepotential VSS verringert, nachdem das Signal von der Wortleitung WL ansteigt. Deshalb werden Ladungen von dem Spannungsversorgungspotential VCC an das Paar von Dateneingangs-/-ausgangsleitungen geliefert, die mittels einer (nicht gezeigten) Einrichtung durch die in Reihe geschalteten Transistoren 15 und 17 bzw. die in Reihe geschalteten Transistoren 16 und 18 auf Massepotential vorgeladen sind. Die Signale von dem Paar von Bitleitungen werden von den Bitleitungs-Leseverstärkern verstärkt. Gleichzeitig hat das Paar von Dateneingangs-/ -ausgangsleitungen eine Potentialdifferenz aufgrund einer Konduktanzdifferenz zwischen den Transistoren 16 und 18. Somit werden die von dem Paar von Bitleitungen gelesenen Daten an das Paar von Dateneingangs-/-ausgangsleitungen übertragen.
Weil in diesen Ausführungsbeispiel die Spaltenauswahlleitung CSL früher aktiviert werden kann als die Signale SAN und SAP zum jeweiligen Aktivieren des n-kanal-seitigen Leseverstärkers 9 und des p-kanal-seitigen Leseverstärkers 10 während eines Datenlesevorganges, können die Signale von dem Paar von Bitleitungen und die Signale yon dem Paar von Dateneingangs-/-ausgangsleitungen fast gleichzeitig verstärkt werden. Weil in diesem Fall eine Signalübertragung von dem Paar von Bitleitungen an das Paar von Dateneingangs-/ -ausgangsleitungen durch einen Datenlesepfad kaum verzögert wird, können die Daten mit hoher Geschwindigkeit gelesen werden.
Fig. 8 ist ein Zeitdiagramm in einem Datenschreibvorgang. Ein Signal von der Wortleitung WL steigt zuerst, und derselbe Datenlesevorgang, wie in Fig. 7 beschrieben, wird durchgeführt. Wenn dieser Lesevorgang abgeschlossen ist, steigt ein Signal von der Datenschreibsteuerleitung WRT als ein Impuls, und zur selben Zeit werden die Potentiale des Paares von Dateneingangs-/-ausgangsleitungen DQ und von einem (nicht gezeigten) Schreibschaltkreis eingestellt. In Fig. 8 werden Daten mit einen Pegel entgegengesetzt dem der gelesenen Daten eingeschrieben, und die Potentiale des Paares von Dateneingangs-/-ausgangsleitungen DQ und sind zueinander umgekehrt. Weil nun das Signal von der Signalleitung WRT auf das Niveau "L" gesetzt ist, werden die Datenschreibtransistoren 19 und 20 eingeschaltet, und die Daten der Dateneingangs-/-ausgangsleitungen werden an das Paar von Bitleitungen übertragen. Der n-kanal-seitige Leseverstärker 9 und der p-kanal-seitige Leseverstärker 10 verriegeln neu eingeschriebene Daten. Nun wird der Transistor 18 eingeschaltet, und der Transistor 16 wird ausgeschaltet, wodurch der Datenschreibvorgang abgeschlossen wird. Selbst wenn die Ansteuerung des Paares von Dateneingangs-/ -ausgangsleitungen DQ und durch den Schreibschaltkreis gestoppt wird, wird das Potential der Dateneingangs-/ -ausgangsleitung DQ auf das Niveau "L" verringert, und das Potential der Dateneingangs-/-ausgangsleitung wird auf den Niveau "H" gehalten. Somit wird der Datenschreibvorgang abgeschlossen.
Fig. 9 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
In dem DRAM gemäß diesem Ausführungsbeispiel ist ein p-Kanal- MOS- Lasttransistor 21 zwischen den Knoten A und das Spannungsversorgungspotential VCC des DRAMs des Ausführungsbeispiels in Fig. 3 geschaltet, und das Gate des MOS-Transistors 21 ist mit dem Gate des dateneingangs-/ -ausgangsleitungssignal-verstärkenden n-Kanal-MOS-Transistors 11 verbunden, wodurch ein CMOS-Inverter 22 gebildet wird. Zusätzlich ist ein p-Kanal-MOS-Lasttransistor 23 zwischen dem Knoten B und das Spannungsversorgungspotential VCC eingefügt, und das Gate des MOS-Transistors 23 ist mit dem Gate des dateneingangs-/-ausgangsleitungssignal-verstärkenden n-Kanal- MOS-Transistors 12 verbunden, wodurch ein CMOS-Inverter 24 gebildet wird.
In dem DRAM gemäß dem dritten Ausführungsbeispiel wird die Verstärkung des Paares von Dateneingangs-/-ausgangsleitungen vorteilhaft vergrößert, obwohl die Anzahl von Elementen im Vergleich mit der des Ausführungsbeispiels in Fig. 3 um ein Anwachsen in den p-Kanal-MOS-Lasttransistoren 21 und 23 vergrößert ist.
Fig. 10 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
In dem DRAM dieses Ausführungsbeispiels wird anstelle des Verbindens eines Anschlusses eines jeden der n-Kanal- Transistoren 11 und 12 mit dem Massepotential VSS in dem DRAM gemäß dem dritten Ausführungsbeispiel in Fig. 9 ein Durchgangsstrom-Steuerungs-n-Kanal-MOS-Transistor 25 zwischen die beiden Transistoren 11 und 12 und das Massepotential VSS eingefügt, und das Gate des Transistors 25 ist mit einer Spaltenauswahlleitung CSL verbunden.
Wenn in dem DRAM gemäß diesem Ausführungsbeispiel die Spaltenauswahltransistoren 7 und 8 als Reaktion auf ein Signal von der Spaltenauswahlleitung CSL eingeschaltet werden, wird der Durchgangsstrom-Steuertransistor 25 nur an der gewählten Spalte eingeschaltet, und Durchgangsstrom- Steuertransistoren 25 an nicht-ausgewählten Spalten werden ausgeschaltet. Aus diesem Grund kann verhindert werden, daß durch die große Anzahl von nicht-ausgewählten Dateneingangs-/ -ausgangsleitungs-Leseverstärkern ein Strom durchfließt, und niedriger Stromverbrauch kann erreicht werden.
Fig. 11 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß den fünften Ausführungsbeispiel der vorliegenden Erfindung zeigt.
In dem DRAM dieses Ausführungsbeispiels ist ein p-Kanal-MOS- Lasttransistor 26 zwischen den Knoten A und das Spannungsversorgungspotential VCC geschaltet, und ein p-Kanal-MOS-Lasttransistor 27 ist zwischen den Knoten B und das Spannungsversorgungspotential VCC eingefügt, in dem ersten Ausführungsbeispiel in Fig. 3. Zusätzlich sind die Gates der beiden Transistoren 26 und 27 gemeinsam mit dem Knoten B verbunden, um p-Kanal-Stromspiegellasten den Dateneingangs-/-ausgangssignal verstärkenden n-Kanal-MOS- Transistoren 11 und 12 hinzuzufügen.
Obwohl in dem DRAM gemäß diesem Ausführungsbeispiel die Anzahl von Elementen um ein Anwachsen in den p-Kanal-MOS- Lasttransistoren 26 und 27 im Vergleich mit dem ersten Ausführungsbeispiel in Fig. 3 größer ist, wird die Verstärkung des Paares von Dateneingangs-/-ausgangsleitungen vorteilhaft vergrößert.
Fig. 12 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem sechsten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
In dem DRAM dieses Ausführungsbeispiels ist anstelle der direkten Verbindung eines Anschlusses eines jeden der Kanal- MOS-Transistoren 11 und 12 mit dem Massepotential VSS in dem DRAM gemäß dem fünften Ausführungsbeispiel in Fig. 11 ein Durchgangsstromsteuer-n-Kanal-MOS-Transistor 25 zwischen die beiden Transistoren 11 und 12 und das Massepotential VSS eingefügt, und das Gate des Transistors 25 ist mit einer Spaltenauswahlleitung CSL verbunden. Wie im vierten Ausführungsbeispiel in Fig. 10, kann verhindert werden, daß ein Strom durch eine große Anzahl von nicht ausgewählten Dateneingangs-/-ausgangsleitungs-Leseverstärkern fließt.
Fig. 13 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem siebten Ausführungsbeispiel der vorliegenden Erfindung zeigt. In den obigen Ausführungsbeispiel in Fig. 11 sind die Spaltenauswahl-MOS- Transistoren 7 und 8, die Dateneingangs-/-ausgangsleitungssignalverstärkungs-MOS-Transistoren 11 und 12, und die Datenschreib-MOS-Transistoren 13 und 14 n-Kanal-Tansistoren, die Stromspiegellasten der MOS-Transistoren 11 und 12 bestehen aus den p-Kanal-MOS-Transistoren 26 und 27, und ein Anschluß eines jeden der MOS-Transistoren 11 und 12 ist mit dem Massepotential VSS verbunden. Jedoch werden in dem DRAM des siebten Ausführungsbeispiels MOS-Transistoren mit entgegengesetztem Kanal als die jeweils in dem fünften Ausführungsbeispiel beschriebenen MOS-Transistoren verwendet.
Das heißt, ein Spaltenauswahl-p-Kanal-MOS-Transistor 15 und ein Dateneingangs-/-ausgangsleitungssignal verstärkender p-Kanal-MOS-Transistor 16 sind in Reihe zwischen eine Dateneingangs-/-ausgangsleitung DQ und ein Spannungsversorgungspotential VCC geschaltet, und ein Spaltenauswahl-p-Kanal-MOS-Transistor 17 und ein Dateneingangs-/-ausgangsleitungssignal verstärkender p-Kanal- MOS-Transistor 18 sind in Reihe zwischen die andere Dateneingangs-/-ausgangsleitung und das Spannungsversorgungspotential VCC geschaltet. Die Gates der beiden Spaltenauswahltransistoren 15 und 17 sind mit einer Spaltenleitung CSL verbunden, die ein Signal empfängt, welches in einem aktiven Zustand auf einem Niveau "L" ist, und das Gate des dateneingangs-/-ausgangsleitungssignalverstärkenden Transistors 16 ist mit der Bitleitung verbunden, und das Gate des Dateneingangs-/ -ausgangsleitungssignals verstärkenden Transistors 18 ist mit der Bitleitung BL verbunden. Ein n-Kanal-MOS-Lasttransistor 28 ist zwischen einen Knoten A und Massepotential VSS eingefügt, und ein n-Kanal-MOS-Lasttransistor 29 ist zwischen den Knoten B und Massepotential VSS eingefügt. Die Gates der beiden Transistoren 28 und 29 sind gemeinsam mit einem Knoten B verbunden. Das heißt, ein Dateneingangs-/ -ausgangsleitungs-Leseverstärker zum Verstärken einer Potentialdifferenz zwischen dem Paar von Dateneingangs-/ -ausgangsleitungen in Übereinstimmung mit Signalen von den Bitleitungen BL und besteht aus den p-Kanal-MOS- Transistoren 16 und 18 und den n-Kanal-MOS-Transistoren 28 und 29.
Ein Datenschreibe-p-Kanal-MOS-Transistor 19 ist zwischen den Knoten A und die Bitleitung BL geschaltet, und ein Datenschreibe-p-Kanal-MOS-Transistor 20 ist zwischen den Knoten B und die Bitleitung geschaltet. Die Gates der beiden Datenschreibetransistoren 19 und 20 sind mit einer Datenschreib-Steuerleitung WRT verbunden, welche ein Signal empfängt, das in einem aktiven Zustand auf dem Pegel "L" ist.
Fig. 14 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem achten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
In dem DRAM dieses Ausführungsbeispiels wird anstelle des Verbindens eines Anschlusses eines jeden der p-Kanal-MOS- Transistoren 16 und 18 mit den Spannungsversorgungspotential VCC in den DRAM des obigen Ausführungsbeispiels in Fig. 13 ein p-Kanal-MOS-Durchgangsstromsteuertransistor 30 zwischen die beiden Transistoren 16 und 18 und das Spannungsversorgungspotential VCC eingefügt, und das Gate des p-Kanal-MOS-Durchgangsstromsteuertransistors 30 ist mit einer Spaltenauswahlleitung CSL verbunden. Deshalb kann, wie im DRAM des obigen Ausführungsbeispiels in Fig. 10, verhindert werden, daß durch eine große Anzahl von nicht ausgewählten Dateneingangs-/-ausgangsleitungs-Leseverstärkern ein Strom fließt.
Obwohl in dem DRAM der obigen Ausführungsbeispiele die Signale von den Paar von Dateneingangs-/-ausgangsleitungen sofort verstärkt werden, wenn das Signal von dem Leser, welcher die Signale von dem Paar von Bitleitungen vestärkt. Wenn ein Dateneingangs-/-ausgangsleitungs-Leseverstärker (beispielsweise bestehend aus den n-Kanal-MOS-Transistoren 11 und 12 in dem Ausführungsbeispiel der Fig. 3, bestehend aus den p-Kanal-MOS-Transistoren 16 und 18 in dem Ausführungsbeispiel der Fig. 6, und bestehend aus den beiden CMOS-Invertern 22 und 24 in dem Ausführungsbeispiel in Fig. 9) eine hohe Empfindlichkeit hat, kann begonnen werden, die Signale von dem Paar von Dateneingangs-/ausgangsleitungen zu verstärken, bevor die Signale von dem Paar von Bitleitungen verstärkt werden. Das heißt, wenn ein Signal von einer Wortleitung WL ansteigt, und ein Mikrosignal von einer Speicherzelle an das Paar von Bitleitungen übertragen wird, kann begonnen werden, das Paar von Dateneingangs-/-ausgangsleitungen zu betreiben, um das an das Paar von Dateneingangs-/-ausgangsleitungen ausgegebene Signal schnell zu verstärken. In diesem Fall verstärkt der Bitleitungs-Leseverstärker danach relativ langsam die Potentialdifferenz zwischen den Paar von Bitleitungen.
Fig. 15 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem neunten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Obwohl in den DRAMs der obigen Ausführungsbeispiele ein Dateneingangs-/-ausgangsleitungs-Leseverstärker für jedes Paar von Bitleitungen angeordnet ist, kann ein Dateneingangs-/-ausgangsleitungs-Leseverstärker in Einheiten von mehreren Paaren von Bitleitungen angeordnet sein. In dem DRAM dieses Ausführungsbeispiels ist ein Dateneingangs-/ -ausgangsleitungs-Leseverstärker für jeweils vier Paare von Bitleitungen angeordnet.
Bezugnehmend auf Fig. 15 entsprechen vier CMOS-S/A 41 den Bitleitungs-Leseverstärkern, von denen jeder aus beispielsweise den beiden n-Kanal-MOS-Transistoren 3 und 4 und den p-Kanal-MOS-Transistoren 5 und 6 besteht, die in Fig. 3 beschrieben sind. Ein DQ S/A 42 in Fig. 15 entspricht dem Bitleitungs-Leseverstärker, der beispielsweise aus den beiden n-Kanal-MOS-Transistoren 11 und 12 besteht, die in Fig. 3 beschrieben sind, und der DQ S/A 42 schließt die Datenschreib-n-Kanal-MOS-Transistoren 13 und 14 ein.
Die vier Bitleitungs-Leseverstärker (CMOS S/A) 41 sind zwischen einem Paar von Bitleitungen BL0 und jeweils mit einen Paar von Bitleitungen BL3 und , um in Übereinstimmung mit Signalen von den Leseverstärker- Steuerleitungen SAN und SAP aktiviert zu werden. Die vier Paare von Bitleitungen BL0 und bis BL3 und sind über n-Kanal-Transistoren 43 auf der BL-Seite und über n-Kanal- Transistoren 44 auf der -Seite mit dem DQ S/A 42 verbunden. Die Gates der Transistoren 43 und 44 sind zusammen mit jedem Paar von Bitleitungen verbunden, und vier Spaltenauswahlleitungen CSL0 bis CSL3 sind mit den gemeinsamen Gates verbunden. Zusätzlich wird die Ausgabe von einem ODER-Gatter 45, welches Signale von den vier Spaltenauswahlleitungen CSL0 bis CSL3 empfängt, an die Gates der zwei Spaltenauswahl-n-Kanal-MOS-Transistoren 7 und 8 geliefert, die zwischen den DQ S/A 42 und eine des Paares von Dateneingangs-/-ausgangsleitungen und zwischen den DQ S/A 42 und die andere des Paares von Dateneingangs-/ -ausgangsleitungen geschaltet sind.
In dem DRAM mit der obigen Anordnung wird irgendeines der Signale von den vier Spaltenauswahlleitungen CSL0 bis CSL3 auf "H"-Pegel gesetzt, irgendeines der vier Paare von Transistoren 43 und 44 wird eingeschaltet, und irgendeiner der vier CMOS S/As 41 wird selektiv mit dem DQ S/A 42 verbunden. Nun geht der Ausgang des ODER-Gatters 45 auf den Pegel "H", um den DQ S/A 42 zu aktivieren.
Der DRAM dieses Ausführungsbeispiels wird effektiv verwendet, wenn die Fläche der Dateneingangs-/-ausgangsleitungs- Leseverstärker auf einen Siliziumchip zu groß ist, um einen Dateneingangs-/-ausgangsleitungs-Leseverstärker für jedes Paar von Bitleitungen anzuordnen, wenn ein Dateneingangs-/ -ausgangsleitungs-Leseverstärker für jedes Paar von Bitleitungen angeordnet ist, so daß eine Chipfläche größer wird und einen zulässigen Bereich oder ähnliches überschreitet.
Fig. 16 ist ein Schaltkreisdiagramm, welches eine Anordnung eines DRAMs gemäß dem zehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
In diesem Ausführungsbeispiel ist ein Dateneingangs-/ -ausgangsleitungs-Leseverstärker für jedes von mehreren - Paaren von Bitleitungen angeordnet. Bezugnehmend auf Fig. 16 sind vier Bitleitungs-Leseverstärker 41 zwischen einem Paar von Bitleitungen BL0 und jeweils mit einem Paar von Bitleitungen BL3 und verbunden und werden in Übereinstimmung mit Signalen von Leseverstärker- Steuerleitungen SAN und SAP aktiviert. Zusätzlich sind die vier Paare von Bitleitungen BL0 und bis BL3 und über n-Kanal-MOS-Transistoren-46 auf der BL-Seite und über n- Kanal-MOS-Transistoren 47 auf der -Seite mit dem DQ S/A 42 verbunden. Die Gates der Transistoren 46 und 47 sind gemeinsam mit jedem Paar von Bitleitungen verbunden, und vier Dekodiersignalleitungen X0 bis X3 sind jeweils mit den gemeinsamen Gates verbunden. Eine Spaltenauswahlleitung CSL ist mit den Gates von zwei Spaltenauswahl-n-Kanal-MOS- Transistoren 7 und 8 verbunden, die jeweils zwischen den DQ S/A 42 und die Dateneingangs-/-ausgangsleitung DQ und zwischen den DQ S/A 42 und die Dateneingangs-/ -ausgangsleitung DQ geschaltet sind.
In dem DRAM mit der obigen Anordnung geht irgendeines der Signale der vier Decodiersignalleitungen X0 bis X3 auf den Pegel "H", irgendeines der vier Paare von Transistoren 46 und 47 wird eingeschaltet, so daß irgendeiner der vier CMOS S/A 41 selektiv mit dem DQ S/A 42 verbunden wird. In diesem Fall wird der DQ S/A 42 in Übereinstimmung mit einem Signal der Spalten CSL aktiviert.
Wie in dem Ausführungsbeispiel in Fig. 15 wird der DRAM dieses Ausführungsbeispiels effektiv verwendet, wenn eine Fläche der Dateneingangs-/-ausgangsleitungs-Leseverstärker zu groß ist, einen Dateneingangs-/-ausgangsleitungs- Leseverstärker für jedes Paar von Bitleitungen anzuordnen, wenn ein Dateneingangs-/-ausgangsleitungs-Leseverstärker für jedes Paar von Bitleitungen angeordnet wird, so daß eine Chipfläche anwächst, wobei ein zulässiger Bereich überschritten wird.
In den Ausführungsbeispielen in den Fig. 15 und 16 ist ein Dateneingangs-/-ausgangsleitungs-Leseverstärker für jedes von vier Paaren von Bitleitungen angeordnet. Jedoch kann ein Dateneingangs-/-ausgangsleitungs-Leseverstärker in Einheiten von 2, 4, 8 oder 16 Paaren von Bitleitungen angeordnet werden. In allgemeinen kann ein Dateneingangs-/ -ausgangsleitungs-Leseverstärker in Einheiten von 2n (n ist eine natürliche Zahl) Paaren von Bitleitungen angeordnet sein.
Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsbeispiele beschränkt, und verschiedene Modifikationen können vorgenommen werden. Beispielsweise können in den obigen Ausführungsbeispielen in den Fig. 9 und 10 p-Kanal-MOS-Transistoren als die Spaltenauswahltransistoren 7 und 8 und die Datenschreibtransistoren 13 und 14 verwendet werden. In gleicher Weise können in den Ausführungsbeispielen in den Fig. 11 und 12 p-Kanal-MOS-Transistoren als die Spaltenauswahltransistoren 7 und 8 und die Datenschreibtransistoren 13 und 14 verwendet werden. Zusätzlich werden in den Ausführungsbeispielen in den Fig. 11 und 12 die n-Kanal-MOS-Transistoren 11 und 12 als Treibertransistoren der Dateneingangs-/-ausgangsleitungs- Leseverstärker verwendet, und die p-Kanal-MOS-Transistoren 26 und 27 werden als Stromspiegel-Lasttransistoren verwendet. Jedoch können in diesen Fall p-Kanal-MOS-Transistoren als die Treibertransistoren verwendet werden, und n-Kanal-MOS- Transistoren können als die Stromspiegel-Lasttransistoren verwendet werden. Wie oben beschrieben, gemäß der vorliegenden Erfindung, eine dynamische Halbleiterspeichervorrichtung, in welcher eine Signalübertragung auf einem Datenschreibpfad von einer Bitleitung zu einer Dateneingangs-/-ausgangsleitung kaum verzögert wird, wodurch Hochgeschwindigkeitsbetrieb erhalten wird.
Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und beschränken nicht den Umfang.

Claims

1. Dynamische Halbleiterspeichervorrichtung, mit:

einer Vielzahl von Speicherzellen (MC), von denen jede aus einem MOS-Transistor (1) und einem Kondensator (2) besteht;

einer Vielzahl von Paaren von Bitleitungen, von denen jedes Paar aus ersten und zweiten Bitleitungen (BL, /BL) besteht, um Daten an die Vielzahl von Speicherzellen (MC) zu liefern;

einem ersten Leseverstärker (9, 10), der für jedes der Vielzahl von Bitleitungspaaren angeordnet ist, um ein Bitleitungssignal zu verstärken;

einem Paar von Dateneingangs-/-ausgangsleitungen, bestehend aus ersten und zweiten Dateneingangs-/ -ausgangsleitungen (DQ, /DQ), um Daten von der Vielzahl von Paaren von Bitleitungen zu extrahieren;

einem zweiten Leseverstärker, der für jedes der Vielzahl von Paaren von Bitleitungen angeordnet ist und aus ersten und zweiten Treiber-MOS-Transistoren (11, 12) besteht, deren Gates geschaltet sind, mit den ersten und zweiten Bitleitungen (BL, /BL) kreuzgekoppelt zu sein, um Ladungen von den Dateneingangs-/-ausgangsleitungen in einem Datenlesevorgang zu extrahieren, und um Daten von den Bitleitungen zu verstärken und die verstärkten Daten zu den Dateneingangs-/-ausgangsleitungen zu übertragen; und

ersten und zweiten Spaltenauswahltransistoren (7, 8), welche zwischen das Paar von Dateneingangs-/ausgangsleitungen und den zweiten Leseverstärker eingefügt sind, und deren Gates mit einer Spaltenauswahlleitung (CSL) verbunden sind;

gekennzeichnet durch

einen ersten Schreibtransistor (13), von welchem ein Strompfad mit der ersten Bitleitung (/BL) verbunden ist, und dessen anderer Strompfad mit einem Ausgangsanschluß des zweiten Leseverstärkers (11, 12) verbunden ist, wobei der erste Schreibtransistor in einem Datenschreibvorgang eingeschaltet wird; und

einen zweiten Schreibtransistor (14), von welchem ein Strompfad mit der zweiten Bitleitung (/BL) verbunden ist, und dessen anderer- Strompfad mit dem anderen Ausgangsanschluß des zweiten Leseverstärkers (11, 12) verbunden ist, wobei der zweite Schreibtransistor in einem Datenschreibvorgang eingeschaltet wird;

worin- die Schreibtransistoren in einem Lesemodus aus sind und keine direkte Verbindung zwischen den Bitleitungen und den Ausgängen des zweiten Leseverstärkers in dem Lesemodus vorhanden ist.

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leseverstärker (9, 10) zum Verstärken eines Bitleitungssignals ein CMOS- Leseverstärker einschließlich eines ersten Flip-Flops ist, welches aus zwei n-Kanal-MOS-Transistoren (3, 4) besteht, und eines zweiten Flip-Flops, welches aus zwei p-Kanal-MOS-Transistoren (5, 6) besteht,

die ersten und zweiten Treiber-MOS-Transistoren (11, 12) des zweiten Leseverstärkers zum Verstärken eines Dateneingangs -/-ausgangsleitungssignals n-Kanal-MOS- Transistoren sind,

die ersten und zweiten Spaltenauswahltransistoren (7, 8) n-Kanal-MOS-Transistoren sind, und

die ersten und zweiten Schreibtransistoren (13, 14) n- Kanal-MOS-Transistoren sind.

3. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leseverstärker (9, 10) zum Verstärken eines Bitleitungssignals ein CMOS- Leseverstärker einschließlich eines ersten Flip-Flops ist, welches aus zwei n-Kanal-MOS-Transistoren besteht, und eines zweiten Flip-Flops, welches aus zwei p-Kanal- MOS-Transistoren besteht, erste und zweite Treiber-MOS- Transistoren des zweiten Leseverstärkers zum Verstärken eines Dateneingangs-/-ausgangssignals p-Kanal-MOS- Transistoren sind,

der Spaltenauswahltransistor ein p-Kanal-MOS-Transistor ist, und

die ersten und zweiten Schreibtransistoren p-Kanal-MOS- Transistoren sind.

4. Dynamaische Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Leseverstärker ferner erste und zweite Last-MOS- Transistoren (21, 23) umfaßt.

5. Speichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß der erste Treiber-MOS-Transistor (11) und der erste Last-MOS-Transistor (21) einen ersten CMOS-Inverter bilden, und der zweite Treiber-MOS- Transistor (12) und der zweite Last-MOS-Transistor (23) einen zweiten CMOS-Inverter bilden.

6. Speichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß ein dritter MOS-Transistor (25) zwischen dem einen Strompfad der ersten und zweiten Treiber-MOS-Transistoren (11, 12) des zweiten Leseverstärkers zum Verstärken eines Datensignals und einem Spannungsversorgungsanschluß angeordnet ist.

7. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein erster MOS-Lasttransistor 26, von welchem ein Strompfad mit einem Ausgangsanschluß des zweiten Leseverstärkers verbunden ist, und von welchem ein Gate mit dem anderen Ausgangsanschluß des zweiten Leseverstärkers verbunden ist, und ein zweiter MOS- Lasttransistor (27), von welchem ein Gate und ein Strompfad mit dem anderen Ausgangsanschluß des zweiten Leseverstärkers verbunden sind, eine Stromspiegellast bilden.

8. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß ein dritter MOS-Transistor (25) zwischen einem Strompfad der ersten und zweiten Treiber- MOS-Transistoren (11, 12) des zweiten Leseverstärkers zum Verstärken eines Datensignais und einem Spannungsversorgungsanschluß angeordnet ist.

9. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die ersten und zweiten Treiber-MOS- Transistoren (11, 12) des zweiten Leseverstärkers zum Verstärken eines Dateneingangs-/-ausgangsleitungssignals n-Kanal-MOS-Transistoren sind,

die ersten und zweiten Spaltenauswahltransistoren (7, 8) n-Kanal-MOS-Transistoren sind,

die ersten und zweiten Schreibtransistoren (13, 14) n-Kanal-MOS-Transistoren sind, und

die ersten und zweiten MOS-Lasttransistoren (26, 27) p- Kanal-MOS-Transistoren sind.

10. Speichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die ersten und zweiten Treiber-MOS- Transistoren (11, 12) des zweiten Leseverstärkers zum Verstärken eines Dateneingangs-/-ausgangsleitungssignals n-Kanal-MOS-Transistoren sind,

die ersten und zweiten Schreibtransistoren (13, 14) n-Kanal-MOS-Transistoren sind,

die ersten und zweiten MOS-Lasttransistoren (26, 27) p-Kanal-MOS-Transistoren sind, und

der dritte MOS-Transistor (25) ein n-Kanal-MOS- Transistor ist.

11. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die ersten und zweiten Treiber-MOS- Transistoren (11, 12) des zweiten Leseverstärkers zum Verstärken eines Dateneingangs-/-ausgangsleitungssignals p-Kanal-MOS-Transistoren sind,

die ersten und zweiten Spaltenauswahltransistoren (7, 8) p-Kanal-MOS-Transistoren sind,

die ersten und zweiten Schreibtransistoren (13, 14) p-Kanal-MOS-Transistoren sind, und

die ersten und zweiten MOS-Lasttransistoren (26, 27) n-Kanal-MOS-Transistoren sind.

12. Speichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die ersten und zweiten Treiber-MOS- Transistoren (11, 12) des zweiten Leseverstärkers zum Verstärken eines Dateneingangs-/-ausgangsleitungssignals p-Kanal-MOS-Transistoren sind,

die ersten und zweiten Schreibtransistoren (13, 14) p-Kanal-MOS-Transistoren sind,

die ersten und zweiten MOS-Lasttransistoren (26, 27) n-Kanal-MOS-Transistoren sind, und

der dritte MOS-Transistor (30) ein p-Kanal-MOS- Transistor ist.

13. Dynamische Halbleiterspeichervorrichtung, mit:

einer Vielzahl von Paaren von Bitleitungen, von denen jedes Paar aus ersten und zweiten Bitleitungen (BL, /BL) zum Liefern von Daten an die Vielzahl von Speicherzellen (MC) besteht;

einem ersten Leseverstärker (9, 10, 41), der für jedes der Vielzahl von Paaren von Bitleitungen angeordnet ist, um ein Bitleitungssignal zu verstärken;

einem Paar von Dateneingangs-/-ausgangsleitungen, welches aus ersten und zweiten Dateneingangs-/-ausgangsleitungen (DQ, /DQ) besteht, um Daten von der Vielzahl von Paaren von Bitleitungen zu extrahieren;

einen zweiten Leseverstärker, der für jedes der Vielzahl von Paaren von Bitleitungen angeordnet ist und aus ersten und zweiten Treiber-MOS-Transistoren (11, 12, 42) besteht, von welchen Gates geschaltet sind, mit den ersten und zweiten Bitleitungen (BL, /BL) kreuzgekoppelt zu sein, um Ladungen von den Dateneingangs-/-ausgangsleitungen in einem Datenlesevorgang zu extrahieren, und um Daten von den Bitleitungen zu verstärken und die verstärkten Daten zu den Dateneingangs-/-ausgangsleitungen zu übertragen;

und ersten und zweiten Spaltenauswahltransistoren (7, 8), welche zwischen das Paar von Dateneingangs-/-ausgangsleitungen und den zweiten Leseverstärker eingefügt sind;

gekennzeichnet durch

einen Gateschaltkreis zum Bilden eines ODER-Signals von Signalen von Spaltenauswahlleitungen (CSL);

wobei die ersten und zweiten Spaltenauswahltransistoren mit einem Ausgang des Gatterschaltkreises verbunden sind;

einen ersten Schreibtransistor (13), von welchem ein Strompfad mit der ersten Bitleitung (BL) verbunden ist, und der andere Strompfad mit einem Ausgangsanschluß des zweiten Leseverstärkers (11, 12, 42) verbunden ist, wobei der erste Schreibtransistor in einem Datenschreibvorgang eingeschaltet wird;

einen zweiten Schreibtransistor (14), von welchen ein Strompfad mit der zweiten Bitleitung (/BL) verbunden ist, und der andere Strompfad mit dem anderen Ausgangsanschluß des zweiten Leseverstärkers (11, 12, 42) verbunden ist, wobei der zweite Schreibtransistor in einem Datenschreibvorgang eingeschaltet wird; und Bitleitungspaar-Auswahleinrichtungen (43, 44), welche zwischen den ersten Leseverstärker (9, 10, 41) und den zweiten Leseverstärker (11, 12, 42) eingefügt sind,

worin die Schreibtransistoren in einem Lesemodus aus sind und keine direkte Verbindung zwischen den Bitleitungen und den Ausgängen des zweiten Leseverstärkers in dem Lesemodus vorhanden ist.

14. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungsauswahleinrichtungen (46, 47) zwischen dem ersten Leseverstärker (9, 10, 41) und dem zweiten Leseverstärker (11, 12, 42) eingefügt sind.