DE3780621T2 - Dynamischer ram-speicher. - Google Patents

Dynamischer ram-speicher.

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DE3780621T2 DE8787308853T DE3780621T DE3780621T2 DE 3780621 T2 DE3780621 T2 DE 3780621T2 DE 8787308853 T DE8787308853 T DE 8787308853T DE 3780621 T DE3780621 T DE 3780621T DE 3780621 T2 DE3780621 T2 DE 3780621T2
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Description

  • Die vorliegende Erfindung bezieht sich auf einen dynamischen Speicher mit wahlfreiem Zugriff (im folgenden als DRAM bezeichnet) im allgemeinen. Insbesondere aber nicht ausschließlich bezieht sie sich auf einen CMOS-DRAM, der ein (1/2) VCC-Vorladesystem einsetzt, d. h. ein System des Vorladens von Bitleitungen auf (1/2) VCC durch eine Ausgleichseinrichtung. Sie bezieht sich auch auf ein Verfahren zum Lesen desselben.
  • Ein dynamischer RAM weist im allgemeinen Speicherzellenfeldblöcke auf. Jeder der Blöcke weist eine Mehrzahl von Speicherzellen auf, und jede der Speicherzellen ist durch einen Transistor und einen Kondensator gebildet. Wenn sich das Verhältnis der Kapazität der Bitleitung zu der des Kondensators der Speicherzelle verringert, werden Potentialvariationen der Bitleitung beim Datenlesen so vergrößert, daß die Eingangspotentialdifferenz für einen Leseverstärker vergrößert wird, wodurch eine Lesetätigkeit zuverlässig durchgeführt wird.
  • Die Speicherzellengröße wird jedoch verringert, wenn ein Speicher mit einer größeren Kapazität eingesetzt wird mit einer höheren Integrationsdichte, wodurch sich die Speicherzellenkapazität verringert, während die Zahl der mit einer Bitleitung verbundenen Speicherzellen erhöht wird. Daher wird die Bitleitung in der Länge vergrößert und ihre Kapazität wird vergrößert. Somit kann das Verhältnis der Bitleitungskapazität zu der Speicherzellenkapazität so erhöht werden, daß eine Lesetätigkeit nicht zuverlässig ausgeführt werden kann. Zum Lösen eines solchen Problemes gibt es einen Versuch, eine Bitleitung in eine Mehrzahl von Blöcken zum Verringern des Verhältnisses der Bitleitungskapazität zu der Speicherzellenkapazität zu unterteilen.
  • Fig. 1 zeigt die gesamte Struktur eines herkömmlichen Basis- DRAMs.
  • Es sei Bezug genommen auf Fig. 1, der herkömmliche DRAM weist einen Speicherteil 1 auf, der ein durch eine Mehrzahl von Speicherzellen, die in der Form einer Matrix angeordnet sind, gebildete Speicherzellenfeld, einen Zeilendekoder zum Auswählen einer Zeile aus dem Speicherzellenfeld und einen Spaltendekoder zum Auswählen einer Spalte von dem Speicherzellenfeld aufweist. Als periphere Schaltungen sind eine Takterzeugungsschaltung 2 zum Erzeugen verschiedener Betriebstaktsignale als Reaktion auf ein extern angelegtes Taktsignal , ein Adreßpuffer 3 zum Eintakten von extern angelegten Adreßsignalen A&sub0; bis An als Reaktion auf ein Steuersignal (internes ) von der Takterzeugungsschaltung 2 zum Erzeugen eines internen Adreßsignales und zum Anlegen desselben an den Zeilendekoder und den Spaltendekoder des Speicherteiles 1, ein Dateneingangspuffer 4 zum Empfangen von Eingangsdaten DIN als Reaktion auf ein Steuersignal von der Takterzeugungsschaltung 2 und zum Übertragen derselben zu dem Speicherteil 1 und ein Datenausgangspuffer 5 zum Empfangen der aus dem Speicherteil 1 gelesenen Daten als Reaktion auf ein Steuersignal von der Takterzeugungsschaltung 2 und zum Übertragen von Ausgangsdaten DOUT nach außen vorgesehen.
  • Das Taktsignal wird an einen Anschluß 10 angelegt. Die externen Adreßsignale A&sub0; bis An werden an entsprechende Anschlüsse 11-0 bis 11-n angelegt. Die Eingangsdaten DIN werden an einen Anschluß 12 angelegt. Die Ausgangsdaten DOUT werden von einem Anschluß 13 an das Äußere des DRAM übertragen. Ein Leistungsanschluß 14 zum Empfangen einer Versorgungsspannung VCC und ein Masseanschluß 15, der mit einem Massepotential VSS verbunden ist, sind weiterhin zum Versorgen des DRAMs mit einer Betriebsspannung vorgesehen. Der Speicherteil 1 und die peripheren Schaltungen sind auf einem Halbleiterchip 16 integriert.
  • Fig. 2 zeigt eine exemplarische Struktur des Speicherteiles l des in Fig. 1 gezeigten DRAMs.
  • Es wird Bezug genommen auf Fig. 2, das Speicherzellenfeld ist in acht Speicherzellenfeldblöcke ML&sub1;, ML&sub2;, ML&sub3; und ML&sub4; und MR&sub1;, MR&sub2;, MR&sub3; und MR&sub4; unterteilt. Ein Spaltendekoder ist für vier Speicherzellenfeldblöcke vorgesehen. Es ist nämlich ein Spaltendekoder CL für die linken Speicherzellenfeldblöcke ML&sub1; bis ML&sub4; vorgesehen, und ein anderer Spaltendekoder CR ist für die rechten Speicherzellenfeldblöcke MR&sub1; bis MR&sub4; vorgesehen.
  • Ein gemeinsam benutzter Leseverstärkerblock NSL&sub1; ist zwischen den Speicherzellenblöcken ML&sub1; und ML&sub2; vorgesehen. Entsprechende Bitleitungen der Speicherzellenfeldblöcke ML&sub1; und ML&sub2; sind miteinander durch den gemeinsam benutzten Leseverstärkerblock NSL&sub1; zum Bilden einer Bitleitung verbunden. Ein Leseverstärkerblock PSL&sub1; ist zum Nachweisen und Verstärken von Information auf jeder Bitleitung des Speicherzellenfeldblockes ML&sub1; vorgesehen, und ein Leseverstärker- und I/O-Block PIL&sub1; ist zwischen dem Spaltendekoder CL und dem Speicherzellenfeldblock ML&sub2; zum Erfassen und Verstärken von Information auf jeder Bitleitung des Speicherzellenfeldblockes ML&sub2; vorgesehen.
  • Die Information auf jeder Bitleitung des Speicherzellenfeldblockes ML&sub1; wird erfaßt und verstärkt durch entsprechende Verstärker des Leseverstärkerblockes PSL&sub1; und des gemeinsam benutzten Leseverstärkerblockes NSL&sub1;. Die Information auf jeder Bitleitung des Speicherzellenfeldblockes ML&sub2; wird erfaßt und verstärkt durch entsprechende Verstärker des gemeinsam benutzten Leseverstärkerblockes NSL&sub1; und des Leseverstärker- und I/O-Blockes PIL&sub1;. Eine der Bitleitungen der Speicherzellenfeldblöcke ML&sub1; und ML&sub2; ist mit einem Dateneingangs/ausgangs-bus durch ein I/O-Gatter in dem Leseverstärker- und I/O-Block PIL&sub1; durch den Ausgang des Spaltendekoders CL verbunden.
  • Die verbleibenden Speicherzellenfeldblöcke ML&sub3; und ML&sub4; sind auf eine ähnliche Weise wie die obigen angeordnet. Es ist nämlich ein Leseverstärker- und I/O-Block PIL&sub2; zwischen dem Spaltendekoder CL und dem Speicherzellenfeldblock ML&sub3; vorgesehen, und ein gemeinsam benutzter Leseverstärkerblock NSL&sub2; ist zwischen den Speicherzellenfeldblöcken ML&sub3; und ML&sub4; vorgesehen, während ein Leseverstärkerblock PSL&sub2; auf dem rechten Ende des Speicherzellenfeldblockes ML&sub4; vorgesehen ist.
  • Die rechten Speicherzellenfeldblöcke MR&sub1; bis MR&sub4; sind symmetrisch zu den linken Speicherzellenfeldblöcken ML&sub1; bis ML&sub4; angeordnet. Ein Leseverstärkerblock PSR&sub1; ist für den Speicherzellenfeldblock MR&sub1; vorgesehen, und ein gemeinsam benutzter Leseverstärkerblock NRS&sub1; ist zwischen den Speicherzellenfeldblöcken MR&sub1; und MR&sub2; vorgesehen. Ein Leseverstärker- und I/O- Block PIR&sub1; ist zwischen dem Speicherzellenfeldblock MR&sub2; und dem Spaltendekoder CR vorgesehen. Ein Leseverstärker- und I/O-Block PIR&sub2; ist zwischen dem Spaltendekoder CR und dem Speicherzellenfeldblock MR&sub3; vorgesehen. Ein gemeinsam benutzter Leseverstärkerblock NSR&sub2; ist zwischen den Speicherzellenfeldblöcken MR&sub3; und MR&sub4; vorgesehen, und ein Leseverstärkerblock PSR&sub2; ist auf dem rechten Ende des Speicherzellenfeldblockes MR&sub4; vorgesehen. Der Betrieb eines jeden rechten Blockes ist funktional ähnlich zu dem eines linken Blockes.
  • Ein Zeilendekoder RD ist zum Auswählen einer Wortleitung (einer Zeile) aus den Speicherzellenfeldblöcken ML&sub1; bis ML&sub4; und MR&sub1; bis MR&sub4; vorgesehen.
  • Es wird jetzt die Beschreibung der Struktur eines Bitleitungsteiles gegeben, der durch ein Spaltendekoderausgangssignal ausgewählt wird, d. h. die Struktur eines benachbarten Paares von Speicherzellenfeldblöcken und eines für diese vorgesehenen Leseverstärkers.
  • Fig. 3 stellt die Struktur eines Bitleitungspaares und eines CMOS-Leseverstärkerteiles eines herkömmlichen DRAM dar, wie er z. B. in ISCC Digest of Technical Papers 1984, Seiten 278 bis 279 beschrieben ist. Dieser DRAM setzt eine sogenannte gemeinsam benutzte Leseverstärkerstruktur ein, bei der jede Bitleitung in ein Paar von geteilten Bitleitungen unterteilt ist zum gemeinsamen Benutzen eines Leseverstärkers, wobei ein geteiltes Bitleitungspaar auf beiden Seiten desselben vorgesehen ist. Obwohl die Transistoren der Speicherzellen durch P- Kanal-FETs gebildet sind, und der gemeinsam benutzte Leseverstärker durch P-Kanal-FET gebildet ist, und die Leseverstärker an beiden Enden durch N-Kanal-FETs gebildet sind in der in der oben erwähnten Literaturstelle beschriebenen Struktur, sind solche FETs im Leitungstyps umgedreht, und der Betrieb wird etwas in Fig. 3 vereinfacht zur Erleichterung der Darstellung und des Vergleiches.
  • Es wird Bezug genommen auf Fig. 3, die Symbole MCBj1 und MCBj2 zeigen Speicherzellenfeldblöcke an, von denen jeder einer Mehrzahl von Wortleitungen, eine Mehrzahl von unterteilten Bitleitungspaaren, Speicherzellen, Potentialdifferenzverstärkungseinrichtungen und Ausgleichseinrichtungen aufweist. Die gefaltete Bitleitungen bildende Bitleitungen sind in Bitleitungspaare BLLj, und BLRj, entsprechend unterteilt. Über Kreuz verbundene FETs Qj1 und Qj2 bilden einen N-Kanal-Leseverstärker (Potentialdifferenzverstärkungseinrichtung) NSAj, der von den Speicherzellenfeldblöcken MCBj1 und MCBj2 gemeinsam benutzt wird. Entsprechend sind über Kreuz verbundene FETs Qj5, Qj6 und Qj7, Qj8 geeignet zum Bilden von P-Kanal-Leseverstärkern (Potentialdifferenzverstärkungseinrichtung) PSAjL bzw. PSAjR. Die Sources der FETs Qj1 und Qj2 sind gemeinsam mit dem Drain eines FET Qn verbunden, dessen Gate und Source mit einem N-Kanal-Leseverstärkertreibersignal SN bzw. mit einem Massepotential VSS verbunden sind. Die Sources der FETs Qj5, Qj6 und Qj7, Qj8 sind gemeinsam mit den Drains der FETs QPL bzw. QPR verbunden, während das Gate und die Source des FET QPL mit einem P-Kanal-Leseverstärkertreibersignal SPL bzw. einer Versorgungsspannung VCC verbunden sind, und das Gate und die Source des FET QPR sind mit einem P-Kanal-Leseverstärkertreibersignal SPR bzw. einer Versorgungsspannung VCC verbunden.
  • Der P-Kanal-Leseverstärker PSAjL ist mit den geteilten Bitleitungen BLLj und verbunden, und der P-Kanal-Leseverstärker PSAjR ist mit den geteilten Bitleitungen BLRj und verbunden. Übertragungsgate-FETs Qj11 und Qj12 sind zwischen den geteilten Bitleitungen BLLj und und dem N-Kanal-Leseverstärker NSAj, während Übertragungsgate-FETs Qij13 und Qij14 zwischen den geteilten Bitleitungen BLRj und und dem N- Kanal-Leseverstärker NSAj vorgesehen sind. Die Gates der FETs Qij11, Qij12 und Qij13, Qij14 empfangen die Übertragungssignale SL bzw. SR. FETs Qij9 und Qij10 sind zum Ausgleichen der geteilten Bitleitungspaare BLLj, bzw. BLRj, vorgesehen, und deren Gates empfangen Ausgleichssignale EQ.
  • Die geteilten Bitleitungen BLj und sind mit Busleitungen BU bzw. BU über Spaltengatter-FETs Qj15 und Qj16 verbunden, deren Gates mit einem Spaltenauswahlssignal Yj verbunden sind. Obwohl eine Mehrzahl von Speicherzellen im allgemeinen mit solchen geteilten Bitleitungen gemäß der Speicherkapazität verbunden ist, ist zur Einfachheit eine Speicherzelle MCij dargestellt, die mit der geteilten Bitleitung BLLj in Fig. 3 verbunden ist. Die Speicherzelle MCij ist durch einen Kondensator Cij und einen FET Qij gebildet, und das Gate des FET FQij ist mit einer Wortleitung WLi verbunden. Eine Elektrode des Kondensators Cij ist mit einem Speicherzellenplattenpotential VSG verbunden.
  • Die Beschreibung wird jetzt von einem Betrieb der in Fig. 3 gezeigten CMOS-Leseverstärkerstruktur gegebenen für den Fall, daß ein Wert "1", der in dem Kondensator Cij der Speicherzelle MCij gespeichert ist, gelesen wird, wobei Bezug genommen wird auf Fig. 4, die ein Betriebssignalverlaufsdiagramm zeigt.
  • Der DRAM geht in den aktivierten Zustand bei der fallenden Kante eines externen -Signal (im folgenden als Ext. - Signal bezeichnet) über, wie in Fig. 4 gezeigt. In diesem aktivierten Zustand ist ein externes Zeilenadreßsignal im Inneren des Chips bei der fallenden Kante des Ext. -Signal gelatcht. Dann geht das Ausgleichssignal EQ und das Übertragungssignal SR auf die niedrigen Pegel über zum Stoppen der Ausgleichung der unterteilten Bitleitungen BLLj, und BLRj, , während die unterteilten Bitleitungen BLRj und von dem N-Kanal-Leseverstärker NSA getrennt werden. Zu diesem Zeitpunkt wird das Übertragungssignal SL auf hohem Pegel gehalten.
  • Dann geht ein Potential einer Wortleitung, die als Reaktion auf das in dem Chipinneren gelatchte Zeilenadreßsignal gewählt ist, auf den hohen Pegel. Es wird hier angenommen, daß die Wortleitung WLi der Fig. 3 gewählt wird. Wenn das Potential der Wortleitung WLi somit hochgeht, geht der FET Qij in eine EIN- Zustand, so daß die in dem Kondensator Cij gespeicherte Ladung auf die unterteilte Bitleitung BLLj übertragen wird, wodurch das Potential der unterteilten Bitleitung BLLj den Pegel überschreitet, auf den es ausgeglichen ist, d. h. (VCC-VSS)/2. Dann gehen die Leseverstärkertreibersignale SN und SPL auf den hohen bzw. niedrigen Pegel, wodurch die FETs QN und QPL so eingeschaltet werden, daß der N-Kanal-Leseverstärker NSAj und der P-Kanal-Leseverstärker PSAjL zum Verstärken der Potentialdifferenz zwischen den geteilten Bitleitungen BLLj und tätig werden.
  • Dann geht das Übertragungssignal SR wieder auf hoch, so daß die Potentiale der unterteilten Bitleitungen BLLj und auf die geteilten Bitleitungen BLRj und übertragen werden. Als Resultat gehen die Potentiale auf den unterteilten Bitleitungen BLRj und auf hoch bzw. niedrig. Dann geht das Leseverstärkertreibersignal SPR auf niedrig, und der FET QPR geht in einen EIN-Zustand, daß der P-Kanal-Leseverstärker PSAjR tätig wird, wodurch das Potential auf der geteilten Bitleitung BLRj auf einen höheren Pegel angehoben wird. Dann geht das Spaltenauswahlsignal Yj hoch, so daß die Potentiale der geteilten Bitleitungen BLRj und auf die Busleitungen BU und übertragen werden, wodurch der in dem Kondensator Cij der Speicherzelle MCij gespeicherte Wert "1" ausgelesen ist.
  • Wenn das Ext. -Signal hochgeht, so daß der DRAM in einen inaktiven Zustand geht, geht das Potential auf der ausgewählten Wortleitung WLi herunter, und der FET Qij in der Speicherzelle MCij geht in einen AUS-Zustand. Dann geht das Leseverstärkertreibersignal SN auf einen niedrigen Pegel, und die Signale SPL und SPR gehen auf hohe Pegel. Weiterhin gehen die Ausgleichssignale EQ und die Übertragungssignale SL und SR auf hohe Pegel, wodurch die geteilten Bitleitungen BLLj, und BLRj und so ausgeglichen werden, daß sich die entsprechenden Potentiale davon auf dem Pegel von (VCC-VSS)/2 ausgleichen, während die gepaarten geteilten Bitleitungen miteinander zu der gleichen Zeit verbunden sind.
  • Die zuvor erwähnten verschiedenen Steuersignale werden durch Schaltung wie in Fig. 5 gezeigt, erzeugt. Eine Beschreibung wird jetzt über die Struktur einer jeden Steuersignalerzeugungsschaltung gegeben.
  • Das Ausgleichssignal EQ wird durch eine Verzögerungsschaltung 51 zum Verzögern des Taktsignales um eine vorbestimmte Zeitdauer t&sub2; und einen Ausgleichssignalgenerator 52 erzeugt, der durch einen Puffer zum Impulsformen der Wellenform eines Ausgangssignales von der Verzögerungsschaltung 51 und zum Ausgeben derselben gebildet ist.
  • Ein Wortleitungstreibersignal WLi wird durch einen Zeilendekoder 53 erzeugt. Der Zeilendekoder 53 dekodiert eine interne Zeilenadresse von einem Adreßpuffer 54 zum Empfangen einer externen Adresse und zum Erzeugen einer internen Adresse zum Auswählen einer Wortleitung WLi, wodurch bewirkt wird, daß das Potential auf der ausgewählten Wortleitung als Reaktion auf ein Signal von einer Verzögerungsschaltung 55 zum Verzögern des Taktsignales RAS um eine Zeitdauer t&sub3; ansteigt. Das NMOS-Leseverstärkertreibersignal SN wird durch eine Verzögerungsschaltung 56 zum Verzögern des Wortleitungstreibersignales WLi um eine Zeitdauer t&sub4; und zum Ausgeben desselben und durch einen NMOS-Leseverstärkertreibersignalgenerator 57 erzeugt, der durch einen Puffer zum Impulsformen der Wellenform eines Ausgangssignales von der Verzögerungsschaltung 56 und zum Ausgeben desselben gebildet wird.
  • Das Übertragungssignal SL wird durch einen linken Übertragungssignalgenerator 60 erzeugt, der als Reaktion auf ein Blockauswahlsignal von dem Adreßpuffer 54 zum Erzeugen eines Signales aktiviert wird, das als Reaktion auf ein Signal von einer Verzögerungsschaltung 58 zum Verzögern des Taktsignales RAS um eine Zeitdauer t&sub1; fällt, während es als Reaktion auf das Ausgangssignal von einer Verzögerungsschaltung 59 zum Verzögern des NMOS-Leseverstärkertreibersignales SN um eine Zeitdauer t&sub6; steigt.
  • Das Übertragungssignal SR wird durch einen rechten Übertragungssignalgenerator 61 erzeugt, der als Reaktion auf ein Blockauswahlsignal von dem Adreßpuffer 54 zum Erzeugen eines Signales aktiviert wird, das als Reaktion auf das Ausgangssignal von der Verzögerungsschaltung 58 fällt, während es als Reaktion auf das Ausgangssignal von der Verzögerungsschaltung 59 steigt.
  • Das PMOS-Leseverstärkertreibersignal SPL wird durch eine linke PMOS-Leseverstärkertreiberschaltung 64 erzeugt, die als Reaktion auf eine Blockauswahladresse von dem Adreßpuffer 54 zum Erzeugen eines Signales aktiviert wird, das auf niedrig geht als Reaktion von entweder dem Ausgangssignal von einer Verzögerungsschaltung 62 zum Verzögern des Leseverstärkertreibersignales SN um eine Zeitdauer t&sub5; oder auf ein Ausgangssignal von einer Verzögerungsschaltung 63 zum Verzögern des Leseverstärkertreibersignales SN um eine Zeitdauer t&sub7;.
  • Das PMOS-Leseverstärkertreibersignal SPR wird durch eine rechte PMOS-Leseverstärkeraktivierungsschaltung 65 erzeugt, die durch eine Blockauswahladresse von dem Adreßpuffer 54 zum Erzeugen eines Signales aktiviert wird, das als Reaktion auf entweder das Ausgangssignal von der Verzögerungsschaltung 62 oder 63 fällt.
  • Der Zeitpunkt des Fallens der Leseverstärkertreibersignale SPL und SPR wird durch die Blockauswahladresse bestimmt.
  • Das Spaltenauswahlsignal Yj wird durch einen Spaltendekoder 67 erzeugt. Der Spaltendekoder 67 dekodiert eine Spaltenadresse von dem Adreßpuffer 54 zum Erzeugen eines Signales Yj, das als Reaktion auf das Ausgangssignal einer Verzögerungsschaltung 66 zum Verzögern des NMOS-Leseverstärkertreibersignales SN um eine Zeitdauer t&sub8; zum Auswählen eines Paares von Bitleitungen und Verbindungen dergleichen mit den Dateneingangs/ausgangsbussen BU und BU steigt.
  • Wenn die Wortleitung WLi in dem linken Block in dem herkömmlichen dynamischen Speicher mit direkten Zugriff, der hier zuvor beschrieben ist, ausgewählt wird, wird der in der Speicherzelle gespeicherte Wert zuerst auf die geteilten Bitleitungen BLLj und ausgelesen und dann zu den geteilten Bitleitungen BLRj und übertragen. Da auf der anderen Seite die linken und rechten geteilten Bitleitungspaare BLLj, , BLRj, durch die gleichen Signale EQ ausgeglichen werden, wird das Ausgleichen dieser geteilten Bitleitungspaare gleichzeitig gestoppt. Wenn folglich eine Wortleitung in dem linken Speicherblock ausgewählt wird, gehen die geteilten Bitleitungen BLRj und auf der rechten Seite in einen elektrisch floatenden Zustand, nachdem das Ausgleichssignal EQ heruntergeht, wobei sie in einen solchem Zustand gehalten werden, bis das Übertragungssignal SR wieder hoch geht. Solch ein Intervall beträgt im allgemeinen 5 bis 15 nsec. In diesem Intervall führen die geteilten Bitleitungen BLLj und der linken Seite eine Lesetätigkeit durch. Während der Lesetätigkeit wird eine geteilten Bitleitungen BLLj und , d. h. in diesem Fall, auf das Massepotential VSS entladen, während die andere, d. h. BLLj in diesem Fall auf das Versorgungspotential VCC aufgeladen wird. Ein solcher Lesebetrieb wird gleichzeitig in einer Zahl von geteilten Bitleitungspaaren durchgeführt, die mit Speicherzellen gekoppelt sind, die mit der ausgewählten Wortleitung WLi verbunden sind, wobei die Pegel des Massepotentiales VSS und des Versorgungspotentiales VCC zum Verursachen von Rauschen variieren. Die geteilten Bitleitungen BLRj und auf der rechten Seite sind in floatenden Zuständen zu dieser Zeit, wenn solches Rauschen verursacht wird, wobei sie einer Potentialabweichung durch solches Rauschen unterliegen.
  • Wenn die geteilten Bitleitungen BLRj und durch Rauschen in eine Richtung entgegengesetzt zu den Potentialen beeinflußt werden, die ursprünglich bewirkt wurden, dauert es eine Zeit zum Entladen und Laden der geteilten Bitleitungen BLRj bzw. BLRj, wodurch die Lesezeit um Δt im Vergleich mit dem Fall erhöht wird, in dem solches Rauschen nicht erzeugt wird, wodurch die Zugriffszeit verzögert wird.
  • Ein Verfahren zum Ausgleichen eines Bitleitungspaares ist in dem US-Patent 4397003 für Bilson u. a. zum Beispiel beschrieben. Dieser Stand der Technik zieht jedoch kein unterteiltes Bitleitungspaar oder an dem unterteilten Bitleitungspaar anliegendes Rauschen in Betracht.
  • Als relevanter Stand der Technik für den Hintergrund werden die US-Patentanmeldungen mit den Seriennummern 014837, 020192 und 027536 von dem gleichen Anmelder erwähnt. Jede von diesen offenbart einen DRAN mit einer geteilten Leitungspaarstruktur und der gleichen Zeitabfolge, wie gerade beschrieben wurde.
  • Andere dynamische Speicher mit Direktzugriff nach dem Stand der Technik, die eine Vielfachblockstruktur aufweisen und denen auf Speicherzellen über eine Mehrzahl von verbindbaren geteilten Bitleitungen zugegriffen wird, sind offenbart in: Europäische Patentanmeldung 0185572; Europäische Patentanmeldung 0145106; US-Patent 4122546 und IBM Technical Disclosure Bulletin, Band 22, Nr. 8B, Januar 1980, Seiten 3738 bis 3739, New York, USA, LArzubi u. a. "Bit Line Cascading In Semiconductor Storage Chips".
  • Dynamische Speicher mit Direktzugriff gemäß dieser Erfindung und Speicher, wie sie oben unter Bezugnahme auf die Figuren f1 bis 5 beschrieben sind oder wie sie in anderem Stand der Technik offenbart sind und insbesondere in der Europäischen Patentanmeldung 0185572 offenbart sind, haben die folgenden Merkmale gemeinsam:
  • Eine Mehrzahl von Speicherzellen;
  • Eine Mehrzahl von Wortleitungen, die jeweils mit einer entsprechenden Zeile der Speicherzellen verbunden sind;
  • Eine Mehrzahl von paarigen Bitleitungen, die jeweils mit einer entsprechenden Spalte der Speicherzellen verbunden sind, wobei jedes Paar von Bitleitungen in eine Mehrzahl von Abschnitten unterteilt ist von denen jeder ein Paar von Bitleitungsabschnitten aufweist;
  • Eine Verstärkungseinrichtung, die für jeden Abschnitt zum Erfassen und Verstärken einer Differenz der Potentiale der entsprechenden Bitleitungsabschnitte vorgesehen ist;
  • Eine Ausgleichseinrichtung, die für jeden Abschnitt zum Ausgleichen der Potentiale der entsprechenden Bitleitungsabschnitte vorgesehen ist;
  • Eine Schalteinrichtung, die zum Zusammenkoppeln der Mehrzahl von Abschnitten von jedem Paar von Bitleitungen und zum Verbinden eines jeden Paares von Bitleitungen mit einem Ausleseausgang des Speichers ausgelegt ist; und eine Zeitsteuereinrichtung zum Steuern der Tätigkeiten der Ausgleichseinrichtung, der Verstärkungseinrichtung und der Schalteinrichtung. Die vorliegende Erfindung dient zum Vorsehen eines dynamischen Speichers mit Direktzugriff, der einen Hochgeschwindigkeitsbetrieb durchführen kann, und in dem insbesondere der Auslesezugriff verbessert ist.
  • Nun ist es gefunden worden, daß in dynamischen Speichern mit Direktzugriff, die die gerade beschriebene gemeinsame Struktur aufweisen, die Zeit, die zum Durchführen der Lesetätigkeit für jeden Abschnitt eines jeden Paares von Bitleitungen nötig ist, ungebührlich verlängert ist durch einen Grund, das folgendes verhindern des Ausgleichens der Potentiale die Potentiale vor dem entsprechenden Beginn der Lesetätigkeit in jedem Abschnitt unausgeglichen werden. In der anfänglichen Zeitdauer, während der eine Nachweis- und Verstärkungstätigkeit durchgeführt wird in einem Abschnitt eines Paares von Bitleitungen, wird gemeinhin ein Rauschsignal in dem einen oder mehreren anderen Abschnitten des Paares von Bitleitungen induziert, die benachbart oder nahezu benachbart zu dem einen Abschnitt sind. Während dieser anfänglichen Zeitdauer tritt es auf, daß Ladungsströme fließen und ein Übersprechsignal in diesen benachbarten oder nahezu benachbarten Abschnitten induziert wird, die auf einem floatenden Potential sind. Wie folgt, wird eine Lösung vorgesehen.
  • Gemäß der vorliegenden Erfindung ist ein dynamischer Speicher mit wahlfreiem Zugriff vorgesehen, der die gerade beschriebene gemeinsame Struktur aufweist, wobei der dynamische Speicher mit wahlfreiem Zugriff dadurch gekennzeichnet ist, daß die Zeitsteuereinrichtung so zum Steuern der Tätigkeit der Verstärkungseinrichtung und der Ausgleichseinrichtung betreibbar ist, daß die Verstärkungseinrichtung eines Abschnittes eines Bitleitungspaares zum Erfassen und Verstärken der Differenz der Potentiale der entsprechenden Bitleitungsabschnitte davon aktiviert wird, während die Ausgleichseinrichtung der anderen Abschnitte so tätig ist, daß die Potentiale der entsprechenden Bitleitungsabschnitte gleichgehalten werden.
  • Da bei dem oben genannten Speicher die Potentiale gleichgehalten werden in den anderen Abschnitten, bewirkt der Effekt der ladenden Ströme, die in dem einen Abschnitt fließen, kein Ungleichgewicht der Potentiale in diesem anderen Abschnitt. Wenn folglich dieser andere Abschnitt eingekoppelt wird und das Erfassen und Verstärken durchgeführt wird, kann ein stabiler Zustand schneller erreicht werden, wodurch sich die Zugriffszeit reduziert, die notwendigerweise zum Lesen der in dem Speicher gespeicherten Daten benötigt wird.
  • Bei der unten beschriebenen bevorzugten Ausführungsform wird der Potentialausgleich in diesem anderen Abschnitt verhindert zum unmittelbar Vorangehen seiner Kopplung und der Erfassungs- und Verstärkungstätigkeiten, die darin durchgeführt werden. Dies reduziert effektiv die Zeitdauer, während der dieser Abschnitt floatet, und minimiert somit das Zeitintervall, währenddessen er auf externes Rauschen reagieren kann.
  • Es wird hier noch die Europäische Patentanmeldung 0071245 erwähnt. Diese beschreibt auch einen Speicher, in dem Ausgleichstätigkeiten zu verschiedenen Zeiten während eines Auslesezyklus durchgeführt werden. Bei der beschriebenen Anordnung sind die Ausgleichsschaltungen, eine in jedem einer Mehrzahl von parallelen Paaren von Bitleitungen, nicht alle zusammen aktiviert, sondern sie sind in einem verzögerten Zeitablauf aktiviert. Als Resultat wird das Rauschen, das durch den Fluß von Ladungs-/Entladungsströmen in den Paaren von Bitleitungen während des Ausgleichens erzeugt wird, in der Zeit verteilt und ist wesentlich im Spitzenwert reduziert. Dieses muß mit dem gerade definierten Speicher verglichen werden, der vorgesehen ist zum Reduzieren des Rauschens, das induziert wird, während ein Abschnitt eines jeden Paares von Bitleitungen geladen/entladen wird während des Erfassens und Verstärkens. Bei den unten beschriebenen Ausführungsformen wird das Aufrechterhalten der Potentialausgleichung zu verschiedenen Zeiten für jeden Abschnitt eines jeden Bitleitungspaares gestoppt in Abhängigkeit davon, wann jeder Abschnitt eingekoppelt wird und die Erfassungs- und Verstärkungstätigkeiten darin durchgeführt werden.
  • Dieser Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden offensichtlicher aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung, wenn sie in Zusammenhang mit den begleitenden Zeichnungen genommen wird.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1 stellt schematisch die gesamte Struktur eines herkömmlichen DRAM dar;
  • Fig. 2 stellt schematisch die Struktur eines Speicherteiles des herkömmlichen DRAM dar;
  • Fig. 3 stellt speziell die Struktur eines Bitleitungsteiles eines Speicherzellenfeldes des herkömmlichen DRAM dar;
  • Fig. 4 ist ein Wellenformdiagramm, das die Erfassungstätigkeit des herkömmlichen DRAM zeigt;
  • Fig. 5 stellt die Struktur der entsprechenden Steuersignalerzeugungsschaltungen des herkömmlichen DRAM dar;
  • Fig. 6 stellt die Struktur eines Bitleitungsteiles eines Speicherzellenfeldes eines DRAM gemäß einer Ausführungsform der vorliegenden Erfindung dar;
  • Fig. 7 ist ein Wellenformdiagramm, das eine Erfassungstätigkeit des in Fig. 6 gezeigten DRAM zeigt;
  • Fig. 8 ist ein Blockschaltbild, das Schaltungen zum Erzeugen von Signalen zum Steuern der Tätigkeit des in Fig. 6 gezeigten DRAM zeigt;
  • Fig. 9 stellt die Struktur eines Bitleitungsteiles eines Speicherzellenfeldes eines DRAM gemäß einer anderen Ausführungsform der vorliegenden Erfindung dar;
  • Fig. 10 ist ein Wellenformdiagramm, das eine Erfassungstätigkeit der in Fig. 9 gezeigten DRAM zeigt;
  • Fig. 11 ist ein Blockschaltbild, das Schaltungen zum Erzeugen von Steuersignalen zum Steuern der Tätigkeit des in Fig. 9 gezeigten DRAM zeigt; und
  • Fig. 12 stellt die Struktur eines Bitleitungsteiles eines Speicherzellenfeldes eines DRAMs nach einer noch anderen Ausführungsform der vorliegenden Erfindung dar.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Eine Beschreibung wird jetzt von den Ausführungsformen der vorliegenden Erfindung unter Bezug auf die begleitenden Zeichnungen gegeben.
  • Fig. 6 ist stellt die Struktur eines CMOS-Leseverstärkerteiles und einer gepaarten Bitleitung eines dynamischen Speichers mit Direktzugriff gemäß einer Ausführungsform der vorliegenden Erfindung dar. Es wird Bezug genommen auf Fig. 6, ein Bitleitungspaar, das ein gefaltetes Bitleitungspaar bildet, ist in Bitleitungspaare BLLj, und BLRj, durch Übertragungsgate -FETs (Schalteinrichtung) Qj11, Qj12 und Qj13, Qj14 unterteilt. Das Bitleitungspaar ist nämlich in zwei Bitleitungspaare unterteilt. Ein N-Kanal-Leseverstärker NSAj ist durch über Kreuz gekoppelte FETs Qj1 und Qj2 gebildet, und P-Kanal-Leseverstärker PSAjL und PSAjR sind durch über Kreuz gekoppelte FETs Qj5, Qj6 bzw. Qj7, Qj8 gebildet. Die Sources der FETs Qj1 und Qj2 sind gemeinsam mit dem Drain eines FET QN verbunden, dessen Gate und Source wiederum mit einem N-Kanal-Leseverstärkertreibersignal SN bzw. einem Massepotential VSS verbunden sind. Die Sources der FETs Qj5, Qj6 und Qj7, Qj8 sind gemeinsam mit den Drains von FETs QPL bzw. QPR verbunden, während das Gate und die Source des FET QPL zum Empfangen eines P-Kanal- Leseverstärkertreibersignales SPL bzw. eines Versorgungspotentiales VCC verbunden sind, und das Gate und die Source des FET QPR zum Empfangen eines P-Kanal-Leseverstärkertreibersignales SPR und eines Versorgungspotentiales VCC verbunden sind.
  • Der P-Kanal-Leseverstärker PSAjL ist für das geteilte Bitleitungspaar BLLj und vorgesehen, während der P-Kanal- Leseverstärker PSAjR für das geteilte Bitleitungspaar BLRj und vorgesehen ist. Übertragungsgate-FETs Qj11 und Qj12 sind zwischen den geteilten Bitleitungen BLLj und und dem N- Kanal-Leseverstärker NSAj vorgesehen, während Übertragungsgate- FETs Qj13 und Qj14 zwischen den geteilten Bitleitungen BLRj und und dem N-Kanal-Leseverstärker NSAj vor gesehen sind. Übertragungssignale SL und SR werden an die Gates der FETs Qj11, Qj12 bzw. Qj13, Q&sub1;&sub4; angelegt. FETs Qj9 und Qj10 sind zum Ausgleichen der Bitleitungspaare BLLj, bzw. BLRj, ausgelegt, und ihre Gates sind mit Ausgleichssignalen EQL bzw. EQR verbunden. Die geteilten Bitleitungen BLRj und sind mit Busleitungen BU und über Spaltengate-FETs Qj15 und Qj16 verbunden, deren Gates mit einem Spaltenauswahlsignal Yj verbunden sind. Obwohl eine Mehrzahl von Speicherzellen mit den geteilten Bitleitungen gemäß der Speicherkapazität verbunden sind, ist der Einfachheit halber eine Speicherzelle MCij dargestellt, die mit der geteilten Bitleitung BLLj in Fig. 6 verbunden ist. Die Speicherzelle MCij ist durch einen Kondensator Cij und einen FET Qij gebildet, während das Gate des FET Qj mit einer Wortleitung WLi verbunden ist. Eine Elektrode des Kondensators Cj ist mit einem Speicherzellenplattenpotential VSG verbunden.
  • Es wird jetzt eine Beschreibung der Tätigkeit des in Fig. 6 gezeigten CMOS-Leseverstärkerteiles gegeben für den Fall, daß der Wert "1", der in dem Kondensator Cij der Speicherzelle MCij gespeichert ist, gelesen wird, wobei Bezug genommen wird auf Fig. 7, die ein Betriebswellenformdiagramm zeigt.
  • Der DRAM geht in einen aktivierten Zustand bei der fallenden Kante eines Ext. -Signal, wie in Fig. 7 gezeigt ist. In diesem aktivierten Zustand ist ein externes Zeilenadreßsignal in dem Chipinneren auf der fallenden Kante des Ext. - Signales gelatcht. Dann gehen das Ausgleichssignal EQL und das Übertragungssignal SR auf niedrige Pegel und zum Stoppen des Ausgleichens der geteilten Bitleitungen BLLj und , während die geteilten Bitleitungen BLRj und von dem N-Kanal-Leseverstärker NSAj getrennt sind. Das Übertragungssignal SL und das Ausgleichssignal EQR werden zu dieser Zeit auf hohen Pegeln gehalten.
  • Dann geht ein Potential einer Wortleitung, die als Reaktion auf das im Chipinneren gelatchten Zeilenadreßsignal ausgewählt ist, auf einen hohen Pegel. Es sei angenommen, daß die Wortleitung WLi in Fig. 6 ausgewählt wird. Wenn das Potential der Wortleitung WLi somit hochgeht, geht der FET Qij in der Speicherzelle MCij in einen EIN-Zustand, so daß die in dem Kondensator Cij gespeicherte Ladung zu der geteilten Bitleitung BLLj übertragen wird, wodurch das Potential der geteilten Bitleitung BLLj den ausgeglichenen Pegel, d. h. (VCC-VSS)/2 übersteigt. Dann gehen die Leseverstärkertreibersignale SN und SPL auf einen hohen bzw. einen niedrigen Pegel, wodurch die FETs QN und QPL in den EIN-Zustand gehen, so daß der N-Kanal-Leseverstärker NSAj und der P-Kanal-Leseverstärker PSAjL tätig werden zum Verstärken der Potentialdifferenz zwischen den gepaarten geteilten Bitleitungen BLLj und . Obwohl zu dieser Zeit Rauschen erzeugt wird, wie oben unter Bezugnahme auf den Stand der Technik beschrieben wurde, wird keine Potentialdifferenz in das geteilte Bitleitungspaar BLRj und auf der rechten Seite eingeführt, da dieselben kontinuierlich ausgeglichen werden, wie in Fig. 7 gezeigt ist.
  • Dann geht das Ausgleichssignal EQR auf einen niedrigen Pegel zum Anhalten des Ausgleichens der gepaarten geteilten Bitleitungen BLRj und . Weiterhin geht das Übertragungssignal SR wieder hoch, so daß die Potentiale auf den geteilten Bitleitungen BLLj und zu den geteilten Bitleitungen BLRj bzw. übertragen werden. Als Resultat gehen die Potentiale der geteilten Bitleitungen BLRj und nach oben bzw. nach unten. Dann geht das Leseverstärkertreibersignal SPR nach unten, und der FET QPR geht in einen EIN-Zustand, so daß der P-Kanal-Leseverstärker PSAjR tätig wird zum Heben des Potentiales auf der geteilten Bitleitung BLRj auf einen höheren Pegel. Dann geht das Spaltenauswahlsignal Yj hoch, und die Potentiale auf den geteilten Bitleitungen BLRj und werden zu den Busleitungen BU und BU übertragen, wodurch der in dem Kondensator Cij der Speicherzelle MCij gespeicherte Wert "1" ausgelesen ist.
  • Wenn das Ext. -Signal hochgeht, so daß der DRAM in einen inaktivierten Zustand geht, geht das Potential auf der ausgewählten Wortleitung WLi nach unten, und der FET Qij geht in einen AUS-Zustand. Dann geht das Leseverstärkertreibersignal SN auf einen niedrigen Pegel, und die Signale SPL und SPR gehen auf hohe Pegel. Weiterhin gehen die Ausgleichssignale EQL und EQR und die Übertragungssignale SL und SR auf hohe Pegel, wodurch die geteilten Bitleitungen BLLj, und BLRj, ausgeglichen werden und die entsprechenden Potentiale darauf auf einen Pegel von (VCC-VSS)/2 gemittelt werden, während die geteilten Bitleitungen zur gleichen Zeit miteinander verbunden sind.
  • Fig. 8 zeigt die Struktur der Schaltungen zum Erzeugen der Steuersignale, wie sie in Fig. 6 und 7 gezeigt sind. Es wird Bezug genommen auf Fig. 8, die Beschreibung wird jetzt für die Schaltungen zum Erzeugen der Steuersignale gegeben.
  • Ein Wortleitungstreibersignal WLi wird durch einen Zeilendekoder 53 erzeugt. Dieser Zeilendekoder 53 dekodiert eine Zeilenadresse von einem Adreßpuffer 54 und läßt das Potential einer ausgewählten Wortleitung als Reaktion auf das Ausgangssignal einer Verzögerungsschaltung 71 ansteigen. Die Verzögerungsschaltung 71 verzögert das Taktsignal RAS um eine Zeit t&sub3; und gibt dasselbe aus. Somit steigt das Wortleitungstreibersignal WLi nach dem Ablauf der Zeit t&sub3; vom Fallen des Taktsignales .
  • Das NMOS-Leseverstärkertreibersignal SN wird durch eine Leserverstärkeraktivierungsschaltung 72 erzeugt. Die Leseverstärkeraktivierungsschaltung 72 ist durch einen Puffer gebildet, der ein Ausgangssignal von einer Verzögerungsschaltung 73 zum Verzögern des Wortleitungstreibersignales WLi um eine Zeit t&sub4; empfängt, um eine Impulsformung der Wellenform davon durchzuführen. Somit steigt das Leseverstärkertreibersignal SN nach einem Ablauf der Zeit t&sub4; von dem Anstieg des Wortleitungstreibersignales WLi.
  • Das Ausgleichssignal EQL wird durch eine linke Bitleitungsausgleichsschaltung 74 erzeugt. Die linke Bitleitungsausgleichsschaltung 74 wird durch eine Blockauswahladresse (oder Zeilenadresse) von einem Adreßpuffer 54 zum Erzeugen eines Signales aktiviert, das in einen inaktivierten Zustand ("L"-Pegel) als Reaktion von einem Ausgangssignal von entweder einer Verzögerungsschaltung 75 oder 76 annimmt. Die Verzögerungsschaltung 75 verzögert das Taktsignal um eine Zeit t&sub2;, um es auszugeben. Die Verzögerungsschaltung 76 verzögert das Leseverstärkertreibersignal SN um eine Zeit t&sub9;, um es auszugeben. Die linke Bitleitungsausgleichsschaltung 74 erzeugt ein Signal zum Stoppen des Ausgleichens (Signal des "L"-Pegels) als Reaktion auf das Ausgangssignal der Verzögerungsschaltung 75, wenn eine Zeilenadresse eine Wortleitung in einem linken Speicherblock bezeichnet, während andererseits ein Signal zum Stoppen des Ausgleichens als Reaktion auf das Ausgangssignal der Verzögerungsschaltung 76 erzeugt wird.
  • Das Ausgleichssignal EQR wird durch eine rechte Bitleitungsausgleichsschaltung 77 erzeugt. Die rechte Bitleitungsausgleichsschaltung 77 ist ähnlich in der Struktur zu der linken Bitleitungsausgleichsschaltung 74 und erzeugt ein Signal, das einen inaktivierten Zustand ("L"-Pegel) als Reaktion von einem Ausgangssignal von entweder der Verzögerungsschaltung 75 oder 76 und einer Zeilenadresse (Blockauswahladresse) annimmt.
  • Das Übertragungssignal SL wird durch eine linke Übertragungssignalerzeugungsschaltung 78 erzeugt. Die linke Übertragungssignalerzeugungsschaltung 78 wird auf der Basis eines Zeilenadreßsignales aktiviert zum Erzeugen eines Signales, das als Reaktion auf ein Ausgangssignal von einer Verzögerungsschaltung 79 fällt, während es als Reaktion auf ein Ausgangssignal von einer Verzögerungsschaltung 80 ansteigt. Die Verzögerungsschaltung 79 verzögert das Taktsignal RAS um eine Zeit t&sub1;, um dasselbe auszugeben. Die Verzögerungsschaltung 80 verzögert das Leseverstärkertreibersignal SN um eine Zeit t&sub6;, um dasselbe auszugeben. Die linke Übertragungssignalerzeugungsschaltung 78 wird inaktiviert, wenn eine durch die Zeilenadresse bezeichnete Wortleitung in einem linken Speicherblock enthalten ist, und sie wird aktiviert im anderen Fall.
  • Das Übertragungssignal SR wird durch eine rechte Übertragungssignalerzeugungsschaltung 81 erzeugt. Die rechte Übertragungssignalerzeugungsschaltung 81 ist ähnlich in der Struktur zu der linken Übertragungssignalerzeugungsschaltung 78 und erzeugt als Reaktion auf ein Zeilenadreßsignal (Blockauswahladresse) ein Signal, das als Reaktion auf das Ausgangssignal von der Verzögerungsschaltung 79 fällt, während es als Reaktion auf das Ausgangssignal von der Verzögerungsschaltung 80 ansteigt.
  • Das linke PMOS-Leseverstärkertreibersignal SPL wird durch eine linke PMOS-Leseverstärkeraktivierungsschaltung 82 erzeugt. Die linke PMOS-Leseverstärkeraktivierungsschaltung 82 erzeugt als Reaktion auf eine Zeilenadresse (oder Blockauswahladresse) ein Signal, das einen aktivierten Zustand ("L"-Pegel) als Reaktion von einem Ausgangssignal von entweder einer Verzögerungsschaltung 83 oder 84 annimmt. Die Verzögerungsschaltung 83 verzögert das Leseverstärkertreibersignal SN um eine Zeit t&sub7;, um dasselbe auszugeben. Die Verzögerungsschaltung 84 verzögert das Leseverstärkertreibersignal SN um eine Zeit t&sub5;, um dasselbe auszugeben. Die linke PMOS-Leseverstärkeraktivierungsschaltung 82 erzeugt ein Signal, das einen aktivierten Zustand als Reaktion auf das Ausgangssignal von der Verzögerungsschaltung 84 annimmt, wenn die Zeilenadresse eine Wortleitung in einem linken Block bezeichnet, während sie ein Signal erzeugt, das einen aktivierten Zustand als Reaktion auf das Ausgangssignal von der Verzögerungsschaltung 83 im anderen Fall annimmt.
  • Das rechte PMOS-Leseverstärkertreibersignal SPR wird durch eine rechte PMOS-Leseverstärkeraktivierungsschaltung 85 erzeugt. Die rechte PMOS-Leseverstärkeraktivierungsschaltung 85 ist ähnlich in der Struktur zu der linken PMOS-Leseverstärkeraktivierungsschaltung 82 und erzeugt auf der Basis einer Zeilenadresse (oder Blockauswahladresse) ein Signal, das einen aktivierten Zustand ("L"-Pegel) als Reaktion auf das Ausgangssignal von entweder der Verzögerungsschaltung 83 oder 84 annimmt.
  • Das Spaltenauswahlsignal Yj wird durch einen Spaltendekoder 67 erzeugt. Der Spaltendekoder 67 dekodiert eine Spaltenadresse von dem Adreßpuffer 54 zum Auswählen einer Spaltendekoderausgangsleitung, die mit einem Paar von Bitleitungen verbunden ist, und zum Bewirken, daß die ausgewählte Ausgangsleitung hochgeht als Reaktion auf ein Ausgangssignal von einer Verzögerungsschaltung 86. Die Verzögerungsschaltung 86 verzögert das Leseverstärkertreibersignal SN um eine Zeit t&sub8;, um dasselbe auszugeben.
  • Bei der oben erwähnten Struktur werden die Steuersignale mit entsprechenden Verzögerungszeiten vom Fallen des Taktsignales RAS an erzeugt, daß wiederum als Basistaktsignal dient.
  • Obwohl die oben erwähnte Ausführungsform in einer sogenannten gemeinsam benutzten Leseverstärkerstruktur verwirklicht ist, in der ein N-Kanal-Leseverstärker von linken und rechten geteilten Bitleitungspaaren gemeinsam benutzt wird, können ein N-Kanal- Leseverstärker NSAjL und NSAjR und P-Kanal-Leseverstärker PSAjL und PSAjR für die entsprechenden Speicherzellenfeldblöcke MCBj3 und MCBj4 vorgesehen werden, wie in Fig. 9 gezeigt ist. In diesem Fall kann die Schalteinrichtung nur durch die Übertragungsgate-FETs Qj17 und Qj18 gebildet werden.
  • Eine Beschreibung wird kurz für den Betrieb der in Fig. 9 gezeigten Schaltung gegeben, wobei ein in einer Speicherzelle MCij gespeicherter Wert "1" gelesen wird, wobei Bezug genommen wird auf Fig. 10, die ein Betriebswellenformdiagramm davon zeigt. Wenn ein Ext. -Signal heruntergeht, gehen ein Übertragungssignal SR und Ausgleichssignal EQL zum Ausgleichen des geteilten Bitleitungspaares auf der linken Seite auf niedrige Pegel. Dann geht eine durch ein Zeilenadreßsignal ausgewählte Wortleitung WLi auf einen hohen Pegel. Die Leseverstärkertreibersignale SNL und SPL gehen nacheinander auf hoch und niedrig, wodurch die Leseverstärker NSAjL und PSAj1 nacheinander zum Verstärken der Potentialdifferenz zwischen den geteilten Bitleitungen BLLj und betrieben werden. Ein Ausgleichssignal EQR zum Ausgleichen des geteilten Bitleitungspaares auf der rechten Seite geht herunter zum Stoppen des Ausgleichens. Dann geht das Übertragungssignal SR wieder hoch zum Übertragen der Potentiale der geteilten Bitleitungen BLLj und zu den geteilten Bitleitungen BLRj und . Dann gehen die Leseverstärkertreibersignale SNR und SPR nacheinander hoch und wieder herunter, wodurch die Leseverstärker NSAjR und PSAjR nacheinander zum Verstärken der Potentialdifferenz zwischen den geteilten Bitleitungen BLRj und betrieben werden. Dann geht das Spaltenauswahlsignal Yj hoch, so daß die Potentiale der geteilten Bitleitungen BLRj und zu den Busleitungen BU und übertragen werden, wodurch ein Wert aus der Speicherzelle ausgelesen ist.
  • Fig. 11 stellt die Struktur von Schaltungen zum Erzeugen der Steuersignale dar, die in Fig. 9 und 10 gezeigt sind.
  • Ein Wortleitungstreibersignal WLi wird durch einen Zeilendekoder 100 erzeugt. Der Zeilendekoder 100 dekodiert eine interne Zeilenadresse von einem Adreßpuffer 101 zum Auswählen einer einzelnen Wortleitung, wodurch das Potential auf der ausgewählten Wortleitung als Reaktion auf ein Ausgangssignal von einer Verzögerungsschaltung 102 ansteigt. Die Verzögerungsschaltung 102 verzögert das Taktsignal um eine Zeit t3a, um dasselbe auszugeben.
  • Das Leseverstärkertreibersignal SNL wird durch eine linke NMOS- Leseverstärkeraktivierungsschaltung 103 erzeugt. Die linke NMOS-Leseverstärkeraktivierungsschaltung 103 erzeugt auf der Basis einer Zeilenadresse (oder Blockauswahladresse) ein Signal, das als Reaktion auf ein Ausgangssignal von entweder einer Verzögerungsschaltung 104 oder 105 ansteigt. Die Verzögerungsschaltung 104 verzögert das Wortleitungstreibersignal WLi um eine Zeit 4, um dasselbe auszugeben. Die Verzögerungsschaltung 105 verzögert ein vorheriges Ansteigen von einem der Treibersignale SNL und SNR um eine Zeit t&sub1;&sub0;, um dasselbe auszugeben.
  • Das Leseverstärkertreibersignal SNR wird durch eine rechte NMOS-Leseverstärkeraktivierungsschaltung 106 erzeugt. Die rechte Leseverstärkeraktivierungsschaltung 106 ist ähnlich in der Struktur zu der linken Leseverstärkeraktivierungsschaltung 103. Auf der Basis einer Zeilenadresse (oder Blockauswahladresse) erzeugt die rechte Leseverstärkeraktivierungsschaltung 106 ein Signal, das als Reaktion auf das Ausgangssignal von entweder der Verzögerungsschaltung 104 oder 105 ansteigt.
  • Jede der Aktivierungsschaltungen 103 und 106 bewirkt, daß ihr Signal als Reaktion auf das Ausgangssignal der Verzögerungsschaltung 104 ansteigt, wenn die Zeilenadresse (oder Blockauswahladresse) einen entsprechenden Block bezeichnet, während sie bewirkt, daß ihr Signal als Reaktion auf das Ausgangssignal von der Verzögerungsschaltung 105 im anderen Fall ansteigt.
  • Das Übertragungssignal TR wird durch eine Übertragungsschaltung 107 erzeugt. Die Übertragungsschaltung 107 erzeugt ein Signal, das als Reaktion auf ein Ausgangssignal einer Verzögerungsschaltung 108 fällt, während es als Reaktion auf ein Ausgangssignal von einer Verzögerungsschaltung 109 ansteigt. Die Verzögerungsschaltung 108 verzögert das Taktsignal RAS um eine Zeit t&sub1;, um dasselbe auszugeben. Die Verzögerungsschaltung 109 verzögert ein vorheriges Ansteigen von einem der Ausgangssignale von den Aktivierungsschaltungen 103 und 106 um eine Zeit t6a, um dasselbe auszugeben.
  • Die Ausgleichssignale EQL und EQR werden durch eine linke und rechte Bitleitungsausgleichsschaltung 109 bzw. 110 erzeugt. Jede der Bitleitungsausgleichsschaltungen 109 und 110 erzeugt ein Signal, das als Reaktion auf ein Ausgangssignal von entweder einer Verzögerungsschaltung 111 oder 112 fällt. Jede der Bitleitungsausgleichsschaltungen 109 und 110 bewirkt nämlich das ein Signal als Reaktion auf das Ausgangssignal von der Verzögerungsschaltung 111 fällt, wenn die Zeilenadresse einen entsprechenden Block bezeichnet, während sie bewirkt, daß ihr Signal als Reaktion auf das Ausgangssignal der Verzögerungsschaltung 112 im anderen Fall fällt. Die Verzögerungsschaltung 111 verzögert das Taktsignal um eine Zeit t2a, um dasselbe auszugeben. Die Verzögerungsschaltung 112 verzögert ein vorheriges Ansteigen von einem der Treibersignale SNL und SNR um eine Zeit t&sub9;, um dasselbe auszugeben.
  • Die PMOS-Leseverstärkertreibersignale SPL und SPR werden durch eine linke und rechte Leseverstärkeraktivierungsschaltung 113 bzw. 114 erzeugt. Jede der Leseverstärkeraktivierungsschaltungen 113 und 114 erzeugt auf der Basis einer Zeilenadresse (Blockauswahladresse) ein Signal, das als Reaktion auf ein Ausgangssignal von entweder einer Verzögerungsschaltung 115 oder 116 fällt. Jede der Leseverstärkeraktivierungsschaltungen 113 und 114 bewirkt nämlich das ihr Signal als Reaktion auf das Ausgangssignal von der Verzögerungsschaltung 115 fällt, wenn eine Zeilenadresse einen entsprechenden Block bezeichnet, während sie bewirkt, daß ihr Signal als Reaktion auf das Ausgangssignal von der Verzögerungsschaltung 116 im anderen Fall fällt. Die Verzögerungsschaltung 115 verzögert ein vorheriges Ansteigen von einem der Treibersignale SNL und SNR um eine Zeit t&sub5;, um dasselbe auszugeben. Die Verzögerungsschaltung 116 verzögert ein darauffolgendes Ansteigen von einem der Treibersignale SNL und SNR um eine Zeit t&sub5;, um dasselbe auszugeben.
  • Das Spaltenauswahlsignal Yj wird durch einen Spaltendekoder 117 erzeugt. Der Spaltendekoder 117 dekodiert eine Spaltenadresse von dem Adreßpuffer 101, so daß eine Ausgangssignalleitung, die mit einem Paar von Bitleitungen verbunden ist, als Reaktion auf ein Ausgangssignal von einer Verzögerungsschaltung 118 ansteigt, wodurch ein Paar von Bitleitungen ausgewählt wird. Die Verzögerungsschaltung 118 verzögert ein darauf folgendes Ansteigen von einem der Leseverstärkertreibersignale SNL und SNR um eine Zeit t&sub1;&sub1;, um dasselbe auszugeben.
  • Obwohl das Bitleitungspaar in zwei Bitleitungspaare in jeder der vorgehenden Ausführungsformen unterteilt ist, kann dasselbe auch in eine größere Zahl von Bitleitungspaaren unterteilt sein, während Ausgleichs-FETs für die entsprechenden unterteilten Bitleitungspaare vorgesehen sind, so daß Zeitpunkte zum Stoppen des Ausgleiches unterschiedlich für jedes der unterteilten Bitleitungspaare gemacht werden kann, wie in Fig. 12 gezeigt ist.
  • Wie oben beschrieben wurde, werden die Zeitpunkte zum Verhindern des Ausgleichens der unterteilten Bitleitungspaare verschieden für jeden der Speicherzellenfeldblöcke gemacht, wodurch ein Anstieg in der Erfassungszeit der Potentialdifferenz verhindert wird, die auf jedem unterteilten Bitleitungspaar aufgrund von Rauschen erzeugt wird, das aus einer Erfassungstätigkeit in einem anderen Speicherzellenblock resultiert.
  • Obwohl die vorliegende Erfindung im Detail beschrieben und dargestellt worden ist, ist klar zu verstehen, daß dieses nur als Illustration und Beispiel dient und nicht zur Beschränkung genommen werden kann, der Umfang der vorliegenden Erfindung wird nur durch den Inhalt der beigefügten Ansprüche begrenzt.

Claims (13)

1. Dynamischer RAM-Speicher, mit:
einer Mehrzahl von Speicherzellen (MCij);
einer Mehrzahl von Wortleitungen (WLi), die jeweils mit einer entsprechenden Zeile (i) der Speicherzellen (MCij) verbunden sind;
einer Mehrzahl von paarigen Bitleitungen, die jeweils mit einer entsprechenden Spalte (j) der Speicherzellen (MCij) verbunden sind, wobei jedes Paar von Bitleitungen in eine Mehrzahl von Abschnitten (BLLj, ; BLRj, ) unterteilt ist, von denen jeder ein Paar von Bitleitungsabschnitten aufweist;
einer Verstärkungseinrichtung (PSAjL & NSAj; NSAj & PSAjR), die für jeden Abschnitt (BLLj, ; BLRj, ) zum Erfassen und Verstarken einer Differenz der Potentiale der entsprechenden Bitleitungsabschnitte vorgesehen ist;
einer Ausgleichseinrichtung (Qj9, Qj10), die für jeden Abschnitt (BLLj, ; BLRj, ) zum Ausgleichen der Potentiale der entsprechenden Bitleitungsabschnitte vorgesehen ist;
einer Schalteinrichtung (Qj11 bis Qj16), die zum Zusammenkoppeln der Mehrzahl von Abschnitten (BLLj , ; BLRj, ) von jedem Paar von Bitleitungen und zum Verbinden eines jeden Paares von Bitleitungen mit einem Ausleseausgang (BU, ) des Speichers ausgelegt ist; und
einer Zeitsteuereinrichtung (Fig. 8; Fig. 11) zum Steuern der Tätigkeiten der Ausgleichseinrichtung (Qj9, Qj10) , der Verstärkungseinrichtung (PSAjL & NSAj, NSAj & PSAjR) und der Schalteinrichtung (Qj11 bis Qj16);
wobei der Speicher dadurch gekennzeichnet ist, daß die Zeitsteuereinrichtung (Fig. 8; Fig. 11) so zum Steuern der Tätigkeit der Verstärkungseinrichtung (PSAjL & NSAj, NSAj & PSAjR) und der Ausgleichseinrichtung (Qj9, Qj10) betreibbar ist, daß die Verstärkungseinrichtung (PSAjL & NSAj, NSAj & PSAjR) eines Abschnittes (BLLj, ) eines Bitleitungspaares zum Erfassen und Verstärken der Differenz der Potentiale der entsprechenden Bitleitungsabschnitte davon aktiviert wird, während die Ausgleichseinrichtung (Qj10) der anderen Abschnitte (BLRj, BLRj) des Bitleitungspaares so tätig ist, daß die Potentiale der entsprechenden Bitleitungsabschnitte gleich gehalten werden.
2. Speicher (Fig. 12) nach Anspruch 1, bei dem: die Mehrzahl von Abschnitten die Zahl zwei überschreitet und die Zeitsteuereinrichtung zum Steuern der Ausgleichseinrichtung (EQ&sub1;, EQ&sub2;, EQ&sub3;) derart betreibbar ist, daß die Potentialausgleichung eines jeden Abschnittes in einer entsprechenden gesteuerten Zeitsequenz verboten ist, die dem Erfassen und Verstärken folgt, das in einem anderen der Mehrzahl von Abschnitten begonnen ist.
3. Speicher nach einem der vorhergehenden Ansprüche, bei dem: die Zeitsteuereinrichtung zum Steuern einer jeden Ausgleichseinrichtung (Qj9, Qj10) so betreibbar ist, daß jede die Potentialausgleichung ihres entsprechenden Abschnittes (BLLj, ; BLRj, ) unmittelbar vor der Tätigkeit der entsprechenden Schalteinrichtung (Qj13 & Qj14, Qj11 & Qj12) zum Zusammenkoppeln in dem entsprechenden Abschnitt (BLLj, BLLj; BLRj, BLRj) verhindern wird und die Tätigkeit der Verstärkungseinrichtung (PSAjL & NSAj, NSAj & PSAjR) steuert.
4. Speicher (Fig. 6) nach einem der vorhergehenden Ansprüche, bei dem:
die Abschnitte (BLLj, ; BLRj, ) eines jeden Paares von Bitleitungen gepaart sind;
die Verstärkungseinrichtung (PSAjL & NSAj, NSAj & PSAjR), die für jeden Abschnitt BLLj, ; BLRj, ) vorgesehen ist, einen gemeinsamen Verstärker (NSAj) in einer Linie zwischen jedem entsprechenden Paar von Abschnitten (BLLj, ; BLRj, ) enthält und
die Schalteinrichtung (Qj11 bis Qj16) entsprechende Paare von Schaltern (Qj11 & Qj12, Qj13 & Qj14) enthält, die auf beiden Seiten eines jeden gemeinsamen Verstärkers (NSAj) angeordnet sind.
5. Speicher (Fig. 6 und 9) nach einem der vorhergehenden Ansprüche, bei dem: die entsprechende Verstärkungseinrichtung (PSAjL & NSAj, NSAj & PSAjR; PSAjL & NSAjL, NSAjR & PSAjR) eines jeden Abschnittes (BLLj, ; BLRj, ) sowohl einen aus N-Kanal -FETs (Qj1, Qj2; j1 bis Qj4) gebildeten Verstärker (NSAj; NSAjL, NSAjR) und einen aus P-Kanal-FETs (Qj5 & Qj6, Qj7 & Qj8) gebildeten Verstärker (PSAjL, PSAjR) aufweist.
6. Speicher nach Anspruch 5, bei dem die Ausgleichseinrichtung (Qj9, Qj10), die für jeden Abschnitt (BLLj, ; BLRj, ) vorgesehen ist, einen N-Kanal-FET aufweist.
7. Speicher nach einem der Ansprüche 5 oder 6, bei dem: die Schalteinrichtung (Qj11 bis Qj16) N-Kanal-FETs aufweist.
8. Speicher nach Anspruch 1, bei dem nur ein Abschnitt (BLRj, ) eines jeden Paares von Bitleitungen benachbart zu dem Ausleseausgang (BU, ) des Speichers angeordnet ist.
9. Speicher nach Anspruch 1, bei dem die Zeitsteuereinrichtung (Fig. 8) eine Einrichtung (53, 71-73 & 78-81) aufweist zum Steuern der Schalteinrichtung (Qj11 bis Qj14) zum Unterbrechen der Verbindung von benachbarten Abschnitten (BLLj, ; BLRj, ) eines jeden Paares von Bitleitungen für eine Zeitdauer (t&sub3;+ t&sub4;+ t&sub6;) , die an einem Zeitpunkt beginnt, der dem Empfang eines externen Zeilenadreßsignales ( ) folgt und an einem Zeitpunkt endet, der dem Beginn des Nachweisens und Verstärkens in einem (BLLj, ) der benachbarten Abschnitte (BLLj, ; BLRj, ) folgt.
10. Speicher nach Anspruch 1, bei dem der eine Abschnitt (BLLj, ) sich unmittelbar benachbart zu dem anderen Abschnitt (BLRj, ) befindet.
11. Verfahren zum Lesen von in einer Speicherzelle (MCij eines dynamischen RAM (Fig. 6) gespeicherten Daten, welcher Speicher gepaarte Bitleitungen aufweist, die jede in Abschnitte (BLLj, ; BLRj, ) unterteilt ist, wobei das Verfahren ausgeführt wird durch:
Adressieren der Speicherzelle (MCij) zum Erzeugen einer Potentialdifferenz über den Abschnitt (BLLj, ), mit dem sie verbunden ist;
Erfassen und Verstärken der Potentialdifferenz;
Ankoppeln des Abschnittes (BLLj, ) an den einen oder mehrere Abschnitte (BLRj, des Paares von Bitleitungen, die den Abschnitt (BLLj, ) enthalten, wobei die Potentiale des einen oder mehreren Abschnittes (BLRj, ) zuvor gleichgesetzt sind, und Erfassen und Verstärken einer Potentialdifferenz über jeden der einen oder mehreren Abschnitte (BLRj, ) und
Ankoppeln des Paares von Bitleitungen an einen Ausleseausgang (BU, ) des Speichers;
wobei dieses Verfahren dadurch gekennzeichnet ist, daß: das Erfassen und Verstärken in einem Abschnitt (BLLj, ) des Paares von Bitleitungen begonnen wird, während die Potentiale auf dem einen oder mehreren anderen Abschnitten (BLRj, ) des Paares von Bitleitungen gleich gehalten wird.
12. Verfahren nach Anspruch 11, bei dem die Potentialausgleichung in den anderen Abschnitten (BLRj, ) unmittelbar vor dem Beginnen des Erfassens und Verstärkens in den anderen Abschnitten (BLRj, ) verboten wird.
13. Verfahren nach einem der Ansprüche 11 oder 12, bei dem das Erfassen und Verstärken in einem Abschnitt (BLLj, ) begonnen wird, während die Potentiale auf einem benachbarten Abschnitt (BLRj, ) gleich gehalten werden.
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