JP3072871B2

JP3072871B2 - 半導体メモリ装置

Info

Publication number: JP3072871B2
Application number: JP04063637A
Authority: JP
Inventors: 口隆之川; 上重人水; 沢安満野; 尾鋼治中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-03-19
Filing date: 1992-03-19
Publication date: 2000-08-07
Anticipated expiration: 2015-08-07
Also published as: JPH0636563A; US5487044A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置に係
り、特にビット線イコライズ機能を有する半導体メモリ
装置に関する。

【０００２】

【従来の技術】図７は従来の半導体メモリ装置のメモリ
セル周辺の回路構成図である。図６はＳｔａｔｉｃＲＡ
Ｍにおけるメモリセルの回路図である。図７において示
すように、メモリセルは最上部セルとしてメモリセルＭ
Ｃ１、次にメモリセルＭＣ２というように複数のメモリ
セルが順に配置され、最下部にメモリセルＭＣｎが配置
される。メモリセルＭＣ１〜ＭＣｎにはそれぞれを選択
するためにワードラインＷＬ１〜ＷＬｎが接続される。
メモリセルＭＣ１、ＭＣ２には共通にビットラインＢＬ
１、ＢＬ２が接続され、メモリセルＭＣｎにはビットラ
インＢＬ１、ＢＬ２に続くビットラインＢＬ１Ｒ、ＢＬ
２Ｒが接続される。ビットラインＢＬ１とビットライン
ＢＬ１Ｒの間にはビットライン配線寄生抵抗Ｒ１が介在
し、ビットラインＢＬ２とビットラインＢＬ２Ｒの間に
はビットライン配線寄生抵抗Ｒ２が介在する。なお、ビ
ットラインＢＬ１、ＢＬ２の相互間にはパルスΦＥＱが
ゲート入力されるビットラインイコライズトランジスタ
Ｔ５が接続されている。ビットラインＢＬ１にはパルス
ΦＥＱがゲート入力されるビットラインプルアップトラ
ンジスタＴ３が接続されている。ビットラインＢＬ２に
はパルスΦＥＱがゲート入力されるビットラインプルア
ップトランジスタＴ４が接続されている。更に、ビット
ラインＢＬ１、ＢＬ２にはそれぞれビットラインロード
トランジスタＴ１、Ｔ２が接続されている。一方、ビッ
トラインＢＬ１ＲはカラムスイッチＴ６を介して入出力
線ＩＯ１に接続されている。ビットラインＢＬ２Ｒはカ
ラムスイッチＴ７を介して入出力線ＩＯ２に接続されて
いる。カラムスイッチＴ６、Ｔ７のゲートにはカラム選
択信号線ＣＬ１が接続されている。ビットラインＢＬ
１、ＢＬ２にはそれぞれビットライン配線寄生容量Ｃ１
１、Ｃ２１が存在する。ビットラインＢＬ１Ｒ、ＢＬ２
Ｒにはそれぞれビットライン配線寄生容量Ｃ１２、Ｃ２
２が存在する。

【０００３】以上のような構成において、ビットライン
プルアップトランジスタＴ３、Ｔ４およびビットライン
イコライズトランジスタＴ５のゲートに入力されるパル
スΦＥＱは、アドレス遷移時もしくはライト終了時に与
えられる１ショットパルスであり、ビットラインプルア
ップトランジスタＴ３、Ｔ４、ビットラインイコライズ
トランジスタＴ５を一時的にオンさせる。そして、ビッ
トラインプルアップトランジスタＴ３、Ｔ４は、アドレ
ス遷移時もしくはライト終了時にビットラインＢＬ１、
ＢＬ２、ＢＬ１Ｒ、ＢＬ２Ｒをプルアップすることによ
りビットラインＢＬ１、ＢＬ２、ＢＬ１Ｒ、ＢＬ２Ｒの
電圧のイニシャライズを行なう。また、ビットラインロ
ードトランジスタＴ１、Ｔ２は、データ読み出し時にビ
ットラインＢＬ１、ＢＬ２、ＢＬ１Ｒ、ＢＬ２Ｒのロウ
レベルの電圧が下がり過ぎないようにするためのもので
あると共に、プルアップトランジスタＴ３、Ｔ４と同様
にアドレス遷移時もしくはライト終了時にビットライン
電圧のイニシャライズを行うためのものである。。一
方、ビットラインイコライズトランジスタＴ５もビット
ライン電圧のイニシャライズを行なうためのもので、ア
ドレス遷移時またはライト終了時に、一時的に、ビット
ラインＢＬ１とＢＬ２との間を接続し、ビットラインＢ
Ｌ１、ＢＬ２、ＢＬ１Ｒ、ＢＬ２Ｒのロウレベル間とハ
イレベル間で電荷を移動させ、ビットライン対の振幅差
を一時的に小さくさせることによりデータ読み出し時に
ビットラインの反転を速やかに行わせる。

【０００４】今、メモリセルＭＣ１がライト状態で選択
されているものとする。この時、ビットラインＢＬ１、
ＢＬ１Ｒにはハイレベル、ビットラインＢＬ２、ＢＬ２
Ｒにはロウレベルが印加され、メモリセルＭＣ１に”
０”データが書き込まれているものとする。この状態か
ら、リード状態に遷移すると共にメモリセルＭＣ１が非
選択となり、メモリセルＭＣｎが選択されるようにアド
レスが遷移したとする。ここで、メモリセルＭＣｎの記
憶情報がビットラインＢＬ１、ＢＬ１Ｒにロウレベル、
ビットラインＢＬ２、ＢＬ２Ｒにハイレベルを出力する
ようなものであるとする。ここでトランジスタＴ１〜Ｔ
５はＮＭＯＳトランジスタであるとする。このときビッ
トラインＢＬ１、ＢＬ２、ＢＬ１Ｒ、ＢＬ２Ｒのそれぞ
れの状態は図８の波形図に示すように変化する。

【０００５】ワードラインＷＬ１が電源電圧Ｖｃｃとな
ってメモリセルＭＣ１が選択されている状態で、ライト
状態からリード状態に遷移すると、１ショットの電源電
圧Ｖｃｃに至るパルスΦＥＱが発生する。その結果、こ
のパルスΦＥＱをゲート入力するビットラインプルアッ
プトランジスタＴ３、Ｔ４およびビットラインイコライ
ズトランジスタＴ５はオンする。この時、ハイレベルに
あるビットラインＢＬ１とロウレベルであるビットライ
ンＢＬ２はビットラインイコライズトランジスタＴ５に
よりイコライズされる。このため、このハイレベルから
ロウレベルへの電荷の移動によりビットラインＢＬ１の
ハイレベルは降下し、ビットラインＢＬ２のロウレベル
は上昇する。イコライズと同時にビットラインロードト
ランジスタＴ１、Ｔ２、ビットラインプルアップトラン
ジスタＴ３、Ｔ４により、ビットラインＢＬ１、ＢＬ２
は電源電圧Ｖｃｃ−閾値電圧Ｖ_THNなる電圧までプルア
ップされる。一方、ビットラインＢＬ１Ｒ、ＢＬ２Ｒも
それぞれビットラインＢＬ１、ＢＬ２に追従する。この
追従性は時定数で決まり、ビットライン配線抵抗とビッ
トライン配線容量の積が小さい程良い。このため、ビッ
トライン配線寄生抵抗Ｒ１、Ｒ２やビットライン配線寄
生容量Ｃ１１、Ｃ２１、Ｃ１２、Ｃ２２が小さい程ビッ
トラインの時定数は小さくなり、ビットラインＢＬ１
Ｒ、ＢＬ２Ｒの追従性が良くなる。そして、ワードライ
ンＷＬ１がロウレベルに遷移し、ワードラインＷＬｎが
活性化すると、メモリセルＭＣ１に代わってメモリセル
ＭＣｎが選択される。その結果、メモリセルＭＣｎの記
憶データがビットラインＢＬ１Ｒ、ＢＬ２Ｒに伝わり、
メモリセルＭＣｎのデータアクセスがなされ、ビットラ
インＢＬ１、ＢＬ２、ＢＬ１Ｒ、ＢＬ２Ｒのレベルが確
定する。

【０００６】ビットラインイコライズトランジスタＴ
５、ビットラインロードトランジスタＴ１、Ｔ２、ビッ
トラインプルアップトランジスタＴ３、Ｔ４の３種類の
トランジスタはレイアウトの容易さという面で、従来は
図７に示すように配置されていた。即ち、ビットライン
ＢＬ１、ＢＬ２、ＢＬ１Ｒ、ＢＬ２Ｒの最上部側（つま
りメモリセルＭＣ１側）、もしくは最下部側（つまりメ
モリセルＭＣｎ側）に上記の３種類のトランジスタをま
とめて配置し、接続していた。その結果、先に述べた動
作を通じて、ビットラインＢＬ１、ＢＬ２、ＢＬ１Ｒ、
ＢＬ２Ｒには図１０の説明図に示すような経路でプルア
ップ電流Ｉｐｕおよびイコライズ電流Ｉｅｑが流れてい
た。同図１０に示すように、イコライズ電流Ｉｅｑはビ
ットライン配線寄生容量Ｃ１２、Ｃ１１からビットライ
ンＢＬ１Ｒ、ビットライン配線寄生抵抗Ｒ１、ビットラ
インＢＬ１、ビットラインイコライズトランジスタＴ
５、を通じてビットラインＢＬ２、ビットライン配線寄
生抵抗Ｒ２、ビットラインＢＬ２Ｒ側に流れ、、ビット
ライン配線寄生容量Ｃ２１、Ｃ２２へ流れ込む。これに
より、ビットラインＢＬ１、ＢＬ１Ｒは放電され、ビッ
トラインＢＬ２、ＢＬ２Ｒは充電される。一方、プルア
ップ電流Ｉｐｕはビットラインプルアップトランジスタ
Ｔ３、及びビットラインロードトランジスタＴ１からビ
ットラインＢＬ１、ビットライン配線寄生抵抗Ｒ１、ビ
ットラインＢＬ１Ｒに流れ、且つ、ビットラインイコラ
イズトランジスタＴ５を通じてビットラインＢＬ２、ビ
ットライン配線寄生抵抗Ｒ２、ビットラインＢＬ２Ｒに
流れる。これにより、ビットライン配線寄生容量Ｃ１
１、Ｃ１２、Ｃ２１、Ｃ２２が充電される。一方ではビ
ットラインプルアップトランジスタＴ４及びビットライ
ンロードトランジスタＴ２からビットラインＢＬ２、ビ
ットライン配線寄生抵抗Ｒ２、ビットラインＢＬ２Ｒに
流れる。これにより、ビットライン配線寄生容量Ｃ２
１、Ｃ２２が充電される。

【０００７】

【発明が解決しようとする課題】メモリ集積回路の大容
量化に伴い、ビットライン方向に並ぶメモリセルの数ｎ
もこれに比例して多くなってきている。図１１は４メガ
ビットＳＲＡＭのメモリセルアレイの構成の一例であ
る。同図において示すように、ビットラインプリチャー
ジ部ＢＬＰＣ、ビットラインイコライズ部ＢＬＥＱ、ビ
ットラインロード部ＢＬＬに続いてメモリセル部ＭＣが
配置され、その下にはカラムスイッチ部ＣＳＷ、センス
増幅器部ＳＡに続いてデータバス部ＤＢが接続される。
メモリセル部ＭＣはロウデコーダ部ＲＤによりロウを選
択される。そして、メモリセル部ＭＣは、カラムが１２
８Ｘ３２セクションあり、ロウ方向には１ｋセルが連な
るようになる。

【０００８】このように、大容量化に伴ない、ビットラ
イン方向に連なるメモリセル数が多くなってきたため、
今までは特に問題とならなかったビットラインのビット
ライン配線寄生抵抗Ｒ１、Ｒ２やビットライン配線寄生
容量Ｃ１１〜Ｃ２２によるビットラインＢＬ１、ＢＬ
２、ＢＬ１Ｒ、ＢＬ２Ｒの動作への影響が無視できなく
なってきた。

【０００９】この影響の様子を図９の波形図に示す。同
図に示すように、ワードラインＷＬ１が電源電圧Ｖｃｃ
にあってメモリセルＭＣ１が選択されている状態で、ラ
イト状態からリード状態に遷移すると、電源電圧Ｖｃｃ
の１ショットのパルスΦＥＱが発生する。その結果、こ
のパルスΦＥＱがゲート入力されるビットラインプルア
ップトランジスタＴ３、Ｔ４およびビットラインイコラ
イズトランジスタＴ５はオンする。この時、ハイレベル
にあるビットラインＢＬ１とロウレベルであるビットラ
インＢＬ２はビットラインイコライズトランジスタＴ５
によりイコライズされる。このため、ハイレベルからロ
ウレベルへの電荷の移動によりビットラインＢＬ１のハ
イレベルは降下し、ビットラインＢＬ２のロウレベルは
上昇する。イコライズと同時に、ビットラインロードト
ランジスタＴ１、Ｔ２、ビットラインプルアップトラン
ジスタＴ３、Ｔ４により、ビットラインＢＬ１、ＢＬ２
は電源電圧Ｖｃｃ−閾値電圧Ｖ_THNなる電圧までプルア
ップされる。一方、ビットラインＢＬ１Ｒ、ＢＬ２Ｒの
電位もそれぞれビットラインＢＬ１、ＢＬ２のそれに追
従する。ところが、メモリセルＭＣ１を選択している状
態から、このメモリセルＭＣ１から一番離れたところに
あるメモリセルＭＣｎを選択するという状態に遷移する
場合、ビットライン配線寄生抵抗Ｒ１、Ｒ２やビットラ
イン配線寄生容量Ｃ１１、Ｃ２１、Ｃ１２、Ｃ２２が大
きいため、ＢＬ１、ＢＬ２の動作に対するＢＬ１Ｒ、Ｂ
Ｌ２Ｒの追従性が悪い。ビットラインロードトランジス
タＴ１、Ｔ２、ビットラインプルアップトランジスタＴ
３、Ｔ４、ビットラインイコライズトランジスタＴ５
は、ビットラインＢＬ１、ＢＬ２、ＢＬ１Ｒ、ＢＬ２Ｒ
の最上部にある。その位置からメモリセルＭＣｎの位置
までは、メモリセルの１ｋセル個分のビットライン配線
寄生抵抗Ｒ１、Ｒ２やビットライン配線寄生容量Ｃ１１
〜Ｃ２２が付くことになる。一方、ライト状態において
はビットラインＢＬ１、ＢＬ２、ＢＬ１Ｒ、ＢＬ２Ｒの
振幅が大きい状態にある。このため、ビットラインＢＬ
１Ｒ、ＢＬ２Ｒは十分なプルアップやイコライズがなさ
れない。以上のような理由から、ライト状態からリード
状態に遷移する場合のビットラインデータ反転時間の遅
延増大が大きな問題となってくる。

【００１０】また、ビットラインロードトランジスタＴ
１、Ｔ２が図７に示したように、ビットラインの最上部
に接続されている。このため、ビットライン配線寄生抵
抗Ｒ１、Ｒ２の抵抗が増大した場合、データ書き込み時
のビットラインＢＬ１、ＢＬ２、ＢＬ１Ｒ、ＢＬ２Ｒの
ロウレベルの電圧上昇が問題となっていた。データライ
トは、書き込み用のドライバによってカラムデコーダに
より選択されるカラムスイッチＴ６、Ｔ７をオンし、ビ
ットライン対のいずれか一方をロウレベルにすることで
なされる。したがって、書き込み用ドライバからビット
ラインのポイントが遠くなるにつれ、ビットライン配線
寄生抵抗Ｒ１、Ｒ２により、データライト時のビットラ
インのロウレベルが、ビットラインロードトランジスタ
Ｔ１、Ｔ２からの電流により電圧上昇してしまってい
た。特に、ビットラインロードトランジスタＴ１、Ｔ２
に近いメモリセルＭＣ１のビットラインＢＬ１、ＢＬ２
への接続ポイントにおいてはロウレベルの電圧上昇が顕
著に現われていた。

【００１１】以上のような理由から、従来の半導体メモ
リ装置では、大容量化しようとするとアドレス遷移に伴
うリード、ライトの信頼性が悪くなり、高速動作させよ
うとする場合に大きな障害となっていた。

【００１２】本発明の目的は、上記従来技術の問題点を
解消しようとするもので、ビットライン電圧の高速な初
期化やデータライトの信頼性を向上させることを可能と
した高性能な半導体メモリ装置を得ることにある。

【００１３】

【課題を解決するための手段】本発明の半導体メモリ装
置は、列方向に並ぶ複数のメモリセルを有し、前記各メ
モリセルにおける相補データの出力を一対のビット線を
介して行う、半導体メモリ装置において、前記一対のビ
ット線の一端にビット線をプルアップするために設けら
れたビット線プルアップ手段と、書き込み手段が接続さ
れる側としての他端と電源との間に設けられた、ビット
線プルアップ手段としても機能するビット線負荷手段
と、読み出しに先立って前記一対のビット線をイコライ
ズするために、前記一対のビット線間に跨って接続され
た１つのビット線イコライズ手段と、を備え、前記ビッ
ト線イコライズ手段の前記一対のビット線への接続位置
は、前記一対のビット線における列方向に並ぶ複数の前
記メモリセルのうちのほぼ半数の位置であって、ビット
線イコライズ時におけるビット線抵抗値及び容量値の大
きさが、前記接続位置から前記一端の方向をみた際のビ
ット線抵抗値及び容量値と、前記他端の方向をみた際の
ビット線抵抗値及び容量値とがほぼ等しくなる位置であ
るものとして構成される。

【００１４】

【作用】ビット線イコライズ手段は、ビット線の列方向
の例えばほぼ中央位置に設けられている。よって、ビッ
ト線のイコライズは高速で行われる。ビット線の一端に
プルアップ手段が設けられ、他端にビット線負荷手段が
設けられている。よって、書き込み時のＬレベルビット
線の上昇抑制が効果的に行なえ、且つビット線のプルア
ップはビット線の両端からのプルアップ電流により高速
で行われる。

【００１５】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００１６】図１は本発明の一実施例に係る半導体メモ
リ装置（ＳＲＡＭ）の回路構成図である。図において示
すように、最上部セルであるメモリセルＭＣ１やそれに
続くメモリセルＭＣ２は、ビットラインプルアップトラ
ンジスタＴ３、Ｔ４に接続されるビットラインＢＬ１
０、ＢＬ２０に沿って配置されている。最下部セルであ
るメモリセルＭＣｎはカラムスイッチＴ６、Ｔ７に接続
されるビットラインＢＬ１２、ＢＬ２２に沿って配置さ
れる。一方、ビットラインイコライズトランジスタＴ５
は、最上部セルであるメモリセルＭＣ１と最下部セルで
あるメモリセルＭＣｎの略中間部に対応する位置の、ビ
ットラインＢＬ１１、ＢＬ２１に接続される。ビットラ
インＢＬ１０とビットラインＢＬ１１の間にはビットラ
イン配線寄生抵抗Ｒ１０が介在する。ビットラインＢＬ
１１とビットラインＢＬ１２の間にはビットライン配線
寄生抵抗Ｒ１１が介在する。また、ビットラインＢＬ２
０とビットラインＢＬ２１の間にはビットライン配線寄
生抵抗Ｒ２０が介在する。ビットラインＢＬ２１とビッ
トラインＢＬ２２の間にはビットライン配線寄生抵抗Ｒ
２１が介在する。ビットラインロードトランジスタＴ
１、Ｔ２は、カラムスイッチＴ６、Ｔ７に近い、ビット
ラインＢＬ１２、ＢＬ２２の一部に接続される。ビット
ラインＢＬ１１にビットライン配線寄生容量Ｃ１００、
Ｃ１１０、Ｃ１２０が存在し、ビットラインＢＬ２１に
はビットライン配線寄生容量Ｃ２００、Ｃ２１０、Ｃ２
２０が存在する。これにより第１及び第２の２つのビッ
トライン系統が形成される。つまり、ビットラインプル
アップトランジスタＴ３、ビットラインＢＬ１０、ビッ
トライン配線寄生抵抗Ｒ１０、ビットラインＢＬ１１、
ビットライン配線寄生抵抗Ｒ１１、ビットラインＢＬ１
２を通じる第１のビットライン系統と、ビットラインプ
ルアップトランジスタＴ４、ビットラインＢＬ２０、ビ
ットライン配線寄生抵抗Ｒ２０、ビットラインＢＬ２
１、ビットライン配線寄生抵抗Ｒ２１、ビットラインＢ
Ｌ２２を通じる第２のビットライン系統が形成される。
ビットラインイコライズトランジスタＴ５はこれらの２
つの系統のほぼ中間部に当たるビットラインＢＬ１１、
ＢＬ２１に接続されることになる。つまり、ビットライ
ンイコライズトランジスタＴ５より上部に配置されるメ
モリセル数と、トランジスタＴ５の下部に配置されるメ
モリセル数とがほぼ同数となる。その結果、ビットライ
ンイコライズトランジスタＴ５から見た上方のビットラ
インＢＬ１０、ＢＬ２０側のビットライン配線寄生抵抗
Ｒ１０、Ｒ２０の大きさ及びビットライン配線寄生容量
Ｃ１００、Ｃ２００の大きさと、下方のビットラインＢ
Ｌ１２、ＢＬ２２側のビットライン配線寄生抵抗Ｒ１
１、Ｒ２１の大きさ及びビットライン配線寄生容量Ｃ１
２０、Ｃ２２０の大きさとは、ビットラインイコライズ
時においては、図７の従来構成における抵抗値及び容量
値の大きさのそれぞれ約半分となる。図中、ＷＣは書き
込み用回路であり、メモリセルＭＣ（ｉ）に書き込むた
めのデータを出力する。

【００１７】以上のような構成においては、ビットライ
ンロードトランジスタＴ１、Ｔ２が入出力線ＩＯ１、Ｉ
Ｏ２に最も近いメモリセルＭＣｎが接続された点に接続
される。このため、ビットラインロードトランジスタＴ
１、Ｔ２から一番遠いところにくるビットラインＢＬ１
０、ＢＬ２０がデータライト時はロウレベルが電圧上昇
するのが抑制される。逆に、ビットラインプルアップト
ランジスタＴ３、Ｔ４は、ビットラインロードトランジ
スタＴ１、Ｔ２から一番遠いビットラインＢＬ１０、Ｂ
Ｌ２０に配線接続される。このため、パルスΦＥＱが１
ショット間ハイレベルになった時には、上方向からも下
方向からもビットラインプルアップ電流を流すことがで
きる。また、ビットラインイコライズトランジスタＴ５
から見た、ビットラインＢＬ１０、ＢＬ２０側のビット
ライン配線寄生抵抗Ｒ１０、Ｒ２０と、ビットラインＢ
Ｌ１２、ＢＬ２２側のビットライン配線寄生抵抗Ｒ１
１、Ｒ２２が小さくなる。このため、ビットラインイコ
ライズを高速且つ確実に行なわせることができる。

【００１８】ビットラインプルアップトランジスタＴ
３、Ｔ４およびビットラインイコライズトランジスタＴ
５のゲートに入力されるパルスΦＥＱは、アドレス遷移
時もしくはライト終了時に、１ショットパルスとして与
えられる。そして、このパルスΦＥＱによりビットライ
ンプルアップトランジスタＴ３、Ｔ４、ビットラインイ
コライズトランジスタＴ５が一時的にオンする。そし
て、ビットラインプルアップトランジスタＴ３、Ｔ４
は、アドレス遷移時もしくはライト終了時に、ビットラ
インＢＬ１０、ＢＬ１１、ＢＬ１２、ＢＬ２０、ＢＬ２
１、ＢＬ２２をプルアップすることにより、ビットライ
ンＢＬ１０、ＢＬ１１、ＢＬ１２、ＢＬ２０、ＢＬ２
１、ＢＬ２２電圧のイニシャライズを行なう。また、ビ
ットラインロードトランジスタＴ１、Ｔ２は、データ読
み出し時に、ビットラインＢＬ１０、ＢＬ１１、ＢＬ１
２、ＢＬ２０、ＢＬ２１、ＢＬ２２のロウレベルの電圧
が下がり過ぎないようにすると共に、プルアップトラン
ジスタＴ３、Ｔ４と同様にアドレス遷移時もしくはライ
ト終了時にビットライン電圧のイニシャライズを行な
う。一方、ビットラインイコライズトランジスタＴ５
は、アドレス遷移時またはライト終了時に、一時的に、
ビットラインＢＬ１０、ＢＬ１１、ＢＬ１２、ＢＬ２
０、ＢＬ２１、ＢＬ２２の対の間を接続する。これによ
り、ビットラインＢＬ１０、ＢＬ１１、ＢＬ１２、ＢＬ
２０、ＢＬ２１、ＢＬ２２との間において、一方のロウ
レベルと他方のハイレベルとの間で電荷を移動させ、ビ
ットライン電圧のイニシャライズを行い、ビットライン
対の振幅差を一時的に小さくさせる。これによりデータ
読み出し時におけるビットラインの反転を速やかに行わ
せる。

【００１９】今、メモリセルＭＣ１がライト状態で選択
されているものとする。この時、ビットラインＢＬ１
０、ＢＬ１１、ＢＬ１２にはハイレベルが、ビットライ
ンＢＬ２０、ＢＬ２１、ＢＬ２２にはロウレベルがそれ
ぞれ印加され、メモリセルＭＣ１には“０”データが書
き込まれているものとする。この状態から、リード状態
に遷移すると共にメモリセルＭＣ１が非選択となり、メ
モリセルＭＣｎが選択されるようにアドレスが遷移した
とする。ここで、メモリセルＭＣｎの記憶情報が、ビッ
トラインビットラインＢＬ１０、ＢＬ１１、ＢＬ１２に
ロウレベルを出力し、ビットラインビットラインＢＬ２
０、ＢＬ２１、ＢＬ２２にハイレベルを出力するような
ものであったとする。このとき、ビットラインＢＬ１
０、ＢＬ１１、ＢＬ１２、ＢＬ２０、ＢＬ２１、ＢＬ２
２のそれぞれの電位状態は図２の波形図に示すように変
化する。

【００２０】ワードラインＷＬ１が電源電圧Ｖｃｃにあ
り且つメモリセルＭＣ１が選択されている状態で、ライ
ト状態からリード状態に遷移すると、１ショットの電源
電圧Ｖｃｃに至るパルスΦＥＱが発生する。その結果、
このパルスΦＥＱがゲート入力されたビットラインプル
アップトランジスタＴ３、Ｔ４とビットラインイコライ
ズトランジスタＴ５とはオンする。この時、ハイレベル
にあるビットラインＢＬ１０、ＢＬ１１、ＢＬ１２とロ
ウレベルであるビットラインＢＬ２０、ＢＬ２１、ＢＬ
２２はビットラインイコライズトランジスタＴ５により
イコライズされる。このため、ハイレベルからロウレベ
ルへの電荷の移動により、ビットラインＢＬ１０、ＢＬ
１１、ＢＬ１２のハイレベルは降下し、ビットラインＢ
Ｌ２０、ＢＬ２１、ＢＬ２２のロウレベルは上昇する。
イコライズと同時に、ビットラインロードトランジスタ
Ｔ１、Ｔ２と、ビットラインプルアップトランジスタＴ
３、Ｔ４とにより、ビットラインＢＬ１０、ＢＬ１１、
ＢＬ１２、ＢＬ２０、ＢＬ２１、ＢＬ２２は（電源電圧
Ｖｃｃ）−（トランジスタＴ１〜Ｔ４の閾値電圧
Ｖ_THN）までプルアップされる。そして、ワードライン
ＷＬ１がロウレベルに遷移し且つワードラインＷＬｎが
活性化すると、メモリセルＭＣ１に代わってメモリセル
ＭＣｎが選択される。その結果、メモリセルＭＣｎの記
憶データがビットラインＢＬ１２、ＢＬ２２に伝わり、
メモリセルＭＣｎのデータアクセスがなされ、ビットラ
インＢＬ１０、ＢＬ１１、ＢＬ１２、ＢＬ２０、ＢＬ２
１、ＢＬ２２のレベルが確定する。

【００２１】ビットラインイコライズトランジスタＴ５
と、ビットラインロードトランジスタＴ１、Ｔ２と、ビ
ットラインプルアップトランジスタＴ３、Ｔ４は、図１
のようにレイアウトされる。このため、先に述べた動作
を通じて、ビットラインＢＬ１０、ＢＬ１１、ＢＬ１
２、ＢＬ２０、ＢＬ２１、ＢＬ２２には、図３の説明図
に示すような経路で、プルアップ電流Ｉｐｕおよびイコ
ライズ電流Ｉｅｑが流れる。図に示すように、イコライ
ズ電流Ｉｅｑは、ビットライン配線寄生容量Ｃ１００、
Ｃ１１０からビットラインＢＬ１０、ビットライン配線
寄生抵抗Ｒ１０、ビットラインＢＬ１１、ビットライン
イコライズトランジスタＴ５を通してビットラインＢＬ
２１に至る第５経路と、ビットライン配線寄生容量Ｃ１
２０、Ｃ１１０からビットラインＢＬ１２、ビットライ
ン配線寄生抵抗Ｒ１１、ビットラインＢＬ１１、ビット
ラインイコライズトランジスタＴ５を通してビットライ
ンＢＬ２１に至る第６経路を流れ、ここから、ビットラ
インＢＬ２１、ビットライン配線寄生抵抗Ｒ２０、ビッ
トラインＢＬ２０を通り、ビットライン配線寄生容量Ｃ
２１０、Ｃ２００へ流れ込む第７経路と、ビットライン
ＢＬ２１、ビットライン配線寄生抵抗Ｒ２１、ビットラ
インＢＬ２２を通り、ビットライン配線寄生容量Ｃ２１
０、Ｃ２２０へ流れ込む第８経路を流れる。これによ
り、ビットラインＢＬ１０、ＢＬ１１、ＢＬ１２が放電
され、ビットラインＢＬ２０、ＢＬ２１、ＢＬ２２が充
電される。一方、プルアップ電流Ｉｐｕは、ビットライ
ンプルアップトランジスタＴ３からビットラインＢＬ１
０、ビットライン配線寄生抵抗Ｒ１０、ビットラインＢ
Ｌ１１、ビットラインイコライズトランジスタＴ５を通
る第１経路と、ビットラインロードトランジスタＴ１か
らビットラインＢＬ１２、ビットライン配線寄生抵抗Ｒ
１１、ビットラインＢＬ１１、ビットラインイコライズ
トランジスタＴ５を通る第２経路と、ビットラインプル
アップトランジスタＴ４からビットラインＢＬ２０、ビ
ットライン配線寄生抵抗Ｒ２０、ビットラインＢＬ２１
を通る第３経路と、ビットラインロードトランジスタＴ
２からビットラインＢＬ２２、ビットライン配線寄生抵
抗Ｒ２１、ビットラインＢＬ２１を通る第４経路に流れ
る。これにより、ビットライン配線寄生容量Ｃ１００、
Ｃ１１０、Ｃ１２０、Ｃ２００、Ｃ２１０、Ｃ２２０が
充電される。

【００２２】なお、トランジスタＴ１〜Ｔ７は、ＰＭＯ
Ｓ型であっても、ＮＭＯＳ型であっても、さらにはそれ
らを共に用いたものであってもよい。メモリセルＭＣ
（ｉ）の一例が図６に示される。メモリセルＭＣ（ｉ）
としては、読出し専用のセルを用いることもできる。

【００２３】上記実施例では、イコライズトランジスタ
Ｔ５を、メモリセルＭＣ１〜ＭＣｎのほぼ半数の位置に
おいてビット線ＢＬ１１、ＢＬ２１に接続した。しかし
必ずしも半数の位置でなくとも、例えば、１／３の位
置、２／３の位置、１／４の位置、３／４の位置等任意
の位置とすることができる。

【００２７】本発明の別の実施例を図４、図５に示す。

【００２５】第２実施例としての図４では、２つのビッ
トラインイコライズトランジスタＴ５ａ、Ｔ５ｂがビッ
トライン上の２箇所に配置接続されている。イコライズ
トランジスタＴ５ａは列方向に並ぶ複数のメモリセルの
ほぼ４分の１の位置に接続され、イコライズトランジス
タＴ５ｂはほぼ４分の３の位置に接続される。この場
合、イコライズトランジスタＴ５ａ、Ｔ５ｂからみた、
ビットラインイコライズ時の、ビットライン抵抗値及び
容量値の大きさは、従来構成における抵抗値及び容量値
の約４分の１となる。

【００２６】第３実施例を示す図５では、３つのビット
ラインイコライズトランジスタＴ５ｃ、Ｔ５ｄ、Ｔ５ｅ
がビットライン上の３箇所に配置接続されている。イコ
ライズトランジスタＴ５ｃは列方向に並ぶ複数のメモリ
セルのほぼ６分の１の位置に接続され、イコライズトラ
ンジスタＴ５ｄはほぼ１／２の位置に接続され、イコラ
イズトランジスタＴ５ｅはほぼ６分の５の位置に接続さ
れている。この場合、イコライズトランジスタＴ５ｃ、
Ｔ５ｄ、Ｔ５ｅからみた、ビットラインイコライズ時
の、ビットライン抵抗値及び容量値の大きさは、従来構
成における抵抗値及び容量値の約６分の１となる。

【００２７】上記第２、第３実施例では、イコライズト
ランジスタの数を２、３としたが、この数は４以上とす
ることができるのも明らかである。

【００２８】ビットラインに接続されるビットラインイ
コライズトランジスタの数と、従来構成に対するビット
ライン抵抗値及び容量値の大きさとの関係は、イコライ
ズトランジスタの数をｍ、ビットライン抵抗値をＲＢＬ
ビットライン容量値をＣＢＬとしたとき、ＲＢＬ＝１／
２ｍ、ＣＢＬ＝１／２ｍなる一般式で表わされる。つま
り、イコライズトランジスタが図１で示すように、ビッ
トライン上の１箇所に接続されるならば、従来構成に対
するビットライン抵抗値及び容量値の大きさは１／２と
なる。図４で示すように、イコライズトランジスタがビ
ットライン上の２箇所に接続されるならば、従来構成に
対するビットライン抵抗値及び容量値の大きさは１／４
となる。図５で示すように、イコライズトランジスタが
３箇所に接続されるならば、ビットラインの抵抗値及び
容量値の大きさは１／６となる。

【００２９】前記第１実施例としての図１では、ビット
ラインイコライズ時におけるビットライン抵抗値及び容
量値の大きさが、ビットラインイコライズトランジスタ
から見た上方のビットラインと下方のビットラインでほ
ぼ等しくなるように、ビットラインイコライズトランジ
スタをビットライン上に配置接続した。そして、前記第
２、第３実施例としての図４、図５では、ビットライン
イコライズ時におけるビットライン抵抗値及び容量値の
大きさが、それぞれのビットラインイコライズトランジ
スタから見てほぼ等しくなるように、ビットラインイコ
ライズトランジスタをビットライン上に配置接続した。
しかし、ビットラインイコライズトランジスタのビット
ラインへの接続を、必ずしも第１〜第３の実施例で示し
た位置に接続する必要はなく、図１２〜図１５に示すよ
うな位置にビットラインに配置接続しても、ビットライ
ンイコライズ時に、ビットラインイコライズトランジス
タから見たビットライン抵抗値及び容量値の大きさを、
従来に比べて低減させる効果が得られる。つまり、図に
示すように、少なくとも１つのビットラインイコライズ
トランジスタを、列方向に並ぶ複数のメモリセル列方向
中央寄りの位置においてビットライン上に配置接続すれ
ば、ビットラインイコライズ時に、ビットラインイコラ
イズトランジスタから見たビットライン抵抗値及び容量
値の大きさを、従来構成に比べて低減させる効果が得ら
れる。

【００３０】少なくとも１つのビットラインイコライズ
トランジスタを、本発明の第１〜第３の実施例のよう
に、ビットライン上に配置接続する事により、ビットラ
インイコライズ時のビットライン抵抗値及び容量値の大
きさは、従来構成に比べ少なくともほぼ半分となる。こ
れにより、高速でしかも十分なビットラインのイコライ
ズを行なうことができる。また、ビットラインロードト
ランジスタＴ１、Ｔ２とビットラインプルアップトラン
ジスタＴ３、Ｔ４をビットラインのそれぞれ反対側に設
けたので、ビットラインの両端からのプルアップ電流に
より高速で十分なビットラインのプルアップを行なわせ
ることができる。しかも、ビットラインロードトランジ
スタＴ１、Ｔ２を入出力線ＩＯ１、ＩＯ２に最も近い側
のビットラインに接続させたので、ライト時のビットラ
インのロウレベルの電圧上昇を抑制する事ができる。

【００３１】以上述べたように、本発明の実施例によれ
ば、ビットラインイコライズ用のトランジスタを複数の
メモリセルの中間部に対応するビットライン上の少なく
とも１箇所に配置接続すると共にビットラインロード用
のトランジスタを入出力線に最も近い側のビットライン
に接続させ、且つ、ビットラインプルアップ用のトラン
ジスタをビットラインロードトランジスタと対向する位
置に接続配置するように構成したので、ビットラインの
イコライズならびにプルアップを高速でしかも確実に実
行することを可能にでき、ライト時のビットラインのロ
ウレベルの電圧上昇を抑制できるという効果が得られ
る。

【００３２】

【発明の効果】本発明によれば、一対のビット線のイコ
ライズやビット線のプルアップを高速化することがで
き、ライト時のビットラインのロウレベルの電圧上昇を
抑制できる。即ち、本発明によれば、一対のビット線の
ほぼ中央部分にビット線イコライズ手段を設けたので、
一対のビット線の一端にビット線イコライズ手段を設け
た従来のものに比して、ビット線配線抵抗及び寄生容量
を等価的に半分とすることができ、これにより一対のビ
ット線のイニシャライズを高速で行うことができ、しか
も、本発明においては、一対のビット線に対して１つの
ビット線イコライズ手段しか設けないようにしたので、
複数設けたものとは異なり、ビット線イコライズ手段を
オン・オフさせる信号に接続させるビット線イコライズ
手段の数を減らし且つその配線の長さも短くでき、これ
によって配線の寄生容量を低減でき、よってビット線イ
コライズ手段をオン、オフさせるパルスの波形をなまら
せるおそれもなく、それのオン、オフ動作を確実に行わ
せることができ、さらに、一対のビット線の一端にビッ
ト線プルアップ手段を設けると共に、他端にビット線プ
ルアップ手段としても機能するビット線負荷手段を設け
たので、一対のビット線のほぼ中央部分をビット線イコ
ライズ手段で接続したことと相俟って、プルアップ電流
は一対のビット線の両端から中央に向って流れ、このプ
ルアップ電流は、中央部分においては一方のビット線か
らビット線イコライズ手段を介して他方のビット線に流
れることとなり、これによっても一対のビット線のイニ
シャライズを高速で行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体メモリ装置の回
路構成図である。

【図２】図１の構成の動作を説明するための波形図であ
る。

【図３】図１の構成における電流経路の説明図である。

【図４】本発明の第２実施例の回路図である。

【図５】本発明の第３実施例の回路図である。

【図６】スタティックＲＡＭにおけるメモリセルの回路
図である。

【図７】従来の半導体メモリ装置の回路構成図である。

【図８】図６の構成の動作を説明するための波形図であ
る。

【図９】図６の構成の他の動作を説明するための波形図
である。

【図１０】図６の構成における電流経路の説明図であ
る。

【図１１】４メガビットＳＲＡＭのメモリセルアレイの
構成図である。

【図１２】本発明の第４実施例の回路図である。

【図１３】本発明の第５実施例の回路図である。

【図１４】本発明の第６実施例の回路図である。

【図１５】本発明の第７実施例の回路図である。

【符号の説明】

Ｔ１，Ｔ２ビットラインロードトランジスタＴ３，Ｔ４ビットラインプルアップトランジスタＴ５，Ｔ５ａ，Ｔ５ｂ，Ｔ５ｃ，Ｔ５ｄ，Ｔ５ｅビッ
トラインイコライズトランジスタＴ６，Ｔ７カラムスイッチＢＬ１，ＢＬ２，ＢＬ１Ｒ，ＢＬ２Ｒ，ＢＬ１０，ＢＬ
２０，ＢＬ１１，ＢＬ２１，ＢＬ１２，ＢＬ２２，ＢＬ
３０〜ＢＬ３２，ＢＬ４０〜ＢＬ４２，ＢＬ５０〜ＢＬ
５２，ＢＬ６０〜ＢＬ６２，ＢＬ１００〜ＢＬ１４０，
ＢＬ２００〜ＢＬ２４０，ＢＬ３００〜ＢＬ３６０，Ｂ
Ｌ４００〜ＢＬ４６０，ＢＬ５００〜ＢＬ５４０，ＢＬ
６００〜ＢＬ６４０，ＢＬ７００〜ＢＬ７４０，ＢＬ８
００〜ＢＬ８４０ビットラインＲ１，Ｒ２，Ｒ１０，Ｒ１１，Ｒ１２，Ｒ２０，Ｒ２
１，Ｒ２２，Ｒ３０，Ｒ３１，Ｒ４０，Ｒ４１，Ｒ５
０，Ｒ５１，Ｒ６０，Ｒ６１，Ｒ１００〜Ｒ１３０，Ｒ
２００〜Ｒ２３０，Ｒ３００〜Ｒ３５０，Ｒ４００〜Ｒ
４５０，Ｒ５００〜Ｒ５３０，Ｒ６００〜Ｒ６３０，Ｒ
７００〜Ｒ７３０，Ｒ８００〜Ｒ８３０ビットライン
配線寄生抵抗ＭＣ１，ＭＣ２，ＭＣｎメモリセルＷＬ１，ＷＬ２，ＷＬｎワードラインＣＬ１カラム選択信号線ＩＯ１，ＩＯ２入出力線Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ３０〜Ｃ３２，Ｃ
４０〜Ｃ４２，Ｃ５０〜Ｃ５２，Ｃ６０〜Ｃ６２，Ｃ１
００〜Ｃ１２０，Ｃ２００〜Ｃ２２０，Ｃ５００〜Ｃ５
４０，Ｃ６００〜Ｃ６４０，Ｃ７００〜Ｃ７４０，Ｃ８
００〜Ｃ８４０，Ｃ１０００〜Ｃ１４００，Ｃ２０００
〜Ｃ２４００，Ｃ３０００〜Ｃ３６００，Ｃ４０００〜
Ｃ４６００ビットライン配線寄生容量ＢＬＰＣビットラインプリチャージ部ＢＬＥＱビットラインイコライズ部ＢＬＬビットラインロード部ＭＣメモリセル部ＣＳＷカラムスイッチ部ＳＡセンス増幅器部ＲＤロウデコーダ部

───────────────────────────────────────────────────── フロントページの続き (72)発明者水上重人神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内 (72)発明者野沢安満神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内 (72)発明者中尾鋼治神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内 (56)参考文献特開昭60−251590（ＪＰ，Ａ) 特開平２−177196（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】列方向に並ぶ複数のメモリセルを有し、前
記各メモリセルにおける相補データの出力を一対のビッ
ト線を介して行う、半導体メモリ装置において、前記一対のビット線の一端にビット線をプルアップする
ために設けられたビット線プルアップ手段と、書き込み手段が接続される側としての他端と電源との間
に設けられた、ビット線プルアップ手段としても機能す
るビット線負荷手段と、読み出しに先立って前記一対のビット線をイコライズす
るために、前記一対のビット線間に跨って接続された１
つのビット線イコライズ手段と、を備え、前記ビット線イコライズ手段の前記一対のビット線への
接続位置は、前記一対のビット線における列方向に並ぶ
複数の前記メモリセルのうちのほぼ半数の位置であっ
て、ビット線イコライズ時におけるビット線抵抗値及び
容量値の大きさが、前記接続位置から前記一端の方向を
みた際のビット線抵抗値及び容量値と、前記他端の方向
をみた際のビット線抵抗値及び容量値とがほぼ等しくな
る位置である、ことを特徴とする半導体メモリ装置。