JPH07211059A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH07211059A
JPH07211059A JP6138932A JP13893294A JPH07211059A JP H07211059 A JPH07211059 A JP H07211059A JP 6138932 A JP6138932 A JP 6138932A JP 13893294 A JP13893294 A JP 13893294A JP H07211059 A JPH07211059 A JP H07211059A
Authority
JP
Japan
Prior art keywords
bit line
sub
main bit
bit lines
block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6138932A
Other languages
English (en)
Other versions
JP3672946B2 (ja
Inventor
Hideto Hidaka
秀人 日高
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP13893294A priority Critical patent/JP3672946B2/ja
Priority to US08/341,145 priority patent/US5610871A/en
Priority to KR1019940032110A priority patent/KR0148551B1/ko
Publication of JPH07211059A publication Critical patent/JPH07211059A/ja
Priority to US08/786,386 priority patent/US5973983A/en
Application granted granted Critical
Publication of JP3672946B2 publication Critical patent/JP3672946B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】 階層ビット線構造を備える半導体記憶装置に
おけるビット線容量に起因するノイズのセンス動作に及
ぼす影響を除去するとともに正確に階層ビット線を中間
電位にイコライズ／プリチャージすることを目的とす
る。 【構成】 ビット線は、各メモリセル列グループＢ♯０
〜Ｂ♯３に対応して配置されるサブビット線ＳＢＬａ０
〜ＳＢＬａ３およびＳＢＬｂ０〜ＳＢＬｂ３とメインビ
ット線ＭＢＬａおよびＭＢＬｂを含む。ワード線選択時
に分離トランジスタＳＰＧａが非導通状態とされ、メイ
ンビット線ＭＢＬａが分割メインビット線ＭＢＬａ０お
よびＭＢＬａ１に２分割されかつ選択ワード線を含むメ
モリグループとこの分離トランジスタとについて対称な
位置にあるメモリセルブロックが選択状態とされる。分
離トランジスタがＳＰＧｂが非導通状態とされた後にセ
ンスアンプＳＡａおよびＳＡｂがセンス動作を実行す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、ビット線がサブビット線とメインビット線を
含む複数の配線層で構成される階層ビット線構造を有す
る半導体記憶装置に関する。
【０００２】
【従来の技術】図６１は従来の階層ビット線構造を備え
る半導体記憶装置のメモリアレイ部の配置を示す図であ
る。図６１に示す半導体記憶装置の構成は、たとえば、
日経エレクトロニクス１９８６年７月１４日号の七条等
の論文「溝型トランジスタ・セルを使った４Ｍビット周
辺ＣＭＯＳダイナミックＲＡＭの試作」に開示されてい
る。
【０００３】図６１を参照して、メモリアレイは８個の
メモリブロックＭ０〜Ｍ７に分割される。メモリアレイ
の中央部にＸデコーダＲＤ０〜ＲＤ３が配置される。Ｘ
デコーダＲＤ０〜ＲＤ３は、それぞれ図の水平方向にお
いて隣接するメモリブロックに共有される。たとえばＸ
デコーダＲＤ０がメモリブロックＭ０およびＭ４により
共有される。
【０００４】メモリブロックＭ０〜Ｍ７に対応してセン
スアンプおよびＹデコーダブロックＳＹ０〜ＳＹ９がそ
れぞれ配置される。センスアンプ（ＳＡ）およびＹデコ
ーダＳＹ０、ＳＹ４、ＳＹ５、およびＳＹ９はそれぞれ
メモリブロックＭ０、Ｍ３、Ｍ４およびＭ７により用い
られる。残りのセンスアンプ（ＳＡ）およびＹデコーダ
ブロックＳＹ１〜ＳＹ３およびＳＹ６〜ＳＹ８はそのそ
れぞれの両側のメモリブロックにより共有される。
【０００５】動作時においては、偶数番号のＸデコーダ
ＲＤ０およびＲＤ２または奇数番号のＸデコーダＲＤ１
およびＲＤ３が活性化される。活性化されたＸデコーダ
は、対応の２つのメモリブロックにおいて１本のワード
線を選択する。この１つおきのメモリブロックを選択状
態とすることにより、選択状態とされたメモリブロック
両側に設けられたセンスアンプを用いてセンス動作が行
える。センスアンプによる選択されたメモリセルのデー
タのセンス動作完了後、１つのセンスアンプ（ＳＡ）お
よびＹデコーダブロックが活性化され、選択された列が
内部データ線（Ｉ／Ｏ線）に接続され、選択されたメモ
リセルに対するデータの書込または読出が実行される。
【０００６】図６２は、図６１に示す半導体記憶装置の
１つのメモリアレイブロックの詳細構造を示す図であ
る。図６２においては、２列のメモリセルおよび関連の
回路要素を示す。
【０００７】図６２において、メモリセルＭＣの各列は
複数個（図６２においては８個）のメモリセルブロック
Ｂ♯０〜Ｂ♯７に分割される。メモリセルブロックＢ♯
０〜Ｂ♯７それぞれにおいて、各メモリセル列に対応し
てサブビット線ＳＢＬａ０〜ＳＢＬａ７およびＳＢＬｂ
０〜ＳＢＬｂ７が配置される。サブビット線と交差する
方向にワード線ＷＬが配置される。図６２において、メ
モリセルブロックＢ♯０〜Ｂ♯７の各々においては６４
本のワード線ＷＬ０〜ＷＬ６３が配置される。メモリセ
ルＭＣはワード線とサブビット線との交差部に対応して
配置される。したがって、１本のワード線ＷＬ（ＷＬ０
〜ＷＬ６３を総称する）が選択されたとき、サブビット
線ＳＢＬａ（ＳＢＬａ０〜ＳＢＬａ７を総称する）に接
続されるメモリセルＭＣａと、サブビット線ＳＢＬｂ
（ＳＢＬｂ０〜ＳＢＬｂ７を総称する）に接続されるメ
モリセルＭＣｂが同時に選択状態とされる。このメモリ
セルの配置はいわゆる「オープンビット線配置」に類似
する。
【０００８】メモリセルの各列に対応してメインビット
線ＭＢＬａおよびＭＢＬｂが配置される。メインビット
線ＭＢＬａおよびＭＢＬｂには、メモリセルブロックＢ
♯０〜Ｂ♯７それぞれに対応してセクション選択スイッ
チＳＷＣ０ａ〜ＳＷＣ７ａおよびＳＷＣ０ｂ〜ＳＷＣ７
ｂが配置される。セクション選択スイッチＳＷＣ０ａお
よびＳＷＣ０ｂ〜ＳＷＣ７ａおよびＳＷＣ７ｂは、それ
ぞれセクション選択信号ＳＥＣ０〜ＳＥＣ７に応答して
非導通状態とされる。サブビット線ＳＢＬａ０〜および
ＳＢＬｂ０〜ＳＢＬａ７およびＳＢＬｂ７の一方端に
は、セグメント選択信号ＳＥＧ０〜ＳＳＥＧ７に応答し
て導通するセグメント選択スイッチＳＷＧ０ａおよびＳ
ＷＧ０ｂ〜ＳＷＧ７ａおよびＳＷＧ７ｂが設けられる。
セグメント選択スイッチＳＷＧｉａ（ｉ＝０〜７）は導
通時に対応のサブビット線ＳＢＬａｉを対応のセクショ
ン選択スイッチＳＷＣｉａの一方側のメインビット線Ｍ
ＢＬａに接続する。セグメント選択スイッチＳＷＧｉｂ
は、導通時に対応のサブビット線ＳＢＬｂｉを対応のセ
クション選択スイッチＳＷＣｉｂの他方側のメインビッ
ト線ＭＢＬｂに接続する。
【０００９】メインビット線ＭＢＬａおよびＭＢＬｂの
両端部には、センスアンプＳＡａおよびＳＡｂが設けら
れる。メインビット線ＭＢＬａにはダミーメモリセルＤ
ＭＣａが設けられメインビット線ＭＢＬｂにはダミーメ
モリセルＤＭＣｂが設けられる。ダミーメモリセルＤＭ
ＣａおよびＤＭＣｂは、ダミーワード線ＤＷＬ１および
ＤＷＬ０が選択状態とされたとき対応のメインビット線
にその記憶電荷を伝達する。ダミーメモリセルＤＭＣａ
およびＤＭＣｂの蓄積する電荷量は、メモリセルＭＣの
ハイレベルデータ記憶時の蓄積電荷量とローレベルデー
タ記憶時の蓄積電荷量の和の１／２である。次にこの図
６２に示す構成の動作についてその動作波形図である図
６３を参照して説明する。
【００１０】スタンバイ状態時においてはセグメント選
択信号ＳＥＧ０〜ＳＥＧ７は非活性状態のローレベルに
ある。これによりサブビット線ＳＢＬａ０およびＳＢＬ
ｂ０〜ＳＢＬａ７およびＳＢＬｂ７はメインビット線Ｍ
ＢＬａおよびＭＢＬｂから切り離されている。一方、セ
クション選択信号ＳＥＣはハイレベルにあり、セクショ
ン選択スイッチＳＷＣ０ａおよびＳＷＣ０ｂ〜ＳＷＣ７
ａおよびＳＷＣ７ｂはすべて導通状態にある。メインビ
ット線ＭＢＬａおよびＭＢＬｂは中間電位にプリチャー
ジされている。
【００１１】メモリサイクルが始まると、まずＸアドレ
ス信号（ロウアドレス信号）が与えられる。この与えら
れたＸアドレス信号により、まず選択されるべきワード
線が属するメモリセルブロック（選択メモリセルブロッ
ク）が決定される。選択メモリセルブロックに対応する
セグメント選択信号ＳＥＧがハイレベルに立上り、選択
メモリブセルブロックのセグメントスイッチＳＷＧが導
通状態とされる。
【００１２】このセグメント選択スイッチＳＥＧがハイ
レベルに立上り、選択メモリセルブロック内のサブビッ
ト線がメインビット線ＭＢＬａおよびＭＢＬｂに接続さ
れた後、セクション選択信号ＳＥＣがローレベルに立下
がる。これによりメインビット線ＭＢＬａおよびＭＢＬ
ｂは２分割される。セグメント選択スイッチＳＷＧｉａ
およびＳＷＧｉｂは、セクション選択スイッチＳＷＣｉ
ａおよびＳＷＣｉｂの一方側および他方側にそれぞれ接
続される。したがって、サブビット線ＳＢＬａはセンス
アンプＳＡａに接続され、サブビット線ＳＢＬｂはセン
スアンプＳＡｂに接続される。セグメント選択信号ＳＥ
Ｇをハイレベルに立上げた後、セクション選択信号ＳＥ
Ｃをローレベルに立下げることにより、センスアンプＳ
ＡａおよびＳＡｂに付随する寄生容量の対称性を維持す
る。非選択メモリセルブロックに対応して設けられるセ
クション選択スイッチは、セクション選択信号ＳＥＣが
ハイレベルのため導通状態を維持している。今、以下の
説明を簡単にするために、メモリセルブロックＢ♯０が
選択された状態を考える。
【００１３】非選択メモリセルブロックＢ♯１〜Ｂ♯７
に対応するセクション選択信号ＳＥＣ１〜ＳＥＣ７が電
源電圧レベルよりもさらに昇圧される。メインビット線
ＭＢＬａおよびＭＢＬｂ上の信号を高速に伝達するため
である。
【００１４】次いで、Ｘアドレス信号に従ってワード線
が選択され、選択されたワード線（ＷＬ０とする）の電
位がハイレベルに立上がる。これにより、サブビット線
ＳＢＬａ０上にメモリセルＭＣａが記憶するデータが伝
達され、セグメント選択スイッチＳＷＧ０ａおよびメイ
ンビット線を介してセンスアンプＳＡａにこの選択され
たメモリセルＭＣｂのデータが伝達される。同様に、サ
ブビット線ＳＢＬｂ０に接続されるメモリセルの記憶デ
ータは、セグメント選択スイッチＳＷＧ０ｂおよびメイ
ンビット線ＭＢＬｂを介してセンスアンプＳＡｂに伝達
される。このときまた同様にダミーワード線ＤＷＬ０お
よびＤＷＬ１が同時に選択状態とされ、その電位がハイ
レベルに立上がる。次いでセンスアンプＳＡａおよびＳ
Ａｂが活性化され、センス動作が実行され、メインビッ
ト線ＭＢＬａおよびＭＢＬｂの電位が選択されたメモリ
セルＭＣａおよびＭＣｂの記憶するデータに応じて変化
する。この後データの書込または読出が実行される。
【００１５】次いで、選択メモリセルブロックＢ♯０に
対応するセグメント選択信号ＳＥＧ０が昇圧され、また
選択ワード線ＷＬ０の電位の昇圧される。これにより、
メモリセルＭＣａおよびＭＣｂへのデータの再書込（リ
ストア）が実行される。リストアの後、まず選択ワード
線ＷＬ０の電位がローレベルに立下がり、次いで、選択
されたメモリセルブロックＢ♯０に対応するセグメント
選択スイッチＳＥＧが電源電圧レベルにされる。この状
態においては、非選択メモリセルブロックに対応するセ
クション選択信号ＳＥＣ１〜ＳＥＣ７は昇圧レベルを維
持している。この状態で、センスアンプＳＡａおよびＳ
Ａｂが非活性状態とされ、メインビット線ＭＢＬａおよ
びＭＢＬｂのイコライズが行なわれ、選択サブビット線
ＳＢＬａ０およびＳＢＬｂ０が中間電位にプリチャージ
される。
【００１６】この後、セクション選択信号ＳＥＣ０〜Ｓ
ＥＣ７がすべて電源電圧Ｖｃｃレベルのハイレベルに維
持され、セクション選択スイッチＳＷＣ０ａおよびＳＷ
Ｃｂ〜ＳＷＣ７ａおよびＳＷＣ７ｂが導通状態とされ
る。メインビット線ＭＢＬａおよびＭＢＬｂが分割状態
から解放されかつ中間電位にイコライズされる。この
後、選択状態とされていたセグメント選択信号ＳＥＧ０
がローレベルに立下げられ、セグメント選択スイッチＳ
ＷＧ０ａおよびＳＷＧ０ｂが非導通状態とされ、サブビ
ット線ＳＢＬａ０およびＳＢＬｂ０がメインビット線Ｍ
ＢＬａおよびＭＢＬｂから切り離される。
【００１７】上述のように、サブビット線についてはメ
モリセルの配置を「オープンビット線配置」とし、メイ
ンビット線についてはメモリセルの配置を「折返しビッ
ト線配置」とすることにより、メモリセルの高密度高集
積化およびセンス動作の安定化を図る。
【００１８】図６４は、図６３に示すセンスアンプ部の
構成を具体的に示す図である。図６４においては、メイ
ンビット線が２分割され、その分割されたメインビット
線の長さは選択されるメモリセル位置に応じて異なるた
め、およびメインビット線にはサブビット線が接続さ
れ、選択されたメモリセルのデータが伝達されるため、
単にビット線ＢＬおよび／ＢＬとして示す。
【００１９】図６４において、センスアンプＳＡは、ゲ
ートとドレインが交差接続されたｎチャネルＭＯＳトラ
ンジスタＱ７およびＱ９と、ゲートとドレインが交差結
合されたｐチャネルＭＯＳトランジスタＱ８およびＱ１
０を含む。トランジスタＱ８およびＱ１０と電源電位ノ
ードＶｃｃとの間には、並列にｐチャネルＭＯＳトラン
ジスタＱ１２およびＱ１３が設けられる。トランジスタ
Ｑ１２およびＱ１３は、それぞれセンスアンプ活性化信
号φｐ１およびφｐ２に応答して導通する。トランジス
タＱ１２の電流駆動力はトランジスタＱ１３のそれより
も小さくされる。トランジスタＱ７およびＱ９と接地電
位ノードＧＮＤとの間には、並列にｎチャネルＭＯＳト
ランジスタＱ１４およびＱ１５設けられる。トランジス
タＱ１４およびＱ１５はそれぞれセンスアンプ活性化信
号φｎ１およびφｎ２に応答して導通する。トランジス
タＱ１４の電流駆動力はトランジスタＱ１５のそれより
も大きくされる。
【００２０】ビット線ＢＬおよび／ＢＬには、イコライ
ズ信号Ｅに応答して導通してビット線ＢＬおよび／ＢＬ
の電位をイコライズするためのｎチャネルＭＯＳトラン
ジスタＱ１１と、イコライズ信号Ｅに応答して導通し、
ビット線ＢＬおよび／ＢＬにそれぞれ所定の基準電位Ｖ
ｂｌ（たとえばＶｃｃ／２）を伝達するｎチャネルＭＯ
ＳトランジスタＱ１およびＱ２が設けられる。
【００２１】ビット線ＢＬおよび／ＢＬとセンスアンプ
ＳＡのセンスノードＳＮａおよびＳＮｂの間に、ビット
線転送信号Ｔに応答して非導通状態となり、ビット線Ｂ
Ｌおよび／ＢＬとセンスノードＳＮａおよびＳＮｂとを
切り離すためのｎチャネルＭＯＳトランジスタＱ４およ
びＱ３が設けられる。センスノードＳＮａおよびＳＮｂ
と内部データ線ＤＢおよび／ＤＢとの間には、Ｙデコー
ダからの列選択信号Ｙに応答して導通するｎチャネルＭ
ＯＳトランジスタＱ６およびＱ５が設けられる。次に図
６４に示すセンスアンプ部の動作についてその動作波形
図である図６５を参照して説明する。
【００２２】スタンバイ時において、イコライズ信号Ｅ
はハイレベルにあり、トランジスタＱ１、Ｑ２およびＱ
１１は導通状態にあり、ビット線ＢＬおよび／ＢＬは中
間電位Ｖｂｌにプリチャージ／イコライズされている。
ビット線転送信号Ｔはハイレベルにあり、トランジスタ
Ｑ３、Ｑ４は導通状態にあり、したがってセンスノード
ＳＮａおよびＳＮｂも中間電位Ｖｂｌにプリチャージさ
れている。
【００２３】メモリサイクルが始まると、イコライズ信
号Ｅがローレベルとなり、トランジスタＱ１、Ｑ２およ
びＱ１１が非導通状態とされる。この状態で、前述のセ
クションの選択、セグメントの選択およびワード線の選
択が順次実行される。選択ワード線に接続されるメモリ
セルのデータがビット線ＢＬおよび／ＢＬ上に伝達され
ると、まずセンスアンプ活性化信号φｎ１がハイレベル
へ立上がり、トランジスタＱ１４が導通状態とされる。
これによりセンスノードＳＮａおよびＳＮｂの電位が差
動的に増幅される。すなわち、センスノードＳＮａおよ
びＳＮｂの電位の低い方のセンスノードの電位がさらに
低下する。このセンスアンプ活性化信号φｎ１がハイレ
ベルに立上り差動増幅が行なわれた後、ビット線転送信
号Ｔがローレベルに立下がり、トランジスタＱ３および
Ｑ４がオフ状態となり、ビット線ＢＬおよび／ＢＬはセ
ンスアンプＳＡから切り離される。センスアンプＳＡの
駆動すべき容量負荷が低減され、センス速度が速くな
る。
【００２４】次いでセンスアンプ活性化信号φｎ２およ
びφｐ１がそれぞれハイレベルおよびローレベルとさ
れ、トランジスタＱ１２およびＱ１５が導通状態とな
り、センスノードＳＮａおよびＳＮｂの充放電が実行さ
れかつセンスノードＳＮａおよびＳＮｂの電位がラッチ
される。次いで列選択信号Ｙがハイレベルに立上がり、
トランジスタＱ５およびＱ６が導通状態となり、センス
ノードＳＮａおよびＳＮｂの信号が内部データ線ＤＢお
よび／ＤＢに伝達される。
【００２５】データの書込または読出が行なわれた後、
センスアンプ活性化信号φｐ２がローレベルとなり、ト
ランジスタＱ１３が導通状態となる。トランジスタＱ１
３はトランジスタＱ１２よりも大きな電流供給力を有し
ている。センスアンプ活性化信号φｐ２はリストア動作
時に活性状態のローレベルとされる。これにより確実に
電源電位Ｖｃｃレベルの信号を選択メモリセルへ書込む
ことを図る。リストア時において、ビット線転送信号Ｔ
はすでにハイレベルに立上がっており、トランジスタＱ
３およびＱ４はオン状態にある。この後センスアンプ活
性化信号φｐ１、φｐ２、φｎ１およびφｎ２が非活性
状態とされた後、イコライズ信号Ｅがハイレベルに立上
がり、トランジスタＱ１、Ｑ２、およびＱ１１が導通状
態となり、ビット線ＢＬおよび／ＢＬのイコライズ／プ
リチャージ動作が実行される。この後、前述のように、
セクション選択信号ＳＥＣをすべてハイレベルとした
後、セグメント選択信号ＳＥＧをすべてローレベルとす
る。
【００２６】センスアンプＳＡのセンス動作時にビット
線ＢＬおよび／ＢＬとセンスアンプＳＡとを切り離すこ
とにより、センスアンプＳＡのセンス動作の高速化およ
び負荷容量の低減を図る。
【００２７】上述のような階層ビット線構造において
は、メモリセルが直接接続されるサブビット線の単位長
さあたりの浮遊容量（対接地容量）はメインビット線の
単位長さあたりの浮遊容量（対接地容量）よりも大き
く、通常両者の比は５：１ないし１０：１程度である。
メモリセルが直接接続されるサブビット線は、メモリセ
ルのトランジスタに対するコンタクト部においてメモリ
セルトランジスタの拡散層に接続される。したがってこ
の拡散層と基板との間の接合容量が大きいため、サブビ
ット線の浮遊容量が大きくなる。これに対して、メイン
ビット線はサブビット線に接続されるだけであり、メモ
リセルには直接接続されないためこのメインビット線の
浮遊容量は小さくなる。これにより、階層ビット線構成
ではビット線１本あたりの浮遊容量を増加させることな
くビット線全体の長さを長くすることができる。センス
アンプ列がメインビット線に対して配置されるだけであ
るため、センスアンプ列を各サブビット線に設ける必要
がなく、センスアンプおよびプリチャージ回路などのビ
ット線周辺回路の占有面積を低減することができ、チッ
プサイズを低減することができる。
【００２８】また上述のような階層ビット線構造は、ソ
フトエラー率が低減するという効果をも有する。サブビ
ット線１本に直接接続されるメモリセルの数は、たとえ
ば６４セル／ビット線程度と小さい。サブビット線は、
メモリセルトランジスタに対するコンタクト部でこのメ
モリセルトランジスタの拡散層に接続される。この拡散
層にα線入射時に基板内で発生したキャリアが収集され
ると、ビット線モードのソフトエラーが発生する。一
方、メインビット線は直接メモリセルには接続されない
ため、このようなキャリア収集は生じない。非階層ビッ
ト線構成において１本のビット線に２５６個のメモリセ
ルが接続される場合、階層ビット線構成でメモリセル列
を４本のサブビット線に分割した場合、メモリセルブロ
ック選択時に１本のビット線（メインビット線とサブビ
ット線）に直接接続されるメモリセルの数は６４と非階
層ビット線構成の場合の１／４となる。したがって、階
層ビット線構成においては、ビット線１本に直接接続さ
れるメモリセルの数を小さくすることにより、収集キャ
リア量の低減およびソフトエラー発生領域のメモリセル
ブロックへの限定により、ソフトエラー率を低減するこ
とができる。
【００２９】
【発明が解決しようとする課題】メモリセル選択時、階
層ビット線（メインビット線とサブビット線両者を含
む）に現れる電位変化ΔＶは次式で表される；
【００３０】
【数１】
【００３１】ここで、Ｖｃｃは電源電位レベルであり、
Ｃｂは、階層ビット線の浮遊容量を示し、Ｃｓはメモリ
セルのキャパシタの容量を示す。
【００３２】センスアンプはこの電位変化ΔＶを検知し
て増幅する。このセンスアンプの増幅動作は、センスア
ンプのセンスノードに付随する寄生容量を充放電するこ
とと等価であり、一方のセンスノードが充電され、他方
のセンスノードが放電される。このとき、センスノード
の寄生容量がバランスしていない場合、センスノードの
充放電速度が異なり、正確なセンス動作ができなくなる
という問題が生じる。
【００３３】図６４に示す従来の階層ビット線構造にお
いてセンス動作時ビット線転送信号Ｔがローレベルとな
り、ビット線ＢＬおよび／ＢＬとセンスアンプＳＡとが
切り離されている。しかしながら、この場合において
も、センスアンプＳＡにおいてセンスアンプ活性化信号
φｎ１がハイレベルとなり、トランジスタＱ１４が導通
してセンスノードＳＮａおよびＳＮｂの一方の電位を低
下させてこのセンスノードＳＮａおよびＳＮｂの電位差
を拡大した後にビット線転送信号Ｔをローレベルに立下
げている。したがってこのセンスアンプＳＡの第１段階
でのセンス動作時においてセンスノードＳＮａおよびＳ
Ｎｂの負荷容量がバランスしていない場合、正確にこの
電位差を拡大することが困難となるか、またはその電位
差拡大に長時間を有し、高速でセンス動作を実行するこ
とができなくなるという問題が生じる。
【００３４】先行技術は、このようなセンスアンプに対
するビット線容量のアンバランスの問題を解消するため
に図６６に示すような構成を利用している。
【００３５】図６６は、図６１ないし図６４に示す先行
技術のセンス動作時におけるビット線接続形態を示す図
である。図６６において、メモリアレイブロックＭｂが
選択され、メモリアレイブロックＭａおよびＭｃは非選
択ブロックである。メモリアレイブロックＭｂにおい
て、サブビット線ＳＢＬａｂはセンスアンプＳＡＬに接
続され、サブビット線ＳＢＬｂｂはセンスアンプＳＡＲ
に接続される。
【００３６】非選択メモリブロックＭｂおよびＭｃにお
いても同様にメモリセルブロック選択動作が実行されサ
ブビット線ＳＢＬｂａがセンスアンプＳＡＬに接続さ
れ、同様分割メインビット線ＭＢＬａａがセンスアンプ
ＳＡＬに接続される。分割メインビット線ＭＢＬａａに
はサブビット線が接続されていない。またセンスアンプ
ＳＡＲにはメインビット線ＭＢＬａｃおよびサブビット
線ＳＢＬａｃが接続されるとともに分割メインビット線
ＭＢＬｂｃが接続される。このように非選択メモリブロ
ックにおける１つのセグメントを選択してセンスアンプ
ＳＡＬおよびＳＡＲのビット線容量を等しくする。
【００３７】しかしながらこの構成の場合、非選択メモ
リブロックにおいてもセグメントスイッチおよびセクシ
ョンスイッチの導通／非導通を実行する必要があり、消
費電流が多くなるという問題が生じる。
【００３８】またこの非選択メモリアレイブロックを利
用する構成の場合、図６１のアレイ配置から明らかなよ
うに、両端部のメモリアレイブロックＭ０およびＭ４ま
たはメモリアレイブロックＭ３およびＭ７が選択された
とき、ブロックＳＹ０およびＳＹ５またはＳＹ４および
ＳＹ９に含まれるセンスアンプＳＡに対してはビット線
容量をバランスさせることはできない。すべてのセンス
アンプに対しビット線容量を等しくするためには「ダミ
ーアレイ」を配置する必要があり、メモリアレイの面積
が不必要に大きくなるという問題が生じる。
【００３９】また図６６に示す構成の場合、異なるメモ
リアレイブロックのサブビット線が１つのセンスアンプ
に接続されるため、「折返しビット線配置」の特徴すな
わち同相ノイズを消去するという特徴が失われ、正確な
センス動作を実行することができなくなるという問題が
生じる。
【００４０】またビット線容量がバランスしていない場
合、たとえイコライズ／プリチャージトランジスタが設
けられていても、階層ビット線を正確にＶｃｃ／２の中
間電位にプリチャージすることができなくなるという問
題が生じる。
【００４１】今、図６７に示すように、ビット線ＢＬお
よび／ＢＬの寄生容量がＣＢａおよびＣＢｂであるとす
る。ビット線ＢＬがセンス動作により電源電位Ｖｃｃレ
ベルに充電され、ビット線／ＢＬが接地電位レベルに放
電された状態を考える。イコライズ信号Ｅがハイレベル
となると、ビット線ＢＬおよび／ＢＬが電気的に短絡さ
れる。この場合、ビット線ＢＬおよび／ＢＬのイコライ
ズ電位Ｖｐは、 Ｖｐ＝Ｖｃｃ・ＣＢａ／（ＣＢａ＋ＣＢｂ） で与えられる。ＣＢａ＜ＣＢｂの場合には、プリチャー
ジ電位Ｖｐは中間電位Ｖｃｃ／２よりも低くなる。この
場合、図６４に示すプリチャージトランジスタＱ１およ
びＱ２により中間電位Ｖｂｌ（＝Ｖｃｃ／２）にプリチ
ャージすることができる。しかしながらこの場合、中間
電位発生回路から電流を供給する必要が生じ、消費電流
が増大する。また逆にＣＢａ＞ＣＢｂの場合、プリチャ
ージ電位Ｖｐは中間電位Ｖｃｃ／２よりも高くなる。こ
の場合、プリチャージトランジスタＱ１およびＱ２が導
通しても、単にビット線ＢＬおよび／ＢＬへは電荷の注
入が行なわれないだけであり、階層ビット線ＢＬおよび
／ＢＬのプリチャージ電位Ｖｐは中間電位よりも高い状
態を保持する。したがって、次にメモリセルのデータを
読出すときに、正確な基準電圧を発生することができ
ず、正確なメモリセルのデータの検知および増幅を行な
うことができなくなるという問題が生じる。また、図６
１に示すアレイ配置のように、メモリアレイブロック各
々にＹデコーダブロックを設けた場合、記憶容量が増大
しアレイブロック数が増加した場合、応じてＹデコーダ
ブロック数が増大しアレイ占有面積が増大する。
【００４２】図６８は、従来の半導体記憶装置の他の構
成を示す図である。図６８に示す半導体記憶装置の構成
は、たとえば１９９３シンポジウム・オン・ＶＬＳＩサ
ーキット、ダイジェスト・オブ・テクニカル・ペーパー
ズ１９９３年５月の第９１頁ないし第９２頁のＪ・Ｈ・
アーン等による「高密度ＤＲＡＭのための双方向一致グ
ローバルビット線方式」に示されている。
【００４３】図６８において、メモリアレイは８個のメ
モリアレイブロックＭ♯０〜Ｍ♯７に分割される。メモ
リアレイブロックＭ♯０〜Ｍ♯７に共通にグローバルビ
ット線が配置され、各メモリアレイブロックそれぞれに
おいてローカルビット線が配置される。メモリアレイの
両側、すなわちメモリアレイブロックＭ♯０およびメモ
リアレイブロックＭ♯７の外側に隣接してセンスアンプ
群ＳＡＧＵおよびＳＡＧＢが配置される。センスアンプ
群ＳＡＧＵおよびＳＡＧＢに隣接してさらにＹデコーダ
ＹＤＵおよびＹＤＢが配置される。
【００４４】２つのメモリアレイブロックを単位とし
て、この単位となる２つのメモリアレイブロックの間に
スイッチ回路（ＳＷ♯０〜ＳＷ♯３）が配置される。ス
イッチ回路ＳＷ♯０〜ＳＷ♯３は、以下に示すように、
グローバルビット線に設けられる分離スイッチと、グロ
ーバルビット線と対応のメモリアレイブロックに含まれ
るローカルビット線とを接続するためのスイッチング素
子とを含む。
【００４５】図６９（Ａ）は、図６８に示す１対のグロ
ーバルビット線の構成を概略的に示す図である。グロー
バルビット線ＧＢＬａおよびＧＢＬｂには、セクション
選択信号ＳＥＣ（ＳＥＣ０〜ＳＥＣ４）に応答して非導
通状態となるセクション選択スイッチＳＷＣ０〜ＳＷＣ
４が配置される。サブビット線ＳＢＬａ（ＳＢＬａ０〜
ＳＢＬａ７）およびサブビット線ＳＢＬｂ（ＳＢＬｂ０
〜ＳＢＬｂ７）には、セグメント選択スイッチＳＥＧ
（ＳＥＧ０〜ＳＥＧ４）に応答して導通するセグメント
選択スイッチＳＷＧａ（ＳＷＧａ０〜ＳＷＧａ７）およ
びＳＷＧｂ（ＳＷＧｂ０〜ＳＷＧｂ７）が設けられる。
セグメント選択スイッチＳＷＧａおよびＳＷＧｂは、対
をなすサブビット線ＳＢＬａおよびＳＢＬｂを、同じグ
ローバルビット線ＧＢＬａまたはＧＢＬｂの対応のセク
ション選択スイッチＳＥＣの両側に接続する。
【００４６】たとえばメモリアレイブロックＭ♯０にお
いて、サブビット線ＳＢＬａ０はセグメント選択スイッ
チＳＷＧａ０を介してセクション選択スイッチＳＷＣ０
の一方端子に接続され、サブビット線ＳＢＬｂ０は、セ
グメント選択スイッチＳＷＧｂ０を介してセクション選
択スイッチＳＷＣ０の他方端子に接続される。この構成
においては、偶数のメモリアレイブロックが選択された
とき、その選択されたメモリセルのデータがグローバル
ビット線ＧＢＬａに伝達される。一方、奇数番号のメモ
リアレイブロックＭ♯１…が選択された場合には、選択
されたメモリセルのデータはグローバルビット線ＧＢＬ
ｂに伝達される。次に動作について簡単に説明する。
【００４７】今、メモリアレイブロックＭ♯０に含まれ
るワード線ＷＬが選択された状態を考える。この場合に
は、セクション選択信号ＳＥＣ０がローレベルとなり、
セクション選択スイッチＳＷＣ０が非導通状態となる。
残りのセクション選択信号ＳＥＣ１〜ＳＥＣ４はハイレ
ベルを維持しており、セクション選択スイッチＳＷＣ１
〜ＳＷＣ４は導通状態にある。
【００４８】次いで、セグメント選択スイッチＳＥＧ０
がハイレベルとなり、セグメント選択スイッチＳＷＧａ
０およびＳＷＧｂ０が導通状態となる。このときまたメ
モリアレイブロックＭ♯１においてもセグメント選択ス
イッチＳＷＧａ１およびＳＷＧｂ１が導通状態となる。
【００４９】サブビット線ＳＢＬａ０はセンスアンプＳ
Ａａに接続され、サブビット線ＳＢＬｂ０はセンスアン
プＳＡｂに接続される。またサブビット線ＳＢＬａ１が
センスアンプＳＡａに接続され、サブビット線ＳＢＬｂ
１がセンスアンプＳＡｂに接続される。
【００５０】図６９（Ｂ）にこのサブビット線とセンス
アンプとの接続態様の電気的等価回路を示す。図６９
（Ｂ）に示すように、サブビット線ＳＢＬａ１がサブビ
ット線ＳＢＬａ０に対する基準ビット線として機能し、
サブビット線ＳＢＬｂ１は選択サブビット線ＳＢＬｂ０
に対する基準ビット線として機能する。センスアンプＳ
Ａａがサブビット線ＳＢＬａ０に伝達されたメモリセル
ＭＣａのデータを検知増幅し、センスアンプＳＡｂが、
選択サブビット線ＳＢＬｂ０に伝達されたメモリセルＭ
Ｃｂのデータを検知増幅する。この図６９（Ａ）および
（Ｂ）に示す構成の場合、センスアンプＳＡａおよびＳ
Ａｂにおいてはビット線容量はバランスしている。しか
しながら、この構成の場合、先の先行技術と同様、選択
されたワード線の位置に従って階層ビット線の長さが異
なり、応じてセンスアンプの負荷容量が異なるという問
題が生じる。このビット線容量の変化について以下に簡
単に説明する。
【００５１】図７０は、センスアンプとサブビット線と
の接続形態を概略的に示す図である。今図７０（Ａ）に
示すように、ワード線ＷＬが選択されたとき、サブビッ
ト線ＳＢＬａがセンスアンプＳＡａに接続され、サブビ
ット線ＳＢＬｂがセンスアンプＳＡｂに接続される。こ
のとき、センスアンプＳＡａのセンスノードに対するビ
ット線容量はＣＢ１となり、センスアンプＳＡｂのセン
スノードに対するビット線容量はＣＢ２となる。このビ
ット線容量ＣＢ１またはＣＢ２が変化すると、前述の式
（１）に示すように、センスアンプのセンスノードに現
れる電位変化ΔＶが変化する。この容量ＣＢ１およびＣ
Ｂ２の変化は、サブビット線のＳＢＬａおよびＳＢＬｂ
の寄生容量に起因するのではなく、メインビット線の長
さが選択されたワード線の位置に応じて変化することに
起因する。
【００５２】図７０（Ｂ）に示すように、センスアンプ
ＳＡａに対するビット線容量が最小値ＣＢｍｎを取るの
は、センスアンプＳＡａに最も近いメモリアレイブロッ
クが選択されたときである。このときには、他方のセン
スアンプＳＡｂに対するビット線容量ＣＢ２がメインビ
ット線（グローバルビット線）の長さが最も長くなるた
め、最大値ＣＢｍｘとなる。正確なセンス動作のために
は、センスアンプのセンスノードにおける電位差が大き
いほど望ましい。ビット線容量が大きくなれば、信号伝
搬遅延もあわせて生じる。したがってセンスアンプＳＡ
ａおよびＳＡｂのセンス動作開始タイミングは、この最
大のビット線容量ＣＢｍｘにより決定され、センス動作
を早く始めることができず、応じてアクセス時間が長く
なるという問題も生じる。
【００５３】図７１は、図６９に示すスイッチ回路図の
構成を示す図である。図７１においては、グローバルビ
ット線ＧＢＬａおよびＧＢＬｂは２分割され、分割グロ
ーバルビット線対において一方が基準ビット線として機
能するため、符号ＧＢＬおよび／ＧＢＬによりグローバ
ルビット線を示す。
【００５４】また図７１においては、メモリアレイブロ
ックＭ♯０およびＭ♯１の間に設けられたスイッチ回路
の構成を示す。
【００５５】図７１において、スイッチ回路は、グロー
バルビット線ＧＢＬＡおよびＧＢＬＢならびに／ＧＢＬ
Ａおよび／ＧＢＬＢの間に直列に設けられるセクション
選択スイッチＳＷＣ０を含む。このセクション選択スイ
ッチＳＷＣ０はセクション選択信号ＳＥＣ（すなわちセ
グメント選択信号ＳＥＧ０の反転信号／ＳＥＧ０）に応
答して非導通状態となる。
【００５６】スイッチ回路はさらに、セグメント選択信
号ＳＥＧ０に応答して導通し、サブビット線ＳＢＬａ０
およびＳＢＬｂ０をグローバルビット線ＧＢＬＡおよび
ＧＢＬＢにそれぞれ接続するためのセグメント選択スイ
ッチＳＷＧａ０およびＳＷＧｂ０と、セグメント選択信
号ＳＥＧ０に応答してサブビット線ＳＢＬａ１およびＳ
ＢＬｂ１をグローバルビット線／ＧＢＬＡおよび／ＧＢ
ＬＢに接続するセグメント選択スイッチＳＷＧａ１およ
びＳＷＧｂを含む。
【００５７】サブビット線ＳＢＬａ０およびＳＢＬｂ０
ならびにＳＢＬａ１およびＳＢＬｂ２には、それぞれセ
クション選択信号ＳＥＣ（／ＳＥＧ０）に応答して導通
し、対応のサブビット線へ中間電位Ｖｃｃ／２を伝達す
るプリチャージ／イコライズトランジスタＱＥ０および
ＱＥ１ならびにＱＥ２およびＱＥ３が設けられる。
【００５８】この図７１に示すスイッチ回路の構成から
明らかなように、スイッチ回路のレイアウトが極めて複
雑となり、ビット線ピッチが小さくされた場合、十分余
裕を持ってスイッチ回路を配置するのが困難となり、高
集積化に対する大きな障害となるという問題が生じる
（スイッチング素子をグローバルビット線またはサブビ
ット線に接続するために必要とされるコンタクト領域は
スイッチングトランジスタの拡散領域よりもその幅が広
くなり、応じて占有面積が広くなるためである）。
【００５９】図７２は、前述のＶＬＳＩシンポジウムの
文献に示されているグローバルビット線の配置を示す図
である。図７２に示すように、グローバルビット線対に
対して、列方向および行方向いずれにおいても１つおき
のスイッチ回路形成領域にグローバルビット線交差領域
が設けられる。この文献においては、この交差領域は単
にスイッチ回路形成領域に設けることのみが示されてお
り、具体的にどのように形成するかは述べられていな
い。グローバルビット線対に交差部を設けることによ
り、隣接グローバルビット線間の結合容量による結合ノ
イズの低減を図る。
【００６０】しかしながら、この図７２に示すグローバ
ルビット線対の交差領域形成手法では、スイッチ回路の
構成が複雑であり、このため、このスイッチ回路の領域
にグローバルビット線の交差領域を設けた場合、スイッ
チ回路の占有面積が大きくなるという問題が生じる。
【００６１】それゆえ、この発明の目的は、センスアン
プに対するビット線容量をバランスさせることのできる
階層ビット線構造を備える半導体記憶装置を提供するこ
とである。
【００６２】この発明の他の目的はセンス動作に対する
改良されたノイズマージンを有する階層ビット線構造を
備える半導体記憶装置を提供することである。
【００６３】この発明のさらに他の目的は、小占有面積
で改良されたセンス動作マージンを有する階層ビット線
構造を備える半導体記憶装置を提供することである。
【００６４】この発明のさらに他の目的はセンスアンプ
に対する最大ビット線容量を小さくすることのできる階
層ビット線構造を備える半導体記憶装置を提供すること
である。
【００６５】この発明のさらに他の目的は小占有面積
の、階層ビット線構造を備える半導体記憶装置を提供す
ることである。
【００６６】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、行列状に配置され、各列が複数のブロックに
分割され、隣接する２列が対をなすように配置される複
数のメモリセルと、各列に対応して配設され、かつメモ
リセル列対と対応して対をなすように配置される複数の
メインビット線とを含む。各メインビット線対は第１お
よび第２のメインビット線を含む。
【００６７】請求項１に係る半導体記憶装置はさらに、
メモリセル各列において各ブロックに対応して配置さ
れ、各々に対応の列ブロックのメモリセルが接続される
複数のサブビット線を含む。同じブロック内の隣接する
列に配置されるサブビット線は対をなし、かつ各サブビ
ット線対は第１および第２のサブビット線を含む。
【００６８】請求項１に係る半導体記憶装置はさらに、
第１のメインビット線を２分割するように設けられる第
１のゲート手段と、サブビット線各々に対応して設けら
れ、ブロック選択信号に応答して、サブビット線をメイ
ンビット線に接続するブロック選択ゲート手段を含む。
このブロック選択ゲート手段は、ブロック選択信号に応
答して１つのサブビット線を第１のメインビット線に接
続し、かつ少なくとも１つのサブビット線を第２のメイ
ンビット線に接続するゲートを含む。
【００６９】請求項１に係る半導体記憶装置はさらに、
各メインビット線対に対応して設けられかつ対応のメイ
ンビット線対の第１のゲート手段に関して対向する位置
に配置され、対応の第１および第２のメインビット線上
の信号を検知増幅する複数のセンスアンプと、センスア
ンプのセンス動作時、第１および第２のメインビット線
上に伝達されたメモリセルデータがそれぞれ対応のセン
スアンプ対によりそれぞれ検知増幅されるように第２の
メインビット線を２分割する第２のゲート手段を含む。
第１のゲート手段は、ワード線選択動作時第１のメイン
ビット線を２分割する。
【００７０】請求項２に係る半導体記憶装置は、請求項
１に係るブロック選択手段が、ブロック選択信号にした
がって２つのサブビット線を第２のメインビット線に接
続するゲートを含む。
【００７１】請求項３に係る半導体記憶装置は、請求項
１記載のブロック選択ゲート手段が隣接するメインビッ
ト線対間で、サブビット線とメインビット線との接続態
様が異なるように配置されるゲートを含む。
【００７２】請求項４に係る半導体記憶装置は、請求項
１記載のブロック選択ゲート手段が、隣接メインビット
線対の第１のメインビット線を対応の列の第２のサブビ
ット線と接続し、かつ対応の列の第２のメインビット線
を隣接するメインビット線対に対して設けられた第１の
サブビット線に接続するゲートを含む。
【００７３】請求項５に係る半導体記憶装置は、請求項
２に係る半導体記憶装置において、第１のゲート手段
は、第１のメインビット線を２等分する位置に配置され
る。
【００７４】請求項６に係る半導体記憶装置は、請求項
１に係る半導体記憶装置がさらに、第１および第２のメ
インビット線の電位のイコライズ時に第２のサブビット
線の接続するセンスアンプを切換える第３のゲート手段
をさらに含む。
【００７５】請求項７に係る半導体記憶装置は、請求項
１記載の半導体記憶装置において、センス動作時センス
アンプ対をともに第１および第２のメインビット線から
切り離すゲート手段をさらに含む。
【００７６】請求項８に係る半導体記憶装置は、行列状
に配置され、かつ各列が複数のブロックに分割される複
数のメモリセルと、各メモリセル列に対応して配置され
る複数のメインビット線対と、各メモリセル列の各ブロ
ックに対応して配置され、各々に対応の列ブロックのメ
モリセルが接続される複数のサブビット線対と、サブビ
ット線対とメインビット線対とを接続するためのゲート
手段を含む。このゲート手段は、隣接するメインビット
線対間では、メインビット線とサブビット線との接続態
様が異なるように配置されるゲートを含む。
【００７７】請求項９に係る半導体記憶装置は、請求項
８記載の半導体記憶装置において、各ゲート手段は、対
応のサブビット線対の対向する端部に設けられるゲート
を含む。
【００７８】請求項１０に係る半導体記憶装置は、請求
項８記載のゲート手段が、対応のサブビット線対の一方
のサブビット線を隣接するメインビット線対の一方のメ
インビット線に接続するゲートを含む。
【００７９】請求項１１に係る半導体記憶装置は、行列
状に配置され、かつ各列が複数のブロックに分割される
複数のメモリセルと、各メモリセル列に対応して配置さ
れる複数のメインビット線と、各列の各ブロックに対応
して配置されかつ対応の列において端部に配設されるも
のよりもその長さが長くされかつ各々に対応の列のブロ
ックのメモリセルが接続される複数のサブビット線と、
複数のメインビット線各々に対応して設けられ、対応の
メインビット線上の信号を検知増幅するセンスアンプ手
段と、複数のサブビット線各々に対応して設けられ、ブ
ロック選択信号に応答して対応のサブビット線をメイン
ビット線に接続するゲート手段を含む。
【００８０】請求項１２に係る半導体記憶装置は、行列
状に配列され、かつ各列が複数のブロックに分割される
複数のメモリセルと、各列に対応して配置される複数の
メインビット線と、複数のメインビット線の各々におい
て複数のブロックに対応して配置されかつ各々に対応の
列ブロックのメモリセルが接続される複数のサブビット
線と、行方向に配設される主ブロック選択信号伝達線
と、所定数の列ごとにメインビット線と平行な列方向に
沿って設けられ、主ブロック選択信号伝達線上のブロッ
ク選択信号を受ける複数の副ブロック選択信号伝達線
と、複数のサブビット線各々に対して設けられ、対応の
副ブロック選択信号伝達線上のブロック選択信号に応答
して対応のサブビット線を対応のメインビット線へ接続
するための複数のブロック選択手段を備える。
【００８１】請求項１３に係る半導体記憶装置は、各々
が行列状に配列されかつ各列が複数のブロックに分割さ
れる複数のメモリセルを有する複数のメモリアレイブロ
ックと、複数のメモリアレイブロック各々において各列
に対応して配置される複数のメインビット線と、これら
複数のメインビット線各々に対して各列のブロックに対
応して配置され、各々に対応の列ブロックのメモリセル
が接続される複数のサブビット線と、複数のメモリアレ
イブロックに共通に設けられ、アドレス信号に従って少
なくとも１列を指定する列選択信号を生成する列選択信
号発生手段と、この列選択信号発生手段の出力ノード各
々に対応して設けられかつ複数のメモリアレイブロック
全体にわたって延在し、列選択信号発生手段の対応の出
力ノードからの列選択信号を伝達する複数の列選択信号
伝達線と、これら複数の列選択信号伝達線上の列選択信
号に応答して、指定された列に対応するメインビット線
を選択して内部データ線へ接続する列選択手段とを備え
る。この列選択手段はメモリアレイブロック各々におい
て設けられる。
【００８２】
【作用】請求項１に係る発明においては、ブロック選択
ゲート手段、および第１のゲート手段により第１のメイ
ンビット線が２分割される。第１のメインビット線の分
割された部分の一方には選択されたメモリセルデータが
伝達される。第２のメインビット線は両方のセンスアン
プに接続される。したがって、センスアンプはほぼ「折
返しビット線配置」でのセンス動作を実行することがで
き、安定にセンス動作を実行することができる。
【００８３】請求項２に係る発明においては、ブロック
選択ゲート手段により第２のメインビット線には２つの
サブビット線が接続される。したがって第２のメインビ
ット線の寄生容量を分割された第１のメインビット線の
寄生容量のほぼ２倍とすることができ、より安定にセン
ス動作を実行することができる。
【００８４】請求項３に係る発明においては、サブビッ
ト線とメインビット線との接続態様が隣接するメインビ
ット線間で異なっている。これにより、サブビット線と
メインビット線からなる階層ビット線において余分の交
差領域を設けることなく交差部を設けることができ、隣
接階層ビット線間の結合容量の影響を大幅に低減するこ
とができる。
【００８５】請求項４に係る発明においては、一方のメ
インビット線は隣接する列におけるサブビット線と接続
される。したがって、等価的にサブビット線とメインビ
ット線からなる階層ビット線対に交差部を設けたことに
なり、階層ビット線間結合容量によるノイズを確実に低
減することができ、安定なセンス動作を実現することが
できる。
【００８６】請求項５に係る発明においては第１のメイ
ンビット線は第１のゲート手段により２等分される。分
割された第１のメインビット線と第２のビット線のそれ
ぞれの浮遊容量の比を正確に１対２とすることができ、
安定にセンス動作を実行することができる。
【００８７】請求項６に係る発明においては、メインビ
ット線の電位のイコライズ動作時、第２のサブビット線
が接続されるセンスアンプを切換えている。したがっ
て、イコライズされるべきメインビット線の浮遊容量が
同じとなり、確実に中間電位に各メインビット線を設定
することができる。
【００８８】請求項７に係る半導体記憶装置において
は、センス動作時に第１および第２のメインビット線が
ともに対応のセンスアンプから切り離される。したがっ
て、センスアンプのセンスノードにはビット線容量が付
随しないため、センスアンプのセンスノードの寄生容量
を等しくすることができ、正確かつ高速でセンス動作を
実行することができる。
【００８９】請求項８に係る発明においては、隣接する
メインビット線対間においては、メインビット線とサブ
ビット線との接続態様が異なるようにメインビット線と
サブビット線とが接続される。したがって余分の交差領
域を設けることなくメインビット線とサブビット線から
なる階層ビット線に交差部を設けることができ、ノイズ
耐性に優れた半導体記憶装置を実現することができる。
【００９０】請求項９に係る発明においては、ゲート手
段がサブビット線の対向する端部に配置される。したが
ってゲート手段のピッチ条件を緩和して確実に階層ビッ
ト線に交差部を設けることができる。
【００９１】請求項１０に係る発明においては、サブビ
ット線対の一方のサブビット線は隣接するメインビット
線対の一方のメインビット線に接続される。したがって
この場合においても、階層ビット線に容易に余分の面積
を必要とすることなく交差部を形成することができ、ノ
イズ耐性に優れた半導体記憶装置を実現することができ
る。
【００９２】請求項１１に係る発明においては、サブビ
ット線の長さがメインビット線の中央部に近くなるほど
長くされる。センスアンプには、サブビット線と分割さ
れたメインビット線とが接続される。最も長い分割メイ
ンビット線と最も短いサブビット線が接続される場合が
センスアンプに対するビット線容量が一番大きくなる
が、この最大ビット線容量はサブビット線の長さを最小
とすることにより小さくすることができる。したがって
センス動作マージンを大幅に改善することができる。
【００９３】請求項１２に係る発明においては、主ブロ
ック選択信号伝達線は行方向に延在してブロック選択信
号を伝達し、副ブロック選択信号伝達線が関連のサブビ
ット線のブロック選択手段へブロック選択信号を伝達し
ている。行を選択するためのＸデコーダ内の単位デコー
ダの間にブロック選択信号発生するブロック選択回路を
挿入する必要がなく、Ｘデコーダ外部にブロック選択信
号発生回路を集中配置することができ、Ｘデコーダ部の
占有面積を低減することができる。また、アレイブロッ
クが複数個設けられる場合、主ブロック選択信号伝達線
をこれら複数のアレイブロックに共通に設けることによ
りブロック選択信号発生部の占有面積を低減することが
でき、小占有面積の階層ビット線構造を備える半導体記
憶装置を実現することができる。
【００９４】請求項１３に係る発明においては、列選択
信号伝達線が複数のアレイブロック全体に共通に設けら
れるため、列選択信号発生手段を複数のアレイブロック
で共有することができ、列選択信号発生手段の数を低減
することによりメモリアレイ全体の占有面積を小さくす
ることができ、小占有面積の半導体記憶装置を実現する
ことができる。
【００９５】
【実施例】
［第１の実施例］図１はこの発明の第１の実施例である
半導体記憶装置の要部の構成を示す図である。図１にお
いては、１対のメインビット線に関連する部分の構成を
示す。図１において、１列に配列されるメモリセルＭＣ
ａに対応して第１のメインビット線ＭＢＬａ（ＭＢＬａ
０およびＭＢＬａ１）が配設され、１列のメモリセルＭ
Ｃｂに対応して第２のメインビット線ＭＢＬｂ（ＭＢＬ
ｂ０およびＭＢＬｂ１）が配設される。１列のメモリセ
ルＭＣａおよびそれに対応して配置される１列のメモリ
セルＭＣｂはともに複数のブロック（図１において４つ
のブロック）Ｂ♯０〜Ｂ♯３に分割される。列ブロック
Ｂ♯０〜Ｂ♯３のメモリセルＭＣａおよびＭＣｂそれぞ
れに対応してサブビット線ＳＢＬａ（ＳＢＬａ０〜ＳＢ
Ｌａ３）およびＳＢＬｂ（ＳＢＬｂ０〜ＳＢＬｂ３）が
配設される。サブビット線ＳＢＬａおよびＳＢＬｂと交
差する方向にワード線ＷＬが配置される。ワード線ＷＬ
とサブビット線ＳＢＬａ（ＳＢＬａ０〜ＳＢＬａ３）お
よびＳＢＬｂ（ＳＢＬｂ０〜ＳＢＬｂ３）との交差部に
対応してメモリセルＭＣａおよびＭＣｂがそれぞれ配設
される。メモリセルＭＣａおよびＭＣｂは、その構成は
詳細に示さないが、１トランジスタ／１キャパシタ型の
ダイナミック型メモリセルの構造を有する。１本のワー
ド線ＷＬが選択されると２つのメモリセルＭＣａおよび
ＭＣｂが同時に選択状態とされる。
【００９６】第１のメインビット線ＭＢＬａおよび第２
のメインビット線ＭＢＬｂのほぼ中央部に分離ゲートＳ
ＰＧａおよびＳＰＧｂが設けられる。分離ゲートＳＰＧ
ａが分離制御信号φＡ０に応答して非導通状態とされ、
分離ゲートＳＰＧｂは分離制御信号φＡ１に応答して非
導通状態となる。
【００９７】サブビット線ＳＢＬａ（ＳＢＬａ０〜ＳＢ
Ｌａ３）それぞれに対応してブロック選択スイッチＷＧ
ａ（ＷＧａ０〜ＷＧａ３）が設けられ、サブビット線Ｓ
ＢＬｂ（ＳＢＬｂ０〜ＳＢＬｂ３）に対してはブロック
選択スイッチＷＧｂ（ＷＧｂ０〜ＷＧｂ３）が設けられ
る。ブロック選択スイッチＷＧａ（ＷＧａ０〜ＷＧａ
３）はブロック選択信号φＢａ（φＢａ０〜φＢａ３）
に応答して導通する。ブロック選択スイッチＷＧｂ（Ｗ
Ｇｂ０〜ＷＧｂ３）はブロック選択信号φＢｂ（φＢｂ
０〜φＢｂ３）に応答して導通する。ブロック選択信号
φＢａおよびφＢｂと２つ設けられているのは、後に説
明するように、センスアンプに対するビット線容量を確
実に１：２とするためである。
【００９８】第１および第２のメインビット線ＭＢＬａ
およびＭＢＬｂの両側にセンスアンプＳＡａおよびＳＡ
ｂが設けられる。センスアンプＳＡａおよびＳＡｂはセ
ンスアンプ活性化信号φＳＡに応答して活性化されてセ
ンス動作を実行する。分割メインビット線ＭＢＬａ０お
よびＭＢＬｂ０とセンスアンプＳＡａの間には、接続ゲ
ートＴＧａａおよびＴＧｂａが設けられ、分割メインビ
ット線ＭＢＬａ１およびＭＢＬｂ１とセンスアンプＳＡ
ｂの間には接続ゲートＴＧａｂおよびＴＧｂｂが設けら
れる。接続ゲートＴＧａａは接続制御信号φＳ１に応答
して導通し、接続ゲートＴＧａｂは接続制御信号φＳ２
に応答して導通し、接続ゲートＴＧａｂは接続制御信号
φＳ３に応答して導通し、接続ゲートＴＧｂｂは接続制
御信号φＳ４に応答して導通する。センスアンプＳＡａ
およびＳＡｂに近接して、対称な位置にイコライズ信号
Ｅに応答してセンスアンプＳＡａ，ＳＡｂのセンスノー
ドを中間電位にイコライズするイコライズトランジスタ
ＥＱａ，ＥＱｂが設けられる。次にこの図１に示す構成
の動作についてその動作波形図である図２を参照して説
明する。
【００９９】スタンバイ状態においては、イコライズ信
号Ｅおよび分離制御信号φＡ０およびφＡ１は、ハイレ
ベルにあり、メインビット線ＭＢＬａおよびＭＢＬｂは
中間電位Ｖｃｃ／２にイコライズ／プリチャージされて
いる。今、メモリセルブロックＢ♯０のワード線が選択
された状態を考える。
【０１００】メモリサイクルが始まると（たとえば外部
ロウアドレスストローブ信号がローレベルに立下がる
と）、イコライズ信号Ｅがローレベルとなり、イコライ
ズトランジスタＥＱａおよびＥＱｂは遮断状態とされ、
メインビット線ＭＢＬａおよびＭＢＬｂはともに中間電
位でフローティング状態となる。
【０１０１】次いで分離制御信号φＡ０がローレベルに
立下がり、分離スイッチＳＰＧａが遮断状態とされる。
これにより第１のメインビット線ＭＢＬａは、一方分割
メインビット線ＭＢＬａ０および他方分割メインビット
線ＭＢＬａ１に分割される。この後、または並行してメ
モリブロック選択信号φＢａ０およびφＢｂ０がハイレ
ベルに立上がり、サブビット線ＳＢＬａ０が一方分割メ
インビット線ＭＢＬａ０にブロック選択スイッチＷＧａ
０を介して接続され、またサブビット線ＳＢＬｂ０がブ
ロック選択スイッチＷＧｂ０を介して第１のメインビッ
ト線ＭＢＬｂに接続される。第２のメインビット線ＭＢ
Ｌｂに設けられた分離スイッチＳＰＧｂは導通状態にあ
る。このときまたブロック選択信号φＢｂ３がハイレベ
ルに立上り、サブビット線ＳＢＬｂ３が第２のメインビ
ット線ＭＢＬｂに接続される。
【０１０２】次いでメモリセルブロックＢ♯０において
ワード線ＷＬの電位がハイレベルに立上がり、この交点
に位置するメモリセルＭＣａおよびＭＣｂの記憶するデ
ータがサブビット線ＳＢＬａ０およびＳＢＬｂ０を介し
て一方分割メインビット線ＭＢＬａ０および第２のメイ
ンビット線ＭＢＬｂ上に伝達される。このとき、一方分
割メインビット線ＭＢＬａ０に現れる電位変化を｜ΔＶ
｜とすると、第２のメインビット線ＭＢＬｂに現れる電
位変化は｜ΔＶ／２｜となる。分割メインビット線ＭＢ
Ｌａ０およびサブビット線ＳＢＬａ０の浮遊容量ＣＢａ
は、第２のメインビット線ＭＢＬｂおよびサブビット線
ＳＢＬｂ０およびＳＢＬｂ３の有する浮遊容量ＣＢ２の
１／２であるためである。他方分割メインビット線ＭＢ
Ｌａ１の電位はプリチャージ／イコライズされた電位
（中間電位Ｖｃｃ／２）レベルである。
【０１０３】一方分割メインビット線ＭＢＬａ０および
第２のメインビット線ＭＢＬｂ上の信号電圧が十分に大
きくなると、分離制御信号φＡ１がローレベルに立下が
り、第２のメインビット線ＭＢＬｂは分割メインビット
線ＭＢＬｂ０およびＭＢＬｂ１に分割される。これによ
り、センスアンプＳＡａのセンスノードのビット線容量
は等しくなり、またセンスアンプＳＡｂのセンスノード
のビット線容量も等しくなる。
【０１０４】この後センスアンプ活性化信号φＳＡが活
性化され（図２に示す動作波形図においてハイレベルに
立上がるように示される）、センスアンプＳＡａおよび
ＳＡｂが対応の分割メインビット線上の電位差を検知増
幅する。センスアンプＳＡａによりメモリセルＭＣａの
記憶するデータが検知増幅され、センスアンプＳＡｂに
よりメモリセルＭＣｂの有する記憶データが検知増幅さ
れる。メモリセルＭＣａおよびＭＣｂがともにハイレベ
ルの信号を記憶している場合であっても、分割メインビ
ット線ＭＢＬａ０上の信号電位は分割メインビット線Ｍ
ＢＬｂ０上の信号電位より大きい。したがってセンスア
ンプＳＡａにより分割メインビット線ＭＢＬａ０の電位
は電源電位Ｖｃｃレベルにまで充電され、一方分割メイ
ンビット線ＭＢＬｂ０は接地電位レベルにまで放電され
る。メモリセルＭＣａおよびＭＣｂがともにローレベル
の信号を記憶している場合においても、同様にして、分
割メインビット線ＭＢＬａ０の電位は分割メインビット
線ＭＢＬｂ０の電位よりも低いため、正確にセンス動作
が実行される。センスアンプＳＡｂにおいては、分割メ
インビット線ＭＢＬａ１の電位は基準電位（プリチャー
ジ／イコライズ電位）にあるため、分割メインビット線
ＭＢＬｂ１上の信号電位に応じたセンス動作が実行され
る。この後、メモリセルデータの書込または読出が実行
される。
【０１０５】次いで、分離制御信号φＡ１がハイレベル
に立上り、分割メインビット線ＭＢＬｂ０およびＭＢＬ
ｂ１が分離スイッチＳＰＧｂを介して接続される。この
ときまた接続制御信号φＳ２がローレベルに立下がり、
第２のメインビット線ＭＢＬｂをセンスアンプＳＡａか
ら切り離す。これによりサブビット線ＳＢＬａ０および
ＳＢＬｂ０に接続するメモリセルＭＣａおよびＭＣｂに
対するリストア動作が実行される。このリストア動作時
において選択ワード線ＷＬの電位および接続制御信号φ
Ａ１、ならびに接続制御信号φＳ１、φＳ３およびφＳ
４は昇圧されてもよい。
【０１０６】リストア動作が完了すると、選択ワード線
ＷＬの電位がローレベルへ立下がる。
【０１０７】この後、まず分離制御信号φＡ１をローレ
ベルに立下げ、分割メインビット線ＭＢＬｂ０およびＭ
ＢＬｂ１を分離する。その後接続制御信号φＳ２をハイ
レベルへ立上げ、分割メインビット線ＭＢＬｂ０をセン
スアンプＳＡａに接続する。これにより、分割メインビ
ット線ＭＢＬａ０およびＭＢＬｂ０の電位はハイレベル
およびローレベルまたはローレベルおよびハイレベルと
なる。分割メインビット線ＭＢＬａ１およびＭＢＬｂ１
はともにセンスアンプＳＡｂによりハイレベル／ローレ
ベルまたはローレベル／ハイレベルの電位に保持されて
いる。
【０１０８】この後、センスアンプ活性化信号φＳＡを
非活性状態（図２においてはローレベル）とし、センス
アンプＳＡａおよびＳＡｂを非活性状態とする。次いで
イコライズ信号Ｅをハイレベルに立上げ、イコライズト
ランジスタＥＱａおよびＥＱｂを導通状態とする。これ
により分割メインビット線ＭＢＬａ０およびＭＢＬｂ０
が電気的に短絡され、両者の浮遊容量は等しいため、正
確に中間電位Ｖｃｃ／２の電位レベルにイコライズされ
る。同様に、分割メインビット線ＭＢＬａ１およびＭＢ
Ｌｂ１が中間電位Ｖｃｃ／２にイコライズされる。この
後、分離制御信号φＡ０およびφＡ１をハイレベルに立
上げ、次いでブロック選択信号φＢａ０、φＢｂ０、φ
Ｂａ３およびφＢｂ３をともにローレベルに立下げる。
これにより、１つのメモリサイクルが完了する。
【０１０９】ここで、図２においては、分離制御信号φ
Ａ１およびφＡ０がともにハイレベルとなった後にブロ
ック選択信号φＢａおよびφＢｂがともにローレベルに
立下がるように示されている。これに代えて、ブロック
選択信号φＢａおよびφＢｂがローレベルとされてから
分離制御信号φＡ０およびφＡ１がともにハイレベルと
されてもよい。
【０１１０】次に、上述の動作を図面を参照してより具
体的に説明する。図３は、スタンバイ時におけるメイン
ビット線サブビット線およびセンスアンプの接続関係を
示す図である。この状態においては、分離スイッチＳＰ
ＧａおよびＳＰＧｂは導通状態にあり、ブロック選択ス
イッチＳＷＧａ０、ＳＷＧｂ０、ＳＷＧａ３およびＳＷ
Ｇｂ３はすべて非導通状態にある。
【０１１１】図４（ａ）に示すように、メモリサイクル
が始まると、まず分離スイッチＳＰＧａが非導通状態と
され、第１のメインビット線ＭＢＬａは分割メインビッ
ト線ＭＢＬａ０およびＭＢＬａ１に分割される。次いで
ブロック選択スイッチＳＷＧａ０、ＳＷＧｂ０、ＳＷＧ
ａ３、およびＳＷＧｂ３が導通状態とされる。この後、
ワード線ＷＬの電位がハイレベルへ立上がる。センスア
ンプＳＡａのセンスノードＳＮａｌおよびＳＮｂｌに付
随するビット線容量は、図４（ｂ）に示すように、ＣＢ
ａおよびＣＢｂ（＝２・ＣＢａ）である。前述の式
（１）′から、図４（ｃ）に示すように分割メインビッ
ト線ＭＢＬａ０に現れる電位差をΔＶとすると、メイン
ビット線ＭＢＬｂに現れる電位差はΔＶ／２となる。セ
ンスアンプＳＡａのセンスノードＳＮａｌおよびＳＮｂ
ｌの電位差は最悪ΔＶ／２である。センスアンプＳＡｂ
のセンスノードＳＮａｒおよびＳＮｂｒの電位差はΔＶ
／２である。
【０１１２】次いで図５（ａ）に示すように、分離スイ
ッチＳＰＧｂが非導通状態とされる。この状態において
は、図５（ｂ）に示すように、センスノードＳＮａｌ、
ＳＮｂｌ、ＳＮａｒ、およびＳＮｂｒに付随するビット
線容量はすべて等しくＣＢａである。センスアンプＳＡ
ａおよびＳＡｂが次いでセンスアンプ活性化信号φＳＡ
に応答して活性化される。図５（ｂ）に示すように、セ
ンスアンプＳＡａおよびＳＡｂのセンスノードの電位差
は最悪ΔＶ／２である。この電位差が増幅される。この
後データの書込または読出が実行される。
【０１１３】次いで、図６に示すように、分離スイッチ
ＳＰＧｂが導通状態とされ、接続スイッチＴＧａｂが非
導通状態とされる。分割メインビット線ＭＢＬｂ０はセ
ンスアンプＳＡｂのセンスノードＳＮｂｒに接続され
る。センスアンプＳＡｂのセンスノードＳＮｂｒは、メ
モリセルＭＣｂの記憶データに対応する電位を保持して
いる。センスアンプＳＡａのセンスノードＳＮａｌには
メモリセルＭＣａの記憶データに対する信号電位が保持
されている。これによりメモリセルＭＣａおよびＭＣｂ
に対するリストア動作が実行される。
【０１１４】次に、図７に示すように、分離スイッチＳ
ＰＧｂを非導通状態とし、接続スイッチＴＧａｂを導通
状態とする。分割メインビット線ＭＢＬｂ０が再びセン
スアンプＳＡａに接続される。このときにはすでにワー
ド線ＷＬは非選択状態とされている。分割メインビット
線ＭＢＬｂ０の電位がセンスアンプＳＡａにより駆動さ
れて分割メインビット線ＭＢＬａ０と相補な電位レベル
とされる。分割メインビット線ＭＢＬａ１およびＭＢＬ
ｂ１はセンスアンプＳＡｂに接続されている。
【０１１５】次いで、図８に示すように、イコライズト
ランジスタＥＱａおよびＥＱｂが導通状態とされる。分
割メインビット線ＭＢＬａ０と分割メインビット線ＭＢ
Ｌｂ０が電気的に短絡され、両者の浮遊容量は等しいた
め、中間電位Ｖｃｃ／２にイコライズされる。同様に、
分割メインビット線ＭＢＬａ１およびＭＢＬｂ１が電気
的に短絡され、両者の電位がイコライズされる。分割メ
インビット線ＭＢＬａ１およびＭＢＬｂ１においても浮
遊容量は等しいため、正確に中間電位Ｖｃｃ／２の電位
にイコライズされる。
【０１１６】この後サブビット線ＳＢＬａ０およびＳＢ
Ｌａ１がメインビット線ＭＢＬａ０およびＭＢＬａ１か
ら切り離され、サブビット線ＳＢＬｂ０およびＳＢＬｂ
１がメインビット線ＭＢＬｂ０およびＭＢＬｂ１から切
り離される。スタンバイ時においては、分割メインビッ
ト線ＭＢＬａ０およびＭＢＬａ１が接続され、同様分割
メインビット線ＭＢＬｂ０およびＭＢＬｂ１が相互接続
される。
【０１１７】センス動作時にはセンスアンプのセンスノ
ードのビット線容量はバランスしており、確実にセンス
動作を実行することができる。またイコライズ動作時、
同じ浮遊容量のビット線が電気的に短絡されるため、正
確に中間電位を発生することができる。
【０１１８】図９は、制御信号発生系の構成を示す図で
ある。図９において、制御信号発生系は、外部からのロ
ウアドレスストローブ信号／ＲＡＳを受け内部ロウアド
レスストローブ信号を発生するＲＡＳバッファ１と、Ｒ
ＡＳバッファ１からの内部ロウアドレスストローブ信号
に応答して活性化され、外部から与えられるアドレス信
号Ａを取込み内部アドレス信号を発生するアドレスバッ
ファ２を含む。アドレスバッファ２から発生される内部
アドレス信号は行および列デコーダへ与えられる。この
アドレスバッファ２からの所定のアドレス信号ビットＢ
Ａ（ブロックアドレス）はブロック選択回路４へ与えら
れる。ブロック選択回路４は、ＲＡＳバッファ１からの
内部ロウアドレスストローブ信号に応答して活性化さ
れ、このブロックアドレスＢＡをデコードし、ブロック
選択信号φＢａ０〜φＢａ３およびφＢｂ０〜φＢｂ３
を発生する。たとえば図１に示す分離スイッチＳＰＧａ
およびＳＰＧｂに関して対称な位置にあるメモリセルブ
ロックが同時に選択状態とされる。この場合には、実際
には、ブロック選択信号φＢａ０とブロック選択信号φ
Ｂａ３は同一の信号であり、またブロック選択信号φＢ
ｂ０およびφＢｂ３は同じ信号である。ブロックＢ♯０
とブロックＢ♯２が同時に選択されてもよい。
【０１１９】制御信号発生系はさらに、ＲＡＳバッファ
１からの内部ロウアドレスストローブ信号に応答して所
定のタイミングでセンスアンプ活性化信号φＳＡを発生
するセンスアンプ活性化回路３と、ＲＡＳバッファ１か
らの内部ロウアドレスストローブ信号およびブロック選
択回路４からのブロック選択信号（またはブロックアド
レス）に応答して接続制御信号φＳ１〜φＳ３を発生す
る接続制御回路５を含む。
【０１２０】接続制御回路５は、接続制御信号φＳ１お
よびφＳ３を常時ハイレベルに維持する。リストア動作
時にこの接続制御信号φＳ１およびφＳ３が昇圧され
る。接続制御信号φＳ１およびφＳ３はリストア動作時
に、選択されたメモリセルブロックの位置に応じて一方
が非活性状態のローレベルとされる。図１に示す構成に
おいてメモリセルブロックＢ♯０またはＢ♯１が選択さ
れた場合には、リストア動作時接続制御信号φＳ２がロ
ーレベルとされる。メモリセルブロックＢ♯２またはＢ
♯３が選択されたとき、リストア動作時接続制御信号φ
Ｓ４がローレベルとされる。なお図９には示していない
が、ＲＡＳバッファ１からの内部ロウアドレスストロー
ブ信号またはセンスアンプ活性化信号φＳＡに応答し
て、所定のタイミングで昇圧指示信号ＲＸを発生する昇
圧指示信号発生回路が用いられ、この昇圧指示信号発生
回路からの昇圧指示信号に従って接続制御回路５が接続
制御信号を発生する構成が利用されてもよい。
【０１２１】第１のメインビット線ＭＢＬａ中央部に設
けられる分離スイッチＳＰＧａは常時非導通状態とされ
る構成が利用されてもよい。この場合には、分離スイッ
チＳＰＧａはメインビット線のパターンの規則性を保持
するためおよびメインビット線の浮遊容量を等しくする
ために設けられる。 ［変更例１］図１０ないし図１２は、イコライズ動作の
別の方法を示す図である。以下このイコライズ動作の別
の方法について説明する。
【０１２２】図１０においては、リストア完了後の動作
が示される。図６に示すリストア動作完了後ワード線が
非選択状態とされた後、分離スイッチＳＰＧａおよびＳ
ＰＧｂがともに導通状態とされ、一方、接続制御スイッ
チＴＧａｂおよびＴＧｂｂが非導通状態とされる。メイ
ンビット線ＭＢＬａ０およびＭＢＬａ１はセンスアンプ
ＳＡａのセンスノードＳＮａｌに接続され、メインビッ
ト線ＭＢＬｂ０およびＭＢＬｂ１はセンスアンプＳＡａ
のセンスノードＳＮｂｌに接続される。これにより、メ
インビット線ＭＢＬａ０、ＭＢＬａ１、ＭＢＬｂ０およ
びＭＢＬｂ１は、センスアンプＳＡａのセンスノードＳ
ＮａｌおよびＳＮｂｌに保持された電位レベルに対応す
る電位レベルとされる。リストア動作完了後、すでにワ
ード線ＷＬの電位はローレベルの非活性状態とされてい
る。したがって、メインビット線ＭＢＬｂ０およびＭＢ
Ｌｂ１の電位レベルが変化しても、この選択されたメモ
リセルＭＣｂの記憶データは何ら影響を受けない。
【０１２３】次いで図１１に示すように、センスアンプ
ＳＡａおよびＳＡｂの非活性化の後、イコライズトラン
ジスタＥＱａおよびＥＱｂを導通状態とする。これによ
りメインビット線ＭＢＬａ０およびＭＢＬｂ０とメイン
ビット線ＭＢＬｂ０およびＭＢＬｂ１が電気的に短絡さ
れる。第１のメインビット線ＭＢＬａと第２のメインビ
ット線ＭＢＬｂの浮遊容量は等しいため、各分割メイン
ビット線ＭＢＬａ０、ＭＢＬａ１、ＭＢＬｂ０、および
ＭＢＬｂ１の電位が中間電位レベルに設定される。
【０１２４】次いで図１２に示すように、接続制御スイ
ッチＴＧａｂおよびＴＧｂｂが導通状態とされ、ブロッ
ク選択スイッチＳＷＧａ０、ＳＷＧａ１、ＳＷＧｂ０、
およびＳＷＧｂ１が非導通状態とされる。
【０１２５】上述のように、一方のセンスアンプを用い
てメインビット線ＭＢＬａおよびＭＢＬｂの電位をハイ
レベル／ローレベルに設定した後センスアンプを非活性
化し、その後イコライズトランジスタを導通状態として
も同様メインビット線ＭＢＬａおよびＭＢＬｂの電位を
中間電位Ｖｃｃ／２の電位レベルに設定することができ
る。
【０１２６】なおセンス動作時センスアンプＳＡａおよ
びＳＡｂとメインビット線ＭＢＬａ０、ＭＢＬａ１、Ｍ
ＢＬｂ０およびＭＢＬｂ１とが切り離される構成が利用
されてもよい。 ［変更例２］図１３は第１の実施例の第２の変更例の構
成を示す図である。図１３に示す構成においては、分割
メインビット線ＭＢＬａ０およびＭＢＬａ１の間に、制
御信号φＥに応答して導通するイコライズトランジスタ
ＥＱｃが設けられる。メインビット線ＭＢＬｂは１つの
配線層で形成される。他の構成は図１に示す構成と同様
であり、対応する部分には同一の参照番号を付してその
詳細説明は省略する。次にこの図１３に示す構成の動作
をその動作波形図である図１４を参照して説明する。
【０１２７】制御信号φＥはスタンバイ時ローレベルに
あり、分割メインビット線ＭＢＬａ０およびＭＢＬａ１
は分離されている。メモリサイクルが始まると、イコラ
イズ信号Ｅがローレベルに立下がり、メインビット線Ｍ
ＢＬｂと分割メインビット線ＭＢＬａ０およびＭＢＬａ
１が切り離される。制御信号φＥは依然ローレベルにあ
る。
【０１２８】次いで与えられたアドレス信号に従って、
ブロック選択信号φＢａ０、φＢｂ０、φＢｂ３および
φＢａ３がハイレベルとされる。これにより、サブビッ
ト線ＳＢＬａ０が分割メインビット線ＭＢＬａ０に接続
され、サブビット線ＳＢＬａ３が分割メインビット線Ｍ
ＢＬａ１に接続される。同様サブビット線ＳＢＬｂ０お
よびＳＢＬｂ３がメインビット線ＭＢＬｂに接続され
る。ここで、選択メモリセルはメモリセルブロックＢ♯
０に含まれるものとする。
【０１２９】次いで、ワード線が選択され、選択された
ワード線ＷＬの電位がハイレベルに立上がり、選択され
たメモリセルＭＣａおよびＭＣｂの記憶するデータが分
割メインビット線ＭＢＬａ０およびＭＢＬｂにそれぞれ
伝達される。この場合においても、トランジスタＥＱｃ
が非導通状態にあるため、分割メインビット線ＭＢＬａ
０上に現れる電位変化の大きさとメインビット線ＭＢＬ
ｂに現れる電位変化の大きさは、２：１の関係を保持し
ている。
【０１３０】センスアンプＳＡａおよびＳＡｂのセンス
ノードの電位差が十分な大きさになると、接続制御信号
φＳ１〜φＳ４がすべてローレベルとされる。これによ
りセンスアンプＳＡａおよびＳＡｂは分割メインビット
線ＭＢＬａ０、ＭＢＬａ１およびメインビット線ＭＢＬ
ｂと分離される。次いでセンスアンプ活性化信号φＳＡ
が活性状態とされる（図１４においてハイレベルに立上
がるように示される）。センスアンプＳＡａにより、サ
ブビット線ＳＢＬａ０に接続されるメモリセルＭＣａの
記憶データが検知増幅され、センスアンプＳＡｂによ
り、サブビット線ＳＢＬｂ０に接続されるメモリセルＭ
Ｃｂの記憶データが検知増幅される。
【０１３１】その後データの書込／読出が実行される。
データ書込時においては、書込データに応じてセンスア
ンプＳＡａおよびＳＡｂのラッチ信号電位が書込データ
に応じて変化する。次いでリストア動作が実行される。
このリストア動作においては、接続制御信号φＳ１、φ
Ｓ３およびφＳ４がハイレベルとされ、接続制御信号φ
Ｓ２はローレベルとされる。これによりメモリセルＭＣ
ａにはセンスアンプＳＡａがラッチする信号電位が書込
まれ、メモリセルＭＣｂへはセンスアンプＳＡｂがラッ
チする信号電位が書込まれる。このリストア動作時にお
いて、接続制御信号φＳ１、φＳ３およびφＳ４がすべ
て電源電圧Ｖｃｃレベル以上の電圧レベルに昇圧されて
もよい。
【０１３２】リストア動作が完了すると、接続制御信号
φＳ３およびφＳ４がローレベルに立下がり、分割メイ
ンビット線ＭＢＬａ１およびメインビット線ＭＢＬｂが
センスアンプＳＡｂから分離される。このときまた、接
続制御信号φＳ２がハイレベルへ立上がり、接続スイッ
チＴＧｂａが導通し、メインビット線ＭＢＬｂがセンス
アンプＳＡａに接続される。これにより、メインビット
線ＭＢＬｂには、分割メインビット線ＭＢＬａ０上に現
れる信号電位と相補なレベルの信号が伝達される。この
ときまた同様に制御信号φＥがハイレベルとされ、分離
トランジスタＥＱｃが導通状態とされている。この結
果、分割メインビット線ＭＢＬａ０およびＭＢＬａ１と
メインビット線ＭＢＬｂの信号電位は、センスアンプＳ
Ａａがラッチしていた信号電位に対応した電位レベルと
なる。
【０１３３】この後センスアンプＳＡａおよびＳＡｂを
非活性状態とし（センスアンプ活性化信号φＳＡがロー
レベルに立下がる）、次いでイコライズ信号Ｅをハイレ
ベルとし、イコライズトランジスタＥＱａおよびＥＱｂ
を導通状態とする。このとき、分離トランジスタＥＱｃ
は導通状態であってもよく、また非導通状態であっても
よい。図１４においては、分離トランジスタＥＱｃは非
導通状態とされるように示される。分割メインビット線
ＭＢＬａ０およびＭＢＬａ１の浮遊容量はメインビット
線ＭＢＬｂの浮遊容量と同じである。したがって確実に
中間電位レベルに分割メインビット線ＭＢＬａ０および
ＭＢＬａ１とメインビット線ＭＢＬｂをイコライズする
ことができる。
【０１３４】図１３に示す構成の場合、センスアンプＳ
ＡａおよびＳＡｂは、メインビット線と切り離されてセ
ンス動作を実行している。したがって、センスアンプの
センスノードに対するビット線容量がたとえアンバラン
スであっても、その影響を受けることなく正確なセンス
動作を実行することができる。 ［変更例３］図１５は第１の実施例の第３の変更例を示
す図である。図１５に示す構成においては、メモリセル
選択時においては、メインビット線には１つのサブビッ
ト線しか接続されない。すなわち図１５に示す構成にお
いて、サブビット線ＳＢＬａ０が分割メインビット線Ｍ
ＢＬａ０に接続されるとき、メインビット線ＭＢＬｂ０
およびＭＢＬｂ１には１つのサブビット線ＳＢＬｂ０の
みが接続される。
【０１３５】すなわち図１６（Ａ）に示すように、ワー
ド線選択時、分離スイッチＳＰＧａは非導通状態とさ
れ、分離スイッチＳＰＧｂは導通状態とされる。このと
きサブビット線ＳＢＬａ０が分割メインビット線ＭＢＬ
ａ０に接続され、サブビット線ＳＢＬｂ０が分割メイン
ビット線ＭＢＬｂ０およびＭＢＬｂ１に接続される。分
離スイッチＳＰＧａおよびＳＰＧｂは、メインビット線
の中央部に配置されている。この場合、分割メインビッ
ト線ＭＢＬａ０およびＭＢＬｂ（ＭＢＬｂ０，ＭＢＬｂ
１）に現れる読出電圧ΔＶａおよびΔＶｂの比ΔＶｂ／
ΔＶａは、 ΔＶｂ／ΔＶａ＝（Ｃｓｂ＋Ｃｍｂ）／（Ｃｓｂ＋２・
Ｃｍｂ） となる。ここで、Ｃｓｂは、サブビット線の寄生容量を
示し、Ｃｍｂは、分割メインビット線の浮遊容量を示
す。したがって、この場合、サブビット線ＳＢＬａ０お
よびＳＢＬｂ０上の選択メモリセルが同じ論理のデータ
信号を記憶している場合センスアンプＳＡａに対する電
位差は上述の実施例の場合よりも少し小さくなるもの
の、センスアンプＳＡｂに対する電位差は先の実施例よ
りも大きくなる。
【０１３６】この場合においても図１６（Ｂ）に示すよ
うに、センスアンプＳＡａおよびＳＡｂによるセンス動
作時においては、分離スイッチＳＰＧａおよびＳＰＧｂ
がともに非導通状態とされるため、センスアンプＳＡａ
およびＳＡｂのセンスノードの負荷容量はバランスして
おり、正確なセンス動作を実行することができる。 ［変更例４］図１７はこの第１の実施例の第４の変更例
を示す図である。図１７（Ａ）に示す構成においては、
分離スイッチＳＰＧａおよびＳＰＧｂは、メモリセルブ
ロックＢ♯０およびＢ♯１の間に設けられる。図１７
（Ａ）に示す構成においては、メモリセルブロックの数
が４つの場合が一例として示される。メモリセルブロッ
クの数はさらに多くてもよい。
【０１３７】図１７（Ｂ）に示すように、メモリブロッ
クＢ♯０が選択された時サブビット線ＳＢＬａ０が分割
メインビット線ＭＢＬａ０に接続され、サブビット線Ｓ
ＢＬｂ０がメインビット線ＭＢＬｂ０およびＭＢＬｂ１
に接続される。この場合、分割メインビット線ＭＢＬａ
０に現れる電位差ΔＶａとメインビット線ＭＢＬｂ０に
現れる電位差ΔＶｂの比ΔＶｂ／ΔＶａは、 ΔＶｂ／ΔＶａ＝（ｋ＋ｎ）／（ｋ＋１）≒１＋（ｎ／
ｋ） で与えられる。ただしここでサブビット線ＳＢＬａおよ
びＳＢＬｂのそれぞれの浮遊容量をＣｓｂとしたとき、
サブビット線と同じ長さのメインビット線（分割メイン
ビット線ＭＢＬａ０の浮遊容量Ｃｍｂは、 Ｃｓｂ＝ｋ・Ｃｍｂ の関係を満足しており、またメモリセルブロックの数は
ｎであるとしている。ｋの値が５ないし１０である。し
たがってほぼ１：２の関係を満足する電位差が現れ、十
分センス動作を安定に行なうことができる。またセンス
動作時においては、分割メインビット線ＭＢＬｂ０およ
びＭＢＬｂ１はトランジスタＳＰＧｂにより分離される
ため、センスアンプＳＡａおよびＳＡｂの負荷容量はそ
れぞれバランスしており、正確なセンス動作を実行する
ことができる。
【０１３８】図１７（Ｃ）に示すように、メモリブロッ
クＢ♯１〜Ｂ♯３のいずれかが選択され、サブビット線
ＳＢＬａが分割メインビット線ＭＢＬａ１に接続される
場合、そのときの分割メインビット線ＭＢＬａ１に現れ
る電位差ΔＶａとメインビット線ＭＢＬｂに現れる電位
差は先の条件を利用すると次式： ΔＶｂ／ΔＶａ＝（ｋ＋ｎ−１）／（ｋ＋ｎ）＜１ となり、メインビット線間に読出電圧差が生じる。この
場合であっても、センスアンプＳＡａおよびＳＡｂは確
実に安定なセンス動作を実行することができる。
【０１３９】なお、図１７（Ａ）において、分離トラン
ジスタＳＰＧｂが設けられていなくても同様の効果を得
ることができる（センス動作時にはセンスアンプとメイ
ンビット線とは分離される）。
【０１４０】以上のように、第１の実施例に従えば、１
つのメモリアレイブロック内においてメモリセルブロッ
クを選択してセンス動作を実行している。したがって同
相ノイズを確実にキャンセルすることができ、ノイズの
影響を受けることなく確実にセンス動作を実行すること
ができる。
【０１４１】またセンスアンプに対する負荷容量がバラ
ンスしており、安定にセンス動作を実行することができ
る。
【０１４２】また複雑なスイッチ回路を設ける必要がな
く、レイアウトが大幅に簡略化され、またレイアウト面
積も大幅に低減される。 ［第２の実施例］図１８はこの発明の第２の実施例であ
る半導体記憶装置の要部の構成を示す図である。図１８
においては、４つのメモリセルブロックを示す。１つの
メモリセルブロックは１つのメモリアレイブロックに対
応してもよい。
【０１４３】図１８においては、２列に配列されたメモ
リセルに対応する部分の構成が示される。各列のメモリ
セルブロックは４つのメモリセルブロックＢ♯０〜Ｂ♯
３に分割される。このメモリセルブロックの数は４より
も多くてもよい。メインビット線ＭＢＬａおよびＭＢＬ
ｂには、メモリセルブロックＢ♯０〜Ｂ♯３に対応して
セクション選択スイッチＳＳＷ０〜ＳＳＷ３が設けられ
る。セクション選択スイッチＳＳＷ０〜ＳＳＷ３のゲー
トへはセクション選択信号ＳＥＣ０〜ＳＥＣ３が与えら
れる。メモリセルの列ブロックＢ♯０〜Ｂ♯３に対応し
てサブビット線ＳＢＬａ０、ＳＢＬｂ０〜ＳＢＬａ３、
ＳＢＬｂ３が配設される。サブビット線ＳＢＬａ０、Ｓ
ＢＬｂ０〜ＳＢＬａ３、ＳＢＬｂ３とワード線ＷＬとの
交差部に対応してそれぞれメモリセルＭＣが配設され
る。
【０１４４】サブビット線ＳＢＬａ０〜ＳＢＬａ３それ
ぞれに対応してセグメント選択信号ＳＥＧ０ａ〜ＳＥＧ
３ａに応答するセグメント選択スイッチＧＱ０ａ〜ＧＱ
３ａが配設される。セグメント選択スイッチＧＱ０ａ〜
ＧＱ３ａは、選択時にそれぞれ対応のサブビット線ＳＢ
Ｌａ０〜ＳＢＬａ３をメインビット線を介してセンスア
ンプＳＡａに接続する。
【０１４５】サブビット線ＳＢＬｂ０〜ＳＢＬｂ３それ
ぞれに対応してセグメント選択信号ＳＥＧ０ｂ〜ＳＥＧ
３ｂに応答して導通するセグメント選択スイッチＧＱ０
ｂ〜ＧＱ３ｂが設けられる。セグメント選択スイッチＧ
Ｑ０ｂ〜ＧＱ３ｂは選択時には対応のサブビット線ＳＢ
Ｌｂ０〜ＳＢＬｂ３をセンスアンプＳＡｂにメインビッ
ト線ＭＢＬｂを介して接続する。
【０１４６】サブビット線ＳＢＬｂ０〜ＳＢＬｂ３に対
応してさらに、切換信号ＳＰ０〜ＳＰ３に対応して導通
する切換スイッチＰＱ０〜ＰＱ３が配置される。切換ス
イッチＰＱ０〜ＰＱ３は切換信号ＳＰ０〜ＳＰ３に応答
して導通し、導通時には対応のサブビット線ＳＢＬｂ０
〜ＳＢＬｂ３をメインビット線ＭＢＬｂを介してセンス
アンプＳＡａに接続する。
【０１４７】メインビット線ＭＢＬａとメインビット線
ＭＢＬｂの間には、イコライズ信号Ｅに応答して導通す
るイコライズトランジスタＥＱが設けられる。次にこの
図１８に示す構成の動作についてその動作波形図である
図１９を参照して説明する。
【０１４８】今、メモリブロックＢ♯０のメモリセルＭ
Ｃが選択される状態を考える。メモリアクセスが開始さ
れると、まずイコライズ信号Ｅがローレベルに立下が
り、イコライズトランジスタＥＱが遮断状態となる。次
いで与えられたアドレス信号にしたがってまずセグメン
ト選択信号ＳＥＧ０ａおよびＳＥＧ０ｂがハイレベルに
立上がる。これにより、サブビット線ＳＢＬａ０および
ＳＢＬｂ０がメインビット線ＭＢＬａおよびＭＢＬｂに
接続される。残りのセグメント選択スイッチＳＥＧ１ａ
〜ＳＥＧ３ａおよびＳＥＧ１ｂ〜ＳＥＧ３ｂはそれぞれ
ローレベルを維持する。
【０１４９】次いでセクション選択信号ＳＥＣ０がロー
レベルとされる。これにより、セクション選択スイッチ
ＳＳＷ０が遮断状態とされる。残りのセクション選択ス
イッチＳＳＷ１〜ＳＳＷ３は導通状態を維持する。
【０１５０】次いで選択ワード線ＷＬの電位がハイレベ
ルへ立上がり、サブビット線ＳＢＬａ０に接続されるメ
モリセルＭＣのデータがセンスアンプＳＡａへ伝達さ
れ、サブビット線ＳＢＬｂに接続されるメモリセルのデ
ータがセンスアンプＳＡｂに伝達される。センスアンプ
ＳＡａおよびＳＡｂにメモリセルデータが伝達された
後、接続制御信号φＳ１〜φＳ３がローレベルとされ
る。これにより、センスアンプＳＡａおよびＳＡｂはメ
インビット線ＭＢＬａおよびＭＢＬｂから切り離され
る。この状態においては、センスアンプＳＡａおよびＳ
Ａｂのそれぞれのセンスノードにおける容量はバランス
している。次いでセンスアンプ活性化信号φＳＡが活性
化され、センスアンプＳＡａおよびＳＡｂがセンス動作
を実行する。
【０１５１】次いでメモリセルのデータの書込または読
出が実行される。次いで再び接続制御信号φＳ１〜φＳ
３がハイレベルとなり、センスアンプＳＡａのラッチし
た信号電位のサブビット線ＳＢＬａ０に接続されるメモ
リセルＭＣへのリストア動作およびセンスアンプＳＡｂ
がラッチした信号電位のサブビット線ＳＢＬｂ０に接続
されるメモリセルＭＣへのリストア動作が実行される。
このリストア動作完了後ワード線ＷＬの電位がローレベ
ルへ立下がり、リストア動作が完了する。
【０１５２】リストア動作が完了し、選択ワード線ＷＬ
の電位がローレベルへ立下がると、ついでセグメント選
択信号ＳＥＧｂ０がローレベルに立下がり、また切換信
号ＳＰ０がハイレベルに立上がる。これにより、サブビ
ット線ＳＢＬｂ０はセンスアンプＳＡｂから切り離さ
れ、センスアンプＳＡａに接続される。センスアンプＳ
Ａａはまだ活性状態にあり、サブビット線ＳＢＬｂ０
は、サブビット線ＳＢＬａ０と相補な信号電位レベルに
駆動される。この状態においては、センスアンプＳＡａ
のビット線容量はバランスしており、またセンスアンプ
ＳＡｂのビット線容量もバランスしている。
【０１５３】センスアンプ活性化信号φＳＡが非活性状
態とされた後、イコライズ信号Ｅをハイレベルに立上げ
る。このときまだセクション選択信号ＳＥＣ０はローレ
ベルにある。これにより、サブビット線ＳＢＬａ０およ
びＳＢＬｂ０の電位は中間電位にイコライズされる。ま
た同様にメインビット線ＭＢＬａおよびＭＢＬｂも中間
電位にイコライズされる。この後セクション選択信号Ｓ
ＥＣ０がハイレベルに立上がり、次いでセグメント選択
信号ＳＥＧ０ａがローレベルに立下がり、また切換信号
ＳＰ０もローレベルに立下がる。
【０１５４】上述の一連の動作により、たとえ選択され
た階層ビット線対の容量がアンバランスであっても、セ
ンスアンプＳＡａおよびＳＡｂは、そのセンス動作時に
はその容量のアンバランスの影響を受けていないため、
安定にセンス動作を実行することができる。
【０１５５】またイコライズ動作時にはセンスアンプに
対する階層ビット線容量をバランスさせた後イコライズ
を行なっているため、サブビット線およびメインビット
線を確実に中間電位レベルにイコライズすることができ
る。
【０１５６】また図１８に示す構成においても、１つの
メモリアレイにおいて、互いに平行に配設されるサブビ
ット線に接続するメモリセルのデータが読出されて検知
増幅されている。したがって、基板ノイズ、およびセル
プレートノイズなどのノイズの影響を確実にキャンセル
して正確にセンス動作を実行することができる。
【０１５７】次にこの第２の実施例の動作の概略を簡単
に説明する。図２０（Ａ）に示すように、ワード線選択
時においては、サブビット線ＳＢＬａは分割メインビッ
ト線ＭＢＬａ０を介してセンスアンプＳＡａに接続さ
れ、サブビット線ＳＢＬｂは分割メインビット線ＭＢＬ
ｂ１を介してセンスアンプＳＡｂに接続される。この状
態においては、センスアンプＳＡａのビット線容量はバ
ランスしていない。また同様に、センスアンプＳＡｂに
ついてのビット線容量もバランスしていない。
【０１５８】図２０（Ｂ）に示すように、センス動作時
においては、センスアンプＳＡａおよびＳＡｂを、とも
に分割メインビット線ＭＢＬａ０、ＭＢＬｂ０、ＭＢＬ
ａ１、ＭＢＬｂ１から切離す。この状態でセンスアンプ
ＳＡａおよびＳＡｂがセンス動作を実行する。
【０１５９】図２０（Ｃ）に示すように、センス動作完
了後再びセンスアンプＳＡａとサブビット線ＳＢＬａを
接続し、サブビット線ＳＢＬｂとセンスアンプＳＡｂを
接続する。これによりリストア動作が実行される。
【０１６０】図２０（Ｄ）に示すように、リストア動作
完了後、センスアンプＳＡａおよびＳＡｂを活性状態に
したままで、サブビット線ＳＢＬｂを分割メインビット
線ＭＢＬｂ０に接続する。この状態においては、センス
アンプＳＡａは、そのビット線容量がバランスしてお
り、また同様にセンスアンプＳＡｂもそのビット線容量
がバランスしている。
【０１６１】次いで図２１（Ａ）に示すように、センス
アンプＳＡａおよびＳＡｂを非活性状態とする。その状
態においては、分割メインビット線ＭＢＬｂ０およびサ
ブビット線ＳＢＬｂの信号電位は、分割メインビット線
ＭＢＬａ０およびサブビット線ＳＢＬａの信号電位と相
補な信号電位とされている。この状態でイコライズを実
行する。イコライズされた部分の容量はバランスしてい
るため、正確に各分割メインビット線およびサブビット
線を中間電位にイコライズすることができる。イコライ
ズ完了後、サブビット線ＳＢＬａおよびＳＢＬｂをメイ
ンビット線ＭＢＬａおよびＭＢＬｂからそれぞれ切り離
す。この状態において、メインビット線ＭＢＬａおよび
ＭＢＬｂはそれぞれ１つの信号線とされている。
【０１６２】上述のようなセンス動作方法を利用するこ
とにより、たとえビット線容量がアンバランスな状態で
あっても、確実にセンス動作を実行することができ、ノ
イズマージンを大幅に改善することができるとともに正
確に中間電位を発生することができる。 ［第３の実施例］図２２はこの発明の第３の実施例であ
る半導体記憶装置の要部の構成を示す図である。図２２
（Ａ）においては、１対のメインビット線に関連する部
分の構成を示す。図２２（Ａ）において、メモリセルア
レイが４つのブロックに分割され、各メモリセルブロッ
クに対応してサブビット線ＳＢＬａ０、ＳＢＬｂ０〜Ｓ
ＢＬａ３およびＳＢＬｂ３が配設される。サブビット線
ＳＢＬａ０、およびＳＢＬｂ０の長さはサブビット線Ｓ
ＢＬａ１およびＳＢＬｂ１の長さよりも短くされる。同
様、サブビット線ＳＢＬａ２およびＳＢＬｂ２の長さは
サブビット線ＳＢＬａ３およびＳＢＬｂ３の長さよりも
長くされている。すなわちセンスアンプＳＡａおよびＳ
Ａｂから見て中央部に配置されたサブビット線ほどその
長さが長くされている。
【０１６３】メインビット線ＭＢＬａは、セクション選
択スイッチにより、分割メインビット線ＭＢＬａ０〜Ｍ
ＢＬａ３に分割される。同様に、メインビット線ＭＢＬ
ｂは、セクション選択スイッチにより分割メインビット
線ＭＢＬｂ０〜ＭＢＬｂ３に分割される。この分割メイ
ンビット線の長さはその中央部になるほど長くされてい
る（サブビット線の長さに対応して）。サブビット線Ｓ
ＢＬａ０〜ＳＢＬａ３はセグメント選択信号ＳＥＧ０〜
ＳＥＧ３に従って、センスアンプＳＡａに接続される。
サブビット線ＳＢＬｂ０〜ＳＢＬｂ３はセグメント選択
信号ＳＥＧ０〜ＳＥＧ３に従って、センスアンプＳＡｂ
に接続される。
【０１６４】今、図２２（Ｂ）に示すように、センスア
ンプＳＡａに最も近いメモリブロックが選択された状態
を考える。この状態においては、サブビット線ＳＢＬａ
０がセンスアンプＳＡａに接続され、サブビット線ＳＢ
Ｌｂ０がセンスアンプＳＡｂに接続される。サブビット
線ＳＢＬａ０およびＳＢＬｂ０の浮遊容量をＣＢｓ１と
する。メインビット線ＭＢＬａおよびＭＢＬｂの全体の
浮遊容量をＣＢＭとする。センスアンプＳＡａに対する
ビット線容量は、この図２２（Ｂ）に示す場合、ほぼサ
ブビット線ＳＢＬａ０の浮遊容量のみであり、ＣＢＳ１
である。一方、センスアンプＳＡｂに対しては、サブビ
ット線ＳＢＬｂ０およびメインビット線ＭＢＬｂの浮遊
容量の和となる。この場合、浮遊容量はＣＢＳ１＋ＣＢ
Ｍとなる。
【０１６５】次に、図２２（Ｃ）に示すように、サブビ
ット線ＳＢＬａ２およびＳＢＬｂ２が選択された状態を
考える。この場合、サブビット線ＳＢＬａ２がセンスア
ンプＳＡａに接続され、サブビット線ＳＢＬｂ２がセン
スアンプＳＡｂに接続される。サブビット線ＳＢＬａ２
およびＳＢＬｂ２はほぼメインビット線の中央部でメイ
ンビット線に接続されているため、センスアンプＳＡａ
およびＳＡｂそれぞれに対するビット線容量はＣＢｓ２
＋（ＣＢＭ／２）となる。ここでＣＢｓ２はサブビット
線ＳＢＬａ２およびＳＢＬｂ２の各々の浮遊容量であ
る。
【０１６６】今、浮遊容量ＣＢｓ１を通常のサブビット
線の浮遊容量（長さがすべてのメモリセルブロックにお
いて同一であるサブビット線の浮遊容量）の１／２であ
るとする。この場合、図２２（Ｂ）の構成の場合、セン
スアンプＳＡｂに対するビット線浮遊容量は従来の配置
に比べてＣＢｓｂ／２だけ小さくすることができる。す
なわち、センスアンプＳＡｂに対する最大ビット線容量
を小さくすることができ、読出電圧を大きくすることが
できる。同様、センスアンプＳＡａに対するビット線容
量も最小値を従来の構成よりもより小さくすることがで
きる。
【０１６７】図２２（Ｃ）に示すように、中央部のサブ
ビット線ＳＢＬａ２およびＳＢＬｂ２が接続された場合
には、従来の配置とほぼ同様の大きさとなる。すなわ
ち、メモリセルブロックが４つに分割されている場合、
浮遊容量ＣＢｓ２＝１．５・ＣＢｓｂとする。ただしＣ
Ｂｓｂは、従来の配置におけるサブビット線の浮遊容量
である。この場合、センスアンプＳＡｂおよびＳＡａに
対するビット線浮遊容量はＣＢｓ２＋（ＣＢＭ／２）と
なる。中央部の配置においては、このサブビット線ＳＢ
Ｌａ２およびＳＢＬｂ２が長くされただけ、従来の配置
よりも浮遊容量はＣＢｓｂ／２だけ大きくされる。サブ
ビット線ＳＢＬａ２およびＳＢＬｂ２の長さは従来の配
置の１．５倍とされている。従来の配置の場合の最大ビ
ット線容量と比較すると、 ＣＢｓｂ＋ＣＢＭ−（１．５・ＣＢｓｂ＋０．５ＣＢ
Ｍ）＝（ＣＢＭ−ＣＢｓｂ）／２ が与えられる。前述の図１７の説明に用いた式から、メ
インビット線の容量ＣＭＢは、 ＣＢＭ＝ｎ・ＣＢｍｂ＝ｎ・ＣＢｓｂ／ｋ である。したがって、上式は、（ｎ−ｋ）・ＣＢｓｂ／
２・ｋとなる。したがってｎ≧ｋであれば、従来の配置
よりもこの中央部のビット線容量が小さくされる。上述
の構成では、中央部のサブビット線の長さを１．５倍と
した場合について考察した。しかしながら、この中央部
の長さをそれよりも小さくすれば、従来の配置よりもビ
ット線容量の最大値を十分に小さくすることができる。
【０１６８】上述のように、サブビット線の長さをその
列方向において中央部に近いサブビット線ほど長さを長
くすることにより、センスアンプに対するビット線容量
が変化しても最大値を小さくすることができ、読出電圧
を大きくすることができ、センス動作マージンを大幅に
完全することができる。
【０１６９】この図２２に示す構成は、選択されるワー
ド線の位置に従って、メインビット線の長さが異なる構
成であればどのような構成であっても適用可能である。
【０１７０】さらに、このサブビット線の長さをそのメ
モリセル列ブロックの位置において変更する構成は、先
の実施例１ないし３の構成と組合せて利用されてもよ
い。 ［実施例４］図２３はこの発明の第４の実施例である半
導体記憶装置の要部の構成を示す図である。図２３にお
いては、４列に配列されたメモリセルに対応する部分の
構成が示される。また、図２３に示す配置は、図１に示
す配置に対する修正を与え、図面の煩雑化を避けるため
に、制御信号の名称は省略している。図１に示す配置と
同様の制御信号が与えられる。
【０１７１】図２３において、メモリセルの各列に対応
してメインビット線が配置される。メインビット線ＭＢ
Ｌ（１本のメインビット線を総称的に示す）の中央部に
は分離トランジスタＳＰＧａまたはＳＰＧｂが配置され
る。この分離スイッチにより、メインビット線ＭＢＬは
２分割される。図２３においては、分割メインビット線
ＭＢＬａ０、ＭＢＬａ１〜ＭＢＬｄ０、およびＭＢＬｄ
１を示す。
【０１７２】メモリセルの各列は４つのブロックＢ♯０
〜Ｂ♯３に分割される。メモリセル列ブロックの各列に
おいて、サブビット線ＳＢＬ（１本のサブビット線を符
号ＳＢＬで総称的に示す）が配置される。サブビット線
ＳＢＬとワード線ＷＬとの交差部に対応してダイナミッ
ク型メモリセルＭＣが配置される。
【０１７３】第１列のメモリセルにおいて、サブビット
線ＳＢＬａ０〜ＳＢＬａ３はブロック選択ゲートＷＧａ
０〜ＷＧａ３を介して分割メインビット線ＭＢＬａ０ま
たはＭＢＬａ１に接続される。
【０１７４】第２列のメモリセルに対して、サブビット
線ＳＢＬｂ０〜ＳＢＬｂ３が配設される。サブビット線
ＳＢＬｂ０およびＳＢＬｂ１はブロック選択ゲートＷＧ
ｂ０およびＷＧｂ１を介して分割メインビット線ＭＢＬ
ｂ０に接続される。サブビット線ＳＢＬｂ２およびＳＢ
Ｌｂ３は、ブロック選択ゲートＷＧｂ２およびＷＧｂ３
を介して分割メインビット線ＭＢＬｂ１に接続される。
列方向に沿って隣接するサブビット線において隣接する
端部にブロック選択ゲートを設けることにより、ブロッ
ク選択ゲートと分割メインビット線とを接続するための
コンタクトを共有し、レイアウト面積を低減する。
【０１７５】第３列のメモリセルに対して、サブビット
線ＳＢＬｃ０〜ＳＢＬｃ３が配設される。サブビット線
ＳＢＬｃ０およびＳＢＬｃ１はブロック選択ゲートＷＧ
ｃ０およびＷＧｃ１を介して分割メインビット線ＭＢＬ
ｄ０に接続される。サブビット線ＳＢＬｃ２およびＳＢ
Ｌｃ３はブロック選択ゲートＷＧｃ２およびＷＧｃ３を
介して分割メインビット線ＭＢＬｄ１に接続される。
【０１７６】第４列のメモリセルに対して、サブビット
線ＳＢＬｄ０〜ＳＢＬｄ３が配置される。サブビット線
ＳＢＬｄ０およびＳＢＬｄ１はブロック選択ゲートＷＧ
ｄ０およびＷＧｄ１を介して分割メインビット線ＭＢＬ
ｃ０に接続される。サブビット線ＳＢＬｄ２およびＳＢ
Ｌｄ３は分割メインビット線ＭＢＬｃ１に接続される。
ブロック選択ゲートＷＧｃｉおよびＷＧｄｉ（ｉ＝０〜
３）は、サブビット線ＳＢＬｃｉおよびＳＢＬｄｉの対
向する端部に設けられる。ブロック選択ゲートの接続の
マスク配線による切換により、余分の面積を要すること
なく階層ビット線間に交差部を設ける。
【０１７７】図２４（Ａ）は、図２３に示す配置におい
て、メモリセルブロックＢ♯０内のワード線が選択され
た時のサブビット線、分割メインビット線およびセンス
アンプの接続形態を示す図である。図２４（Ａ）に示す
ように、サブビット線ＳＢＬａ０が分割メインビット線
ＭＢＬａ０を介して左側のセンスアンプＳＡａの一方セ
ンスノードに接続される。サブビット線ＳＢＬａ３が分
割メインビット線ＭＢＬａ１を介して右側のセンスアン
プＳＡｂの一方センスノードに接続される。サブビット
線ＳＢＬｂ０およびＳＢＬｂ３がメインビット線ＭＢＬ
ｂ０を介してセンスアンプＳＡａの他方センスノードに
接続され、また分割メインビット線ＭＢＬ１を介してセ
ンスアンプＳＡｂの他方センスノードに接続される。
【０１７８】サブビット線ＳＢＬｃ０およびＳＢＬｃ３
は、分割メインビット線ＭＢＬｄ０およびＭＢＬｄ１に
接続され、対応の左右のセンスアンプＳＡａおよびＳＡ
ｂの他方ノードに接続される。サブビット線ＳＢＬｄ０
は分割メインビット線ＭＢＬｃ０を介してセンスアンプ
ＳＡａに一方センスノードに接続される。サブビット線
ＳＢＬｄ３は分割メインビット線ＭＢＬｃ１を介してセ
ンスアンプＳＡｂの他方センスノードに接続される。
【０１７９】ここで、メモリセルブロックＢ♯０が選択
された場合、応じてメモリセルブロックＢ♯３のブロッ
ク選択信号がハイレベルに立上がるように示している。
しかしながら、これは分離ゲートの両側の位置にある２
つのメモリセルブロックが同時に選択されるように構成
されていればよく、メモリセルブロックＢ♯０およびＢ
♯２に対するブロック選択信号が同時にハイレベルに立
上がるように構成されていてもよい。
【０１８０】図２４（Ｂ）は、図２４（Ａ）に示す分割
メインビット線とサブビット線との接続の電気的等価回
路を示す図である。メインビット線およびサブビット線
は通常、異なる配線層により構成される。メインビット
線が上層の配線層により形成され、サブビット線が下側
の配線層により形成される。このサブビット線とメイン
ビット線とはほぼ平面図的に見て重なり合うように配設
されるか、または同一ピッチで形成される。したがっ
て、隣接する階層ビット線間において結合容量が存在す
る。図２４（Ｂ）においては、分割メインビット線ＭＢ
Ｌｃ０と分割メインビット線ＭＢＬｂ０との間に結合容
量ＣＰ１が存在し、サブビット線ＳＢＬｂ０およびＳＢ
Ｌｂ３とサブビット線ＳＢＬｃ０およびＳＢＬｃ３との
間に結合容量ＣＰ２が存在し、分割メインビット線ＭＢ
Ｌｂ１と分割メインビット線ＭＢＬｃ１との間に結合容
量ＣＰ３が存在する。分離トランジスタがメインビット
線を２等分する位置に設けられている場合には、ＣＰ１
＝ＣＰ３である。
【０１８１】交差部を設けない場合、１つのメインビッ
ト線とサブビット線とが接続されるため、分割メインビ
ット線ＭＢＬｃ０に対する結合容量はＣＰ１＋（ＣＰ２
／２）となる。分割メインビット線ＭＢＬｃ１に対して
も同様である。しかしながら図２４（Ｂ）に明らかに示
されるように、分割メインビット線ＭＢＬｃ０およびＭ
ＢＬｃ１に存在する結合容量はＣＰ１およびＣＰ３であ
り、交差部を設けない場合よりもサブビット線の寄与を
小さくすることができる。これにより、分割メインビッ
ト線ＭＢＬｃ０およびＭＢＬｃ１に対する容量結合によ
る隣接階層ビット線からの容量結合ノイズの影響を低減
することができる。
【０１８２】同様に分割メインビット線ＭＢＬｄ０およ
びＭＢＬｄ１に対しては結合容量はＣＰ２である。した
がって、この分割メインビット線ＭＢＬｄ０およびＭＢ
Ｌｄ１に対しても同じ隣接する階層ビット線からの結合
容量による容量結合ノイズの影響を小さくすることがで
き、安定なセンス動作を実現することができる。このと
きまた、結合容量ＣＰ１およびＣＰ２により、分割メイ
ンビット線ＭＢＬｃ０およびサブビット線ＳＢＬｃ０に
同相の容量結合ノイズが生じる。この場合、センスアン
プＳＡａにおいては、この分割メインビット線ＭＢＬｃ
０およびＭＢＬｄ０上の信号電位が差動的に増幅される
ため、この同相の容量結合ノイズは相殺され、確実に容
量結合によるノイズの影響を受けることなくセンス動作
を実行することができる。 ［実施例５］図２５はこの発明の第５の実施例である半
導体記憶装置の要部の構成を示す図である。図２５に示
す構成においては、４列に配置されたメモリセルに関連
する部分の構成が示される。この図２５に示す構成はま
た図１に示す配置に対する修正を与える。図１に示す構
成要素と対応する部分には同一の参照番号を付し、その
詳細説明は省略する。また図２５においても、各ゲート
へ与えられる制御信号は、図面の煩雑化を避けるため
に、省略している。
【０１８３】図２５を参照して、サブビット線ＳＢＬａ
０およびＳＢＬａ１は、ブロック選択ゲートＷＧａ０お
よびＷＧａ１を介して分割メインビット線ＭＢＬａ０に
接続される。サブビット線ＳＢＬａ２およびＳＢＬａ３
は、ブロック選択ゲートＷＧａ２およびＷＧａ３を介し
て分割メインビット線ＭＢＬａ１に接続される。
【０１８４】サブビット線ＳＢＬｂ０およびＳＢＬｂ１
は、ブロック選択ゲートＷＧｂ０およびＷＧｂ１を介し
て分割メインビット線ＭＢＬｃ０に接続される。サブビ
ット線ＳＢＬｂ２およびＳＢＬｂ３は、ブロック選択ゲ
ートＷＧｂ２およびＷＧｂ３を介して分割メインビット
線ＭＢＬｃ１に接続される。
【０１８５】サブビット線ＳＢＬｃ０およびＳＢＬｃ１
はブロック選択ゲートＷＧｃ０およびＷＧｃ１を介して
分割メインビット線ＭＢＬｂ０に接続される。サブビッ
ト線ＳＢＬｃ２およびＳＢＬｃ３はブロック選択ゲート
ＷＧｃ２およびＷＧｃ３を介して分割メインビット線Ｍ
ＢＬｂ１に接続される。
【０１８６】サブビット線ＳＢＬｄ０およびＳＢＬｄ１
はブロック選択ゲートＷＧｄ０およびＷＧｄ１を介して
分割メインビット線ＭＢＬｄ０に接続される。サブビッ
ト線ＳＢＬｄ２およびＳＢＬｄ３は、ブロック選択ゲー
トＷＧｄ２およびＷＧｄ３を介して分割メインビット線
ＭＢＬｄ１に接続される。
【０１８７】図２５に示す配置においては、４列のメモ
リセルを単位として、間の２列のメモリセルに対して設
けられたサブビット線を隣接メモリセル列に対して設け
られた分割メインビット線に接続する。ブロック選択ゲ
ートの接続を切換えることにより、容易に階層ビット線
において交差部を設けることができる。
【０１８８】図２６（Ａ）は、メモリセルブロックＢ♯
０におけるメモリセルが選択されたときのサブビット線
およびメインビット線の接続形態を示す図である。図２
６（Ａ）において、サブビット線ＳＢＬａ０およびＳＢ
Ｌａ３が分割メインビット線ＭＢＬａ０およびＭＢＬａ
１にそれぞれ接続される。分割メインビット線ＭＢＬａ
０およびＭＢＬａ１は互いに分離される。
【０１８９】サブビット線ＳＢＬｂ０およびＳＢＬｂ３
は分割メインビット線ＭＢＬｃ０およびＭＢＬｃ１に接
続される。分割メインビット線ＭＢＬｃ０およびＭＢＬ
ｃ１は互いに分離される。サブビット線ＳＢＬｃ０およ
びＳＢＬｃ３はメインビット線ＭＢＬｂ０およびＭＢＬ
ｂ１に接続される。分割メインビット線ＭＢＬｂ０およ
びＭＢＬｂ１は電気的に接続されている。サブビット線
ＳＢＬｄ０およびＳＢＬｄ３は分割メインビット線ＭＢ
Ｌｄ０およびＭＢＬｄ１に接続される。分割メインビッ
ト線ＭＢＬｄ０およびＭＢＬｄ１は互いに電気的に接続
されている。選択されたメモリセルのデータはサブビッ
ト線ＳＢＬａ０、ＳＢＬｂ０、ＳＢＬｃ０、およびＳＢ
Ｌｄ０上に伝達される。
【０１９０】図２６（Ｂ）は、図２６（Ａ）のサブビッ
ト線とメインビット線との接続の電気的等価回路を示す
図である。図２６（Ｂ）に示すように、分割メインビッ
ト線ＭＢＬｂ０およびＭＢＬｃ０とサブビット線ＳＢＬ
ｂ０およびＳＢＬｃ０の接続部に交差部が存在し、また
サブビット線ＳＢＬｂ３およびＳＢＬｃ３と分割メイン
ビット線ＭＢＬｂ１およびＭＢＬｃ１の間に交差部が存
在する。
【０１９１】分割メインビット線ＭＢＬｂ０と分割メイ
ンビット線ＭＢＬｃ０との間に結合容量ＣＰ１が存在
し、分割メインビット線ＭＢＬｂ１およびＭＢＬｃ１の
間に結合容量ＣＰ３が存在し、サブビット線ＳＢＬｂ０
およびＳＢＬｃ０の間およびサブビット線ＳＢＬｂ３お
よびＳＢＬｃ３の間にそれぞれ結合容量ＣＰ２／２が存
在する。この構成の場合、ビット線ＭＢＬｂ０、ＳＢＬ
ｃ０、ＳＢＬｃ３およびＭＢＬｂ１ならびにビット線Ｍ
ＢＬｃ０、ＳＢＬｂ０、ＳＢＬｂ３およびＭＢＬｂ１は
それぞれ交差部を設けない構成に比べ、サブビット線の
結合容量ＣＰ２だけ結合容量を小さくすることができ
る。したがって、対をなすセンスアンプＳＡａおよびＳ
Ａｂに接続される階層ビット線対における結合容量によ
る容量結合ノイズの影響を確実に抑制することができ、
安定なセンス動作を実現することができる。また併わせ
て隣接ビット線間の結合容量による容量結合ノイズは、
交差部を設けたビット線部においては、相殺する方向に
働くため、この容量結合ノイズを確実に抑制することが
でき、応じて隣接ビット線間の容量結合ノイズの影響を
も確実に低減することができる。 ［変形例１］図２７は、第５の実施例の第１の変形例を
示す図である。図２７に示す構成は、図２５に示す構成
の変形例である。同様の変形を図２３に示す配置に対し
ても適用することができる。
【０１９２】図２７においては、サブビット線ＳＢＬａ
０およびＳＢＬａ１においては、互いに対向する遠方の
端部にブロック選択ゲートＷＧａ０およびＷＧａ１が設
けられる。サブビット線ＳＢＬａ２およびＳＢＬａ３に
対しても、互いに対向する遠方の端部にブロック選択ゲ
ートＷＧａ２およびＷＧａ３が設けられる。サブビット
線ＳＢＬｂ０およびＳＢＬｂ１に対しては隣接する端部
にブロック選択ゲートＷＧｂ０およびＷＧｂ１が設けら
れ、サブビット線ＳＬＢｂ２およびＳＬｂ３に対しては
隣接する端部にブロック選択ゲートＷＧｂ２およびＷＧ
ｂ３が設けられている。サブビット線ＳＬＢｃ０〜ＳＬ
Ｂｃ３およびＳＬＢｄ０〜ＳＬＢｄ３についても同様で
ある。図２７に示す配置を利用すれば、２列のメモリセ
ルを単位として、同じレイアウトパターンがワード線Ｗ
Ｌの延在方向に沿って繰返される。ブロック選択ゲート
の接続が異なるだけである。
【０１９３】また対をなすメモリセル列において、ワー
ド線延在方向において１つのブロック選択ゲートのみが
配置されるため、ブロック選択ゲートに対し十分な大き
さのレイアウト面積を利用することができ、ブロック選
択ゲートのピッチ条件が緩和され、レイアウトが容易と
なる。 ［実施例６］以下の実施例においては、正および補のメ
インビット線がともに分割されて両側のセンスアンプに
よりセンス動作が行なわれる構成が示される。しかしな
がら、一方のメインビット線のみが分割構造とされてセ
ンス動作を行なう構成と組合わせて用いられてもよい。
交差部を面積増加を伴うことなく実現することにより、
正確なセンス動作が保証される。
【０１９４】図２８はこの発明の第６の実施例による半
導体記憶装置の要部の構成を示す図である。図２８にお
いては、４列に配列されるメモリセルに関連する部分の
構成を示すメモリセルの各列は、４つのメモリブロック
に分割される。各列ブロックに対応して、サブビット線
ＳＢＬが配設される。サブビット線ＳＢＬ（１本のサブ
ビット線を総称的に示す）とワード線ＷＬとの交差部に
対応してメモリセルＭＣが配置される。ワード線方向に
隣接するサブビット線に対して、ワード線選択時にはそ
れぞれメモリセルのデータが伝達される。
【０１９５】各メモリセル列に対応してメインビット線
ＭＢＬが配置される。メインビット線ＭＢＬは、メモリ
セルの列ブロックに対応して４つの分割メインビット線
に分割される。メインビット線ＭＢＬａは、セクション
選択信号ＳＥＣ０〜ＳＥＣ３に応答して非導通状態とさ
れるセクション選択ゲートＳａ０〜Ｓａ３により４つの
分割メインビット線ＭＢＬａ０〜ＭＢＬａ３に分割され
る。メインビット線ＭＢＬｂも同様、セクション選択Ｓ
Ｂ０〜ＳＢ３により、４つの分割メインビット線ＭＢＬ
ｂ０〜ＭＢＬｂ３に分割される。メインビット線ＭＢＬ
ｃおよびＭＢＬｄもそれぞれセクション選択ゲートＳｃ
０〜Ｓｃ３およびＳｄ０〜Ｓｄ３により、４つの分割メ
インビット線ＭＢＬｃ０〜ＭＢＬｃ３およびＭＢＬｄ０
〜ＭＢＬｄ３に分割される。
【０１９６】サブビット線ＳＢＬａ０〜ＳＢＬａ３は、
それぞれブロック選択信号ＳＥＧｉ（ｉ＝０〜３）に応
答して導通するブロック選択ゲートＱａ０〜Ｑａ３によ
り、対応のメインビット線において隣接する分割メイン
ビット線に接続される。たとえばサブビット線ＳＢＬａ
１は、ブロック選択ゲートＱａ１を介して分割メインビ
ット線ＭＢＬａ０に接続される。このとき、セクション
選択信号ＳＥＣ１がローレベルとなるため、サブビット
線ＳＢＬａ１上のデータはセンスアンプＳＡａ０により
検知増幅される。
【０１９７】サブビット線ＳＢＬｂ０〜ＳＢＬｂ３は、
ブロック選択信号ＳＥＧｉに応答して導通するブロック
選択ゲートＱｂ０〜Ｑｂ３により、隣接するメインビッ
ト線の分割メインビット線ＭＢＬｃ（ｉ−１）に接続さ
れる。サブビット線ＳＢＬｂ０はブロック選択ゲートＱ
ｂ０を介して隣接列対に対応して設けられたセンスアン
プＳＡａ１のセンスノードに接続される。
【０１９８】サブビット線ＳＢＬｃ０〜ＳＢＬｃ３は、
ブロック選択信号ＳＥＧｉに応答して導通するブロック
選択ゲートＱｃ０〜Ｑｃ３を介して隣接メインビット線
の分割メインビット線ＭＢＬｂ０〜ＭＢＬｂ３に接続さ
れる。
【０１９９】サブビット線ＳＢＬｄ０〜ＳＢＬｄ３は、
それぞれブロック選択信号ＳＥＧ０〜ＳＥＧ３に応答し
て導通するブロック選択ゲートＱｄ０〜Ｑｄ３を介して
対応のメインビット線の分割メインビット線ＭＢＬｄ０
〜ＭＢＬｄ３に接続される。図２８に示すような配置で
あっても、以下に示すように、階層ビット線に交差部を
余分の領域を設けることなく形成することができる。
【０２００】図２９（Ａ）は、図２８に示す配置におい
て、セグメント選択信号ＳＥＧ１がハイレベルとされ、
セクション選択信号ＳＥＣ１がローレベルとされた際の
サブビット線およびメインビット線の接続形態を概略的
に示す図である。図２９（Ａ）に示すように、サブビッ
ト線ＳＢＬａ１、ＳＢＬｂ１、ＳＢＬｃ１およびＳＢＬ
ｄ１が選択される。サブビット線ＳＢＬａ１はセンスア
ンプＳＡａ０に接続される。サブビット線ＳＢＬｂ１は
センスアンプＳＡａ１に接続される。サブビット線ＳＢ
Ｌｃ１はセンスアンプＳＡｂ０に接続され、サブビット
線ＳＢＬｄ１はセンスアンプＳＡｂ１に接続される。
【０２０１】図２９（Ｂ）は図２９（Ａ）に示す接続形
態の電気的等価回路を示す図である。図２９（Ｂ）に示
すように、センスアンプＳＡａ０の各センスノードに分
割メインビット線ＭＢＬａ０およびサブビット線ＳＢＬ
ａ１ならびに分割メインビット線ＭＢＬｂ０が接続され
る。センスアンプＳＡａ１に対して一方センスノードに
分割メインビット線ＭＢＬｃ０およびサブビット線ＳＢ
Ｌｂ１が接続されかつ他方センスノードに分割メインビ
ット線ＭＢＬｄ０およびサブビット線ＳＢＬｄ１が接続
される。
【０２０２】センスアンプＳＡｂ０は、一方センスノー
ドに分割メインビット線ＭＢＬａ１〜ＭＢＬａ３が接続
されかつ他方センスノードにサブビット線ＳＢＬｃ１お
よび分割メインビット線ＭＢＬｂ１〜ＭＢＬｂ３が接続
される。センスアンプＳＡｂ１には分割メインビット線
ＭＢＬｃ１〜ＭＢＬｃ３が接続されかつ分割メインビッ
ト線ＭＢＬｄ１〜ＭＢＬｄ３が接続される。分割メイン
ビット線ＭＢＬａ０およびＭＢＬｂ０の間には結合容量
ＣＭ１が存在し、分割メインビット線ＭＢＬａ１〜ＭＢ
Ｌａ３と分割メインビット線ＭＢＬｂ１〜ＭＢＬｂ３の
間には結合容量ＣＭ２が存在する。この場合、各分割メ
インビット線においてサブビット線間の結合容量分だけ
その結合容量が小さくされている。これにより、隣接ビ
ット線間結合容量のみならず、ビット線対内結合容量を
も小さくすることができ、安定にセンス動作を行なうこ
とができる。 ［変更例］図３０はこの第６の実施例の変更例を示す図
である。メモリセルの配置は図２７に示す構成と同じで
ある。図３０に示す配置において、対をなすように配置
されるサブビット線の互いに対向する遠方の端部にブロ
ック選択ゲートＱが設けられる。すなわちワード線延在
方向において、１列おきにブロック選択ゲートが配置さ
れる。ブロック選択ゲートのピッチ条件が緩和される。
【０２０３】サブビット線ＳＢＬａ１〜ＳＢＬａ３はブ
ロック選択ゲートＱａ１〜Ｑａ３を介して分割メインビ
ット線ＭＢＬａ０〜ＭＢＬａ２に接続される。サブビッ
ト線ＳＢＬａ０はブロック選択ゲートＱａ０を介してセ
ンスアンプＳＡａ０のセンスノードに接続される。サブ
ビット線ＳＢＬｂ０〜ＳＢＬｂ３は、ブロック選択ゲー
トＱｂ０〜Ｑｂ３を介して分割メインビット線ＭＢＬｂ
０〜ＭＢＬｂ３に接続される。
【０２０４】サブビット線ＳＢＬｃ１〜ＳＢＬｃ３は、
分割メインビット線ＭＢＬｄ０〜ＭＢＬｄ２に接続され
る。サブビット線ＳＢＬｃ０はセンスアンプＳＡａ１の
センスノードにブロック選択ゲートＱｃ０を介して接続
される。サブビット線ＳＢＬｄ０〜ＳＢＬｄ３は分割メ
インビット線ＭＢＬｃ０〜ＭＢＬｃ３に接続される。こ
の図３０に示す配置においても、ブロック選択ゲートの
接続先を配線により切換えることによりビット線交差部
を実現する。
【０２０５】図３１は、図３０に示す配置において、セ
クション選択信号ＳＥＣがローレベルとされ、セグメン
ト選択信号ＳＥＧ１がハイレベルとされたときのサブビ
ット線とメインビット線との接続を示す図である。
【０２０６】図３１（Ａ）にサブビット線とメインビッ
ト線との接続形態を概略的に示す。図３１（Ａ）に示す
ように、サブビット線ＳＢＬａ１がメインビット線ＭＢ
Ｌａ０を介してセンスアンプＳＡａ０の一方センスノー
ドに接続される。分割メインビット線ＭＢＬａ１〜ＭＢ
Ｌａ３がセンスアンプＳＡｂ０の一方センスノードに接
続される。分割メインビット線ＭＢＬｂ０がセンスアン
プＳＡａ０の他方センスノードに接続される。サブビッ
ト線ＳＢＬｂ１および分割メインビット線ＭＢＬｂ１〜
ＭＢＬｂ３がセンスアンプＳＡｂ０の他方センスノード
に接続される。センスアンプＳＡａ１の一方センスノー
ドには分割メインビット線ＭＢＬｃ０が接続され、他方
センスノードには分割メインビット線ＭＢＬｄ０および
サブビット線ＳＢＬｃ１が接続される。センスアンプＳ
Ａｂ１の一方センスノードにはサブビット線ＳＢＬｂ１
および分割メインビット線ＭＢＬｃ１〜ＭＢＬｃ３が接
続され、その他方センスノードには分割メインビット線
ＭＢＬｄ１〜ＭＢＬｄ３が接続される。
【０２０７】図３１（Ｂ）に示すように、隣接する階層
ビット線間において、サブビット線間の結合容量分だけ
その結合容量の大きさが小さくされている。したがって
この場合においても、ビット線間結合容量に起因するノ
イズの影響を低減することができ、安定にセンス動作を
行なうことができる。この図３１（Ｂ）に示す構成の場
合、隣接階層ビット線間のみならず階層ビット線対間に
おける容量結合ノイズの影響を低減することができる。
センスアンプに対するビット線容量のアンバランスの問
題はセンス時にビット線とセンスアンプを切離すことに
より解消される。 ［実施例７］図３２はこの発明の第７の実施例である半
導体記憶装置の要部の構成を示す図である。図３２にお
いては、４列に配列されるメモリセルに関連する部分の
構成を示す。各列のメモリセルは複数の列ブロックに分
割される。図３２において、４つのメモリブロックＢ♯
０〜Ｂ♯３を代表的に示す。各メモリセル列ブロックに
対応して、サブビット線対ＳＢＬおよび／ＳＢＬが配置
される。ここで、符号ＳＢＬおよび／ＳＢＬはそれぞれ
１本のサブビット線を総称的に示す。サブビット線ＳＢ
Ｌ（ＳＢＬａ０〜ＳＢＬａ３、…ＳＢＬｄ０〜ＳＢＬｄ
３）とサブビット線／ＳＢＬ（／ＳＢＬａ０〜／ＳＢＬ
ａ３…／ＳＢＬｄ０〜／ＳＢＬｄ３）との交差部に対応
してメモリセルＭＣが配置される。すなわち、この図３
２に示す配置においては、サブビット線は、「折返しビ
ット線構造」を有する。各メモリセル列に対応してメイ
ンビット線対ＭＢＬ０、／ＭＢＬ０〜ＭＢＬ３、／ＭＢ
Ｌ３が配設される。メインビット線対ＭＢＬ０、および
／ＭＢＬ０〜ＭＢＬ３および／ＭＢＬ３それぞれに対応
して、センスアンプＳＡ０〜ＳＡ３が配置される。セン
スアンプＳＡ０〜ＳＡ３はそれぞれ対応のメインビット
線対ＭＢＬおよび／ＭＢＬの一方を基準階層ビット線と
して差動増幅を行なってメモリセルデータの検知増幅動
作を実行する。
【０２０８】第１列のメモリセルにおいて、サブビット
線ＳＢＬａ０〜ＳＢＬａ３はそれぞれブロック選択ゲー
トＴ１ａ〜Ｔ４ａを介してメインビット線ＭＢＬ０に接
続される。サブビット線／ＳＢＬａ０〜／ＳＢＬａ３は
それぞれブロック選択ゲートＴ５ａ〜Ｔ８ａを介して相
補メインビット線／ＭＢＬ０に接続される。ブロック選
択ゲート対Ｔ１ａ、Ｔ５ａ〜Ｔ４ａおよびＴ８ａには、
それぞれブロック選択信号ＢＳ１〜ＢＳ４が与えられ
る。第２列のメモリセルにおいて、上側に配置されたサ
ブビット線／ＳＢＬｂ０〜／ＳＢＬｂ３はそれぞれブロ
ック選択ゲートＴ１ｂ〜Ｔ４ｂを介して相補メインビッ
ト線／ＭＢＬ１に接続される。下側のサブビット線ＳＢ
Ｌｂ０〜ＳＢＬｂ３はブロック選択ゲートＴ５ｂ〜Ｔ８
ｂを介してメインビット線ＭＢＬ１に接続される。
【０２０９】第３列のメモリセルにおいては、上側のサ
ブビット線ＳＢＬｃ０〜ＳＢＬｃ３はゲートＴ１ｃ〜Ｔ
４ｃを介してメインビット線ＭＢＬ２に接続され、下側
のサブビット線／ＳＢＬｃ０〜／ＳＢＬｃ３はゲートＴ
５ｃ〜Ｔ８ｃを介して相補メインビット線／ＭＢＬ２に
接続される。
【０２１０】第４列のメモリセルにおいて、上側のサブ
ビット線／ＳＢＬｄ０〜／ＳＢＬｄ３はブロック選択ゲ
ートＴ１ｄ〜Ｔ４ｄを介して相補メインビット線／ＭＢ
Ｌ３に接続される。サブビット線ＳＢＬｄ０〜ＳＢＬｄ
３はゲートＴ５ｄ〜Ｔ８ｄを介してメインビット線ＭＢ
Ｌ３に接続される。すなわち、ビット線の延在方向に沿
って、１列おきのサブビット線とメインワード線との接
続態様が異なるようにブロック選択ゲートが配置され
る。この構成においては、メインビット線の配置は、正
メインビット線ＭＢＬおよび相補メインビット線／ＭＢ
Ｌの順である。一方、サブビット線については、正サブ
ビット線ＳＢＬ、相補サブビット線／ＳＢＬ、相補サブ
ビット線／ＳＢＬ、正サブビット線、相補サブビット
線、相補サブビット線、正サブビット線となる。次に動
作について簡単に説明する。
【０２１１】この図３２に示す配置においてはブロック
選択信号ＢＳｉ（ｉ＝０〜３）に従って１つのメモリセ
ルブロックが選択される。これにより選択された列ブロ
ックに含まれるサブビット線ＳＢＬおよび／ＳＢＬがメ
インビット線ＭＢＬおよび／ＭＢＬに接続される。サブ
ビット線ＳＢＬおよびメインビット線ＭＢＬと相補サブ
ビット線／ＳＢＬおよび相補メインビット線／ＭＢＬの
うちの一方に選択されたメモリセルのデータが伝達され
る。この後センスアンプＳＡが活性化され、この一方の
メインビット線およびサブビット線を基準階層ビット線
としてメモリセルデータの検知および増幅を行なう。そ
の後データの書込または読出が行なわれる。次いで、リ
ストア動作が行なわれる。このときにはブロック選択信
号が昇圧レベルに立上げられ、またワード線も昇圧レベ
ルに立上げられる構成が利用されてもよい。次いでセン
スアンプが不活性化され、図示しないイコライズトラン
ジスタが導通しメインビット線およびサブビット線の電
位をイコライズした後ブロック選択信号がローレベルに
立上がり、１つのメモリサイクルが完了する。
【０２１２】図３３（Ａ）は、メモリセルブロックＢ♯
０が選択された場合のサブビット線およびメインビット
線の接続形態を示す図である。図３３（Ａ）に示すよう
に、メインビット線ＭＢＬ０および／ＭＢＬ０にはサブ
ビット線ＳＢＬａ０および／ＳＢＬａ０が接続される。
メインビット線ＭＢＬ１および／ＭＢＬ１には、サブビ
ット線ＳＢＬｂ０および／ＳＢＬｂ０が接続される。今
選択されたメモリセルＭＣが正のサブビット線ＳＢＬに
接続するとする。この場合には、メモリセルデータはメ
インビット線ＭＢＬ上に伝達される。メインビット線Ｍ
ＢＬ２、／ＭＢＬ２、およびＭＢＬ３および／ＭＢＬ３
におけるサブビット線の接続形態はメインビット線ＭＢ
Ｌ０および／ＭＢＬ０ならびにＭＢＬ１および／ＭＢＬ
１のそれと同じである。隣接サブビット線間には結合容
量Ｃｓｂが存在する。隣接メインビット線間には結合容
量Ｃｍｂが存在する。
【０２１３】図３３（Ｂ）にこの図３３（Ａ）の電気的
等価回路を示す。図３３（Ｂ）から明らかなように、奇
数番号列のメモリセル列において、サブビット線とメイ
ンビット線との接続において交差部が設けられている。
交差部が設けられていない場合に比べて、隣接ビット線
間の容量は、このサブビット線間の結合容量分小さくさ
れている。これにより、容量結合によるノイズの発生を
抑制することができ、安定にセンス動作を実行すること
ができる。
【０２１４】また、奇数番号列においては、隣接ビット
線間からの容量結合ノイズは、両方のメインビット線に
同相ノイズとして与えられる。したがって、センスアン
プのセンス動作時に確実にこの容量結合によるノイズの
影響をキャンセルすることができ、正確にセンス動作を
行なうことができる。
【０２１５】図３４は、サブビット線とメインビット線
との交差接続するためのブロック選択スイッチの構成を
示す図である。図３４（Ａ）にはその平面レイアウトを
示し、図３４（Ｂ）には図３４（Ａ）における線Ｉ−Ｉ
線に沿った断面構造を示す。
【０２１６】図３４（Ａ）において、メインビット線Ｍ
ＢＬおよび／ＭＢＬが平行に配設される。メインビット
線ＭＢＬの下には、相補サブビット線／ＳＢＬが配設さ
れ、相補メインビット線／ＭＢＬ下にはサブビット線Ｓ
ＢＬが配設される。サブビット線ＳＢＬおよび／ＳＢＬ
はたとえばポリシリサイドなどで構成される。サブビッ
ト線ＳＢＬおよび／ＳＢＬは、コンタクト孔１０ａおよ
び１０ｂを介して選択ゲートを構成するトランジスタの
拡散層に接続される。メインビット線ＭＢＬおよび／Ｍ
ＢＬと交差する方向に、たとえばワード線などと同様の
第１層ポリシリコン層および第２層アルミニウム層で構
成されるブロック選択信号伝達線ＢＳが配設される。ブ
ロック選択信号線ＢＳに関してコンタクト孔１０ａおよ
び１０ｂと対称な位置にコンタクト孔１１ａおよび１１
ｂが設けられる。このコンタクト孔１１ａおよび１１ｂ
は、メインワード線ＭＢＬおよび／ＭＢＬ下に形成され
るが、サブビット線ＳＢＬおよび／ＳＢＬと同層の配線
層によりブロック選択ゲートを構成する他方拡散領域に
接続される。コンタクト孔１１ａは、サブビット線ＳＢ
Ｌおよび／ＳＢＬと同一の配線層で構成される引出層１
３により他方メインビット線／ＭＢＬにまで引き延ばさ
れる。この配線層１３は、コンタクト孔１４を介して相
補メインビット線／ＭＢＬに接続される。コンタクト孔
１２はメインビット線ＭＢＬと同一の配線層で形成され
る引出し配線層１５により接続され、メインビット線Ｍ
ＢＬに接続される。このようにサブビット線ＳＢＬおよ
びメインビット線ＭＢＬと同一の配線層を用いることに
より、信号配線の交差領域を容易に形成することができ
る。
【０２１７】図３４（Ｂ）は、この図３４（Ａ）におけ
る線Ｉ−Ｉに沿った断面構造を示す図である。拡散層１
６ａおよび１６ｂの間にはフィールド酸化膜（ＬＯＣＯ
Ｓ膜）１７が形成される。拡散領域１６ａは、コンタク
ト孔１１ａを介して配線層１３に接続される。拡散層１
６ｂは、コンタクト孔１１ｂを介してサブビット線と同
一配線層で引き出され、コンタクト孔１２を介してメイ
ンビット線ＭＢＬと同一の配線層である配線層１５に接
続される。追加の配線工程を用いることなく容易かつ低
占有面積で階層ビット線に交差部を形成することができ
る。 ［変形例］図３５は、階層ビット線に交差部を設けるた
めの他の構成を示す図である。
【０２１８】図３５（Ａ）において、２対のメインビッ
ト線ＭＢＬ０、／ＭＢＬ０、およびＭＢＬ１、／ＭＢＬ
１に関連するブロック選択ゲートの平面レイアウトを示
す。フィールド領域２０ａ、２０ｂ、２０ｃ、および２
０ｄにブロック選択ゲートが形成される。これらのフィ
ールド領域２０ａ〜２０ｄは、行方向に沿って互いに位
置をずらせて配置される。すなわち、行方向に沿って２
列に配列される。一方のブロック選択ゲートにはブロッ
ク選択信号ＢＳｉを伝達する信号線が配設され、他方の
列のブロック選択ゲートには同様同じブロック選択信号
ＢＳｉを伝達する信号配線が配設される。２列にブロッ
ク選択ゲートを配設することにより、ブロック選択ゲー
トのピッチを緩和し、レイアウトを容易にする。このよ
うに２列に配列されたブロック選択ゲートの構成の場
合、容易に階層ビット線に交差部を形成することができ
る。交差部が形成されていない部分においては、すなわ
ちフィールド領域２０ａおよび２０ｂにおいては、コン
タクト孔２１ａおよび２１ｂを介して、サブビット線Ｓ
ＢＬ０および／ＳＢＬ０がそれぞれブロック選択ゲート
の一方拡散領域に形成される。またメインビット線ＭＢ
Ｌ０および／ＭＢＬ０がこのブロック選択ゲートの他方
拡散領域にコンタクト穴２２ａおよび２２ｂを介して接
続される。
【０２１９】フィールド領域２０ｃにおいては、コンタ
クト孔２１ｃを介してサブビット線／ＳＢＬ１がブロッ
ク選択ゲートの一方拡散領域に形成される。このブロッ
ク選択ゲートの他方拡散領域はコンタクト孔２１ｄを介
してサブビット線と同一配線層で形成される引出層２３
ａに接続される。この引出配線層２３ａは、拡散層２２
ｃを介してメインビット線／ＭＢＬ１に接続される。フ
ィールド領域２０ｄにおいては、コンタクト孔２１ｅを
介して、サブビット線ＳＢＬ１がこのブロック選択ゲー
トの一方拡散領域に形成される。このブロック選択ゲー
トの他方拡散領域はコンタクト孔２１ｆを介して引出配
線層２３ｂに接続される。引出配線層２３ｂは、サブビ
ット線と同一配線層で形成される。この引出配線層２３
ｂは、コンタクト孔２２ｄを介してメインビット線ＭＢ
Ｌ１に接続される。
【０２２０】図３５（Ｂ）にこのフィールド領域２０ｃ
および２０ｄの断面構造を示す。フィールド領域２０ｃ
および２０ｄは、ＬＯＣＯＳ膜３１により分離される。
フィールド領域２０ｃにおいては、拡散層３０ａがコン
タクト孔２１ｃを介してサブビット線／ＳＢＬ１に接続
される。拡散層３０ａおよび３０ｂの間のチャネル領域
上には、ブロック選択ゲートＢＳｉを伝達するための配
線層３２ａが形成される。拡散層３０ｂは、コンタクト
孔２１ｄを介して引出配線層２３ａに接続される。引出
配線層２３ａは、コンタクト孔２２ｃを介してメインビ
ット線／ＭＢＬ１に接続される。
【０２２１】フィールド領域２０ｄにおいては、拡散層
３０ｃがコンタクト孔２１ｅを介してサブビット線ＳＢ
Ｌ１に接続される。このブロック選択ゲートのゲートを
構成する配線層３２ｂにはブロック選択信号ＢＳｉが伝
達される。他方拡散層３０ｄはコンタクト孔２１ｆを介
して引出配線層２３ｂに接続される。この引出配線層２
３ｂは、図示しない領域において、メインビット線ＭＢ
Ｌ１に接続される。配線層３２ａおよび３２ｂは図示し
ない位置で上層の低抵抗配線層と接続され「くい打ち構
造」を実現する。
【０２２２】上述のような構成を利用することにより、
信号配線を特に交差させることなく階層ビット線に交差
部を設けることができる。
【０２２３】このブロック選択ゲートを２列に交互配置
する構成は、このような交差部を設けない場合において
も利用することができる。この構成を利用すれば、ゲー
トのピッチ条件を大幅に緩和することができる。 ［変形例］図３６は、この第７の実施例の第１の変形例
を示す図である。図３６において、交差部を形成される
メインビット線対ＭＢＬおよび／ＭＢＬならびにサブビ
ット線対ＳＢＬ０ｐ〜ＳＢＬ３ｐを示す。
【０２２４】１つおきのサブビット線対ＳＢＬ０ｐおよ
びＳＢＬ２ｐは、一方のサブビット線がサブビット線と
同一の配線層で形成される相互接続層５０によりメイン
ビット線ＭＢＬに接続され、他方サブビット線がメイン
ビット線と同一の配線層で形成される相互接続層５２に
より相補メインビット線／ＭＢＬに接続される。
【０２２５】サブビット線対ＳＢＬ１ｐおよびＳＢＬ３
ｐは、一方のサブビット線がメインビット線と同一の配
線層で形成される相互接続層５２によりメインビット線
ＭＢＬに接続され、他方サブビット線がサブビット線と
同じ配線層で形成される相互接続層５０により相補メイ
ンビット線／ＭＢＬに接続される。
【０２２６】相互接続層を、サブビット線ごとに交互に
異なる配線層で形成することにより、メインビット線Ｍ
ＢＬおよび相補メインビット線／ＭＢＬに対する相互接
続層が与える抵抗成分および寄生容量成分を等しくする
ことができ、メインビット線ＭＢＬおよび相補メインビ
ット線／ＭＢＬの容量をバランスさせることができる。 ［実施例８］図３７は、この発明の第８の実施例である
半導体記憶装置の要部の構成を示す図である。この図３
７に示す配置では、図３２に示す構成に加えて、さらに
奇数番目のメインビット線対に交差部が設けられる。
【０２２７】図３７においては、ブロック選択ゲート
は、図面の煩雑化を防止するために、機械的スイッチの
ように示される。これらのスイッチは、前述のごとくト
ランジスタを用いて構成される。
【０２２８】図３７において、偶数番目のメインビット
線対ＭＢＬ０、／ＭＢＬ０およびＭＢＬ２、／ＭＢＬ２
において、メモリセルブロックＢ♯１およびＢ♯２の間
に交差部６０が設けられる。奇数番号のメインビット線
対ＭＢＬ１および／ＭＢＬ１、ＭＢＬ３および／ＭＢＬ
３には交差部は設けられていない。他の構成は図３２に
示す構成と同様であり、偶数列におけるメインビット線
とサブビット線の接続形態は奇数列におけるメインビッ
ト線とサブビット線の接続形態と異なっている。
【０２２９】図３８は、メモリセルブロックＢ♯０にお
けるワード線が選択された場合のサブビット線とメイン
ビット線との接続形態およびその電気的等価回路を示す
図である。図３８（Ａ）および（Ｂ）に示すように、隣
接サブビット線間には結合容量Ｃｓｂが存在する。隣接
メインビット線においては、その結合容量は対向する部
分においてのみ形成されるため、メインビット線ＭＢＬ
１はメインビット線／ＭＢＬ０との間で結合容量Ｃｍｂ
／２を形成し、メインビット線ＭＢＬ０との間で結合容
量Ｃｍｂ／２を形成する。ここで、Ｃｍｂは、交差部が
設けられていない場合の隣接メインビット線間の結合容
量を示す。
【０２３０】図３８（Ｂ）に示すように、階層ビット線
においては、サブビット線についての結合容量またはメ
インビット線についての容量の半分のいずれかがまたは
その両者の和だけ結合容量が小さくされている。したが
って結合ノイズの影響を大幅に低減することができる。
またこの場合、隣接メインビット線間において、容量結
合ノイズは互いにキャンセルするように１つの階層ビッ
ト線に対して機能する。これにより確実に容量結合ノイ
ズの影響を防止することができ、正確なセンス動作を実
現することができる。
【０２３１】図３９は、メインビット線対ＭＢＬ０およ
び／ＭＢＬ０における交差部６０の平面配置を示す図で
ある。図３９に示すように、メインビット線ＭＢＬ０は
１つの配線層で連続的に形成される。相補メインビット
線／ＭＢＬ０は、コンタクト孔６３ａおよび６３ｂを介
して相互接続層６５に接続されて相互接続される。この
相互接続層６５は、サブビット線を構成する配線層と同
一の配線層を用いて形成される。余分の配線層を利用す
ることなく交差部を形成することができる。 ［第９実施例］図４０は、この発明の第９の実施例であ
る半導体記憶装置の要部の構成を示す図である。図４０
に示す配置は、電気的には、図３２に示す構成と同じで
ある。サブビット線とメインビット線とを接続するため
のブロック選択ゲートの位置が図３２に示す構成と図４
０に示す構成とでは異なっている。図４０においては、
このブロック選択スイッチは単に１本の直線で示してい
るが、対をなすサブビット線において、互いに対向する
遠方の端部にブロック選択ゲートが設けられており、対
応のサブビット線がそれぞれ対応のまたは隣接メインビ
ット線に接続されている。この場合、１つのメモリブロ
ックの両側にブロック選択信号を伝達するための信号線
が配設される。
【０２３２】この図４０に示す配置は、図３２に示す配
置と電気的に等価であるため、この図３２に示す配置と
同様隣接ビット線間の容量結合ノイズの影響を確実にキ
ャンセルすることができる。この図４０に示す構成はさ
らに以下の利点を備える。
【０２３３】図４１は、図４０に示す構成における２行
２列のメモリセルに対するブロック選択ゲートの配置を
示す図である。図４１において、サブビット線ＳＢＬａ
０はその一方端（図４１における左側）の端部にブロッ
ク選択ゲートＴＱ１が設けられる。相補サブビット線／
ＳＢＬａ０はその他方端部（図４１における右側端部）
にブロック選択ゲートＴＱ３が設けられる。サブビット
線ＳＢＬａ１および／ＳＢＬａ１はそれぞれ一方端およ
び他方端にブロック選択ゲートＴＱ２およびＴＱ４が設
けられる。
【０２３４】サブビット線／ＳＢＬｂ０および／ＳＢＬ
ｂ１は、その一方端に設けられたブロック選択ゲートＴ
Ｑ５およびＴＱ６を介して相補メインビット線／ＭＢＬ
１に接続される。サブビット線ＳＢＬｂ０およびＳＢＬ
ｂ１はその他方端に設けられたブロック選択ゲートＴＱ
７およびＴＱ８を介してメインビット線ＭＢＬ１に接続
される。サブビット線のピッチ方向（サブビット線と交
差する方向）において、サブビット線２本についてブロ
ック選択ゲート１つを配置すればよい。したがってブロ
ック選択ゲートのレイアウトピッチを緩和することがで
き、余裕をもってブロック選択ゲートを配置することが
できる。
【０２３５】この図４１に示す配置が行方向および列方
向に繰返し配置される。したがっていずれの方向におい
ても同じパターンを繰返してメモリアレイを実現するこ
とができメモリアレイのレイアウトが容易となる。 ［変形例］図４２は、図４０に示す配置の変更例を示す
図である。図４２においては、単にブロック選択ゲート
を機械的スイッチの記号で示す。図４２に示す配置にお
いては対をなすビット線ＳＢＬおよび／ＳＢＬは対向す
る端部にブロック選択ゲートが配置される。また列方向
に沿って隣接するサブビット線は互いに隣接する端部に
ブロック選択スイッチが設けられる。たとえば、サブビ
ット線ＳＢＬａ０はその一方端にブロック選択ゲートが
設けられ、対をなす相補サブビット線／ＳＢＬａ０はそ
の他方端にブロック選択ゲートが設けられる。列方向に
隣接する相補ビット線／ＳＢＬａ１は、相補ビット線／
ＳＢＬａ０と隣接する端部においてブロック選択ゲート
が設けられる。
【０２３６】この隣接して配置されたブロック選択ゲー
トは共通のコンタクト孔を介してメインビット線に接続
される。ブロック選択ゲート形成領域においてサブビッ
ト線対の一方にのみブロック選択ゲートが形成される。
したがって、図４２に示す配置をとれば、ブロック選択
ゲートにおける拡散層を隣接するブロック選択ゲートで
共有することができ、ブロック選択ゲートの占有面積を
低減することができ、ブロック選択ゲートのレイアウト
面積を低減することができる。図４２に示す配置は、ブ
ロック選択ゲートの位置が異なるだけであり、図４０に
示す配置と同様階層ビット線に交差部を追加の配線層ま
たは余分の面積を必要とすることなく形成することがで
きる。 ［第１０実施例］図４３は、この発明の第１０の実施例
である半導体記憶装置の要部の構成を示す図である。図
４３においては、４列に配列されたメモリセルに関連す
る部分の構成を概略的に示す。
【０２３７】図４３に示す配置においては、隣接するメ
インビット線対間において、隣接するサブビット線が置
換えられる。すなわち、サブビット線ＳＢＬｂ０〜ＳＢ
Ｌｂ３は、相補サブビット線／ＳＢＬａ０〜／ＳＢＬａ
３と置換えて配置される。各サブビット線は、それぞれ
対応のメインビット線にブロック選択ゲートを介して接
続される。１つのメインビット線対において、ワード線
方向に沿ってメモリセルが隣接して配置されかつ列方向
（メインビット線延在方向）においてはワード線１本お
きにメモリセルが配置される。
【０２３８】サブビット線ＳＢＬｄ０〜ＳＢＬｄ３も同
様、相補ビット線／ＳＢＬｃ０〜／ＳＢＬｃ３と置換え
て配置される。ブロック選択ゲートは各サブビット線対
において対向する端部に配置される。このサブビット線
の配置は、サブビット線と同一の配線層を用いて隣接メ
インビット線下にまで相互接続層を延ばすことにより容
易に実現することができる。たとえば、サブビット線Ｓ
ＢＬｂ０は、ブロック選択ゲート（明確には示さず）を
介してサブビット線と同一層の相互接続層を介してメイ
ンビット線ＭＢＬ１に接続される。
【０２３９】図４４は、ブロックＢ♯０選択時における
サブビット線とメインビット線の接続形態を示す図であ
る。サブビット線ＳＢＬａ０がメインビット線ＭＢＬ０
に接続され、サブビット線ＳＢＬｂ０が相補メインビッ
ト線／ＭＢＬ０を越えて隣接メインビット線ＭＢＬ１に
接続される。サブビット線／ＳＢＬａ０が相補メインビ
ット線／ＭＢＬ０に接続され、サブビット線／ＳＢＬｂ
０がメインビット線／ＭＢＬ１に接続される。メインビ
ット線対ＭＢＬ２、／ＭＢＬ２、ＭＢＬ３および／ＭＢ
Ｌ３においても同様の接続が実現される。
【０２４０】図４４（Ｂ）において、センスアンプＳＡ
１およびＳＡ２に対するサブビット線とメインビット線
の接続形態を示す。サブビット線にメモリセルが直接接
続されるため、センスアンプＳＡ１にサブビット線ＳＢ
Ｌａ０および／ＳＢＬａ０が接続され、センスアンプＳ
Ａ２にサブビット線ＳＢＬｂ０および／ＳＢＬｂ０が直
接接続されるように示される。この接続形態において
は、メインビット線ＭＢＬ１とメインビット線／ＭＢＬ
０が置換えられた構成となる。この場合サブビット線／
ＳＢＬａ０とメインビット線／ＭＢＬ０は、サブビット
線ＳＢＬｂ０とメインビット線ＭＢＬ１と交差する。し
たがって隣接メインビット線対における容量結合ノイズ
はキャンセルされる。また、メインビット線対において
はその結合容量が小さくされるため、容量結合ノイズが
低減され、安定にセンス動作を実行することができる。 ［第１１の実施例］図４５はこの発明の第１１の実施例
である半導体記憶装置の要部の構成を示す図である。図
４５においては、２対のメインビット線に関連する２つ
のメモリブロックＢ♯０およびＢ♯１の構成を概略的に
示す。この図４５に示す構成は列方向および行方向に繰
返される。
【０２４１】図４５に示す配置においては、メインビッ
ト線ＭＢＬ１および／ＭＢＬ１が置換えられ、またサブ
ビット線／ＳＢＬａ０および／ＳＢＬｂ０が置換えられ
る。すなわち、メインビット線対ＭＢＬ０および／ＭＢ
Ｌ０に対応して、サブビット線ＳＢＬａ０、／ＳＢＬｂ
０、ＳＢＬａ１、／ＳＢＬｂ１…が配置される。同様に
メインビット線対／ＭＢＬ１およびＭＢＬ１に対して、
サブビット線対ＳＢＬｂ０、／ＳＢＬａ０、ＳＢＬｂ
１、／ＳＢＬａ１…が配置される。サブビット線ＳＢＬ
ａ０、ＳＢＬａ１は、明確には示さないがブロック選択
ゲートを介してメインビット線ＭＢＬ０に接続される。
サブビット線／ＳＢＬｂ０、／ＳＢＬｂ１は、相補メイ
ンビット線／ＭＢＬ０ではなく、隣接メインビット線／
ＭＢＬ１に接続される。
【０２４２】第２列のメモリセルにおいて、サブビット
線ＳＢＬｂ０およびＳＢＬｂ１は、メインビット線ＭＢ
Ｌ１に図示しないブロック選択ゲートを介して接続され
る。下側のサブビット線／ＳＢＬａ０、／ＳＢＬａ１…
は図示しないブロック選択ゲートを介してメインビット
線／ＭＢＬ０に接続される。メモリセルＭＣは、対をな
すメインビット線において対をなすように配置されるサ
ブビット線対とワード線ＷＬとの交差部に対応して配置
される。たとえばワード線ＷＬ０とサブビット線ＳＢＬ
ａ０との交差部に対応してメモリセルＭＣが配置される
と、ワード線ＷＬ０とサブビット線／ＳＢＬｂ０との交
差部にはメモリセルは設けられず、ワード線ＷＬ１とサ
ブビット線／ＳＢＬｂ０との交差部に対応してメモリセ
ルＭＣが配置される。図４５（Ｂ）に、メモリセルブロ
ックＢ♯におけるワード線ＷＬ０が選択された場合のサ
ブビット線とメインビット線との接続態様の電気的等価
回路を示す。
【０２４３】図４５（Ｂ）に示すように、隣接メインビ
ット線間の結合容量はメインビット線間の結合容量のみ
であり、また交差部が存在するため、容量結合によるノ
イズは互いに打消し合う方向に各ビット線において生じ
るため、容量結合ノイズの影響を抑制して安定にセンス
動作を実現することができる。
【０２４４】また、図４０、図４３および図４５に示す
配置においては、メインビット線に交差部は設けられて
いない。しかしながら、図３７に示すようにメインビッ
ト線に交差部を設けることによりさらに結合容量による
ノイズの影響を低減することができる。 ［第１２の実施例］図４６はこの発明の第１２の実施例
の半導体記憶装置の要部の構成を示す図である。この図
４６に示すサブビット線とメインビット線との接続態様
は図４３に示す配置と等価である。対応する部分には同
一の参照番号を付す。この図４６に示す配置において
は、サブビット線ＳＢＬは、メインビット線対の間に配
置される。メインビット線のピッチとサブビット線のピ
ッチは同様である。先の実施例においては、すべてメイ
ンビット線とサブビット線とは平面図的に見て重なり合
うように配置されている。しかしながら、図４６に示す
配置においては、メインビット線ＭＢＬとサブビット線
ＳＢＬとは平面図的に見てずらして配置される。
【０２４５】図４７は図４６に示す構成のメインビット
線とサブビット線の一部のレイアウトを示す図である。
図４７に示すように、平面図的に見て、メインビット線
ＭＢＬｉ、サブビット線ＳＢＬｊｉ、メインビット線／
ＭＢＬｉ、サブビット線ＳＢＬｊ′ｉが順に配設され
る。メインビット線ＭＢＬｉおよび／ＭＢＬｉは、アル
ミニウム配線層、またはタングステン配線層により形成
される。サブビット線ＳＢＬｊｉおよびＳＢＬｊ′ｉは
ポリシリサイド配線層などにより形成される。このサブ
ビット線ＳＢＬｊｉおよびＳＢＬｊ′ｉに対しては、そ
れぞれブロック選択ゲートを形成するためのフィールド
領域７０ａおよび７０ｂが形成される。フィールド領域
７０ａのコンタクト孔７０ａｂを介しては、このブロッ
ク選択ゲートを構成するトランジスタの一方拡散領域が
サブビット線ＳＢＬｊｉに接続される。サブビット線Ｓ
ＢＬｊｉが、図４７において、ブロック選択信号伝達線
ＢＳｉｂ上で終端しているように示される。
【０２４６】フィールド領域７０ｂでは、コンタクト孔
７０ｂｂを介してこのブロック選択ゲートを形成するト
ランジスタの一方拡散領域がサブビット線ＳＢＬｊ′ｉ
に接続される。コンタクト孔７０ａａおよび７０ｂａは
それぞれ接続経路に応じてメインビット線ＭＢＬｉまた
は／ＭＢＬｉに接続される。この場合特に相互配線層を
設けることなく、このコンタクト孔７０ａａおよび７０
ｂｂを介してサブビット線ＳＢＬｊｉおよびＳＢＬｊ′
ｉと同一の配線層の相互接続層をブロック選択ゲートの
他方拡散領域に接続すれば、容易にメインビット線ＭＢ
Ｌｉおよび／ＭＢＬｉに対するブロック選択ゲートの接
続を実現することができる。
【０２４７】また図４７においては、メモリセルを形成
するフィールド領域７５ａおよび７５ｂが示される。フ
ィールド領域７５ａにおいては、コンタクト孔７５ａｂ
を介してメモリセルのアクセストランジスタの一方導通
領域がサブビット線ＳＢＬｊｉに接続される。フィール
ド領域７５ｂにおいては、コンタクト孔７５ｂを介して
メモリセルのアクセストランジスタの一方導通領域がサ
ブビット線ＳＢＬｊ′ｉに接続される。このメモリセル
を形成するフィールド領域７５ａおよび７５ｂの全体の
レイアウトは適当に決定されればよい。この場合、メイ
ンビット線下にメモリセルキャパシタの電極ノードとな
るセルプレート線を配設することができ、メインビット
線に対するシールド膜としてこのセルプレートを利用す
ることができる。 ［アレイの配置］図４８は、これまで述べてきた半導体
記憶装置のアレイの配置を示す図である。図４８におい
ては、１つのアレイブロックＭ＃のみを示す。このアレ
イブロックＭ＃においてこれまで説明してきた階層ビッ
ト線が配置される。アレイブロックＭ＃の一方側にこの
アレイブロックＭ＃においてワード線を選択するための
Ｘデコーダ１が配設される。アレイブロックＭ＃の両側
に各メインビット線対に対応して配置される複数のセン
スアンプを含むセンスアンプ帯３ａおよび３ｂが対向し
て配置される。センスアンプ帯３ａおよび３ｂに隣接し
てＹアドレスをデコードして列選択信号を発生するＹデ
コーダ２ａおよび２ｂがそれぞれ配置される。センスア
ンプ帯３ａおよび３ｂには、後に説明するように、メイ
ンビット線対それぞれに対応してＩＯゲートが設けられ
ており、Ｙデコーダ２ａおよび２ｂの出力する列選択信
号に応答して選択された列（メインビット線対）に対応
して配置されたＩＯゲートが導通状態となり、この選択
されたメインビット線対を内部データバスに接続する。
【０２４８】Ｙデコーダ２ａおよび２ｂにより指定され
た列は、入出力回路４に接続される。入出力回路４は、
選択された列（メインビット線対）に対しデータＤＱの
入出力を行なう。入出力回路４は、１ビット単位でデー
タの入出力を行なってもよく、またたとえば４ビット、
８ビットなどの複数ビット単位でデータの入出力を行な
うように構成されてもよい。
【０２４９】図４８に示すアレイ配置において、サブビ
ット線が図４６において示すように「折返しビット線」
構造に配置されたメモリセルを接続する場合には、一方
のセンスアンプ帯およびＹデコーダは不必要である。Ｙ
デコーダ２ａおよび２ｂはそれぞれ図示しない隣接アレ
イブロックに対しても列選択信号を発生するように構成
されてもよい。図４８に示す構成において、Ｘデコーダ
１に含まれるブロックデコーダによりサブビット線を選
択するためのブロック選択信号が発生される。ブロック
選択スイッチが設けられている位置にはメモリセルが存
在せず、ワード線は設けられていないため、この領域に
各ブロックメモリセルブロックに対応してブロックデコ
ーダ回路が配置される。 ［アレイ配置］図４９はこの発明に従う半導体記憶装置
の第２のアレイ配置を示す図である。図４９においては
２つの隣接メモリアレイブロック（＃Ｌ，＃Ｒ）１０ｌ
および１０ｒが示される。メモリアレイブロック１０ｌ
および１０ｒの間にセンス入出力回路１４が設けられ、
メモリアレイブロック１０ｌおよび１０ｒそれぞれに対
応してＸデコーダ（Ｌ）１２ｌおよびＸデコーダ（Ｒ）
１２ｒが設けられる。メモリアレイブロック１０ｌおよ
び１０ｒはそれぞれ階層ビット線（メインビット線とサ
ブビット線とで構成されるビット線）を含む。センス入
出力回路１４は、以下にその構成については詳細に説明
するが、メインビット線対それぞれに対応して設けられ
るセンスアンプと、Ｙデコーダの出力に応答して導通
し、選択された列を内部データバスへ接続するＩＯゲー
トを含む。メモリアレイブロック１０ｌおよび１０ｒ
は、このセンス入出力回路１４に含まれるセンスアンプ
を共有する。ブロックアドレスφＡＢに従ってメモリア
レイブロック１０ｌおよび１０ｒすなわちＸデコーダ１
２ｌおよび１２ｒの一方のみが活性状態とされ、他方は
スタンバイ状態を維持する。この活性状態とされたメモ
リアレイブロックをセンス入出力回路１４に接続するた
めにブロックアドレスφＡＢに応答して選択されたメモ
リアレイブロックをセンス入出力回路１４と接続し、非
選択メモリアレイブロックをセンス入出力回路１４から
分離するためのアレイ選択回路１６が設けられる。選択
された列は入出力回路１６に接続され、データＤＱの入
出力がこの入出力回路１６を介して行なわれる。入出力
データＤＱは１ビットデータであってもよく、また多ビ
ットデータであってもよい。
【０２５０】図５０は図４９に示すセンス入出力回路の
構成を具体的に示す図である。図５０においては１対の
メインビット線に対応して設けられるセンス入出力回路
部分を示す。
【０２５１】図５０において、メモリアレイブロック１
０ｌは、対をなすメインビット線ＭＢＬＬおよび／ＭＢ
ＬＬを含み、メモリアレイブロック１０ｒは対をなすメ
インビット線ＭＢＬＲおよび／ＭＢＬＲを含む。メイン
ビット線ＭＢＬＬには、ある列ブロックのメモリセルが
接続されるサブビット線ＳＢＬＬａがブロック選択スイ
ッチＴＧＬａを介して接続される。メインビット線／Ｍ
ＢＬＬには、同じ列ブロックのメモリセルが接続される
サブビット線ＳＢＬＬｂがブロック選択スイッチＴＧＬ
ｂを介して接続される。メインビット線ＭＢＬＲには列
ブロックのメモリセルが接続されるサブビット線ＳＢＬ
Ｒａがブロック選択スイッチＴＧＬＬａを介して接続さ
れ、メインビット線／ＭＢＬＲにはサブビット線ＳＢＲ
ｂがブロック選択スイッチＴＧＬＬｂを介して接続され
る。対をなすメインビット線ＭＢＬＬおよび／ＭＢＬＬ
ならびにＭＢＬＲおよび／ＭＢＬＲの配置は先に説明し
たメインビット線のいずれの配置であってもよい。同様
に、サブビット線ＳＢＬＬａ、ＳＢＬＬｂ、ＳＢＬＲ
ａ、およびＳＢＬＲｂの配置としてもこれまでに説明し
たサブビット線の配置のいずれが用いられてもよい。図
５０においては図面の簡略化のためおよびビット線がメ
インビット線とサブビット線からなる階層ビット線構造
を備えることを示すために最も典型的な階層ビット線の
配置が例示的に示される。
【０２５２】センス入出力回路１４は、アレイブロック
選択信号φＬに応答して導通し、メインビット線ＭＢＬ
Ｌおよび／ＭＢＬＬを信号線１７ａおよび１７ｂにそれ
ぞれ接続するアレイブロック選択ゲートＡＢＧＬａおよ
びＡＢＧＬｂと、アレイブロック選択信号φＲに応答し
て導通し、メインビット線ＭＢＬＲおよび／ＭＢＬＲを
それぞれ信号線１７ａおよび１７ｂに接続するアレイブ
ロック選択ゲートＡＢＧＲａおよびＡＢＧＲｂと、列選
択信号Ｙに応答して導通し、信号線１７ａおよび１７ｂ
を内部データ線ＩＯおよび／ＩＯへそれぞれ接続する列
選択ゲート（ＩＯゲート）ＩＯａおよびＩＯｂと、信号
線１７ａおよび１７ｂ上の信号電位を差動的に増幅する
センスアンプＳＡを含む。
【０２５３】アレイブロック選択信号φＬおよびφＲは
図４９に示すアレイ選択回路１６から発生される。スタ
ンバイ時においては、アレイブロック選択信号φＬおよ
びφＲはともにハイレベルにあり、アレイブロック選択
ゲートＡＢＧＬａ、ＡＢＧＬｂ、ＡＢＧＲａおよびＡＢ
ＧＲｂはすべてオン状態にあり、信号線１７ａおよび１
７ｂはメインビット線ＭＢＬＬ、／ＭＢＬＬ、ＭＢＬＲ
および／ＭＢＬＲと同様の中間電位（Ｖｃｃ／２）にプ
リチャージされている。メモリサイクルが始まると、ブ
ロックアドレスφＡＢ（図４９参照）に従ってメモリア
レイブロック１０ｌおよび１０ｒの一方が指定される。
メモリアレイブロック１０ｌが指定されたとする。アレ
イ選択回路１６は、このブロックアドレスφＡＢに従っ
てアレイブロック選択信号φＲをローレベルに立下げ、
アレイブロック選択ゲートＡＢＧＲａおよびＡＢＧＲｂ
をオフ状態とする。これによりセンス入出力回路１４と
メモリアレイブロック１０ｒが分離される。アレイブロ
ック選択信号φＬはハイレベルを維持する。
【０２５４】次いでメモリアレイブロック１０ｌにおい
て行選択動作が行なわれ、選択された行に対応するワー
ド線の電位がハイレベルに立上がり、メモリセルのデー
タがメインビット線ＭＢＬＬおよび／または／ＭＢＬＬ
上に伝達される。このメインビット線ＭＢＬＬおよび／
ＭＢＬＬ上の信号電位はアレイ選択ゲートＡＢＧＬａお
よびＡＢＧＬｂを介して信号線１７ａおよび１７ｂに伝
達される。センスアンプＳＡが次いで活性化されて、こ
の信号線１７ａおよび１７ｂ上の信号電位を差動的に増
幅する。次いで列選択信号Ｙがハイレベルに立上がり列
選択ゲートＩＯａおよびＩＯｂが導通状態となり、信号
線１７ａおよび１７ｂの信号電位が内部データ線ＩＯお
よび／ＩＯへ伝達される。１つのメモリサイクルが完了
すると、先に述べた実施例と同様にして、選択ワード線
電位のローレベルへの立下がり、およびビット線イコラ
イズなどが行なわれ、再びアレイブロック選択信号φＲ
がハイレベルへ立上がり、アレイブロック選択ゲートＡ
ＢＧＲａおよびＡＢＧＲｂがオン状態となる。
【０２５５】上述のような隣接する２つのメモリアレイ
ブロックの間にセンスアンプを配置し、これら２つのメ
モリアレイブロックでセンスアンプを共有する構成は
「シェアードセンスアンプ配置」として知られている。
このようなシェアードセンスアンプ配置においても先に
説明した各実施例における階層ビット線構造を適用する
ことができる。特に図１に示す実施例などのように、
「ラッチ型センス動作」を行なう構成においては、この
アレイブロック選択ゲートＡＢＧＬａ、ＡＢＧＬｂ、Ａ
ＢＧＲａおよびＡＢＧＲｂは各センスアンプとメインビ
ット線ＭＢＬおよび／ＭＢＬを接続するトランスファー
ゲートＴＧ（たとえば図１においてＴＧａａ、ＴＧｂ
ａ、ＴＧａｂ、およびＴＧｂｂ）と共用することができ
る。このような共用構成においては、各実施例における
選択信号と図５０に示すアレイブロック選択信号との論
理積をとった信号が用いられればよい（ただしハイレベ
ルが活性状態を示す制御信号の場合）。 ［Ｙデコーダの配置］図５２は、この発明に従う半導体
記憶装置の全体のアレイ配置を概略的に示す図である。
図５２において、メモリセルアレイ２５は複数のアレイ
ブロック３２ａ、３２ｂ、…３２ｎに分割される。アレ
イブロック３２ａ、３２ｂ、…３２ｎの各々は行列状に
配列される複数のメモリセルと、各列に対応して配置さ
れる複数のメインビット線を含む。メモリセルの各列は
複数のメモリセルブロックに分割され、各列のブロック
に対しサブビット線が配置される。アレイブロック３２
ａ、３２ｂ、…３２ｎのビット線の配置はこれまでに説
明した階層ビット線の配置のいずれが用いられてもよ
い。
【０２５６】アレイブロック３２ａ、３２ｂ、…３２ｎ
のそれぞれに対応してセンスアンプおよびＩＯゲートを
含む（センス＋ＩＯ）ブロック３０ａ、３０ｂ、…３０
ｎが設けられる。図５２に示すセンスアンプの構成は、
シェアードセンスアンプの配置ではないように示され
る。しかしながら、センスアンプとしては図５０におい
て説明したようなシェアードセンスアンプの配置が利用
されてもよい。
【０２５７】メモリセルアレイ２５の１辺に沿ってＸデ
コーダ２０が設けられ、隣接する他辺に沿ってＹデコー
ダ２２が設けられる。Ｘデコーダ２０は、アレイブロッ
ク３２ａ、３２ｂ、…３２ｎそれぞれにおいて１つのワ
ード線を選択する。Ｙデコーダ２２は、アレイブロック
３２ａ、３２ｂ、…３２ｎに共通に設けられており、こ
のＹデコーダ２２からの列選択信号が後に詳細に説明す
るようにメモリセルアレイ２５全体にわたって配設され
る列選択信号線を介して伝達される。複数のアレイブロ
ック３２ａ、３２ｂ、…３２ｎに対し共通に１つのＹデ
コーダ２２が設けられるだけであり、Ｙデコーダが必要
とする面積を低減することができる。Ｙデコーダ２２か
らの列選択信号により選択された列上の信号は（センス
＋ＩＯ）ブロック３０ａ、３０ｂ、…３０ｎを介して内
部データバス２３ａ、２３ｂ、…２３ｎ上に伝達され、
次いで入出力回路２７に伝達される。入出力回路２７
は、入出力データＤＱのビット数に応じてこれら内部デ
ータ線２３ａ、２３ｂ、…２３ｎと装置外部との間のデ
ータの入出力を実行する。
【０２５８】図５１に示す配置において、アレイブロッ
ク３２ａ、３２ｂ、…３２ｎはすべて同時に活性状態と
されるのではなく、所定数のアレイブロックのみが活性
状態とされる「ブロック分割駆動方式」が利用されても
よい。
【０２５９】図５２は、図５１に示すアレイ配置におけ
るメモリセルアレイの１列の部分の構成を概略的に示す
図である。図５２においては、アレイブロック３２ａお
よび３２ｎの部分のみを示す。アレイブロック３２ａに
おいては、メインビット線ＭＢＬ−ａおよび／ＭＢＬ−
ａが配設され、サブビット線ＳＢＬ−ａおよび／ＳＢＬ
−ｌがブロック選択ゲート５２ａを介してメインビット
線ＭＢＬ−ａおよび／ＭＢＬ−ａに接続される。アレイ
ブロック選択ゲート５２ａはアレイブロック選択信号φ
Ｂａに応答して導通する。図５２においては、各アレイ
ブロックにおいて、１対のメインビット線に対して１対
のサブビット線対のみを示すが、１対のメインビット線
に対し先に述べているように複数のサブビット線対が各
メモリセルの列ブロックに対応して配置される。（セン
ス＋ＩＯ）ブロック３０ａは、メインビット線ＭＢＬ−
ａおよび／ＭＢＬ−ａ上の信号電位を相互的に増幅する
センスアンプＳＡ−ａと、メインビット線ＭＢＬ−ａお
よび／ＭＢＬ−ａを内部データ線２３ａ（ＩＯ，／Ｉ
Ｏ）に接続するための列選択ゲート５０ａを含む。
【０２６０】アレイブロック３２ｎにおいても同様に、
メインビット線ＭＢＬ−ｎ、／ＭＢＬ−ｎとサブビット
線ＳＢＬ−ｎおよび／ＳＢＬ−ｎが設けられる。サブビ
ット線ＳＢＬ−ｎおよび／ＳＢＬ−ｎはアレイブロック
選択信号φＢｎに応答して導通するアレイブロック選択
ゲート５２ｎを介してメインビット線ＭＢＬ−ｎおよび
／ＭＢＬ−ｎに接続される。（センス＋ＩＯ）ブロック
３０ｎにおいては、メインビット線ＭＢＬ−ｎおよび／
ＭＢＬ−ｎ上の信号電位を差動的に増幅するセンスアン
プＳＡ−ｎと、メインビット線ＭＢＬ−ｎおよび／ＭＢ
Ｌ−ｎを内部データバス２３ｎに接続するための列選択
ゲート５０ｎが設けられる。なお、図５２に示す配置に
おいて、メインビット線、およびサブビット線の配置と
しては先に説明した階層ビット線の配置のいずれが利用
されてもよい。また以下に説明するＹデコーダの配置は
一般的に階層ビット線構造を備える半導体記憶装置に適
用することができる。
【０２６１】Ｙデコーダ２２は各列に対応した出力ノー
ドを有しており、このＹデコーダ２２の出力ノードから
の列選択信号はメモリセルアレイ２５に全体にわたって
延在する列選択線ＣＳＬを介して各列選択ゲート５０ａ
…５０ｎの制御ゲートへ伝達される。この列選択線ＣＳ
Ｌはアレイブロック３２ａ〜３２ｎにおいて各メインビ
ット線ＭＢＬ，／ＭＢＬと平行に配設される。図５２に
おいて、Ｙデコーダ２２からの列選択線ＣＳＬは１列の
みを選択するように示されているが、複数列を同時に選
択する構成が利用されてもよい。内部データ線２３ａ〜
２３ｎは入出力回路２７に接続される。したがってＹデ
コーダ２２の出力が列選択線ＣＳＬを介して複数列を同
時に選択している場合には、入出力回路２７においてさ
らに入出力データＤＱのビット数に応じて選択動作が実
行される。
【０２６２】図５１および図５２に示す構成においてア
レイブロック３２ａ、…３２ｎにおいては、同時に１列
が選択されて各メインビット線対が内部データバス２３
ａ…２３ｎに接続される。入出力回路２７がアレイブロ
ック選択信号に応じて１ビットのデータを選択してもよ
く、またアレイブロックの数がたとえば４の場合には４
ビットのデータが出力される構成が利用されてもよい。
【０２６３】またアレイ分割駆動方式の場合、１または
複数の所定数のアレイブロックが同時に活性状態とさ
れ、残りのアレイブロックが非選択状態とされる構成が
利用されてもよい。この場合には入出力回路２７は、活
性状態とされたアレイブロックの出力を選択する。非選
択アレイブロックにおいて列選択動作が行なわれても、
内部データバス２３ａはメインビット線と同じ中間電位
にプリチャージされており、なんら問題は生じない。
【０２６４】図５１および図５２に示すように、メモリ
アレイ２５内の複数のアレイブロックに対し共通にＹデ
コーダを設け、このＹデコーダの出力をメモリセルアレ
イ全体にわたって配設される列選択線ＣＳＬを介して伝
達することにより、Ｙデコーダの数を低減することがで
き、アレイ占有面積を低減することができる。 ［Ｙデコーダの配置２］図５３は、この発明に従う半導
体記憶装置の全体のアレイ配置の他の構成を概略的に示
す図である。図５３に示す構成においては、隣接する２
つのアレイブロック（たとえば３２ａ，３２ｂ）の間に
（センス＋ＩＯ）ブロック（３４ａ）が設けられる。す
なわち図５３に示すアレイ配置は「シェアードセンスア
ンプ配置」を備える。メモリセルアレイ２５は、図５１
に示す構成と同様複数のアレイブロック３２ａ、３２
ｂ、…３２ｎに分割される。図５３において、またアレ
イブロック３２ｎに利用される（センス＋ＩＯ）ブロッ
ク３４ｍが示される。（センス＋ＩＯ）ブロックに含ま
れる列選択ゲートはそれぞれ内部データバス３６ａ…３
６ｍを介して選択列をブロック選択回路３８に接続す
る。
【０２６５】メモリセルアレイ２５の一方側にＸデコー
ダ２０が設けられ、また、複数のアレイブロック３２
ａ、３２ｂ、…３２ｎに対して共通にＹデコーダ２２が
設けられる。Ｙデコーダ２２の出力する列選択信号は図
５２に示す場合と同様メモリセルアレイ全体にわたって
配設される列選択信号ＣＳＬを介してアレイブロック３
２ａ、３２ｂ、…３２ｎに対し共通に与えられる。
【０２６６】ブロック選択回路３８は、内部データバス
３６ａ、…３６ｍに対してそれぞれ設けられるブロック
選択スイッチと、内部データバス３６ａ〜３６ｍに対し
共通に設けられるグローバルＩＯバスを含む（ただしグ
ローバルＩＯバスは、入出力データのビット数に応じて
１または複数の所定数に設定される）。動作時において
は、１または複数の所定数のアレイブロックが活性状態
とされ、活性状態とされたアレイブロックからの選択デ
ータがブロック選択回路３８により選択されて入出力回
路３９へ伝達される。
【０２６７】図５４は図５３に示すメモリセルアレイの
要部の構成を示す図である。図５４においてアレイブロ
ック３２ａおよび３２ｂの間に設けられた（センス＋Ｉ
Ｏ）ブロック３４ａの部分とアレイブロック３２ｎとア
レイブロック３２ｍ（図５３には示さず）との間に設け
られる（センス＋ＩＯ）ブロック３４ｍの部分を示す。
【０２６８】（センス＋ＩＯ）ブロック３４ａは、アレ
イブロック３２ａに含まれるメインビット線ＭＢＬ−ａ
および／ＭＢＬ−ａをアレイブロック選択信号φａに応
答してセンスノードＳＮＤａおよび／ＳＮＤａに接続す
るアレイ選択ゲート６２ａと、アレイブロック３２ｂに
含まれるメインビット線ＭＢＬ−ｂおよび／ＭＢＬ−ｂ
をアレイブロック選択信号φｂに応答してセンスノード
ＳＮＤａおよび／ＳＮＤａに接続するアレイブロック選
択ゲート６２ｂと、センスノードＳＮＤａおよび／ＳＮ
Ｄａ上の信号電位を差動的に増幅するセンスアンプＳＡ
−ａと、後に説明する列選択信号に応答してセンスノー
ドＳＮＤａおよび／ＳＮＤａを内部データバス３６ａに
接続する列選択ゲート６０ａを含む。
【０２６９】（センス＋ＩＯ）ブロック３４ｐは、アレ
イブロック３２ｐに含まれるメインビット線ＭＢＬ−ｐ
および／ＭＢＬ−ｐをアレイブロック選択信号φｐに応
答してセンスノードＳＮＤｍおよび／ＳＮＤｍに接続す
るアレイブロック選択ゲート６２ｐと、アレイブロック
３２ｎに含まれるメインビット線ＭＢＬ−ｎおよび／Ｍ
ＢＬ−ｎをアレイブロック選択信号φｎに応答してセン
スノードＳＮＤｍおよび／ＳＮＤｍに接続するアレイブ
ロック選択ゲート６２ｎと、センスノードＳＮＤｍおよ
び／ＳＮＤｍ上の信号電位を差動的に増幅するセンスア
ンプＳＡ−ｍと、後に説明する列選択信号に応答して導
通し、センスノードＳＮＤｍおよび／ＳＮＤｍを内部デ
ータバス３６ｍに接続する列選択ゲート６０ｍを含む。
【０２７０】アレイブロック３２ａ、３２ｂ、３２ｐ、
および３２ｎそれぞれにおいて、メインビット線に対応
してサブビット線ＳＢＬおよび／ＳＢＬが配置される。
これらのメインビット線およびサブビット線は階層ビッ
ト線を構成する配置であればよく、任意の配置を適用す
ることができる。アレイブロックに含まれるメインビッ
ト線およびサブビット線は、アレイブロックに付された
「アルファベット文字」を末尾に付すことにより識別さ
れる。
【０２７１】Ｙデコーダ２２は、所定数の列ごとに出力
ノードが設けられる。図５４においては、各列に対応し
て出力ノードが設けられる構成が一例として示される。
Ｙデコーダ２２の出力ノードはメモリアレイブロック３
２ａ〜３２ｎ全体にわたって延在する列選択線ＣＳＬに
接続される。これらの列選択線ＣＳＬ上に列選択信号が
伝達され、列選択ゲート６０ａ〜６０ｍを導通／非導通
状態とする。次に動作について簡単に説明する。
【０２７２】「アレイ分割駆動」方式の場合、メモリセ
ルアレイ２５において、所定数のアレイブロックのみが
選択状態とされる。今、アレイブロック３２ａのみが選
択状態とされた場合を考える。この場合、アレイブロッ
ク選択信号φａがハイレベルとされ、アレイブロック選
択信号φｂはローレベルとされる。これにより、メイン
ビット線ＭＢＬ−ａおよび／ＭＢＬ−ａはセンスアンプ
ＳＡ−ａのセンスノードＳＮＤａおよび／ＳＮＤａに接
続される。内部ビット線ＭＢＬ−ｂおよび／ＭＢＬ−ｂ
はセンスノードＳＮＤａおよび／ＳＮＤａから分離され
る。アレイブロック３２ｐおよび３２ｎにおいては、ア
レイブロック選択信号φｐおよびφｎはともにハイレベ
ルを維持し、これらのアレイブロック３２ｐおよび３２
ｎはスタンバイ状態を維持する。サブビット線ＳＢＬ−
ｐ、／ＳＢＬ−ｐ、ＳＢＬ−ｎ、／ＳＢＬ−ｎはそれぞ
れ対応のメインビット線ＭＢＬ−ｐ、／ＭＢＬ−ｐ、お
よびＭＢＬ−ｎ、／ＭＢＬ−ｎから分離される。
【０２７３】メモリセルのデータが読出され、センスノ
ードＳＮＤａおよび／ＳＮＤａへの信号電位が十分に増
大した後、Ｙデコーダ２２からの列選択信号が列選択線
ＣＳＬ上に伝達される。列選択線ＣＳＬ上の列選択信号
に応答して列選択ゲート６０ａ、…６０ｍがオン状態と
なり、センスノードＳＮＤａ、／ＳＮＤａ、…ＳＮＤｍ
および／ＳＮＤｍは内部データバス３６ａ…３６ｍに接
続される。これらの内部データバス３６ａ、…３６ｍは
中間電位にプリチャージされている。したがって内部デ
ータバス３６ｍはセンスノードＳＮＤｍおよび／ＳＮＤ
ｍがスタンバイ状態の中間電位であるため、電位は変動
しない。一方、内部データバス３６ａはその電位がセン
スノードＳＮＤａおよび／ＳＮＤａの電位に応じて変化
し、図５３に示すブロック選択回路３８を介して入出力
回路３９へ伝達される。その後入出力回路３９およびブ
ロック選択回路３８によりデータの書込みまたは読出し
が実行される。
【０２７４】図５３および図５４に示すように、複数の
アレイブロックに共通にＹデコーダ２２を設け、Ｙデコ
ーダ２２の出力を伝達する列伝達線をメモリセルアレイ
全体にわたって配設することにより、Ｙデコーダの数を
低減することができ、メモリセルアレイの占有面積を低
減することができる。
【０２７５】なおこの図５３および図５４に示す構成に
おいて、シェアードセンスアンプの配置において、アレ
イ分割駆動方式でメモリセルの選択動作が実行されてい
る。これはすべてのアレイブロック（実際にはメモリセ
ルアレイ２５における１／２のアレイブロック）が活性
状態にされてブロック選択回路３８により必要な数のア
レイブロックを選択し（入出力データのビット数に応じ
て）、入出力回路３９を介してデータの入出力を行なう
構成が利用されてもよい。 ［アレイ配置３］図５５は、メモリセルアレイのさらに
他の配置を示す図である。図５５においてメモリセルア
レイ２５Ｌおよび２５Ｒの間にＹデコーダ７２が配置さ
れる。メモリセルアレイ２５Ｌは複数のメモリアレイブ
ロック７０Ｌａ〜７０Ｌｎに分割され、またメモリセル
アレイ２５Ｒは複数のメモリアレイブロック７０Ｒａ〜
７０Ｒｎに分割される。アレイブロック７０Ｌａ〜７０
Ｌｎおよび７０Ｒａ〜７０Ｒｎの各々はさらにメモリセ
ルブロックに分割され、各メモリセルブロックに対応し
て配置されたサブビット線を備える。すなわちアレイブ
ロックは各々階層ビット線構造を備える。この階層ビッ
ト線の構造は任意である。
【０２７６】メモリセルアレイ２５Ｌおよび２５Ｒそれ
ぞれに対応してＸデコーダ２０Ｌおよび２０Ｒが設けら
れ、また、データを入出力するための入出力回路７５Ｌ
および７５Ｒが設けられる。
【０２７７】Ｙデコーダ７２からの出力信号は列選択線
ＣＳＬを介してメモリセルアレイ２５Ｌのすべてのアレ
イブロック７０Ｌａ〜７０Ｌｎ上に伝達され、また列選
択線ＣＳＬＲを介してメモリセルアレイ２５Ｒに含まれ
るそれぞれのアレイブロック７０Ｒａ〜７０Ｒｎ上に共
通に伝達される。この図５５に示す配置の場合２つのメ
モリセルアレイに対し共通にＹデコーダ７２に利用され
るため、Ｙデコーダの占有面積をより低減することがで
き、小占有面積の半導体記憶装置を実現することができ
る。
【０２７８】メモリセルアレイ２５Ｌおよび２５Ｒにお
けるセンスアンプの配置は図５２および図５４に示した
もののいずれであってもよい。また図５５に示す配置に
おいて、メモリセルアレイ２５Ｌおよび２５Ｒにおいて
選択されたメモリセルに対し入出力回路７５Ｌおよび７
５Ｒを介してそれぞれデータＤＱＡおよびＤＱＢの入出
力が行なわれている。これはさらに、入出力回路７５Ｌ
および７５Ｒに接続される回路が設けられ、この回路に
より一方の入出力回路に対してのみデータの入出力が行
なわれる構成が利用されてもよい（すなわちメモリセル
アレイ２５Ｌおよび２５Ｒの一方に対してのみデータの
入出力が行なわれる）。
【０２７９】また、メモリセルアレイ２５Ｌおよび２５
Ｒそれぞれにおいて、所定数のアレイブロックが活性化
される「アレイ分割駆動」構成が利用されてもよい。 ［ブロック選択線の配置］図５６は、メモリセルブロッ
クを選択するためのブロック選択信号を伝達するための
ブロック選択線の配置を示す図である。図５６において
は１つのアレイブロック８０を示す。アレイブロック８
０に対応してＸデコーダ８２が設けられる。アレイブロ
ック８０は（ｎ＋１）個のメモリセルブロックＢ＃０〜
Ｂ＃ｎに分割される。Ｘデコーダ８２はブロック指定信
号を含むロウアドレス信号ＢＡＷをデコードし、メモリ
セルブロックＢ＃０〜Ｂ＃ｎの１つにおいてワード線を
選択状態とする。ここで、ロウアドレス信号ＢＡＷはブ
ロック指定信号を含む「ブロック分割駆動」方式の半導
体記憶装置が一例として示される。すべてのアレイブロ
ックが選択状態とされる構成が利用されてもよい。この
場合にはロウアドレス信号ＢＡＷには、アレイブロック
を指定するブロック指定信号は含まれない（ただし、シ
ェアードセンスアンプ配置の場合には当然、一方のアレ
イブロックのみがセンスアンプに接続されるためブロッ
ク指定信号は含まれる）。
【０２８０】Ｘデコーダ８２に隣接してブロックアドレ
スＢＡＳに応答してメモリセルブロックＢ＃０〜Ｂ＃ｎ
それぞれに対してサブビット線とメインビット線とを接
続するためのブロック選択信号を発生するブロック選択
回路８４が設けられる。ブロック選択回路８４からのブ
ロック選択信号伝達線は、配線領域８６においてすべて
の列（メインビット線対）に対し共通にブロック選択信
号を発生するための主ブロック選択信号伝達バス８７
と、アレイブロック８０における所定数の列ごとに設け
られて、所定数の列に対しブロック選択信号を伝達する
ための副ブロック選択信号伝達バス８９を含む。主ブロ
ック信号伝達バス８７は行方向（ワード線延在方向）に
配設され、副ブロック信号伝達バス８９は列方向（メイ
ンビット線延在方向）に配設される。
【０２８１】図５６に示すようにＸデコーダ８２と別に
ブロック選択回路８４を設けることにより、Ｘデコーダ
８２内部にブロック選択信号を発生する回路部分を設け
る必要がなく、ブロック選択回路を１箇所にまとめて集
中的に配置することができ、Ｘデコーダ８２においては
デコード回路のみが繰返し配設され、Ｘデコーダ８２に
おけるレイアウトが容易となるとともに占有面積を低減
することができる。同様に、ブロック選択回路８４も１
箇所において集中的に配置されるため、Ｘデコーダ８２
内に分散配置させる場合よりもその占有面積を低減する
ことができ、応じてその占有面積を低減することができ
る。すなわち、Ｘデコーダのように同じレイアウトパタ
ーンが繰返される部分においてブロック選択回路のよう
な異なる回路構成を有する部分を配置する場合レイアウ
トパターンの規則性が損なわれ、これらの異なる回路部
分接続部における余分のスペースが必要とされるため、
回路の占有面積が結果として大きくなる。同一機能を備
える回路を１箇所に集中配置することにより、そのレイ
アウトパターンを最適化することができ、占有面積を最
小とすることができる。
【０２８２】図５７は、図５６に示すアレイブロック８
０における１対のメインビット線に関連する部分を示
す。図５７において、メモリセルブロックが４つのブロ
ックを含む場合が一例として示される。ブロックの数は
一般に任意である。
【０２８３】図５７において、メインビット線対ＭＢＬ
０および／ＭＢＬ０に対し、メモリセルブロックＢ＃０
〜Ｂ＃３それぞれに対応してサブビット線対ＳＢＬ０
０，／ＳＢＬ００、ＳＢＬ０１，／ＳＢＬ０１、ＳＢＬ
０２，／ＳＢＬ０２、およびＳＢＬ０３，／ＳＢＬ０３
が配置される。メインビット線対ＭＢＬ０および／ＭＢ
Ｌ０に対しセンスアンプＳＡ０が設けられる。サブビッ
ト線とメインビット線を接続するためにブロック選択ゲ
ートが設けられるが、これは以下に説明するブロック選
択信号により導通／非導通が制御される。またこの図５
７において、メインビット線ＭＢＬ０および／ＭＢＬ０
とサブビット線ＳＢＬ００，／ＳＢＬ００〜ＳＢＬ０
３，／ＳＢＬ０３は、典型的な階層ビット線構造を有す
る様に示しているが、この階層ビット線の構成は、先に
説明した実施例のいずれが利用されてもよい。また以下
に説明するブロック選択信号の伝達線の配置形態は一般
に階層ビット線の構造を備える半導体記憶装置に対して
適用可能であり、このため、図５７においてこのビット
線構造としては一般的な階層ビット線の配置を示す。
【０２８４】メインビット線ＭＢＬ１，／ＭＢＬ１に対
し、メモリセルブロックＢ＃０〜Ｂ＃３それぞれに対応
して、サブビット線対ＳＢＬ１０，／ＳＢＬ１０、ＳＢ
Ｌ１１，／ＳＢＬ１１、ＳＢＬ１２，／ＳＢＬ１２、お
よびＳＢＬ１３，／ＳＢＬ１３が配置される。メインビ
ット線対ＭＢＬ１および／ＭＢＬ１に対しセンスアンプ
ＳＡ１が設けられる。センスアンプＳＡ０およびＳＡ１
は図５７においてはそれぞれ対応のメインビット線対上
の電位のみを検知増幅するように配置されているように
示される。しかしながらこれらのセンスアンプＳＡ０お
よびＳＡ１は「シェアードセンスアンプ配置」の構成を
備えていてもよい。
【０２８５】センスアンプＳＡ０およびＳＡ１と対向す
る端部に行方向（ワード線延在方向：ワード線は図示せ
ず）に沿って主ブロック選択信号伝達バス８７が設けら
れる。この主ブロック選択信号伝達バス８７は、ブロッ
ク選択信号φＢ０、φＢ１、φＢ２、およびφＢ３をそ
れぞれ伝達する信号線８７ａ、８７ｂ、８７ｃ、および
８７ｄを含む。２つのメインビット線対ＭＢＬ０，／Ｍ
ＢＬ０およびＭＢＬ１，／ＭＢＬ１それぞれに共通にこ
れらの間の領域に副ブロック選択信号伝達線８９が設け
られる。この副ブロック選択信号伝達バス８９は信号線
８７ａに接続されてブロック選択信号φＢ０を伝達する
信号線８９ａと、信号線８７ｂに接続されてブロック選
択信号φＢ１を伝達する信号線８９ｂと、信号線８７ｃ
に接続されてブロック選択信号φＢ２を伝達する信号線
８９ｃと、信号線８７ｄに接続されてブロック選択信号
φＢ３を伝達する信号線８９ｄを含む。
【０２８６】信号線８９ａ上のブロック選択信号φＢ０
は配線９０ａを介してサブビット線ＳＢＬ００，／ＳＢ
Ｌ００およびサブビット線対ＳＢＬ１０，／ＳＢＬ１０
それぞれに設けられたブロック選択ゲートＢＧ００およ
びＢＧ１０のゲート（制御電極）へ伝達される。信号線
８９ｂ上のブロック選択信号φＢ１は配線９０ｂを介し
てサブビット線対ＳＢＬ０１，／ＳＢＬ１０およびＳＢ
Ｌ１１，／ＳＢＬ１１それぞれに設けられたブロック選
択ゲートＢＧ０１およびＢＧ１１のゲート（制御電極）
へ与えられる。信号線８９ｃ上のブロック選択信号φＢ
２は配線９０ｃを介してサブビット線対ＳＢＬ０２，／
ＳＢＬ０２およびＳＢＬ１２，／ＳＢＬ１２それぞれに
設けられたブロック選択ゲートＢＧ０２およびＢＧ１２
のゲート（制御電極）へ与えられる。信号線８９ｄ上の
ブロック選択信号φＢ３は配線９０ｄを介してサブビッ
ト線対ＳＢＬ０３，／ＳＢ０３およびＳＢＬ１３，／Ｓ
ＢＬ１３にそれぞれ設けられたブロック選択ゲートＢＧ
０３およびＢＧ１３のゲート（制御電極）へ与えられ
る。
【０２８７】動作時においては、ブロック選択信号φＢ
０〜φＢ３のうちの１つが、選択されたワード線のアレ
イブロック内の位置に応じて活性状態とされる。
【０２８８】副ブロック選択信号伝達線において一本の
信号線が駆動するトランジスタ（ブロック選択ゲート）
の数は最大４個（階層ビット線の構成によりこの数は変
更される）であり、この信号線に付随するゲート容量は
小さい。したがって、副ブロック選択信号伝達線８９の
信号線８９ａ〜８９ｄの線幅は比較的小さくすることが
でき（駆動力はそれほど要求されないため）、したがっ
て主ブロック選択信号伝達バス８７の各信号線８７ａ〜
８７ｄの線幅を比較的大きくしかつ低抵抗材料を用いた
配線により形成することにより、各列に対しブロック選
択信号を高速で伝達することができる。また、ブロック
選択回路の出力ノードからのブロック選択信号線がすべ
ての列のブロック選択ゲートを直接駆動する場合、この
信号線に付随するゲート容量が大きくなり、信号電位の
変化速度が遅くなる。しかしながら図５７に示すよう
に、主および副のブロック選択信号伝達線の階層構造と
することにより、より高速にブロック選択信号を伝達す
ることができワード線の電位変化よりもより高速でブロ
ック選択信号を伝達することができ、サブビット線対と
メインビット線対との接続／分離を正確なタイミングで
行なうことができる。すなわちワード線電位立上がりタ
イミングよりも先に確実にサブビット線とメインビット
線との接続を行なうことができ、またワード線電位の立
下がり後高速でサブビット線とメインビット線の分離を
行なうことができ、応じてブロック選択信号の変化タイ
ミングに対するマージンを考慮する必要がなく、高速ア
クセスを実現することができる。 ［変更例］図５８はブロック選択信号伝達線の配置の変
更例を示す図である。図５８においてアレイブロック８
０は、ワード線延在方向に沿って複数個（図５８におい
て（ｎ＋１）個）のメモリセルグループＧ＃０〜Ｇ＃ｎ
に分割される。ワード線ＷＬはこれら複数のメモリセル
グループＧ＃０〜Ｇ＃ｎに共通に配設される。メモリセ
ルグループの間にはワード線シャント領域９３が設けら
れる。このワード線シャント領域９３においてワード線
ＷＬは低抵抗のワード線駆動信号伝達線とコンタクト領
域９２を介して接続される。メモリセルに含まれるアク
セストランジスタのゲートを構成する部分をたとえばポ
リシリコンで構成し、ワード線駆動信号を伝達する配線
を低抵抗の配線で形成し、ワード線シャント領域９３に
おいてメモリセルアクセストランジスタのゲートを構成
するワード線部分と低抵抗導体とを接続することにより
結果としてポリシリコンワード線の部分の抵抗を実効的
に低減し、高速でワード線駆動信号を各メモリセルのア
クセストランジスタのゲートへ伝達する。ワード線シャ
ント領域９３においてはしたがってメモリセルは存在し
ない。言換えれば、この領域においてはメインビット線
およびサブビット線は設けられていない。このワード線
シャント領域９３に副ブロック選択信号伝達バス８９が
配設される。副ブロック選択信号伝達バス８９はワード
線ＷＬとアレイブロック８０の一方端部において配設さ
れる主ブロック選択信号伝達バス８７に接続される。
【０２８９】ワード線シャント領域９３に副ブロック選
択信号伝達バス８９を配設することにより、メインビッ
ト線間にこれらの副ブロック選択信号伝達バス８９を配
設する必要がなく、メインビット線のピッチに対する影
響を及ぼすことなく副ブロック選択信号伝達バスを配設
することができる。また、副ブロック選択信号伝達バス
８９をワード線シャント領域９３に配設することによ
り、この副ブロック選択信号伝達線のための余分な面積
を必要とせず、アレイ占有面積を増加させることはな
い。
【０２９０】なお、図５８においてメモリセルグループ
Ｇ＃０〜Ｇ＃ｎそれぞれに対して、ワード線シャント領
域９３において副ブロック選択信号伝達バス８９が設け
られている。この構成の場合、各副ブロック選択信号伝
達バス８９が対応のメモリセルグループＧ＃（Ｇ＃０〜
Ｇ＃ｎ）における所定数の列に対しブロック選択信号を
伝達する。この図５８に示す構成において、副ブロック
選択信号伝達バス８９は２つの隣接するメモリセルグル
ープに共通に利用されるように構成されてもよい（図５
７に示す配置において副ブロック選択信号伝達バス８９
がワード線シャント領域に配置されており、このメイン
ビット線ＭＢＬ０および／ＭＢＬ０が１つのメモリセル
グループを構成し、他方のメインビット線対ＭＢＬ１お
よび／ＭＢＬ１が他方のメモリセルグループを構成する
という構成に相当する）。 ［変更例２］図５９は、ブロック選択信号伝達線の第２
の変更例を示す図である。図５９においてはメモリアレ
イ部のみを示す。図５９においてメモリセルアレイは複
数（図５９において（ｍ＋１）個）のアレイブロック＃
０〜＃ｍに分割される。アレイブロック＃０〜＃ｍの各
々は複数のセルブロックＢ＃０〜Ｂ＃ｎに分割される。
【０２９１】アレイブロック＃０〜＃ｍそれぞれにおい
て、メインビット線対および（センス＋ＩＯ）ブロック
が配置される。図５９においては、３列の構成を示す。
アレイブロック＃０はメインビット線ＭＢＬ０１，／Ｍ
ＢＬ０１、ＭＢＬ１１，／ＭＢＬ１１およびＭＢＬ２
１，／ＭＢＬ２１を含む。これらのメインビット線対Ｍ
ＢＬ０１，／ＭＢＬ０１〜ＭＢＬ２１，／ＭＢＬ２１に
対しセンス動作および列選択動作（対応のメインビット
線と内部データバスとの接続）を行なうための（センス
＋ＩＯ）ブロックＳＩ００、ＳＩ１０、およびＳＩ２０
が配置される。アレイブロック＃２は、メインビット線
対ＭＢＬ０２，／ＭＢＬ０２、ＭＢＬ１２，／ＭＢＬ１
２、ＭＢＬ２２，／ＭＢＬ２２を含む。これらのメイン
ビット線ＭＢＬ０２，／ＭＢＬ０２〜ＭＢＬ２２，／Ｍ
ＢＬ２２に対し（センス＋ＩＯ）ブロックＳＩ０１、Ｓ
Ｉ１１、およびＳＩ２１が設けられる。アレイブロック
＃ｍは、メインビット線対ＭＢＬ０ｍ，／ＭＢＬ０ｍ、
ＭＢＬ１ｍ，／ＭＢＬ１ｍ、およびＭＢＬ２ｎ，／ＭＢ
Ｌ２ｎを含む。これらのメインビット線対ＭＢＬ０ｎ〜
ＭＢＬ２ｍ，／ＭＢＬ２ｍに対し（センス＋ＩＯ）ブロ
ックＳＩＯｎ、ＳＩ１ｎ、およびＳＩ２ｎが設けられ
る。
【０２９２】図５９に示すメインビット線対において
は、アレイブロックそれぞれにおいて、メモリセルブロ
ックＢ＃０〜Ｂ＃ｎに対応してサブビット線が配置され
る。これらのサブビット線の配置は図５９には図面の煩
雑化を避けるために示していない。階層ビット線の構成
は先の実施例のいずれが利用されてもよく、また一般的
な階層ビット線の配置が利用されてもよい。
【０２９３】メモリセルアレイの一方端において主ブロ
ック選択信号伝達バス８７が行方向に配設される。第０
列のメインビット線ＭＢＬ０ｉ（ｉ＝０〜ｎ），／ＭＢ
Ｌ０ｉと第１列のメインビット線ＭＢＬ１ｉ，／ＭＢＬ
１ｉの間の領域にメモリセルブロックＢ＃０〜Ｂ＃ｎの
うちの半分（たとえば前半分）のブロックに対するブロ
ック選択信号を伝達する副ブロック選択信号伝達バス８
９Ａがアレイブロック＃０〜＃ｍに共通に配設される。
第１列のメインビット線対ＭＢＬ１ｉ，／ＭＢＬ１ｉと
第２列のメインビット線対ＭＢＬ２ｉ，／ＭＢＬ２ｉの
間の領域に残りの半分のメモリセルブロックに対するブ
ロック選択信号を伝達する副ブロック選択信号伝達バス
８９Ｂが配設される。第２列のメインビット線対ＭＢＬ
２ｉ，／ＭＢＬ２ｉと図示しない次の列のメインビット
線の間に再び一方の半分のメモリセルブロックに対する
ブロック選択信号を伝達するブロック選択信号伝達バス
８９Ｃが配設される。ブロック選択信号８９Ａ〜８９Ｃ
はそれぞれ主ブロック選択信号伝達バス８７の対応のブ
ロック選択信号伝達線に接続される。各列に対応して図
示しないＹデコーダからの列選択信号を伝達する列選択
線ＣＳＬ０、ＣＳＬ１およびＣＳＬ２が副ブロック選択
信号伝達バス８９Ａ〜８９Ｃとそれぞれ平行に配設され
る。列選択信号伝達線ＣＳＬ０〜ＣＳＬ２はそれぞれ対
応の列における（センス＋ＩＯ）ブロックＳＩに対する
列選択信号を共通に伝達する。
【０２９４】図５９に示すように、副ブロック選択信号
伝達バス８９Ａ〜８９Ｃそれぞれは、メモリセルブロッ
クの半分のブロックに対するブロック選択信号を伝達す
る構成とすることによりブロック選択信号伝達線の占有
面積を低減することができ、メインビット線のピッチに
よる制約を低減することができ、応じてこの副ブロック
選択信号伝達線に平行に列選択信号伝達線ＣＳＬ０〜Ｃ
ＳＬ２を配設することができる。
【０２９５】なお、図５９に示す構成において、主ブロ
ック信号伝達バス８７はアレイブロック＃０〜＃ｍそれ
ぞれに共通にブロック伝達信号を伝達するように示され
ている。シェアードセンスアンプ配置の構成の場合、非
選択アレイブロックはスタンバイ状態を維持する。した
がって、このような「アレイ分割駆動方式」の場合、主
ブロック選択信号伝達線は各アレイブロックそれぞれに
対応して設けられる構成が利用されてもよい。この場合
においても列選択信号伝達線ＣＳＬ０〜ＳＣＬ２はメモ
リアレイブロック＃０〜＃ｍに対し共通に配設される。
また、アレイ分割駆動方式の場合においてもアレイ占有
面積を低減するために主ブロック選択信号伝達バス８７
をすべてのアレイブロックに共通に設ける構成が利用さ
れてもよい。
【０２９６】図６０は図５９に示すアレイ部の１つのア
レイブロックに含まれる２列に関連する部分の構成を示
す図である。図６０においてアレイブロックは４つのメ
モリセルブロックに分割される構成が一例として示され
る。
【０２９７】図６０において図５９に示すアレイブロッ
ク＃１の部分の構成を示す。各アレイブロックにおいて
図６０に示す構成と同様の構成が配置される。また図６
０において、２対のメインビット線に関連する部分の構
成について説明する。メインビット線対ＭＢＬ１１，／
ＭＢＬ１１に対しセルブロックに対応して４つのサブビ
ット線対ＳＢＬＰ１０、ＳＢＬＰ１１、ＳＢＬＰ１２、
およびＳＢＬＰ１３が設けられる。サブビット線対ＳＢ
ＬＰ１０およびＳＢＬＰ１１に対してはブロック選択信
号φＢ０およびφＢ１に応答して導通するブロック選択
ゲートＢＳＧ１０およびＢＳＧ１１がそれぞれ設けられ
る。サブビット線対ＳＢＬＰ１２およびＳＢＬＰ１３そ
れぞれに対してはブロック選択信号φＢ２およびφＢ３
に応答して導通するブロック選択ゲートＢＳＧ１２およ
びＢＳＧ１３が設けられる。メインビット線対ＭＢＬ１
１および／ＭＢＬ１１に対してセンスアンプＳＡ１１が
設けられる。センスアンプＳＡ１１のセンスノードは、
列選択信号ＣＳＬ０に応答して導通するＩＯゲートＩＯ
Ｇ１１を介して内部データバスＩＯＰに接続される。こ
こで、選択ゲートは図６０においては機械的スイッチの
ように示すが、先の各実施例において示した場合と同様
トランジスタ素子により構成される。
【０２９８】メインビット線対ＭＢＬ２１，／ＭＢＬ２
１に対してはサブビット線対ＳＢＬＰ２０、ＳＢＬＰ２
１、ＳＢＬＰ２２、およびＳＢＬＰ２３が設けられ、ま
たセンスアンプＳＡ２１が設けられる。サブビット線対
ＳＢＬＰ２０およびＳＢＬＰ２１にはそれぞれ、ブロッ
ク選択信号φＢ０およびφＢ１に応答して導通するブロ
ック選択ゲートＢＳＧ２０およびＢＳＧ２１が設けられ
る。サブビット線対ＳＢＬＰ２２およびＳＢＬＰ２３に
はそれぞれブロック選択信号φＢ２およびφＢ３により
導通するブロック選択ゲートＢＳＧ２２およびＢＳＧ２
３がそれぞれ設けられる。センスアンプＳＡ２１のセン
スノードは、列選択信号ＣＳＬ２に応答して導通するＩ
ＯゲートＩＯＧ２１を介して内部データバスＩＯＰに接
続される。ブロック選択ゲートＢＳＧ１０〜ＢＳＧ２３
はそれぞれ導通時に対応のサブビット線を対応のメイン
ビット線に接続する。
【０２９９】メインビット線ＭＢＬ１１に隣接して副ブ
ロック選択信号伝達バス８９Ａが平行に配設される。副
ブロック選択信号伝達バス８９Ａは、ブロック選択信号
φＢ２およびφＢ３をそれぞれ伝達する信号線８９Ａａ
および８９Ａｂを含む。この信号線８９Ａａおよび８９
Ａｂ上のブロック選択信号φＢ２およびφＢ３はそれぞ
れブロック選択ゲートＢＳＧ１２およびＢＳＧ１３の制
御電極へ伝達される。ブロック選択信号伝達線８９Ａａ
および８９Ａｂと平行に（図６０において両者の間に）
列選択信号伝達線ＣＳＬ０が設けられる。この列選択信
号伝達線ＣＳＬ０は図示しない（センス＋ＩＯ）ブロッ
クのＩＯゲートへ接続される。メインビット線／ＭＢＬ
１１およびＭＢＬ２１の間に副ブロック選択信号伝達バ
ス８９Ｂが配設される。この副ブロック選択信号伝達バ
ス８９Ｂはブロック選択信号φＢ０を伝達する信号線８
９Ｂａとブロック選択信号φＢ１を伝達する信号線８９
Ｂｂを含む。信号線８９Ｂａ上のブロック選択信号φＢ
０はブロック選択ゲートＢＳＧ１０およびＢＳＧ２０へ
与えられる。信号線８９Ｂｂ上のブロック選択信号φＢ
１がブロック選択ゲートＢＳＧ１１およびＢＳＧ２１の
制御電極へ与えられる。
【０３００】メインビット線／ＭＢＬ２１に平行にその
図の下方向に副ブロック選択信号伝達線８９Ｃが配設さ
れる。副ブロック選択信号伝達線８９Ｃはブロック選択
信号φＢ２を伝達する信号線８９Ｃａとブロック選択信
号φＢ３を伝達する信号線８９Ｃｂを含む。信号線８９
Ｃａ上のブロック選択信号φＢ２はブロック選択ゲート
ＢＳＧ２２へ与えられ、信号線８９Ｃｂ上のブロック選
択信号φＢ３はブロック選択ゲートＢＳＧ２３の制御電
極へ与えられる。
【０３０１】副ブロック選択信号伝達バス８９Ｂと平行
に列選択信号伝達線ＣＳＬ１が配設され、副ブロック選
択信号伝達バス８９Ｃと平行に列選択信号伝達線ＣＳＬ
２が配設される。図６０に示すように、各メインビット
線対の間の領域にメモリセルブロックのうち半分のメモ
リセルブロックのためのブロック選択信号を伝達するブ
ロック選択信号伝達線を配設することにより、副ブロッ
ク選択信号伝達線の占有面積を低減することができ、メ
インビット線間にこれらのブロック選択信号伝達線をメ
インビット線のピッチに悪影響を及ぼすことなく配設す
ることができ、また同時にこれらの副ブロック選択信号
伝達線と平行に列選択信号伝達線ＣＳＬを配設すること
ができる。
【０３０２】なお図６０に示す配置において、副ブロッ
ク選択信号伝達線はメモリアレイブロックにおける前半
分のメモリセルブロックと後ろ半分のメモリセルブロッ
クそれぞれのためのブロック選択信号を交互に伝達して
いる。これは奇数番号のメモリセルブロックと偶数番号
のメモリセルブロックを選択する副ブロック信号伝達線
が交互にグループ化して配置される構成が利用されても
よい。
【０３０３】なお、この図６０に示すブロック選択信号
伝達線と列選択信号伝達線の配置形態は、任意の階層ビ
ット線の構成と組合わせることができる。また言うまで
もなくセンスアンプがシェアードセンスアンプ配置の場
合であっても同様に適用することができる。
【０３０４】なお上記実施例においては、階層ビット線
としては、異なる配線層で構成されるサブビット線とメ
インビット線の２層構造としている。しかしながらこの
階層ビット線構造は３層以上の配線層で形成されてもよ
い。また、ビット線の材料としてはポリシリコンならび
にタングステンおよびアルミニウムなどの金属のいずれ
が用いられてもよい。
【０３０５】また、サブビット線にはセンスアンプは設
けられていない。メインビット線に対してのみセンスア
ンプが設けられている。しかしながら、サブビット線対
に対してもセンスアンプおよびイコライズトランジスタ
が設けられている構成であっても上記実施例と同様の効
果を得ることができる。
【０３０６】また、メモリセルの構造としては、１トラ
ンジスタ／１キャパシタ型の構造以外のものであっても
よい。
【０３０７】また本発明は、一般に、互いに相補な信号
を伝達する相補信号伝達線対が階層構造を形成するよう
に配置されている場合に一般に適用可能である。
【０３０８】
【発明の効果】請求項１に係る発明に従えば、対をなし
て配設される第１および第２のメインビット線に対し、
第１のメインビット線に１つのサブビット線を接続しか
つワード線選択時に第１のメインビット線を２分割して
いる。これにより、簡易な回路構成で、センスアンプに
対するビット線容量をバランスさせることができ、安定
にセンス動作を実行することができる。
【０３０９】請求項２に係る発明に従えば、第１のメイ
ンビット線には２つのサブビット線が接続される。した
がって、第１および第２のメインビット線の容量をほぼ
１：２とすることができ、この第１および第２のメイン
ビット線に設けられたセンスアンプ対に対するビット線
容量をほぼ正確にバランスさせることができ、ノイズマ
ージンに優れたセンス動作を実現することができる。
【０３１０】請求項３に係る発明に従えば、隣接するメ
インビット線対間において、サブビット線とメインビッ
ト線との接続態様が異なるように配置されている。これ
により、ビット線対に交差部を設けることができ隣接メ
インビット線間における結合容量によるノイズの影響を
確実に防止することができ、安定にセンス動作を実行す
ることができる。
【０３１１】請求項４に係る発明に従えば、隣接メイン
ビット線対の第１のメインビット線が対応の列の第２の
サブビット線に接続されかつ対応の列の第２のメインビ
ット線が隣接するメインビット線対の第１のサブビット
線にブロック選択ゲートにより接続されている。したが
って、余分の配線層および追加の面積を必要とすること
なく容易に階層ビット線に交差部を設けることができ、
安定にセンス動作を実行することができる。
【０３１２】請求項５に係る発明に従えば、第１のメイ
ンビット線がワード線選択時に２等分されるため、正確
に両端に設けられたセンスアンプに対するビット線容量
を１：２とすることができ、ビット線容量のバランスを
確実に達成することができ、センス動作に対するノイズ
マージンを大幅に改善することができる。
【０３１３】請求項６に係る発明に従えば、イコライズ
動作時には、第２のサブビット線が接続するセンスアン
プを切換えた後にセンスアンプが非活性化されている。
したがって同じ寄生容量を有するビット線を相補な信号
電位レベルに保持した後に電気的に短絡することがで
き、確実に中間電位レベルに階層ビット線をプリチャー
ジ／イコライズすることができる。
【０３１４】請求項７に係る発明に従えば、センスアン
プのセンス動作時には第１および第２のメインビット線
がともに対応のセンスアンプから切り離されている。し
たがって、第１および第２のメインビット線の容量がバ
ランスしていない場合であっても、センスアンプはこの
ビット線容量の影響を受けることなく安定かつ高速にセ
ンス動作を実行することができる。
【０３１５】請求項８に係る発明に従えば、隣接するメ
インビット線対間でメインビット線とサブビット線との
接続が異なるようにゲート手段が設けられる。したがっ
て、追加の配線層および余分の面積を設けることなく容
易に階層ビット線に対し交差部を設けることができ、階
層ビット線間の容量結合によるノイズの影響を確実に抑
制して安定にセンス動作を実行することができる。
【０３１６】請求項９に係る発明に従えば、サブビット
線の対向する端部にゲート手段が設けられている。した
がって、ゲート手段のサブビット線と交差する方向にお
けるピッチを緩和することができ、レイアウトが容易と
なる。
【０３１７】請求項１０に係る発明に従えば、サブビッ
ト線対の一方のサブビット線が隣接するメインビット線
対の一方のメインビット線に接続されている。これによ
り、サブビット線とメインビット線とからなる階層ビッ
ト線において追加の配線層および余分の面積を設けるこ
となく容易に交差部を形成することができる。
【０３１８】請求項１１に係る発明に従えば、メインビ
ット線延在方向に関して中央部に配置されるサブビット
線の長さが長くされている。したがって、センスアンプ
に対するビット線容量の最大値を小さくすることがで
き、センス動作マージンを大幅に改善することができ
る。
【０３１９】請求項１２に係る発明において主ブロック
選択信号伝達線が行方向に延在し、全ての列に対するブ
ロック選択信号を共通に伝達し、副ブロック選択信号伝
達線が所定数の列ごとに設けられて所定数の列に配設さ
れたサブビット線に対するブロック選択手段へブロック
選択信号を伝達している。これにより、Ｘデコーダに含
まれる単位デコーダの間にブロック選択信号発生回路を
配置する必要がなく、Ｘデコーダ外部にブロック選択信
号発生回路を集中配置することができ、Ｘデコーダ部の
占有面積およびブロック選択信号発生回路の占有面積を
ともに低減することができる。また、アレイブロックを
複数個を設ける場合においても主ブロック選択信号伝達
線をこれら複数のアレイブロックに共通に配置すること
により、ブロック選択信号発生部の占有面積を低減する
ことができ、小占有面積の半導体記憶装置を実現するこ
とができる。
【０３２０】請求項１３に係る発明において複数のアレ
イブロックに共通に列選択手段としてのＹデコーダを設
け、この列選択信号発生回路の出力を複数のアレイブロ
ック全体にわたって配設される列選択信号伝達線上に伝
達している。したがって列選択信号発生手段を複数のア
レイブロックに共通に設けることができ、応じて列選択
信号発生手段の数を低減することにより列選択信号発生
手段の占有面積を小さくすることができ、小占有面積
の、階層ビット線構造を備える半導体記憶装置を実現す
ることができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例である半導体記憶装
置の要部の構成を示す図である。
【図２】 図１に示す半導体記憶装置の動作を示す信号
波形図である。
【図３】 図１に示す半導体記憶装置の動作を模式的に
示す図である。
【図４】 図１に示す半導体記憶装置におけるメモリセ
ルデータ読出時の動作を説明するための図である。
【図５】 図１に示す半導体記憶装置のセンス動作を説
明するための図である。
【図６】 図１に示す半導体記憶装置のリストア時の動
作を説明するための図である。
【図７】 図１に示す半導体記憶装置のイコライズ前の
動作を示す図である。
【図８】 図１に示す半導体記憶装置のイコライズ動作
を説明するための図である。
【図９】 図１に示す半導体記憶装置の制御信号発生系
の構成を概略的に示す図である。
【図１０】 図１に示す半導体記憶装置の動作の変形例
を説明するための図である。
【図１１】 図１０に示す動作に続く半導体記憶装置の
動作状態を模式的に示す図である。
【図１２】 図１１に示す半導体記憶装置の動作に続く
動作状態を示す図である。
【図１３】 この発明の第１の実施例である半導体記憶
装置の変形例の要部の構成を示す図である。
【図１４】 図１３に示す半導体記憶装置の動作を示す
信号波形図である。
【図１５】 図１３に示す半導体記憶装置の動作を説明
するための図である。
【図１６】 図１５に示す半導体記憶装置のセンス動作
を示す図であり、（Ａ）はワード線選択時の状態を示
し、（Ｂ）はセンス動作時の状態を示す図である。
【図１７】 この発明の第１の実施例である半導体記憶
装置の他の変形例の構成および動作を示す図である。
【図１８】 この発明の第２の実施例である半導体記憶
装置の要部の構成を示す図である。
【図１９】 図１８に示す半導体記憶装置の動作を示す
信号波形図である。
【図２０】 この発明の第２の実施例である半導体記憶
装置の動作を模式的に示す図である。
【図２１】 この発明の第２の実施例である半導体記憶
装置の動作を模式的に示す図である。
【図２２】 この発明の第３の実施例である半導体記憶
装置の要部の構成を示す図である。
【図２３】 この発明の第４の実施例である半導体記憶
装置の要部の構成を示す図である。
【図２４】 図２３に示す半導体記憶装置の動作を説明
するための図である。
【図２５】 この発明の第５の実施例である半導体記憶
装置の要部の構成を示す図である。
【図２６】 図２５に示す半導体記憶装置の動作を説明
するための図である。
【図２７】 この発明の第５の実施例の変形例である半
導体記憶装置の要部の構成を示す図である。
【図２８】 この発明の第６の実施例である半導体記憶
装置の要部の構成を示す図である。
【図２９】 図２８に示す半導体記憶装置の動作を説明
するための図である。
【図３０】 図２８に示す半導体記憶装置の変形例を示
す図である。
【図３１】 図３０に示す半導体記憶装置の動作を説明
するための図である。
【図３２】 この発明の第７の実施例である半導体記憶
装置の要部の構成を示す図である。
【図３３】 図３２に示す半導体記憶装置の動作を説明
するための図である。
【図３４】 図３２に示す半導体記憶装置のブロック選
択ゲートの配置および断面構造を示す図である。
【図３５】 図３２に示すブロック選択ゲートの配置お
よび断面構造の変形例を示す図である。
【図３６】 図３２に示す半導体記憶装置のサブビット
線とメインビット線との接続するための相互接続配線層
を例示する図である。
【図３７】 この発明の第８の実施例である半導体記憶
装置の要部の構成を示す図である。
【図３８】 図３７に示す半導体記憶装置の動作を説明
するための図である。
【図３９】 図３７に示す半導体記憶装置の交差部の平
面配置を示す図である。
【図４０】 この発明の第９の実施例である半導体記憶
装置の要部の構成を示す図である。
【図４１】 図４０に示す半導体記憶装置のブロック選
択ゲート部の構成を具体的に示す図である。
【図４２】 図４０に示す半導体記憶装置の変形例を示
す図である。
【図４３】 この発明の第１０の実施例である半導体記
憶装置の要部の構成を示す図である。
【図４４】 図４３に示す半導体記憶装置の動作を説明
するための図である。
【図４５】 この発明の第１１の実施例である半導体記
憶装置の要部の構成および動作を概略的に示す図であ
る。
【図４６】 この発明の第１２の実施例である半導体記
憶装置の要部の構成を概略的に示す図である。
【図４７】 図４６に示す半導体記憶装置のブロック選
択ゲート部の平面レイアウトを示す図である。
【図４８】 この発明に係る半導体記憶装置の周辺部の
構成を示す図である。
【図４９】 この発明に係る半導体記憶装置のアレイ配
置の他の構成を示す図である。
【図５０】 図４９に示すアレイ配置の要部の構成を示
す図である。
【図５１】 この発明に係る半導体記憶装置の全体の構
成を概略的に示す図である。
【図５２】 図５１に示す半導体記憶装置の主要部の構
成を概略的に示す図である。
【図５３】 図５１に示すアレイ配置の変更例を示す図
である。
【図５４】 図５３に示すアレイ配置の要部の構成を示
す図である。
【図５５】 この発明に係る半導体記憶装置のアレイ配
置のさらに他の構成を示す図である。
【図５６】 この発明に係る半導体記憶装置におけるブ
ロック選択信号を伝達するための構成を示す図である。
【図５７】 図５６に示す構成の要部をより具体的に示
す図である。
【図５８】 この発明に係る半導体記憶装置におけるブ
ロック選択信号伝達線の他の配置を示す図である。
【図５９】 この発明に係るブロック選択信号伝達線の
さらに他の配置を示す図である。
【図６０】 図５９に示すアレイ配置の要部の構成をよ
り詳細に示す図である。
【図６１】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。
【図６２】 図６１に示す半導体記憶装置のアレイ部の
構成を具体的に示す図である。
【図６３】 図６２に示す半導体記憶装置の動作を示す
信号波形図である。
【図６４】 図６２に示す半導体記憶装置のセンスアン
プ部の構成を示す図である。
【図６５】 図６４に示すセンスアンプ部の動作を示す
信号波形図である。
【図６６】 図６２に示す半導体記憶装置のワード線選
択時におけるサブビット線とメインビット線との接続態
様を概略的に示す図である。
【図６７】 図６６に示す接続態様の問題点を説明する
ための図である。
【図６８】 従来の半導体記憶装置の他の構成を示す図
である。
【図６９】 図６８に示す半導体記憶装置の要部の構成
および動作を説明するための図である。
【図７０】 図６９に示すサブビット線およびメインビ
ット線接続配置の問題点を説明するための図である。
【図７１】 図６９に示す半導体記憶装置のスイッチ回
路部の構成を具体的に示す図である。
【図７２】 図６８に示す半導体記憶装置のメインビッ
ト線の構成を示す図である。
【符号の説明】
ＭＢＬ メインビット線、ＭＢＬａ０〜ＭＢＬａ３ メ
インビット線、ＭＢＬｂ０〜ＭＢＬｂ３ メインビット
線、ＭＣ，ＭＣａ，ＭＣｂ メモリセル、ＳＰＧａ，Ｓ
ＰＧｂ，ＳＰＧ 分離トランジスタ、ＷＧａ０〜ＷＧａ
３ ブロック選択ゲート、ＷＧｂ０〜ＷＧｂ３ ブロッ
ク選択ゲート、ＥＱａ，ＥＱｂ イコライズトランジス
タ、ＳＡａ，ＳＡｂ センスアンプ、Ｂ♯０〜Ｂ♯３
メモリセルブロック、ＳＳＷ０〜ＳＳＷ３ セクション
選択ゲート、ＧＱ０ａ〜ＧＱ３ａブロック選択ゲート、
ＧＱ０ｂ〜ＧＱ３ｂ ブロック選択ゲート、ＰＱ０〜Ｐ
Ｑ３ 接続切換ゲート、Ｑａ０〜Ｑａ３ ブロック選択
ゲート、Ｑｂ０〜Ｑｂ３ブロック選択ゲート、Ｑｃ０〜
Ｑｃ３ ブロック選択ゲート、Ｑｄ０〜Ｑｄ３ブロック
選択ゲート、ＭＢＬａ０〜ＭＢＬａ３ 分割メインビッ
ト線、ＭＢＬｂ０〜ＭＢＬｂ３ 分割メインビット線、
ＭＢＬｃ０〜ＭＢＬｃ３ 分割メインビット線、ＭＢＬ
ｄ０〜ＭＢＬｄ３ 分割メインビット線、Ｔ１ａ〜Ｔ８
ａ ブロック選択ゲート、Ｔ１ｂ〜Ｔ８ｂ ブロック選
択ゲート、Ｔ１ｃ〜Ｔ８ｃ ブロック選択ゲート、Ｔ１
ｄ〜Ｔ８ｄ ブロック選択ゲート、ＳＢＬ０ｂ〜ＳＢＬ
３ｂ サブビット線対、ＳＡ０〜ＳＡ３ センスアン
プ、６０ 交差部、６５相互接続層、ＴＱ１〜ＴＱ８
ブロック選択ゲート、１ Ｘデコーダ、２ａ，２ｂ Ｙ
デコーダ、３ａ，３ｂ センスアンプ帯、４ 入出力回
路、Ｍ＃ アレイブロック、１０ｌ，１０ｒ メモリア
レイブロック、１２ｌ，１２ｒ Ｘデコーダ、ＭＢＬ
Ｌ，／ＭＢＬＬ，ＭＢＬＲ，／ＭＢＬＲ メインビット
線、ＳＢＬＬａ，ＳＢＬＬｂ，ＳＢＬＲａ，ＳＢＬＲｂ
サブビット線、２０ Ｘデコーダ、２２ Ｙデコー
ダ、３０ａ〜３０ｎ （センスプラスＩＯ）ブロック、
３２ａ〜３２ｎ アレイブロック、ＣＳＬ 列選択信号
伝達線、３４ａ〜３４ｎ （センスプラスＩＯ）ブロッ
ク、ＣＳＬＬ，ＣＳＬＲ 列選択信号伝達線、８２ Ｘ
デコーダ、８４ ブロック選択回路、８６ 配線領域、
８７ 主ブロック選択信号伝達バス、８９ 副ブロック
選択信号伝達バス、９２ コンタクト領域、９３ワード
線シャント領域、８９Ａ，８９Ｂ，８９Ｃ 副ブロック
選択信号伝達バス。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置され、かつ各列が複数のブ
    ロックに分割され、隣接する２列が対をなすように配置
    される複数のメモリセルと、 各前記列に対応して配設され、かつメモリセル列対と対
    応して対をなすように配置される複数のメインビット線
    とを含み、メインビット線の各対は、第１および第２の
    メインビット線を含み、 メモリセル各列において各ブロックに対応して配置さ
    れ、各々に対応の列ブロックのメモリセルが接続される
    複数のサブビット線を備え、同じブロックの隣接する列
    に配置されるサブビット線は対をなし、かつ各サブビッ
    ト線対は第１および第２のサブビット線を含み、 各前記第１のメインビット線に対応して設けられ、対応
    の第１のメインビット線を２分割するように設けられる
    第１のゲート手段と、 ブロック選択信号に応答して、各サブビット線とメイン
    ビット線とを接続するためのブロック選択ゲート手段を
    備え、前記ブロック選択ゲート手段は、前記ブロック選
    択信号に応答して１つのサブビット線を第１のメインビ
    ット線に接続し、かつ少なくとも１本のサブビット線を
    第２のメインビット線に接続するゲート手段を含み、 各メインビット線対に対応して設けられかつ対応のメイ
    ンビット線対の前記第１のゲート手段に関して対向する
    ように配置される、対応の第１および第２のメインビッ
    ト線上の信号を検知増幅するための複数のセンスアンプ
    と、 前記センスアンプのセンス動作時、前記第１および第２
    のメインビット線をそれぞれ対向配置された対応のセン
    スアンプの一方および他方にのみ各々接続するための第
    ２のゲート手段とを含み、前記第１のゲート手段は、ワ
    ード線選択動作時遮断状態となって各前記第１のメイン
    ビット線を２分割する、半導体記憶装置。
  2. 【請求項２】 前記ブロック選択ゲート手段は、前記ブ
    ロック選択信号に応答して、２つのサブビット線を第２
    のメインビット線に接続するゲート手段を含む、請求項
    １記載の半導体記憶装置。
  3. 【請求項３】 前記ブロック選択ゲート手段は、隣接す
    るメインビット線対間でサブビット線とメインビット線
    との接続態様が異なるように配置されるゲートを含む、
    請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記ブロック選択ゲート手段は、隣接す
    るメインビット線対の第１のメインビット線を対応の列
    の第２のサブビット線と接続し、かつ対応の列の第２の
    メインビット線を前記隣接するメインビット線対の第１
    のサブビット線に接続するゲート手段を含む、請求項１
    記載の半導体記憶装置。
  5. 【請求項５】 前記第１のゲート手段は、前記第１のメ
    インビット線を２等分する位置に配置される、請求項１
    記載の半導体記憶装置。
  6. 【請求項６】 各前記第２のメインビット線に設けら
    れ、前記第１および第２のメインビット線の電位のイコ
    ライズ動作時、対応のメインビット線を２分割しかつ第
    ２のサブビット線の接続するセンスアンプを切替えるた
    めの第３のゲート手段をさらに含む、請求項１記載の半
    導体記憶装置。
  7. 【請求項７】 前記センスアンプのセンス動作時、各前
    記第１および第２のメインビット線をともに対応のセン
    スアンプから切り離すためのゲート手段をさらに含む、
    請求項１記載の半導体記憶装置。
  8. 【請求項８】 行列状に配置され、かつ各列が複数のブ
    ロックに分割される複数のメモリセルと、 各前記列に対応して配置される複数のメインビット線対
    と、 各前記列の各前記ブロックに対応して配置され、各々に
    対応の列ブロックのメモリセルが接続される複数のサブ
    ビット線対と、 隣接するメインビット線対間においてメインビット線と
    サブビット線との接続態様が異なるように各サブビット
    線対に設けられ、ブロック選択信号に応答して導通する
    複数のゲート手段とを備える、半導体記憶装置。
  9. 【請求項９】 各前記ゲート手段は、対応のサブビット
    線対のサブビット線の対向する端部に配置される、請求
    項８記載の半導体記憶装置。
  10. 【請求項１０】 各前記ゲート手段は対応のサブビット
    線対の一方のサブビット線を隣接するメインビット線対
    の一方のメインビット線に接続するゲートを含む、請求
    項８記載の半導体記憶装置。
  11. 【請求項１１】 行列状に配置され、かつ各前記列が複
    数のブロックに分割される複数のメモリセルと、 各前記列に対応して配置される複数のメインビット線
    と、 各前記列の各前記ブロックに対応して配置され、かつ対
    応の列において端部に配設されるものよりもその長さが
    長くされ、かつさらに各々に対応の列のブロックのメモ
    リセルが接続される複数のサブビット線と、 各前記サブビット線に対応して配置され、ブロック選択
    信号に応答して、対応のサブビット線をメインビット線
    に接続する複数のゲートと、 前記複数のメインビット線に対応して設けられ、対応の
    メインビット線上の信号を検知し増幅するためのセンス
    アンプ手段とを備える、半導体記憶装置。
  12. 【請求項１２】 行列状に配列され、かつ各前記列が複
    数のブロックに分割される複数のメモリセルと、 各前記列に対応して配置される複数のメインビット線
    と、 前記複数のメインビット線の各々において前記複数のブ
    ロックに対応して配置され、各々に対応のブロックのメ
    モリセルが接続される複数のサブビット線と、 前記行方向に沿って配設される主ブロック選択信号伝達
    線と、 所定数の列または前記メインビット線と平行に配設さ
    れ、前記主ブロック選択信号伝達線上のブロック選択信
    号を受ける複数の副ブロック選択信号伝達線と、 前記複数のサブビット線各々に対して設けられ、対応の
    副ブロック選択信号伝達線上のブロック選択信号に応答
    して対応のサブビット線を対応のメインビット線へ接続
    するための複数のブロック選択手段とを備える、半導体
    記憶装置。
  13. 【請求項１３】 各々が行列状に配列されかつ各列が複
    数のブロックに分割される複数のメモリセルを有する複
    数のメモリアレイブロックと、 前記複数のメモリアレイブロック各々において各列に対
    応して配置される複数のメインビット線と、 前記複数のメインビット線各々に対して各列のブロック
    に対応して配置されかつ対応のブロックのメモリセルが
    各々に接続される複数のサブビット線と、 前記複数のメモリアレイブロックに共通に設けられ、ア
    ドレス信号に従って少なくとも１列を指定する列選択信
    号を生成する列選択信号発生手段と、 前記列選択信号発生手段の出力ノード各々に対応して設
    けられかつ前記複数のメモリアレイブロックに全体にわ
    たって延在し、前記列選択信号発生手段の対応の出力ノ
    ードからの列選択信号を伝達する複数の列選択信号伝達
    線と、 前記複数のメモリアレイブロック各々において設けら
    れ、前記複数の列選択信号伝達線上の列選択信号に応答
    して、指定された列に対応するメインビット線を選択し
    て内部データ線へ接続するための列選択手段とを備え
    る、半導体記憶装置。
JP13893294A 1993-11-30 1994-06-21 半導体記憶装置 Expired - Fee Related JP3672946B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP13893294A JP3672946B2 (ja) 1993-11-30 1994-06-21 半導体記憶装置
US08/341,145 US5610871A (en) 1993-11-30 1994-11-16 Semiconductor memory device having a hierarchical bit line structure with reduced interference noise
KR1019940032110A KR0148551B1 (ko) 1993-11-30 1994-11-30 감소된 간섭 노이즈를 갖는 계층 비트선 구조의 반도체 기억장치
US08/786,386 US5973983A (en) 1993-11-30 1997-01-16 Semiconductor memory device having a hierarchical bit line structure with reduced interference noise

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP29996793 1993-11-30
JP5-299967 1993-11-30
JP13893294A JP3672946B2 (ja) 1993-11-30 1994-06-21 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH07211059A true JPH07211059A (ja) 1995-08-11
JP3672946B2 JP3672946B2 (ja) 2005-07-20

Family

ID=26471862

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13893294A Expired - Fee Related JP3672946B2 (ja) 1993-11-30 1994-06-21 半導体記憶装置

Country Status (3)

Country Link
US (2) US5610871A (ja)
JP (1) JP3672946B2 (ja)
KR (1) KR0148551B1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08221974A (ja) * 1995-02-09 1996-08-30 Lg Semicon Co Ltd ビット線構造及び半導体メモリ装置
US5886943A (en) * 1996-09-18 1999-03-23 Hitachi, Ltd. Semiconductor memory having a hierarchical data line structure
US6094392A (en) * 1998-09-10 2000-07-25 Nec Corporation Semiconductor memory device
KR100575044B1 (ko) * 1997-09-30 2006-10-25 지멘스 악티엔게젤샤프트 로컬비트라인이균일하지않은계층적비트라인구조를가진반도체메모리
JP2007058957A (ja) * 2005-08-23 2007-03-08 Toshiba Corp 半導体記憶装置
JPWO2007029333A1 (ja) * 2005-09-09 2009-03-26 富士通マイクロエレクトロニクス株式会社 半導体集積回路
DE19641237B4 (de) * 1995-10-06 2010-06-02 Hyundai Electronics Industries Co., Ltd., Ichon Halbleiterspeichervorrichtung

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07334985A (ja) * 1994-06-08 1995-12-22 Mitsubishi Electric Corp 半導体記憶装置
JPH08167290A (ja) * 1994-12-15 1996-06-25 Mitsubishi Electric Corp 半導体記憶装置
JPH09331032A (ja) * 1996-06-11 1997-12-22 Toshiba Corp 半導体記憶装置
JPH10106257A (ja) * 1996-09-06 1998-04-24 Texas Instr Inc <Ti> 集積回路のメモリ装置及びプリチャージ動作を与える方法
US5847986A (en) * 1997-12-17 1998-12-08 Siemens Aktiengesellschaft Memory array with reduced charging current
US5917744A (en) * 1997-12-18 1999-06-29 Siemens Aktiengesellschaft Semiconductor memory having hierarchical bit line architecture with interleaved master bitlines
US6069815A (en) * 1997-12-18 2000-05-30 Siemens Aktiengesellschaft Semiconductor memory having hierarchical bit line and/or word line architecture
US5973961A (en) * 1998-01-15 1999-10-26 Nexflash, Technologies, Inc. Divided bit line system for non-volatile memory devices
US6002275A (en) * 1998-02-02 1999-12-14 International Business Machines Corporation Single ended read write drive for memory
US6118726A (en) * 1998-02-02 2000-09-12 International Business Machines Corporation Shared row decoder
US6038634A (en) * 1998-02-02 2000-03-14 International Business Machines Corporation Intra-unit block addressing system for memory
US6246630B1 (en) 1998-02-02 2001-06-12 International Business Machines Corporation Intra-unit column address increment system for memory
JP3173456B2 (ja) * 1998-03-19 2001-06-04 日本電気株式会社 半導体記憶装置
JPH11306762A (ja) * 1998-04-20 1999-11-05 Mitsubishi Electric Corp 半導体記憶装置
KR100278656B1 (ko) * 1998-05-12 2001-02-01 윤종용 트위스트된비트라인구조를갖는반도체메모리장치
US6333866B1 (en) * 1998-09-28 2001-12-25 Texas Instruments Incorporated Semiconductor device array having dense memory cell array and heirarchical bit line scheme
US6249451B1 (en) * 1999-02-08 2001-06-19 Kabushiki Kaisha Toshiba Data line connections with twisting scheme technical field
JP3779480B2 (ja) * 1999-02-10 2006-05-31 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP2001084785A (ja) * 1999-09-17 2001-03-30 Nec Corp センスアンプ回路及び半導体記憶装置
KR100302489B1 (ko) * 1999-10-11 2001-11-02 윤종용 반도체 메모리 장치 및 이 장치의 배치방법
JP3381698B2 (ja) * 2000-02-04 2003-03-04 日本電気株式会社 半導体記憶装置
JP2001307487A (ja) * 2000-02-14 2001-11-02 Mitsubishi Electric Corp 半導体装置
JP2001229670A (ja) * 2000-02-15 2001-08-24 Mitsubishi Electric Corp 半導体記憶装置
JP4077140B2 (ja) * 2000-06-30 2008-04-16 富士通株式会社 半導体記憶装置
DE10149099B4 (de) * 2001-10-05 2004-02-12 Infineon Technologies Ag Digitale Speicherschaltung mit mehreren Speicherbereichen
KR100403348B1 (ko) * 2001-10-08 2003-11-01 주식회사 하이닉스반도체 계층적 구조를 갖는 비트라인 선택 회로
KR100414203B1 (ko) * 2001-11-19 2004-01-13 삼성전자주식회사 상이한 열들의 인접한 비트 라인들 간의 커플링 노이즈를방지할 수 있는 반도체 메모리 장치
US6768692B2 (en) * 2002-07-29 2004-07-27 International Business Machines Corporation Multiple subarray DRAM having a single shared sense amplifier
KR100510510B1 (ko) * 2002-12-28 2005-08-26 삼성전자주식회사 센싱속도 저하를 방지할 수 있는 비트라인 커플링 스킴을갖는 반도체 메모리장치
US7133321B2 (en) * 2003-10-09 2006-11-07 Micron Technology, Inc. Sense amplifier circuit
KR100527539B1 (ko) * 2003-12-26 2005-11-09 주식회사 하이닉스반도체 고속 센싱을 위한 불휘발성 강유전체 메모리 장치
KR100621769B1 (ko) * 2004-11-18 2006-09-19 삼성전자주식회사 반도체 메모리 장치에서의 비트라인 배치구조
JP4836487B2 (ja) * 2005-04-28 2011-12-14 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7227768B2 (en) * 2005-07-01 2007-06-05 Spansion Llc Power interconnect structure for balanced bitline capacitance in a memory array
US7286425B2 (en) * 2005-10-31 2007-10-23 International Business Machines Corporation System and method for capacitive mis-match bit-line sensing
US7310257B2 (en) * 2005-11-10 2007-12-18 Micron Technology, Inc. Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells
JP2007133987A (ja) * 2005-11-11 2007-05-31 Toshiba Corp 半導体記憶装置および半導体記憶装置の駆動方法
KR100678643B1 (ko) * 2005-12-15 2007-02-05 삼성전자주식회사 멀티레벨 동적 메모리 장치
KR100714475B1 (ko) * 2006-01-11 2007-05-04 삼성전자주식회사 상변화 메모리 장치
JP4909619B2 (ja) * 2006-04-13 2012-04-04 パナソニック株式会社 半導体記憶装置
JP2008027544A (ja) * 2006-07-24 2008-02-07 Matsushita Electric Ind Co Ltd 半導体記憶装置及びそのテスト方法
US20080031029A1 (en) * 2006-08-05 2008-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device with split bit-line structure
KR100752669B1 (ko) * 2006-08-22 2007-08-29 삼성전자주식회사 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트라인 센스 앰프
US7376027B1 (en) * 2006-11-07 2008-05-20 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM concurrent writing and sensing scheme
US7460423B2 (en) * 2007-01-05 2008-12-02 International Business Machines Corporation Hierarchical 2T-DRAM with self-timed sensing
US7471546B2 (en) * 2007-01-05 2008-12-30 International Business Machines Corporation Hierarchical six-transistor SRAM
US7499312B2 (en) * 2007-01-05 2009-03-03 International Business Machines Corporation Fast, stable, SRAM cell using seven devices and hierarchical bit/sense line
US7460387B2 (en) * 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
DE102007012902B3 (de) * 2007-03-19 2008-07-10 Qimonda Ag Kopplungsoptimierte Anschlusskonfiguration von Signalleitungen und Verstärkern
KR100886353B1 (ko) * 2007-04-02 2009-03-03 삼성전자주식회사 이중 패터닝 기술을 사용한 반도체 메모리 장치 및 그레이아웃 방법
JP2009266339A (ja) * 2008-04-28 2009-11-12 Panasonic Corp 半導体記憶装置とその半導体記憶装置を用いた電子機器
US8050127B2 (en) * 2009-02-06 2011-11-01 Hynix Semiconductor Inc. Semiconductor memory device
US8391094B2 (en) * 2009-02-10 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and operating methods thereof
US8279686B2 (en) * 2009-02-10 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and methods for providing bit line equalization voltages
WO2011028343A2 (en) * 2009-09-01 2011-03-10 Rambus Inc. Semiconductor memory device with hierarchical bitlines
JP2011118998A (ja) * 2009-12-04 2011-06-16 Elpida Memory Inc 半導体装置
US9711237B2 (en) * 2010-08-20 2017-07-18 Attopsemi Technology Co., Ltd. Method and structure for reliable electrical fuse programming
US10229746B2 (en) 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
US10249379B2 (en) 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US9818478B2 (en) 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
JP2012123878A (ja) * 2010-12-09 2012-06-28 Elpida Memory Inc 半導体装置及びその制御方法
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US10192615B2 (en) 2011-02-14 2019-01-29 Attopsemi Technology Co., Ltd One-time programmable devices having a semiconductor fin structure with a divided active region
US8451675B2 (en) 2011-03-31 2013-05-28 Mosys, Inc. Methods for accessing DRAM cells using separate bit line control
US8681574B2 (en) * 2011-03-31 2014-03-25 Mosys, Inc. Separate pass gate controlled sense amplifier
JP2013171602A (ja) 2012-02-20 2013-09-02 Elpida Memory Inc 半導体装置
US8699255B2 (en) * 2012-04-01 2014-04-15 Nanya Technology Corp. Memory array with hierarchical bit line structure
US9997242B2 (en) * 2016-10-14 2018-06-12 Arm Ltd. Method, system and device for non-volatile memory device state detection
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10726914B2 (en) 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US10535413B2 (en) 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
TWI648736B (zh) * 2017-12-27 2019-01-21 華邦電子股份有限公司 動態隨機存取記憶體

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4658377A (en) * 1984-07-26 1987-04-14 Texas Instruments Incorporated Dynamic memory array with segmented bit lines
US4819207A (en) * 1986-09-30 1989-04-04 Kabushiki Kaisha Toshiba High-speed refreshing rechnique for highly-integrated random-access memory
US4807195A (en) * 1987-05-18 1989-02-21 International Business Machines Corporation Apparatus and method for providing a dual sense amplifier with divided bit line isolation
JP2618938B2 (ja) * 1987-11-25 1997-06-11 株式会社東芝 半導体記憶装置
US4943944A (en) * 1987-11-25 1990-07-24 Kabushiki Kaisha Toshiba Semiconductor memory using dynamic ram cells
US5245570A (en) * 1990-12-21 1993-09-14 Intel Corporation Floating gate non-volatile memory blocks and select transistors
KR950005095Y1 (ko) * 1992-03-18 1995-06-22 문정환 양방향성 그로벌 비트 라인을 갖는 dram
JP3279681B2 (ja) * 1992-09-03 2002-04-30 株式会社日立製作所 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08221974A (ja) * 1995-02-09 1996-08-30 Lg Semicon Co Ltd ビット線構造及び半導体メモリ装置
DE19641237B4 (de) * 1995-10-06 2010-06-02 Hyundai Electronics Industries Co., Ltd., Ichon Halbleiterspeichervorrichtung
US5886943A (en) * 1996-09-18 1999-03-23 Hitachi, Ltd. Semiconductor memory having a hierarchical data line structure
KR100575044B1 (ko) * 1997-09-30 2006-10-25 지멘스 악티엔게젤샤프트 로컬비트라인이균일하지않은계층적비트라인구조를가진반도체메모리
US6094392A (en) * 1998-09-10 2000-07-25 Nec Corporation Semiconductor memory device
JP2007058957A (ja) * 2005-08-23 2007-03-08 Toshiba Corp 半導体記憶装置
JPWO2007029333A1 (ja) * 2005-09-09 2009-03-26 富士通マイクロエレクトロニクス株式会社 半導体集積回路
JP4627318B2 (ja) * 2005-09-09 2011-02-09 富士通セミコンダクター株式会社 半導体集積回路

Also Published As

Publication number Publication date
US5973983A (en) 1999-10-26
US5610871A (en) 1997-03-11
KR950015391A (ko) 1995-06-16
JP3672946B2 (ja) 2005-07-20
KR0148551B1 (ko) 1998-12-01

Similar Documents

Publication Publication Date Title
JP3672946B2 (ja) 半導体記憶装置
US5682343A (en) Hierarchical bit line arrangement in a semiconductor memory
US5367488A (en) DRAM having bidirectional global bit lines
US8493807B2 (en) Semiconductor device having hierarchically structured bit lines and system including the same
US5051954A (en) Semiconductor memory device
US5650975A (en) Semiconductor memory device having improved hierarchical I/O line pair structure
US5111434A (en) Semiconductor memory device
US8248834B2 (en) Semiconductor device having hierarchically structured bit lines and system including the same
JP3281215B2 (ja) ダイナミック型半導体記憶装置
US20080037309A1 (en) Semiconductor memory device
EP0264929B1 (en) Semiconductor memory device with improved bit line arrangement
US5959918A (en) Semiconductor memory device having improved manner of data line connection in hierarchical data line structure
US5555203A (en) Dynamic semiconductor memory device
US6125070A (en) Semiconductor memory device having multiple global I/O line pairs
KR100242998B1 (ko) 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조
KR950006962B1 (ko) 반도체 기억 장치
KR19990030221A (ko) 임계값 보상 기능을 갖는 다이내믹형 반도체 메모리 장치
WO2012086138A1 (ja) 半導体記憶装置
US7433259B2 (en) Semiconductor memory device having layered bit line structure
JP2003100080A (ja) 半導体記憶装置
KR100351048B1 (ko) 데이터 입출력 라인의 부하를 최소화하는 칼럼 선택 회로, 이를 구비하는 반도체 메모리 장치
JP3497904B2 (ja) 半導体装置
US6144601A (en) Semiconductor memory having an improved reading circuit
US7838342B2 (en) Memory device and method
KR100429882B1 (ko) 메쉬 형태 구조의 프리차아지 전압 라인을 가지는 반도체메모리 장치

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041005

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050329

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050421

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080428

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090428

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090428

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100428

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100428

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110428

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110428

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110428

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120428

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120428

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130428

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees