JPH08167290A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH08167290A JPH08167290A JP6312064A JP31206494A JPH08167290A JP H08167290 A JPH08167290 A JP H08167290A JP 6312064 A JP6312064 A JP 6312064A JP 31206494 A JP31206494 A JP 31206494A JP H08167290 A JPH08167290 A JP H08167290A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- sub
- precharge
- precharge potential
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 76
- 239000000758 substrate Substances 0.000 claims description 26
- 238000009792 diffusion process Methods 0.000 claims description 22
- 230000004044 response Effects 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 claims description 9
- 101000610550 Homo sapiens Opiorphin prepropeptide Proteins 0.000 abstract description 26
- 101001002066 Homo sapiens Pleiotropic regulator 1 Proteins 0.000 abstract description 26
- 101000830696 Homo sapiens Protein tyrosine phosphatase type IVA 1 Proteins 0.000 abstract description 26
- 102100024599 Protein tyrosine phosphatase type IVA 1 Human genes 0.000 abstract description 26
- 101001071233 Homo sapiens PHD finger protein 1 Proteins 0.000 abstract description 10
- 101000612397 Homo sapiens Prenylcysteine oxidase 1 Proteins 0.000 abstract description 10
- 102100036879 PHD finger protein 1 Human genes 0.000 abstract description 10
- 239000011159 matrix material Substances 0.000 abstract description 2
- 101150035614 mbl-1 gene Proteins 0.000 description 48
- 102100026553 Mannose-binding protein C Human genes 0.000 description 18
- 238000010586 diagram Methods 0.000 description 16
- 101001056128 Homo sapiens Mannose-binding protein C Proteins 0.000 description 11
- 101000830691 Homo sapiens Protein tyrosine phosphatase type IVA 2 Proteins 0.000 description 8
- 102100024602 Protein tyrosine phosphatase type IVA 2 Human genes 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 101710110798 Mannose-binding protein C Proteins 0.000 description 7
- 101000575029 Bacillus subtilis (strain 168) 50S ribosomal protein L11 Proteins 0.000 description 5
- 102100035793 CD83 antigen Human genes 0.000 description 5
- 101000946856 Homo sapiens CD83 antigen Proteins 0.000 description 5
- 108010020053 Staphylococcus warneri lipase 2 Proteins 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- 101150015547 SDL1 gene Proteins 0.000 description 3
- 101000967087 Homo sapiens Metal-response element-binding transcription factor 2 Proteins 0.000 description 2
- 102100040632 Metal-response element-binding transcription factor 2 Human genes 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Abstract
(57)【要約】
【目的】 階層ビット線構造を有するＤＲＡＭにおい
て、チップ面積を増大させることなく、副ビット線のプ
リチャージ時間を短縮する。 【構成】 副ビット線対ＳＢＬ１１，／ＳＢＬ１１〜Ｓ
ＢＬ４２，／ＳＢＬ４２の間にプリチャージトランジス
タＱｐ１１，／Ｑｐ１１〜Ｑｐ４２，／Ｑｐ４２を接続
し、プリチャージ電位供給線ＰＲＬ１，ＰＲＬ２から直
接プリチャージ電位Ｖｐｃを副ビット線対ＳＢＬ１１，
／ＳＢＬ１１〜ＳＢＬ４２，／ＳＢＬ４２に供給するよ
うに構成した。
て、チップ面積を増大させることなく、副ビット線のプ
リチャージ時間を短縮する。 【構成】 副ビット線対ＳＢＬ１１，／ＳＢＬ１１〜Ｓ
ＢＬ４２，／ＳＢＬ４２の間にプリチャージトランジス
タＱｐ１１，／Ｑｐ１１〜Ｑｐ４２，／Ｑｐ４２を接続
し、プリチャージ電位供給線ＰＲＬ１，ＰＲＬ２から直
接プリチャージ電位Ｖｐｃを副ビット線対ＳＢＬ１１，
／ＳＢＬ１１〜ＳＢＬ４２，／ＳＢＬ４２に供給するよ
うに構成した。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、さらに詳しくは、階層ビット線構造を有するダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）におけるビ
ット線プリチャージ回路の改良に関する。
し、さらに詳しくは、階層ビット線構造を有するダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）におけるビ
ット線プリチャージ回路の改良に関する。
【０００２】
【従来の技術】従来より、小さいチップ面積で大きい記
憶容量を実現することを目的として、いわゆる階層ビッ
ト線構造を有するＤＲＡＭが提案されている。このＤＲ
ＡＭでは、１つの主ビット線対に対応して複数の副ビッ
ト線対が設けられ、各副ビット線対は２つの選択トラン
ジスタを介して主ビット線対に接続されている。たとえ
ば特開昭６０−２３４２９６号公報には、選択されたブ
ロック内の副ビット線対のみを主ビット線対に接続する
技術が開示されている。
憶容量を実現することを目的として、いわゆる階層ビッ
ト線構造を有するＤＲＡＭが提案されている。このＤＲ
ＡＭでは、１つの主ビット線対に対応して複数の副ビッ
ト線対が設けられ、各副ビット線対は２つの選択トラン
ジスタを介して主ビット線対に接続されている。たとえ
ば特開昭６０−２３４２９６号公報には、選択されたブ
ロック内の副ビット線対のみを主ビット線対に接続する
技術が開示されている。
【０００３】
【発明が解決しようとする課題】このような階層ビット
線構造を有するＤＲＡＭにおいても通常のＤＲＡＭと同
様に、主ビット線対および副ビット線対にデータが読出
されるに先立ってこれらを所定のプリチャージ電位（中
間電位Ｖｃｃ／２）までプリチャージする必要がある。
しかし、単純に１つの主ビット線対に対応して１つのプ
リチャージ回路を設けただけでは、プリチャージ電位は
主ビット線対および選択トランジスタを介して副ビット
線対に供給されるため、副ビット線対の電位が所定のプ
リチャージ電位になるまで相当の時間を要することとな
る。また、非選択ブロック内の副ビット線対は主ビット
線対と切離され、それにより電気的にフローティング状
態にされるため、たとえその副ビット線対を所定のプリ
チャージ電位までプリチャージしたとしても、その電位
は非選択期間に低下する。したがって、副ビット線対を
主ビット線対に接続するたびに主ビット線対および副ビ
ット線対をプリチャージしなければならない。なお、上
述した特開昭６０−２３４２９６号公報には主ビット線
対および副ビット線対をプリチャージする方法は開示も
示唆もされていない。
線構造を有するＤＲＡＭにおいても通常のＤＲＡＭと同
様に、主ビット線対および副ビット線対にデータが読出
されるに先立ってこれらを所定のプリチャージ電位（中
間電位Ｖｃｃ／２）までプリチャージする必要がある。
しかし、単純に１つの主ビット線対に対応して１つのプ
リチャージ回路を設けただけでは、プリチャージ電位は
主ビット線対および選択トランジスタを介して副ビット
線対に供給されるため、副ビット線対の電位が所定のプ
リチャージ電位になるまで相当の時間を要することとな
る。また、非選択ブロック内の副ビット線対は主ビット
線対と切離され、それにより電気的にフローティング状
態にされるため、たとえその副ビット線対を所定のプリ
チャージ電位までプリチャージしたとしても、その電位
は非選択期間に低下する。したがって、副ビット線対を
主ビット線対に接続するたびに主ビット線対および副ビ
ット線対をプリチャージしなければならない。なお、上
述した特開昭６０−２３４２９６号公報には主ビット線
対および副ビット線対をプリチャージする方法は開示も
示唆もされていない。
【０００４】この発明は上記のような問題点を解消する
ためになされたもので、読出速度の速い階層ビット線構
造の半導体記憶装置を提供することを目的とする。
ためになされたもので、読出速度の速い階層ビット線構
造の半導体記憶装置を提供することを目的とする。
【０００５】この発明の他の目的は、副ビット線対を高
速にプリチャージすることができる階層ビット線構造の
半導体記憶装置を提供することである。
速にプリチャージすることができる階層ビット線構造の
半導体記憶装置を提供することである。
【０００６】この発明のさらに他の目的は、データが副
ビット線対に読出される直前までその副ビット線対の電
位を所定のプリチャージ電位で維持することができる半
導体記憶装置を提供することである。
ビット線対に読出される直前までその副ビット線対の電
位を所定のプリチャージ電位で維持することができる半
導体記憶装置を提供することである。
【０００７】この発明のさらに他の目的は、チップ面積
を増大させることなく、副ビット線対を高速にプリチャ
ージすることができる半導体記憶装置を提供することで
ある。
を増大させることなく、副ビット線対を高速にプリチャ
ージすることができる半導体記憶装置を提供することで
ある。
【０００８】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、主ビット線対、複数の副ビット線対、複数の
選択トランジスタ対、複数のワード線、複数のメモリセ
ル、およびプリチャージ手段を備える。複数の副ビット
線対は主ビット線対に沿って配置される。複数の選択ト
ランジスタ対は複数の副ビット線対に対応して設けられ
る。複数の選択トランジスタ対の各々は、主ビット線対
と対応する副ビット線対との間に接続され、かつ所定の
選択信号に応答して導通状態となる。複数のワード線は
複数の副ビット線対と交差して配置される。複数のメモ
リセルは複数の副ビット線対の一方および他方副ビット
線と複数のワード線との交点に対応して設けられる。複
数のメモリセルの各々は、対応する副ビット線と対応す
るワード線とに接続される。プリチャージ手段は、複数
の副ビット線対を所定のプリチャージ電位にプリチャー
ジする。
憶装置は、主ビット線対、複数の副ビット線対、複数の
選択トランジスタ対、複数のワード線、複数のメモリセ
ル、およびプリチャージ手段を備える。複数の副ビット
線対は主ビット線対に沿って配置される。複数の選択ト
ランジスタ対は複数の副ビット線対に対応して設けられ
る。複数の選択トランジスタ対の各々は、主ビット線対
と対応する副ビット線対との間に接続され、かつ所定の
選択信号に応答して導通状態となる。複数のワード線は
複数の副ビット線対と交差して配置される。複数のメモ
リセルは複数の副ビット線対の一方および他方副ビット
線と複数のワード線との交点に対応して設けられる。複
数のメモリセルの各々は、対応する副ビット線と対応す
るワード線とに接続される。プリチャージ手段は、複数
の副ビット線対を所定のプリチャージ電位にプリチャー
ジする。
【０００９】請求項２に係る半導体記憶装置は、主ビッ
ト線対、複数の副ビット線対、複数の選択トランジスタ
対、複数のワード線、複数のメモリセル、および複数の
第１のプリチャージ手段を備える。複数の副ビット線対
は 主ビット線対に対応して設けられる。複数の副ビッ
ト線対の一方および他方副ビット線は、主ビット線対に
沿って一直線に配置される。複数の選択トランジスタ対
は複数の副ビット線対に対応して設けられる。複数の選
択トランジスタ対の各々は、主ビット線対と対応する副
ビット線対との間に接続され、かつ所定の選択信号に応
答して導通状態となる。複数のワード線は、複数の副ビ
ット線対の一方および他方副ビット線と交差して配置さ
れる。複数のメモリセルは、複数の副ビット線対の一方
および他方副ビット線と複数のワード線との交点に対応
して設けられる。複数のメモリセルの各々は、対応する
副ビット線と対応するワード線とに接続される。複数の
第１のプリチャージ手段は複数の副ビット線対に対応し
て設けられる。複数の第１のプリチャージ手段の各々
は、対応する副ビット線対を所定のプリチャージ電位に
プリチャージする。
ト線対、複数の副ビット線対、複数の選択トランジスタ
対、複数のワード線、複数のメモリセル、および複数の
第１のプリチャージ手段を備える。複数の副ビット線対
は 主ビット線対に対応して設けられる。複数の副ビッ
ト線対の一方および他方副ビット線は、主ビット線対に
沿って一直線に配置される。複数の選択トランジスタ対
は複数の副ビット線対に対応して設けられる。複数の選
択トランジスタ対の各々は、主ビット線対と対応する副
ビット線対との間に接続され、かつ所定の選択信号に応
答して導通状態となる。複数のワード線は、複数の副ビ
ット線対の一方および他方副ビット線と交差して配置さ
れる。複数のメモリセルは、複数の副ビット線対の一方
および他方副ビット線と複数のワード線との交点に対応
して設けられる。複数のメモリセルの各々は、対応する
副ビット線と対応するワード線とに接続される。複数の
第１のプリチャージ手段は複数の副ビット線対に対応し
て設けられる。複数の第１のプリチャージ手段の各々
は、対応する副ビット線対を所定のプリチャージ電位に
プリチャージする。
【００１０】請求項３に係る半導体記憶装置はさらに、
上記請求項２の構成に加えて、制御手段を備える。制御
手段は、複数の選択トランジスタ対のうち１つの選択ト
ランジスタ対が導通状態にありかつその他の選択トラン
ジスタ対が非導通状態にある間、その他の選択トランジ
スタ対に対応する副ビット線対をプリチャージし続ける
ように、その対応する副ビット線対に対応するプリチャ
ージ手段を制御する。
上記請求項２の構成に加えて、制御手段を備える。制御
手段は、複数の選択トランジスタ対のうち１つの選択ト
ランジスタ対が導通状態にありかつその他の選択トラン
ジスタ対が非導通状態にある間、その他の選択トランジ
スタ対に対応する副ビット線対をプリチャージし続ける
ように、その対応する副ビット線対に対応するプリチャ
ージ手段を制御する。
【００１１】請求項４に係る半導体記憶装置はさらに、
上記請求項２または請求項３の構成に加えて、第２のプ
リチャージ手段を備える。第２のプリチャージ手段は、
主ビット線対を所定のプリチャージ電位にプリチャージ
する。
上記請求項２または請求項３の構成に加えて、第２のプ
リチャージ手段を備える。第２のプリチャージ手段は、
主ビット線対を所定のプリチャージ電位にプリチャージ
する。
【００１２】請求項５に係る半導体記憶装置はさらに、
上記請求項２〜請求項４の構成に加えて、イコライズ手
段を備える。イコライズ手段は、主ビット線対の一方お
よび他方主ビット線の電位を互いに等しくする。
上記請求項２〜請求項４の構成に加えて、イコライズ手
段を備える。イコライズ手段は、主ビット線対の一方お
よび他方主ビット線の電位を互いに等しくする。
【００１３】請求項６に係る半導体記憶装置は、半導体
基板、複数のメモリセルブロック、複数の主ビット線
対、およびプリチャージ電位発生手段を備える。複数の
メモリセルブロックは半導体基板上に行方向に配置され
る。複数の主ビット線対は半導体基板上に複数のメモリ
セルブロックを縦断して配置さる。プリチャージ電位発
生手段は、所定のプリチャージ電位を発生する。複数の
メモリセルブロックの各々は、複数の副ビット線対、複
数の第１の選択トランジスタ対、複数のワード線、複数
のメモリセル、第１のプリチャージ電位供給線、第１の
プリチャージ制御線、第２のプリチャージ制御線、複数
の第１のプリチャージトランジスタ、および複数の第２
のプリチャージトランジスタを含む。複数の副ビット線
対は複数の主ビット線対に対応して設けられる。複数の
メモリセルブロックの各々における複数の副ビット線対
の各々の一方および他方副ビット線は、対応する主ビッ
ト線対に沿って一直線に配置される。複数の選択トラン
ジスタ対は、複数の副ビット線対に対応して設けられ、
かつ所定のブロック選択信号に応答して導通状態とな
る。複数の選択トランジスタ対の各々は、対応する主ビ
ット線対と対応する副ビット線対との間に接続される。
複数のワード線は、複数の副ビット線対の一方および他
方副ビット線と交差して配置される。複数のメモリセル
は、複数の副ビット線の一方および他方副ビット線と複
数のワード線との交点に対応して設けられる。複数のメ
モリセルの各々は、対応する副ビット線と対応するワー
ド線とに接続される。第１のプリチャージ電位供給線
は、複数の副ビット線対の一方および他方副ビット線の
間に複数のワード線に沿って配置される。第１のプリチ
ャージ電位供給線には、プリチャージ電位発生手段から
プリチャージ電位が供給される。第１のプリチャージ制
御線は、第１のプリチャージ電位供給線とその一方側に
配置されたワード線との間に複数のワード線に沿って配
置される。第２のプリチャージ制御線は、第１のプリチ
ャージ電位供給線とその他方側に配置されたワード線と
の間に複数のワード線に沿って配置される。複数の第１
のプリチャージトランジスタは、複数の副ビット線対の
一方副ビット線に対応して設けられる。複数の第１のプ
リチャージトランジスタの各々は、対応する一方副ビッ
ト線と第１のプリチャージ電位供給手段との間に接続さ
れ、かつ第１のプリチャージ制御線に接続された制御電
極を有する。複数の第２のプリチャージトランジスタ
は、複数の副ビット線対の他方副ビット線に対応して設
けられる。複数の第２のプリチャージトランジスタの各
々は、対応する他方副ビット線と第１のプリチャージ電
位供給線との間に接続され、かつ第２のプリチャージ制
御線に接続された制御電極を有する。
基板、複数のメモリセルブロック、複数の主ビット線
対、およびプリチャージ電位発生手段を備える。複数の
メモリセルブロックは半導体基板上に行方向に配置され
る。複数の主ビット線対は半導体基板上に複数のメモリ
セルブロックを縦断して配置さる。プリチャージ電位発
生手段は、所定のプリチャージ電位を発生する。複数の
メモリセルブロックの各々は、複数の副ビット線対、複
数の第１の選択トランジスタ対、複数のワード線、複数
のメモリセル、第１のプリチャージ電位供給線、第１の
プリチャージ制御線、第２のプリチャージ制御線、複数
の第１のプリチャージトランジスタ、および複数の第２
のプリチャージトランジスタを含む。複数の副ビット線
対は複数の主ビット線対に対応して設けられる。複数の
メモリセルブロックの各々における複数の副ビット線対
の各々の一方および他方副ビット線は、対応する主ビッ
ト線対に沿って一直線に配置される。複数の選択トラン
ジスタ対は、複数の副ビット線対に対応して設けられ、
かつ所定のブロック選択信号に応答して導通状態とな
る。複数の選択トランジスタ対の各々は、対応する主ビ
ット線対と対応する副ビット線対との間に接続される。
複数のワード線は、複数の副ビット線対の一方および他
方副ビット線と交差して配置される。複数のメモリセル
は、複数の副ビット線の一方および他方副ビット線と複
数のワード線との交点に対応して設けられる。複数のメ
モリセルの各々は、対応する副ビット線と対応するワー
ド線とに接続される。第１のプリチャージ電位供給線
は、複数の副ビット線対の一方および他方副ビット線の
間に複数のワード線に沿って配置される。第１のプリチ
ャージ電位供給線には、プリチャージ電位発生手段から
プリチャージ電位が供給される。第１のプリチャージ制
御線は、第１のプリチャージ電位供給線とその一方側に
配置されたワード線との間に複数のワード線に沿って配
置される。第２のプリチャージ制御線は、第１のプリチ
ャージ電位供給線とその他方側に配置されたワード線と
の間に複数のワード線に沿って配置される。複数の第１
のプリチャージトランジスタは、複数の副ビット線対の
一方副ビット線に対応して設けられる。複数の第１のプ
リチャージトランジスタの各々は、対応する一方副ビッ
ト線と第１のプリチャージ電位供給手段との間に接続さ
れ、かつ第１のプリチャージ制御線に接続された制御電
極を有する。複数の第２のプリチャージトランジスタ
は、複数の副ビット線対の他方副ビット線に対応して設
けられる。複数の第２のプリチャージトランジスタの各
々は、対応する他方副ビット線と第１のプリチャージ電
位供給線との間に接続され、かつ第２のプリチャージ制
御線に接続された制御電極を有する。
【００１４】請求項７に係る半導体記憶装置はさらに、
上記請求項６の構成に加えて、複数の第２のプリチャー
ジ電位供給線を備える。複数の第２のプリチャージ電位
供給線は、半導体基板上に複数のメモリセルブロックに
おける複数の第１のプリチャージ電位供給線と交差して
配置され、かつ複数の第１のプリチャージ電位供給線と
接続される。プリチャージ電位発生手段からのプリチャ
ージ電位は、複数の第２のプリチャージ電位供給線を介
して複数の第１のプリチャージ電位供給線に供給され
る。
上記請求項６の構成に加えて、複数の第２のプリチャー
ジ電位供給線を備える。複数の第２のプリチャージ電位
供給線は、半導体基板上に複数のメモリセルブロックに
おける複数の第１のプリチャージ電位供給線と交差して
配置され、かつ複数の第１のプリチャージ電位供給線と
接続される。プリチャージ電位発生手段からのプリチャ
ージ電位は、複数の第２のプリチャージ電位供給線を介
して複数の第１のプリチャージ電位供給線に供給され
る。
【００１５】請求項８に係る半導体記憶装置において
は、上記請求項６における複数のメモリセルの各々が、
アクセストランジスタ、およびセルキャパシタを含む。
アクセストランジスタは、対応するワード線からなるゲ
ート電極、対応する副ビット線に接続されかつ半導体基
板に形成された一方ソース／ドレイン領域、および半導
体基板に形成された他方ソース／ドレイン領域を有す
る。セルキャパシタは、アクセストランジスタの他方ソ
ース／ドレイン領域に接続されたストレージノード電極
を有する。また、上記請求項６における複数の第１のプ
リチャージトランジスタの各々が、第１のプリチャージ
制御線からなるゲート電極、対応する一方副ビット線に
接続されかつ半導体基板に形成された一方ソース／ドレ
イン領域、および第１のプリチャージ電位供給線に接続
されかつ半導体基板に形成された他方ソース／ドレイン
領域を有する。さらに、上記請求項６における複数の第
２のプリチャージトランジスタの各々が、第２のプリチ
ャージ制御線からなるゲート電極、対応する他方副ビッ
ト線に接続されかつ半導体基板に形成された一方ソース
／ドレイン領域、および第１のプリチャージ電位供給線
に接続されかつ半導体基板に形成された他方ソース／ド
レイン領域を有する。
は、上記請求項６における複数のメモリセルの各々が、
アクセストランジスタ、およびセルキャパシタを含む。
アクセストランジスタは、対応するワード線からなるゲ
ート電極、対応する副ビット線に接続されかつ半導体基
板に形成された一方ソース／ドレイン領域、および半導
体基板に形成された他方ソース／ドレイン領域を有す
る。セルキャパシタは、アクセストランジスタの他方ソ
ース／ドレイン領域に接続されたストレージノード電極
を有する。また、上記請求項６における複数の第１のプ
リチャージトランジスタの各々が、第１のプリチャージ
制御線からなるゲート電極、対応する一方副ビット線に
接続されかつ半導体基板に形成された一方ソース／ドレ
イン領域、および第１のプリチャージ電位供給線に接続
されかつ半導体基板に形成された他方ソース／ドレイン
領域を有する。さらに、上記請求項６における複数の第
２のプリチャージトランジスタの各々が、第２のプリチ
ャージ制御線からなるゲート電極、対応する他方副ビッ
ト線に接続されかつ半導体基板に形成された一方ソース
／ドレイン領域、および第１のプリチャージ電位供給線
に接続されかつ半導体基板に形成された他方ソース／ド
レイン領域を有する。
【００１６】請求項９に係る半導体記憶装置において
は、上記請求項８における第１のプリチャージ電位供給
線が複数の第１および第２のプリチャージトランジスタ
の他方ソース／ドレイン領域が共通にされた１つの拡散
領域からなる。
は、上記請求項８における第１のプリチャージ電位供給
線が複数の第１および第２のプリチャージトランジスタ
の他方ソース／ドレイン領域が共通にされた１つの拡散
領域からなる。
【００１７】請求項１０に係る半導体記憶装置において
は、上記請求項９における複数のメモリセルブロックの
各々がさらに、第３のプリチャージ電位供給線を含む。
第３のプリチャージ電位供給線は、第１のプリチャージ
電位供給線をなす拡散領域上に絶縁膜を介在して形成さ
れ、かつその絶縁膜に所定間隔ごとに形成された複数の
コンタクトホールを介して拡散領域と接続される。
は、上記請求項９における複数のメモリセルブロックの
各々がさらに、第３のプリチャージ電位供給線を含む。
第３のプリチャージ電位供給線は、第１のプリチャージ
電位供給線をなす拡散領域上に絶縁膜を介在して形成さ
れ、かつその絶縁膜に所定間隔ごとに形成された複数の
コンタクトホールを介して拡散領域と接続される。
【００１８】請求項１１に係る半導体記憶装置はさら
に、上記請求項１０の構成に加えて、複数の第４のプリ
チャージ電位供給線を備える。複数の第４のプリチャー
ジ電位供給線は、半導体基板上に複数のメモリセルブロ
ックにおける複数の第３のプリチャージ電位供給線と交
差して配置され、かつ複数の第３のプリチャージ電位供
給線と接続される。プリチャージ電位発生手段からのプ
リチャージ電位は、複数の第４のプリチャージ電位供給
線を介して複数の第３のプリチャージ電位供給線に供給
される。
に、上記請求項１０の構成に加えて、複数の第４のプリ
チャージ電位供給線を備える。複数の第４のプリチャー
ジ電位供給線は、半導体基板上に複数のメモリセルブロ
ックにおける複数の第３のプリチャージ電位供給線と交
差して配置され、かつ複数の第３のプリチャージ電位供
給線と接続される。プリチャージ電位発生手段からのプ
リチャージ電位は、複数の第４のプリチャージ電位供給
線を介して複数の第３のプリチャージ電位供給線に供給
される。
【００１９】
【作用】請求項１に係る半導体記憶装置においては、複
数の副ビット線対が直接プリチャージされるので、副ビ
ット線対の電位は高速かつ確実に所定のプリチャージ電
位となる。
数の副ビット線対が直接プリチャージされるので、副ビ
ット線対の電位は高速かつ確実に所定のプリチャージ電
位となる。
【００２０】請求項２に係る半導体記憶装置において
は、いわゆるオープンビット線構造を有する副ビット線
対の各々に対応して１つの第１のプリチャージ手段が設
けられているので、各副ビット線対は直接プリチャージ
される。したがって、副ビット線対の電位は高速かつ確
実に所定のプリチャージ電位となる。
は、いわゆるオープンビット線構造を有する副ビット線
対の各々に対応して１つの第１のプリチャージ手段が設
けられているので、各副ビット線対は直接プリチャージ
される。したがって、副ビット線対の電位は高速かつ確
実に所定のプリチャージ電位となる。
【００２１】請求項３に係る半導体記憶装置において
は、上記請求項２の作用に加えて、１つの副ビット線対
が主ビット線対に接続されている間、その他の副ビット
線対はプリチャージされ続けるので、その他の副ビット
線対の電位が所定のプリチャージ電位から低下すること
はない。したがって、その他の副ビット線対のうち１つ
が主ビット線対に接続されると直ちに、その副ビット線
対にデータが読出され得る。
は、上記請求項２の作用に加えて、１つの副ビット線対
が主ビット線対に接続されている間、その他の副ビット
線対はプリチャージされ続けるので、その他の副ビット
線対の電位が所定のプリチャージ電位から低下すること
はない。したがって、その他の副ビット線対のうち１つ
が主ビット線対に接続されると直ちに、その副ビット線
対にデータが読出され得る。
【００２２】請求項４に係る半導体記憶装置において
は、上記請求項２または請求項３の作用に加えて、主ビ
ット線対も直接プリチャージされるので、副ビット線対
だけでなく主ビット線対の電位も高速かつ確実に所定の
プリチャージ電位となる。
は、上記請求項２または請求項３の作用に加えて、主ビ
ット線対も直接プリチャージされるので、副ビット線対
だけでなく主ビット線対の電位も高速かつ確実に所定の
プリチャージ電位となる。
【００２３】請求項５に係る半導体記憶装置において
は、上記請求項２〜請求項４の作用に加えて、一方主ビ
ット線の電位と他方主ビット線の電位とが互いに等しく
されるので、主ビット線対の電位は正確に所定のプリチ
ャージ電位となる。
は、上記請求項２〜請求項４の作用に加えて、一方主ビ
ット線の電位と他方主ビット線の電位とが互いに等しく
されるので、主ビット線対の電位は正確に所定のプリチ
ャージ電位となる。
【００２４】請求項６に係る半導体記憶装置において
は、プリチャージ電位発生手段からのプリチャージ電位
は第１のプリチャージ電位供給線に供給され、さらに第
１のプリチャージトランジスタを介して一方副ビット線
に供給されるとともに、第２のプリチャージトランジス
タを介して他方副ビット線に供給される。このように副
ビット線対は直接プリチャージされるので、副ビット線
対の電位は高速かつ確実に所定のプリチャージ電位とな
る。また、第１および第２のプリチャージ制御線が一方
および他方副ビット線の間に配置され、かつワード線と
同一方向に配置されているので、第１および第２のプリ
チャージ制御線の追加によってチップ面積が増大するこ
とはほとんどない。
は、プリチャージ電位発生手段からのプリチャージ電位
は第１のプリチャージ電位供給線に供給され、さらに第
１のプリチャージトランジスタを介して一方副ビット線
に供給されるとともに、第２のプリチャージトランジス
タを介して他方副ビット線に供給される。このように副
ビット線対は直接プリチャージされるので、副ビット線
対の電位は高速かつ確実に所定のプリチャージ電位とな
る。また、第１および第２のプリチャージ制御線が一方
および他方副ビット線の間に配置され、かつワード線と
同一方向に配置されているので、第１および第２のプリ
チャージ制御線の追加によってチップ面積が増大するこ
とはほとんどない。
【００２５】請求項７に係る半導体記憶装置において
は、上記請求項６の作用に加えて、複数の第２のプリチ
ャージ電位供給線から第１のプリチャージ電位供給線の
複数箇所に所定のプリチャージ電位が供給されるので、
いずれの副ビット線対にも所定のプリチャージ電位が確
実に供給される。
は、上記請求項６の作用に加えて、複数の第２のプリチ
ャージ電位供給線から第１のプリチャージ電位供給線の
複数箇所に所定のプリチャージ電位が供給されるので、
いずれの副ビット線対にも所定のプリチャージ電位が確
実に供給される。
【００２６】請求項８に係る半導体記憶装置において
は、上記請求項６の作用に加えて、第１および第２のプ
リチャージトランジスタの構造がメモリセルのアクセス
トランジスタの構造とほぼ同一にされているので、第１
および第２のプリチャージトランジスタの追加によって
チップ面積が増大することはほとんどない。
は、上記請求項６の作用に加えて、第１および第２のプ
リチャージトランジスタの構造がメモリセルのアクセス
トランジスタの構造とほぼ同一にされているので、第１
および第２のプリチャージトランジスタの追加によって
チップ面積が増大することはほとんどない。
【００２７】請求項９に係る半導体記憶装置において
は、上記請求項８の作用に加えて、第１および第２のプ
リチャージトランジスタの他方ソース／ドレイン領域を
共通にする１つの拡散領域が第１のプリチャージ電位供
給線を構成しているので、第１のプリチャージ電位供給
線の追加によってチップ面積が増大することはほとんど
ない。
は、上記請求項８の作用に加えて、第１および第２のプ
リチャージトランジスタの他方ソース／ドレイン領域を
共通にする１つの拡散領域が第１のプリチャージ電位供
給線を構成しているので、第１のプリチャージ電位供給
線の追加によってチップ面積が増大することはほとんど
ない。
【００２８】請求項１０に係る半導体記憶装置において
は、第３のプリチャージ電位供給線が第１のプリチャー
ジ電位供給線をなす拡散領域に所定間隔ごとに接続され
ているので、拡散領域における電圧降下が低減され、こ
れによりいずれの副ビット線対にも所定のプリチャージ
電位が確実に供給される。
は、第３のプリチャージ電位供給線が第１のプリチャー
ジ電位供給線をなす拡散領域に所定間隔ごとに接続され
ているので、拡散領域における電圧降下が低減され、こ
れによりいずれの副ビット線対にも所定のプリチャージ
電位が確実に供給される。
【００２９】請求項１１に係る半導体記憶装置において
は、上記請求項１０の作用に加えて、複数の第４のプリ
チャージ電位供給線から第３のプリチャージ電位供給線
の複数箇所に所定のプリチャージ電位が供給されるの
で、いずれの副ビット線対にも所定のプリチャージ電位
が確実に供給される。
は、上記請求項１０の作用に加えて、複数の第４のプリ
チャージ電位供給線から第３のプリチャージ電位供給線
の複数箇所に所定のプリチャージ電位が供給されるの
で、いずれの副ビット線対にも所定のプリチャージ電位
が確実に供給される。
【００３０】
【実施例】以下、この発明の実施例を図面を参照して詳
しく説明する。なお、図中同一符号は同一または相当部
分を示す。
しく説明する。なお、図中同一符号は同一または相当部
分を示す。
【００３１】［実施例１］図１は、この発明の実施例１
によるＤＲＡＭの全体構成を示すブロック図である。図
１を参照して、このＤＲＡＭは１枚の半導体基板１０上
に形成されている。このＤＲＡＭは、複数のメモリセル
ＭＣが行および列からなるマトリックス状に配置された
メモリセルアレイ１１と、メモリセルアレイ１１の１つ
の行を選択する行デコーダ１２と、メモリセルアレイ１
１の１つの列を選択する列デコーダ１３と、メモリセル
アレイ１１からのデータを増幅するセンスアンプ列１５
と、列デコーダ１３によって選択された列のデータを入
出力する入出力回路１４とを備える。
によるＤＲＡＭの全体構成を示すブロック図である。図
１を参照して、このＤＲＡＭは１枚の半導体基板１０上
に形成されている。このＤＲＡＭは、複数のメモリセル
ＭＣが行および列からなるマトリックス状に配置された
メモリセルアレイ１１と、メモリセルアレイ１１の１つ
の行を選択する行デコーダ１２と、メモリセルアレイ１
１の１つの列を選択する列デコーダ１３と、メモリセル
アレイ１１からのデータを増幅するセンスアンプ列１５
と、列デコーダ１３によって選択された列のデータを入
出力する入出力回路１４とを備える。
【００３２】このＤＲＡＭはさらに、外部からのアドレ
ス信号Ａ１〜Ａ１２を行アドレス信号として行デコーダ
１２に供給するとともに、列アドレス信号として列デコ
ーダ１３に供給する行および列アドレスバッファ１６
と、外部からの入力データＤＱ１〜ＤＱ４を入出力回路
１４に供給する入力バッファ１７と、入出力回路１４か
らのデータを出力データＴＱ１〜ＴＱ４として外部に供
給する出力バッファ１８と、行アドレスストローブ信号
／ＲＡＳおよび列アドレスストローブ信号／ＣＡＳに応
答して種々の制御信号を発生するクロック発生回路１９
と、所定のプリチャージ電位Ｖｃｐを発生するプリチャ
ージ電位発生器２０とを備える。
ス信号Ａ１〜Ａ１２を行アドレス信号として行デコーダ
１２に供給するとともに、列アドレス信号として列デコ
ーダ１３に供給する行および列アドレスバッファ１６
と、外部からの入力データＤＱ１〜ＤＱ４を入出力回路
１４に供給する入力バッファ１７と、入出力回路１４か
らのデータを出力データＴＱ１〜ＴＱ４として外部に供
給する出力バッファ１８と、行アドレスストローブ信号
／ＲＡＳおよび列アドレスストローブ信号／ＣＡＳに応
答して種々の制御信号を発生するクロック発生回路１９
と、所定のプリチャージ電位Ｖｃｐを発生するプリチャ
ージ電位発生器２０とを備える。
【００３３】図２は、図１に示されたメモリセルアレイ
１１のうち４つの列を示す回路図である。図２を参照し
て、メモリセルアレイ１１は、複数の主ビット線対ＭＢ
Ｌ１，／ＭＢＬ〜ＭＢＬ４，／ＭＢＬ４と、主ビット線
対ＭＢＬ１，／ＭＢＬ１〜ＭＢＬ４，／ＭＢＬ４に対応
して接続されたイコライズトランジスタＱｅ１〜Ｑｅ４
とを備える。また、主ビット線対ＭＢＬ１，／ＭＢＬ１
〜ＭＢＬ４，／ＭＢＬ４に対応してセンスアンプＳＡ１
〜ＳＡ４が接続されている。主ビット線ＭＢＬ１，／Ｍ
ＢＬ１〜ＭＢＬ４，／ＭＢＬ４は、２つのＮチャネルＭ
ＯＳトランジスタからなる列選択ゲートを介して入出力
線対ＩＯ，／ＩＯに接続されている。トランジスタＱｃ
１および／Ｑｃ１からなる列選択ゲートは列デコーダ１
３からの列選択信号ＣＳ１に応答して導通状態となり、
これにより主ビット線ＭＢＬ１が入出力線ＩＯに接続さ
れ、かつ主ビット線／ＭＢＬ１が入出力線／ＩＯに接続
される。トランジスタＱｃ２および／Ｑｃ２からなる列
選択ゲートは列選択信号ＣＳ２に応答して導通状態とな
り、これにより主ビット線ＭＢＬ２が入出力線ＩＯに接
続され、かつ主ビット線／ＭＢＬ２が入出力線／ＩＯに
接続される。トランジスタＱｃ３および／Ｑｃ３からな
る列選択ゲートは列選択信号ＣＳ３に応答して導通状態
となり、これにより主ビット線ＭＢＬ３が入出力線ＩＯ
に接続され、かつ主ビット線／ＭＢＬ３が入出力線／Ｉ
Ｏに接続される。そして、トランジスタＱｃ４および／
Ｑｃ４からなる列選択ゲートは列選択信号ＣＳ４に応答
して導通状態となり、これにより主ビット線ＭＢＬ４が
入出力線ＩＯに接続され、かつ主ビット線／ＭＢＬ４が
入出力線／ＩＯに接続される。ここで、センスアンプＳ
Ａ１〜ＳＡ４は図１のセンスアンプ列１５に含まれ、ト
ランジスタＱｃ１，／Ｑｃ１〜Ｑｃ４，／Ｑｃ４および
入出力線対ＩＯ，／ＩＯは図１の入出力回路１４に含ま
れる。
１１のうち４つの列を示す回路図である。図２を参照し
て、メモリセルアレイ１１は、複数の主ビット線対ＭＢ
Ｌ１，／ＭＢＬ〜ＭＢＬ４，／ＭＢＬ４と、主ビット線
対ＭＢＬ１，／ＭＢＬ１〜ＭＢＬ４，／ＭＢＬ４に対応
して接続されたイコライズトランジスタＱｅ１〜Ｑｅ４
とを備える。また、主ビット線対ＭＢＬ１，／ＭＢＬ１
〜ＭＢＬ４，／ＭＢＬ４に対応してセンスアンプＳＡ１
〜ＳＡ４が接続されている。主ビット線ＭＢＬ１，／Ｍ
ＢＬ１〜ＭＢＬ４，／ＭＢＬ４は、２つのＮチャネルＭ
ＯＳトランジスタからなる列選択ゲートを介して入出力
線対ＩＯ，／ＩＯに接続されている。トランジスタＱｃ
１および／Ｑｃ１からなる列選択ゲートは列デコーダ１
３からの列選択信号ＣＳ１に応答して導通状態となり、
これにより主ビット線ＭＢＬ１が入出力線ＩＯに接続さ
れ、かつ主ビット線／ＭＢＬ１が入出力線／ＩＯに接続
される。トランジスタＱｃ２および／Ｑｃ２からなる列
選択ゲートは列選択信号ＣＳ２に応答して導通状態とな
り、これにより主ビット線ＭＢＬ２が入出力線ＩＯに接
続され、かつ主ビット線／ＭＢＬ２が入出力線／ＩＯに
接続される。トランジスタＱｃ３および／Ｑｃ３からな
る列選択ゲートは列選択信号ＣＳ３に応答して導通状態
となり、これにより主ビット線ＭＢＬ３が入出力線ＩＯ
に接続され、かつ主ビット線／ＭＢＬ３が入出力線／Ｉ
Ｏに接続される。そして、トランジスタＱｃ４および／
Ｑｃ４からなる列選択ゲートは列選択信号ＣＳ４に応答
して導通状態となり、これにより主ビット線ＭＢＬ４が
入出力線ＩＯに接続され、かつ主ビット線／ＭＢＬ４が
入出力線／ＩＯに接続される。ここで、センスアンプＳ
Ａ１〜ＳＡ４は図１のセンスアンプ列１５に含まれ、ト
ランジスタＱｃ１，／Ｑｃ１〜Ｑｃ４，／Ｑｃ４および
入出力線対ＩＯ，／ＩＯは図１の入出力回路１４に含ま
れる。
【００３４】メモリセルアレイ１１は、行方向に配置さ
れた複数のメモリセルブロックを備える。図２では、ブ
ロックＢ１およびＢ２のみが代表的に示されている。ブ
ロックＢ１においては、主ビット線対ＭＢＬ１，／ＭＢ
Ｌ１に対応して副ビット線ＳＢＬ１１，／ＳＢＬ１１が
配置されている。これらの副ビット線ＳＢＬ１１および
／ＳＢＬ１１は主ビット線対ＭＢＬ１，／ＭＢＬ１に沿
って一直線に配置されている。したがって、副ビット線
対ＳＢＬ１１，／ＳＢＬ１１はいわゆるオープンビット
線構造を有する。この主ビット線対ＭＢＬ１，／ＭＢＬ
１と同様に、他の主ビット線対ＭＢＬ２，／ＭＢＬ２〜
ＭＢＬ４，／ＭＢＬ４にも副ビット線対ＳＢＬ２１，／
ＳＢＬ２１〜ＳＢＬ４１，／ＳＢＬ４１がそれぞれ配置
されている。
れた複数のメモリセルブロックを備える。図２では、ブ
ロックＢ１およびＢ２のみが代表的に示されている。ブ
ロックＢ１においては、主ビット線対ＭＢＬ１，／ＭＢ
Ｌ１に対応して副ビット線ＳＢＬ１１，／ＳＢＬ１１が
配置されている。これらの副ビット線ＳＢＬ１１および
／ＳＢＬ１１は主ビット線対ＭＢＬ１，／ＭＢＬ１に沿
って一直線に配置されている。したがって、副ビット線
対ＳＢＬ１１，／ＳＢＬ１１はいわゆるオープンビット
線構造を有する。この主ビット線対ＭＢＬ１，／ＭＢＬ
１と同様に、他の主ビット線対ＭＢＬ２，／ＭＢＬ２〜
ＭＢＬ４，／ＭＢＬ４にも副ビット線対ＳＢＬ２１，／
ＳＢＬ２１〜ＳＢＬ４１，／ＳＢＬ４１がそれぞれ配置
されている。
【００３５】またブロックＢ１においては、副ビット線
対ＳＢＬ１１，／ＳＢＬ１１に対応して選択トランジス
タ対Ｑｓ１１，／Ｑｓ１１が配置されている。副ビット
線ＳＢＬ１１はトランジスタＱｓ１１を介して主ビット
線ＭＢＬ１に接続されている。副ビット線／ＳＢＬ１１
はトランジスタ／Ｑｓ１１を介して主ビット線／ＭＢＬ
１に接続されている。この副ビット線ＳＢＬ１１，／Ｓ
ＢＬ１１と同様に、他の副ビット線対ＳＢＬ２１，／Ｓ
ＢＬ２１〜ＳＢＬ４１，／ＳＢＬ４１にも対応して選択
トランジスタ対Ｑｓ２１，／Ｑｓ２１〜Ｑｓ４１，／Ｑ
ｓ４１が配置されている。これらのトランジスタＱｓ１
１〜Ｑｓ４１，／Ｑｓ１１〜／Ｑｓ４１はすべて１つの
ブロック選択信号ＢＳ１に応答して導通状態となる。し
たがって、ブロック選択信号ＢＳ１がＨ（論理ハイ）レ
ベルのときブロックＢ１が選択される。
対ＳＢＬ１１，／ＳＢＬ１１に対応して選択トランジス
タ対Ｑｓ１１，／Ｑｓ１１が配置されている。副ビット
線ＳＢＬ１１はトランジスタＱｓ１１を介して主ビット
線ＭＢＬ１に接続されている。副ビット線／ＳＢＬ１１
はトランジスタ／Ｑｓ１１を介して主ビット線／ＭＢＬ
１に接続されている。この副ビット線ＳＢＬ１１，／Ｓ
ＢＬ１１と同様に、他の副ビット線対ＳＢＬ２１，／Ｓ
ＢＬ２１〜ＳＢＬ４１，／ＳＢＬ４１にも対応して選択
トランジスタ対Ｑｓ２１，／Ｑｓ２１〜Ｑｓ４１，／Ｑ
ｓ４１が配置されている。これらのトランジスタＱｓ１
１〜Ｑｓ４１，／Ｑｓ１１〜／Ｑｓ４１はすべて１つの
ブロック選択信号ＢＳ１に応答して導通状態となる。し
たがって、ブロック選択信号ＢＳ１がＨ（論理ハイ）レ
ベルのときブロックＢ１が選択される。
【００３６】またブロックＢ１においては、副ビット線
ＳＢＬ１１〜ＳＢＬ４１と交差して複数のワード線ＷＬ
が配置され、副ビット線／ＳＢＬ１１〜／ＳＢＬ４１と
交差して複数のワード線ＷＬが配置されている。図２で
は、副ビット線ＳＢＬ１１〜ＳＢＬ４１と交差する３本
のワード線と、副ビット線／ＳＢＬ１１〜／ＳＢＬ４１
と交差する３本のワード線とが代表的に示されている。
ＳＢＬ１１〜ＳＢＬ４１と交差して複数のワード線ＷＬ
が配置され、副ビット線／ＳＢＬ１１〜／ＳＢＬ４１と
交差して複数のワード線ＷＬが配置されている。図２で
は、副ビット線ＳＢＬ１１〜ＳＢＬ４１と交差する３本
のワード線と、副ビット線／ＳＢＬ１１〜／ＳＢＬ４１
と交差する３本のワード線とが代表的に示されている。
【００３７】副ビット線ＳＢＬ１１〜ＳＢＬ４１および
／ＳＢＬ１１〜／ＳＢＬ４１とワード線ＷＬとのすべて
の交点に対応して、複数のメモリセルＭＣが配置されて
いる。図３は、図２に示されたメモリセルＭＣの各々の
構成を示す回路図である。図３を参照して、メモリセル
ＭＣは、１つのアクセストランジスタＱｍと、１つのセ
ルキャパシタＣｓとを備える。アクセストランジスタＱ
ｍは対応する副ビット線ＳＢＬまたは／ＳＢＬとセルキ
ャパシタＣｓとの間に接続され、対応するワード線ＷＬ
に接続されたゲート電極を有する。したがって、ワード
線ＷＬの電位が上昇するとアクセストランジスタＱｍが
導通状態となり、これによりセルキャパシタＣｓからア
クセストランジスタＱｍを介して副ビット線ＳＢＬまた
は／ＳＢＬに電荷が流出するか、あるいは副ビット線Ｓ
ＢＬまたは／ＳＢＬからアクセストランジスタＱｍを介
してセルキャパシタＣｓに電荷が流入する。
／ＳＢＬ１１〜／ＳＢＬ４１とワード線ＷＬとのすべて
の交点に対応して、複数のメモリセルＭＣが配置されて
いる。図３は、図２に示されたメモリセルＭＣの各々の
構成を示す回路図である。図３を参照して、メモリセル
ＭＣは、１つのアクセストランジスタＱｍと、１つのセ
ルキャパシタＣｓとを備える。アクセストランジスタＱ
ｍは対応する副ビット線ＳＢＬまたは／ＳＢＬとセルキ
ャパシタＣｓとの間に接続され、対応するワード線ＷＬ
に接続されたゲート電極を有する。したがって、ワード
線ＷＬの電位が上昇するとアクセストランジスタＱｍが
導通状態となり、これによりセルキャパシタＣｓからア
クセストランジスタＱｍを介して副ビット線ＳＢＬまた
は／ＳＢＬに電荷が流出するか、あるいは副ビット線Ｓ
ＢＬまたは／ＳＢＬからアクセストランジスタＱｍを介
してセルキャパシタＣｓに電荷が流入する。
【００３８】またブロックＢ１においては、副ビット線
ＳＢＬ１１〜ＳＢＬ４１と副ビット線／ＳＢＬ１１〜／
ＳＢＬ４１との間にワード線ＷＬに沿ってプリチャージ
電位供給線ＰＲＬ１が配置されている。また、副ビット
線ＳＢＬ４１〜ＳＢＬ４１および／ＳＢＬ１１〜／ＳＢ
Ｌ４１に対応してプリチャージトランジスタＱｐ１１〜
Ｑｐ４１および／Ｑｐ１１〜／Ｑｐ４１が配置され、副
ビット線ＳＢＬ１１〜ＳＢＬ４１および／ＳＢＬ１１〜
／ＳＢＬ４１はそれぞれプリチャージトランジスタＱｐ
１１〜Ｑｐ４１および／Ｑｐ１１〜／Ｑｐ４１を介して
プリチャージ電位供給線ＰＲＬ１に共通に接続されてい
る。
ＳＢＬ１１〜ＳＢＬ４１と副ビット線／ＳＢＬ１１〜／
ＳＢＬ４１との間にワード線ＷＬに沿ってプリチャージ
電位供給線ＰＲＬ１が配置されている。また、副ビット
線ＳＢＬ４１〜ＳＢＬ４１および／ＳＢＬ１１〜／ＳＢ
Ｌ４１に対応してプリチャージトランジスタＱｐ１１〜
Ｑｐ４１および／Ｑｐ１１〜／Ｑｐ４１が配置され、副
ビット線ＳＢＬ１１〜ＳＢＬ４１および／ＳＢＬ１１〜
／ＳＢＬ４１はそれぞれプリチャージトランジスタＱｐ
１１〜Ｑｐ４１および／Ｑｐ１１〜／Ｑｐ４１を介して
プリチャージ電位供給線ＰＲＬ１に共通に接続されてい
る。
【００３９】プリチャージトランジスタＱｐ１１〜Ｑｐ
４１のゲート電極は、プリチャージ電位供給線ＰＲＬ１
の図上左側に配置されたプリチャージ制御線ＰＣＬ１に
共通に接続されている。また、プリチャージトランジス
タ／Ｑｐ１１〜／Ｑｐ４１のゲート電極は、プリチャー
ジ電位供給線ＰＲＬ１の図上右側に配置されたプリチャ
ージ制御線／ＰＣＬ１に共通に接続されている。したが
って、プリチャージトランジスタＱｐ１１〜Ｑｐ４１お
よび／Ｑｐ１１〜／Ｑｐ４１のすべてはプリチャージ信
号ＰＲ１に応答して導通状態となり、これにより図１の
プリチャージ電位発生器２０からプリチャージ電位供給
線ＰＲＬ１に供給されたプリチャージ電位Ｖｐｃが副ビ
ット線ＳＢＬ１１〜ＳＢＬ４１および／ＳＢＬ１１〜／
ＳＢＬ４１のすべてに供給される。ここでは、プリチャ
ージ電位Ｖｐｃとして電源電位Ｖｃｃの半分の電位（以
下「中間電位」という）Ｖｃｃ／２が供給される。した
がって、副ビット線ＳＢＬ１１〜ＳＢＬ４１および／Ｓ
ＢＬ１１〜／ＳＢＬ４１はすべて中間電位Ｖｃｃ／２に
プリチャージされる。
４１のゲート電極は、プリチャージ電位供給線ＰＲＬ１
の図上左側に配置されたプリチャージ制御線ＰＣＬ１に
共通に接続されている。また、プリチャージトランジス
タ／Ｑｐ１１〜／Ｑｐ４１のゲート電極は、プリチャー
ジ電位供給線ＰＲＬ１の図上右側に配置されたプリチャ
ージ制御線／ＰＣＬ１に共通に接続されている。したが
って、プリチャージトランジスタＱｐ１１〜Ｑｐ４１お
よび／Ｑｐ１１〜／Ｑｐ４１のすべてはプリチャージ信
号ＰＲ１に応答して導通状態となり、これにより図１の
プリチャージ電位発生器２０からプリチャージ電位供給
線ＰＲＬ１に供給されたプリチャージ電位Ｖｐｃが副ビ
ット線ＳＢＬ１１〜ＳＢＬ４１および／ＳＢＬ１１〜／
ＳＢＬ４１のすべてに供給される。ここでは、プリチャ
ージ電位Ｖｐｃとして電源電位Ｖｃｃの半分の電位（以
下「中間電位」という）Ｖｃｃ／２が供給される。した
がって、副ビット線ＳＢＬ１１〜ＳＢＬ４１および／Ｓ
ＢＬ１１〜／ＳＢＬ４１はすべて中間電位Ｖｃｃ／２に
プリチャージされる。
【００４０】ブロックＢ２もブロックＢ１とほぼ同様に
構成されている。ただしブロックＢ２においては、主ビ
ット線対ＭＢＬ１，／ＭＢＬ１〜ＭＢＬ４，／ＭＢＬ４
に対応して副ビット線対ＳＢＬ１２，／ＳＢＬ１２〜Ｓ
ＢＬ４２，／ＳＢＬ４２が配置されている。また、副ビ
ット線対ＳＢＬ１２，／ＳＢＬ１２〜ＳＢＬ４２，／Ｓ
ＢＬ４２に対応して選択トランジスタ対Ｑｓ１２，／Ｑ
ｓ１２〜Ｑｓ４２，／Ｑｓ４２が配置されている。ま
た、副ビット線ＳＢＬ１２〜ＳＢＬ４２と副ビット線／
ＳＢＬ１２〜／ＳＢＬ４２との間にワード線ＷＬに沿っ
てプリチャージ電位供給線ＰＲＬ２が配置されている。
さらに、副ビット線ＳＢＬ１２〜ＳＢＬ４２および／Ｓ
ＢＬ１２〜／ＳＢＬ４２に対応してプリチャージトラン
ジスタＱｐ１２〜Ｑｐ４２および／Ｑｐ１２〜／Ｑｐ４
２が配置され、副ビット線ＳＢＬ１２〜ＳＢＬ４２およ
び／ＳＢＬ１２〜／ＳＢＬ４２はそれぞれプリチャージ
トランジスタＱｐ１２〜Ｑｐ４２および／Ｑｐ１２〜／
Ｑｐ４２を介してプリチャージ電位供給線ＰＲＬ２に共
通に接続されている。したがって、ブロック選択信号Ｂ
Ｓ２がＨレベルになると、このブロックＢ２は選択され
る。また、プリチャージ信号ＰＲ２がＨレベルになる
と、副ビット線ＳＢＬ１２〜ＳＢＬ４２および／ＳＢＬ
１２〜／ＳＢＬ４２のすべてにプリチャージ電位Ｖｐｃ
が供給される。
構成されている。ただしブロックＢ２においては、主ビ
ット線対ＭＢＬ１，／ＭＢＬ１〜ＭＢＬ４，／ＭＢＬ４
に対応して副ビット線対ＳＢＬ１２，／ＳＢＬ１２〜Ｓ
ＢＬ４２，／ＳＢＬ４２が配置されている。また、副ビ
ット線対ＳＢＬ１２，／ＳＢＬ１２〜ＳＢＬ４２，／Ｓ
ＢＬ４２に対応して選択トランジスタ対Ｑｓ１２，／Ｑ
ｓ１２〜Ｑｓ４２，／Ｑｓ４２が配置されている。ま
た、副ビット線ＳＢＬ１２〜ＳＢＬ４２と副ビット線／
ＳＢＬ１２〜／ＳＢＬ４２との間にワード線ＷＬに沿っ
てプリチャージ電位供給線ＰＲＬ２が配置されている。
さらに、副ビット線ＳＢＬ１２〜ＳＢＬ４２および／Ｓ
ＢＬ１２〜／ＳＢＬ４２に対応してプリチャージトラン
ジスタＱｐ１２〜Ｑｐ４２および／Ｑｐ１２〜／Ｑｐ４
２が配置され、副ビット線ＳＢＬ１２〜ＳＢＬ４２およ
び／ＳＢＬ１２〜／ＳＢＬ４２はそれぞれプリチャージ
トランジスタＱｐ１２〜Ｑｐ４２および／Ｑｐ１２〜／
Ｑｐ４２を介してプリチャージ電位供給線ＰＲＬ２に共
通に接続されている。したがって、ブロック選択信号Ｂ
Ｓ２がＨレベルになると、このブロックＢ２は選択され
る。また、プリチャージ信号ＰＲ２がＨレベルになる
と、副ビット線ＳＢＬ１２〜ＳＢＬ４２および／ＳＢＬ
１２〜／ＳＢＬ４２のすべてにプリチャージ電位Ｖｐｃ
が供給される。
【００４１】次に、上述したＤＲＡＭの読出動作を図４
のタイミングチャートを参照して説明する。まず待機状
態においては、図４（ｂ）に示されるようにＨレベルの
イコライズ信号ＥＱがイコライズトランジスタＱｅ１〜
Ｑｅ４のゲート電極に与えられているので、主ビット線
ＭＢＬ１〜ＭＢＬ４の電位は主ビット線／ＭＢＬ１〜／
ＭＢＬ４の電位と等しくされている。ここでは、一方の
主ビット線の電位がＨレベルにされ、かつ他方の主ビッ
ト線の電位がＬレベルにされた状態でイコライズトラン
ジスタＱｅ１〜Ｑｅ４が導通状態にされ、これにより主
ビット線ＭＢＬ１〜ＭＢＬ４および／ＭＢＬ１〜／ＭＢ
Ｌ４の電位がすべて中間電位Ｖｃｃ／２にされている。
のタイミングチャートを参照して説明する。まず待機状
態においては、図４（ｂ）に示されるようにＨレベルの
イコライズ信号ＥＱがイコライズトランジスタＱｅ１〜
Ｑｅ４のゲート電極に与えられているので、主ビット線
ＭＢＬ１〜ＭＢＬ４の電位は主ビット線／ＭＢＬ１〜／
ＭＢＬ４の電位と等しくされている。ここでは、一方の
主ビット線の電位がＨレベルにされ、かつ他方の主ビッ
ト線の電位がＬレベルにされた状態でイコライズトラン
ジスタＱｅ１〜Ｑｅ４が導通状態にされ、これにより主
ビット線ＭＢＬ１〜ＭＢＬ４および／ＭＢＬ１〜／ＭＢ
Ｌ４の電位がすべて中間電位Ｖｃｃ／２にされている。
【００４２】また、図４（ｅ），（ｆ）に示されるよう
に、すべてのブロック選択信号がＬ（論理ロー）レベル
にあるので、すべてのメモリセルブロックが非選択状態
にある。したがって、たとえばブロックＢ１内の選択ト
ランジスタＱｓ１１〜Ｑｓ４１および／Ｑｓ１１〜／Ｑ
ｓ４１はすべて非導通状態となっている。ブロックＢ２
内の選択トランジスタＱｓ１２〜Ｑｓ４２および／Ｑｓ
１２〜／Ｑｓ４２もまたすべて非導通状態となってい
る。
に、すべてのブロック選択信号がＬ（論理ロー）レベル
にあるので、すべてのメモリセルブロックが非選択状態
にある。したがって、たとえばブロックＢ１内の選択ト
ランジスタＱｓ１１〜Ｑｓ４１および／Ｑｓ１１〜／Ｑ
ｓ４１はすべて非導通状態となっている。ブロックＢ２
内の選択トランジスタＱｓ１２〜Ｑｓ４２および／Ｑｓ
１２〜／Ｑｓ４２もまたすべて非導通状態となってい
る。
【００４３】また、図４（ｃ），（ｄ）に示されるよう
に、すべてのプリチャージ信号はＨレベルにある。した
がって、たとえばブロックＢ１内のプリチャージトラン
ジスタＱｐ１１〜Ｑｐ４１および／Ｑｐ１１〜／Ｑｐ４
１はすべて導通状態となっている。ブロックＢ２内のプ
リチャージトランジスタＱｐ１２〜Ｑｐ４２および／Ｑ
ｐ１２〜／Ｑｐ４２もまたすべて非導通状態となってい
る。したがって、プリチャージ電位発生器２０からプリ
チャージ電位供給線ＰＲＬ１に供給されたプリチャージ
電位Ｖｐｃは、それぞれプリチャージトランジスタＱｐ
１１〜Ｑｐ４１および／Ｑｐ１１〜／Ｑｐ４１を介して
副ビット線ＳＢＬ１１〜ＳＢＬ４１および／ＳＢＬ１１
〜／ＳＢＬ４１に供給される。ここではプリチャージ電
位Ｖｐｃとして中間電位Ｖｃｃ／２が供給されるので、
副ビット線ＳＢＬ１１〜ＳＢＬ４１および／ＳＢＬ１１
〜／ＳＢＬ４１はすべて中間電位Ｖｃｃ／２にプリチャ
ージされている。また、プリチャージ電位発生器２０か
らプリチャージ電位供給線ＰＲＬ２に供給されたプリチ
ャージ電位Ｖｐｃは、それぞれプリチャージトランジス
タＱｐ１２〜Ｑｐ４２および／Ｑｐ１２〜／Ｑｐ４２を
介して副ビット線ＳＢＬ１２〜ＳＢＬ４２および／ＳＢ
Ｌ１２〜／ＳＢＬ４２に供給される。したがって、副ビ
ット線ＳＢＬ１２〜ＳＢＬ４２および／ＳＢＬ１２〜／
ＳＢＬ４２もまたすべて中間電位Ｖｃｃ／２にプリチャ
ージされている。
に、すべてのプリチャージ信号はＨレベルにある。した
がって、たとえばブロックＢ１内のプリチャージトラン
ジスタＱｐ１１〜Ｑｐ４１および／Ｑｐ１１〜／Ｑｐ４
１はすべて導通状態となっている。ブロックＢ２内のプ
リチャージトランジスタＱｐ１２〜Ｑｐ４２および／Ｑ
ｐ１２〜／Ｑｐ４２もまたすべて非導通状態となってい
る。したがって、プリチャージ電位発生器２０からプリ
チャージ電位供給線ＰＲＬ１に供給されたプリチャージ
電位Ｖｐｃは、それぞれプリチャージトランジスタＱｐ
１１〜Ｑｐ４１および／Ｑｐ１１〜／Ｑｐ４１を介して
副ビット線ＳＢＬ１１〜ＳＢＬ４１および／ＳＢＬ１１
〜／ＳＢＬ４１に供給される。ここではプリチャージ電
位Ｖｐｃとして中間電位Ｖｃｃ／２が供給されるので、
副ビット線ＳＢＬ１１〜ＳＢＬ４１および／ＳＢＬ１１
〜／ＳＢＬ４１はすべて中間電位Ｖｃｃ／２にプリチャ
ージされている。また、プリチャージ電位発生器２０か
らプリチャージ電位供給線ＰＲＬ２に供給されたプリチ
ャージ電位Ｖｐｃは、それぞれプリチャージトランジス
タＱｐ１２〜Ｑｐ４２および／Ｑｐ１２〜／Ｑｐ４２を
介して副ビット線ＳＢＬ１２〜ＳＢＬ４２および／ＳＢ
Ｌ１２〜／ＳＢＬ４２に供給される。したがって、副ビ
ット線ＳＢＬ１２〜ＳＢＬ４２および／ＳＢＬ１２〜／
ＳＢＬ４２もまたすべて中間電位Ｖｃｃ／２にプリチャ
ージされている。
【００４４】次いで図４（ｅ）に示されるように、ブロ
ック選択信号ＢＳ１が立上がると選択トランジスタＱｓ
１１〜Ｑｓ４１および／Ｑｓ１１〜／Ｑｓ４１が導通状
態となり、これによりブロックＢ１が選択状態となる。
したがって、副ビット線対ＳＢＬ１１，／ＳＢＬ１１〜
ＳＢＬ４１，／ＳＢＬ４１はそれぞれ主ビット線ＭＢＬ
１，／ＭＢＬ１〜ＭＢＬ４，／ＭＢＬ４に接続される。
この状態ではプリチャージ電位供給線ＰＲＬ１上のプリ
チャージ電位ＶｐｃはプリチャージトランジスタＱｐ１
１、副ビット線ＳＢＬ１１、および選択トランジスタＱ
ｓ１１を介して主ビット線ＭＢＬ１に供給されるととも
に、プリチャージトランジスタ／Ｑｐ１１、副ビット線
／ＳＢＬ１１、および選択トランジスタ／Ｑｓ１１を介
して主ビット線／ＭＢＬ１に供給され、しかも主ビット
線ＭＢＬ１１および／ＭＢＬ１はイコライズトランジス
タＱｅ１によって互いに短絡されているので、主ビット
線対ＭＢＬ１，／ＭＢＬ１および副ビット線対ＳＢＬ１
１，／ＳＢＬ１１は正確に中間電位Ｖｃｃ／２にプリチ
ャージされる。他の主ビット線対ＭＢＬ２，／ＭＢＬ２
〜ＭＢＬ４，／ＭＢＬ４および副ビット線対ＳＢＬ２
１，／ＳＢＬ２１〜ＳＢＬ４１，／ＳＢＬ４１も主ビッ
ト線対ＭＢＬ１，／ＭＢＬ１および副ビット線対ＳＢＬ
１１，／ＳＢＬ１１と同様に、中間電位Ｖｃｃ／２に正
確にプリチャージされる。
ック選択信号ＢＳ１が立上がると選択トランジスタＱｓ
１１〜Ｑｓ４１および／Ｑｓ１１〜／Ｑｓ４１が導通状
態となり、これによりブロックＢ１が選択状態となる。
したがって、副ビット線対ＳＢＬ１１，／ＳＢＬ１１〜
ＳＢＬ４１，／ＳＢＬ４１はそれぞれ主ビット線ＭＢＬ
１，／ＭＢＬ１〜ＭＢＬ４，／ＭＢＬ４に接続される。
この状態ではプリチャージ電位供給線ＰＲＬ１上のプリ
チャージ電位ＶｐｃはプリチャージトランジスタＱｐ１
１、副ビット線ＳＢＬ１１、および選択トランジスタＱ
ｓ１１を介して主ビット線ＭＢＬ１に供給されるととも
に、プリチャージトランジスタ／Ｑｐ１１、副ビット線
／ＳＢＬ１１、および選択トランジスタ／Ｑｓ１１を介
して主ビット線／ＭＢＬ１に供給され、しかも主ビット
線ＭＢＬ１１および／ＭＢＬ１はイコライズトランジス
タＱｅ１によって互いに短絡されているので、主ビット
線対ＭＢＬ１，／ＭＢＬ１および副ビット線対ＳＢＬ１
１，／ＳＢＬ１１は正確に中間電位Ｖｃｃ／２にプリチ
ャージされる。他の主ビット線対ＭＢＬ２，／ＭＢＬ２
〜ＭＢＬ４，／ＭＢＬ４および副ビット線対ＳＢＬ２
１，／ＳＢＬ２１〜ＳＢＬ４１，／ＳＢＬ４１も主ビッ
ト線対ＭＢＬ１，／ＭＢＬ１および副ビット線対ＳＢＬ
１１，／ＳＢＬ１１と同様に、中間電位Ｖｃｃ／２に正
確にプリチャージされる。
【００４５】次いで図４（ｂ）および（ｃ）に示される
ように、イコライズ信号ＥＱおよびプリチャージ信号Ｐ
Ｒ１がともに立下がると、イコライズトランジスタＱｅ
１〜Ｑｅ４ならびにプリチャージトランジスタＱｐ１１
〜Ｑｐ４１および／Ｑｐ１１〜／Ｑｐ４１が非導通状態
となる。したがって、主ビット線ＭＢＬ１，／ＭＢＬ１
〜ＭＢＬ４，／ＭＢＬ４および副ビット線対ＭＢＬ１
１，／ＳＢＬ１１〜ＳＢＬ４１，／ＳＢＬ４１は、中間
電位Ｖｃｃを維持したまま電気的にフローティング状態
となる。
ように、イコライズ信号ＥＱおよびプリチャージ信号Ｐ
Ｒ１がともに立下がると、イコライズトランジスタＱｅ
１〜Ｑｅ４ならびにプリチャージトランジスタＱｐ１１
〜Ｑｐ４１および／Ｑｐ１１〜／Ｑｐ４１が非導通状態
となる。したがって、主ビット線ＭＢＬ１，／ＭＢＬ１
〜ＭＢＬ４，／ＭＢＬ４および副ビット線対ＭＢＬ１
１，／ＳＢＬ１１〜ＳＢＬ４１，／ＳＢＬ４１は、中間
電位Ｖｃｃを維持したまま電気的にフローティング状態
となる。
【００４６】次いで図４（ａ）に示されるように、ブロ
ックＢ１内の複数のワード線ＷＬのうち１本の電位が上
昇する。ワード線ＷＬの電位が上昇すると、そのワード
線ＷＬに接続されたすべてのメモリセルＭＣから対応す
る副ビット線にデータが読出される。たとえば副ビット
線ＳＢＬ１１〜ＳＢＬ４１と交差する１本のワード線の
電位が上昇した場合は、そのワード線に接続されたすべ
てのメモリセルＭＣから副ビット線ＳＢＬ１１〜ＳＢＬ
４１にデータが読出される。ここで、もしその選択され
たワード線と副ビット線ＳＢＬ１１との交点に配置され
たメモリセルＭＣにＨレベルのデータが格納されている
ならば、図４（ｈ）に示されるように副ビット線ＳＢＬ
１１の電位は中間電位Ｖｃｃ／２からわずかに上昇す
る。これに伴って図４（ｇ）に示されるように主ビット
線ＭＢＬ１の電位も中間電位Ｖｃｃ／２からわずかに上
昇する。したがって、副ビット線対ＳＢＬ１１，／ＳＢ
Ｌ１１の間に生じた電位差が主ビット線対ＭＢＬ１，／
ＭＢＬ１の間にも生じる。この主ビット線対ＭＢＬ１，
／ＭＢＬ１と同様に、他の主ビット線対ＭＢＬ２，／Ｍ
ＢＬ２〜ＭＢＬ４，／ＭＢＬ４の間にも電位差が生じ
る。
ックＢ１内の複数のワード線ＷＬのうち１本の電位が上
昇する。ワード線ＷＬの電位が上昇すると、そのワード
線ＷＬに接続されたすべてのメモリセルＭＣから対応す
る副ビット線にデータが読出される。たとえば副ビット
線ＳＢＬ１１〜ＳＢＬ４１と交差する１本のワード線の
電位が上昇した場合は、そのワード線に接続されたすべ
てのメモリセルＭＣから副ビット線ＳＢＬ１１〜ＳＢＬ
４１にデータが読出される。ここで、もしその選択され
たワード線と副ビット線ＳＢＬ１１との交点に配置され
たメモリセルＭＣにＨレベルのデータが格納されている
ならば、図４（ｈ）に示されるように副ビット線ＳＢＬ
１１の電位は中間電位Ｖｃｃ／２からわずかに上昇す
る。これに伴って図４（ｇ）に示されるように主ビット
線ＭＢＬ１の電位も中間電位Ｖｃｃ／２からわずかに上
昇する。したがって、副ビット線対ＳＢＬ１１，／ＳＢ
Ｌ１１の間に生じた電位差が主ビット線対ＭＢＬ１，／
ＭＢＬ１の間にも生じる。この主ビット線対ＭＢＬ１，
／ＭＢＬ１と同様に、他の主ビット線対ＭＢＬ２，／Ｍ
ＢＬ２〜ＭＢＬ４，／ＭＢＬ４の間にも電位差が生じ
る。
【００４７】次いで、センスアンプＳＡ１〜ＳＡ４が活
性化されると、主ビット線対ＭＢＬ１，／ＭＢＬ１〜Ｍ
ＢＬ４，／ＭＢＬ４の間に生じた電位差がそれぞれ増幅
される。これにより、たとえば図４（ｇ）に示されるよ
うに主ビット線ＭＢＬ１の電位はＨレベルまで上昇し、
主ビット線／ＭＢＬ１の電位はＬレベルまで下降する。
したがって図４（ｈ）に示されるように、副ビット線Ｓ
ＢＬ１１の電位はＨレベルまで上昇し、副ビット線／Ｓ
ＢＬ１１の電位はＬレベルまで下降する。これと同様
に、他の主ビット線対ＭＢＬ２，／ＭＢＬ２〜ＭＢＬ
４，／ＭＢＬ４の一方の電位がＨレベルまで上昇し、そ
の他方の電位がＬレベルまで下降する。そして、列デコ
ーダ１３から供給される列選択信号ＣＳ１〜ＣＳ４に応
答して１つの列が選択される。たとえば列選択信号ＣＳ
１がＨレベルになると、トランジスタＱｃ１および／Ｑ
ｃ１が導通状態となり、これにより主ビット線ＭＢＬ１
の電位がトランジスタＱｃ１を介して入出力線ＩＯに伝
達され、かつ主ビット線／ＭＢＬ１の電位がトランジス
タ／Ｑｃ１を介して入出力線／ＩＯに伝達される。この
入出力線対ＩＯ，／ＩＯの電位は出力バッファ１８を介
して出力データとして外部に出力される。
性化されると、主ビット線対ＭＢＬ１，／ＭＢＬ１〜Ｍ
ＢＬ４，／ＭＢＬ４の間に生じた電位差がそれぞれ増幅
される。これにより、たとえば図４（ｇ）に示されるよ
うに主ビット線ＭＢＬ１の電位はＨレベルまで上昇し、
主ビット線／ＭＢＬ１の電位はＬレベルまで下降する。
したがって図４（ｈ）に示されるように、副ビット線Ｓ
ＢＬ１１の電位はＨレベルまで上昇し、副ビット線／Ｓ
ＢＬ１１の電位はＬレベルまで下降する。これと同様
に、他の主ビット線対ＭＢＬ２，／ＭＢＬ２〜ＭＢＬ
４，／ＭＢＬ４の一方の電位がＨレベルまで上昇し、そ
の他方の電位がＬレベルまで下降する。そして、列デコ
ーダ１３から供給される列選択信号ＣＳ１〜ＣＳ４に応
答して１つの列が選択される。たとえば列選択信号ＣＳ
１がＨレベルになると、トランジスタＱｃ１および／Ｑ
ｃ１が導通状態となり、これにより主ビット線ＭＢＬ１
の電位がトランジスタＱｃ１を介して入出力線ＩＯに伝
達され、かつ主ビット線／ＭＢＬ１の電位がトランジス
タ／Ｑｃ１を介して入出力線／ＩＯに伝達される。この
入出力線対ＩＯ，／ＩＯの電位は出力バッファ１８を介
して出力データとして外部に出力される。
【００４８】ここで、選択ブロックＢ１においては副ビ
ット線対ＳＢＬ１１，／ＳＢＬ１１〜ＳＢＬ４１，／Ｓ
ＢＬ４１に対するプリチャージがワード線の活性化期間
に停止されているが、非選択ブロックＢ２においては副
ビット線対ＳＢＬ１２，／ＳＢＬ１２〜ＳＢＬ４２，／
ＳＢＬ４２に対するプリチャージが継続されている。こ
のように非選択ブロックにおいてプリチャージが継続さ
れていても、その非選択ブロックにおいては選択トラン
ジスタが非導通状態にあるのでプリチャージ電位Ｖｐｃ
が主ビット線対に伝達されることはない。ただし、いず
れのブロックが選択される場合であっても、主ビット線
対の間に電位差が生じ得るように主ビット線対のイコラ
イズは必ず停止される。
ット線対ＳＢＬ１１，／ＳＢＬ１１〜ＳＢＬ４１，／Ｓ
ＢＬ４１に対するプリチャージがワード線の活性化期間
に停止されているが、非選択ブロックＢ２においては副
ビット線対ＳＢＬ１２，／ＳＢＬ１２〜ＳＢＬ４２，／
ＳＢＬ４２に対するプリチャージが継続されている。こ
のように非選択ブロックにおいてプリチャージが継続さ
れていても、その非選択ブロックにおいては選択トラン
ジスタが非導通状態にあるのでプリチャージ電位Ｖｐｃ
が主ビット線対に伝達されることはない。ただし、いず
れのブロックが選択される場合であっても、主ビット線
対の間に電位差が生じ得るように主ビット線対のイコラ
イズは必ず停止される。
【００４９】上記のように実施例１によれば、プリチャ
ージ電位が主ビット線対を介して間接的に副ビット線対
に供給されるのではなく、直接的に供給されるため、副
ビット線対は高速にプリチャージされる。したがって、
データの読出時間が短縮される。また、副ビット線対の
各々に独立してプリチャージ電位が供給されるため、す
べての副ビット線対が確実に所定の電位にプリチャージ
される。また、非選択ブロック内の副ビット線対はプリ
チャージされ続けているため、ブロックが選択されると
直ちにそのメモリセルからデータが読出され得る。した
がって、ブロックが選択されるたびにそのブロック内の
副ビット線がプリチャージされる必要はなく、データの
読出時間はさらに短縮される。さらに、主ビット線対の
間にはプリチャージ用のトランジスタが接続されていな
いため、そのトランジスタの占有面積だけチップ面積が
小さくなる。
ージ電位が主ビット線対を介して間接的に副ビット線対
に供給されるのではなく、直接的に供給されるため、副
ビット線対は高速にプリチャージされる。したがって、
データの読出時間が短縮される。また、副ビット線対の
各々に独立してプリチャージ電位が供給されるため、す
べての副ビット線対が確実に所定の電位にプリチャージ
される。また、非選択ブロック内の副ビット線対はプリ
チャージされ続けているため、ブロックが選択されると
直ちにそのメモリセルからデータが読出され得る。した
がって、ブロックが選択されるたびにそのブロック内の
副ビット線がプリチャージされる必要はなく、データの
読出時間はさらに短縮される。さらに、主ビット線対の
間にはプリチャージ用のトランジスタが接続されていな
いため、そのトランジスタの占有面積だけチップ面積が
小さくなる。
【００５０】［実施例２］図５は、この発明の実施例２
によるＤＲＡＭにおけるメモリセルアレイの一部構成を
示す回路図である。図５を参照して、この実施例２では
図２と異なり、主ビット線対を直接プリチャージするた
めの回路が設けられている。すなわち、主ビット線ＭＢ
Ｌ１とプリチャージ電位供給線ＰＲＬ０との間にＮチャ
ネルＭＯＳトランジスタＱｐ１が接続され、主ビット線
／ＭＢＬ１とプリチャージ電位供給線ＰＲＬ０との間に
ＮチャネルＭＯＳトランジスタ／Ｑｐ１が接続されてい
る。これらプリチャージトランジスタＱｐ１および／Ｑ
ｐ１のゲート電極には、イコライズトランジスタＱｅ１
のゲート電極に与えられるプリチャージイコライズ信号
と同じ信号ＰＲ／ＥＱが与えられる。これと同様に、他
の主ビット線対ＭＢＬ２，／ＭＢＬ２〜ＭＢＬ４，／Ｍ
ＢＬ４の間にもプリチャージトランジスタＱｐ２，／Ｑ
ｐ２〜Ｑｐ４，／Ｑｐ４が接続されている。
によるＤＲＡＭにおけるメモリセルアレイの一部構成を
示す回路図である。図５を参照して、この実施例２では
図２と異なり、主ビット線対を直接プリチャージするた
めの回路が設けられている。すなわち、主ビット線ＭＢ
Ｌ１とプリチャージ電位供給線ＰＲＬ０との間にＮチャ
ネルＭＯＳトランジスタＱｐ１が接続され、主ビット線
／ＭＢＬ１とプリチャージ電位供給線ＰＲＬ０との間に
ＮチャネルＭＯＳトランジスタ／Ｑｐ１が接続されてい
る。これらプリチャージトランジスタＱｐ１および／Ｑ
ｐ１のゲート電極には、イコライズトランジスタＱｅ１
のゲート電極に与えられるプリチャージイコライズ信号
と同じ信号ＰＲ／ＥＱが与えられる。これと同様に、他
の主ビット線対ＭＢＬ２，／ＭＢＬ２〜ＭＢＬ４，／Ｍ
ＢＬ４の間にもプリチャージトランジスタＱｐ２，／Ｑ
ｐ２〜Ｑｐ４，／Ｑｐ４が接続されている。
【００５１】したがって、この実施例２によれば、Ｈレ
ベルのプリチャージイコライズ信号ＰＲ／ＥＱに応答し
てすべての主ビット線対ＭＢＬ１，／ＭＢＬ１〜ＭＢＬ
４，／ＭＢＬ４にプリチャージ電位Ｖｐｃが直接供給さ
れるため、主ビット線対は上記実施例１よりも高速にプ
リチャージされる。
ベルのプリチャージイコライズ信号ＰＲ／ＥＱに応答し
てすべての主ビット線対ＭＢＬ１，／ＭＢＬ１〜ＭＢＬ
４，／ＭＢＬ４にプリチャージ電位Ｖｐｃが直接供給さ
れるため、主ビット線対は上記実施例１よりも高速にプ
リチャージされる。
【００５２】［実施例３］図６は、この発明の実施例３
によるＤＲＡＭにおけるメモリセルアレイの一部構成を
示す平面図である。図７は、図６中のＡ−Ａ線に沿った
断面図である。図８は、図６に対応する配線図である。
によるＤＲＡＭにおけるメモリセルアレイの一部構成を
示す平面図である。図７は、図６中のＡ−Ａ線に沿った
断面図である。図８は、図６に対応する配線図である。
【００５３】図６〜図８を参照して、この実施例３で
は、ワード線ＷＬの周期性を保つために配置された疑似
ワード線がプリチャージ制御線ＰＣＬ１，／ＰＣＬ１と
して利用されている。すなわち、プリチャージ制御線Ｐ
ＣＬ１および／ＰＣＬ１はワード線ＷＬと同様に形成さ
れている。
は、ワード線ＷＬの周期性を保つために配置された疑似
ワード線がプリチャージ制御線ＰＣＬ１，／ＰＣＬ１と
して利用されている。すなわち、プリチャージ制御線Ｐ
ＣＬ１および／ＰＣＬ１はワード線ＷＬと同様に形成さ
れている。
【００５４】また、副ビット線ＳＢＬ１１〜ＳＢＬ３１
および／ＳＢＬ１１〜／ＳＢＬ３１は、コンタクトホー
ル２２を介してアクセストランジスタＱｍの一方ソース
／ドレイン領域２４に接続されている。アクセストラン
ジスタＱｍの他方ソース／ドレイン領域２６はコンタク
トホール２８を介してストレージノード３０に接続され
ている。ソース／ドレイン領域２４および２６は、ｐ型
シリコン基板１０に形成されたｎ型拡散領域から構成さ
れている。ストレージノード３０の上には絶縁膜（図示
せず）を介在してセルプレート電極３２が形成されてい
る。ストレージノード３０とセルプレート電極３２とに
よりセルキャパシタＣｓが構成されている。
および／ＳＢＬ１１〜／ＳＢＬ３１は、コンタクトホー
ル２２を介してアクセストランジスタＱｍの一方ソース
／ドレイン領域２４に接続されている。アクセストラン
ジスタＱｍの他方ソース／ドレイン領域２６はコンタク
トホール２８を介してストレージノード３０に接続され
ている。ソース／ドレイン領域２４および２６は、ｐ型
シリコン基板１０に形成されたｎ型拡散領域から構成さ
れている。ストレージノード３０の上には絶縁膜（図示
せず）を介在してセルプレート電極３２が形成されてい
る。ストレージノード３０とセルプレート電極３２とに
よりセルキャパシタＣｓが構成されている。
【００５５】プリチャージトランジスタＱｐ１１〜Ｑｐ
３１および／Ｑｐ１１〜／Ｑｐ３１の一方ソース／ドレ
イン領域は、シリコン基板１０上に形成された１つのｎ
型拡散領域から構成されている。プリチャージ電位Ｖｐ
ｃは、このような共通化された拡散領域に供給される。
したがって、このｎ型拡散領域がプリチャージ供給線Ｐ
ＲＬ１を構成する。プリチャージトランジスタＱｐ１１
〜Ｑｐ３１および／Ｑｐ１１〜／Ｑｐ３１の各他方ソー
ス／ドレイン領域は、隣接するアクセストランジスタＱ
ｍの一方ソース／ドレイン領域２４と共通化されてい
る。したがって、Ｈレベルのプリチャージ信号ＰＲ１が
プリチャージ供給線ＰＣｌ１および／ＰＣＬ１に供給さ
れると、すべてのプリチャージトランジスタＱｐ１１〜
Ｑｐ３１および／Ｑｐ１１〜／Ｑｐ３１が導通状態とな
り、これによりプリチャージ電位供給線ＰＲＬ１を構成
する拡散領域上のプリチャージ電位Ｖｐｃがすべての副
ビット線ＳＢＬ１１〜ＳＢＬ３１および／ＳＢＬ１１〜
／ＳＢＬ３１に供給される。
３１および／Ｑｐ１１〜／Ｑｐ３１の一方ソース／ドレ
イン領域は、シリコン基板１０上に形成された１つのｎ
型拡散領域から構成されている。プリチャージ電位Ｖｐ
ｃは、このような共通化された拡散領域に供給される。
したがって、このｎ型拡散領域がプリチャージ供給線Ｐ
ＲＬ１を構成する。プリチャージトランジスタＱｐ１１
〜Ｑｐ３１および／Ｑｐ１１〜／Ｑｐ３１の各他方ソー
ス／ドレイン領域は、隣接するアクセストランジスタＱ
ｍの一方ソース／ドレイン領域２４と共通化されてい
る。したがって、Ｈレベルのプリチャージ信号ＰＲ１が
プリチャージ供給線ＰＣｌ１および／ＰＣＬ１に供給さ
れると、すべてのプリチャージトランジスタＱｐ１１〜
Ｑｐ３１および／Ｑｐ１１〜／Ｑｐ３１が導通状態とな
り、これによりプリチャージ電位供給線ＰＲＬ１を構成
する拡散領域上のプリチャージ電位Ｖｐｃがすべての副
ビット線ＳＢＬ１１〜ＳＢＬ３１および／ＳＢＬ１１〜
／ＳＢＬ３１に供給される。
【００５６】この実施例３によれば、ワード線の周期性
を保つために配置された疑似ワード線がプリチャージ制
御線として利用され、さらにプリチャージ制御線ＰＣＬ
１および／ＰＣＬ１間の拡散領域がプリチャージ電位供
給線ＰＲＬ１として利用されているため、プリチャージ
トランジスタが設けられることによってチップ面積が増
大することはない。
を保つために配置された疑似ワード線がプリチャージ制
御線として利用され、さらにプリチャージ制御線ＰＣＬ
１および／ＰＣＬ１間の拡散領域がプリチャージ電位供
給線ＰＲＬ１として利用されているため、プリチャージ
トランジスタが設けられることによってチップ面積が増
大することはない。
【００５７】［実施例４］図９は、この発明の実施例４
によるＤＲＡＭにおけるメモリセルアレイの一部構成を
示す平面図である。図１０は、図９中のＢ−Ｂ線に沿っ
た断面図である。
によるＤＲＡＭにおけるメモリセルアレイの一部構成を
示す平面図である。図１０は、図９中のＢ−Ｂ線に沿っ
た断面図である。
【００５８】図９および図１０を参照して、この実施例
４では図６と異なり、拡散領域からなるプリチャージ電
位供給線ＰＲＬ１の上に、ポリシリコンなどからなるも
う１つのプリチャージ電位供給線ＰＲＬ１ａが形成され
ている。このプリチャージ電位供給線ＰＲＬ１ａはスト
レージノード３０と同じ層内に形成され、所定間隔ごと
に形成されたコンタクトホール３４を介してプリチャー
ジ電位供給線ＰＲＬ１に接続されている。
４では図６と異なり、拡散領域からなるプリチャージ電
位供給線ＰＲＬ１の上に、ポリシリコンなどからなるも
う１つのプリチャージ電位供給線ＰＲＬ１ａが形成され
ている。このプリチャージ電位供給線ＰＲＬ１ａはスト
レージノード３０と同じ層内に形成され、所定間隔ごと
に形成されたコンタクトホール３４を介してプリチャー
ジ電位供給線ＰＲＬ１に接続されている。
【００５９】図１１は、プリチャージ電位供給線ＰＲＬ
１およびＰＲＬ１ａの等価回路である。図１１に示され
るように、プリチャージ電位供給線ＰＲＬ１は拡散領域
から構成されるので高い抵抗値を有する。したがって、
もしプリチャージ電位供給線ＰＲＬ１ａが設けられてい
なければ、その抵抗の電圧降下によってすべての副ビッ
ト線対ＳＢＬ１１，／ＳＢＬ１１〜ＳＢＬ３１，／ＳＢ
Ｌ３１に均等にプリチャージ電位Ｖｐｃが供給され得な
い。しかしこの実施例４では、プリチャージ電位供給線
ＰＲＬ１ａがプリチャージ電位供給線ＰＲＬ１と平行し
て形成され、さらに所定間隔ごとに形成されたコンタク
トホール３４を介して接続されているので、いずれの副
ビット線対ＳＢＬ１１，／ＳＢＬ１１〜ＳＢＬ３１，／
ＳＢＬ３１にも均等にプリチャージ電位Ｖｐｃが供給さ
れる。
１およびＰＲＬ１ａの等価回路である。図１１に示され
るように、プリチャージ電位供給線ＰＲＬ１は拡散領域
から構成されるので高い抵抗値を有する。したがって、
もしプリチャージ電位供給線ＰＲＬ１ａが設けられてい
なければ、その抵抗の電圧降下によってすべての副ビッ
ト線対ＳＢＬ１１，／ＳＢＬ１１〜ＳＢＬ３１，／ＳＢ
Ｌ３１に均等にプリチャージ電位Ｖｐｃが供給され得な
い。しかしこの実施例４では、プリチャージ電位供給線
ＰＲＬ１ａがプリチャージ電位供給線ＰＲＬ１と平行し
て形成され、さらに所定間隔ごとに形成されたコンタク
トホール３４を介して接続されているので、いずれの副
ビット線対ＳＢＬ１１，／ＳＢＬ１１〜ＳＢＬ３１，／
ＳＢＬ３１にも均等にプリチャージ電位Ｖｐｃが供給さ
れる。
【００６０】上記のようにこの実施例４によれば、拡散
領域からなるプリチャージ電位供給線ＰＲＬ１がプリチ
ャージ電位供給線ＰＲＬ１ａによって杭打ちされている
ため、すべての副ビット線対は高速かつ確実に所定のプ
リチャージ電位Ｖｐｃまでプリチャージされる。そのた
め、データの読出速度はさらに速くなる。
領域からなるプリチャージ電位供給線ＰＲＬ１がプリチ
ャージ電位供給線ＰＲＬ１ａによって杭打ちされている
ため、すべての副ビット線対は高速かつ確実に所定のプ
リチャージ電位Ｖｐｃまでプリチャージされる。そのた
め、データの読出速度はさらに速くなる。
【００６１】［実施例５］図１２は、この発明の実施例
５によるＤＲＡＭにおけるメモリセルアレイの一部構成
を示す回路図である。図１３は、図１２の一部に対応す
る平面図である。
５によるＤＲＡＭにおけるメモリセルアレイの一部構成
を示す回路図である。図１３は、図１２の一部に対応す
る平面図である。
【００６２】図１２および図１３を参照して、この実施
例５では図５と異なり、２列おきにワード線杭打ち領域
３６が設けられている。ワード線ＷＬの各々と平行して
１本の低抵抗線が配置され、ワード線ＷＬが対応する低
抵抗線とワード線杭打ち領域３６に形成されたコンタク
トホール３８を介して接続されている。図１２では、４
本の低抵抗線ＬＲＬのみが代表的に示されている。この
ように、ワード線ＷＬの長さが長い場合はワード線ＷＬ
が低抵抗線ＬＲＬによって杭打ちされるのが通常であ
る。
例５では図５と異なり、２列おきにワード線杭打ち領域
３６が設けられている。ワード線ＷＬの各々と平行して
１本の低抵抗線が配置され、ワード線ＷＬが対応する低
抵抗線とワード線杭打ち領域３６に形成されたコンタク
トホール３８を介して接続されている。図１２では、４
本の低抵抗線ＬＲＬのみが代表的に示されている。この
ように、ワード線ＷＬの長さが長い場合はワード線ＷＬ
が低抵抗線ＬＲＬによって杭打ちされるのが通常であ
る。
【００６３】また、各ワード線杭打ち領域３６には１本
のプリチャージ電位供給線ＰＲＬｃが配置され、交差す
るすべてのプリチャージ電位供給線ＰＲＬ１，ＰＲＬ２
とコンタクトホール４０を介して接続されている。した
がって、プリチャージ電位Ｖｐｃはワード線と交差して
配置された複数のプリチャージ電位供給線ＰＲＬｃから
ワード線に沿って配置された複数のプリチャージ電位供
給線ＰＲＬ１，ＰＲＬ２を介して複数の副ビット線ＳＢ
Ｌ１１，／ＳＢＬ１１〜ＳＢＬ４１，／ＳＢＬ４１およ
びＳＢＬ１２，／ＳＢＬ１２〜ＳＢＬ４２，／ＳＢＬ４
２にそれぞれ供給される。
のプリチャージ電位供給線ＰＲＬｃが配置され、交差す
るすべてのプリチャージ電位供給線ＰＲＬ１，ＰＲＬ２
とコンタクトホール４０を介して接続されている。した
がって、プリチャージ電位Ｖｐｃはワード線と交差して
配置された複数のプリチャージ電位供給線ＰＲＬｃから
ワード線に沿って配置された複数のプリチャージ電位供
給線ＰＲＬ１，ＰＲＬ２を介して複数の副ビット線ＳＢ
Ｌ１１，／ＳＢＬ１１〜ＳＢＬ４１，／ＳＢＬ４１およ
びＳＢＬ１２，／ＳＢＬ１２〜ＳＢＬ４２，／ＳＢＬ４
２にそれぞれ供給される。
【００６４】上記のようにこの実施例５によれば、所定
間隔おきに配置された複数のプリチャージ電位供給線Ｐ
ＲＬｃからプリチャージ電位供給線ＰＲＬ１，ＰＲＬ２
にプリチャージ電位Ｖｐｃが供給されるため、プリチャ
ージ電位供給線ＰＲＬ１の長さが長い場合であってもプ
リチャージ電位Ｖｐｃが副ビット線対ＳＢＬ１１，／Ｓ
ＢＬ１１〜ＳＢＬ４１，／ＳＢＬ４１，およびＳＢＬ１
２，／ＳＢＬ１２〜ＳＢＬ４２，／ＳＢＬ４２に確実に
供給される。したがって、データの読出速度はさらに速
くなる。しかもプリチャージ電位供給線ＰＲＬｃがワー
ド線杭打ち領域３６内に配置されているため、プリチャ
ージ電位供給線ＰＣＬｃを追加することによってチップ
面積が増大することはない。
間隔おきに配置された複数のプリチャージ電位供給線Ｐ
ＲＬｃからプリチャージ電位供給線ＰＲＬ１，ＰＲＬ２
にプリチャージ電位Ｖｐｃが供給されるため、プリチャ
ージ電位供給線ＰＲＬ１の長さが長い場合であってもプ
リチャージ電位Ｖｐｃが副ビット線対ＳＢＬ１１，／Ｓ
ＢＬ１１〜ＳＢＬ４１，／ＳＢＬ４１，およびＳＢＬ１
２，／ＳＢＬ１２〜ＳＢＬ４２，／ＳＢＬ４２に確実に
供給される。したがって、データの読出速度はさらに速
くなる。しかもプリチャージ電位供給線ＰＲＬｃがワー
ド線杭打ち領域３６内に配置されているため、プリチャ
ージ電位供給線ＰＣＬｃを追加することによってチップ
面積が増大することはない。
【００６５】［実施例６］図１４は、この発明の実施例
６によるＤＲＡＭにおけるメモリセルアレイの一部構成
を示す平面図である。図１４を参照して、この実施例６
では上記実施例４と同様に、拡散領域からなるプリチャ
ージ電位供給線ＰＲＬ１の上にストレージノードと同じ
層のプリチャージ電位供給線ＰＲＬ１ａが形成されてい
る。また、上記実施例５と同様に、各ワード線杭打ち領
域３６内に１本のプリチャージ電位供給線ＰＲＬｃが配
置されている。すべてのプリチャージ電位供給線ＰＲＬ
ｃは、交差するすべてのプリチャージ電位供給線ＰＲＬ
１ａにコンタクトホール４２を介して接続されている。
したがって、プリチャージ電位Ｖｐｃはプリチャージ電
位供給線ＰＲＬｃからプリチャージ電位供給線ＰＲＬ１
ａおよびＰＲＬ１を介して副ビット線対に供給される。
６によるＤＲＡＭにおけるメモリセルアレイの一部構成
を示す平面図である。図１４を参照して、この実施例６
では上記実施例４と同様に、拡散領域からなるプリチャ
ージ電位供給線ＰＲＬ１の上にストレージノードと同じ
層のプリチャージ電位供給線ＰＲＬ１ａが形成されてい
る。また、上記実施例５と同様に、各ワード線杭打ち領
域３６内に１本のプリチャージ電位供給線ＰＲＬｃが配
置されている。すべてのプリチャージ電位供給線ＰＲＬ
ｃは、交差するすべてのプリチャージ電位供給線ＰＲＬ
１ａにコンタクトホール４２を介して接続されている。
したがって、プリチャージ電位Ｖｐｃはプリチャージ電
位供給線ＰＲＬｃからプリチャージ電位供給線ＰＲＬ１
ａおよびＰＲＬ１を介して副ビット線対に供給される。
【００６６】この実施例６によれば、プリチャージ電位
供給線ＰＲＬｃからプリチャージ電位供給線ＰＲＬ１ａ
およびＰＲＬ１を介して副ビット線対にプリチャージ電
位が供給され、かつ拡散領域からなるプリチャージ電位
供給線ＰＲＬ１はプリチャージ電位供給線ＰＲＬ１ａに
よって杭打ちされているため、いずれの副ビット線対も
高速かつ確実に所定のプリチャージ電位までプリチャー
ジされる。また、プリチャージ電位供給線ＰＲＬｃをプ
リチャージ電位供給線ＰＲＬ１ａに接続するためのコン
タクトホール４２を形成すればよいため、上記実施例５
のようにプリチャージ電位供給線ＰＲＬｃをプリチャー
ジ電位供給線ＰＲＬ１に接続するためのコンタクトホー
ル４０を形成する場合に比べて、製造プロセスが簡略化
される。
供給線ＰＲＬｃからプリチャージ電位供給線ＰＲＬ１ａ
およびＰＲＬ１を介して副ビット線対にプリチャージ電
位が供給され、かつ拡散領域からなるプリチャージ電位
供給線ＰＲＬ１はプリチャージ電位供給線ＰＲＬ１ａに
よって杭打ちされているため、いずれの副ビット線対も
高速かつ確実に所定のプリチャージ電位までプリチャー
ジされる。また、プリチャージ電位供給線ＰＲＬｃをプ
リチャージ電位供給線ＰＲＬ１ａに接続するためのコン
タクトホール４２を形成すればよいため、上記実施例５
のようにプリチャージ電位供給線ＰＲＬｃをプリチャー
ジ電位供給線ＰＲＬ１に接続するためのコンタクトホー
ル４０を形成する場合に比べて、製造プロセスが簡略化
される。
【００６７】［実施例７］図１５は、この発明の実施例
７によるＤＲＡＭにおけるメモリセルアレイの一部構成
を示す回路図である。この実施例７は、２ウェイ（ＷＡ
Ｙ）の分割ワード線構成にこの発明を適用したものであ
る。図１５を参照してこの実施例７では、上記実施例５
のワード線杭打ち領域３６に代わるサブデコード領域４
４内にプリチャージ電位供給線ＰＲＬｃが配置されてい
る。
７によるＤＲＡＭにおけるメモリセルアレイの一部構成
を示す回路図である。この実施例７は、２ウェイ（ＷＡ
Ｙ）の分割ワード線構成にこの発明を適用したものであ
る。図１５を参照してこの実施例７では、上記実施例５
のワード線杭打ち領域３６に代わるサブデコード領域４
４内にプリチャージ電位供給線ＰＲＬｃが配置されてい
る。
【００６８】この実施例７のメモリセルアレイは２列ご
とに分割され、その２列おきにサブデコード領域４４が
設けられている。ワード線は２列ごとに分割され、すべ
ての列を縦断して配置されていない。すなわち、２本の
副ビット線ＳＢＬ１１およびＳＢＬ２１と交差して偶数
本の副ワード線が配置されている。これと同様に、他の
２本の副ビット線／ＳＢＬ１１および／ＳＢＬ２１、／
ＳＢＬ１２および／ＳＢＬ２２、ＳＢＬ１２およびＳＢ
Ｌ２２、ＳＢＬ３１およびＳＢＬ４１、／ＳＢＬ３１お
よび／ＳＢＬ４１、／ＳＢＬ３２および／ＳＢＬ４２、
ならびにＳＢＬ３２およびＳＢＬ４２と交差して偶数本
の副ワード線がそれぞれ配置されている。図１５では、
副ビット線ＳＢＬ１２およびＳＢＬ２２と交差する２本
の副ワード線ＳＷＬ１およびＳＷＬ２のみが代表的に示
されている。また、副ワード線の半数の主ワード線ＭＷ
Ｌが副ワード線に沿って配置されている。図１５では、
１本の主ワード線ＭＢＬのみが代表的に示されている。
したがって図１５では、１本の主ワード線ＭＷＬに対応
して４本の副ワード線ＳＷＬ１，ＳＷＬ２が配置されて
いる。
とに分割され、その２列おきにサブデコード領域４４が
設けられている。ワード線は２列ごとに分割され、すべ
ての列を縦断して配置されていない。すなわち、２本の
副ビット線ＳＢＬ１１およびＳＢＬ２１と交差して偶数
本の副ワード線が配置されている。これと同様に、他の
２本の副ビット線／ＳＢＬ１１および／ＳＢＬ２１、／
ＳＢＬ１２および／ＳＢＬ２２、ＳＢＬ１２およびＳＢ
Ｌ２２、ＳＢＬ３１およびＳＢＬ４１、／ＳＢＬ３１お
よび／ＳＢＬ４１、／ＳＢＬ３２および／ＳＢＬ４２、
ならびにＳＢＬ３２およびＳＢＬ４２と交差して偶数本
の副ワード線がそれぞれ配置されている。図１５では、
副ビット線ＳＢＬ１２およびＳＢＬ２２と交差する２本
の副ワード線ＳＷＬ１およびＳＷＬ２のみが代表的に示
されている。また、副ワード線の半数の主ワード線ＭＷ
Ｌが副ワード線に沿って配置されている。図１５では、
１本の主ワード線ＭＢＬのみが代表的に示されている。
したがって図１５では、１本の主ワード線ＭＷＬに対応
して４本の副ワード線ＳＷＬ１，ＳＷＬ２が配置されて
いる。
【００６９】また、各サブデコード領域４４には２本の
サブデコード線ＳＤＬ１およびＳＤＬ２が配置されてい
る。また、２本の副ワード線に対応して１つのサブデコ
ーダが配置されている。図１５では、２つのサブデコー
ダ４６のみが代表的に示されている。このサブデコーダ
４６は、サブデコード線ＳＤＬ１およびＳＤＬ２上のサ
ブデコード信号ＳＤＬ１およびＳＤＬ２に応答して２本
の副ワード線ＳＷＬ１およびＳＷＬ２のうち１本を活性
化する。
サブデコード線ＳＤＬ１およびＳＤＬ２が配置されてい
る。また、２本の副ワード線に対応して１つのサブデコ
ーダが配置されている。図１５では、２つのサブデコー
ダ４６のみが代表的に示されている。このサブデコーダ
４６は、サブデコード線ＳＤＬ１およびＳＤＬ２上のサ
ブデコード信号ＳＤＬ１およびＳＤＬ２に応答して２本
の副ワード線ＳＷＬ１およびＳＷＬ２のうち１本を活性
化する。
【００７０】図１６は、このサブデコーダ４６の具体的
構成を示す回路図である。図１６を参照して、サブデコ
ーダ４６は、主ワード線ＭＷＬおよびサブデコード線Ｓ
ＤＬ１と接続される２つの入力ノードを有するＡＮＤゲ
ート４６１と、その主ワード線ＭＢＬおよびサブデコー
ド線ＳＤＬ２と接続される２つの入力ノードを有するＡ
ＮＤゲート４６２とを備える。ＡＮＤゲート４６１の出
力ノードは副ワード線ＳＷＬ１に接続され、ＡＮＤゲー
ト４６２の出力ノードは副ワード線ＳＷＬ２に接続され
る。
構成を示す回路図である。図１６を参照して、サブデコ
ーダ４６は、主ワード線ＭＷＬおよびサブデコード線Ｓ
ＤＬ１と接続される２つの入力ノードを有するＡＮＤゲ
ート４６１と、その主ワード線ＭＢＬおよびサブデコー
ド線ＳＤＬ２と接続される２つの入力ノードを有するＡ
ＮＤゲート４６２とを備える。ＡＮＤゲート４６１の出
力ノードは副ワード線ＳＷＬ１に接続され、ＡＮＤゲー
ト４６２の出力ノードは副ワード線ＳＷＬ２に接続され
る。
【００７１】したがって、たとえば主ワード線ＭＷＬの
電位が立上がりかつサブデコード信号ＳＤ１が立上がる
と、対応する１つの行に配置されたすべての副ワード線
ＳＷＬ１の電位が立上がる。また、主ワード線ＭＷＬの
電位が立上がりかつサブデコード信号ＳＤ２が立上がる
と、対応する１つの行に配置されたすべての副ワード線
ＳＷＬ２の電位が立上がる。
電位が立上がりかつサブデコード信号ＳＤ１が立上がる
と、対応する１つの行に配置されたすべての副ワード線
ＳＷＬ１の電位が立上がる。また、主ワード線ＭＷＬの
電位が立上がりかつサブデコード信号ＳＤ２が立上がる
と、対応する１つの行に配置されたすべての副ワード線
ＳＷＬ２の電位が立上がる。
【００７２】この実施例７によれば、サブデコード線Ｓ
ＤＬ１およびＳＤＬ２を配置するためのサブデコード領
域４４内にプリチャージ電位供給線ＰＲＬｃが配置され
ているため、プリチャージ電位供給線ＰＲＬｃを追加す
ることによってチップ面積が増大することはない。しか
も、プリチャージ電位Ｖｐｃはこれらのプリチャージ電
位供給線ＰＲＬｃからプリチャージ電位供給線ＰＲＬ
１，ＰＲＬ２を介してすべての副ビット線対に供給され
るため、副ビット線対は高速かつ確実に所定のプリチャ
ージ電位までプリチャージされる。そのため、データの
読出速度はさらに速くなる。
ＤＬ１およびＳＤＬ２を配置するためのサブデコード領
域４４内にプリチャージ電位供給線ＰＲＬｃが配置され
ているため、プリチャージ電位供給線ＰＲＬｃを追加す
ることによってチップ面積が増大することはない。しか
も、プリチャージ電位Ｖｐｃはこれらのプリチャージ電
位供給線ＰＲＬｃからプリチャージ電位供給線ＰＲＬ
１，ＰＲＬ２を介してすべての副ビット線対に供給され
るため、副ビット線対は高速かつ確実に所定のプリチャ
ージ電位までプリチャージされる。そのため、データの
読出速度はさらに速くなる。
【００７３】［他の実施例］以上、この発明の実施例を
詳述したが、この発明の範囲は上述した実施例によって
限定されるものではない。たとえば上述した実施例では
各副ビット線対の間に２つのプリチャージトランジスタ
のみが接続されているが、これに加えて各副ビット線対
の間にイコライズトランジスタが接続されていてもよ
い。また、上述した実施例では副ビット線対がいわゆる
オープンビット線構造を有しているが、いわゆる折返し
ビット線構造を有していてもよい。その他、主ビット線
対、副ビット線対、プリチャージトランジスタなどの数
は特に限定されるものではないなど、この発明はその主
旨を逸脱しない範囲内で当業者の知識に基づき種々の改
良、修正、変形などを加えた態様で実施し得るものであ
る。
詳述したが、この発明の範囲は上述した実施例によって
限定されるものではない。たとえば上述した実施例では
各副ビット線対の間に２つのプリチャージトランジスタ
のみが接続されているが、これに加えて各副ビット線対
の間にイコライズトランジスタが接続されていてもよ
い。また、上述した実施例では副ビット線対がいわゆる
オープンビット線構造を有しているが、いわゆる折返し
ビット線構造を有していてもよい。その他、主ビット線
対、副ビット線対、プリチャージトランジスタなどの数
は特に限定されるものではないなど、この発明はその主
旨を逸脱しない範囲内で当業者の知識に基づき種々の改
良、修正、変形などを加えた態様で実施し得るものであ
る。
【００７４】
【発明の効果】請求項１に係る半導体記憶装置によれ
ば、副ビット線が直接プリチャージされるため、データ
の読出時間が短縮される。
ば、副ビット線が直接プリチャージされるため、データ
の読出時間が短縮される。
【００７５】請求項２に係る半導体記憶装置によれば、
オープンビット線構造を有する副ビット線対の各々が独
立して直接プリチャージされため、副ビット線対の電位
は高速かつ確実に所定のプリチャージ電位に到達する。
したがって、正確なデータがメモリセルから読出される
とともに、データの読出時間が短縮される。
オープンビット線構造を有する副ビット線対の各々が独
立して直接プリチャージされため、副ビット線対の電位
は高速かつ確実に所定のプリチャージ電位に到達する。
したがって、正確なデータがメモリセルから読出される
とともに、データの読出時間が短縮される。
【００７６】請求項３に係る半導体記憶装置によれば、
上記請求項２の効果に加えて、非選択の副ビット線対は
他の副ビット線対が選択されている間プリチャージされ
続けるため、その非選択の副ビット線対が選択されると
直ちにその副ビット線対にデータが読出され得る。
上記請求項２の効果に加えて、非選択の副ビット線対は
他の副ビット線対が選択されている間プリチャージされ
続けるため、その非選択の副ビット線対が選択されると
直ちにその副ビット線対にデータが読出され得る。
【００７７】請求項４に係る半導体記憶装置によれば、
上記請求項２または請求項３の効果に加えて、副ビット
線対だけでなく主ビット線対も直接プリチャージされる
ため、主ビット線対および副ビット線対全体の電位はさ
らに高速に所定のプリチャージ電位に到達する。
上記請求項２または請求項３の効果に加えて、副ビット
線対だけでなく主ビット線対も直接プリチャージされる
ため、主ビット線対および副ビット線対全体の電位はさ
らに高速に所定のプリチャージ電位に到達する。
【００７８】請求項５に係る半導体記憶装置によれば、
上記請求項２〜請求項４の効果に加えて、主ビット線対
の電位が互いに等しくされるため、主ビット線対および
副ビット線対全体は所定のプリチャージ電位までより確
実にプリチャージされる。
上記請求項２〜請求項４の効果に加えて、主ビット線対
の電位が互いに等しくされるため、主ビット線対および
副ビット線対全体は所定のプリチャージ電位までより確
実にプリチャージされる。
【００７９】請求項６に係る半導体記憶装置によれば、
各副ビット線に対応して１つのプリチャージトランジス
タが設けられ、第１のプリチャージ電位供給線からそれ
らのプリチャージトランジスタを介して副ビット線に所
定のプリチャージ電位が供給されるため、すべての副ビ
ット線は高速にプリチャージされる。したがって、デー
タの読出時間が短縮される。
各副ビット線に対応して１つのプリチャージトランジス
タが設けられ、第１のプリチャージ電位供給線からそれ
らのプリチャージトランジスタを介して副ビット線に所
定のプリチャージ電位が供給されるため、すべての副ビ
ット線は高速にプリチャージされる。したがって、デー
タの読出時間が短縮される。
【００８０】請求項７に係る半導体記憶装置によれば、
上記請求項６の効果に加えて、第２のプリチャージ電位
供給線から第１のプリチャージ電位供給線を介してすべ
ての副ビット線にプリチャージ電位が供給されるため、
いずれの副ビット線にも所定のプリチャージ電位が確実
に供給される。したがって、メモリセルから正確なデー
タが読出され得る。
上記請求項６の効果に加えて、第２のプリチャージ電位
供給線から第１のプリチャージ電位供給線を介してすべ
ての副ビット線にプリチャージ電位が供給されるため、
いずれの副ビット線にも所定のプリチャージ電位が確実
に供給される。したがって、メモリセルから正確なデー
タが読出され得る。
【００８１】請求項８に係る半導体記憶装置によれば、
上記請求項６の効果に加えて、プリチャージトランジス
タがメモリセルのアクセストランジスタとほぼ同じ構造
を有しているため、プリチャージトランジスタを設ける
ことによってチップ面積が増大することはない。
上記請求項６の効果に加えて、プリチャージトランジス
タがメモリセルのアクセストランジスタとほぼ同じ構造
を有しているため、プリチャージトランジスタを設ける
ことによってチップ面積が増大することはない。
【００８２】請求項９に係る半導体記憶装置によれば、
上記請求項８の効果に加えて、第１のプリチャージ電位
供給線が第１および第２のプリチャージ制御線の間の拡
散領域から構成されているため、第１のプリチャージ電
位供給線を設けることによってチップ面積が増大するこ
とがない。
上記請求項８の効果に加えて、第１のプリチャージ電位
供給線が第１および第２のプリチャージ制御線の間の拡
散領域から構成されているため、第１のプリチャージ電
位供給線を設けることによってチップ面積が増大するこ
とがない。
【００８３】請求項１０に係る半導体記憶装置によれ
ば、上記請求項９の効果に加えて、第１のプリチャージ
電位供給線が第３のプリチャージ電位供給線によって杭
打ちされているため、いずれの副ビット線にも所定のプ
リチャージ電位が確実に供給される。
ば、上記請求項９の効果に加えて、第１のプリチャージ
電位供給線が第３のプリチャージ電位供給線によって杭
打ちされているため、いずれの副ビット線にも所定のプ
リチャージ電位が確実に供給される。
【００８４】請求項１１に係る半導体記憶装置によれ
ば、上記請求項１０の効果に加えて、第４のプリチャー
ジ電位供給線から第３および第１のプリチャージ電位供
給線を介してすべての副ビット線にプリチャージ電位が
供給されるため、いずれの副ビット線にも所定のプリチ
ャージ電位が確実に供給される。
ば、上記請求項１０の効果に加えて、第４のプリチャー
ジ電位供給線から第３および第１のプリチャージ電位供
給線を介してすべての副ビット線にプリチャージ電位が
供給されるため、いずれの副ビット線にも所定のプリチ
ャージ電位が確実に供給される。
【図１】 この発明の実施例１によるＤＲＡＭの全体構
成を示すブロック図である。
成を示すブロック図である。
【図２】 図１に示されたメモリセルアレイの一部構成
を示す回路図である。
を示す回路図である。
【図３】 図２に示された１つのメモリセルの構成を示
す回路図である。
す回路図である。
【図４】 図２に示されたＤＲＡＭの読出動作を示すタ
イミングチャートである。
イミングチャートである。
【図５】 この発明の実施例２によるＤＲＡＭにおける
メモリセルアレイの一部構成を示す回路図である。
メモリセルアレイの一部構成を示す回路図である。
【図６】 この発明の実施例３によるＤＲＡＭにおける
メモリセルアレイの一部構成を示す平面図である。
メモリセルアレイの一部構成を示す平面図である。
【図７】 図６中のＡ−Ａ線に沿った断面図である。
【図８】 図６に示されたメモリセルアレイに対応する
配線図である。
配線図である。
【図９】 この発明の実施例４によるＤＲＡＭにおける
メモリセルアレイの一部構成を示す平面図である。
メモリセルアレイの一部構成を示す平面図である。
【図１０】 図９中のＢ−Ｂ線に沿った断面図である。
【図１１】 図９および図１０に示された２本のプリチ
ャージ電位供給線を示す等価回路である。
ャージ電位供給線を示す等価回路である。
【図１２】 この発明の実施例５によるＤＲＡＭにおけ
るメモリセルアレイの一部構成を示す回路図である。
るメモリセルアレイの一部構成を示す回路図である。
【図１３】 図１２に示されたメモリセルアレイの一部
を示す平面図である。
を示す平面図である。
【図１４】 この発明の実施例６によるＤＲＡＭにおけ
るメモリセルアレイの一部構成を示す平面図である。
るメモリセルアレイの一部構成を示す平面図である。
【図１５】 この発明の実施例７によるＤＲＡＭにおけ
るメモリセルアレイの一部構成を示す回路図である。
るメモリセルアレイの一部構成を示す回路図である。
【図１６】 図１５に示された１つのサブデコーダの具
体的構成を示す回路図である。
体的構成を示す回路図である。
１０ 半導体基板、１１ メモリセルアレイ、１４ 入
出力回路、１５ センスアンプ列、２０ プリチャージ
電位発生器、２２，２８，３４，３８，４０，４２ コ
ンタクトホール、２４，２６ ソース／ドレイン領域、
３０ ストレージノード、３２ セルプレート電極、３
６ ワード線杭打ち領域、４４ サブデコード領域、Ｍ
ＢＬ１，／ＭＢＬ１〜ＭＢＬ４，／ＭＢＬ４ 主ビット
線対、ＳＢＬ１１，／ＳＢＬ１１〜ＳＢＬ４１，／ＳＢ
Ｌ４１，ＳＢＬ１２，／ＳＢＬ１２〜ＳＢＬ４２，／Ｓ
ＢＬ４２ 副ビット線対、Ｑｓ１１〜Ｑｓ４１，／Ｑｓ
１１〜／Ｑｓ４１，Ｑｓ１２〜Ｑｓ４２，／Ｑｓ１２〜
／Ｑｓ４２ 選択トランジスタ、Ｑｐ１１〜Ｑｐ４１，
／Ｑｐ１１〜／Ｑｐ４１，Ｑｐ１２〜Ｑｐ４２，／Ｑｐ
１２〜／Ｑｐ４２ 副ビット線用プリチャージトランジ
スタ、ＷＬ ワード線、ＭＣ メモリセル、ＰＲＬ０〜
ＰＲＬ２，ＰＲＬ１ａ，ＰＲＬｃ プリチャージ電位供
給線、ＰＣＬ１，／ＰＣＬ１，ＰＣＬ２，／ＰＣＬ２
プリチャージ制御線、Ｑｅ１〜Ｑｅ４ イコライズトラ
ンジスタ、Ｂ１，Ｂ２ メモリセルブロック、Ｑｍ ア
クセストランジスタ、Ｃｓ セルキャパシタ、Ｑｐ１〜
Ｑｐ４，／Ｑｐ１〜／Ｑｐ４ 主ビット線用プリチャー
ジトランジスタ。
出力回路、１５ センスアンプ列、２０ プリチャージ
電位発生器、２２，２８，３４，３８，４０，４２ コ
ンタクトホール、２４，２６ ソース／ドレイン領域、
３０ ストレージノード、３２ セルプレート電極、３
６ ワード線杭打ち領域、４４ サブデコード領域、Ｍ
ＢＬ１，／ＭＢＬ１〜ＭＢＬ４，／ＭＢＬ４ 主ビット
線対、ＳＢＬ１１，／ＳＢＬ１１〜ＳＢＬ４１，／ＳＢ
Ｌ４１，ＳＢＬ１２，／ＳＢＬ１２〜ＳＢＬ４２，／Ｓ
ＢＬ４２ 副ビット線対、Ｑｓ１１〜Ｑｓ４１，／Ｑｓ
１１〜／Ｑｓ４１，Ｑｓ１２〜Ｑｓ４２，／Ｑｓ１２〜
／Ｑｓ４２ 選択トランジスタ、Ｑｐ１１〜Ｑｐ４１，
／Ｑｐ１１〜／Ｑｐ４１，Ｑｐ１２〜Ｑｐ４２，／Ｑｐ
１２〜／Ｑｐ４２ 副ビット線用プリチャージトランジ
スタ、ＷＬ ワード線、ＭＣ メモリセル、ＰＲＬ０〜
ＰＲＬ２，ＰＲＬ１ａ，ＰＲＬｃ プリチャージ電位供
給線、ＰＣＬ１，／ＰＣＬ１，ＰＣＬ２，／ＰＣＬ２
プリチャージ制御線、Ｑｅ１〜Ｑｅ４ イコライズトラ
ンジスタ、Ｂ１，Ｂ２ メモリセルブロック、Ｑｍ ア
クセストランジスタ、Ｃｓ セルキャパシタ、Ｑｐ１〜
Ｑｐ４，／Ｑｐ１〜／Ｑｐ４ 主ビット線用プリチャー
ジトランジスタ。
Claims (11)
- 【請求項１】 主ビット線対と、 前記主ビット線対に沿って配置された複数の副ビット線
対と、 前記複数の副ビット線対に対応して設けられ、各々が前
記主ビット線対と対応する副ビット線対との間に接続さ
れかつ所定の選択信号に応答して導通状態となる複数の
選択トランジスタ対と、 前記複数の副ビット線対と交差して配置された複数のワ
ード線と、 前記複数の副ビット線対の一方および他方副ビット線と
前記複数のワード線との交点に対応して設けられ、各々
が対応する副ビット線と対応するワード線とに接続され
た複数のメモリセルと、 前記複数の副ビット線対を所定のプリチャージ電位にプ
リチャージするプリチャージ手段とを備えた半導体記憶
装置。 - 【請求項２】 主ビット線対と、 前記主ビット線対に対応して設けられた複数の副ビット
線対とを備え、 前記複数の副ビット線対の一方および他方副ビット線が
前記主ビット線対に沿って一直線に配置され、 前記複数の副ビット線対に対応して設けられ、各々が前
記主ビット線対と対応する副ビット線対との間に接続さ
れかつ所定の選択信号に応答して導通状態となる複数の
選択トランジスタ対と、 前記複数の副ビット線対の一方および他方副ビット線と
交差して配置された複数のワード線と、 前記複数の副ビット線対の一方および他方副ビット線と
前記複数のワード線との交点に対応して設けられ、各々
が対応する副ビット線と対応するワード線とに接続され
た複数のメモリセルと、 前記複数の副ビット線対に対応して設けられ、各々が対
応する副ビット線対を所定のプリチャージ電位にプリチ
ャージする複数の第１のプリチャージ手段とをさらに備
えた半導体記憶装置。 - 【請求項３】 前記複数の選択トランジスタ対のうち１
つの選択トランジスタ対が導通状態にありかつその他の
選択トランジスタ対が非導通状態にある間、その他の選
択トランジスタ対に対応する副ビット線対をプリチャー
ジし続けるように、その対応する副ビット線対に対応す
るプリチャージ手段を制御する制御手段をさらに備えた
ことを特徴とする請求項２に記載の半導体記憶装置。 - 【請求項４】 前記主ビット線対を所定のプリチャージ
電位にプリチャージする第２のプリチャージ手段をさら
に備えたことを特徴とする請求項２または請求項３に記
載の半導体記憶装置。 - 【請求項５】 前記主ビット線対の一方および他方主ビ
ット線の電位を互いに等しくするイコライズ手段をさら
に備えたことを特徴とする請求項２から請求項４のいず
れかに記載の半導体記憶装置。 - 【請求項６】 半導体基板と、 前記半導体基板上に行方向に配置された複数メモリセル
ブロックと、 前記半導体基板上に前記複数のメモリセルブロックを縦
断して配置された複数の主ビット線対と、 所定のプリチャージ電位を発生するプリチャージ電位発
生手段とを備え、 前記複数のメモリセルブロックの各々は、 前記複数の主ビット線対に対応して設けられた複数の副
ビット線対を備え、 前記複数のメモリセルブロックの各々における前記複数
の副ビット線対の各々の一方および他方副ビット線が対
応する主ビット線対に沿って一直線に配置され、 前記複数のメモリセルブロックの各々はさらに、 前記複数の副ビット線対に対応して設けられかつ所定の
ブロック選択信号に応答して導通状態となり、各々が対
応する主ビット線対と対応する副ビット線対との間に接
続された複数の選択トランジスタ対と、 前記複数の副ビット線対の一方および他方副ビット線と
交差して配置された複数のワード線と、 前記複数の副ビット線の一方および他方副ビット線と前
記複数のワード線との交点に対応して設けられ、各々が
対応する副ビット線と対応するワード線とに接続された
複数のメモリセルと、 前記複数の副ビット線対の一方および他方副ビット線の
間に前記複数のワード線に沿って配置され、前記プリチ
ャージ電位発生手段からプリチャージ電位が供給される
第１のプリチャージ電位供給線と、 前記第１のプリチャージ電位供給線とその一方側に配置
されたワード線との間に前記複数のワード線に沿って配
置された第１のプリチャージ制御線と、 前記第１のプリチャージ電位供給線とその他方側に配置
されたワード線との間に前記複数のワード線に沿って配
置された第２のプリチャージ制御線と、 前記複数の副ビット線対の一方副ビット線に対応して設
けられ、各々が対応する一方副ビット線と前記第１のプ
リチャージ電位供給線との間に接続されかつ前記第１の
プリチャージ制御線に接続された制御電極を有する複数
の第１のプリチャージトランジスタと、 前記複数の副ビット線対の他方副ビット線に対応して設
けられ、各々が対応する他方副ビット線と前記第１のプ
リチャージ電位供給線との間に接続されかつ前記第２の
プリチャージ制御線に接続された制御電極を有する複数
の第２のプリチャージトランジスタとを含む、半導体記
憶装置。 - 【請求項７】 前記半導体基板上に前記複数のメモリセ
ルブロックにおける複数の第１のプリチャージ電位供給
線と交差して配置されかつ前記複数の第１のプリチャー
ジ電位供給線と接続された複数の第２のプリチャージ電
位供給線をさらに備え、 前記プリチャージ電位発生手段からのプリチャージ電位
は、前記複数の第２のプリチャージ電位供給線を介して
前記複数の第１のプリチャージ電位供給線に供給される
ことを特徴とする請求項６に記載の半導体記憶装置。 - 【請求項８】 前記複数のメモリセルの各々は、 対応するワード線からなるゲート電極、対応する副ビッ
ト線に接続されかつ前記半導体基板に形成された一方ソ
ース／ドレイン領域、および前記半導体基板に形成され
た他方ソース／ドレイン領域を有するアクセストランジ
スタと、 前記アクセストランジスタの他方ソース／ドレイン領域
に接続されたストレージノード電極を有するセルキャパ
シタとを含み、 前記複数の第１のプリチャージトランジスタの各々は、
前記第１のプリチャージ制御線からなるゲート電極、対
応する一方副ビット線に接続されかつ前記半導体基板に
形成された一方ソース／ドレイン領域、および前記第１
のプリチャージ電位供給線に接続されかつ前記半導体基
板に形成された他方ソース／ドレイン領域を有し、 前記複数の第２のプリチャージトランジスタの各々は、
前記第２のプリチャージ制御線からなるゲート電極、対
応する他方副ビット線に接続されかつ前記半導体基板に
形成された一方ソース／ドレイン領域、および前記第１
のプリチャージ電位供給線に接続されかつ前記半導体基
板に形成された他方ソース／ドレイン領域を有すること
を特徴とする請求項６に記載の半導体記憶装置。 - 【請求項９】 前記第１のプリチャージ電位供給手段
は、前記複数の第１および第２のプリチャージトランジ
スタの他方ソース／ドレイン領域が共通にされた１つの
拡散領域からなることを特徴とする請求項８に記載の半
導体記憶装置。 - 【請求項１０】 前記複数のメモリセルブロックの各々
はさらに、 前記第１のプリチャージ電位供給線をなす拡散領域上に
絶縁膜を介在して形成されかつその絶縁膜に所定間隔ご
とに形成された複数のコンタクトホールを介して前記拡
散領域と接続された第３のプリチャージ電位供給線を含
むことを特徴とする請求項９に記載の半導体記憶装置。 - 【請求項１１】 前記半導体基板上に前記複数のメモリ
セルブロックにおける複数の第３のプリチャージ電位供
給線と交差して配置されかつ前記複数の第３のプリチャ
ージ電位供給線と接続された複数の第４のプリチャージ
電位供給線をさらに備え、 前記プリチャージ電位発生手段からのプリチャージ電位
は、前記複数の第４のプリチャージ電位供給線を介して
前記複数の第３のプリチャージ電位供給線に供給される
ことを特徴とする請求項１０に記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6312064A JPH08167290A (ja) | 1994-12-15 | 1994-12-15 | 半導体記憶装置 |
| US08/517,029 US5652726A (en) | 1994-12-15 | 1995-08-18 | Semiconductor memory device having hierarchical bit line structure employing improved bit line precharging system |
| CNB951177559A CN1144227C (zh) | 1994-12-15 | 1995-10-09 | 有用改进位线预充电系统的分层位线结构的半导体存储器 |
| KR1019950048334A KR0175708B1 (ko) | 1994-12-15 | 1995-12-11 | 개량된 비트선 프리차지 방식을 채용한 계층비트선 구조를 가지는 반도체기억장치 |
| US08/841,139 US5848012A (en) | 1994-12-15 | 1997-04-24 | Semiconductor memory device having hierarchical bit line structure employing improved bit line precharging system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6312064A JPH08167290A (ja) | 1994-12-15 | 1994-12-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167290A true JPH08167290A (ja) | 1996-06-25 |
Family
ID=18024800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6312064A Withdrawn JPH08167290A (ja) | 1994-12-15 | 1994-12-15 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5652726A (ja) |
| JP (1) | JPH08167290A (ja) |
| KR (1) | KR0175708B1 (ja) |
| CN (1) | CN1144227C (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163299A (ja) * | 1997-09-29 | 1999-06-18 | Siemens Ag | 半導体メモリ |
| US6166406A (en) * | 1998-04-08 | 2000-12-26 | Oki Electric Industry Co., Ltd. | Precharge circuit and semiconductor storage device |
| US7495965B2 (en) | 2006-05-17 | 2009-02-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2012123878A (ja) * | 2010-12-09 | 2012-06-28 | Elpida Memory Inc | 半導体装置及びその制御方法 |
| JP2012252731A (ja) * | 2011-05-31 | 2012-12-20 | Renesas Electronics Corp | 半導体装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08167290A (ja) * | 1994-12-15 | 1996-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5914906A (en) | 1995-12-20 | 1999-06-22 | International Business Machines Corporation | Field programmable memory array |
| KR100224769B1 (ko) * | 1995-12-29 | 1999-10-15 | 김영환 | 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치 |
| US5995403A (en) * | 1996-03-29 | 1999-11-30 | Nec Corporation | DRAM having memory cells each using one transfer gate and one capacitor to store plural bit data |
| KR100256053B1 (ko) * | 1997-11-20 | 2000-05-01 | 윤종용 | 트리플 웰 구조를 갖는 반도체 메모리 장치의 레이 아웃 |
| US6058065A (en) * | 1998-05-21 | 2000-05-02 | International Business Machines Corporation | Memory in a data processing system having improved performance and method therefor |
| DE19836736C1 (de) * | 1998-08-13 | 1999-12-30 | Siemens Ag | Kombinierte Vorlade- und Homogenisierschaltung |
| US5995415A (en) * | 1998-09-23 | 1999-11-30 | Advanced Micro Devices, Inc. | Simultaneous operation flash memory device with a flexible bank partition architecture |
| JP2004199813A (ja) * | 2002-12-19 | 2004-07-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| KR100568544B1 (ko) * | 2004-09-20 | 2006-04-07 | 삼성전자주식회사 | 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및반도체 메모리 장치의 동작 방법 |
| DE102007012902B3 (de) * | 2007-03-19 | 2008-07-10 | Qimonda Ag | Kopplungsoptimierte Anschlusskonfiguration von Signalleitungen und Verstärkern |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60234296A (ja) * | 1984-05-07 | 1985-11-20 | Hitachi Ltd | 半導体記憶装置 |
| JPS63228496A (ja) * | 1987-03-17 | 1988-09-22 | Fujitsu Ltd | メモリ回路 |
| JP2720158B2 (ja) * | 1988-01-22 | 1998-02-25 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH02246087A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 半導体記憶装置ならびにその冗長方式及びレイアウト方式 |
| US5291450A (en) * | 1990-11-28 | 1994-03-01 | Matsushita Electric Industrial Co., Ltd. | Read circuit of dynamic random access memory |
| JP2775552B2 (ja) * | 1991-12-26 | 1998-07-16 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH05250875A (ja) * | 1992-02-27 | 1993-09-28 | Nec Corp | 半導体記憶装置 |
| JPH07114792A (ja) * | 1993-10-19 | 1995-05-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07111083A (ja) * | 1993-08-20 | 1995-04-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3672946B2 (ja) * | 1993-11-30 | 2005-07-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JPH08167290A (ja) * | 1994-12-15 | 1996-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2643896B2 (ja) * | 1995-02-23 | 1997-08-20 | 日本電気株式会社 | 半導体メモリ |
-
1994
- 1994-12-15 JP JP6312064A patent/JPH08167290A/ja not_active Withdrawn
-
1995
- 1995-08-18 US US08/517,029 patent/US5652726A/en not_active Expired - Lifetime
- 1995-10-09 CN CNB951177559A patent/CN1144227C/zh not_active Expired - Fee Related
- 1995-12-11 KR KR1019950048334A patent/KR0175708B1/ko not_active IP Right Cessation
-
1997
- 1997-04-24 US US08/841,139 patent/US5848012A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163299A (ja) * | 1997-09-29 | 1999-06-18 | Siemens Ag | 半導体メモリ |
| US6166406A (en) * | 1998-04-08 | 2000-12-26 | Oki Electric Industry Co., Ltd. | Precharge circuit and semiconductor storage device |
| US7495965B2 (en) | 2006-05-17 | 2009-02-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2012123878A (ja) * | 2010-12-09 | 2012-06-28 | Elpida Memory Inc | 半導体装置及びその制御方法 |
| JP2012252731A (ja) * | 2011-05-31 | 2012-12-20 | Renesas Electronics Corp | 半導体装置 |
| US9001591B2 (en) | 2011-05-31 | 2015-04-07 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5652726A (en) | 1997-07-29 |
| KR0175708B1 (ko) | 1999-04-15 |
| KR960025723A (ko) | 1996-07-20 |
| CN1144227C (zh) | 2004-03-31 |
| CN1143251A (zh) | 1997-02-19 |
| US5848012A (en) | 1998-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5602793A (en) | Semiconductor memory device having power line arranged in a meshed shape | |
| US6804164B2 (en) | Low-power consumption semiconductor memory device | |
| US5991188A (en) | Non-volatile ferroelectric memory with section plate line drivers and method for accessing the same | |
| KR20050015293A (ko) | 반도체 메모리장치의 메모리 셀 억세스 회로 | |
| US5062077A (en) | Dynamic type semiconductor memory device | |
| JPH07111083A (ja) | 半導体記憶装置 | |
| JPH08167290A (ja) | 半導体記憶装置 | |
| GB2320377A (en) | A nonvolatile ferroelectric memory device | |
| EP0185451B1 (en) | Semiconductor memory device with sense amplifiers | |
| US4872142A (en) | Semiconductor memory device with improved bit line arrangement | |
| US5732033A (en) | Method and circuit for rapidly equilibrating paired digit lines of a memory device during testing | |
| KR100718898B1 (ko) | 반도체 기억 장치 및 그 정보 독출 방법 | |
| KR960009946B1 (ko) | 반도체 메모리 디바이스 | |
| US6002625A (en) | Cell array and sense amplifier structure exhibiting improved noise characteristic and reduced size | |
| JP3626510B2 (ja) | 半導体記憶装置 | |
| JP2000150820A (ja) | 半導体記憶装置 | |
| JP3487753B2 (ja) | 半導体記憶装置 | |
| TW202301347A (zh) | 用於鐵電記憶體胞元操作之設備、系統及方法 | |
| KR960009948B1 (ko) | 랜덤 액세스 메모리 | |
| KR100604710B1 (ko) | 플레이트 라인 세그먼트를 가진 집적 메모리 | |
| US6879510B2 (en) | Nonvolatile ferroelectric memory device and method for operating the same | |
| KR100447222B1 (ko) | 강유전체 메모리 및 그의 구동방법 | |
| KR0173935B1 (ko) | 저전력 소모 반도체 메모리 장치 | |
| JPH06243690A (ja) | 半導体メモリ | |
| KR100255515B1 (ko) | 강유전체 메모리 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |