KR20050015293A - 반도체 메모리장치의 메모리 셀 억세스 회로 - Google Patents

반도체 메모리장치의 메모리 셀 억세스 회로

Info

Publication number
KR20050015293A
KR20050015293A KR1020030054056A KR20030054056A KR20050015293A KR 20050015293 A KR20050015293 A KR 20050015293A KR 1020030054056 A KR1020030054056 A KR 1020030054056A KR 20030054056 A KR20030054056 A KR 20030054056A KR 20050015293 A KR20050015293 A KR 20050015293A
Authority
KR
South Korea
Prior art keywords
setup signal
state setup
memory cells
test mode
mode circuit
Prior art date
Application number
KR1020030054056A
Other languages
English (en)
Inventor
민병준
전병길
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030054056A priority Critical patent/KR20050015293A/ko
Publication of KR20050015293A publication Critical patent/KR20050015293A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 강유전체 메모리장치에서 테스트 데이터를 라이트 시 비트라인들에 직접 동일한 데이터를 인가하는 반도체 메모리장치의 메모리 셀 억세스회로에 관한 것이다.
강유전 반도체 메모리에서 메모리 셀 구조에 관계없이 모든 셀에 동일한 데이터를 라이트하여 정확한 테스트가 이루어질 수 있도록 하기 위한 본 발명의 반도체 메모리장치는, 상기 다수의 메모리 셀들에 테스트 데이터를 라이트할 시 하이상태 셋업신호(HSS) 또는 로우상태 셋업신호(LSS)를 발생하는 테스트모드회로와, 상기 테스트 모드회로로부터 출력된 하이상태 셋업신호(HSS)와 로우상태 셋업신호(LSS)에 대응하여 상기 다수의 메모리 셀들의 비트라인으로 데이터를 각각 인가하는 복수의 테스트 데이터 입력부를 포함한다.

Description

반도체 메모리장치의 메모리 셀 억세스회로{MEMORY CELL ACCESS CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리장치의 메모리 셀 억세스회로에 관한 것으로, 특히 강유전체 메모리장치에서 테스트 데이터를 라이트 시 비트라인들에 직접 동일한 데이터를 인가하는 반도체 메모리장치의 메모리 셀 억세스회로에 관한 것이다.
일반적으로 반도체 메모리장치는 DRAM(dynamic RAM), SRAM(static RAM), 플래시 메모리(flash memory) 등과 자기 디스크(magnetic disc)에 이르는 다양한 메모리 장치들을 조합해서 수행되었다. 바꾸어 말하면, 지금까지는, 단일 메모리를 사용하여 어떤 시스템(예컨대, 개인용 컴퓨터 시스템)의 모든 메모리 공간을 지원한다는 것은 대단히 어려운 일이었다.
특히, 반도체 메모리 분야에서는 고밀도(high density), 고속 기입/독출, 억세스 시간(access time), 저소비전력(low power consumption)을 만족시키는 장치의 개발이 오래 전부터 요청되어 왔는데, 종래의 제품들의 연장선상에서는 반드시 어떤 제약이 존재하였다.
종래의 문제점들을 근본적이고 통일되게 해결할 가능성을 지닌 반도체 메모리 기술이 바로 강유전체 메모리 기술이다("A New Memory Technology Is About to Hit The Market", Electronics, pp. 32, Feb. 4, 1988. : "An Experimental 512-bit Nonvolatile Memory with Ferroelectric Storage Cell", IEEE Journal of Solid-State Circuits, vol. 23, No. 5, pp. 1171∼1175, Oct. 1988.)
잘 알려져 있는 바와 같이, 강유전 물질(ferroelectric material)은 자발 분극 특성(spontaneous polarization charateristic)을 갖고 있다. 상기 자발 분극의 방향은 전계(electric field)의 방향에 따라서 제어된다. 대표적인 강유전 물질로서는 ABO3형 페로부스카이트 결정을 들 수 있다. 예컨대, PbZrO3 분자에서, 그것의 중앙에 위치하는 금속 원자 즉, 지르코늄(Zr)은 인가된 전계의 방향에 따라 2 개의 안정점들을 가지며, 변위(變位)된 후에 전계를 제거하더라도 안정점에 위치하게 된다. 그 결과, 강유전 물질의 전계와 분극도(degree of polarization)는 히스테리시스(hysterisis) 특성을 보인다.
이와 같은 강유전 물질의 히스테리시스 특성을 이용한 반도체 메모리 장치들 중의 하나가 강유전체 램(이하, 'FRAM'이라 함) 장치이다. FRAM(Ferroelectric Random Access Memory)장치는 쌍 안정점들의 분극도들을 2진 데이터에 대응시키므로 비휘발성 저장 특성을 가지며, 아주 빠른 분극 반전 속도(nano second 이하)를 이용해서 고속 기입 및 독출을 행한다.
전형적인 FRAM의 메모리 셀은 1트랜지스터/1커패시터 및 2트랜지스터/2커패시터의 셀 구조를 갖는다. 1트랜지스터/1커패시터의 강유전체 메모리 셀은 하나의 전하 전달 트랜지스터(charge transfer transistor)(TF)와 강유전체 커패시터(CF) 만을 구비하므로 대용량화가 가능하다. FRAM의 메모리 셀에서, 커패시터(CF)의 두 전극들 사이에는 강유전 물질이 삽입되어 있다. 전하 전달 트랜지스터(TF)는 강유전체 커패시터(CF)의 다른 전극과 비트 라인(BL) 사이에 접속된다. 상기 전달 트랜지스터(TF)의 게이트는 워드 라인(WL)에 접속된다.
마이크로컨트롤러(microcontroller) 또는 ASIC(application-specific integrated circuit) 등에 온-칩(on-chip)의 비휘발성 메모리를 집적하는 것은 시스템 설계자의 희망 중 상당히 큰 부분을 차지한다. EEPROM(electrically erasable and programmable read only memory)이나 플래시 메모리의 제조 공정은 마이크로컨트롤러나 ASIC의 그것과 차이가 크고, DRAM이나 SRAM을 이용하면 버퍼가 필요한 점 등의 어려운 부분이 많다. 하지만, FRAM의 트랜지스터 층은 일반적인 CMOS 공정으로 제조되기 때문에 다른 메모리들에 비해 집적화에 유리하다.
FRAM의 독출/기입은 위에서 기술한 바와 같은 분극 반전(polarization reversion)에 의해 수행된다. 따라서, FRAM의 동작 속도는 분극 반전 시간에 의해 결정된다. 강유전체 커패시터의 분극 반전 속도는 커패시터의 면적, 강유전체 박막의 두께, 인가 전압 등에 따라서 결정되나, 통상 ns 단위이다. 이는 μs 단위의 독출/기입 시간을 갖는 EEPROM이나 플래시 메모리와 비교할 때 휠씬 빠른 속도로 동작 가능함을 의미한다.
다음에는 FRAM의 기입 및 독출 동작에 대해 상세히 설명한다. FRAM 장치는 기입 및 독출 동작들의 초기에, 셀에 저장된 데이터의 감지(sensing)가 수행된다. 이 구간 동안에는, 먼저, 선택된 비트 라인 (BL) 상에는 0V의 전압(또는 Vss)이 인가된다. 이어, 선택된 워드 라인 (WL)에 의해 전하 전달 트랜지스터(TF)가 '온'되어서 비트 라인(BL) 상의 0V의 전압이 강유전체 커패시터(CF)의 한 전극에 인가되고, 상기 커패시터(CF)의 다른 전극에는 소정의 폭을 갖는 Vcc 레벨의 펄스가 인가된다. 이때, 상기 커패시터 (CF)에 논리적 '1'의 데이터가 저장되어 있다면, 상기 커패시터(CF)로부터 비트 라인(BL) 상으로 dQ 만큼의 전하가 전달되어서 비트 라인(BL)의 전압이 상승한다. 반면, 상기 커패시터(CF)에 논리적 '0'의 데이터가 저장되어 있다면, 비트 라인(BL)의 전압이 변화하지 않는다. 다음, 잘 알려진 감지 회로에 의해 비트 라인(BL)의 전압은 소정의 기준 전압(REF)과 비교된다. 이때, 비트 라인(BL)의 전압이 상기 기준 전압 (REF)보다 높으면 상기 감지 회로에 의해 비트 라인 (BL)의 전압은 동작 전압 레벨(즉, Vcc 레벨)까지 상승하는 반면에, 비트 라인(BL)의 전압이 상기 기준 전압(REF)보다 낮으면 상기 감지 회로에 의해 비트 라인(BL)의 전압은 다시 0V로 강하한다.
위와 같은 데이터 감지가 완료된 후, 실질적인 데이터의 라이트 및 리드가 수행된다. 먼저, 실질적인 데이터 라이트가 이루어지는 구간에서는, 데이터 라인 상에 Vcc 레벨의 전압(논리적 '1') 또는 0V의 전압(논리적 '0')이 인가된다. 이어, 잘 알려진 열 디코더에 의해 상기 데이터 라인 상의 전압이 대응하는 비트 라인(BL) 상으로 전달된다. 그로부터 소정의 시간 후에, 강유전체 커패시터(CF)로 펄스가 인가된다. 이때, 강유전체 커패시터(CF)의 분극도는 이동되어 셀에는 논리적 '1' 또는 논리적 '0'의 데이터가 기입된다.
다음, 실질적인 독출이 이루어지는 구간에서는, 데이터 감지에 따른 비트 라인 (BL) 상의 데이터가 외부로 그대로 출력된다. 이 동작 동안에도, 논리적 '1'의 데이터(Qr)를 저장하고 있는 셀에 대한 감지 동작이 한 번 수행되면 강유전체 커패시터(CF)에 저장된 데이터는 논리적 '0'의 데이터(-Qr)로 변경되어 버린다. 따라서, 독출 동작이 완료되기 전에, 감지 동작이 수행된 강유전체 커패시터 (CF)로 다시 소정의 폭을 갖는 Vcc 레벨의 펄스를 한 번 더 인가한다. 이로써, 독출된 커패시터의 분극도(-Qr)는 점 B의 분극도(Qr)로 복원된다.
이러한 FRAM장치는 강유전체 물질을 커패시터 유전체로 사용하는 메모리 소자이기 때문에 강유전체의 분극상태에 따라 "1" 또는 "0"를 구분하는 FRAM소자에서 강유전체 물질은 각각의 분극상태에 따라 외부환경 변화에 각기 다른 영향을 받는다. 따라서 보다 정확한 FRAM소자 셀의 테스트를 위해서는 모든 메모리 셀에 동일한 데이터를 저장한 후 테스트를 수행하여야 한다. 기존의 1트랜지스터/1커패시터 및 2트랜지스터/2커패시터 메모리 셀 구조에서 모든 셀을 동일한 상태로 만들기 위해서는 모든 셀에 동일한 데이터를 라이트하여야 한다.
도 1은 종래의 1트랜지스터/1커패시터 메모리 셀 구조를 갖는 강유전체 메모리장치의 블록구성도이다.
메모리 셀 어레이(10), 로우디코더(row decoder)(12), 기준전압 발생기(14), 컬럼디코더(16), 센스앰프 구동부(18), 다수의 센스앰프(20), 다수의 데이터 입력버퍼(22), 다수의 라이트 드라이버(24)를 구비하고 있다. 상기 도면에는 도시되어 있지 않으나, FRAM 장치는 각 비트 라인들이 소정의 프리챠지 전압으로 설정되도록 하는 잘 알려진 비트 라인 프리챠지 회로(bit line precharge circuit)를 더 구비하고 있다.
도 2는 도 1의 메모리 셀 어레이(10)의 상세구성도이다.
도 2에 도시된 바와 같이, 행들과 열들을 규정하는 기판 상의 메모리 셀 어레이(10)에서는 대응하는 행들을 따라서 m개의 워드 라인들 (WL1)∼(WLm) 및 m 개의 플레이트 라인들 (PL1)∼(PLm)이 각각 신장한다. 또, 대응하는 열들을 따라서 n 개의 비트 라인들 (BL1)∼(BLn)이 신장한다. m개의 워드 라인들 (WL1)∼(WLm)과 n 개의 비트 라인들 (BL1)∼(BLn)이 교차하는 점들에는 m×n 개의 강유전체 메모리 셀들이 매트릭스 형태로 형성된다.
각 메모리 셀은 하나의 전하 전달 트랜지스터(Tij)(여기서, i=1∼m, j=1∼n)와 강유전체 커패시터(Cij)로 구성된다. 커패시터(Cij)의 두 전극들 사이에는 강유전 물질이 삽입되어 있다. 전하 전달 트랜지스터(Tij)의 전류 통로(current path) 즉, 드레인-소오스 채널(drain-source channel)은 대응하는 강유전체 커패시터(Cij)의 한 전극과 대응하는 비트 라인(BLj) 사이에 접속된다. 상기 전하전달 트랜지스터 (Tij)의 게이트는 대응하는 워드 라인(WLm)에 접속된다. 상기 강유전체 커패시터(Cij)의 다른 전극은 대응하는 플레이트 라인(PLm)에 접속된다. 구체적인 예를 들면, 메모리 셀(MC11)에서, 전하 전달 트랜지스터(T11)의 전류 통로는 강유전체 커패시터(C11)의 한 전극과 비트 라인(BL1) 사이에 접속되고, 그것의 게이트는 워드 라인(WL1)에 접속된다. 또한, 상기 강유전체 커패시터(C11)의 다른 전극은 대응하는 플레이트 라인 (PL1에 접속된다. 그리고 비트라인 프리차지 트랜지스터(NT1~NTn)는 게이트가 비트라인 프리차지라인(BLPR)에 접속되고, 드레인과 소스 채널은 비트라인(BL1~BLn)과 접지에 각각 연결되어 프리차지 하도록 구성되어 있다.
워드 라인들(WL1∼(WLm)은 로우디코더 회로(12)에 접속되고, 각 비트 라인들(BL1(BLn)의 한 끝은 센스앰프(20)에 접속된다. 센스앰프(20)는 도시된 바와 같이 센스앰프 구동부(18)로부터의 센스앰프 인에이블신호(SAEN) 그리고 기준전압 발생기(14)에 연결된 기준 레벨 공급 라인(21)들과 접속되며, n 개로 구성된다.
데이터 입력버퍼(22) 및 라이트 드라이버(24)는 잘 알려져 있는 것들이므로 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3은 일반적인 1트랜지스터/1커패시터 셀 구조를 갖는 강유전체 메모리의 라이트 동작 타이밍도이다.
도 3을 참조하여 라이트 동작을 설명하면, 기입 사이클의 초기에, 비트 라인 프리챠지 회로(도시되지 않음)로부터 도3의 프리차지신호(BLPR)신호가 엔모오스 트랜지스터(NT1~NTn)의 게이트로 각각 인가되면 비트라인(BL1~BLn) 상으로 Vss 레벨 또는 0V의 프리챠지 전압이 인가된다. 라이트 드라이버(22)에는 도 3과 같은 라이트 인에이블신호(WEN)가 인가되고, 어드레스(ADD)가 로우디코더(12)와 컬럼디코더(16)로 인가되어 워드라인(WLm)이 메모리 셀 어레이(10)로 인가되고, 비트라인(BLn)을 선택하기 위한 도 3의 데이터 패스스위치신호(YSW)가 센스앰프(20)로 인가된다. 이때 센스앰프 구동부(18)에서는 도 3의 센스앰프 인에이블신호(SAEN)를 발생하여 센스앰프(20)로 인가하면 센스앰프(20)는 라이트 드라이버(24)를 통해 입력되는 데이터를 감지 증폭하여 도 3과 같은 비트라인 데이터(B/L DATA)를 비트라인(BLn)으로 인가한다. 그러면 비트라인(BLn)을 통해 입력된 데이터는 메모리 셀 어레이(10)에 라이트 된다.
그런데 도 2와 같은 종래의 FRAM은 1트랜지스터/1커패시터를 갖는 메모리 셀구조에서 모든 셀에 동일한 정보를 저장하기 위해서는 각각의 메모리 셀을 선택하여 '0' 또는 '1'의 데이터를 라이트하여 하므로 각각의 셀을 선택하는데 따른 테스트 시간 및 단위 회로의 동작에 필요한 동작전류의 소모가 야기된다.
도 4는 종래의 2트랜지스터/2커패시터 메모리 셀 구조를 갖는 강유전체 메모리장치의 블록구성도이다.
메모리 셀 어레이(40)와, 로우디코더(row decoder)(42), 컬럼디코더(46), 센스앰프 구동부(48), 다수의 센스앰프(50), 다수의 데이터 입력버퍼(52), 다수의 라이트 드라이버(54)를 구비하고 있다.
도 5는 도 4의 메모리 셀 어레이(40)의 상세구성도이다.
도 5에 도시된 바와 같이, 행들과 열들을 규정하는 기판 상의 메모리 셀 어레이(40)에서는 대응하는 행들을 따라서 m개의 워드 라인들(WL1)∼(WLm) 및 m 개의 플레이트 라인들(PL1)∼(PLm)이 각각 신장한다. 또, 대응하는 열들을 따라서 n 개의 비트 라인쌍들 (BL1∼BLn, BL1b~BLnb)이 신장한다. m개의 워드 라인들(WL1)∼(WLm)과 n 개의 비트 라인쌍들(BL1∼BLn, BL1b~BLnb)이 교차하는 점들에는 2m×2n 개의 강유전체 메모리 셀들이 매트릭스 형태로 형성된다.
각 메모리 셀은 한 쌍의 전하 전달 트랜지스터(TAij, TBij)(여기서, i=1∼m, j=1∼n)와 강유전체 커패시터(CAij, CAij)로 구성된다. 커패시터(CAij, CAij)의 두 전극들 사이에는 강유전 물질이 삽입되어 있다. 한 쌍의 전하 전달 트랜지스터(TAij, TBij)의 전류 통로(current path) 즉, 드레인-소오스 채널(drain-source channel)은 대응하는 강유전체 커패시터(CAij, CBij)의 한 전극과 대응하는 비트 라인쌍(BLj, BLjb) 사이에 접속된다. 상기 전달 트랜지스터 (TAij, TBij)의 게이트는 대응하는 워드 라인(WLi)에 접속된다. 상기 강유전체 커패시터(CAij, CBij)의 다른 전극은 대응하는 플레이트 라인(PLi)에 접속된다. 구체적인 예를 들면, 메모리 셀(MC11)에서, 전하 전달 트랜지스터(TAij, TBij)의 전류 통로는 강유전체 커패시터(CAij, CBij의 한 전극과 비트 라인쌍(BL1, BL1b) 사이에 접속되고, 그것의 게이트는 워드 라인(WL1)에 접속된다. 또한, 상기 강유전체 커패시터(CA11, CB11)의 다른 전극은 대응하는 플레이트 라인(PL1)에 접속된다. 그리고 비트라인 프리차지 트랜지스터(TC1~TCn, TD1~TDn)는 게이트가 비트라인 프리차지라인(BLPR)에 접속되고, 드레인과 소스 채널은 비트라인 쌍(BL1~BLn, BL1b~BLnb)과 접지에 각각 연결되어 프리차지하도록 구성되어 있다.
워드 라인들(WL1)∼(WLm)은 로우디코더 회로(42)에 접속되고, 각 비트 라인들(BL1∼BLn, BL1b~BLnb)의 한 끝은 센스앰프(50)에 각각 접속된다. 센스앰프(50)는 도시된 바와 같이 센스앰프 구동부(48)로부터의 센스앰프 인에이블신호(SAEN)가 인가되어 구동된다.
데이터 입력버퍼(52) 및 라이트 드라이버(54)는 잘 알려져 있는 것들이므로 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6은 일반적인 2트랜지스터/2커패시터 셀 구조를 갖는 강유전체 메모리의 라이트 동작 타이밍도이다.
도 6을 참조하여 라이트 동작을 설명하면, 기입 사이클의 초기에, 비트 라인 프리챠지 회로(도시되지 않음)로부터 도 6의 프리차지신호(BLPR)가 엔모오스 트랜지스터(TC1~TCn, TD1~TDn)의 게이트로 각각 인가되면 비트라인(BL1~BLn, BL1b~BLnb) 상으로 Vss 레벨 또는 0V의 프리차지 전압이 인가된다. 라이트 드라이버(54)에는 도 6과 같은 라이트 인에이블신호(WEB)가 인가되고, 어드레스(ADD)가 로우디코더(12)와 컬럼디코더(16)로 인가되어 워드라인(WLm)이 메모리 셀 어레이(40)로 인가되고, 비트라인쌍(BLn, BLnb)을 선택하기 위한 도 6의 데이터 패스스위치신호(YSW)가 센스앰프(50)로 인가된다. 이때 센스앰프 구동부(48)에서는 도 6의 센스앰프 인에이블신호(SAEN)를 발생하여 센스앰프(50)로 인가하면 센스앰프(50)는 라이트 드라이버(54)를 통해 입력되는 데이터를 감지 증폭하여 도 6과 같은 비트라인 데이터(B/L DATA)를 비트라인(BLn, BLnb)으로 인가한다. 그러면 비트라인(BLn, BLnb)을 통해 입력된 데이터는 메모리 셀 어레이(40)에 라이트 된다.
그러나 상기와 같은 종래의 2트랜지스터/2커패시터 셀 구조를 갖는 강유전체 메모리는 외부로부터 주어진 데이터에 대한 비트라인(BL)과 비트라인바(BLb)를 통해 서로 상보적인 데이터를 저장하는 구조를 갖기 때문에 모든 셀에 동일한 정보를 저장하는 것이 불가능하다. 즉, 데이터 '1'을 입력하면 비트라인(BL)에 연결된 메인 셀(Main Cell)에는 데이터 '1'이 저장되고, 레퍼런스 셀(Reference Cell)에는 데이터 '0'이 저장되므로 모든 셀에 동일한 데이터를 입력할 수 없기 때문에 강유전체 메모리를 테스트할 경우 각기 다른 정보가 쓰여진 메모리 셀들은 서로 다른 영향을 받기 때문에 정확한 테스트가 이루어지지 않는 문제가 있었다.
따라서 본 발명의 목적은 상기와 같은 문제를 해결하기 위해 강유전 반도체 메모리에서 메모리 셀 구조에 관계없이 모든 셀에 동일한 데이터를 라이트하여 정확한 테스트가 이루어질 수 있는 메모리 셀 억세스방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 다수의 메모리 셀들을 갖는 반도체 메모리장치는, 상기 다수의 메모리 셀들에 테스트 데이터를 라이트할 시 하이상태 셋업신호(HSS) 또는 로우상태 셋업신호(LSS)를 발생하는 테스트모드회로와, 상기 테스트 모드회로로부터 출력된 하이상태 셋업신호(HSS)와 로우상태 셋업신호(LSS)에 대응하여 상기 다수의 메모리 셀들의 비트라인으로 동일 데이터를 각각 인가하는 복수의 테스트 데이터 입력부를 포함함을 특징으로 한다.
상기 테스트 데이터 입력부는 상기 테스트모드회로로부터 하이상태 셋업신호(HSS)를 발생할 시 상기 다수의 메모리 셀들의 비트라인으로 '하이' 데이터를 인가함을 특징으로 한다.
상기 테스트 데이터 입력부는 상기 테스트모드회로로부터 로우상태 셋업신호(LSS)를 발생할 시 상기 다수의 메모리 셀들의 비트라인으로 '로우' 데이터를 인가함을 특징으로 한다.
상기 테스트 데이터 입력부는, 상기 다수의 메모리 셀들에 연결된 비트라인과 전원전압 Vcc 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 하이상태 셋업신호(HSS)에 의해 구동되어 '하이' 데이터를 상기 다수의 비트라인으로 인가하는 복수의 트랜지스터를 포함함을 특징으로 한다.
상기 테스트 데이터 입력부는, 상기 다수의 메모리 셀들에 연결된 비트라인과 접지전압 Vss 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 로우상태 셋업신호(LSS)에 의해 구동되어 '로우' 데이터를 상기 다수의 비트라인으로 인가하는 복수의 트랜지스터를 포함함을 특징으로 한다.
상기 테스트 데이터 입력부는, 상기 다수의 메모리 셀들에 연결된 비트라인과 전원전압 Vcc 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 하이상태 셋업신호(HSS)에 의해 구동되어 '하이' 데이터를 상기 다수의 비트라인으로 인가하는 복수의 트랜지스터(TA1~TAn)와, 상기 다수의 메모리 셀들에 연결된 비트라인과 접지전압 Vss 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 로우상태 셋업신호(LSS)에 의해 구동되어 '로우' 데이터를 상기 다수의 비트라인으로 인가하는 복수의 트랜지스터(TB1~TBn)를 포함함을 특징으로 한다.
상기 하이상태 셋업신호(HSS)와 상기 로우상태 셋업신호(LSS)는, 상기 메모리 셀에 테스트 데이터를 라이트할 시 컬럼디코더, 센스앰프 구동부, 라이트 드라이버, 데이터 입력버퍼를 디세이블시킴을 특징으로 한다.
상기 테스트 데이터 입력부는, 상기 다수의 메모리 셀들에 각각 연결된 한 쌍의 비트라인 사이에 연결된 제1 및 제2 엔모오스 트랜지스터와, 상기 제1 및 제2 엔모오스 트랜지스터 간의 연결노드에 전원전압 Vcc이 연결되고, 상기 제1 및 제2 엔모오스 트랜지스터의 게이트에 상기 테스트 모드회로로부터 발생된 하이상태 셋업신호(HSS)가 인가됨을 특징으로 한다.
상기 테스트 데이터 입력부는, 상기 다수의 메모리 셀들에 각각 연결된 한 쌍의 비트라인 사이에 연결된 제3 및 제4 엔모오스 트랜지스터와, 상기 제3 및 제4 엔모오스 트랜지스터 간의 연결노드에 전원전압 Vss가 연결되고, 상기 제3 및 제4 엔모오스 트랜지스터의 게이트에 상기 테스트 모드회로로부터 발생된 로우상태 셋업신호(LSS)가 인가됨을 특징으로 한다.
상기 테스트 데이터 입력부는, 상기 다수의 메모리 셀들에 각각 연결된 한 쌍의 비트라인 사이에 연결된 제1 및 제2 엔모오스 트랜지스터와, 상기 제1 및 제2 엔모오스 트랜지스터 간의 연결노드에 전원전압 Vcc이 연결되고, 상기 제1 및 제2 엔모오스 트랜지스터의 게이트에 상기 테스트 모드회로로부터 발생된 하이상태 셋업신호(HSS)가 인가되며, 상기 다수의 메모리 셀들에 각각 연결된 한 쌍의 비트라인 사이에 연결된 제3 및 제4 엔모오스 트랜지스터와, 상기 제3 및 제4 엔모오스 트랜지스터 간의 연결노드에 전원전압 Vss가 연결되고, 상기 제3 및 제4 엔모오스 트랜지스터의 게이트에 상기 테스트 모드회로로부터 발생된 로우상태 셋업신호(LSS)가 인가됨을 특징으로 하는 한다.
상기 목적을 달성하기 위한 본 발명에 따른 각각 2개의 트랜지스터와 커패시터로 이루어진 메인셀과 레퍼런스 셀 구조를 갖는 다수의 메모리 셀들을 갖는 반도체 메모리장치는, 상기 다수의 메모리 셀들에 테스트 데이터를 라이트할 시 하이상태 셋업신호(HSS) 또는 로우상태 셋업신호(LSS)를 발생하는 테스트모드회로와, 상기 테스트 모드회로로부터 출력된 하이상태 셋업신호(HSS)와 로우상태 셋업신호(LSS)에 대응하여 상기 다수의 메모리 셀들의 비트라인 쌍으로 데이터를 각각 인가하는 복수의 테스트 데이터 입력부를 포함함을 특징으로 한다.
상기 테스트 데이터 입력부는 상기 테스트모드회로로부터 하이상태 셋업신호(HSS)를 발생할 시 상기 다수의 메모리 셀들의 비트라인 쌍으로 '하이' 데이터를 인가하는 것을 특징으로 한다.
상기 테스트 데이터 입력부는 상기 테스트모드회로로부터 로우상태 셋업신호(LSS)를 발생할 시 상기 다수의 메모리 셀들의 비트라인 쌍으로 '로우' 데이터를 인가하는 것을 특징으로 한다.
상기 테스트 데이터 입력부는, 상기 다수의 메모리 셀들에 연결된 비트라인과 전원전압 Vcc 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 하이상태 셋업신호(HSS)에 의해 구동되어 '하이' 데이터를 상기 다수의 비트라인 쌍으로 각각 인가하는 복수의 트랜지스터를 각각 포함하는 것이 바람직하다.
상기 테스트 데이터 입력부는, 상기 다수의 메모리 셀들에 연결된 비트라인과 접지전압 Vss 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 로우상태 셋업신호(LSS)에 의해 구동되어 '로우' 데이터를 상기 다수의 비트라인 쌍으로 인가하는 복수의 트랜지스터를 포함하는 것이 바람직하다.
상기 테스트 데이터 입력부는,상기 다수의 메모리 셀들에 연결된 비트라인과 전원전압 Vcc 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 하이상태 셋업신호(HSS)에 의해 구동되어 '하이' 데이터를 상기 다수의 비트라인 쌍으로 인가하는 2개의 트랜지스터들과, 상기 다수의 메모리 셀들에 연결된 비트라인과 접지전압 Vss 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 로우상태 셋업신호(LSS)에 의해 구동되어 '로우' 데이터를 상기 다수의 비트라인 쌍으로 인가하는 2개의 엔모오스 트랜지스터들을 각각 포함하는 것이 바람직하다.
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 7은 본 발명의 실시 예에 따른 1트랜지스터/1커패시터 메모리 셀 구조를 갖는 강유전체 메모리장치의 블록구성도이다
메모리 셀 어레이(60)와, 로우디코더(row decoder)(62), 기준전압 발생기(64), 컬럼디코더(66), 센스앰프 구동부(68), 다수의 센스앰프(70), 테스트모드회로(72), 다수의 테스트 데이터 입력부(74), 다수의 데이터 입력버퍼(76), 다수의 라이트 드라이버(78)를 구비하고 있다.
도 8은 도 7의 메모리 셀 어레이(60) 및 다수의 테스트 데이터 입력부(74)의 상세구성도이다.
도 8에 도시된 바와 같이, 행들과 열들을 규정하는 기판 상의 메모리 셀 어레이(60)에서는 대응하는 행들을 따라서 m개의 워드 라인들(WL1)∼(WLm) 및 m 개의 플레이트 라인들(PL1)∼(PLm)이 각각 신장한다. 또, 대응하는 열들을 따라서 n 개의 비트 라인들(BL1)∼(BLn)이 신장한다. m개의 워드 라인들(WL1)∼(WLm)과 n 개의 비트 라인들(BL1)∼(BLn)이 교차하는 점들에는 m×n 개의 강유전체 메모리 셀들이 매트릭스 형태로 형성된다.
각 메모리 셀은 하나의 전하 전달 트랜지스터(Tij)(여기서, i=1∼m, j=1∼n)와 강유전체 커패시터(Cij)로 구성된다. 커패시터(Cij)의 두 전극들 사이에는 강유전 물질이 삽입되어 있다. 전하 전달 트랜지스터(Tij)의 전류 통로(current path) 즉, 드레인-소오스 채널(drain-source channel)은 대응하는 강유전체 커패시터(Cij)의 한 전극과 대응하는 비트 라인(BLj) 사이에 접속된다. 상기 전달 트랜지스터 (Tij)의 게이트는 대응하는 워드 라인(WLm)에 접속된다. 상기 강유전체 커패시터(Cij)의 다른 전극은 대응하는 플레이트 라인(PLm)에 접속된다. 구체적인 예를 들면, 메모리 셀(MC11)에서, 전하 전달 트랜지스터(T11)의 전류 통로는 강유전체 커패시터(C11)의 한 전극과 비트 라인(BL1) 사이에 접속되고, 그것의 게이트는 워드 라인(WL1)에 접속된다. 또한, 상기 강유전체 커패시터(C11)의 다른 전극은 대응하는 플레이트 라인 (PL1)에 접속된다. 그리고 비트라인들(BL1~BLn)과 Vcc전압간에 다수의 엔모오스 트랜지스터(TA1~TAn)의 드레인-소오스 채널이 연결되고, 상기 다수의 엔모오스 트랜지스터(TA1~TAn)의 게이트에 상기 테스트 모드회로(72)로부터 출력된 하이상태 셋업신호(HSS:High State Setup)가 연결되며, 비트라인들(BL1~BLn)과 Vss전압간에 다수의 엔모오스 트랜지스터(TB1~TBn)의 드레인-소오스 채널이 연결되고, 상기 다수의 엔모오스 트랜지스터(TB1~TBn)의 게이트에 상기 테스트 모드회로(72)로부터 출력된 로우상태 셋업신호(LSS:Low State Setup)가 연결된다.
워드 라인들(WL1)∼(WLm)은 로우디코더 회로(62)에 접속되고, 각 비트 라인들(BL1)∼(BLn)의 한 끝은 센스앰프(70)에 접속된다. 센스앰프(70)는 도시된 바와 같이 센스앰프 구동부(68)로부터의 센스앰프 인에이블신호(SAEN) 그리고 기준전압 발생기(64)에 연결된 기준 레벨 공급 라인(65)들과 접속되며, n 개로 구성된다.
테스트모드회로(SSTM: Single State Test Mode)(72)는 테스트 데이터 라이트 시 하이상태 셋업신호(HSS) 또는 로우상태 셋업신호(LSS)를 생성하여 출력한다. 테스트 데이터 입력부(74)는 다수의 엔모오스 트랜지스터(TA1~TAn) 및 다수의 엔모오스 트랜지스터(TB1~TBn)로 구성되어 상기 하이상태 셋업신호(HSS)신호와 상기 로우상태 셋업신호(LSS)에 의해 다수의 비트라인(BL1~BLn)에 '1' 또는 '0' 데이터를 직접 입력한다.
데이터 입력버퍼(22) 및 라이트 드라이버(24)는 잘 알려져 있는 것들이므로 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9 및 도 10은 본 발명의 일 실시 에에 따른 1트랜지스터/1커패시터 셀 구조를 갖는 강유전체 메모리의 라이트 동작 타이밍도이다.
도 9와 같은 어드레스신호(ADD)신호가 로우디코더(62)로 인가되면 워드라인선택신호를 워드라인(WL1~WLn)으로 인가한다. 그리고 테스트 모드회로(72)에서는 하이상태 셋업신호(HSS)신호나 로우상태 셋업신호(LSS)신호를 하이상태로 발생한다. 이때 로우상태 셋업신호(LSS)가 하이신호로 출력되었다면 로우상태 셋업신호(LSS)는 테스트 데이터 입력부(74)의 다수 엔모오스 트랜지스터(TB1~TBn)의 게이트로 각각 인가되는 동시에 컬럼디코더(66), 센스앰프 구동부(68), 데이터 입력버퍼(76), 라이트 드라이버(78)로 인가된다. 이로 인해 컬럼디코더(66)는 도 9와 같이 패스스위치신호(YSW)를 로우신호로 출력하고, 센스앰프 구동부(68)는 센스인에이블신호(SAEN)를 로우신호로 출력한다. 이때 센스앰프(70), 데이터 입력버퍼(76), 라이트 드라이버(78)는 모두 디세이블(Disable)되어 동작을 하지 않게 된다. 이때 다수의 엔모오스 트랜지스터(TB1~TBn)는 모두 턴온되어 모든 비트라인(BL1~BLn) 상으로 도 9의 비트라인 데이터(B/L)와 같이 0V의 전압이 인가된다. 따라서 로우디코더(62)로부터 도 9와 같이 워드라인 선택신호(W/L)가 워드라인(WL1~WLn)을 선택하면 메모리 어레이(60)는 모두 '0'신호를 라이트한다.
그러나 상기 테스트 모드 회로(72)로부터 로우상태 셋업신호(LSS)가 하이신호로 출력되었다면 하이상태 셋업신호(HSS)는 테스트 데이터 입력부(74)의 다수 엔모오스 트랜지스터(TA1~TAn)의 게이트로 각각 인가되는 동시에 컬럼디코더(66), 센스앰프 구동부(68), 데이터 입력버퍼(76), 라이트 드라이버(78)로 인가된다. 이로 인해 컬럼디코더(66)는 도 10과 같이 패스스위치신호(YSW)를 로우신호로 출력하고, 센스앰프 구동부(68)는 센스인에이블신호(SAEN)를 로우신호로 출력한다. 이때 센스앰프(70), 데이터 입력버퍼(76), 라이트 드라이버(78)는 모두 디세이블(Disable)되어 동작을 하지 않게 된다. 이때 다수의 엔모오스 트랜지스터(TA1~TAn)는 모두 턴온되어 모든 비트라인(BL1~BLn) 상으로 도 10의 비트라인 데이터(B/L)와 같이 하이신호가 인가된다. 따라서 로우디코더(62)로부터 도 10과 같이 워드라인 선택신호(W/L)가 워드라인(WL1~WLn)을 선택하면 메모리 어레이(60)는 모두 '1'신호를 라이트한다.
도 11은 본 발명의 실시 예에 따른 2트랜지스터/2커패시터 메모리 셀 구조를 갖는 강유전체 메모리장치의 블록구성도이다.
메모리 셀 어레이(80)와, 로우디코더(row decoder)(82), 컬럼디코더(86), 센스앰프 구동부(88), 다수의 센스앰프(90), 테스트모드회로(92), 다수의 테스트 데이터 입력부(94), 다수의 데이터 입력버퍼(96), 다수의 라이트 드라이버(98)를 구비하고 있다.
도 12는 도 11의 메모리 셀 어레이(80) 및 다수의 테스트 데이터 입력부(94)의 상세구성도이다.
도 12에 도시된 바와 같이, 행들과 열들을 규정하는 기판 상의 메모리 셀 어레이(80)에서는 대응하는 행들을 따라서 m개의 워드 라인들 (WL1)∼(WLm) 및 m 개의 플레이트 라인들(PL1)∼(PLm)이 각각 신장한다. 또, 대응하는 열들을 따라서 n 개의 비트 라인들 (BL1∼BLn, BL1b~BLnb)이 신장한다. m개의 워드 라인들 (WL1)∼(WLm)과 n 개의 비트 라인들 (BL1∼BLn, BL1b~BLnb)이 교차하는 점들에는 2m×2n 개의 강유전체 메모리 셀들이 매트릭스 형태로 형성된다.
각 메모리 셀은 한 쌍의 전하 전달 트랜지스터(TAij, TBij)(여기서, i=1∼m, j=1∼n)와 강유전체 커패시터(CAij, CAij)로 구성된다. 커패시터(CAij, CAij)의 두 전극들 사이에는 강유전 물질이 삽입되어 있다. 한 쌍의 전하 전달 트랜지스터(TAij, TBij)의 전류 통로(current path) 즉, 드레인-소오스 채널(drain-source channel)은 대응하는 강유전체 커패시터(CAij, CBij)의 한 전극과 대응하는 비트 라인(BLj, BLjb) 사이에 접속된다. 상기 전달 트랜지스터 (TAij, TBij)의 게이트는 대응하는 워드 라인(WLm)에 접속된다. 상기 강유전체 커패시터(CAij, CBij)의 다른 전극은 대응하는 플레이트 라인(PLm)에 접속된다. 구체적인 예를 들면, 메모리 셀(MC11)에서, 전하 전달 트랜지스터(TA11, TB11)의 전류 통로는 강유전체 커패시터(CA11, CB11)의 한 전극과 비트 라인 쌍(BL1, BL1b) 사이에 접속되고, 그것의 게이트는 워드 라인(WL1)에 접속된다. 또한, 상기 강유전체 커패시터(CA11, CB11)의 다른 전극은 대응하는 플레이트 라인(PL1)에 접속된다. 그리고 비트라인들(BL1~BLn)과 Vcc전압간에 다수의 엔모오스 트랜지스터(TC1~TCn)의 드레인-소오스 채널이 연결되고, 다수의 비트라인바들(BL1b~BLnb)과 Vcc전압간에 다수의 엔모오스 트랜지스터(TD1~TDn)의 드레인-소오스 채널이 각각 연결되며, 상기 다수의 엔모오스 트랜지스터(TC1~TCn, TD1~TDn)의 게이트에 상기 테스트 모드회로(72)로부터 출력된 하이상태 셋업신호(HSS:High State Setup)와 로우상태 셋업신호(LSS:Low State Setup)가 각각 연결된다.
도 13과 같은 어드레스신호(ADD)신호가 로우디코더(82)로 인가되면 워드라인선택신호를 워드라인(WL1~WLn)으로 인가한다. 그리고 테스트 모드회로(92)에서는 하이상태 셋업신호(HSS)신호나 로우상태 셋업신호(LSS)신호를 하이상태로 발생한다. 이때 로우상태 셋업신호(LSS)가 하이신호로 출력되었다면 로우상태 셋업신호(LSS)는 테스트 데이터 입력부(94)의 다수 엔모오스 트랜지스터(TA11~TAmn, TB11~TBmn)의 게이트로 각각 인가되는 동시에 컬럼디코더(86), 센스앰프 구동부(88), 데이터 입력버퍼(96), 라이트 드라이버(98)로 인가된다. 이로 인해 컬럼디코더(86)는 도 13과 같이 패스스위치신호(YSW)를 로우신호로 출력하고, 센스앰프 구동부(88)는 센스인에이블신호(SAEN)를 로우신호로 출력한다. 이때 센스앰프(90), 데이터 입력버퍼(96), 라이트 드라이버(98)는 모두 디세이블(Disable)되어 동작을 하지 않게 된다. 이때 다수의 엔모오스 트랜지스터(TC1~TCn, TD1~TDn)는 모두 턴온되어 모든 비트라인(BL1~BLn) 상으로 도 13의 비트라인 데이터(B/L)와 같이 0V의 전압이 인가된다. 따라서 로우디코더(82)로부터 도 13과 같이 워드라인 선택신호(W/L)가 워드라인(WL1~WLn)을 선택하면 메모리 어레이(80)는 모두 '0'신호를 라이트한다.
그러나 상기 테스트 모드 회로(92)로부터 로우상태 셋업신호(LSS)가 하이신호로 출력되었다면 도 14와 같은 하이상태 셋업신호(HSS)는 테스트 데이터 입력부(94)의 다수 엔모오스 트랜지스터(TA11~TAmn, TB11~TBmn)의 게이트로 각각 인가되는 동시에 컬럼디코더(86), 센스앰프 구동부(88), 데이터 입력버퍼(96), 라이트 드라이버(98)로 인가된다. 이로 인해 컬럼디코더(86)는 도 14와 같이 패스스위치신호(YSW)를 로우신호로 출력하고, 센스앰프 구동부(88)는 도 14와 같이 센스인에이블신호(SAEN)를 로우신호로 출력한다. 이때 센스앰프(90), 데이터 입력버퍼(96), 라이트 드라이버(98)는 모두 디세이블(Disable)되어 동작을 하지 않게 된다. 그리고 다수의 엔모오스 트랜지스터들(TC1~TCn, TD1~TDn)은 모두 턴온되어 모든 비트라인(BL1~BLn, BL1b~BLnb) 상으로 도 14의 비트라인 데이터(B/L)와 같이 하이신호가 인가된다. 따라서 로우디코더(82)로부터 도 14와 같이 워드라인 선택신호(W/L)가 워드라인(WL1~WLn)을 선택하면 메모리 어레이(80)는 모두 '1'신호를 라이트한다.
상술한 바와 같이 본 발명은 라이트를 수행하기 위해 필요한 데이터 입력버퍼, 라이트 드라이버, 센스앰프 구동부, 센스앰프, 컬럼디코더 등의 단위회로의 동작을 시키지 않고 워드라인 선택신호와 플레이트 라인신호 및 로우상태 셋업신호(LSS)와 하이상태 셋업신호(HSS)만을 인가하여 동시에 메모리 셀 어레이에 동일한 데이터를 라이트 하므로, 동작전류의 감소 및 테스트 시간을 감소시킬 수 있는 이점이 있다.
도 1은 종래의 1트랜지스터/1커패시터 메모리 셀 구조를 갖는 강유전체 메모리장치의 블록구성도
도 2는 도 1의 메모리 셀 어레이(10)의 상세구성도
도 3은 일반적인 강유전체 메모리의 라이트 동작 타이밍도
도 4는 종래의 2트랜지스터/2커패시터 메모리 셀 구조를 갖는 강유전체 메모리장치의 블록구성도이다.
도 5는 도 4의 메모리 셀 어레이(40)의 상세구성도
도 6은 일반적인 2트랜지스터/2커패시터를 갖는 강유전체 메모리의 라이트 동작 타이밍도
도 7은 본 발명의 실시 예에 따른 1트랜지스터/1커패시터 메모리 셀 구조를 갖는 강유전체 메모리장치의 블록구성도
도 8은 도 7의 메모리 셀 어레이(60) 및 다수의 테스트 데이터 입력부(74)의 상세구성도
도 9 및 도 10은 본 발명의 1트랜지스터/1커패시터 메모리 셀 구조를 갖는 강유전체 메모리의 라이트 동작 타이밍도
도 11은 본 발명의 실시 예에 따른 2트랜지스터/2커패시터 메모리 셀 구조를 갖는 강유전체 메모리장치의 블록구성도
도 12는 도 11의 메모리 셀 어레이(80) 및 다수의 테스트 데이터 입력부(94)의 상세구성도
도 13 및 도 14는 본 발명의 2트랜지스터/2커패시터 메모리 셀 구조를 갖는 강유전체 메모리의 라이트 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
60, 80: 메모리 셀 어레이 62, 82: 로우디코더
64: 기준전압 발생기 66, 86: 컬럼디코더
68, 88: 센스앰프 구동부 70, 90: 센스앰프
72, 92: 테스트모드회로 74, 94: 테스트 데이터 입력부
76, 96: 데이터 입력버퍼 78, 98: 라이트 드라이버

Claims (16)

  1. 다수의 메모리 셀들을 갖는 반도체 메모리장치에 있어서,
    상기 다수의 메모리 셀들에 테스트 데이터를 라이트할 시 하이상태 셋업신호(HSS) 또는 로우상태 셋업신호(LSS)를 발생하는 테스트모드회로와,
    상기 테스트 모드회로로부터 출력된 하이상태 셋업신호(HSS)와 로우상태 셋업신호(LSS)에 대응하여 상기 다수의 메모리 셀들의 비트라인으로 동일데이터를 각각 인가하는 복수의 테스트 데이터 입력부를 포함함을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스 회로.
  2. 제1항에 있어서,
    상기 테스트 데이터 입력부는 상기 테스트모드회로로부터 하이상태 셋업신호(HSS)를 발생할 시 상기 다수의 메모리 셀들의 비트라인으로 '하이' 데이터를 인가함을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스회로.
  3. 제1항에 있어서,
    상기 테스트 데이터 입력부는 상기 테스트모드회로로부터 로우상태 셋업신호(LSS)를 발생할 시 상기 다수의 메모리 셀들의 비트라인으로 '로우' 데이터를 인가함을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스회로.
  4. 제1항에 있어서, 상기 테스트 데이터 입력부는,
    상기 다수의 메모리 셀들에 연결된 비트라인과 전원전압 Vcc 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 하이상태 셋업신호(HSS)에 의해 구동되어 '하이' 데이터를 상기 다수의 비트라인으로 인가하는 복수의 트랜지스터를 포함함을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스회로.
  5. 제1항에 있어서, 상기 테스트 데이터 입력부는,
    상기 다수의 메모리 셀들에 연결된 비트라인과 접지전압 Vss 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 로우상태 셋업신호(LSS)에 의해 구동되어 '로우' 데이터를 상기 다수의 비트라인으로 인가하는 복수의 트랜지스터를 포함함을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스회로.
  6. 제1항에 있어서, 상기 테스트 데이터 입력부는,
    상기 다수의 메모리 셀들에 연결된 비트라인과 전원전압 Vcc 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 하이상태 셋업신호(HSS)에 의해 구동되어 '하이' 데이터를 상기 다수의 비트라인으로 인가하는 복수의 트랜지스터(TA1~TAn)와,
    상기 다수의 메모리 셀들에 연결된 비트라인과 접지전압 Vss 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 로우상태 셋업신호(LSS)에 의해 구동되어 '로우' 데이터를 상기 다수의 비트라인으로 인가하는 복수의 트랜지스터(TB1~TBn)를 포함함을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스회로.
  7. 제1항에 있어서,
    상기 하이상태 셋업신호(HSS)와 상기 로우상태 셋업신호(LSS)는, 상기 메모리 셀에 테스트 데이터를 라이트할 시 컬럼디코더, 센스앰프 구동부, 라이트 드라이버, 데이터 입력버퍼를 디세이블시킴을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스회로.
  8. 제1항에 있어서, 상기 테스트 데이터 입력부는,
    상기 다수의 메모리 셀들에 각각 연결된 한 쌍의 비트라인 사이에 연결된 제1 및 제2 엔모오스 트랜지스터와, 상기 제1 및 제2 엔모오스 트랜지스터 간의 연결노드에 전원전압 Vcc이 연결되고, 상기 제1 및 제2 엔모오스 트랜지스터의 게이트에 상기 테스트 모드회로로부터 발생된 하이상태 셋업신호(HSS)가 인가됨을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스회로.
  9. 제1항에 있어서, 상기 테스트 데이터 입력부는,
    상기 다수의 메모리 셀들에 각각 연결된 한 쌍의 비트라인 사이에 연결된 제3 및 제4 엔모오스 트랜지스터와, 상기 제3 및 제4 엔모오스 트랜지스터 간의 연결노드에 전원전압 Vss가 연결되고, 상기 제3 및 제4 엔모오스 트랜지스터의 게이트에 상기 테스트 모드회로로부터 발생된 로우상태 셋업신호(LSS)가 인가됨을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스회로.
  10. 제1항에 있어서, 상기 테스트 데이터 입력부는,
    상기 다수의 메모리 셀들에 각각 연결된 한 쌍의 비트라인 사이에 연결된 제1 및 제2 엔모오스 트랜지스터와, 상기 제1 및 제2 엔모오스 트랜지스터 간의 연결노드에 전원전압 Vcc이 연결되고, 상기 제1 및 제2 엔모오스 트랜지스터의 게이트에 상기 테스트 모드회로로부터 발생된 하이상태 셋업신호(HSS)가 인가되며,
    상기 다수의 메모리 셀들에 각각 연결된 한 쌍의 비트라인 사이에 연결된 제3 및 제4 엔모오스 트랜지스터와, 상기 제3 및 제4 엔모오스 트랜지스터 간의 연결노드에 전원전압 Vss가 연결되고, 상기 제3 및 제4 엔모오스 트랜지스터의 게이트에 상기 테스트 모드회로로부터 발생된 로우상태 셋업신호(LSS)가 인가됨을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스회로.
  11. 각각 2개의 트랜지스터와 커패시터로 이루어진 메인셀과 레퍼런스 셀 구조를 갖는 다수의 메모리 셀들을 갖는 반도체 메모리장치에 있어서,
    상기 다수의 메모리 셀들에 테스트 데이터를 라이트할 시 하이상태 셋업신호(HSS) 또는 로우상태 셋업신호(LSS)를 발생하는 테스트모드회로와,
    상기 테스트 모드회로로부터 출력된 하이상태 셋업신호(HSS)와 로우상태 셋업신호(LSS)에 대응하여 상기 다수의 메모리 셀들의 비트라인 쌍으로 동일 데이터를 각각 인가하는 복수의 테스트 데이터 입력부를 포함함을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스 회로.
  12. 제11항에 있어서,
    상기 테스트 데이터 입력부는 상기 테스트모드회로로부터 하이상태 셋업신호(HSS)를 발생할 시 상기 다수의 메모리 셀들의 비트라인 쌍으로 '하이' 데이터를 인가함을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스회로.
  13. 제11항에 있어서,
    상기 테스트 데이터 입력부는 상기 테스트모드회로로부터 로우상태 셋업신호(LSS)를 발생할 시 상기 다수의 메모리 셀들의 비트라인 쌍으로 '로우' 데이터를 인가함을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스회로.
  14. 제11항에 있어서, 상기 테스트 데이터 입력부는,
    상기 다수의 메모리 셀들에 연결된 비트라인과 전원전압 Vcc 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 하이상태 셋업신호(HSS)에 의해 구동되어 '하이' 데이터를 상기 다수의 비트라인 쌍으로 각각 인가하는 한 쌍의 트랜지스터를 포함함을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스회로.
  15. 제11항에 있어서, 상기 테스트 데이터 입력부는,
    상기 다수의 메모리 셀들에 연결된 비트라인과 접지전압 Vss 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 로우상태 셋업신호(LSS)에 의해 구동되어 '로우' 데이터를 상기 다수의 비트라인 쌍으로 인가하는 한 쌍의 트랜지스터를 포함함을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스회로.
  16. 제11항에 있어서, 상기 테스트 데이터 입력부는,
    상기 다수의 메모리 셀들에 연결된 비트라인과 전원전압 Vcc 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 하이상태 셋업신호(HSS)에 의해 구동되어 '하이' 데이터를 상기 다수의 비트라인 쌍으로 인가하는 한쌍의 트랜지스터들과,
    상기 다수의 메모리 셀들에 연결된 비트라인과 접지전압 Vss 사이에 드레인-소스 채널이 연결되어 게이트로 상기 테스트 모드회로로부터 발생된 로우상태 셋업신호(LSS)에 의해 구동되어 '로우' 데이터를 상기 다수의 비트라인 쌍으로 인가하는 한 쌍의 엔모오스 트랜지스터들을 각각 포함함을 특징으로 하는 반도체 메모리장치의 메모리 셀 억세스회로.
KR1020030054056A 2003-08-05 2003-08-05 반도체 메모리장치의 메모리 셀 억세스 회로 KR20050015293A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030054056A KR20050015293A (ko) 2003-08-05 2003-08-05 반도체 메모리장치의 메모리 셀 억세스 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030054056A KR20050015293A (ko) 2003-08-05 2003-08-05 반도체 메모리장치의 메모리 셀 억세스 회로

Publications (1)

Publication Number Publication Date
KR20050015293A true KR20050015293A (ko) 2005-02-21

Family

ID=37226098

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030054056A KR20050015293A (ko) 2003-08-05 2003-08-05 반도체 메모리장치의 메모리 셀 억세스 회로

Country Status (1)

Country Link
KR (1) KR20050015293A (ko)

Cited By (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9058653B1 (en) 2011-06-10 2015-06-16 Flir Systems, Inc. Alignment of visible light sources based on thermal images
US9143703B2 (en) 2011-06-10 2015-09-22 Flir Systems, Inc. Infrared camera calibration techniques
US9159457B2 (en) 2011-12-22 2015-10-13 Hynix Semiconductor Inc. Non-volatile memory device for storing write data having different logic levels
US9207708B2 (en) 2010-04-23 2015-12-08 Flir Systems, Inc. Abnormal clock rate detection in imaging sensor arrays
US9208542B2 (en) 2009-03-02 2015-12-08 Flir Systems, Inc. Pixel-wise noise reduction in thermal images
US9235876B2 (en) 2009-03-02 2016-01-12 Flir Systems, Inc. Row and column noise reduction in thermal images
US9235023B2 (en) 2011-06-10 2016-01-12 Flir Systems, Inc. Variable lens sleeve spacer
US9292909B2 (en) 2009-06-03 2016-03-22 Flir Systems, Inc. Selective image correction for infrared imaging devices
USD765081S1 (en) 2012-05-25 2016-08-30 Flir Systems, Inc. Mobile communications device attachment with camera
US9451183B2 (en) 2009-03-02 2016-09-20 Flir Systems, Inc. Time spaced infrared image enhancement
US9473681B2 (en) 2011-06-10 2016-10-18 Flir Systems, Inc. Infrared camera system housing with metalized surface
US9509924B2 (en) 2011-06-10 2016-11-29 Flir Systems, Inc. Wearable apparatus with integrated infrared imaging module
US9517679B2 (en) 2009-03-02 2016-12-13 Flir Systems, Inc. Systems and methods for monitoring vehicle occupants
US9521289B2 (en) 2011-06-10 2016-12-13 Flir Systems, Inc. Line based image processing and flexible memory system
US9635220B2 (en) 2012-07-16 2017-04-25 Flir Systems, Inc. Methods and systems for suppressing noise in images
US9635285B2 (en) 2009-03-02 2017-04-25 Flir Systems, Inc. Infrared imaging enhancement with fusion
US9674458B2 (en) 2009-06-03 2017-06-06 Flir Systems, Inc. Smart surveillance camera systems and methods
US9706138B2 (en) 2010-04-23 2017-07-11 Flir Systems, Inc. Hybrid infrared sensor array having heterogeneous infrared sensors
US9706137B2 (en) 2011-06-10 2017-07-11 Flir Systems, Inc. Electrical cabinet infrared monitor
US9706139B2 (en) 2011-06-10 2017-07-11 Flir Systems, Inc. Low power and small form factor infrared imaging
US9716843B2 (en) 2009-06-03 2017-07-25 Flir Systems, Inc. Measurement device for electrical installations and related methods
US9723227B2 (en) 2011-06-10 2017-08-01 Flir Systems, Inc. Non-uniformity correction techniques for infrared imaging devices
US9756262B2 (en) 2009-06-03 2017-09-05 Flir Systems, Inc. Systems and methods for monitoring power systems
US9756264B2 (en) 2009-03-02 2017-09-05 Flir Systems, Inc. Anomalous pixel detection
US9807319B2 (en) 2009-06-03 2017-10-31 Flir Systems, Inc. Wearable imaging devices, systems, and methods
US9811884B2 (en) 2012-07-16 2017-11-07 Flir Systems, Inc. Methods and systems for suppressing atmospheric turbulence in images
US9819880B2 (en) 2009-06-03 2017-11-14 Flir Systems, Inc. Systems and methods of suppressing sky regions in images
US9843742B2 (en) 2009-03-02 2017-12-12 Flir Systems, Inc. Thermal image frame capture using de-aligned sensor array
US9848134B2 (en) 2010-04-23 2017-12-19 Flir Systems, Inc. Infrared imager with integrated metal layers
US9900526B2 (en) 2011-06-10 2018-02-20 Flir Systems, Inc. Techniques to compensate for calibration drifts in infrared imaging devices
US9918023B2 (en) 2010-04-23 2018-03-13 Flir Systems, Inc. Segmented focal plane array architecture
US9948872B2 (en) 2009-03-02 2018-04-17 Flir Systems, Inc. Monitor and control systems and methods for occupant safety and energy efficiency of structures
US9961277B2 (en) 2011-06-10 2018-05-01 Flir Systems, Inc. Infrared focal plane array heat spreaders
US9973692B2 (en) 2013-10-03 2018-05-15 Flir Systems, Inc. Situational awareness by compressed display of panoramic views
US9986175B2 (en) 2009-03-02 2018-05-29 Flir Systems, Inc. Device attachment with infrared imaging sensor
US9998697B2 (en) 2009-03-02 2018-06-12 Flir Systems, Inc. Systems and methods for monitoring vehicle occupants
US10051210B2 (en) 2011-06-10 2018-08-14 Flir Systems, Inc. Infrared detector array with selectable pixel binning systems and methods
US10079982B2 (en) 2011-06-10 2018-09-18 Flir Systems, Inc. Determination of an absolute radiometric value using blocked infrared sensors
US10091439B2 (en) 2009-06-03 2018-10-02 Flir Systems, Inc. Imager with array of multiple infrared imaging modules
US10169666B2 (en) 2011-06-10 2019-01-01 Flir Systems, Inc. Image-assisted remote control vehicle systems and methods
US10244190B2 (en) 2009-03-02 2019-03-26 Flir Systems, Inc. Compact multi-spectrum imaging with fusion
US10389953B2 (en) 2011-06-10 2019-08-20 Flir Systems, Inc. Infrared imaging device having a shutter
US10757308B2 (en) 2009-03-02 2020-08-25 Flir Systems, Inc. Techniques for device attachment with dual band imaging sensor
US10841508B2 (en) 2011-06-10 2020-11-17 Flir Systems, Inc. Electrical cabinet infrared monitor systems and methods
US11297264B2 (en) 2014-01-05 2022-04-05 Teledyne Fur, Llc Device attachment with dual band imaging sensor

Cited By (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9635285B2 (en) 2009-03-02 2017-04-25 Flir Systems, Inc. Infrared imaging enhancement with fusion
US10757308B2 (en) 2009-03-02 2020-08-25 Flir Systems, Inc. Techniques for device attachment with dual band imaging sensor
US10244190B2 (en) 2009-03-02 2019-03-26 Flir Systems, Inc. Compact multi-spectrum imaging with fusion
US10033944B2 (en) 2009-03-02 2018-07-24 Flir Systems, Inc. Time spaced infrared image enhancement
US9208542B2 (en) 2009-03-02 2015-12-08 Flir Systems, Inc. Pixel-wise noise reduction in thermal images
US9235876B2 (en) 2009-03-02 2016-01-12 Flir Systems, Inc. Row and column noise reduction in thermal images
US9998697B2 (en) 2009-03-02 2018-06-12 Flir Systems, Inc. Systems and methods for monitoring vehicle occupants
US9986175B2 (en) 2009-03-02 2018-05-29 Flir Systems, Inc. Device attachment with infrared imaging sensor
US9948872B2 (en) 2009-03-02 2018-04-17 Flir Systems, Inc. Monitor and control systems and methods for occupant safety and energy efficiency of structures
US9451183B2 (en) 2009-03-02 2016-09-20 Flir Systems, Inc. Time spaced infrared image enhancement
US9843742B2 (en) 2009-03-02 2017-12-12 Flir Systems, Inc. Thermal image frame capture using de-aligned sensor array
US9756264B2 (en) 2009-03-02 2017-09-05 Flir Systems, Inc. Anomalous pixel detection
US9517679B2 (en) 2009-03-02 2016-12-13 Flir Systems, Inc. Systems and methods for monitoring vehicle occupants
US9756262B2 (en) 2009-06-03 2017-09-05 Flir Systems, Inc. Systems and methods for monitoring power systems
US9807319B2 (en) 2009-06-03 2017-10-31 Flir Systems, Inc. Wearable imaging devices, systems, and methods
US10091439B2 (en) 2009-06-03 2018-10-02 Flir Systems, Inc. Imager with array of multiple infrared imaging modules
US9674458B2 (en) 2009-06-03 2017-06-06 Flir Systems, Inc. Smart surveillance camera systems and methods
US9292909B2 (en) 2009-06-03 2016-03-22 Flir Systems, Inc. Selective image correction for infrared imaging devices
US9716843B2 (en) 2009-06-03 2017-07-25 Flir Systems, Inc. Measurement device for electrical installations and related methods
US9843743B2 (en) 2009-06-03 2017-12-12 Flir Systems, Inc. Infant monitoring systems and methods using thermal imaging
US9819880B2 (en) 2009-06-03 2017-11-14 Flir Systems, Inc. Systems and methods of suppressing sky regions in images
US9207708B2 (en) 2010-04-23 2015-12-08 Flir Systems, Inc. Abnormal clock rate detection in imaging sensor arrays
US9706138B2 (en) 2010-04-23 2017-07-11 Flir Systems, Inc. Hybrid infrared sensor array having heterogeneous infrared sensors
US9918023B2 (en) 2010-04-23 2018-03-13 Flir Systems, Inc. Segmented focal plane array architecture
US9848134B2 (en) 2010-04-23 2017-12-19 Flir Systems, Inc. Infrared imager with integrated metal layers
US9723227B2 (en) 2011-06-10 2017-08-01 Flir Systems, Inc. Non-uniformity correction techniques for infrared imaging devices
US9706137B2 (en) 2011-06-10 2017-07-11 Flir Systems, Inc. Electrical cabinet infrared monitor
US9058653B1 (en) 2011-06-10 2015-06-16 Flir Systems, Inc. Alignment of visible light sources based on thermal images
US10841508B2 (en) 2011-06-10 2020-11-17 Flir Systems, Inc. Electrical cabinet infrared monitor systems and methods
US9723228B2 (en) 2011-06-10 2017-08-01 Flir Systems, Inc. Infrared camera system architectures
US9538038B2 (en) 2011-06-10 2017-01-03 Flir Systems, Inc. Flexible memory systems and methods
US9473681B2 (en) 2011-06-10 2016-10-18 Flir Systems, Inc. Infrared camera system housing with metalized surface
US9716844B2 (en) 2011-06-10 2017-07-25 Flir Systems, Inc. Low power and small form factor infrared imaging
US9900526B2 (en) 2011-06-10 2018-02-20 Flir Systems, Inc. Techniques to compensate for calibration drifts in infrared imaging devices
US9706139B2 (en) 2011-06-10 2017-07-11 Flir Systems, Inc. Low power and small form factor infrared imaging
US9143703B2 (en) 2011-06-10 2015-09-22 Flir Systems, Inc. Infrared camera calibration techniques
US9961277B2 (en) 2011-06-10 2018-05-01 Flir Systems, Inc. Infrared focal plane array heat spreaders
US10389953B2 (en) 2011-06-10 2019-08-20 Flir Systems, Inc. Infrared imaging device having a shutter
US9509924B2 (en) 2011-06-10 2016-11-29 Flir Systems, Inc. Wearable apparatus with integrated infrared imaging module
US9235023B2 (en) 2011-06-10 2016-01-12 Flir Systems, Inc. Variable lens sleeve spacer
US9521289B2 (en) 2011-06-10 2016-12-13 Flir Systems, Inc. Line based image processing and flexible memory system
US10051210B2 (en) 2011-06-10 2018-08-14 Flir Systems, Inc. Infrared detector array with selectable pixel binning systems and methods
US10079982B2 (en) 2011-06-10 2018-09-18 Flir Systems, Inc. Determination of an absolute radiometric value using blocked infrared sensors
US10250822B2 (en) 2011-06-10 2019-04-02 Flir Systems, Inc. Wearable apparatus with integrated infrared imaging module
US10169666B2 (en) 2011-06-10 2019-01-01 Flir Systems, Inc. Image-assisted remote control vehicle systems and methods
US10230910B2 (en) 2011-06-10 2019-03-12 Flir Systems, Inc. Infrared camera system architectures
US9159457B2 (en) 2011-12-22 2015-10-13 Hynix Semiconductor Inc. Non-volatile memory device for storing write data having different logic levels
USD765081S1 (en) 2012-05-25 2016-08-30 Flir Systems, Inc. Mobile communications device attachment with camera
US9635220B2 (en) 2012-07-16 2017-04-25 Flir Systems, Inc. Methods and systems for suppressing noise in images
US9811884B2 (en) 2012-07-16 2017-11-07 Flir Systems, Inc. Methods and systems for suppressing atmospheric turbulence in images
US9973692B2 (en) 2013-10-03 2018-05-15 Flir Systems, Inc. Situational awareness by compressed display of panoramic views
US11297264B2 (en) 2014-01-05 2022-04-05 Teledyne Fur, Llc Device attachment with dual band imaging sensor

Similar Documents

Publication Publication Date Title
KR20050015293A (ko) 반도체 메모리장치의 메모리 셀 억세스 회로
US5677865A (en) Ferroelectric memory using reference charge circuit
US5959922A (en) Ferroelectric random access memory device with reference cell array blocks
JP4531886B2 (ja) 強誘電体メモリ装置
US6728128B2 (en) Dummy cell structure for 1T1C FeRAM cell array
US5680344A (en) Circuit and method of operating a ferrolectric memory in a DRAM mode
US5880989A (en) Sensing methodology for a 1T/1C ferroelectric memory
US5991188A (en) Non-volatile ferroelectric memory with section plate line drivers and method for accessing the same
KR100234877B1 (ko) 강유전체 랜덤 억세스 반도체 메모리 장치 및 그 동작 방법
JP7441288B2 (ja) 強誘電体ランダムアクセスメモリのセンシング方式
US7630257B2 (en) Methods and systems for accessing memory
JP2001319472A (ja) 半導体記憶装置
WO2000075929A1 (en) Ferroelectric memory with two ferroelectric capacitors in memory cell and method of operating same
JPH10188575A (ja) 不揮発性強誘電体メモリ装置及びその駆動方法
US6538914B1 (en) Ferroelectric memory with bit-plate parallel architecture and operating method thereof
US20030210584A1 (en) Column decoder configuration for a 1T/1C memory
JPH08167290A (ja) 半導体記憶装置
US7012831B2 (en) Semiconductor memory device
EP1492122B1 (en) Methods and apparatus for memory sensing
US5978251A (en) Plate line driver circuit for a 1T/1C ferroelectric memory
JP3581170B2 (ja) 半導体記憶装置
US6954370B2 (en) Nonvolatile ferroelectric memory device
US7933138B2 (en) F-RAM device with current mirror sense amp
JPH0822692A (ja) 半導体記憶装置
JP2011198441A (ja) 固定データを内在させた不揮発性メモリを有する半導体装置

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination