JPH0822692A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】強誘電体メモリの強誘電体キャパシタの絶縁膜
に対してスクリーニングを行う場合に、強誘電体メモリ
セルの読み出し動作のマージンやキャパシタの分極反転
時の電気分極率の変化量ΔＰを容易に測定できるように
する。 【構成】それぞれ強誘電体メモリセルであるメモリセル
ＭＣおよび読み出し基準電位発生用のリファレンスセル
ＲＭＣのアレイを有し、通常動作モードおよびテストモ
ードを有する半導体記憶装置において、リファレンスセ
ルの容量を通常動作モードでの読み出し動作時とテスト
モードでの読み出し動作時とによって異ならせる手段を
具備することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に情報記憶用のキャパシタの絶縁膜に強誘電体を
用いた強誘電体メモリセルのアレイを有する強誘電体メ
モリにおいてメモリセルキャパシタに対してスクリーニ
ングを行う回路に関する。

【０００２】

【従来の技術】強誘電体は、例えば図９に示す特性図の
ように、電界Ｅが印加された時に一旦発生した電気分極
Ｐは上記電界が印加されなくなっても残留し、上記電界
とは反対方向の向きにある程度以上の強さの電界が印加
された時に分極の向きが反転するヒステリシス特性を有
する。

【０００３】この強誘電体の分極の向きが反転する分極
特性に着目し、メモリセルの情報記憶用のキャパシタの
絶縁膜に強誘電体を用いて不揮発性の強誘電体メモリセ
ルを実現する技術が開発されている。

【０００４】図１０は、１トランジスタ・１キャパシタ
構成の強誘電体メモリセルの等価回路を示している。こ
こで、Ｃはペレブスカイト構造を有する強誘電体を電極
間絶縁膜に用いた情報記憶用のキャパシタ（強誘電体キ
ャパシタ）、Ｑは上記キャパシタに直列に接続されてい
る電荷転送用のＭＯＳトランジスタ、ＷＬは上記ＭＯＳ
トランジスタのゲートに接続されているワード線、ＢＬ
は上記ＭＯＳトランジスタの一端に接続されているビッ
ト線、ＰＬは上記キャパシタの一端（プレート）に接続
されているプレート線、ＶPLはプレート線電圧である。

【０００５】図１１は、図１０の強誘電体メモリセルの
アレイを有する強誘電体メモリにおけるメモリセルアレ
イの一部の等価回路を示している。ＢＬ、／ＢＬは複数
本のビット線のうちの一対を示しており、それぞれ複数
個のメモリセルＭＣの各トランジスタＱの一端および読
み出し基準電位発生用の１個のリファレンスセルＲＭＣ
のトランジスタＱの一端が接続されている。上記リファ
レンスセルは、上記メモリセルと同じ回路構成を有し、
そのキャパシタの容量がメモリセルのキャパシタの容量
よりも大きく設定されている。

【０００６】ＷＬ０、ＷＬ１…はそれぞれ同一行のメモ
リセルの各トランジスタのゲートに共通に接続されてい
るワード線、ＲＷＬ０、ＲＷＬ１はそれぞれ同一行のリ
ファレンスセルの各トランジスタのゲートに共通に接続
されているリファレンス用ワード線である。ＰＬは同一
行のメモリセルの各キャパシタのプレートに共通に接続
されているプレート線、ＲＰＬは同一行のリファレンス
セルの各キャパシタのプレートに共通に接続されている
リファレンス用プレート線である。

【０００７】上記ワード線ＷＬ０、ＷＬ１…およびプレ
ート線ＰＬは平行に設けられており、リファレンス用ワ
ード線ＲＷＬ０、ＲＷＬ１およびリファレンス用プレー
ト線ＲＰＬは平行に設けられている。

【０００８】上記ワード線ＷＬ０、ＷＬ１…およびリフ
ァレンス用ワード線ＲＷＬ０、ＲＷＬ１はワード線選択
回路（図示せず）からワード線信号が供給され、プレー
ト線ＰＬおよびリファレンス用プレート線ＲＰＬはプレ
ート線選択回路（図示せず）からプレート線電圧ＶPLが
供給される。

【０００９】また、前記ビット線対ＢＬ、／ＢＬには、
ビット線電位センス増幅用のセンスアンプＳＡ、書き込
み電位設定回路（図示せず）およびプリチャージ回路
（図示せず）が接続されている。

【００１０】上記強誘電体メモリにおいて、データの書
き込みに際しては、選択されたメモリセルのプレート線
の電位を図１２に示すように“Ｌ”レベル→“Ｈ”レベ
ル→“Ｌ”レベルと変化させ、書き込みデータの
“１”、“０”に応じてキャパシタＣの誘電分極の向き
を制御する。

【００１１】データの読み出しに際しては、選択された
メモリセルＭＣのプレート線の電位を図１２に示すよう
に“Ｌ”レベル→“Ｈ”レベル→“Ｌ”レベルと変化さ
せ、選択されたメモリセルＭＣのデータの“１”、
“０”に応じて分極の反転／非反転を制御する。これと
同時に、上記選択されたメモリセルＭＣが接続されてい
る一方のビット線ＢＬと対をなす他方のビット線／ＢＬ
に接続されているリファレンスセルＲＭＣのリファレン
ス用プレート線ＲＰＬの電位を図１２に示すように
“Ｌ”レベル→“Ｈ”レベル→“Ｌ”レベルと変化させ
る。このリファレンスセルＲＭＣのキャパシタは、リフ
ァレンスセルのデータの読み出し論理レベルがメモリセ
ルＭＣのデータの読み出し論理レベルの“Ｈ”と“Ｌ”
とのほぼ中間になるように容量が設定されている。換言
すれば、リファレンスセルＲＭＣのキャパシタは、メモ
リセルＭＣのキャパシタの分極反転時／分極非反転時の
両者を区別するために、分極反転時のΔＰ（電気分極率
の変化量）と分極非反転時のΔＰのほぼ中間のΔＰを有
するように容量が設定されている。

【００１２】しかし、上記したような強誘電体キャパシ
タを用いたメモリセルのアレイを有する従来の強誘電体
メモリは、その製造時に、ウエハー状態あるいはパッケ
ージング後の状態でキャパシタ絶縁膜のスクリーニング
を行う際、メモリセルの読み出し動作のマージンやキャ
パシタの分極反転時の電気分極率の変化量ΔＰを測定す
ることが困難である。

【００１３】

【発明が解決しようとする課題】上記したように従来の
強誘電体メモリは、強誘電体メモリセルの読み出し動作
のマージンやキャパシタの分極反転時の電気分極率の変
化量ΔＰを測定することが困難であるという問題があっ
た。

【００１４】本発明は上記の問題点を解決すべくなされ
たもので、強誘電体メモリセルの読み出し動作のマージ
ンやキャパシタの分極反転時の電気分極率の変化量ΔＰ
を容易に測定し得る半導体記憶装置を提供することを目
的とする。

【００１５】

【課題を解決するための回路】本発明は、それぞれ強誘
電体メモリセルであるメモリセルおよび読み出し基準電
位発生用のリファレンスセルのアレイを有し、通常動作
モードおよびテストモードを有する半導体記憶装置にお
いて、上記リファレンスセルの容量を通常動作モードで
の読み出し動作時とテストモードでの読み出し動作時と
によって異ならせる手段を具備することを特徴とする。

【００１６】

【作用】ワード線選択回路およびプレート線選択回路
は、テストモードでの読み出し動作時に、リファレンス
セルの選択個数を任意に制御し、あるいは、１個のリフ
ァレンスセルに接続されるキャパシタの選択個数を任意
に制御することにより、リファレンスセルの容量を任意
に変化させることが可能になるリファレンスセル容量可
変制御機能を有する。これにより、強誘電体メモリセル
の読み出し動作のマージンやキャパシタの分極反転時の
電気分極率の変化量ΔＰを容易に測定することが可能に
なる。

【００１７】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係る強誘電
体メモリにおけるメモリセルアレイの一部の等価回路を
示している。

【００１８】この強誘電体メモリにおいては、強誘電体
メモリセル（メモリセルＭＣおよびリファレンスセルＲ
ＭＣ）が行列状に配列されてメモリセルアレイを構成し
ている。

【００１９】上記メモリセルＭＣおよびリファレンスセ
ルＲＭＣは、それぞれ電極間絶縁膜に強誘電体を用いた
情報記憶用の強誘電体キャパシタＣと電荷転送用のＭＯ
ＳトランジスタＱとが直列に接続されてなる強誘電体メ
モリセルである。この場合、上記リファレンスセルＲＭ
Ｃのそれぞれは、メモリセルＭＣと同じ回路構成を有す
るが、後述するようにそれぞれキャパシタＣの容量がメ
モリセルＭＣのキャパシタＣの容量とは異なる。

【００２０】ＢＬ、／ＢＬは上記メモリセルアレイにお
ける同一列の強誘電体メモリセルＭＣのトランジスタＱ
の一端に共通に接続されたビット線であり、代表的に一
対のみ示している。各ビット線対ＢＬ、／ＢＬには、そ
れぞれ複数個のメモリセルＭＣの各トランジスタＱの一
端および読み出し基準電位発生用の複数個（本例では３
個）のリファレンスセルＲＭＣのトランジスタＱの一端
が接続されている。

【００２１】ＷＬ０、ＷＬ１…は上記メモリセルアレイ
における同一行のメモリセルの各トランジスタのゲート
に共通に接続されているワード線である。ＲＷＬａ、Ｒ
ＷＬｂ…は上記メモリセルアレイにおける同一行のリフ
ァレンスセルＲＭＣの各トランジスタＱのゲートに共通
に接続されているリファレンス用ワード線である。

【００２２】ＰＬは上記メモリセルアレイにおける同一
行のメモリセルＭＣの各キャパシタＣのプレートに共通
に接続されているプレート線であり、本例では隣り合う
二行で共通に使用されている。

【００２３】ＲＰＬ１、ＲＰＬ２…は上記メモリセルア
レイにおける同一行のリファレンスセルＲＭＣの各キャ
パシタＣのプレートに共通に接続されているリファレン
ス用プレート線であり、本例では隣り合う二行で共通に
使用されている。

【００２４】上記ワード線ＷＬ０、ＷＬ１…およびプレ
ート線ＰＬは平行に設けられており、リファレンス用ワ
ード線ＲＷＬａ、ＲＷＬｂ…およびリファレンス用プレ
ート線ＲＰＬ１、ＲＰＬ２…は平行に設けられている。

【００２５】１１は上記ワード線ＷＬ０、ＷＬ１…の一
部およびリファレンス用ワード線ＲＷＬａ、ＲＷＬｂ…
の一部を選択してワード線信号を供給するためのワード
線選択回路であり、１２は前記プレート線ＰＬの一部お
よびリファレンス用プレート線ＲＰＬ１、ＲＰＬ２…の
一部を選択してプレート線電圧ＶPLを供給するためのプ
レート線選択回路である。

【００２６】また、前記ビット線対ＢＬ、／ＢＬには、
ビット線電位センス増幅用のセンスアンプＳＡ、書き込
み電位設定回路（図示せず）およびプリチャージ回路
（図示せず）が接続されている。

【００２７】上記強誘電体メモリは、通常動作モードお
よび前記強誘電体キャパシタの絶縁膜に対するテストモ
ードを有し、前記ワード線選択回路１１およびプレート
線選択回路１２は、テストモードでの読み出し動作時に
はリファレンスセルＲＭＣの選択個数を任意に制御し得
るリファレンスセル選択個数制御機能が付加されてい
る。

【００２８】即ち、前記ワード線選択回路１１は、前記
通常動作モードでの読み出し動作時には、アドレス信号
に基づいて前記複数本のワード線のうちの一部のワード
線を選択してワード線選択信号を供給し、これと同時
に、上記選択されたワード線により選択されたメモリセ
ルが接続されているビット線と対をなすビット線に接続
されている複数個のリファレンスセルのうちの特定の個
数を選択するように特定の本数のリファレンス用ワード
線を選択してワード線選択信号を供給し、前記テストモ
ードでの読み出し動作時には、アドレス信号に基づいて
前記複数本のワード線のうちの一部のワード線を選択し
てワード線選択信号を供給し、これと同時に、上記選択
されたワード線により選択されたメモリセルが接続され
ているビット線と対をなすビット線に接続されている複
数個のリファレンスセルのうちの任意の個数を選択する
ように任意の本数のリファレンス用ワード線を選択して
ワード線選択信号を供給するように回路が構成されてい
る。

【００２９】前記プレート線選択回路１２は、前記通常
動作モードでの読み出し動作時には、アドレス信号に基
づいて前記ワード線選択回路により選択されたワード線
と対をなすプレート線を選択してプレート線電圧ＶPLを
供給し、これと同時に、上記選択されたワード線により
選択されたメモリセルが接続されているビット線と対を
なすビット線に接続されている複数個のリファレンスセ
ルのうちの特定の個数を選択するように特定の本数のリ
ファレンス用プレート線を選択してプレート線電圧ＶPL
を供給し、前記テストモードでの読み出し動作時には、
アドレス信号に基づいて前記ワード線選択回路により選
択されたワード線と対をなすプレート線を選択してプレ
ート線電圧ＶPLを供給し、これと同時に、上記選択され
たワード線により選択されたメモリセルが接続されてい
るビット線と対をなすビット線に接続されている複数個
のリファレンスセルのうちの任意の個数を選択するよう
に任意の本数のリファレンス用プレート線を選択してプ
レート線電圧ＶPLを供給するように回路が構成されてい
る。

【００３０】上記強誘電体メモリにおいて、前記各リフ
ァレンスセルＲＭＣのキャパシタ容量は、メモリセルＭ
Ｃの分極非反転時のキャパシタ容量よりも大きく、か
つ、メモリセルＭＣの分極非反転時のΔＰの何倍（整数
倍に限らない）かの値を有するように設定されている。

【００３１】そして、ワード線選択回路１１およびプレ
ート線選択回路１２は、リファレンスセルＲＭＣの容量
を通常動作モードでの読み出し動作時とテストモードで
の読み出し動作時とによって異ならせるリファレンスセ
ル容量可変制御機能と、テストモードでの読み出し動作
時に、リファレンスセルの選択個数を任意に制御するこ
とにより、リファレンスセルの容量を任意に変化させる
ことが可能になるリファレンスセル容量可変制御機能を
有する。この場合、上記リファレンスセルの容量を変化
させるために、前記リファレンスセルＲＭＣの選択個数
を変えるように制御しており、その一具体例としては、
テストモードに入ったことを検知するための検知回路
（図示せず）の検知信号を用いて非選択のリファレンス
セル用ワード線ＲＷＬｉを０Ｖ（Ｖss）に固定すればよ
い。

【００３２】図２は、リファレンスセルの選択個数を変
えた場合に得られる分極率変化量ΔＰと選択メモリセル
のデータが“１”、“０”の場合に得られる分極率変化
量ΔＰとの大小関係の一例を示す特性図である。

【００３３】図２の特性図から、２個のリファレンスセ
ルを選択すれば、リファレンスセルのデータの読み出し
論理レベルがメモリセルのデータの読み出し論理レベル
の“Ｈ”と“Ｌ”とのほぼ中間となるように設定できる
ことが分かる。つまり、上記したように２個のリファレ
ンスセルを選択すれば、選択されたリファレンスセルの
全体のキャパシタ容量を、選択されたメモリセルのキャ
パシタの分極反転時／分極非反転時の両者のΔＰのほぼ
中間（必ずしもほぼ中間でなくてもよい）のΔＰを有す
るように設定でき、選択されたメモリセルのキャパシタ
の分極反転時／分極非反転時の両者を区別することが可
能になることが分かる。但し、上記したように２個のリ
ファレンスセルを選択した時の全体のキャパシタ容量
は、選択されたメモリセルのキャパシタの分極反転時／
分極非反転時の両者のΔＰの必ずしもほぼ中間になるよ
うに設定しなくてもよい。

【００３４】これに対して、１個のリファレンスセルを
選択すれば、選択されたリファレンスセルのキャパシタ
容量を、リファレンスセルのデータの読み出し論理レベ
ルが前記中間レベルよりも“Ｌ”レベル寄りになるよう
に設定できることが分かる。また、３個のリファレンス
セルを選択すれば、選択されたリファレンスセルのキャ
パシタ容量を、リファレンスセルのデータの読み出し論
理レベルが前記中間レベルよりも“Ｈ”レベル寄りにな
るように設定できることが分かる。

【００３５】従って、通常動作モードでの読み出し動作
時には、上記したように特定の個数（本例では２個）の
リファレンスセルを選択し、テストモードでの読み出し
動作時には、リファレンスセルの選択個数を任意に制御
することにより、リファレンスセルの容量を任意に変化
させることが可能になる。

【００３６】これにより、強誘電体メモリセルの読み出
し動作のマージンやキャパシタの分極反転時の電気分極
率の変化量ΔＰを容易に測定することが可能になる。こ
こで、上記強誘電体メモリにおける選択されたメモリセ
ルに対するデータの書き込み動作について、図３（ａ）
乃至（ｃ）、図４（ａ）乃至（ｃ）を参照して説明す
る。

【００３７】データの書き込みに際しては、選択された
メモリセルのプレート線の電位を図１２に示したように
“Ｌ”レベル（０Ｖ）→“Ｈ”レベル（例えば５Ｖの電
源電位）→“Ｌ”レベルと変化させることにより、誘電
分極の向きを制御する。

【００３８】図３（ａ）乃至（ｃ）は、データ“１”の
書き込み説明するために、選択メモリセルのキャパシタ
の印加電界、電気分極の状態を示している。即ち、初期
状態では、プレート線ＰＬを０Ｖに設定し、ビット線Ｂ
Ｌ、／ＢＬをそれぞれ０Ｖにプリチャージしておく。次
に、図３（ａ）に示すように、選択したビット線ＢＬを
例えば５Ｖに設定し、選択ワード線ＷＬに５Ｖを印加し
てトランジスタをオン状態にする。これにより、キャパ
シタＣの両端間に電位差が生じて例えば図中下向きの分
極が発生し、メモリセルの残留分極点は前記ヒステリシ
ス特性におけるＣ点になっている。

【００３９】次に、図３（ｂ）に示すように、プレート
線ＰＬを５Ｖに設定にすると、キャパシタＣの両端間に
は電位差が生じないので、分極は反転することなく前記
ヒステリシス特性における残留分極点がＣ点からＤ点に
移動する。

【００４０】次に、図３（ｃ）に示すように、プレート
線ＰＬを０Ｖに設定し、ワード線ＷＬを０Ｖにしてトラ
ンジスタをオフ状態にする（初期状態に戻す）。この状
態はデータ“１”の書き込み状態に対応する。

【００４１】図４（ａ）乃至（ｃ）は、データ“０”の
書き込み動作の原理を説明するために、選択メモリセル
のキャパシタの印加電界、電気分極の状態を示してい
る。即ち、初期状態では、プレート線ＰＬを０Ｖに設定
し、ビット線ＢＬ、／ＢＬをそれぞれ０Ｖにプリチャー
ジしておく。次に、図４（ａ）に示すように、選択した
ビット線ＢＬを０Ｖのままにし、選択ワード線ＷＬに５
Ｖを印加してトランジスタをオン状態にする。この時、
キャパシタＣの両端間には電位差が生じないので分極は
発生しない。

【００４２】次に、図４（ｂ）に示すように、プレート
線ＰＬを５Ｖに設定にすると、キャパシタＣの両端間に
電位差が生じて前記“１”書き込み時とは逆に図中上向
きの分極が発生し、メモリセルの残留分極点は前記ヒス
テリシス特性におけるＡ点になっている。

【００４３】次に、図４（ｃ）に示すように、プレート
線ＰＬを０Ｖに設定し、ワード線ＷＬを０Ｖにしてトラ
ンジスタをオフ状態にする（初期状態に戻す）と、キャ
パシタＣの両端間には電位差が生じないので、分極は反
転することなく前記ヒステリシス特性における残留分極
点がＡ点からＢ点に移動する。この状態はデータ“０”
の書き込み状態に対応する。

【００４４】次に、通常動作モードでのデータの読み出
し動作について、図５（ａ）乃至（ｃ）および図６
（ａ）乃至（ｃ）を参照して説明する。データの読み出
しに際しては、選択されたメモリセルのプレート線の電
位ＶＰＬおよびリファレンスセルのプレート線の電位Ｖ
ＰＬを図１２に示したように“Ｌ”レベル→“Ｈ”レベ
ル→“Ｌ”レベルと変化させる。

【００４５】図５（ａ）乃至（ｃ）は、データ“１”が
書き込まれた状態（ヒステリシス特性における残留分極
点Ｄの状態）のメモリセルを選択してデータ“１”を読
み出す際のメモリセルのキャパシタおよびリファレンス
セルのキャパシタの印加電界、電気分極の状態を示して
いる。

【００４６】初期状態では、図５（ａ）に示すように、
プレート線の電位ＶPLおよびリファレンス用プレート線
の電位ＶPLを０Ｖに設定し、ビット線ＢＬ、／ＢＬをそ
れぞれ０Ｖにプリチャージしておく。

【００４７】次に、図５（ｂ）に示すように、選択され
たプレート線の電位ＶPLおよびリファレンス用プレート
線の電位ＶPLをそれぞれ５Ｖに設定し、選択されたワー
ド線およびリファレンス用ワード線にそれぞれ例えば５
Ｖを印加して選択されたメモリセルおよびリファレンス
セルの各トランジスタをそれぞれオン状態にする。

【００４８】これにより、選択されたメモリセルのキャ
パシタＣの両端間に分極の方向と反対方向の電界がかか
ることになり、メモリセルの分極の向きが反転し、その
分極点が前記ヒステリシス特性における残留分極点Ｄか
らＡ点に移動する。これに対して、リファレンスセルの
キャパシタＣの両端間には分極の向きと同方向の電界が
かかるので、リファレンスセルの分極は反転しない。

【００４９】この場合、メモリセルおよびリファレンス
セルにそれぞれ電流が流れ、それぞれ対応するビット線
ＢＬ、／ＢＬに電位変化が生じるが、前記したようにメ
モリセルのキャパシタＣの分極が反転するので、メモリ
セルに流れる電流はリファレンスセルに流れる電流より
も大きく、ビット線ＢＬの電位変化ΔＶBL(1) がビット
線／ＢＬの電位変化ΔＶ/BL よりも大きく、ビット線対
ＢＬ、／ＢＬ間に微小な電位差が発生する。この微小な
電位差はセンスアンプＳＡによりセンス増幅され、この
センスアンプＳＡの出力（読み出しデータ“１”）によ
りビット線ＢＬ、／ＢＬは対応して５Ｖ、０Ｖに設定さ
れる。

【００５０】これにより、メモリセルのキャパシタＣの
両端間には電界がかかっていない状態になり、メモリセ
ルの分極点が前記ヒステリシス特性におけるＡ点から残
留分極点Ｂに移動する。

【００５１】次に、図５（ｃ）に示すように、プレート
線の電位ＶPLおよびリファレンスセルのプレート線の電
位ＶPLを０Ｖに設定すると、メモリセルのキャパシタＣ
の両端間に前記メモリセルの分極の方向と反対方向の電
界がかかることになり、メモリセルの分極の向きが反転
し、その分極点が前記ヒステリシス特性における残留分
極点ＢからＣ点に移動する。

【００５２】次に、再び、図５（ａ）に示したように、
ビット線ＢＬ、／ＢＬをそれぞれ０Ｖにプリチャージす
ると、メモリセルのキャパシタＣの両端間には電界が印
加されない状態になり、メモリセルの分極点が前記ヒス
テリシス特性におけるＣ点から残留分極点Ｄに移動す
る。

【００５３】この後、ワード線およびリファレンス用ワ
ード線を０Ｖにしてメモリセルのトランジスタおよびリ
ファレンスセルののトランジスタをオフ状態にし、初期
状態に戻す。

【００５４】次に、上記したデータ“１”の読み出し動
作とは逆に、選択されたメモリセルが前記ヒステリシス
特性における残留分極点Ｂの状態（データ“０”の書き
込み状態）である場合の“０”読み出し動作について説
明する。

【００５５】図６（ａ）乃至（ｃ）は、データ“０”が
書き込まれた状態（ヒステリシス特性における残留分極
点Ｂの状態）のメモリセルを選択してデータ“０”を読
み出す際のメモリセルのキャパシタおよびリファレンス
セルのキャパシタの印加電界、電気分極の状態を示して
いる。

【００５６】初期状態では、図６（ａ）に示すように、
プレート線の電位ＶPLおよびリファレンス用プレート線
の電位ＶPLを０Ｖに設定し、ビット線ＢＬ、／ＢＬをそ
れぞれ０Ｖにプリチャージしておく。

【００５７】次に、図６（ｂ）に示すように、選択され
たプレート線の電位ＶPLおよびリファレンス用プレート
線の電位ＶPLをそれぞれ５Ｖに設定し、選択されたワー
ド線およびリファレンス用ワード線にそれぞれ例えば５
Ｖを印加して選択されたメモリセルおよびリファレンス
セルの各トランジスタをそれぞれオン状態にする。

【００５８】これにより、選択されたメモリセルのキャ
パシタＣの両端間にメモリセルの分極の向きと同方向の
電界が印加された状態になるので、メモリセルの分極は
反転せず、その分極点が前記ヒステリシス特性における
残留分極点ＢからＡ点に移動する。同様に、リファレン
スセルのキャパシタＣの両端間にメモリセルの分極と同
方向の電界が印加された状態になるので、リファレンス
セルの分極は反転しない。

【００５９】この場合、メモリセルおよびリファレンス
セルにそれぞれ電流が流れ、それぞれ対応するビット線
ＢＬ、／ＢＬに電位変化が生じるが、前記したようにリ
ファレンスセルのキャパシタ容量が、メモリセルのキャ
パシタ容量よりも大きく設定されているので、リファレ
ンスセルに流れる電流はメモリセルに流れる電流よりも
大きく、ビット線ＢＬの電位変化ΔＶBL(0) がビット線
／ＢＬの電位変化ΔＶ/BL よりも小さく、ビット線対Ｂ
Ｌ、／ＢＬ間に微小な電位差が発生する。この微小な電
位差はセンスアンプＳＡによりセンス増幅され、このセ
ンスアンプＳＡの出力（読み出しデータ“０”）により
ビット線ＢＬ、／ＢＬは対応して０Ｖ、５Ｖに設定され
る。

【００６０】これにより、メモリセルのキャパシタＣの
両端間には分極の向きと同方向の電界がかかっている状
態になり、メモリセルの分極点は前記ヒステリシス特性
におけるＡ点のままである。

【００６１】次に、図６（ｃ）に示すように、プレート
線の電位ＶPLおよびリファレンス用プレート線の電位Ｖ
PLを０Ｖに設定すると、メモリセルのキャパシタＣの両
端間には電界がかかっていない状態になり、メモリセル
の分極点は前記ヒステリシス特性におけるＡ点から残留
分極点Ｂに移動する。

【００６２】次に、再び、図６（ａ）に示したように、
ビット線ＢＬ、／ＢＬをそれぞれ０Ｖにプリチャージす
ると、メモリセルのキャパシタＣの両端間には電界が印
加されない状態なので、メモリセルの分極点は前記ヒス
テリシス特性における残留分極点Ｂのままである。

【００６３】この後、ワード線およびリファレンス用ワ
ード線を０Ｖにしてメモリセルのトランジスタおよびリ
ファレンスセルのトランジスタをオフ状態にし、初期状
態に戻す。

【００６４】図７は、本発明の第２実施例に係る強誘電
体メモリの一部を示している。この強誘電体メモリは、
図１の強誘電体メモリと比べて、リファレンスセルの接
続個数および回路構成、このリファレンスセルに対する
リファレンス用ワード線およびリファレンス用プレート
線の接続およびプレート線選択回路の機能の一部が異な
り、その他は同じであるので同一符号を付している。

【００６５】即ち、上記リファレンスセルは、一端がビ
ット線ＢＬあるいは／ＢＬに接続された１個のＭＯＳト
ランジスタＱの他端に複数個（本例では３個）の強誘電
体キャパシタＣの各一端が共通に接続されてなり、ビッ
ト線ＢＬおよび／ＢＬに各１個づつ接続されている。そ
して、上記ビット線ＢＬに接続されているリファレンス
セルのＭＯＳトランジスタのゲートにリファレンス用ワ
ード線ＲＷＬａが接続され、上記ビット線／ＢＬに接続
されているリファレンスセルのＭＯＳトランジスタのゲ
ートにリファレンス用ワード線ＲＷＬｂが接続され、上
記３個の強誘電体キャパシタの各他端に対応してリファ
レンス用プレート線ＲＰＬ１〜ＲＰＬ３が接続されてい
る。

【００６６】この場合、上記リファレンス用ワード線Ｒ
ＷＬａ、ＲＷＬｂは、メモリセルアレイにおける同一行
のリファレンスセルのＭＯＳトランジスタのゲートに共
通に接続されている。また、上記リファレンス用プレー
ト線ＲＰＬ１〜ＲＰＬ３は、メモリセルアレイにおける
同一行のリファレンスセルの複数個の強誘電体キャパシ
タの各プレートに対応して共通に接続されている。

【００６７】なお、前記リファレンスセルの各キャパシ
タの容量は、メモリセルの分極非反転時のキャパシタ容
量よりも大きく、かつ、メモリセルの分極非反転時のΔ
Ｐの何倍（整数倍に限らない）かの値を有するように設
定されている。

【００６８】そして、ワード線選択回路７１およびプレ
ート線選択回路７２は、リファレンスセルの容量を通常
動作モードでの読み出し動作時とテストモードでの読み
出し動作時とによって異ならせるリファレンスセル容量
可変制御機能と、テストモードでの読み出し動作時に、
リファレンスセルの選択個数を任意に制御することによ
り、リファレンスセルの容量を任意に変化させることが
可能になるリファレンスセル容量可変制御機能を有す
る。この場合、上記リファレンスセルの容量を変化させ
るために、前記リファレンスセルのキャパシタの選択個
数を変えるように制御することにより、図２に示したよ
うな特性が得られるようになっている。

【００６９】即ち、上記プレート線選択回路７１は、上
記強誘電体メモリの通常動作モードでの読み出し動作時
には、アドレス信号に基づいて選択されたワード線およ
びプレート線により選択されたメモリセルが接続されて
いるビット線と対をなすビット線に接続されている１個
のリファレンスセルを選択するように１本のリファレン
ス用ワード線を選択すると共に上記１個のリファレンス
セルの複数個の強誘電体キャパシタに接続されている複
数本のリファレンス用プレート線ＲＰＬ１〜ＲＰＬ３の
うちの特定の本数のリファレンス用プレート線を選択
し、このリファレンス用プレート線の電圧を制御する。

【００７０】また、上記プレート線選択回路７２は、上
記強誘電体メモリのテストモードでの読み出し動作時に
は、アドレス信号に基づいて選択されたワード線および
プレート線により選択されたメモリセルが接続されてい
るビット線と対をなすビット線に接続されている１個の
リファレンスセルを選択するように１本のリファレンス
用ワード線を選択すると共に上記１個のリファレンスセ
ルの複数個の強誘電体キャパシタに接続されている複数
本のリファレンス用プレート線ＲＰＬ１〜ＲＰＬ３のう
ちの任意の本数のリファレンス用プレート線を選択し、
このリファレンス用プレート線の電圧を制御する。

【００７１】上記第２実施例の強誘電体メモリの動作
は、前述した第１実施例の強誘電体メモリの動作と同様
に、リファレンスセルの容量を通常動作モードでの読み
出し動作時とテストモードでの読み出し動作時とによっ
て異ならせるリファレンスセル容量可変制御機能を有
し、さらに、テストモードでの読み出し動作時に、１個
のリファレンスセルに接続されるキャパシタの選択個数
を任意に制御することにより、リファレンスセルの容量
を任意に変化させることが可能になるリファレンスセル
容量可変制御機能を有する。

【００７２】従って、第１実施例と同様に、強誘電体メ
モリセルの読み出し動作のマージンやキャパシタの分極
反転時の電気分極率の変化量ΔＰを容易に測定すること
が可能になる。

【００７３】図８は、図７中のプレート線選択回路７２
において、１個のリファレンスセルに接続されるキャパ
シタの選択個数を制御するためのキャパシタ選択個数制
御回路の一具体例を示す回路図である。

【００７４】このキャパシタ選択個数制御回路は、１個
のリファレンスセルに接続されるキャパシタの数と同数
（本例では３個）の二入力のナンド回路８１ｉ（ｉ＝１
〜３）が設けられている。

【００７５】各ナンド回路８１ｉは、第１の入力として
前記プレート線電圧ＶＰＬとは逆相のパルス信号ａがそ
れぞれ入力し、第２の入力としてキャパシタ選択の可否
を指定する制御信号ｂｉ（ｉ＝１〜３）（選択可の場合
は“１”レベル、選択不可の場合は“０”レベル）が対
応して入力し、その出力信号が対応するリファレンス用
プレート線ＲＰＬｉ（ｉ＝１〜３）に供給される。

【００７６】上記キャパシタ選択個数制御回路におい
て、読み出し動作時に選択対象となるキャパシタに対応
するナンド回路８１ｉは、制御信号ｂｉとして“１”レ
ベルが与えられるので、パルス信号ａを反転させた出力
信号を対応するリファレンス用プレート線ＲＰＬｉにプ
レート線電圧ＶＰＬとして供給する。

【００７７】これに対して、読み出し動作時に選択対象
とならないキャパシタに対応するナンド回路８１ｉは、
制御信号ｂｉとして“０”レベルが与えられるので、
“１”レベル（Ｖcc）を出力し、対応するリファレンス
用プレート線ＲＰＬｉに供給し、選択対象ではないキャ
パシタの分極が反転しないように制御する。

【００７８】なお、上記実施例では、１トランジスタ・
１キャパシタ構成の強誘電体メモリセルのアレイを示し
たが、２トランジスタ・２キャパシタ構成の強誘電体メ
モリセルのアレイを有する強誘電体メモリにも、本発明
を適用できることはいうまでもない。

【００７９】

【発明の効果】上述したように本発明の半導体記憶装置
によれば、強誘電体キャパシタの絶縁膜に対してスクリ
ーニングを行う場合に、強誘電体メモリセルの読み出し
動作のマージンやキャパシタの分極反転時の電気分極率
の変化量ΔＰを容易に測定することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る強誘電体メモリの一
部を示す回路図。

【図２】図１の強誘電体メモリのテストモードでの読み
出し動作時におけるリファレンスセルの選択個数を変え
た場合に得られる分極率変化量ΔＰと選択メモリセルの
データが“１”、“０”の場合に得られる分極率変化量
ΔＰとの大小関係の一例を示す特性図。

【図３】図１中の選択されたメモリセルに対するデータ
“１”の書き込み動作の原理を説明するために強誘電体
キャパシタの印加電界、電気分極の状態を示す図。

【図４】図１中の選択されたメモリセルに対するデータ
“０”の書き込み動作の原理を説明するために強誘電体
キャパシタの印加電界、電気分極の状態を示す図。

【図５】図１中の選択されたメモリセルに対するデータ
“１”の読み出し動作の原理を説明するために強誘電体
キャパシタの印加電界、電気分極の状態を示す図。

【図６】図１中の選択されたメモリセルに対するデータ
“０”の読み出し動作の原理を説明するために強誘電体
キャパシタの印加電界、電気分極の状態を示す図。

【図７】本発明の第２実施例に係る強誘電体メモリの一
部を示す回路図。

【図８】図７中のプレート線選択回路に設けられるキャ
パシタ選択個数制御回路の一具体例を示す回路図。

【図９】強誘電体膜の印加電界Ｅと電気分極Ｐとの関係
を示す特性図。

【図１０】１トランジスタ・１キャパシタ構成の強誘電
体メモリセルを示す等価回路図。

【図１１】図１０の強誘電体メモリセルのアレイを有す
る従来の強誘電体メモリにおけるメモリセルアレイの一
部を示す等価回路図。

【図１２】図１１中の選択されたメモリセルに対する書
き込み動作および読み出し動作に際してプレート線ＰＬ
に印加される電圧波形の一例を示す波形図。

【符号の説明】

ＭＣ…メモリセル、ＲＭＣ…リファレンスセル、Ｃ…強
誘電体キャパシタ、Ｑ…ＭＯＳトランジスタ、ＷＬ０、
ＷＬ１…ワード線、ＲＷＬａ〜ＲＷＬｆ…リファレンス
用ワード線、ＰＬ…プレート線、ＲＰＬ１〜ＲＰＬ３…
リファレンス用プレート線、ＢＬ、／ＢＬ…ビット線、
１１、７１…ワード線選択回路、１２、７２…プレート
線選択回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 27/10 ４５１ (72)発明者 田中 寿実夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 それぞれ強誘電体メモリセルであるメモ
   リセルおよび読み出し基準電位発生用のリファレンスセ
   ルのアレイを有し、通常動作モードおよびテストモード
   を有する半導体記憶装置において、上記リファレンスセ
   ルの容量を通常動作モードでの読み出し動作時とテスト
   モードでの読み出し動作時とによって異ならせる手段を
   具備することを特徴とする半導体記憶装置。
2. 【請求項２】 通常動作モードおよびテストモードを有
   する半導体記憶装置において、電荷転送用の１個のＭＯ
   Ｓトランジスタと情報記憶用の１個の強誘電体キャパシ
   タとが直列に接続されてなるメモリセルおよび上記メモ
   リセルと同じ回路構成で上記メモリセルよりも大きなキ
   ャパシタ容量を有する読み出し基準電位発生用のリファ
   レンスセルが行列状に配列されたメモリセルアレイと、
   それぞれ上記メモリセルアレイにおける同一列の複数個
   のメモリセルのＭＯＳトランジスタおよび複数個のリフ
   ァレンスセルのＭＯＳトランジスタの各一端に共通に接
   続された複数本のビット線と、それぞれ上記メモリセル
   アレイにおける同一行のメモリセルのＭＯＳトランジス
   タの各ゲートに共通に接続された複数本のワード線と、
   それぞれ上記メモリセルアレイにおける同一行のメモリ
   セルの強誘電体キャパシタの各プレートに共通に接続さ
   れた複数本のプレート線と、それぞれ上記メモリセルア
   レイにおける同一行のリファレンスセルのＭＯＳトラン
   ジスタの各ゲートに共通に接続された複数本のリファレ
   ンス用ワード線と、それぞれ上記メモリセルアレイにお
   ける同一行のリファレンスセルの強誘電体キャパシタの
   プレートに共通に接続された複数本のリファレンス用プ
   レート線と、アドレス信号に応じて前記ワード線の一部
   およびリファレンス用ワード線の一部を選択してワード
   線信号を供給するためのワード線選択回路と、前記アド
   レス信号に応じて前記プレート線の一部およびリファレ
   ンス用プレート線の一部を選択してプレート線電圧を供
   給するためのプレート線選択回路と、前記ビット線対に
   読み出された電位をセンス増幅するセンスアンプと、前
   記ビット線対を所定のタイミングでプリチャージするプ
   リチャージ回路とを具備することを特徴とする半導体記
   憶装置。
3. 【請求項３】 請求項２記載の半導体記憶装置におい
   て、前記ワード線選択回路は、前記通常動作モードでの
   読み出し動作時には、アドレス信号に基づいて前記複数
   本のワード線のうちの一部のワード線を選択してワード
   線選択信号を供給し、これと同時に、上記選択されたワ
   ード線により選択されたメモリセルが接続されているビ
   ット線と対をなすビット線に接続されている複数個のリ
   ファレンスセルのうちの特定の個数を選択するように特
   定の本数のリファレンス用ワード線を選択してワード線
   選択信号を供給し、前記テストモードでの読み出し動作
   時には、アドレス信号に基づいて前記複数本のワード線
   のうちの一部のワード線を選択してワード線選択信号を
   供給し、これと同時に、上記選択されたワード線により
   選択されたメモリセルが接続されているビット線と対を
   なすビット線に接続されている複数個のリファレンスセ
   ルのうちの任意の個数を選択するように任意の本数のリ
   ファレンス用ワード線を選択してワード線選択信号を供
   給し、前記プレート線選択回路は、前記通常動作モード
   での読み出し動作時には、アドレス信号に基づいて前記
   ワード線選択回路により選択されたワード線と対をなす
   プレート線を選択してプレート線電圧を供給し、これと
   同時に、上記選択されたワード線により選択されたメモ
   リセルが接続されているビット線と対をなすビット線に
   接続されている複数個のリファレンスセルのうちの特定
   の個数を選択するように特定の本数のリファレンス用プ
   レート線を選択してプレート線電圧を供給し、前記テス
   トモードでの読み出し動作時には、アドレス信号に基づ
   いて前記ワード線選択回路により選択されたワード線と
   対をなすプレート線を選択してプレート線電圧を供給
   し、これと同時に、上記選択されたワード線により選択
   されたメモリセルが接続されているビット線と対をなす
   ビット線に接続されている複数個のリファレンスセルの
   うちの任意の個数を選択するように任意の本数のリファ
   レンス用プレート線を選択してプレート線電圧を供給す
   ることを特徴とする半導体記憶装置。
4. 【請求項４】 通常動作モードおよびテストモードを有
   する半導体記憶装置において、電荷転送用の１個のＭＯ
   Ｓトランジスタと情報記憶用の１個の強誘電体キャパシ
   タが直列に接続されてなるメモリセルおよび電荷転送用
   の１個のＭＯＳトランジスタに情報記憶用の複数個の強
   誘電体キャパシタの各一端が接続された読み出し基準電
   位発生用のリファレンスセルが行列状に配列されたメモ
   リセルアレイと、それぞれ上記メモリセルアレイにおけ
   る同一列の複数個のメモリセルのＭＯＳトランジスタお
   よび１個のリファレンスセルのＭＯＳトランジスタの各
   一端に共通に接続された複数本のビット線と、それぞれ
   上記メモリセルアレイにおける同一行のメモリセルのＭ
   ＯＳトランジスタの各ゲートに共通に接続された複数本
   のワード線と、それぞれ上記メモリセルアレイにおける
   同一行のメモリセルの強誘電体キャパシタの各プレート
   に共通に接続された複数本のプレート線と、それぞれ上
   記メモリセルアレイにおける同一行のリファレンスセル
   のＭＯＳトランジスタのゲートに共通に接続された複数
   本のリファレンス用ワード線と、それぞれ上記メモリセ
   ルアレイにおける同一行のリファレンスセルの複数個の
   強誘電体キャパシタの各プレートに対応して共通に接続
   された複数本のリファレンス用プレート線と、アドレス
   信号に応じて前記ワード線の一部およびリファレンス用
   ワード線の一部を選択してワード線信号を供給するため
   のワード線選択回路と、前記アドレス信号に応じて前記
   プレート線の一部およびリファレンス用プレート線の一
   部を選択してプレート線電圧を供給するためのプレート
   線選択回路と、前記ビット線対に読み出された電位をセ
   ンス増幅するセンスアンプと、前記ビット線対を所定の
   タイミングでプリチャージするプリチャージ回路とを具
   備することを特徴とする半導体記憶装置。
5. 【請求項５】 請求項４記載の半導体記憶装置におい
   て、前記ワード線選択回路は、前記通常動作モードでの
   読み出し動作時および前記テストモードでの読み出し動
   作時に、アドレス信号に基づいて前記複数本のワード線
   のうちの一部のワード線を選択してワード線選択信号を
   供給し、これと同時に、上記選択されたワード線により
   選択されたメモリセルが接続されているビット線と対を
   なすビット線に接続されている１個を選択するように１
   本のリファレンス用ワード線を選択してワード線選択信
   号を供給し、前記プレート線選択回路は、前記通常動作
   モードでの読み出し動作時には、アドレス信号に基づい
   て前記ワード線選択回路により選択されたワード線と対
   をなすプレート線を選択してプレート線電圧を供給し、
   これと同時に、上記選択されたワード線により選択され
   たメモリセルが接続されているビット線と対をなすビッ
   ト線に接続されている１個のリファレンスセルの複数個
   の強誘電体キャパシタに対応して接続されている複数本
   のリファレンス用プレート線のうちの特定の本数のリフ
   ァレンス用プレート線を選択してプレート線電圧を供給
   し、前記テストモードでの読み出し動作時には、アドレ
   ス信号に基づいて前記ワード線選択回路により選択され
   たワード線と対をなすプレート線を選択してプレート線
   電圧を供給し、これと同時に、上記選択されたワード線
   により選択されたメモリセルが接続されているビット線
   と対をなすビット線に接続されている１個のリファレン
   スセルの複数個の強誘電体キャパシタに対応して接続さ
   れている複数本のリファレンス用プレート線のうちの任
   意の本数のリファレンス用プレート線を選択してプレー
   ト線電圧を供給することを特徴とする半導体記憶装置。