본 발명 중, 제1 발명은 복수의 메모리 셀이 접속된 제1 및 제2 비트선과, 제2 비트선에 접속되어, 제1 비트선에 접속된 메모리 셀이 선택되는 경우에는, 제2 비트선에 기준 전위를 출력하는 제1 기준 셀과, 제1 비트선에 접속되어, 제2 비트선에 접속된 메모리 셀이 선택되는 경우에는, 제1 비트선에 기준 전위를 출력하는 제2 기준 셀과, 제1 및 제2 비트선 사이의 전위차를 증폭시키고, 선택된 메모리 셀로부터 제1 또는 제2 비트선에 출력된 기억 데이터를 검출하는 센스 증폭기를 구비하는 강유전체 메모리에 있어서, 제1 및 제2 기준 셀을 제어하여 기준 전위를 변화시키는 기준 전위 제어 회로를 구비하고 있는 것을 말하는 것이다.
본 발명 중, 제1 발명에 따르면, 제1 및 제2 기준 셀을 제어하여 기준 전위를 변화시키는 기준 전위 제어 회로를 구비하고 있기 때문에, 각 메모리 셀에 대해서, 기준 전위를 변화시켜서 기억 데이터의 독출을 행함으로써 선택된 메모리 셀로부터 제1 또는 제2 비트선에 기억 데이터가 출력된 경우의 제1 또는 제2 비트선의 전위의 마진을 시험할 수 있다.
따라서, 초기 합격품으로부터 신뢰성이 낮은 제품을 검출할 수 있고, 초기 합격품으로부터의 신뢰성이 낮은 제품의 제거가 가능해지는 동시에 초기 불량품에 대해서는 그 불량이 마진 불량을 원인으로 하는 것인지, 또는 제조 공정의 결함,변동에 의한 것인지에 대한 식별이 용이해진다.
본 발명 중, 제2 발명은 제1 발명에서, 기준 전위 제어 회로는 외부로부터 인가되는 제어 전위에 의해 제1 및 제2 기준 셀을 제어한다.
본 발명 중, 제3 발명은 제2 발명에서, 제1 기준 셀은 제1 전극을 플레이트선에 접속한 제1 강유전체 커패시터와, 한쪽 단자를 제1 강유전체 커패시터의 제2 전극에 접속하고 다른쪽 단자를 제2 비트선에 접속한 제1 스위치 소자를 구비하며, 제2 기준 셀은 제1 전극을 플레이트선에 접속한 제2 강유전체 커패시터와, 한쪽 단자를 제2 강유전체 커패시터의 제2 전극에 접속하고 다른쪽 단자를 제1 비트선에 접속한 제2 스위치 소자를 구비하며, 기준 전위 제어 회로는 제어 전위가 인가되는 패드와, 한쪽 단자를 상기 패드에 접속하고 다른쪽 단자를 플레이트선에 접속한 제3 스위치 소자와, 한쪽 단자를 플레이트선에 접속하고 다른쪽 단자를 접지선에 접속하며, 제3 스위치 소자와 상보 동작을 행하는 제4 스위치 소자를 구비하고 있다.
본 발명 중, 제4 발명은 제3 발명에서, 제3 스위치 소자는 소스를 상기 패드에 접속하고, 드레인을 플레이트선에 접속하며, 플레이트선 구동 제어 신호에 의해 온/오프가 제어되는 p 채널 절연 게이트형 전계 효과 트랜지스터로 구성되고, 제4 스위치 소자는 드레인을 플레이트선에 접속하고, 소스를 접지선에 접속하며, 플레이트선 구동 제어 신호에 의해 온/오프가 제어되는 n 채널 절연 게이트형 전계 효과 트랜지스터로 구성되어 있다.
본 발명 중, 제5 발명은 제2 발명에서, 제1 기준 셀은 제1 전극을 플레이트선에 접속한 제1 강유전체 커패시터와, 한쪽 단자를 제1 강유전체 커패시터의 제2 전극에 접속하고 다른쪽 단자를 제2 비트선에 접속한 제1 스위치 소자를 구비하며, 제2 기준 셀은 제1 전극을 플레이트선에 접속한 제2 강유전체 커패시터와, 한쪽 단자를 제2 강유전체 커패시터의 제2 전극에 접속하고 다른쪽 단자를 제1 비트선에 접속한 제2 스위치 소자를 구비하며, 기준 전위 제어 회로는 제어 전위가 인가되는 패드와, 한쪽 단자를 상기 패드에 접속하고 다른쪽 단자를 제1 강유전체 커패시터의 제2 전극에 접속하며, 프리차지 제어 신호에 의해 온/오프가 제어되는 제3 스위치 소자를 구비하는 제1 기준 전위 제어 회로와, 상기 패드와, 한쪽 단자를 상기 패드에 접속하고 다른쪽 단자를 제2 강유전체 커패시터의 제2 전극에 접속하며, 프리차지 제어 신호에 의해 온/오프가 제어되는 제4 스위치 소자를 구비하는 제2 기준 전위 제어 회로를 구비하고 있다.
본 발명 중, 제6 발명은 제5 발명에서, 제3 스위치 소자는 소스를 상기 패드에 접속하고, 드레인을 제1 강유전체 커패시터의 제2 전극에 접속하며, 프리차지 제어 신호에 의해 온/오프가 제어되는 제1 p 채널 절연 게이트형 전계 효과 트랜지스터로 구성되고, 제4 스위치 소자는 소스를 상기 패드에 접속하고, 드레인을 제2 강유전체 커패시터의 제2 전극에 접속하며, 프리차지 제어 신호에 의해 온/오프가 제어되는 제2 p 채널 절연 게이트형 전계 효과 트랜지스터로 구성되어 있다.
본 발명 중, 제7 발명은 복수의 메모리 셀이 접속된 제1 및 제2 비트선과, 제2 비트선에 접속되어, 제1 비트선에 접속된 메모리 셀이 선택되는 경우에는, 제2 비트선에 기준 전위를 출력하는 제1 기준 셀과, 제1 비트선에 접속되어, 제2 비트선에 접속된 메모리 셀이 선택되는 경우에는, 제1 비트선에 기준 전위를 출력하는 제2 기준 셀과, 제1 및 제2 비트선 사이의 전위차를 증폭시키고, 선택된 메모리 셀로부터 제1 또는 제2 비트선에 출력된 기억 데이터를 검출하는 센스 증폭기를 구비하는 강유전체 메모리의 제조 방법으로서, 제1 및 제2 기준 셀을 제어하여 기준 전위를 변화시키는 기준 전위 제어 회로를 형성하는 공정을 포함하고 있다.
본 발명 중, 제7 발명에 의하면, 제1 및 제2 기준 셀을 제어하여 기준 전위를 변화시키는 기준 전위 제어 회로를 형성하는 공정을 포함하고 있기 때문에, 모든 회로 형성후, 기준 전위 제어 회로에 의해 기준 전위를 변화시키고, 선택된 메모리 셀로부터 제1 또는 제2 비트선에 기억 데이터가 출력된 경우의 제1 또는 제2 비트선의 전위의 마진을 시험할 수 있다.
따라서, 초기 합격품으로부터 신뢰성이 낮은 제품을 검출할 수 있고, 초기 합격품으로부터의 신뢰성이 낮은 제품의 제거가 가능해지는 동시에 초기 불량품에 대해서는 그 불량이 마진 불량을 원인으로 하는 것인지, 또는 제조 공정의 결함, 변동에 의한 것인지에 대한 식별이 용이해진다.
본 발명 중, 제8 발명은 제7 발명에서, 기준 전위 제어 회로는 외부로부터 인가되는 제어 전위에 의해 제1 및 제2 기준 셀을 제어한다.
본 발명 중, 제9 발명은 제8 발명에서, 제1 기준 셀은 제1 전극을 플레이트선에 접속한 제1 강유전체 커패시터와, 한쪽 단자를 제1 강유전체 커패시터의 제2 전극에 접속하고 다른쪽 단자를 제2 비트선에 접속한 제1 스위치 소자를 구비하며, 제2 기준 셀은 제1 전극을 플레이트선에 접속한 제2 강유전체 커패시터와, 한쪽 단자를 제2 강유전체 커패시터의 제2 전극에 접속하고 다른쪽 단자를 제1 비트선에 접속한 제2 스위치 소자를 구비하며, 기준 전위 제어 회로는 제어 전위가 인가되는 패드와, 한쪽 단자를 상기 패드에 접속하고 다른쪽 단자를 플레이트선에 접속한 제3 스위치 소자와, 한쪽 단자를 플레이트선에 접속하고 다른쪽 단자를 접지선에 접속하며, 제3 스위치 소자와 상보 동작을 하는 제4 스위치 소자를 구비하고 있다.
본 발명 중, 제10 발명은 제9 발명에서, 제3 스위치 소자는 소스를 상기 패드에 접속하고, 드레인을 플레이트선에 접속하며, 플레이트선 구동 제어 신호에 의해 온/오프가 제어되는 p 채널 절연 게이트형 전계 효과 트랜지스터로 구성되고, 제4 스위치 소자는 드레인을 플레이트선에 접속하고, 소스를 접지선에 접속하며, 플레이트선 구동 제어 신호에 의해 온/오프가 제어되는 n 채널 절연 게이트형 전계 효과 트랜지스터로 구성되어 있다.
본 발명 중, 제11 발명은 제8 발명에서, 제1 기준 셀은 제1 전극을 플레이트선에 접속한 제1 강유전체 커패시터와, 한쪽 단자를 제1 강유전체 커패시터의 제2 전극에 접속하고 다른쪽 단자를 제2 비트선에 접속한 제1 스위치 소자를 구비하며, 제2 기준 셀은 제1 전극을 플레이트선에 접속한 제2 강유전체 커패시터와, 한쪽 단자를 제2 강유전체 커패시터의 제2 전극에 접속하고 다른쪽 단자를 제1 비트선에 접속한 제2 스위치 소자를 구비하며, 기준 전위 제어 회로는 제어 전위가 인가되는 패드와, 한쪽 단자를 상기 패드에 접속하고 다른쪽 단자를 제1 강유전체 커패시터의 제2 전극에 접속하며, 프리차지 제어 신호에 의해 온/오프가 제어되는 제3 스위치 소자를 구비하는 제1 기준 전위 제어 회로와, 상기 패드와, 한쪽 단자를 상기 패드에 접속하고 다른쪽 단자를 제2 강유전체 커패시터의 제2 전극에 접속하며, 프리차지 제어 신호에 의해 온/오프가 제어되는 제4 스위치 소자를 구비하는 제2 기준 전위 제어 회로를 구비하고 있다.
본 발명 중, 제12 발명은 제11 발명에서, 제3 스위치 소자는 소스를 상기 패드에 접속하고, 드레인을 제1 강유전체 커패시터의 제2 전극에 접속하며, 프리차지 제어 신호에 의해 온/오프가 제어되는 제1 p 채널 절연 게이트형 전계 효과 트랜지스터로 구성되고, 제4 스위치 소자는 소스를 상기 패드에 접속하고, 드레인을 제2 강유전체 커패시터의 제2 전극에 접속하며, 프리차지 제어 신호에 의해 온/오프가 제어되는 제2 p 채널 절연 게이트형 전계 효과 트랜지스터로 구성되어 있다.
본 발명 중, 제13 발명은 제9, 제10, 제11 또는 제12 발명에서, 제어 전위를 변화시킴으로써 기준 전위 제어 회로를 통해 기준 전위를 변화시키고, 선택된 메모리 셀로부터 제1 또는 제2 비트선에 기억 데이터가 출력된 경우의 제1 또는 제2 비트선의 전위의 마진을 시험한 후, 합격품에 대해서는, 상기 패드를 내부의 전원선에 접속하는 공정을 포함하고 있는 것이다.
본 발명 중, 제13 발명에 의하면, 합격품에 대해서는, 기준 전위 제어 회로를 플레이트선 구동 회로로서 사용할 수 있기 때문에, 칩 면을 유효하게 사용할 수 있다.
본 발명 중, 제14 발명은 복수의 메모리 셀이 접속된 제1 및 제2 비트선과, 제2 비트선에 접속되어, 제1 비트선에 접속된 메모리 셀이 선택되는 경우에는, 제2 비트선에 기준 전위를 출력하는 제1 기준 셀과, 제1 비트선에 접속되어, 제2 비트선에 접속된 메모리 셀이 선택되는 경우에는, 제1 비트선에 기준 전위를 출력하는 제2 기준 셀과, 제1 및 제2 비트선 사이의 전위차를 증폭시키고, 선택된 메모리 셀로부터 제1 또는 제2 비트선에 출력된 기억 데이터를 검출하는 센스 증폭기를 구비하는 강유전체 메모리의 시험 방법으로서, 외부로부터의 제어에 의해 기준 전위를 변화시키고, 선택된 메모리 셀로부터 제1 또는 제2 비트선에 기억 데이터가 출력된 경우에 있어서 제1 또는 제2 비트선의 전위의 마진을 시험한다.
본 발명 중, 제14 발명에 의하면, 외부로부터의 제어에 의해 기준 전위를 변화시키고, 선택된 메모리 셀로부터 제1 또는 제2 비트선에 기억 데이터가 출력된 경우의 제1 또는 제2 비트선의 전위의 마진을 시험하는 것으로 하고 있기 때문에, 초기 합격품으로부터 신뢰성이 낮은 제품을 검출할 수 있고, 초기 합격품으로부터의 신뢰성이 낮은 제품의 제거가 가능해지는 동시에 초기 불량품에 대해서는 그 불량이 마진 불량을 원인으로 하는 것인지, 또는 제조 공정의 결함, 변동에 의한 것인지에 대한 식별이 용이해진다.
이하, 도 1 내지 도 6을 참조하여 본 발명의 강유전체 메모리의 제1 실시 형태 및 제2 실시 형태에 대해서 설명한다.
제1 실시 형태··도 1 내지 도 3
도 1은 본 발명의 강유전체 메모리의 제1 실시 형태의 주요부를 도시하는 회로도이다. 도 1에서, WLon과 WLen은 워드선, PLcn은 플레이트선, BLn과 /BLn은 비트선, 20과 21은 메모리 셀이고, 22와 23은 기억 매체를 이루는 강유전체 커패시터, 24와 25는 스위치 소자를 이루는 nMOS 트랜지스터이다.
또한, RWLo과 RWLe는 워드선, RPLc는 플레이트선, 26과 27은 기준 전위 Vref를 출력하는 기준 셀이고, 28과 29는 면적을 강유전체 커패시터(22, 23)보다 크게하는 강유전체 커패시터, 30과 31은 스위치 소자를 이루는 nMOS 트랜지스터이다.
또한, 32는 외부로부터 기준 전위 Vref를 제어하는 제어 전위 Vex가 인가되는 패드, 33은 플레이트선 RPLc를 구동하는 플레이트선 구동 회로이고, 패드(32)와 플레이트선 구동 회로(33)로 기준 전위 제어 회로가 구성되어 있다.
또, 34는 플레이트선 구동 제어 신호 PDC에 의해 온/오프가 제어되는 pMOS 트랜지스터로서, 소스를 패드(32)에 접속하고, 드레인을 플레이트선 RPLc에 접속하고 있다.
또한, 35는 플레이트선 구동 제어 신호 PDC에 의해 온/오프가 제어되는 nMOS 트랜지스터로서, 드레인을 플레이트선 RPLc에 접속하고, 소스를 접지선에 접속하고 있다.
또한, 36은 비트선 BLn과 /BLn 사이의 전위차를 증폭시킴으로써 선택된 메모리 셀로부터 비트선 BLn 또는 비트선 /BLn에 독출된 기억 데이터를 검출하는 센스 증폭기이다.
본 발명의 강유전체 메모리의 제1 실시 형태에서는, 메모리 셀(20) 등, 홀수행의 메모리 셀로부터 비트선 BLn에 독출된 기억 데이터가 기준 셀(26)로부터 비트선 /BLn에 출력된 기준 전위 Vref와 비교됨으로써 검출되고, 메모리 셀(21) 등, 짝수행의 메모리 셀로부터 비트선 /BLn에 독출된 기억 데이터가 기준 셀(27)로부터 비트선 BLn에 출력된 기준 전위 Vref와 비교함으로써 검출된다.
이 경우, 기준 셀(26)로부터 비트선 /BLn에 기준 전위 Vref를 출력시키는 경우에는, 강유전체 커패시터(28)에 '0'을 기록해 두고, 비트선 /BLn을 0V로 프리차지한 후, 하이 임피던스 상태로 하며, 다음에 워드선 RWLo를 선택하여 nMOS 트랜지스터(30)=ON으로 하고, 더욱이 플레이트선 구동 제어 신호 PDC=L 레벨, pMOS 트랜지스터(34)=ON, nMOS 트랜지스터(35)=OFF로 하며, 플레이트선 RPLc를 0V에서 제어 전위 Vex로 한다.
이와 같이 하면, 제어 전위 Vex 및 강유전체 커패시터(28)에 대한 잔류 분극의 크기에 따른 전하가 강유전체 커패시터(28)로부터 비트선 /BLn으로 이동하고, 강유전체 커패시터(28)와 비트선 /BLn의 기생 용량 Cbit 사이에서 전하 분할이 행해지며, 비트선 /BLn에 기준 전위 Vref가 발생한다.
또한, 기준 셀(27)로부터 비트선 BLn에 기준 전위 Vref를 출력시키는 경우에는, 강유전체 커패시터(29)에 '0'을 기록해 두고, 비트선 BLn을 0V로 프리차지한 후, 하이 임피던스 상태로 하며, 다음에 워드선 RWLe를 선택하여 nMOS 트랜지스터(31)=ON으로 하고, 더욱이 플레이트선 구동 제어 신호 PDC=L레벨, pMOS 트랜지스터(34)=ON, nMOS 트랜지스터(35)=OFF로 하며, 플레이트선RPLc를 0V에서 제어 전위 Vex로 한다.
이와 같이 하면, 제어 전위 Vex 및 강유전체 커패시터(29)의 잔류 분극의 크기에 따른 전하가 강유전체 커패시터(29)로부터 비트선 BLn으로 이동하고, 강유전체 커패시터(29)와 비트선 BLn의 기생 용량 Cbit 사이에서 전하 분할이 행해지며, 비트선 BLn에 기준 전위 Vref가 발생한다.
즉, 본 발명의 강유전체 커패시터의 제1 실시 형태에 의하면, 제어 전위 Vex를 변화시킴으로써 기준 전위 Vref를 변화시킬 수 있다. 예컨대, 도 2에 도시된바와 같이, Vex1>Vex2로 하면, Vref1>Vref2로 할 수 있다. 또, 도 3은 제어 전위 Vex와 기준 전위 Vref와의 관계를 나타내고 있다.
그래서, 각 메모리 셀에 대해서, 제어 전위 Vex를 다양하게 변화시킴으로써 기준 전위 Vref를 다양하게 변화시켜서 기억 데이터의 독출을 행하는 경우에는, 비트선에 기억 데이터가 출력된 경우 비트선 전위의 마진을 시험할 수 있다.
따라서, 본 발명의 강유전체 메모리의 제1 실시 형태에 의하면, 초기 합격품으로부터 신뢰성이 낮은 제품을 검출할 수 있고, 초기 합격품으로부터의 신뢰성이 낮은 제품의 제거가 가능해지며, 출하하는 제품의 신뢰성의 향상을 도모할 수 있는 동시에 초기 불량품에 대해서는, 그 불량이 마진 불량을 원인으로 하는 것인지 제조 공정의 결함, 변동에 의한 것인지에 대한 식별이 용이해져서 불량 해석의 효율화를 도모할 수 있다.
이와 같이, 1T/1C 타입의 강유전체 메모리를 제조하는 경우에는, 기준 전위 제어 회로를 이루는 패드(32) 및 플레이트선 구동 회로(33)를 형성하는 공정을 포함해 두는 경우에는 모든 회로 형성후, 웨이퍼 상태로 기억 데이터의 독출시의 비트선의 전위의 마진 시험을 행할 수 있으므로 적합하다.
또, 비트선에 기억 데이터가 출력된 경우에서 비트선의 전위의 마진 시험의 결과, 합격품에 대해서는 패드(32)를 내부의 VCC 전원선에 접속하는 경우에는, 기준 전위 제어 회로를 이루는 플레이트선 구동 회로를 정규의 플레이트선 구동 회로로 할 수 있고, 칩 면을 유효하게 사용할 수 있다.
제2 실시 형태··도 4 내지 도 6
도 4는 본 발명의 강유전체 메모리의 제2 실시 형태의 주요부를 도시하는 회로도이다. 도 4에서, WLon과 WLen은 워드선, PLcn은 플레이트선, BLn과 /BLn은 비트선, 40과 41은 메모리 셀이고, 42와 43은 기억 매체를 이루는 강유전체 커패시터, 44와 45는 스위치 소자를 이루는 nMOS 트랜지스터이다.
또한, RWLo와 RWLe는 워드선, RPLc는 플레이트선, PCL은 프리차지 제어선, 46과 47은 기준 전위 Vref를 출력하는 기준 셀이고, 48과 49는 면적을 강유전체 커패시터(42, 43)보다 크게 하는 강유전체 커패시터, 50과 51은 스위치 소자를 이루는 nMOS 트랜지스터이다.
또한, 52는 외부로부터 기준 전위 Vref를 제어하는 제어 전위 Vex가 인가되는 패드, 53과 54는 프리차지 회로를 구성하는 pMOS 트랜지스터로서, pMOS 트랜지스터(53)는 소스를 패드(52)에 접속하고, 드레인을 노드(55)에 접속하며, 게이트를 프리차지 제어선 PCL에 접속하여, 프리차지 제어 신호에 의해 온/오프가 제어되도록 구성되어 있다.
또한, pMOS 트랜지스터(54)는 소스를 패드(52)에 접속하고, 드레인을 노드(56)에 접속하며, 게이트를 프리차지 제어선 PCL에 접속하여, 프리차지 제어 신호에 의해 온/오프가 제어되도록 구성되어 있다.
또, 패드(52)와 pMOS 트랜지스터(53)로 비트선 /BLn에 대한 기준 전위 제어 회로가 구성되고, 패드(52)와 pMOS 트랜지스터(54)로 비트선 BLn에 대한 기준 전위 제어 회로가 구성되어 있다.
또한, 57은 비트선 BLn과 /BLn 사이의 전위차를 증폭시킴으로써 선택된 메모리 셀로부터 비트선 BLn 또는 비트선 /BLn에 독출된 기억 데이터를 검출하는 센스 증폭기이다.
본 발명의 강유전체 메모리의 제2 실시 형태에서는, 메모리 셀(40) 등, 홀수행의 메모리 셀로부터 비트선 BLn에 독출된 기억 데이터가 기준 셀(46)로부터 비트선 /BLn에 출력된 기준 전위 Vref와 비교됨으로써 검출되고, 메모리 셀(41) 등, 짝수행의 메모리 셀로부터 비트선 /BLn에 독출된 기억 데이터가 기준 셀(47)로부터 비트선 BLn에 출력된 기준 전위 Vref와 비교함으로써 검출된다.
그래서, 기준 셀(46)로부터 비트선 /BLn에 기준 전위 Vref를 출력시키는 경우에는, 비선택 상태인 동안, 프리차지 제어선 PCL을 통해 pMOS 트랜지스터(53)를 ON 상태로 하고, 노드(55)를 제어 전위 Vex로 프리차지해 둔다.
그리고, 비트선 /BLn을 0V로 프리차지한 후, 하이 임피던스 상태로 하는 동시에 프리차지 제어선 PCL을 통해 pMOS 트랜지스터(53)를 OFF로 하고, 플레이트선 RPLc를 0V로 유지한 채로, 워드선 RWLo를 선택하여 nMOS 트랜지스터(50)를 ON으로 한다.
이와 같이 하면, 제어 전위 Vex 및 강유전체 커패시터(48)의 분극의 크기에 따른 전하가 강유전체 커패시터(48)로부터 비트선 /BLn으로 이동하고, 강유전체 커패시터(48)와 비트선 /BLn의 기생 용량 Cbit 사이에서 전하 분할이 행해지며, 비트선 /BLn에 기준 전위 Vref가 발생한다.
또한, 기준 셀(47)로부터 비트선 BLn에 기준 전위 Vref를 출력시키는 경우에는, 비선택 상태인 동안, 프리차지 제어선 PCL을 통해 pMOS 트랜지스터(54)를 ON상태로 하고, 노드(56)를 제어 전위 Vex로 프리차지해 둔다.
그리고, 비트선 BLn을 0V로 프리차지한 후, 하이 임피던스 상태로 하는 동시에 프리차지 제어선 PCL을 통해 pMOS 트랜지스터(54)를 OFF로 하고, 플레이트선 RPLc를 0V로 유지한 채로, 워드선 RWLe를 선택하여 nMOS 트랜지스터(51)를 ON으로 한다.
이와 같이 하면, 제어 전위 Vex 및 강유전체 커패시터(49)의 분극의 크기에 따른 전하가 강유전체 커패시터(49)로부터 비트선 BLn으로 이동하고, 강유전체 커패시터(49)와 비트선 BLn의 기생 용량 Cbit 사이에서 전하 분할이 행해지며, 비트선 BLn에 기준 전위 Vref가 발생한다.
즉, 본 발명의 강유전체 커패시터의 제2 실시 형태에 의하면, 제어 전위 Vex를 변화시킴으로써 기준 전위 Vref를 변화시킬 수 있다. 예컨대, 도 5에 도시된 바와 같이, Vex1>Vex2로 하면, Vref1>Vref2로 할 수 있다. 또, 도 6은 제어 전위 Vex와 기준 전위 Vref의 관계를 나타내고 있다.
그래서, 각 메모리 셀에 대해서, 제어 전위 Vex를 다양하게 변화시킴으로써 기준 전위 Vref를 다양하게 변화시키고, 기억 데이터의 독출을 행하는 경우에는, 비트선에 기억 데이터가 출력된 경우 비트선 전위의 마진을 시험할 수 있다.
따라서, 본 발명의 강유전체 메모리의 제2 실시 형태에 의하면, 초기 합격품으로부터 신뢰성이 낮은 제품을 검출할 수 있고, 초기 합격품으로부터의 신뢰성이 낮은 제품의 제거가 가능해지며, 출하하는 제품의 신뢰성의 향상을 도모할 수 있는 동시에 초기 불량품에 대해서는 그 불량이 마진 불량을 원인으로 하는 것인지 제조 공정의 결함, 변동에 의한 것인지에 대한 식별이 용이해져서 불량 해석의 효율화를 도모할 수 있다.
이와 같이, 1T/1C 타입의 강유전체 메모리를 제조하는 경우에는, 기준 전위 제어 회로를 이루는 프리차지 회로를 형성하는 공정을 포함해 두면, 웨이퍼 상태로 기억 데이터의 독출시의 비트선의 전위의 시험을 행할 수 있으므로 적합하다.
또, 비트선에 기억 데이터가 출력된 경우의 비트선의 전위의 마진 시험의 결과, 합격품에 대해서는 패드(52)를 내부의 VCC 전원선에 접속함으로써 기준 전위 제어 회로를 이루는 프리차지 회로를 정규의 프리차지 회로로 할 수 있기 때문에, 칩 면을 유효하게 사용할 수 있다.