KR19990020113A

KR19990020113A - 강유전체 랜덤 액세스 메모리 장치

Info

Publication number: KR19990020113A
Application number: KR1019970043558A
Authority: KR
Inventors: 정동진
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-08-30
Filing date: 1997-08-30
Publication date: 1999-03-25
Also published as: US5959922A; JP3913906B2; CN1118826C; TW389901B; KR100268444B1; CN1212434A; JPH11144474A

Abstract

본 발명의 강유전체 램 장치는 워드 라인들, 비트 라인들, 상기 워드 라인들에 대응하는 셀 전극 라인들, 그리고 각각이 강유전체 커패시터와 스위칭 트랜지스터를 구비한 메모리 셀들의 메모리 셀 어레이와; 상기 메모리 셀들 중 선택된 메모리 셀의 데이터 비트에 대응하는 레벨, 그리고 데이터 비트들에 각각 대응하는 레벨들의 평균 레벨을 갖는 레퍼런스 레벨을 받아들여서, 상기 선택된 데이터 비트의 레벨을 감지하기 위한 감지 회로 및; 상기 감지 회로로 상기 레퍼런스 레벨을 제공하기 위한 레퍼런스 셀 어레이를 포함하고, 상기 레퍼런스 셀 어레이는 상기 비트 라인들에 각각 대응하는 적어도 하나 이상의 리던던트 셀을 부가적으로 구비함으로써 상기 레퍼런스 레벨이 데이터 비트들 중 하나의 방향으로 바이어스될 때, 상기 바이어스된 레퍼런스 레벨을 보정할 수 있다.

Description

강유전체 랜덤 액세스 메모리 장치(FERROELECTRIC RANDOM ACCESS MEMORY DIVICE)

본 발명은 강유전체 랜덤 액세스 메모리(ferroelectric random access memory : FRAM) 장치에 관한 것으로서, 구체적으로는 기입/독출 동작시 메모리 셀에 저장된 데이터의 기준이 되는 레벨을 조정할 수 있는 레퍼런스 셀 어레이 (reference cell array)에 관한 것이다.

최근(recently), 전원 오프시 조차 데이터를 유지하는 기능을 갖는 불 휘발성 메모리는 히스테리시스 특성(hysteresis characteristic)을 보이는 PZT와 같은 강유전 물질의 사용을 통해 실현되어 왔다. 메모리 셀에 그러한 강유전 물질을 사용함으로써, 불 휘발성 메모리는 간단한 구조로 구현될 수 있다. 강유전체 랜덤 액세스 메모리 (FRAM : Ferroelectric Random Access Memory)는 불 휘발성의 특성을 가지며, 고속 저전압 동작이 가능하기 때문에 많은 메모리 칩 메이커들의 관심과 경쟁이 고조되고 있다.

강유전체 커패시터와 스위칭 트랜지스터로 구성된 메모리 셀은 강유전체 커패시터(C_F: Ferroelectric Capacitor)의 전기적 분극 상태에 따라 데이터의 논리적 상태('1' 또는 '0')를 저장한다. 강유전체 커패시터 (C_F)의 양단에 전압이 인가될 때, 전계(electric field)의 방향에 따라 강유전 물질이 분극(polarization)되고, 그러한 분극 상태가 변하는 스위칭 드레솔드 전압(switching threshold voltage)을 강제 전압(coercive voltage)이라 한다. 그리고, 메모리 셀에 저장된 데이터를 독출하기 위해서, 강유전체 커패시터의 양 전극들 사이의 전압차를 인가하여 비트 라인에 여기되는 전하량의 변화로 메모리 셀에 저장된 데이터의 상태가 감지된다. 상기한 응용의 몇가지 예들이 일본 특허 NOs. 63-201998 and 1-158691에, 그리고 논문-A 256Kb Non-volatile Ferroelectric Memory at 3V and 100ns (ISSCC, Digest of Technical Papers, pp.268-269, 1994, 2월)-에 게재되었다.

도 1은 1T/1C 강유전체 메모리 셀을 보여준다. 메모리 셀 (MC)는 하나의 스위칭 트랜지스터 (Tr)와 하나의 강유전체 커패시터 (C_F) (1-비트당 1-트랜지스터 및 1-커패시터 : 1T/1C)로 구성된다. 스위칭 트랜지스터 (Tr)은 강유전체 커패시터 (C_F)의 일 전극과 비트 라인 (BL)에 각각 접속된 두 개의 주전극들, 즉 드레인 전극과 소오스 전극을 가지며, 워드 라인 (WL)에 접속된 게이트 전극을 갖는다. 강유전체 커패시터 (C_F)의 다른 전극은 플레이트 라인 (PL)에 접속된다.

도 2는 강유전체 커패시터의 히스테리시스 특성을 보여주는 그래프이다. 상기 그래프의 횡좌표(abscissa)는 커패시터의 두 전극들 사이의 전위차 즉, 커패시터 양단의 전압(volts)을 나타내고, 종좌표(ordinate)는 상기 강유전 물질의 자발 분극 (spontaneous polarization)에 따라 그것의 표면에 유기되는 전하의 양 즉, 분극도(μC/cm²)를 나타낸다.

0V의 전압이 인가되어서 강유전 물질로 아무런 전계가 인가되지 않으면, 대체로, 분극 도메인들(polarization domains)은 불균일하고 분극이 발생되지 않는다. 커패시터 양단의 전압이 양의 방향으로 증가될 때, 분극도(또는 전하량)는 0(zero)으로부터 양의 분극 영역 내의 점 A까지 증가한다. 점 A에서, 모든 도메인들은 한 방향으로 분극되고, 점 A에서의 분극도는 최대값에 이르게 된다. 이때, 분극도 즉, 강유전 물질이 보유하는 전하의 양은 Q_S로 표시되고, 커패시터 양단에 인가된 전압의 크기가 동작 전압 (Vcc)이다. 이후, 커패시터 양단의 전압이 다시 0V까지 떨어지더라도, 분극도는 0까지 낮아지지 않고 점 B에 잔류하게 된다. 이와 같은 잔류 분극에 따라서 강유전 물질이 보유하는 전하의 양 즉, 잔류 분극도는 Qr로 표시된다. 다음, 커패시터 양단의 전압이 음의 방향으로 증가하면, 분극도는 점 B로부터 음의 전하 분극 영역 내의 점 C로 변한다.(도 2에서 곡선 21). 점 C에서, 강유전 물질의 모든 도메인들은 점 A에서의 분극 방향에 반대가 되는 방향으로 분극된다. 이때, 분극도는 -Q_S로 표시되고, 커패시터 양단에 인가된 전압의 크기는 -Vcc이다. 이후, 커패시터 양단의 전압이 다시 0V까지 떨어지더라도, 분극값은 0까지 떨어지지 않고 점 D에 잔류하게 된다. 이때의 잔류 분극도는 -Qr로 표시된다. 커패시터 양단에 인가되는 전압의 크기가 다시 한 번 양의 방향으로 증가하게 되면, 강유전 물질의 분극도는 점 D에서 점 A로 변한다.

상기한 바와 같이, 전계를 발생하기 위한 전압이 두 전극 사이에 강유전 물질이 삽입된 강유전체 커패시터로 한 번 인가되면, 이후 상기 전극들이 플로팅 상태(floating state)로 설정되더라도 자발 분극에 따른 분극 방향은 유지된다. 자발 분극으로 인한 강유전 물질의 표면 전하(surface charge)는 누설 등에 의해 자연적으로 손실되지 않는다. 분극도가 0이 되도록 반대 방향으로 전압이 인가되지 않는다면, 분극 방향은 그대로 유지된다.

다음에는 FRAM의 기입/독출은 위에서 기술한 바와 같은 분극 반전에 의해 수행된다. 따라서, FRAM의 동작 속도는 분극 반전 시간에 의해 결정된다. 강유전체 커패시터의 분극 반전 속도는 커패시터의 면적, 강유전체 박막의 두께, 인가 전압 등에 따라서 결정되나, 통상 ns 단위이다. 이는 μs 단위의 독출/기입 시간을 갖는 EEPROM이나 플래시 메모리와 비교할 때 훨씬 빠른 속도로 동작 가능함을 의미한다.

다시 도 2를 참조하면, 분극 상태가 점 (B)에 있는 강유전체 커패시터 (C_F)에 데이터 '1'이 저장되어 있다고 가정하자. 고전압 레벨 (여기서, 전원 전압:Vcc)이 워드 라인 (WL)으로 인가됨에 따라 스위칭 트랜지스터 (Tr)가 도전되고, 그리고 음의 전압(-Vcc)이 비트 라인 (BL)과 플레이트 라인 (PL)을 통해 강유전체 커패시터 (C_F)에 인가될 때, 강유전체 커패시터 (C_F)의 분극 (P)는 상태점 (B)에서 상태점 (C)를 통해 상태점 (D)로 변한다. 이 상태 천이에 해당하는 전하 (dQ1)은 스위칭 트랜지스터 (Tr)를 통해 비트 라인 (BL)과 강유전체 커패시터 (C_F) 사이에 전달된다. 전하 전달 (charge transfer)은 비트 라인 (BL)과 접속된 감지 증폭기(도 4 참조)에 의해서 검출되며, 그것은 데이터 값 '1'이 메모리 셀 (MC)로부터 독출되었음을 의미한다. 메모리 셀 (MC)로부터 데이터 '1'를 독출한 후, 비트 라인 (BL) 상의 동일한 데이터 '1'은 플레이트 라인 (PL)의 전압을 낮춤으로써 메모리 셀 (MC)로 재기입(write back)된다. 이 기입 결과는 상태점 (D)로부터 상태점 (A)로 역 상태 천이(reverse state transient)을 수반한다.

반면에, 분극 상태가 점 (D)에 있는 강유전체 커패시터 (C_F)에 데이터 '0'가 저장된 경우, 앞의 가정에서와 같이, 고전압 레벨 (여기서, 전원 전압 Vcc)이 워드 라인 (WL)으로 인가됨에 따라 스위칭 트랜지스터 (Tr)가 도전 (ON)되고 음의 전압이 비트 라인 (BL)과 플레이트 라인 (PL)을 통해 강유전체 커패시터 (C_F)에 인가될 때, 그것의 분극 (P)은 상태점 (D)에서 상태점 (C)로 변한 후 다시 상태점 (D)로 회귀한다. 이 상태 천이에 해당하는 전하 (dQ0)는 스위칭 트랜지스터 (Tr)을 통해 비트 라인 (BL)과 강유전체 커패시터 (C_F) 사이에 전달된다. 전하 전달은 비트 라인 (BL)과 접속된 감지 증폭기(도 4 참조)에 의해서 검출되며, 그것은 데이터 값 '0'가 메모리 셀 (MC)로부터 독출됨을 의미한다.

이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 2T/2C 방식은 메모리 셀들의 수에 각각 대응하는 레퍼런스 셀들(reference cells)이 요구되기 때문에 고집적 강유전체 메모리 장치에는 부적합하다. 반면에, 상기한 바와 같은 1T/1C 방식은 다수의 메모리 셀들에 대응하는 레퍼런스 셀은 단지 하나만이 요구되기 때문에, 고집적 강유전체 메모리 장치에 적합하다. 여기서, 상기 레퍼런스 셀은 메모리 셀과 동일한 특성을 갖는 강유전체 커패시터 및 스위칭 트랜지스터로 구성된다.

그러나, 다수의 메모리 셀들에 대응하는 하나의 레퍼런스 셀의 강유전체 커패시터의 특성이 불균일할 경우 즉, 강유전체 커패시터의 히스테리시스 특성을 보여주는 그래프에서 스위칭/비스위칭 특성(swiching/non-switching characteristic) (스위칭 부분 : 도 2의 21 및 22 곡선, 비스위칭 부분 : 도 2의 23 및 24)의 변화가 어느 한쪽으로 치우칠(biased) 경우, 커패시터의 특성이 불균일한 레퍼런스 셀에 대응하는 즉, 하나의 비트 라인에 관련된 모든 메모리 셀들의 데이터 페일(data fail)이 발생될 가능성이 높다.

예를들면, 도 3에 도시된 바와 같이, 레퍼런스 레벨이 데이터 '1'에 대응하는 레벨로 치우칠 경우(A), 또는 레퍼런스 레벨이 데이터 '0'에 대응하는 레벨로 치우친 경우(B), 데이터 페일이 발생할 가능성이 증대될 뿐만아니라, 강유전체 메모리 장치의 내부에서 또는 외부에서 상기 바이어스된 레퍼러스 레벨(biased reference level)의 조정이 불가능하다. 또, 더욱 심한 경우, 데이터 '1' 또는 '0'에 대응하는 레벨들을 완전히 벗어나는 경우 역시 데이터 페일이 발생된다.

따라서 본 발명의 목적은 신뢰성이 향상된 강유전체 랜덤 액세스 메모리 장치를 제공하는 것이다.

발명의 다른 목적은 센싱 마진이 향상된 강유전체 랜덤 액세스 메모리 장치를 제공하는 것 이다.

본 발명의 다른 목적은 바이어스된(biased) 레퍼런스 레벨을 칩의 내부에서 자유롭게 조정할 수 있는 리던던트 셀 어레이를 구비한 강유전체 랜덤 액세스 메모리 장치를 제공하는 것이다.

도 1은 1T/1C 강유전체 메모리 셀을 보여주는 회로도;

도 2는 강유전체 커패시터의 히스테리시스 특성을 보여주는 그래프;

도 3은 종래 레퍼런스 셀의 문제점을 설명하기 위한 도면;

도 4는 본 발명의 바람직한 실시예에 따른 강유전체 랜덤 액세스 메모리 장치의 구성을 보여주는 블럭도;

도 5A 및 도 5B는 본 발명의 바람직한 실시예에 따른 레퍼런스 셀 어레이 및 리던던트 셀 어레이의 상세 회로를 보여주는 보여주는 블럭도;

도 6은 바이어스된(biased) 레퍼런스 셀들 및 이상적인 레퍼런스 셀의 스위칭 및 비스위칭 곡선에 따른 레퍼런스 레벨의 평균값을 보여주는 도면,

도면의 주요부분에 대한 부호 설명

10 : 메모리 셀 어레이 20 : 행 디코더 회로

30 : 래치 감지 회로 40 : 감지구동 레벨 발생 회로

50a : 레퍼런스 셀 어레이 50b : 리던던트 셀 어레이

60 : 열 디코도 회로 70 : 열 선택 회로

80 : 주감지 및 기입 드라이버 회로

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 워드 라인들, 비트 라인들, 상기 워드 라인들에 대응하는 셀 전극 라인들, 그리고 각각이 강유전체 커패시터와 스위칭 트랜지스터를 구비하며, 상기 강유전체 커패시터의 일 전극이 대응하는 스위칭 트랜지스터를 통해 대응하는 비트 라인에 접속되고 그것의 타 전극이 대응하는 셀 전극 라인에 접속되며, 상기 스위칭 트랜지스터의 제어 전극이 대응하는 워드 라인에 접속되는 메모리 셀들의 메모리 셀 어레이와; 상기 메모리 셀들 중 선택된 메모리 셀의 데이터 비트에 대응하는 레벨, 그리고 데이터 비트들에 각각 대응하는 레벨들의 평균 레벨을 갖는 레퍼런스 레벨을 받아들여서, 상기 선택된 데이터 비트의 레벨을 감지하기 위한 감지 회로 및; 상기 비트 라인들에 각각 대응하는 복수 개의 레퍼런스 셀들을 구비하며, 상기 감지 회로로 상기 레퍼런스 레벨을 제공하기 위한 레퍼런스 셀 어레이를 포함하고; 상기 레퍼런스 셀 어레이는 상기 비트 라인들에 각각 대응하는 적어도 하나 이상의 리던던트 셀을 부가적으로 구비함으로써 상기 레퍼런스 레벨이 데이터 비트들 중 하나의 방향으로 바이어스될 때, 상기 바이어스된 레퍼런스 레벨을 보정한다.

이 실시예에 있어서, 상기 각 비트 라인에 대응하는 상기 레퍼런스 셀과 상기 리던던트 셀은 서로 다른 면적을 갖는 강유전체 커패시터를 각각 포함한다.

이 실시예에 있어서, 상기 비트 라인 대 상기 레퍼런스 셀의 비는 1 : 1로 구성된다.

본 발명의 다른 특징에 의하면, 워드 라인들, 비트 라인들, 상기 워드 라인들에 대응하는 셀 전극 라인들, 그리고 각각이 강유전체 커패시터와 스위칭 트랜지스터를 구비하며, 상기 강유전체 커패시터의 일 전극이 대응하는 스위칭 트랜지스터를 통해 대응하는 비트 라인에 접속되고 그것의 타 전극이 대응하는 셀 전극 라인에 접속되며, 상기 스위칭 트랜지스터의 제어 전극이 대응하는 워드 라인에 접속되는 메모리 셀들의 메모리 셀 어레이와; 상기 메모리 셀들 중 선택된 메모리 셀의 데이터 비트에 대응하는 레벨, 그리고 데이터 비트들에 각각 대응하는 레벨들의 평균 레벨을 갖는 레퍼런스 레벨을 받아들여서, 상기 선택된 메모리 셀의 데이터 비트의 레벨을 감지하기 위한 감지 회로와; 상기 비트 라인들에 각각 대응하는 복수 개의 레퍼런스 셀들을 구비하며, 상기 감지 회로로 상기 레퍼런스 레벨을 제공하기 위한 레퍼런스 셀 어레이 및; 상기 비트 라인과 상기 레퍼런스 셀의 비는 1 : 1이고; 상기 각 비트 라인에 대응하는 적어도 하나 이상의 리던던트 셀을 구비하며, 상기 레퍼런스 레벨이 데이터 비트들 중 하나의 방향으로 바이어스될 때, 상기 레퍼런스 셀을 대응하는 상기 리던던트 셀로 대체함으로써 상기 바이어스된 레퍼런스 레벨을 보정하기 위한 리던던트 셀 어레이를 포함한다.

이 실시예에 있어서, 상기 각 비트 라인에 대응하는 리던던트 셀 또는 적어도 2 개 이상의 리던던트 셀들은 상기 레퍼런스 셀의 강유전체 커패시터의 면적과 다른 면적을 갖는 강유전체 커패시터들을 포함한다.

이 실시예에 있어서, 상기 리던던트 셀들은 서로 다른 면적을 갖는 강유전체 커패시터들을 포함한다.

이와같은 장치에 의해서, 레퍼런스 레벨이 데이터 레벨로 바이어스되는 경우 바이어스된 레퍼런스 셀을 리던던트 레퍼런스 셀로 대치할 수 있다.

이하 본 발명의 실시예에 따른 참조도면들 도 4 내지 도 6에 의거하여 상세히 설명한다.

도면들 4, 5A 및 도 5B를 참조하면, 본 발명의 신규한 강유전체 랜덤 액세스 메모리 장치는 적어도 하나 이상의 리던던트 셀 어레이 (50b)를 제공하며, 상기 리던던트 셀 어레이 (50b)는 레퍼런스 셀 어레이 (50a)에서 대응하는 레퍼런스 비트 라인 (RBLj)으로 제공되는 레퍼런스 레벨이 데이터 '1' 또는 '0'에 대응하는 레벨로 치우칠 경우 이를 보정하기 위한 수단으로서 제공된다. 이로써, 강유전체 랜덤 액세스 메모리 장치는 안정된 데이터 센싱 마진을 확보할 수 있고, 그것의 신뢰성이 향상된다.

도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 강유전체 랜덤 액세스 메모리 장치의 구성을 보여주는 블럭가 도시되어 있다.

도 4에 도시된 바와같이, 행들과 열들을 규정하는 기판 상의 셀 어레이 영역 (10)에 대응하는 행들을 따라서 m개의 워드 라인들 (WL1)∼(WLm) 및 m 개의 플레이트 라인들 (PL1)∼(PLm)이 각각 신장한다. 또, 대응하는 열들을 따라서 n 개의 비트 라인들 (BL1)∼(BLn)이 신장한다. m 개의 워드 라인들 (WL1)∼(WLm)과 n 개의 비트 라인들 (BL1)∼(BLn)이 교차하는 점들에 m×n 개의 강유전체 메모리 셀들이 매트릭스 형태로 형성된다.

각 메모리 셀은 하나의 스위칭 트랜지스터 (Trij) (여기서, i=1∼m, j=1∼n)와 강유전체 커패시터 (C_Fij)로 구성된다. 커패시터 (C_Fij)의 두 전극들 사이에는 강유전 물질이 삽입되어 있다. 스위칭 트랜지스터 (Trij)의 전류 통로 (current path) 즉, 드레인-소오스 채널(darin-source channel)은 대응하는 강유전체 커패시터 (C_Fij)의 한 전극과 대응하는 비트 라인 (BLj) 사이에 접속된다. 상기 스위칭 트랜지스터 (Trij)의 게이트는 대응하는 워드 라인 (WLi)에 접속된다. 구체적인 예를들면, 메모리 셀 (MC11)에서, 스위칭 트랜지스터 (T11)의 전류 통로는 강유전체 커패시터 (C11)의 한 전극과 비트 라인 (BL1) 사이에 접속되고, 그것의 게이트는 워드 라인 (WL1)에 접속된다. 또한, 상기 강유전체 커패시터 (C11)의 다른 전극은 대응하는 플레이트 라인 (PL1)에 접속된다.

다시 도 3을 참조하면, 워드 라인들 (WL1)∼(WLm)과 플레이트 라인들 (PL1)∼(PLm)은 행 디코더 회로 (20)에 접속된다. 상기 행 디코더 회로 (20)는 하나의 워드 라인을 선택하고, 그리고 상기 선택된 워드 라인에 대응하는 플레이트 라인 상으로 강유전 물질의 모든 분극 도메인들이 소정의 방향으로 완전히 분극되도록 하는 전압 레벨의 펄스 신호를 인가한다.

각 비트 라인들 (BL1)∼(BLn)의 한 끝은 래치 감지 회로 (30)에 접속되고, 다른 한 끝은 열 선택 회로 (70)에 접속된다. 상기 감지 회로 (30)은 도시된 바와 같이 감지 구동 레벨 발생 회로 (40)으로부터의 2 개의 감지 구동 라인들 (SAP) 및 (SAN) 그리고 레퍼런스 셀 어레이 (50a)에 연결된 n 개의 레퍼런스 비트 라인들 (RBL1)∼(RBLn)과 접속되며, n 개의 래치 감지 증폭기들 (latch sense amplifiers)로 구성된다.

각 래치 감지 증폭기는, 도 4에 도시된 바와 같이, 2 개의 CMOS 회로들로 구성된다. PMOS 트랜지스터 (P1)과 NMOS 트랜지스터 (N1)으로 구성되는 CMOS 회로에서, 상기 트랜지스터들 (P1) 및 (N1)의 전류 통로들은 감지 구동 라인들 (SAP) 및 (SAN) 사이에 직렬로 접속되고, 그들의 게이트들은 대응하는 레퍼런스 비트 라인 (RBLj)에 공통적으로 접속된다. PMOS 트랜지스터 (P2)와 NMOS 트랜지스터 (N2)로 구성되는 CMOS 회로에서, 상기 트랜지스터들 (P2) 및 (N2)의 전류 통로들 역시 감지 구동 라인들 (SAP) 및 (SAN) 사이에 직렬로 접속되고, 그들의 게이트들은 대응하는 비트 라인 (BLj)에 공통적으로 접속된다. 상기 감지 구동 라인들 (SAP)와 (SAN) 상에는 감지 구동 레벨 발생 회로 (40)으로부터의 2 개의 상보적인 감지 구동 신호들이 각각 인가된다.

열 선택 회로 (70)은, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있는 바와 같이, n 개의 NMOS 트랜지스터들(도시되지 않음)을 구비한다. 상기 각 선택 트랜지스터들의 전류 통로는 대응하는 비트 라인 (BLj)와 대응하는 데이터 라인 (DLy)(여기서, y=1∼k) 사이에 접속된다. 상기 각 트랜지스터들은 열 디코더 회로 (60)으로부터의 각 열 선택 신호들 (Y1)∼(Yn)에 의해서 턴-온/오프된다.

레퍼런스 셀 어레이 (reference cell array) (50a)은, 통상적으로 잘 알려진 바와 같이, 선택된 메모리 셀에 저장된 데이터 '1' 또는 '0'의 기준이 되는 레벨을 대응하는 비트 라인들을 통해서 상기 감지 회로 (30)의 래치 감지 증폭기들로 제공한다. 레퍼런스 셀 어레이 (50a)에서 임의로 선택된 메모리 셀에 대응되는 래치 감지 증폭기로 제공되는 기준 레벨이 레퍼런스 셀의 커패시터 특성이 변화됨에 따라 초기 설정된 기준 레벨에서 상기 선택된 메모리 셀의 데이터(예를들면, 데이터 '1')에 해당하는 레벨 방향으로 또는 그와 반대 방향(예를들면, 데이터 '0')으로 바이어될 수 있다.

다시 도 4를 참조하면, 본 발명에 따른 FRAM 장치는 리던던트 셀 어레이 (50b)를 포함한다. 상기 리던던트 셀 어레이 (50b)는 상기 바이어스된 기준 레벨을 초기 설정된 기준 레벨로 조정(보정)하기 위해 제공된다. 상기 리던던트 셀 어레이 (50b)은 적어도 2 개 이상의 어레이들로 구성될 수 있다. 여기서 주의해야 할 점은 상기 리던던트 셀 어레이 (50b)을 구성하는 적어도 2 개 이상의 어레이들의 강유전체 커패시터들의 면적은 서로 다르게 형성된다는 것이다. 이에 대한 설명은 이후 도 5에서 상세히 설명된다.

도 5A를 참조하면, 본 발명의 바람직한 실시예에 따른 레퍼런스 셀 어레이의 회로 구성을 보여주는 블럭도가 도시되어 있다. 그리고, 도 5B를 참조하면, 본 발명의 바람직한 실시예에 따른 리던던트 셀 어레이의 회로 구성을 보여주는 블럭도가 도시되어 있다.

다시 도 5A를 참조하면, 레퍼런스 셀들 (RMC0) 각각은 도 4에서 설명된 메모리 셀들 (MCij)과 동일한 스위칭 트랜지스터 (RTr)와 강유전체 커패시터 (RC_F)를 포함하며, 상기 강유전체 커패시터 (RC_F)의 일 전극은 대응하는 레퍼런스 비트 라인 (RBLj)에 접속되고, 그것의 타 전극은 레퍼런스 플레이트 라인 (RPL)에 접속되고, 그리고 상기 스위칭 트랜지스터 (RTr)의 게이트 전극은 레퍼런스 워드 라인 (RWL)에 접속된다.

그리고, 스위칭 트랜지스터 (RTr)와 강유전체 커패시터 (RC_F)의 일 전극의 접속점들 (DN0), (DN1), …, (DNj)은 신호 라인 (RPS)에 제어되는 nMOSFET들 (M5)을 통해 대응하는 신호 라인들 (RFDIN)과 ()에 각각 접속된다. 다시말해서, 접속점들 (DN0) 및 (DN3)은 제 1 및 제 4 레퍼런스 셀들 (RMC0) 및 (RMC3)을 통해서 신호 라인 (RFDIN)에 각각 접속되고, 접속점들 (DN1) 및 (DN2)은 제 2 및 제 3 레퍼런스 셀들 (RMC1) 및 (RMC2)을 통해서 신호 라인 ()에 각각 접속된다. 이와 같은 순서에 따라 행 방향으로 레퍼런스 셀들이 반복적으로 배열된다.

신호 라인 (REQ)에 제어되는 nMOSFET들 (M2)은 각 쌍의 레퍼런스 비트 라인들 (RBL_q) 및 (RBL_q+1) (예를들면, RBL1 및 RBL2, RBL3 및 RBL4) 사이에 형성되는 전류 통로들을 갖는다. 상기 신호 (REQ)가 하이 레벨로 인가되면, 상기 FET들 (M2)은 턴-온되고, 각 쌍의 레퍼런스 비트 라인들 (RBL_q) 및 (RBL_q+1)이 동일한 레벨을 갖는다. 반면에, 상기 신호 (REQ)가 로우 레벨로 인가되면, 상기 FET들 (M2)은 턴-오프되고, 각 쌍의 레퍼런스 비트 라인들 (RBL_q) 및 (RBL_q+1)이 독립적인 전압 상태를 갖는다. 각 쌍의 레퍼런스 메모리 셀들 (RMCk) 및 (RMCk+1) (예를들면, RMC0 및 RMC1, RMC2 및 RMC3)은 신호 (RPS)에 제어되는 FET들 (M1)과 신호들 (RFDIN) 및 ()에 의해서 항상 상반된 데이터를 저장하게 되며, 메모리 셀 어레이의 강유전체 메모리 셀의 상태을 인식하기 위한 레퍼런스 레벨을 제공하는 역할을 한다.

본 발명에 따른 도 5B의 리던던트 셀 어레이들 (50b)은 도 5A와 동일한 회로 구성을 갖는다. 그러나, 각 리던던트 어레이 (50b)의 강유전체 커패시터들 (RRC_F1) (RRC_F2)의 면적은 서로 다르게 형성된다. 이하, 레퍼런스 셀 어레이 (50a)의 커패시터 면적은 기호 (Ar)로 표시되고, 메모리 셀 어레이 (10)의 커패시터 면적은 기호 (Am)으로 표시된다. 만약, 상기 레퍼런스 셀 어레이 (50a)에서 제공되는 레퍼런스 레벨이, 도 3에 도시된 바와 같이, 데이터 '1'에 대응하는 레벨로 치우칠 경우 즉, 레퍼런스 셀 어레이 (50a)의 커패시터 면적 (Ar)이 메모리 셀 어레이의 커패시터 면적 (Am)보다 큰 경우, 바이어스된 레퍼런스 레벨을 원하는 레퍼런스 레벨로 조정하기 위해서 상기 레퍼런스 셀 어레이 (50a)의 커패시터 면적 (Ar)은 더 작은 면적을 가져야된다. 이반대로, 상기 레퍼런스 셀 어레이 (50a)에서 제공되는 레퍼런스 레벨이, 도 3에 도시된 바와 같이, 데이터 '0'에 대응하는 레벨로 치우칠 경우 즉, 레퍼런스 셀 어레이 (50a)의 커패시터 면적 (Ar)이 메모리 셀 어레이의 커패시터 면적 (Am)보다 작은 경우, 바이어스된 레퍼런스 레벨을 원하는 레퍼런스 레벨로 조정하기 위해서 상기 레퍼런스 셀 어레이 (60a)의 커패시터 면적 (Ar)은 더 큰 면적을 가져야된다.

전자의 문제를 해결하기 위해서, 도 5B의 제 1 리던던트 셀 어레이의 강유전체 커패시터 (RRC_F1)의 면적은 레퍼런스 셀 어레이 (50a)의 그것보다 작게 형성한다. 그리고, 후자의 문제를 해결하기 위해서, 도 5B의 제 2 리던던트 셀 어레이의 강유전체 커패시터 (RRC_F2)의 면적은 레퍼런스 셀 어레이 (50a)의 그것보다 크게 형성해야 한다. 본 발명의 실시예에 따른 상술한 리던던트 셀 어레이 (50b)은 2 개의 리던던트 어레이들로 구성되었지만, 더욱 세부적으로 레퍼런스 레벨을 조정하기 위해서 더 많은 리던던트 어레이들을 구성할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

상기 레퍼런스 셀들에 대한 동작이 이하 설명된다. 도 5A에 도시된 바와 같이, 레퍼런스 셀들 (RMC1) 및 (RMC2)의 데이터가 각각 논리적 '1'과 논리적 '0'으로 저장되어 있다고 가정하자. 만약, 레퍼런스 플레이트 라인 (RPL) 상에 펄스 신호가 인가되었다면, 레퍼런스 셀 (RMC1)에 대응하는 레퍼런스 비트 라인 (RBL1)에는 강유전체 커패시터 (RC_F)의 분극 상태 변화에 따른 전하, 즉 데이터 '1'에 해당하는 전압(즉, 스위칭되는 부분-도 2에서 21 곡선-에 대응하는 전하량)이 유기되고, 레퍼런스 셀 (RMC2)에 대응하는 레퍼런스 비트 라인 (RBL2)에는 그것의 분극 상태 변화, 즉 데이터 '0'에 해당하는 전압(즉, 비스위칭되는 부분-도 2에서 23 곡선-에 대응하는 전하량)이 유기된다.

따라서, 레퍼런스 비트 라인 (RBL1)은 데이터 '1'에 대응하는 레벨(예를들면, 전원 전압)로 챠아지되고, 레퍼런스 비트 라인 (RBL2)는 데이터 '0'에 대응하는 레벨(예를들면, 접지 전압)로 챠아지된다. 이때, 신호 (REQ)가 하이 레벨로 인가됨에 따라 레퍼런스 비트 라인들 (RBL1) 및 (RBL2)은 데이터 '1'과 데이터 '0'의 레벨들의 평균 레벨로 챠지된다. 여기서, 레퍼런스 셀들 (RMC1) 및 (RMC2)의 분극 (P)는 도 2에서 상태점 (D)에 해당하는 상태를 갖는다.

독출/기입 동작이 수행됨과 동시에 신호들 (RFDIN)과 ()이 각각 로우 레벨 (0V)과 하이 레벨 (Vcc)로 인가되면, 레퍼런스 셀 (RMC1)의 강유전체 커패시터 (RC_F)의 분극 상태는 레퍼런스 비트 라인 (RBL1)에서 강유전체 커패시터 (RC_F)로 인가되는 양의 전압 (+Vcc)에 의해서 데이터 '1'에 해당하는 상태 (도 2에서 상태점 B)로 반전되고, 레퍼런스 셀 (RMC2)의 강유전체 커패시터 (RC_F)의 분극 상태는 기입/독출 동작이 수행되기 이전의 분극 상태, 즉 데이터 '0'에 해당하는 상태 (도 2에서 상태점 D)를 그대로 유지하게 된다. 상기한 과정을 통해, 레퍼런스 셀들의 강유전체 커패시터 (RC_F)의 분극 상태에 따른 데이터는 재기입된다. 도 5B에 도시된 리던던트 어레이 역시 동일한 방법으로 레퍼런스 레벨을 제공하고, 재기입 동작이 수행된다. 따라서, 그것에 대한 설명은 여기서 생략된다.

본 발명에 따른 레퍼런스 셀이 하나의 비트 라인에 대응하여 3 개의 레퍼런스 셀들을 이용하는 경우, 도 6에 도시된 바와 같이, 레퍼런스 셀들을 구성하는 강유전체 커패시터들 (RC_F), (RRC_F1) 및 (RRC_F2)의 면적 (Ar)을 메모리 셀의 강유전체 커패시터 (C_F)의 면적 (Am)보다 크게 한 경우(A :커패시터- RC_F-가 스위칭될 때 유기되는 전하량의 변화가 메모리 셀의 그것보다 큰 경우), 동일하게 한 경우(B : 커패시터가 스위칭될 때 유기되는 전하량의 변화가 메모리 셀의 그것과 동일한 경우), 그리고 그 보다 작게 한 경우(C : 커패시터가 스위칭될 때 유기되는 전하량의 변화가 메모리 셀의 그것보다 작은 경우)로 각각 구성된다.

도 3에 도시한 바와 같이, 레퍼런스 레벨이 데이터 '1'과 데이터 '0'의 레벨들의 중간 레벨로 형성되지 못하고 데이터 '1'에 대응하는 레벨쪽으로 치우치거나 데이터 '0'에 대응하는 레벨쪽으로 치울칠 때 데이터 페일이 발생될 가능성이 높아진다. 따라서, 레퍼런스 셀의 강유전체 커패시터 (RC_F)의 스위칭 부분의 전하 변화량이 클 때 즉, 경우 A일 때, 레퍼런스 셀은 메모리 셀의 커패시터 면적 (Am)보다 작은 커패시터 면적 (Ar)을 구비한 레퍼런스 셀로 대치된다. 그리고, 레퍼런스 셀의 강유전체 커패시터의 스위칭 부분의 전하 변화량이 작을 때 즉, 경우 C일 때, 레퍼런스 셀은 메모리 셀의 커패시터 면적 (Am)보다 큰 커패시터 면적 (Ar)을 구비한 레퍼런스 셀로 대치된다. 이로써, 레퍼런스 셀의 강유전체 커패시터의 특성이 불균일함에 따라 데이터 '1' 또는 '0'에 대응하는 레벨로 레퍼런스 레벨이 바이어스될 때, 상기 바이어스된 레퍼런스 레벨은 본 발명에 따른 리던던트 어레이들에 의해서 보정될 수 있다. 결국, 강유전체 랜덤 액세스 메모리 장치는 안정된 데이터 센싱 마진을 확보할 수 있다.

상기한 바와같이, 레퍼런스 레벨이 바이어스될 때 이를 보정할 수 있는 리던던트 셀 어레이를 제공하는 강유전체 랜덤 액세스 메모리 장치의 신뢰성이 향상된다.

Claims

워드 라인들, 비트 라인들, 상기 워드 라인들에 대응하는 셀 전극 라인들, 그리고 각각이 강유전체 커패시터와 스위칭 트랜지스터를 구비하며, 상기 강유전체 커패시터의 일 전극이 대응하는 스위칭 트랜지스터를 통해 대응하는 비트 라인에 접속되고 그것의 타 전극이 대응하는 셀 전극 라인에 접속되며, 상기 스위칭 트랜지스터의 제어 전극이 대응하는 워드 라인에 접속되는 메모리 셀들의 메모리 셀 어레이와;

상기 메모리 셀들 중 선택된 메모리 셀의 데이터 비트에 대응하는 레벨, 그리고 데이터 비트들에 각각 대응하는 레벨들의 평균 레벨을 갖는 레퍼런스 레벨을 받아들여서, 상기 선택된 데이터 비트의 레벨을 감지하기 위한 감지 회로 및;

상기 비트 라인들에 각각 대응하는 복수 개의 레퍼런스 셀들을 구비하며, 상기 감지 회로로 상기 레퍼런스 레벨을 제공하기 위한 레퍼런스 셀 어레이를 포함하고;

상기 레퍼런스 셀 어레이는 상기 비트 라인들에 각각 대응하는 적어도 하나 이상의 리던던트 셀을 부가적으로 구비함으로써 상기 레퍼런스 레벨이 데이터 비트들 중 하나의 방향으로 바이어스될 때, 상기 바이어스된 레퍼런스 레벨을 보정하는 불 휘발성 메모리 장치.
제 1 항에 있어서,

상기 각 비트 라인에 대응하는 상기 레퍼런스 셀과 상기 리던던트 셀은 서로 다른 면적을 갖는 강유전체 커패시터를 각각 포함하는 불 휘발성 메모리 장치.
제 1 항에 있어서,

상기 비트 라인 대 상기 레퍼런스 셀의 비는 1 : 1로 구성되는 불 휘발성 메모리 장치.
워드 라인들, 비트 라인들, 상기 워드 라인들에 대응하는 셀 전극 라인들, 그리고 각각이 강유전체 커패시터와 스위칭 트랜지스터를 구비하며, 상기 강유전체 커패시터의 일 전극이 대응하는 스위칭 트랜지스터를 통해 대응하는 비트 라인에 접속되고 그것의 타 전극이 대응하는 셀 전극 라인에 접속되며, 상기 스위칭 트랜지스터의 제어 전극이 대응하는 워드 라인에 접속되는 메모리 셀들의 메모리 셀 어레이와;

상기 메모리 셀들 중 선택된 메모리 셀의 데이터 비트에 대응하는 레벨, 그리고 데이터 비트들에 각각 대응하는 레벨들의 평균 레벨을 갖는 레퍼런스 레벨을 받아들여서, 상기 선택된 메모리 셀의 데이터 비트의 레벨을 감지하기 위한 감지 회로와;

상기 비트 라인들에 각각 대응하는 복수 개의 레퍼런스 셀들을 구비하며, 상기 감지 회로로 상기 레퍼런스 레벨을 제공하기 위한 레퍼런스 셀 어레이 및;

상기 비트 라인과 상기 레퍼런스 셀의 비는 1 : 1이고;

상기 각 비트 라인에 대응하는 적어도 하나 이상의 리던던트 셀을 구비하며, 상기 레퍼런스 레벨이 데이터 비트들 중 하나의 방향으로 바이어스될 때, 상기 레퍼런스 셀을 대응하는 상기 리던던트 셀로 대체함으로써 상기 바이어스된 레퍼런스 레벨을 보정하기 위한 리던던트 셀 어레이를 포함하는 불 휘발성 메모리 장치.
제 4 항에 있어서,

상기 각 비트 라인에 대응하는 리던던트 셀 또는 적어도 2 개 이상의 리던던트 셀들은 상기 레퍼런스 셀의 강유전체 커패시터의 면적과 다른 면적을 갖는 강유전체 커패시터들을 포함하는 불 휘발성 메모리 장치.
제 5 항에 있어서,

상기 리던던트 셀들은 서로 다른 면적을 갖는 강유전체 커패시터들을 포함하는 불 휘발성 메모리 장치.