CN1118826C - 具有基准单元阵列块的铁电随机存取存储器器件 - Google Patents

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Abstract

揭示了一种铁电随机存取存储器器件，在一个基准单元阵列中采用了多个基准单元阵列块。如果从一个选中的基准单元阵列块产生的基准电压被向逻辑数据“1”或“0”偏置，则该选中的基准单元阵列块将被改变为一个未选阵列块，其具有的铁电电容器的尺寸大于或小于选中的基准单元阵列块。这使得改变后的基准单元阵列块在晶片电平下向基准位线提供所需的基准电压。其结果是，存储单元的检测裕度变大，使得铁电随机存取存储器器件的可靠性改善。

Description

具有基准单元阵列块的铁电随机存取存储器器件
技术领域
本发明涉及一种具有铁电存储单元的铁电随机存取存储器器件，更具体地说是涉及具有多个基准单元阵列块的存储器器件。
背景技术
迄今为止，存储器系统的设计已经包含了多种存储器器件，如半导体存储器器件(即动态RAM，静态RAM，快擦写存储器)，磁盘和其他类似器件。这意味着为支持例如一台个人计算机中的全部存储空间，仅仅使用一种存储器器件是很难办到的。
特别是在半导体存储器领域中，存储器器件的发展一直所追求的就是，高密度，高速读/写操作，短存取时间，低能耗等等。但仍存在着类似于现有技术中的存储器器件的一个不可避免的局限。
为了解决上述问题，通过使用一种如锆钛酸铅(PZT)这样显示磁滞特性的铁电材料，已经研制出了一种具有在断电时还能保留数据的功能的铁电存储器。几个关于这种铁电存储器技术的例子已经被揭示，如IEEE固态电路杂志(1988年10月，第23卷，第5号，1171-1175页)中，名为“一个具有铁电存储单元的试验性的512位非易失性存储器”的文章，以及技术文章电子文摘(1998年2月4日，第32页)中，名为“一种将占领市场的新存储器技术”的文章。
正如现有技术所熟知的，铁电材料具有自发极化特性。其自发极化方向根据一个电场的方向加以控制。现以典型的铁电材料，ABO3类型的PbZrO3分子为例进行说明。一个位于PbZrO3分子中心的金属原子Zr(即锆)对应一个所施加的电场有两个稳态点。由于锆原子的位移，使得锆原子定位在两个稳态点的范围之内。因此，铁电材料在电场中显示出磁滞特性和极化度。
铁电随机存取存储器(以下称为“FRAM”)是应用铁电材料磁滞特性的半导体存储器器件中的一种。这种FRAM通过将极化度与二进制数据对应来获得永久性存储特性，并且可以凭借非常快的反向极化速度进行读/写操作。
下面根据以上提到的文章对一个铁电存储器单元进行描述。图1显示一个铁电存储器单元MC的电路。该铁电存储器单元MC包括一个存取晶体管(也可称为“一个选择晶体管”或“一个充电转移晶体管”)Tr和一个铁电电容器CF。该种存储器单元适用于大容量存储器。在FRAM的每个存储器单元中，铁电电容器CF在其两个电极(也可称为“板电极”或“极板”)间插入了一种铁电材料。存取晶体管Tr连接在电容器CF的两电极之一与一条位线BL之间，其栅极与一条字线相连。由于FRAM的晶体管可用一种熟悉的CMOS制造技术制造，因此FRAM在集成度方面比其他存储器更具优势。
图2显示的是铁电电容器CF的磁滞I-V切换回线。在图中，横坐标表示铁电电容器两极间的电势差，即电容器CF两端间电压，纵坐标表示由自发极化所引发至铁电材料表面的充电量，即极化度(μC/cm2)。
如图2所示，如果铁电材料不被施加电场(即施加电压为零)，在极化区内一般不发生极化。当电压沿图中正向增加时，在正向充电极化区内极化度从零升至“A”点。在点“A”，所有磁畴都以一个方向极化，并且极化度最大。在这种情况下，极化度(即铁电材料中容纳的充电量)可表示为Qs，所施加的电压可表示为工作电压Vcc。此后，即使电压再次降低至零电压，极化度并不降低至零，而是保持在点“B”。铁电材料的充电量(即由剩余极化所得到的剩余极化度)可表示为Qr。
接着，如果电压沿图中负方向增加，在负充电极化区内极化度从点“B”变至点“C”。在点“C”，铁电材料的所有磁畴都以一个与点“A”极化方向相反的方向极化。其极化度表示为-Qs，所施加的电压表示为工作电压-Vcc。此后，即使电压再次降低至零电压，极化度并不降低至零，而是保持在点“D”。其剩余极化度可表示为-Qr。如果电压再次沿正向增加，那么极化度将从点“D”变至点“A”。
如上所述，在两电极间插入有铁电材料的铁电电容器一旦被施加以一个可产生电场的电压，即使其电极被置为浮空态，其自发极化的极化方向仍可继续保持。因为有自发极化，铁电材料的表面电荷并不因漏电流而自动消耗。如果为使极化度为零而不施加电压，极化方向仍可继续保持。
FRAM的读和写操作可通过极化反转实现，因而其操作速度是由极化反转的时间决定的。同时，铁电电容器的极化反转速度是由电容器面积，铁电薄层的厚度，施加的电压等等决定的，极化反转的速度单位通常是微秒(μs)。这意味着FRAM的操作速度可以快于电可擦可编程只读存储器(EEPROM)或快擦写存储器。
下面，将对FRAM的读和写操作进行描述。
在FRAM中，一个二进制数据信号对应于图2中显示的磁滞回线中的点“B”和点“D”。其中逻辑值“1”对应点“B”，逻辑值“0”对应点“D”。
再回到图1，在FRAM读写操作的一个初始化阶段，将执行一个检测存储单元中存储数据的操作。在该检测操作期间，位线BL保持为浮空态。存取晶体管Tr随后被字线WL导通，使得位线BL上的零电压施加到铁电电容器CF的一个电极上并且一个Vcc脉冲信号电平被施加到电容器的另一电极上。此时，如果铁电电容器CF中存储了一个逻辑值“1”，那么该电容器CF的极化度将经由点“C”从点“B”变化至点“D”。其结果就是，一个大小为dQ的电荷量被从铁电电容器CF传送至位线BL，因此使位线BL上的电压增大。
相反，如果电容器CF中存储了一个逻辑值“0”，那么该电容器CF的极化度将从点“D”变化至点“C”然后又回到点“D”。在这种情况下，位线BL上的电压没有改变。应用一种众所周知的的检测电路(参考图4，30)将位线电压与一个基准电压进行比较。如果位线电压大于基准电压，则位线电压被增大至一个工作电压值(即Vcc电平)。否则，位线电压被降至零电压。
在以上提到的检测操作完成后，FRAM中的一个读或写操作开始执行。在一个实际的数据写操作过程中，一条数据线上的一个电压，如一个Vcc电平的电压(即逻辑数据“1”)或零电平(即逻辑数据“0”)，通过一个列选择器(参考图4，80)被传送至位线BL。经过一段预定时间后，铁电电容器CF被施加以一个脉冲信号。然后，铁电电容器CF的极化度从点“B”移动至点“D”，使得一个逻辑值数据“1”或“0”被写入存储单元。
如果一旦对存储了一个逻辑数据“1”(即在点“B”的极化度Qr)的存储单元执行了上述检测操作，或者对存储了一个逻辑数据“1”的铁电电容器CF施加了一个脉冲信号，所存储的数据会因为铁电电容器CF的磁滞特性被变为一个逻辑数据“0”(即在点“D”的极化度Qr)。因此，在写操作完成前，有必要将共同与字线WL相连的永久性寻址存储单元中的相应铁电电容器CF的数据状态恢复为其初始状态。该数据恢复被称为“写回”或“回复”。脉冲信号的Vcc电平被再次施加至已完成检测操作的存储单元的铁电电容器CF上。因此，每一个永久性寻址存储单元的铁电电容器CF的极化度被从点“D”的-Qr(代表逻辑数据“0”)恢复至点“B”的Qr(代表逻辑数据“1”)。
接着，在FRAM的一个实际读操作过程中，数据检测操作得到的位线BL上的数据被直接传送至外部。在读操作过程中，如果一旦对存储了一个逻辑数据“1”的存储单元执行了上述检测操作，铁电电容器CF中存储的数据会被变为逻辑数据“0”。因此，在读操作完成前，脉冲信号的Vcc电平被再次施加至已完成检测操作的存储单元的铁电电容器CF上。因此，被读取的铁电电容器CF的极化度被从-Qr恢复至点“B”的Qr。
一个用于向检测电路(参考图4，20)提供基准电压的基准单元阵列包含多个基准单元，每个基准单元都与存储单元MC一样由一个存取晶体管和一个铁电电容器组成。每一个基准单元的铁电电容器都与存储单元MC的电容器大小相同。也就是说，基准单元的铁电电容器是以具有与存储单元的铁电电容器相同的磁滞特性为目的制造成型的。对于本技术熟练的人所共识的是，大小为逻辑数据“1”的一个电压电平和逻辑数据“0”的一个电压电平的一半的基准电压，是通过应用两个分别具有与存储单元MC相同的磁滞特性的基准单元(参考图5)产生的。这两个基准单元一个具有一个逻辑数据“1”，另一个具有一个逻辑数据“0”，并且反之亦然。由此产生的基准电压被传送至一条基准位线上，有多个存储单元与该基准位线对应(参考图4)。
在将这样一种基准单元阵列方案应用于FRAM的情况下，如图3所示，基准电压电平是一个逻辑数据“1”的电压电平和一个逻辑数据“0”的电压电平的一半(情况C)。但是，如果与多个存储单元对应的一个基准单元的铁电电容器具有与对应存储单元不同的极化度，由此得到的提供至一条基准位线上的基准电压就可能被向一个逻辑数据“1”的电压电平或一个逻辑数据“0”的电压电平偏置。如图3所示，如果基准位线上的基准电压电平被向逻辑数据“1”偏置(即情况A)，那么对于存储逻辑数据“1”的存储单元的检测裕度就降低了。而如果基准位线上的基准单元电平被向逻辑数据“0”偏置(即情况B)，那么对于存储逻辑数据“0”的存储单元的检测裕度就降低了
对于熟悉本技术的人所共识的是，与动态随机存取存储器不同，在FRAM内部对被偏置的基准电压电平进行调整是不可能的，因而与偏置基准电压电平所在的基准位线相关联的存储单元的数据错误的可能性也就随之增加。由此，FRAM的可靠性被降低。
发明内容
因此本发明的一个目的就是提供一种可靠性经过改善的铁电随机存取存储器器件。
本发明的另一个目的是提供一种具有多个基准单元阵列块的铁电随机存取存储器器件，使得在存储器内可以根据一个晶片电平改变一个偏置的基准电压电平。
为了达到以上目的，基于本发明的一个方案，提供了一种铁电随机存取存储器器件。该存储器器件包括，一个具有多条位线的阵列，多条与所述位线交叉的字线，和多个分别位于位线和字线交叉处的铁电存储单元。另外，该器件还包括一个基准单元阵列，该基准单元阵列具有多条分别与各条位线对应的基准位线，并且具有多个共同与基准位线耦合的基准单元阵列块，每个基准单元阵列块都有一条基准字线和多个分布在该基准字线和多条基准位线交叉处的基准单元。该器件还包括一个与所述位线和基准位线相连的读出放大器，它通过使用一个来自基准阵列的基准电压检测并放大存储在被寻址的铁电存储单元中的数据。基于本发明的存储器器件，通过在晶片检测模式中使用基准单元阵列块，使得读出放大器所使用的基准电压是可变的。
在基于本发明的存储器器件中，在各自基准单元阵列块中的每一个所述基准单元都包含一个铁电电容器。一个基准单元阵列块中包含的每一个铁电电容器都与每一个铁电存储单元中的铁电电容器的尺寸相同。
而且，在该器件中，其他基准单元阵列块所包含的铁电电容器的尺寸则与铁电存储单元中电容器的尺寸不同。
附图说明
下面将通过附图中显示的实施例(但并不作为限制)对本发明进行描述，在附图中相同符号代表相似的元件，其中：
图1是一个铁电存储单元的等效电路图；
图2是显示一个铁电电容器的磁滞特性的图形；
图3是一个用于描述铁电随机存取存储器器件的一个问题的图形；
图4是一个基于本发明实施例的铁电随机存取存储器器件的电路图；
图5A至图5C是基于本发明的基准单元阵列块的详细电路图；
图6用于说明本发明的所实现的一个改进。
具体实施方式
我们应注意到这样一个事实，基于本发明的一个铁电随机存取存储器器件中，在一个基准单元阵列50中采用了多个基准单元阵列块50a，50b，和50c。如果来自基准单元阵列块50a，50b，和50c之中选中的一个基准阵列块的基准电压被向逻辑数据“1”或“0”偏置，那么被选中的基准电压阵列块将改变为其他未被选中的阵列块，这些阵列块中铁电电容器的尺寸大于或小于被选中基准阵列块中电容器的尺寸。这使得改变的基准单元阵列块在有晶片电平期间向基准位线提供所需基准电压。结果是，存储单元的检测裕度变大，使铁电随机存取存储器器件的可靠性得到改进。
参见图4，显示了一个基于本发明优选实施例的铁电随机存取存储器器件的方框图。该铁电随机存取存储器(FRAM)包括一个存储单元阵列10，一个行译码器电路20，一个检测电路30，一个检测驱动电平发生器40，一个基准单元阵列50，一个列译码器70，一个列选择电路80，一个主检测&写入驱动电路90和一个数据输入/输出电路100。虽然图中未示出，该FRAM还包括一个为人熟知的位线预充电电路，用于把位线预充电至一个预设电压电平(即Vcc电平)。
如图4所示，该存储单元阵列10包括多条字线WL1～WLm和多条分布在m行并沿字线方向伸展的极板线PL1～PLm，和多条位线BL1～BLn设置成与字线WL1～WLm和极板线PL1～PLm交叉。存储电压阵列10还包括m×n个布置在字线WL1～WLm和位线BL1～BLn交叉处的铁电存储单元MCmn。
每一个存储单元MCmn包含一个存取晶体管(或一个充电传输晶体管)Trij和一个铁电电容器CFij，其中i代表一个1到m的整数，j代表一个1到n的整数。在电容器CFij的两极板间插入有一层铁电材料。该存取晶体管TRij的一条电流通路(即一个漏-源沟道)连接在铁电电容器CFij的一个电极和一条相应位线BLj之间。晶体管TRij的栅极与一条对应的字线WLi连接。铁电电容器CFij的另一电极与一条对应的极板线PLi连接。例如，存取晶体管TR11的电流通路在铁电电容器CF11的一个电极和位线BL1之间连接，其栅极与字线WL1连接。铁电电容器CF11的另一电极与对应与字线WL1的极板线PL1连接。
再次参见图4，字线WL1～WLm和极板线PL1～PLM分别与行译码器电路20相连。当一条字线WLi被选中时，一条与被选中字线WLi对应的极板线PLi被行译码器电路20选中。被选中字线WLi由电平Vcc驱动，被选中的极板线PLi由从极板脉冲发生器(未示出)产生的一个极板脉冲信号驱动，以使铁电材料的所有极化磁畴都以一个预定方向完全极化。
每条位线BLj的一端连接至检测电路30，位线另一端连接至列选择电路70。如图4所示，检测电路30与来自检测驱动电平发生器40的两条检测驱动线SAP和SAN，存储单元阵列10的n条位线BL1～BLn以及基准单元阵列50的n条基准位线RBL1～RBLn相连。
每条位线的一端连接至检测电路40，位线另一端连接至列选择电路80。如图3所示，锁存检测电路40与来自检测驱动电平发生电路50的两条检测驱动线SAP和SAN以及来自基准电平发生电路60的n条基准电平供给线REF1～REFn相连，该检测电路由n个锁存读出放大器组成。
每一个读出放大器包括两个CMOS电路，每个CMOS电路都包括PMOS和NMOS晶体管，如图4所示。在第一CMOS电路中，晶体管P1和N1的电路通路在检测驱动线SAP和SAN之间以串联方式连接，其栅极共同连接至一个对应基准位线REFj，其中j代表一个1到n的整数。在第二CMOS电路中，晶体管P2和N2的电路通路在检测驱动线SAP和SAN之间以串联方式连接，其栅极共同连接至一个对应基准位线RLj，其中j代表一个1到n的整数。从检测驱动电平发生电路40产生的两个互补检测信号被施加到检测驱动线SAP和SAN上。
基准单元阵列50包括多个基准单元阵列块50a，50b和50c。这几个基准单元阵列块共同与基准位线RBL1～RBLn连接，并经对应的基准字线RWL1，RWL2和RWL3与行译码器20耦合。在一个晶片测试模式下，至少有一个基准单元阵列块会被选中。该被选中的基准单元阵列块分别向基准位线RBL1～RBLn提供基准电压。每一个基准电压具有一个等于一个逻辑数据“1”的电压电平和一个逻辑数据“0”的电压电平的一半的电平。来自被选中基准单元阵列块的基准电压可能会由于多种原因向逻辑数据“1”或逻辑数据“0”的电压电平偏置，例如由于加工工艺的变化。基准电压是否是由被选中的基准单元阵列产生是通过在一个晶片电平下使用一种熟知的测试设备进行检测的。通过在一个封装电平前的晶片电平下将被选中的基准单元阵列改变为一个未被选中的基准单元阵列块，来自被选中基准单元阵列块的偏置基准电压得以调整。虽然图中未示出，基准单元阵列块的改变是通过使用本技术的熟练人员所熟悉的一种冗余电路(使用多个激光引线)实现的。由于该冗余电路不包括在本发明之内，故其说明在此省略。
如果来自被选中基准单元阵列块的基准电压被向逻辑数据“1”偏置，则被选中的基准阵列块将被改变为具有比被选中基准阵列块尺寸更小的铁电电容器的未选阵列块之一。如果来自被选中基准单元阵列块的基准电压被向逻辑数据“0”偏置，则被选中的基准阵列块将被改变为具有比被选中基准阵列块尺寸更大的铁电电容器的未选阵列块之一。这使得被改变后的基准单元阵列块在晶片电平下向基准位线RBL1～RBLn提供所需的基准电压。
再次参见图4，列选择电路80包括n个作为选择晶体管的NMOS晶体管(未示出)。选择晶体管的每个电流通道连接在一条对应位线BLj和一条对应数据线DLy之间，其中y代表一个1到K的整数。对应各由列译码器电路70产生的行选择信号Y1～Yn，相应的选择晶体管被导通或截止。由于在本技术领域中，主检测写入驱动电路90和数据输入/输出电路100是为人熟知的，因而其说明在此忽略。
具有本发明优选实施例的基准单元阵列块的详细电路在图5A，5B和5C中示出。
参见图5A，基准单元阵列块50A包括多个基准单元RMC1～RMCj，其中j是一个1到n的整数。每一个基准单元包括一个存取晶体管RTR1和一个铁电电容器RCF1。基准电容器RCF1以具有与图4中基准单元阵列10的铁电电容器相同的尺寸为目的制造成型的。每一个铁电电容器RCF1的一个电极与一条对应基准位线RBLj耦合，其另一电极与一条基准极板线RPLj连接在一起。通过根据一个RPS信号的电压电平共同导通/截止NMOS晶体管M1，基准单元RMC1～RMCn的一个电极被交替连接到RFDIN和/RFDIN线。例如，一个基准单元RMC1的电容器RCF1的一个电极通过NMOS晶体管M1连接到RFDIN线，一个基准单元RMC2的电容器RCF2的一个电极通过NMOS晶体管M1连接到/RFDIN线。各对基准单元MC(j-1)和MC(j)存储互补数据。例如，一个基准单元MC1存储一个逻辑数据“1”而一个基准单元MC2存储一个逻辑数据“0”，反之亦然。如图5所示，在基准位线对RBL(j-1)和RBLj之间，连接着根据一个REQ信号的电压电平导通/截止的NMOS晶体管M2。如果REQ信号为高电平，则NMOS晶体管M2被导通，使得对应的基准位线对具有相同的电压电平(即处于平衡)。
在图5B和5C中，与图5A中相同的组成元件被标为同样的数字序号。图5B中的基准单元阵列块50B与图5A中的基准单元阵列块不同，其差别只在于基准单元RMC1～RMCN中的铁电电容器RCF2的尺寸小于图5A中基准单元阵列块的电容器的尺寸。图5C中的基准单元阵列块50C与图5A中的基准单元阵列块不同，其差别只在于基准单元RMC1～RMCn中的铁电电容器RCF3的尺寸小于图5A中基准单元阵列块的电容器的尺寸。为了避免重复说明，对基准单元阵列块50B和50C的描述在此省略。
下面，将对基准单元阵列块50A的操作进行描述。为便于说明，仅使用两个基准单元RMC1和RMC2对基准单元阵列块50A的操作的进行描述。现假定一个基准单元RMC1存储一个逻辑数据“1”(图2中点“B”)，一个基准单元RMC2存储一个逻辑数据“0”(图2中点“D”)。
存取晶体管RTR1被一条基准字线RWL1导通，使得位于对应基准位线RBL1和RBL2上的零电压被施加到铁电电容器RCF1和RCF2的一个电极上，并且一个Vcc电平的脉冲信号经基准极板线RPL1施加到该电容器的另一电极上。此时，如图2所示，电容器RCF1的极化度从“B”点经“C”点变化至“D”点。结果是，一个充电量DQ被从铁电电容器RCF1传送至基准位线RBL1，因而使基准位线RBL1上的电压增加。与此相反，电容器RCF2的极化度从“D”点变到“C”点再回到“D”点。这种情况下，基准位线RBL2上的电压没有改变。
当REQ信号线以高电平驱动时，则NMOS晶体管M2被导通，使得基准位线RBL1和RBL2上的电压平衡。也就是说，基准位线RBL1和RBL2上的电压成为被提供给图4中检测电路30的基准电压。接着，在读/写操作完成后，RFDIN线和/RFDIN线分别被以低电平(即VSS电平)和高电平(即Vcc电平)驱动。此时，如图2所示，电容器RCF1的极化度从“D”点经“B”点变化至“A”点，而电容器RCF2的极化度从“D”点变化到“C”点再回到“D”点。因此，逻辑数据“1”被重写入基准单元RMC1，逻辑数据“0”被重写入基准单元RMC2。
当通过使用前述冗余电路将图5A中的基准单元阵列块50a改变为图5B和图5C中的基准单元阵列块之一时，改变后的阵列块50b或50c同样按前述方式向基准位线RBL1～RBLn提供基准电压。为避免重复说明，其描述在此省略。
如上所述，基准单元阵列块50a的铁电电容器RCF1的尺寸与存储单元阵列10中电容器的尺寸相同，基准单元阵列块50b的铁电电容器RCF2的尺寸小于存储单元阵列10中电容器的尺寸，基准单元阵列块50c的铁电电容器RCF3的尺寸小于存储单元阵列10中电容器的尺寸。
如图3所示(情形A)，当来自基准单元阵列块50a的基准电压被向一个逻辑数据“1”的电压电平偏置时，也就是当一个存储一个逻辑数据“1”的铁电电容器RCF1被切换时，如图6所示(情形A)，其切换回线(从点“B”经点“C”到点“D”)高于存储单元Mcij的切换回线，基准单元阵列块50a在一个晶片电平下被改变为基准单元阵列块50b(通过使用前述冗余电路)，如上所述，该阵列块50b中的每一个铁电电容器RCF2的尺寸小于存储单元阵列10中电容器的尺寸。这使得基准单元阵列块50b在位线RBL1～RBLn上产生的基准电压等于分别对应逻辑数据“1”和逻辑数据“0”的电压的和的一半。结果是，在晶片电平下基于如上所述方式，被偏置的基准电压可以被调整至一个所需电压值。
如图3所示(情形B)，当来自基准单元阵列块50b的基准电压被向一个逻辑数据“0”的电压电平偏置时，也就是当一个存储一个逻辑数据“1”的铁电电容器RCF2被切换时，如图6所示(情形C)，其切换回线(从点“B”经点“C”到点“D”)高于存储单元Mcij的切换回线，基准单元阵列块50a在一个晶片电平下被改变为基准单元阵列块50c(通过使用前述冗余电路)，如上所述，该阵列块50c中的每一个铁电电容器RCF3的尺寸大于存储单元阵列10中电容器的尺寸。这使得基准单元阵列块50c在位线RBL1～RBLn上产生的基准电压等于分别对应逻辑数据“1”和逻辑数据“0”的电压的和的一半。结果是，在晶片电平下基于如上所述方式，被偏置的基准电压可以被调整至一个所需电压值。
对于熟悉本技术的人员显而易见的是，虽然基准单元阵列50中仅加入了两个额外的基准单元阵列块50b和50c，而实际上还可以加入更多的基准单元阵列块(尽管图中未示出)，从而可对一个偏置基准电压作细微改变或精确调整。
尽管本发明是通过一个实施例描述的，但可以理解，在所附权利要求的精神和范围内可以对以上所提出的内容付诸实践并进行修改。

Claims (3)

1.一种非易失性半导体存储器器件，包括：
一个阵列，具有多条位线，多条与所述位线交叉的字线，和多个分布在所述位线和字线交叉处的铁电存储单元；
一个基准单元阵列，该阵列具有多条对应于所述位线的基准位线并且具有多个共同与基准位线耦合的基准单元阵列块，每个所述基准单元阵列块具有一条基准字线以及多个分布在所述基准字线和基准位线交叉处的基准单元；和
一个与所述位线和基准位线相连的读出放大器，用于通过使用来自基准单元阵列的基准电压检测和放大存储在一个被寻址的铁电存储单元中的数据；
其特征在于，在一个晶片测试模式下通过使用多个基准单元阵列块，读出放大器所使用的基准电压是可变的。
2.根据权利要求1的非易失性半导体存储器器件，其特征在于，在各基准单元阵列块中的每一个所述基准单元包含一个铁电电容器，其中在一个基准单元阵列块中的各个铁电电容器的尺寸与每个铁电存储单元中的电容器的尺寸相同。
3.根据权利要求2的非易失性半导体存储器器件，其特征在于，在其它各基准单元阵列块中的基准单元所包含的铁电电容器的尺寸与铁电存储单元中的电容器的尺寸不同。
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