KR100753131B1 - 강유전체 메모리의 로우 리페어 장치 - Google Patents

Abstract

본 발명의 일 측면에 따르면, 마스터 휴즈를 구비하며, 상기 마스터 휴즈의 커팅 여부에 따라 리페어 휴즈 입력 노드의 레벨을 제어하기 위한 마스터 휴즈부; 상기 리페어 휴즈 입력 노드와 제1 리페어 휴즈 출력 노드 사이에 각 로우(X) 어드레스에 대응하는 스위칭 MOS 트랜지스터와 리페어 휴즈가 쌍을 이루어 직렬 연결된 로우 어드레스 퓨즈부; 상기 리페어 휴즈 입력 노드와 제2 리페어 휴즈 출력 노드 사이에 각 셀블럭(Z) 어드레스에 대응하는 스위칭 MOS 트랜지스터와 리페어 휴즈가 쌍을 이루어 직렬 연결된 셀블럭 어드레스 퓨즈부; 리페어를 하지 않는 경우에 상기 제1 및 제2 리페어 휴즈 출력 노드를 디폴트 구동하기 위한 디폴트 구동부; 상기 제1 및 제2 리페어 휴즈 출력 노드의 출력신호를 조합하여 로우 리던던시 신호를 출력하기 위한 조합부; 및 상기 로우 리던던시 신호에 응답하여 리페어를 하는 경우에 상기 제1 및 제2 리페어 휴즈 출력 노드의 출력신호를 래치하기 위한 래치부를 구비하는 강유전체 메모리의 로우 리페어 장치가 제공된다.

강유전체, 메모리, 리페어

Description

강유전체 메모리의 로우 리페어 장치{row repair fuse scheme for a ferroelectric memory}

도 1은 강유전체 커패시터의 히스테리시스 특성 곡선을 나타내는 도면이다.

도 2는 종래의 강유전체 메모리의 페일 셀워드라인을 리페어하기 위한 방법을 설명하기 위한 도면이다.

도 3은 이 발명의 실시예에 따른 강유전체 메모리의 페일 셀워드라인을 리페어하기 위한 방법을 설명하기 위한 도면이다.

도 4는 이 발명의 실시예에 따른 256K FeRAM의 로우 리페어 가능 판별방법의 동작 흐름도이다.

도 5는 이 발명의 실시예에 따른 강유전체 메모리의 로우 리페어 장치의 회로 구성도이다.

도 6은 이 발명의 실시예에 따른 강유전체 메모리의 로우 리페어 장치의 NRD 신호 발생장치의 회로 구성도이다.

도 7은 이 발명의 실시예에 따른 강유전체 메모리의 로우 리페어 장치의 XC10_TOP, XC10_BOT 신호 발생장치의 회로 구성도이다.

도 8은 이 발명의 실시예에 따른 강유전체 메모리의 로우 리페어 장치의 리 페어를 할 경우의 동작 타이밍도이다.

도 9는 이 발명의 실시예에 따른 강유전체 메모리의 로우 리페어 장치의 리페어를 안할 경우의 동작 타이밍도이다.

도 10은 이 발명의 실시예에 따른 강유전체 메모리의 로우 리페어 장치의 1비트의 페일이 발생한 경우의 이를 리페어하기 위한 동작 타이밍도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

MF : 마스터 휴즈 I1, I2 : 인버터

이 발명은 강유전체 메모리의 로우 리페어 장치에 관한 것으로서, 더욱 상세하게 말하자면 셀 대 셀의 로우 리페어방법을 통하여 X 어드레스, Z 어드레스를 컷팅함으로써 임의로 페일된 셀을 리페어할 수 있도록 함으로써 로우 리페어 수율을 향상시킬 수 있는, 강유전체 메모리의 로우 리페어 장치에 관한 것이다.

강유전체 물질을 유전체로 사용하는 강유전체 커패시터는 커패시터 양단에 인가되는 전압과 상기한 전압에 의하여 유기된 전하량과의 관계가 도 1에 도시되어 있는 바와 같은 히스테리시스(hysteresis) 관계를 갖는다. 도 1은 강유전체 커패시터의 양단자 사이에 인가되는 전압과 이로 인하여 유기되는 전하량과의 관계를 도식화한 것이다. 도 1에 도시되어 있는 바로부터 알 수 있듯이 강유전체 커패시터의 양단자 사이의 전압이 0볼트일 때 유기된 전하량은 가, 나 두가지 상태로 존재하므 로, 전원의 공급이 없어도 2진 형태의 데이터를 저장할 수가 있다. 이러한 특성을 이용하여 강유전체 커패시터는 비휘발성 메모리 소자의 기억수단으로 이용된다.

기억수단으로서의 강유전체 커패시터는 양단에 인가되는 전압의 크기에 따라 강유전체내의 분극상태가 변화하여 커패시터에 저장된 전하량이 변화한다. 만약 강유전체 커패시터 양단의 전압을 0볼트에서 충분히 큰 음의 전압으로 인가하면 강유전체 커패시터의 분극상태는 히스테리시스 곡선을 따라 가 상태 또는 나 상태에서 다 상태로 천이되어 전하량의 변화가 유기된다. 이 경우에, 상기한 전하량은 메모리셀 어레이의 비트라인 커패시터와 전하 공유되어 비트라인 전위에 변화를 일으키고, 이와 같은 비트라인 전위의 변화는 감지 증폭기를 동작시켜 데이터화된다.

도 1에서 가 상태의 분극상태를 유지하고 있는 강유전체 커패시터에 충분히 큰 음의 전압을 인가하면 히스테리시스 곡선을 따라 다 방향으로 분극상태가 변화되며, 이 음의 전압을 제거하여 다시 커패시터 양단의 전압을 0볼트로 만들면 나 상태로 이동하게 된다. 나 상태에서 양의 전압을 인가하면 라 상태로 분극상태가 바뀌고 다시 이 양의 전압을 제거하여 O볼트로 만들면 가 상태로 되돌아가게 된다. 이와 같이 강유전체 커패시터는 히스테리시스 특성을 갖기 때문에 메모리 소자로 사용될 경우에, 읽기 동작후 반드시 읽혀진 데이터를 재저장(restore)하여야 한다.

최근 몇 년동안 이러한 강유전체 커패시터를 기억수단으로 이용하는 메모리의 개발이 진행되어져 왔으며, IEEE.journal of Solid State Circuits(VOL.31.NO.11.NOVEMBER 1996), IEEE.journal of Solid State Circuits(VOL.31.NO.11.NOVEMBER 1996) 등이 개시된 바 있다.

현재 개발이 진행중인 강유전체 메모리는 일반적인 DRAM과 비슷한 구조를 갖는다. 즉, 1개의 강유전체 캐피시터와 1개의 스위치 소자로 구성된 메모리셀에서, 워드라인이 상기 스위치 소자를 온/오프시키기 위해서 스위치 소자의 게이트에 연결되며, 상기 스위치 소자의 드레인 혹은 소오스 노드에 강유전체 커패시터가 연결되고, 상기 커패시터의 다른노드는 플레이트 라인에 연결되고, 상기 스위치 소자의 다른쪽 노드는 비트라인에 연결되며, 이 비트라인과 워드라인은 서로 교차하는 구조로 이루어진다.

강유전체 메모리의 메모리셀의 구성과 메모리셀의 어레이는 이와 같이 DRAM과 비슷하나, 동작방식에서는 DRAM과 큰 차이가 있다.

일반적인 DRAM에서 읽기 동작은 비트라인은 Vcc/2 전압으로 충전되어 있고, 스위치 소자를 턴온시키면 셀 캐패시터와 비트라인 캐패시터 사이에 전하공유가 이루어져서 비트라인에 전압이 실리게 되며, 이와 같이 비트라인에 실린 전압은 Vcc/2를 기준전압으로 하여 감지증폭기에 의해 감지 증폭된다.

그러나 강유전체 메모리에서는 강유전체 캐패시터 양단에 전압이 인가되어야만 저장된 분극값에 따른 전압을 유기할 수가 있다. 즉, 캐패시터의 양단에 전압을 인가하여 전압이 유기되므로 '1' '0' 데이터 모두 항상 같은 방향으로 전압이 유기되는 특성이 있다. 예를들어, 비트라인에 0V가 프리차지되어 있는 경우 플레이트 전압을 Vcc 레벨로 인가하면 비트라인에는 △V1,△V0이 유기되며, 비트라인에 Vcc 레벨이 프리차지되어 있는 경우 플레이트 전압을 0V로 인가하면 비트라인에 VCC-△V1, VCC-△V0이 유기된다. 따라서, 강유전체 메모리는 DRAM과 달리 비 트라인이 Vcc/2 전압레벨로 프리차지 되어 있더라도 Vcc/2 전압을 기준전압으로 사용하기에는 어려움이 따르기 때문에 종래에는 더미셀을 사용하여 기준전압을 발생시키는 방법이 사용되고 있다.

상기한 강유전체 메모리는 셀워드라인이 페일(fail)된 경우에 이를 리페어하기 위한 구조가 형성되어 있다.

도 2는 종래의 페일난 셀워드라인을 리페어하기 위한 방법을 설명하기 위한 도면이다. 도 2에서 보듯이 강유전체 메모리는 상부셀블록과 하부셀블록으로 나뉘어지는데, 도 2에 도시되어 있지는 않지만 상기 상부셀블록과 하부셀블록에는 각각 256개의 워드 라인이 있고, 상기 256개의 워드라인은 4개의 워드라인을 1개의 블록으로 묶어서 64개의 블록으로 구성되어 있다. 그리고, 이와같이 64개의 블록으로 구성된 256개의 워드라인을 리페어하기 위해서 상부셀블럭과 하부셀블록에 각각 4개의 로우 리페어 휴즈 박스(row repair fuse box)를 1개의 블록으로 하는 로우 리페어 휴즈 블록이 1블록씩 위치된다. 상기한 로우 리페어 휴즈 블록은 블록 대 블록으로 로우 리페어가 가능하게끔 구성되어 있다.

그러나, 이러한 종래의 블록 대 블록 리페어 방식은 총 256개의 워드라인중에서 4개의 워드라인을 하나의 블록으로 묶어서 리페어를 하기 때문에 임의(Random) 페일이 났을 시에는 리페어가 불가능하게 되는 문제점이 있다. 다시 말해서 1블록내에서 1개 내지 4개의 페일이 나는 경우에는 리페어가 가능하지만, 1블록에서 1개 그리고 다른 블록에서 1개의 페일이 났을 시에는 리페어가 불가능하게 되는 문제점이 있다.

또한, 이러한 종래의 블록 대 블록 리페어 방식은 임의 페일을 리페어할 수 없기 때문에 전반적인 웨이퍼의 수율을 저하시키는 문제점이 있다.

이 발명의 목적은 이와 같은 실정을 감안하여 상기한 종래의 문제점을 해결하기 위한 것으로서, 셀 대 셀의 로우 리페어방법을 통하여 X 어드레스, Z 어드레스를 컷팅함으로써 임의로 페일된 셀을 리페어할 수 있도록 함으로써 로우 리페어 수율을 향상시킬 수 있는 강유전체 메모리의 로우 리페어 장치를 제공하는 데 있다.

상기의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 마스터 휴즈를 구비하며, 상기 마스터 휴즈의 커팅 여부에 따라 리페어 휴즈 입력 노드의 레벨을 제어하기 위한 마스터 휴즈부; 상기 리페어 휴즈 입력 노드와 제1 리페어 휴즈 출력 노드 사이에 각 로우(X) 어드레스에 대응하는 스위칭 MOS 트랜지스터와 리페어 휴즈가 쌍을 이루어 직렬 연결된 로우 어드레스 퓨즈부; 상기 리페어 휴즈 입력 노드와 제2 리페어 휴즈 출력 노드 사이에 각 셀블럭(Z) 어드레스에 대응하는 스위칭 MOS 트랜지스터와 리페어 휴즈가 쌍을 이루어 직렬 연결된 셀블럭 어드레스 퓨즈부; 리페어를 하지 않는 경우에 상기 제1 및 제2 리페어 휴즈 출력 노드를 디폴트 구동하기 위한 디폴트 구동부; 상기 제1 및 제2 리페어 휴즈 출력 노드의 출력신호를 조합하여 로우 리던던시 신호를 출력하기 위한 조합부; 및 상기 로우 리던던시 신호에 응답하여 리페어를 하는 경우에 상기 제1 및 제2 리페어 휴즈 출력 노드의 출력신호를 래치하기 위한 래치부를 구비하는 강유전체 메모리의 로우 리페어 장치가 제공된다.

이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다.

참고로, 여기에서 개시되는 실시예는 여러가지 실시가능한 예중에서 당업자의 이해를 돕기 위하여 가장 바람직한 예를 선정하여 제시한 것일 뿐, 이 발명의 기술적 사상이 반드시 이 실시예에만 의해서 한정되거나 제한되는 것은 아니다.

도 3은 이 발명의 실시예에 따른 페일 셀워드라인을 리페어하기 위한 방법을 설명하기 위한 도면이다. 도 3에서 보듯이 종래의 로우 리페어방법인 도 2와 비교하였을때 블록대 블록의 로우 리페어방법 대신에 셀 대 셀의 로우 리페어방법이 제 시된다. 이러한 방법은 임의의(Random) 페일이 났을 경우에도 리페어가 가능하다는 장점이 있다. 또한, 이러한 방법은 웨이퍼 수율향상에도 크게 도움이 된다.

도 3에 도시되어 있는 바와 같이 강유전체 메모리로서 256K FeRAM을 예로 드는 경우에, 총 16개의 셀 블록으로 구성되어져 있고, 상기한 16개의 셀 블록 중에서 8개의 셀 블록은 상부쪽에 위치해 있고, 나머지 8개의 셀 블록은 하부쪽에 위치해 있다.

상기한 16개의 셀 블록중에서 1개의 셀 블록을 선택하기 위해서 4개의 Z 어드레스가 사용된다. 우선 상부와 하부를 선택하기 위해서 Z3 어드레스가 사용되어 지고, 상부와 하부가 선택된 이후에 상부 또는 하부에 각각 위치한 8개의 셀 블록을 선택하기 위해서 Z0, Z1, Z2 어드레스가 사용되어진다.

상부와 하부에 위치하고 있는 각각의 셀 블록은 256개의 워드라인과 64개의 비트라인으로 구성되어져 있으며, 상기한 256개의 워드라인을 선택하기 위해서는 X 어드레스 8개를 디코딩하여 워드라인을 각각 선택하게 된다.

상기한 256K FeRAM은 총 8개의 로우 휴즈 박스로 구성되어 있다. 상기한 8개의 로우 휴즈 박스중에서 4개의 로우 휴즈 박스는 상부쪽에 위치한 셀 블록을 리페어하기 위해서 사용되어지고, 나머지 4개의 로우 휴즈 박스는 하부쪽에 위치한 셀 블록을 리페어하기 위해서 사용되어 진다.

도 4는 이 발명의 실시예에 따른 256K FeRAM의 로우 리페어 가능 판별방법의 동작 흐름도이다.

우선 웨이퍼 테스트를 통해서 다이(Die)의 패스/페일을 구별한다. 상기한 패 스/페일 어드레스를 지정해주는 역할은 X 어드레스 및 Z 어드레스에 의해서 이루어진다.

다음으로 로우 페일 어드레스의 수를 체크하게 되는데, 로우 페일 어드레스의 수가 8개 이하일 경우에는 리페어가 가능하고 그 이상일 경우에는 리페어가 불가능하게 된다.

로우 페일 어드레스가 8개 이하일 경우에는 Z3 어드레스를 이용하여 상부 및 하부를 구별하게 된다. Z3 어드레스가 0일 경우에는 상부블록의 리페어를 실시하게 되고, Z3 어드레스가 0이 아닐 경우에는 하부블록의 리페어를 실시하게 된다.

상부 블록일 경우의 리페어를 실시하는 경우에 페일 어드레스가 5개 이상이 되버리면 리페어가 불가능하게 된다. 그 이유는 상부 블록을 리페어하는 리페어 블록이 4개로 한정되어 있기 때문이다.

256K FeRAM에서는, 상부 블록을 리페어하기 위해서 XRED(4) - XRED(7)의 리페어 블록이 사용되고, 하부 블록을 리페어하기 위해서 XRED(0) - XRED(3)의 리페어 블록이 사용된다.

이 발명의 실시예에서는 강유전체 커패시터를 메모리셀로 사용하는 반도체 메모리 소자에서, 페일된 셀을 리페어하기 위하여 X, Z 어드레스를 모두 사용하여 모든 워드 라인을 선택할 수 있도록 함으로써 로우 리페어 휴즈 블럭내에 위치한 휴즈중에서 페일난 셀의 어드레스에 해당하는 휴즈를 컷팅하지 않고 반대 어드레스에 해당하는 휴즈를 컷팅하여 페일난 셀 워드라인을 리던던시(Redrndancy) 셀 워드라인으로 대체함으로써 리페어가 이루어지도록 한다. 또한, 이러한 방법을 통하여 웨이퍼의 수율향상을 꾀할 수 있다.

도 5는 이 발명의 실시예에 따른 강유전체 메모리의 로우 리페어 장치의 회로 구성도이다. 도 5에 도시되어 있듯이 이 발명의 실시예에 따른 강유전체 메모리의 로우 리페어 장치의 회로 구성은, 모든 워드라인을 리페어하기 위하여 사용되는 X 어드레스 및 Z 어드레스에 각각 연결되어 있으며 노드 3, 노드 4, 노드 5와 리페어 휴즈(F1~F24)를 연결하는 다수개의 NMOS 트랜지스터와, 리페어할 것인지 안할 것인지를 결정하기 위하여 회로 상단에 위치하는 마스터 휴즈(MF)와, 리페어를 안하는 경우에 상기한 노드 3, 노드 4, 노드 5를 리페어 휴즈(F1~F24)와 연결시키기 위한 NMOS 트랜지스터의 문턱전압 드롭을 보충하기 위하여 연결되는 PMOS 트랜지스터((P1~P2)와, 리페어를 하는 경우에 상기한 노드 3, 노드 4, 노드 5를 로우로 계속 유지시키기 위하여 사용되는 래치를 포함하여 이루어진다.

총 25개의 리페어 휴즈중에서 1개는 마스터 휴즈(MF)로 사용하고 나머지 24개의 리페어 휴즈(F1~F24)는 X 어드레스(X<0> ~ X<7>, XB<0> ~ XB<7>), Z 어드레스(Z<0> ~ Z<3>, ZB<0> ~ ZB<3>)를 입력으로 하는 NMOS 트랜지스터의 소오스단과 각각 연결토록 함으로써 256개의 워드라인 모두를 리페어할 수가 있다.

상기한 마스터 휴즈(MF)의 기능은 페일난 셀의 워드라인을 리페어할 것인지 안할 것인지를 결정해주는 휴즈이다. 만약에 리페어를 안할 시에는 마스터 휴즈(MF)를 컷팅하지 말아야 하고, 리페어를 할경우에는 마스터 휴즈(MF)를 컷팅해야만 한다.

상기한 마스터 휴즈(MF)를 제외한 나머지 24개의 휴즈(F1~F24)의 기능은 페 일난 셀의 워드 라인을 리던던시 워드라인으로 대체해 주기 위해서 페일난 셀 워드 라인의 어드레스를 지정해주는 역할을 한다. 이 역할을 수행해주기 위해서 NMOS 트랜지스터의 소오스쪽에 X 어드레스(X<0> ~ X<7>, XB<0> ~ XB<7>) 및 Z 어드레스(Z<0> ~ Z<3>, ZB<0> ~ ZB<3>)가 입력으로 연결되어 있다. 상기한 24개의 휴즈(F1~F24)중에서 16개는 X 어드레스와 관련된 휴즈이고, 나머지 8개는 Z 어드레스와 관련된 휴즈이다.

도 5의 로우 리페어 장치의 동작과정을 도 8 및 도 9의 동작 타이밍도를 참조로 하여 설명하면 다음과 같다.

페일난 셀 워드라인을 리페어할 경우에는 마스터 휴즈(MF)를 컷팅해주게 되고, 페일난 셀 워드라인을 리페어를 할 필요가 없을때에는 맨 상단에 위치한 마스터 휴즈(MF)를 컷팅할 필요가 없다.

페일난 셀 워드라인을 리페어를 할 필요가 있을 경우에 마스터 휴즈(MF)를 컷팅하게 되면 노드 1의 레벨이 로우에서 하이로 올라가게 된다. 리페어를 할 경우에 노드 1은 접지와 연결되지 않기 때문에 항상 하이 레벨을 유지하게 된다.

노드 2의 레벨은 CRED 신호와 노드 1 신호에 의해서 하이에서 로우로 떨어지게 된다.

상기한 노드 2는 노드 3, 노드4, 노드5와 NMOS 트랜지스터와 휴즈를 사이에 두고 서로 연결되어 있어서, 리페어를 할 경우에 페일난 로우 어드레스에 해당하는 NMOS 트랜지스터와 휴즈를 각각 온시키고 컷팅시키지 않음으로써 노드 2와 노드 3, 노드 4, 노드5는 페일 어드레스에 의해서 서로 도통하게끔 구성된다. 따라서, 노드 2가 하이에서 로우로 떨어짐에 따라 노드3, 노드4, 노드5의 레벨도 노드 2와 마찬가지로 하이에서 로우로 떨어지게 된다.

그리고 노드3, 노드4, 노드5의 신호조합에 의해 3단자 NOR 게이트(N1)를 거친 신호는 2개의 인버터(lnverter)(I1, I2)를 더 거쳐서 REDROW 신호와 REDROWB 신호를 각각 하이와 로우로 변하게 한다.

휴즈를 컷팅하는 경우에 페일난 어드레스에 해당하는 휴즈는 컷팅을 하지 않고 페일난 어드레스의 반대 신호를 컷팅하게 된다. 예를 들어서 1111111(X7, X6, X5, X4, X3, X2, X1, X0), 0000(Z3, Z2, Z1, Z0)위치에서 페일이 났다고 가정을 하면, X7에서 X0까지의 어드레스에 관련된 휴즈는 컷팅하게 된다. 그래야만이 페일난 셀 워드 라인이 리던던시 워드라인과 연결이 되어 리페어가 가능하게 된다.

리페어를 할 필요가 없을 경우에 마스터 휴즈(MF)를 컷팅하지 말고 그냥 놔두게 되면 노드 1이 항상 로우를 유지하게 된다.

노드 2는 CRED 신호와 관계없이 리페어를 안할 경우에도 노드 3, 노드4, 노드5와 연결되어 있기 때문에 노드 2, 노드 3, 노드 4, 노드 5는 하이를 유지하게 되고, REDROW 신호와 REDROWB 신호도 각각 로우, 하이를 유지하게 된다. 노드 3, 노드 4, 노드5와 연결되고 접지를 입력으로 하며 소오스단이 Vdd와 연결되는 PMOS 트랜지스터(P0~P2)는, 리페어를 안할 경우에 노드3, 노드4, 노드5의 레벨이 일반 리페어 휴즈(F1~F24)와 연결된 NMOS 트랜지스터의 문턱전압(Vt) 드롭의 영향을 받아서 레벨이 완전히 하이로 되지 않기 때문에 이를 보충해주고 노드 3, 노드 4, 노드5 레벨을 하이로 확실히 잡아주기 위해서 입력을 접지로 하는 PMOS 타입이 설치 된다.

도 6은 이 발명의 실시예에 따른 강유전체 메모리의 로우 리페어 장치의 NRD 신호 발생장치의 회로 구성도이다.

도 6에 도시되어 있는 바와 같이 NRD 신호 발생장치의 입력은 REDROW<0-7> 신호이고, 이 8개의 입력신호를 받아들여서 NRD 신호를 만들어 낸다.

회로동작을 보면, 우선 리페어를 안할 경우에는 REDOROW<0-7>의 신호모두가 로우가 되기 때문에 출력 신호인 NRD는 하이가 된다. 반면에 리페어를 할 경우에는 입력신호인 REDROW<0-7>중에 적어도 하나는 하이가 되기 때문에 NRD 신호는 로우를 유지하게 된다.

이와 같이 발생된 출력 신호인 NRD 신호는 도 7의 XC10_TOP, XC10_BOT 신호 발생장치의 회로에서 입력 신호로 사용된다.

도 7은 이 발명의 실시예에 따른 강유전체 메모리의 로우 리페어 장치의 XC10_TOP, XC10_BOT 신호 발생장치의 회로 구성도이다.

도 7에서 보듯이 XC10_TOP, XC10_BOT 신호 발생장치는 입력신호를 NRD, REDROWB<0-7>, XADD<0-1>, XADDB<0-1>로 하고, 출력신호를 XC10_TOP<0-3>, XC10_BOT<0-3>로 한다.

회로 동작을 보면, 우선 리페어를 안할 경우에는 NRD 신호가 하이이고, REDROWB<0-7> 신호가 하이인 상태에서 출력신호 XADD<0-1>에 의해서 읽고자하는 셀의 위치를 정확하게 선택하게 된다.

반면에 페일난 셀이 발생하여 리페어를 필요로 할 경우에는 일단 페일이 발생하였기 때문에 REDROWB<0-7> 신호중에서 적어도 1개 이상은 하이가 되고 이로 인해 NRD 신호는 로우가 된다. 이러한 이유는 본 발명회로의 리페어방법이 1:1의 리페어방법을 사용하기 때문인데 이로 인해서 리페어를 필요로하는 개수 만큼만 리페어 블록을 사용하면 되기 때문에 리페어를 실시하였을 경우에 리페어 블록의 출력 신호인 REDROWB<0-7>중에서 리페어를 실시할 블록의 출력 신호만 로우를 유지하면 된다.

이 경우에 출력 신호인 XC10_TOP<0-3>, XC_BOT<0-3> 신호는 페일난 셀 블록의 위치를 대신하기 위해서 하이로 변하게 된다.

도 7의 회로동작에서 알 수 있듯이, REDROW<0-3>을 출력으로 하는 리페어 블록은 상부 블록을 리페어하고, REDROW<4-7>을 출력으로 하는 리페어 블록은 하부블록을 리페어하기 위해서 사용된다.

그리고 이에 대한 신호 다이어그램은 도 8 내지 도 10을 통해 잘 나타나 있다. 도 8 내지 도 10은 도 5 내지 도 7의 회로가 리페어를 했을 경우와 안했을 경우에 이들 회로의 입력, 출력 신호가 어떻게 변하는지를 보여주는 신호 다이어그램이다.

특히, 도 10은 1비트의 페일이 발생하여 이를 리페어하기 위해 로우 리페어 휴즈[0]를 이용하였을 경우의 동작 타이밍을 보여주고 있다.

이상의 설명에서와 같이 이 발명의 실시예에서, 셀 대 셀의 로우 리페어방법을 통하여 X 어드레스, Z 어드레스를 컷팅함으로써 임의로 페일된 셀을 리페어할 수 있도록 함으로써 로우 리페어 수율을 향상시킬 수 있는 효과를 가진 강유전체 메모리의 로우 리페어 장치를 제공할 수가 있다. 이 발명의 이와 같은 효과는 메모리 리페어 장치 분야에서 이 발명의 기술적 사상의 범위를 벗어나지 않는 범위내에서 다양하게 응용되어 이용될 수가 있다.

Claims (2)

1. 마스터 휴즈를 구비하며, 상기 마스터 휴즈의 커팅 여부에 따라 리페어 휴즈 입력 노드의 레벨을 제어하기 위한 마스터 휴즈부;

   상기 리페어 휴즈 입력 노드와 제1 리페어 휴즈 출력 노드 사이에 각 로우(X) 어드레스에 대응하는 스위칭 MOS 트랜지스터와 리페어 휴즈가 쌍을 이루어 직렬 연결된 로우 어드레스 퓨즈부;

   상기 리페어 휴즈 입력 노드와 제2 리페어 휴즈 출력 노드 사이에 각 셀블럭(Z) 어드레스에 대응하는 스위칭 MOS 트랜지스터와 리페어 휴즈가 쌍을 이루어 직렬 연결된 셀블럭 어드레스 퓨즈부;

   리페어를 하지 않는 경우에 상기 제1 및 제2 리페어 휴즈 출력 노드를 디폴트 구동하기 위한 디폴트 구동부;

   상기 제1 및 제2 리페어 휴즈 출력 노드의 출력신호를 조합하여 로우 리던던시 신호를 출력하기 위한 조합부; 및

   상기 로우 리던던시 신호에 응답하여 리페어를 하는 경우에 상기 제1 및 제2 리페어 휴즈 출력 노드의 출력신호를 래치하기 위한 래치부

   를 구비하는 강유전체 메모리의 로우 리페어 장치.
2. 제1항에 있어서,

   상기 디폴트 구동부는,

   전원전압과 상기 제1 리페어 휴즈 출력 노드 사이에 접속되며 접지전압을 게이트 입력으로 하는 제1 PMOS 트랜지스터와,

   상기 전원전압과 상기 제2 리페어 휴즈 출력 노드 사이에 접속되며 상기 접지전압을 게이트 입력으로 하는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 강유전체 메모리의 로우 리페어 장치.

Images