KR20040010521A - 메모리 셀들의 결함있는 열들을 수리하는 방법 및 장치 - Google Patents

메모리 셀들의 결함있는 열들을 수리하는 방법 및 장치 Download PDF

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Abstract

행들 및 열들로 배열된 메모리 셀들의 제1 및 제2 어레이들에 결합된 복수의 열 노드 회로들 각각에 열 트랜지스터들과 직렬로 한 쌍의 결합 트랜지스터들이 접속된다. 각 열 노드 회로 내 상보 디지트 라인들에 대한 결합 트랜지스터들은 제1 및 제2 어레이의 디지트 라인들을 통해 결합 트랜지스터들에 접속된 메모리 셀들이 결함이 있는 경우에 비도통으로 된다. 결국, 제1 및 제2 어레이들 내 결함있는 메모리 셀들은 센스 증폭기들이 비결합 메모리 셀들에 영향을 미칠 수 없도록 열 노드 회로들 내 센스 증폭기들로부터 분리된다.

Description

메모리 셀들의 결함있는 열들을 수리하는 방법 및 장치{Method and apparatus for repairing defective columns of memory cells}
종래의 메모리 디바이스를 도 1에 도시하였다. 메모리 디바이스는 어드레스 버스(14)를 통해 행 어드레스들 및 열 어드레스들을 수신하도록 된 어드레스 레지스터(12)를 포함하는 동기식 다이나믹 랜덤 액세스 메모리("SRAM")이다. 일반적으로 어드레스 버스(14)는 메모리 제어기(도 1엔 도시없음)에 결합된다. 통상, 행 어드레스는 처음에는 어드레스 레지스터(12)에 의해 수신되어 행 어드레스 멀티플렉서(18)에 인가된다. 행 어드레스 멀티플렉서(18)는 행 어드레스의 일부를 이루는 뱅크 어드레스 비트의 상태에 따라 두 개의 메모리 뱅크 어레이들(20, 22) 중 어느 하나에 연관되는 다수의 구성성분들에 행 어드레스를 결합시킨다. 어레이들(20, 22)은 행들 및 열들로 배열된 메모리 셀들로 구성된다. 어레이들(20, 22) 각각에는 행 어드레스를 저장하는 각각의 행 어드레스 래치(26), 및 저장된 행 어드레스의 작용으로서 각각의 어레이(20 혹은 22)에 각종의 신호들을 인가하는 행 디코더(28)가 연관된다. 행 어드레스 멀티플렉서(18)는 어레이들(20, 22) 내 메모리 셀들을 리프레시시킬 목적으로 행 어드레스 래치들(26)에 행 어드레스들을 또한 결합시킨다. 행 어드레스들은 리프레시 제어기(32)에 의해 제어되는 리프레시 카운터(30)에 의해 리프레시 목적으로 발생된다.
행 어드레스가 어드레스 레지스터(12)에 인가되어 행 어드레스 래치들(26) 중 하나에 저장된 후에, 열 어드레스가 어드레스 레지스터(12)에 인가된다. 어드레스 레지스터(12)는 열 어드레스를 열 어드레스 래치(40)에 결합시킨다. SDRAM(10)의 동작모드에 따라, 열 어드레스는 버스트 카운터(42)를 통해서 열 어드레스 버퍼(44)에, 혹은 어드레스 레지스터(12)에 의해 출력되는 열 어드레스에서 시작하여 열 어드레스 버퍼(44)에 열 어드레스들의 시퀀스를 인가하는 버스트 카운터(42)에 결합된다. 어느 경우이든, 열 어드레스 버퍼(44)는 어레이들(20, 22)에 대해 연관된 열 회로들(50) 내 각각의 센스 증폭기들에 각종의 열 신호들을 인가하는 열 디코더(48)에 열 어드레스를 인가한다.
어레이들(20 혹은 22) 중 하나로부터 판독될 데이터는, 각각, 어레이들(22 혹은 22)로부터 열 회로(50) 및 데이터 출력 레지스터(56)를 포함하는 판독 데이터 경로를 통해 데이터 버스(58)에 결합된다. 어레이들(22 혹은 22) 중 하나에 기입될 데이터는 데이터 입력 레지스터(60)를 포함하는 기입 데이터 경로를 통해 데이터 버스(58)로부터, 각각 어레이들(22 혹은 22) 중 하나에 전송되는 열 회로들(50) 중 하나에 결합된다. 마스크 레지스터(64)는 예를 들면 어레이들(22, 22)로부터 판독할 데이터를 선택적으로 마스킹함으로써 열 회로들(50)에 및 이로부터 데이터의 흐름을 선택적으로 변경하는 데 사용될 수 있다.
SRAM(10)의 전술한 동작은 제어 버스(70)에 수신된 하이 레벨 명령 신호들에 응답하는 명령 디코더(68)에 의해 제어된다. 통상 메모리 제어기에 의해 발생되는 이들 하이 레벨 명령 신호들은 클럭 인에이블 신호(CKE*), 클럭신호(CLK), 칩 선택 신호(CS*), 기입 인에이블 신호(WE*), 행 어드레스 스트로브 신호(RAS*), 및 열 어드레스 스트로브 신호(CAS*)이며, 여기서 "*"는 활성 로우로서의 신호를 나타낸다. 명령 디코더(68)는 하이 레벨 명령 신호들 각각에 의해 지정된 기능(예를 들면, 판독 혹은 기입)을 실행하기 위해서 하이 레벨 명령 신호들에 응답하여 명령 신호들의 시퀀스를 발생한다. 이들 명령 신호들, 및 이들이 이들의 각각의 기능들을 달성하는 방법은 통상적인 것이다. 그러므로, 간결하게 하기 위해서, 이들 제어 신호들에 대한 더 이상의 설명은 생략하도록 하겠다.
도 1의 열 회로들(50)의 부분을 도 2에 보다 상세히 도시하였다. 열 회로(50)는 도 1에 도시한 어레이들(20, 22) 중 어느 하나 내 서브-어레이들일 수 있는 한 쌍의 어레이들(100, 102)에 접속된 것으로 도시되었다. 대안으로, 도 2에 도시한 회로를 포함하는 단일의 열 회로(50)는 도 1에 도시한 두 어레이들(20, 22)을 액세스하는 데 사용될 수 있다. 열 회로(50)는 용장 열 노드 회로(112) 외에 복수의 열 노드 회로들(110a-n)을 포함한다. 이들 모든 열 노드 회로들(110, 112)은 동일하며, 명료하고 간결하게 하기 위해서, 단지 한 열 노드 회로(110a)의 내부 구성성분들을 도 2에 도시하였다.
열 노드 회로(110a)는 각각 두 쌍의 상보 디지트 라인들(D0, D0*와 D1, D1*)을 사용하여 메모리 셀들의 두 개의 열들와 인터페이스한다. 그러나, 열 노드 회로(110a)는 얼마간의 상보 디지트 라인 쌍들을 포함할 수 있다. 간략하게 하기 위해서, 열 노드 회로(110) 내 및 다른 열 노드 회로들(110b-n, 112) 내 디지트 라인들(D0, D0*와 D1, D1*)을 간단히 D 및 D*라 할 때도 있을 것이다. 각각의 디지트 라인 쌍(D, D*)은 이들 사이에 네가티브 센스 증폭기(120), 포지티브 센스 증폭기(122), 등화 회로(124), 및 I/O 회로(126)를 구비한다.
등화 회로(124)는 디지트 라인들(D, D*)을 서로간에 그리고 통상 전원전압의 크기의 1/2인 크기를 갖는 등화 전압에 결합하기 위해서 행 디코더들(28)(도 1)의 일부일 수 있는 프리차지 제어회로(130)에 의해 제어된다. 네가티브 센스 증폭기(120) 및 포지티브 센스 증폭기(122)는 통상 각각의 파워신호들로서, 통상 접지전위, 그리고, 각각 전원전압 혹은 전원전압의 크기보다 약간 큰 크기를 갖는 펌프된 전압을 받는다. 디지트 라인들(D, D*)이 등화 회로(124)에 의해 등화된 후에, 센스 증폭기들(120, 122)은 어레이들(100, 102) 내 메모리 셀들의 판독 액세스 동안에 디지트 라인들(D, D*) 내 전압 불균형을 검출한다. 그러면 센스 증폭기들(120, 122)은 디지트 라인들 중 하나가 전원전압이 되고 디지트 라인들(D, D*) 중 다른 하나가 접지전위가 될 때까지 불균형의 방향으로 디지트 라인들(D, D*)을 구동한다.
일단 센스 증폭기들(120, 122)이 디지트 라인들(D, D*)을 각각의 열 내의 메모리 셀로부터 판독되는 데이터를 나타내는 전압들로 구동하였으면, 디지트 라인들(D, D*)은 I/O 회로(126)에 의해 각각의 I/O 라인들(I/OA, I/OB*)에 결합된다. 이 기술에 공지된 바와 같이, 판독 메모리 액세스에서, 디지트 라인들로부터의 신호들은 DC 센스 증폭기(도시없음)에 결합되며, 이 DC 센스 증폭기는 대응하는 데이터 신호를 메모리 디바이스의 데이터 버스에 인가한다. 열 노드 회로(110a) 내 다른 디지트 라인들(D1, D1*)은 각각의 I/O 회로(126)에 의해 각 쌍의 I/O 라인들(I/OB, I/OB*)에 유사하게 결합된다.
기입 메모리 액세스에서, I/O 라인들은 각각의 기입 구동기들(도시없음)에 의해 구동되며, I/O 회로(126)에 의해 디지트 라인들(D, D*)에 결합된다.
열 노드 회로(110a)는 이의 디지트 라인들(D, D*)이 각각 I/O 라인들(I/O, I/O*)에 결합되게 하도록 각각의 인버터(114)로부터 SEL_R 신호를 수신한다. 유사하게, 열 노드 회로(110b)는 이의 디지트 라인들을 동일 I/O 라인들에 결합하기 위해서 SEL_R+1 신호를 수신하고, 열 노드 회로(110n)는 이의 디지트 라인들을 동일 I/O 라인들에 결합하기 위해서 SEL_R+N 신호를 수신한다. SEL 신호들은 어레이들(100, 102) 내 메모리 셀들의 여러 열들을 선택하기 때문에, 이들은 통상은 열 디코더(48)(도 1)에 의해 발생된다.
용장 열 노드 회로(112) 내 I/O 회로들(126)은 마찬가지로 선택 SEL_RED 신호에 의해 동일 I/O 라인들에 결합되지만 SEL_RED 신호는 용장 열 제어회로(144)에 의해 발생된다. 용장 열 제어회로(144)는 열 디코더(48)(도 1)의 일부일 수도 있다.
전술한 바와 같이, 열 노드 회로들(110a-n, 112)은 두 어레이들(110, 102)에 결합된다. 그러나, 열 노드 회로들은 동시에 양 어레이들(100, 102)로부터 판독 데이터를 나타내는 신호들을 수신할 수 없다. 이 때문에, 어레이들의, 열 노드 회로의 각각의 디지트 라인(D, D*)과, 대응하는 디지트 라인들(D, D*) 사이에 각각 분리 트랜지스터들(150, 152)이 결합된다. 어레이(100)에 결합된 모든 분리 트랜지스터들(150)은 공통 ISO_LEFT 신호에 의해 턴 온 되고, 어레이(102)에 결합된 모든 분리 트랜지스터들(152)은 공통 ISO_RIGHT 신호에 의해 턴 온 된다. 어레이들(100, 102)은 서로 상이한 행 어드레스들에 대응하는 메모리 셀들의 행들을 포함하기 때문에, ISO_LEFT 및 ISO_RIGHT 신호들은 행 디코더들(도 1)에 의해 통상 발생된다.
메모리 디바이스들의 제조 수율이 매우 좋을지라도, 메모리 디바이스들에 포함되는 다수의 트랜지스터들, 신호 경로들, 이를테면 캐패시터들과 같은 다른 구성성분들은 메모리 디바이스가 적어도 하나의 결함이 있는 트랜지스터, 신호 경로 혹은 이 외 다른 구성성분을 포함할 현저한 통계적 확률을 야기한다. 이 때문에, 메모리 디바이스들은 통상 용장 메모리 셀들의 행들 및 열들을 탑재하고 있다. 메모리 셀들의 행 혹은 열이 테스트 중에, 혹은 메모리 디바이스의 패키지 전 혹은 후에 결함이 있는 것으로 발견되면, 메모리 디바이스는 결함있는 행에 대해 메모리 셀들의 용장 행, 혹은 결함있는 열에 대해선 메모리 셀들의 용장 열을 대용하도록 프로그램될 수 있다. 용장 열 노드 회로(112)는 어레이들(100, 102) 내 메모리 셀들의 용장 열들과 인터페이스하도록 설치된다. 용장 열 노드 회로(112)는 메모리 셀들의 2개의 열들과 인터페이스하므로, 단일의 결함 열이 테스트 중에 발견되었을 때는 언제나 두 개의 용장 열들이 대치된다. 그러나, 용장 열들은 열 단위로 대치될 수 있고, 혹은 용장 열들은 2 이상의 그룹들로 대치될 수 있음을 알 것이다. 용장 열 노드 회로(112) 내 디지트 라인들(D, D*)의 수는 대치되는 용장 열들의 수와 일치하게 원하는 대로 조정될 수 있다.
메모리 셀들의 용장 열들은 메모리 디바이스들의 제조 수율을 현저하게 향상시킨다. 그러나, 용장 열을 대치시킴으로써 수리될 수 없는 일이 일어날 수 있는 어떤 결함이 있다. 예를 들면, 도 3에서, 어레이들(100, 102) 부분은 각각의 디지트 라인들(D, D*)과 각각의 기억 캐패시터(162) 사이에 결합된 액세스 트랜지스터들(160)을 포함한다. 각각의 액세스 트랜지스터(160)는 디지트 라인(D 혹은 D*)을 기억 캐패시터(162)의 한 플레이트에 선택적으로 결합시킨다. 기억 캐패시터의 다른 플레이트는 전원전압의 1/2 크기를 갖는 전압에 통상 결합되는 "셀 플레이트"이다. 동작에서, 기억 캐패시터들(162)은 논리 "0" 혹은 논리 "1"을 나타내는 전압들을 저장한다.
각각의 캐패시터(162)의 셀 플레이트는 통상 모든 기억 캐패시터들(162)에 공통이다. 제조 결함들에 결과로, 디지트 라인들(D, D*) 중 하나는 직접(통상의 고장 모드), 혹은 단락된 기억 캐패시터(162)를 통해, 셀 플레이트에 단락될 수도 있다. 메모리 디바이스 테스트 중에, 이 결함이 검출될 것이며, 메모리 셀들의 용장 열로 이 결함 있는 열이 대치될 것이다. 그러나, 결함 열에 대해 열 노드회로(110) 내 센스 증폭기들(120, 122)은 통상 행 디코더(28)로부터 계속하여 NLAT 및 PSENSE 신호들을 수신한다. 이에 따라 센스 증폭기들(120, 122)은 셀 플레이트를 전원전압 혹은 접지전위에 결합할 수 있고 그럼으로써 나머지 메모리 셀들을 결함이 있는 것으로 되게 한다.
이러한 문제가 종래에 인식되었다할지라도, 이러한 문제를 처리하도록 개발된 방법들 중 어느 것도 완전히 만족스럽지 못하다. 한 방법은 메모리 셀들의 결함 열에 대해 NLAT 및 PSENSE 신호들을 열 노드 회로(110)로부터 선택적으로 분리시키는 것이었다. 이러한 방법이 단락된 기억 캐패시터가 나머지 셀들을 결함으로 되게 하는 것을 방지할지라도, 큰 대가로 그렇게 된다. NLAT 및 PSENSE 신호들을 열 노드 회로들(110)에 선택적으로 결합시키는 데 사용되는 트랜지스터들은 센스 증폭기들(120, 122)이 충분한 속도로 응답할 수 있도록 이들을 구동하기에 충분히 낮은 임피던스의 경로를 제공하도록 물리적으로 매우 커야 한다. 비교적 고 임피던스를 통해 센스 증폭기들(120, 122)을 구동하는 것은 디지트 라인들(D, D*) 상의 전압들을 감지하는 센스 증폭기들(120, 122)의 능력을 현저하게 늦추고, 그럼으로써 메모리 디바이스의 액세스 시간을 감소시킨다. 각각의 네가티브 센스 증폭기(120)에 비교적 큰 트랜지스터와 각각의 포지티브 센스 증폭기(122)에 비교적 큰 트랜지스터를 부가함으로써 소비되는 반도체 다이 상의 표면적의 양은 전형적인 메모리 디바이스 내 많은 수의 센스 증폭기들(120, 22)로 인해 현저하다.
센스 증폭기들(120, 122)을 행 디코더(28)에 선택적으로 결합시키기 위한 트랜지스터들을 제공함에 있어 또 다른 문제는 메모리 디바이스 내 신호라인들의 루트를 정하는 데에 있어 어려움이다. 특히, 트랜지스터들의 게이트들에 결합된 두 개의 추가 신호 라인들을 각 열 노드 회로(110)에 공급해야 할 것이다. 그러나, 열 노드 회로들(110)에의 이러한 많은 신호 라인들의 루트를 정하는 것은 어려울 것이다.
메모리 셀들의 결함있는 열들이 다른 메모리 셀들에 영향을 미치는 것을 방지하는 또 다른 접근 방법은 각각의 열 노드 회로(10)와 어레이들(100, 102)이 접속되는 이들의 디지트 라인들(D, D*) 사이에 레이저 휴즈를 배치하는 것이었다. 메모리 셀들의 열이 테스트 동안에 결함이 있는 것으로 발견되었을 때, 메모리 셀들의 용장 열로 이 결함있는 열을 대치시키고, 결함있는 열을 이의 열 노드 회로(110)에 결합하는 레이저 휴즈는 절단된다. 이러한 방법이 종래에는 만족스러운 것이었으나, 최소 레이저 피치가 디지트 라인 피치 감소에 따라가지 못하였기 때문에 덜 만족스럽게 되어가고 있다. 또한, 이러한 방법이 메모리 디바이스가 패키지 되기 전에 발견된 결함들을 수리하는 데 만족스럽긴 해도 패키지 후 결함들을 수리하는 데는 사용될 수 없다.
이들 문제들을 도 1에 도시한 SDRAM(10)을 참조하여 설명하였지만, 이를테면 동기식 링크 DRAM들("SLDRAM") 및 램버스 DRAM들("RDRAM") 등, 비동기식 DRAM 및 패킷화된 DRAM들을 포함하는 다른 다이나믹 랜덤 액세스 메모리들("DRAM")에 동일한 문제들이 존재함을 알 것이다.
그러므로, 열 내 결함있는 메모리 셀들이 다른 메모리 셀들에 영향을 미치는 것을 방지하고 메모리 디바이스들의 비용을 과도하게 증가시키지 않도록 하면서 패키지 후 결함들을 수리하는 데 사용될 수 있는 방법 및 장치에 대한 필요성이 있다.
본 발명은 메모리 디바이스들에 관한 것으로, 특히 다이나믹 랜덤 액세스 메모리 디바이스들, 특히 메모리 셀들의 결함있는 열들이 전체 메모리 디바이스를 결함으로 되게 하는 것을 방지하는 방법 및 장치에 관한 것이다.
도 1은 종래의 SDRAM의 블록도.
도 2는 도 2의 SDRAM에 사용되는 열 회로 부분의 블록 개략도.
도 3은 도 2에 도시한 회로와 인터페이스하는, 도 2의 SDRAM에 사용되는 메모리 어레이들 부분을 도시한 도면.
도 4는 도 2에 도시한 열 회로 대신 도 2의 SDRAM에 사용될 수 있는 본 발명에 따른 일 실시예의 블록 개략도.
도 5a 및 도 5b는 도 4의 열 회로에 사용될 수 있는 제어회로의 여러 실시예들을 도시한 개략도.
도 6은 도 4의 열 회로를 포함하는 도 1의 SDRAM을 포함하는 컴퓨터 시스템의 블록도.
발명의 요약
메모리 디바이스 내 메모리 셀들의 결함있는 열들을 수리하기 위한 방법 및 장치는 결함있는 메모리 셀들이 비결함 메모리 셀들에 악영향을 미치지 않도록 한다. 본 발명의 일 면에 따라서, 복수의 열 노드 회로들이 제공되고, 그 각각은 적어도 한 쌍의 상보 디지트 라인들을 포함한다. 열 노드 회로들 각각은 또한 센스 증폭기, 등화회로, 및 입력/출력회로를 포함하고, 그 각각은 열 노드 회로의 각각의 쌍의 상보 디지트 라인들 사이에 결합된다. 제1 쌍의 결합 스위치들은 제1 어레이 내 각각의 열에 대해 한 쌍의 상보 디지트 라인들에 각 열 노드 회로 내 각 쌍의 상보 디지트 라인들을 선택적으로 결합한다. 제2 쌍의 결합 스위치들은 제2 어레이 내 각각의 열에 대해 한 쌍의 상보 디지트 라인들에 각 열 노드 회로 내 각 쌍의 상보 디지트 라인들을 선택적으로 결합하도록 선택적으로 설치될 수 있다. 결합 스위치들 각각은 용장 열 제어회로에 의해 발생되는 각각의 열 노드 디스에이블 신호에 의해 결정된 도통상태를 갖는다. 용장 열 제어회로는 각각의 열 노드 회로들에 결합된 제1 및 제2 결합 스위치들이 열 노드 회로가 결합되는 메모리 셀들의 열을 대치하는 메모리 셀들의 용장 열에 응답하여 비도통으로 되도록 열 노드 디스에이블 신호들을 발생한다.
발명의 상세한 설명
도 4는 열 회로(50)에 사용될 수 있는 본 발명의 일 실시예에 따른 열 회로를 도시한 것이다. 도 4에 도시한 회로는 실질적으로 도 2의 종래 기술의 열 노드 회로들에 사용되는 동일한 열 노드 회로들(110')을 사용한다. 그러므로, 간략하고 명료하게 하기 위해서, 동일한 구성성분들에는 동일한 참조부호를 사용하였고 이들의 동작은 반복하지 않도록 하겠다.
도 4에서, 용장 열 노드 회로(112)를 제외하고, 열 노드 회로들(110') 각각은 디지트 라인들(D, D*) 각각을 제1 어레이(100)에 결합하는 제1 결합 트랜지스터(170), 및 디지트 라인들(D, D*) 각각을 제2 어레이(102)에 결합하는제2 결합 트랜지스터(172)를 포함한다. 결합 트랜지스터들(170, 172) 모두는 이들의 게이트들이 서로 접속되고 각각의 인버터(176)에 접속된다. 열 노드 회로들(110') 각각마다 별도의 인버터가 설치된다. 인버터(176)의 전원단자들은 접지에, 그리고 펌프된 전압(Vccp)에 각각 접속되므로, 인버터(176)는 이들 두 개의 전압들 중 하나를 출력한다. 인버터들(176) 각각은 각각의 제어회로(178)에 의해 구동된다. 도 5a에 도시된 바와 같이, 제어회로(178)는 저항기(180)를 통해 하이로 바이어스 되는 단순히 레이저 휴즈(180)일 수도 있고, 혹은 도 5b에 도시한 바와 같이, 제어회로(178)는 저항기(182)를 통해 역시 하이로 바이어스 되는 안티-휴즈(184)일 수도 있다. 안티-휴즈(182)의 사용으로 패키지 전 및 패키지 후의 수리들이 모두 가능하게 되는 반면, 레이저 휴즈(180)의 사용은 패키지 전 수리들로 한정된다. 대안으로, 제어회로(178)는 용장 열 제어회로(144)와 인터페이스하는 적합한 회로(도시없음)일 수도 있다. 예를 들면, 열에 결함이 있다면, 이의 연관된 제어 회로(178)는 이의 열 어드레스를 메모리 디바이스에 의해 수신된 각각의 열 어드레스와 비교하도록 프로그램될 수도 있다. 일치하는 경우, 제어회로(178)는 각각의 인버터(176)에 적합한 신호를 출력할 수도 있다.
동작에서, 제어회로(178)는 정규로는 로우를 출력하여 인버터(176)가 Vccp의 전압을 출력하게 한다. Vccp 전압은 열 노드 회로(110')가 어레이들(100, 102)과 계속 인터페이스하도록 결합 트랜지스터들(170, 172)을 도통이 되게 한다. 그러나, 열 노드 회로(110')에 대한 메모리의 열에 결함이 있는 경우에는, 제어회로(178)는 하이를 출력하여 인버터(176)로 하여금 로우를 출력하게 한다.결합 트랜지스터들(170, 172)의 각각의 게이트들에 인가되는 로우에 의해서 트랜지스터들(170, 172)이 비도통으로 되고, 그럼으로써 열 노드 회로(110')는 어레이들(100, 102) 내 디지트 라인들로부터 분리된다. 결국, 어레이들(100, 102) 내 디지트 라인들(D, D*)은 센스 증폭기들(120, 122)로부터 분리되므로 디지트 라인들(D, D*)에 결합된 기억 캐패시터 내에서 단락은 센스 증폭기들(120, 122)로 하여금 셀 플레이트를 접지 혹은 전원전압으로 구동하게 하지 않는다.
레이저 휴즈(180)(도 5a)가 제어회로(178)에서 사용된다면, 레이저 휴즈는 연관된 메모리의 열이 결함이 없는 경우엔 끊어지지 않은 채로 있게 된다. 이때 제어회로(178)는 이의 인버터(176)에 로우를 인가하므로 인버터는 Vccp의 전압을 출력한다. 열이 결함이 있다면, 제어회로(178)의 출력은 풀-업 저항기(182)에 의해 하이로 되어 인버터(176)가 로우를 출력하게 됨으로써 결합 트랜지스터들(170, 172)를 턴 온 시킨다.
유사하게, 안티-휴즈(184)(도 5b)가 제어회로(178)에서 사용된다면, 안티-휴즈(184)는 연관된 메모리의 열이 결함이 없을 경우엔 끊어지게 된다. 열이 결함이 이다면, 안티-휴즈(184)는 끊어지지 않는 채로 있게 되고, 그럼으로써 풀-업 저항기(182)에 의해 제어회로(178)의 출력이 하이로 된다.
도 4의 실시예에서, 어레이(100)에 결합된 결합 트랜지스터들(170)은 어레이(102)에 결합된 결합 트랜지스터들과 공통으로 동작된다. 그러나, 별도의 제어 신호들이 각각 트랜지스터들(170, 172)에 인가될 수 있음을 알 것이다. 이러한 구성을 사용하여, 열 노드 회로(110')는 메모리 셀들의 결함있는 열을 포함하는어레이(100, 102)로부터 분리될 수 있고 다른 어레이 내 메모리 셀들의 동일 열과 지속적으로 인터페이스할 수 있다. 그러나, 트랜지스터들(170, 172)에 대해 별도의 제어신호들을 제공하는 데 필요한 회로의 양 및 복잡도는 다른 어레이(102 혹은 100)의 대응하는 열이 결함이 있을 때 한 어레이(100 혹은 102)의 열을 액세스할 수 있는 잇점을 훨씬 능가할 수도 있다.
도 4에 도시한 본 발명의 실시예에서 결합 트랜지스터들(170, 172)에 신호라인들의 루트를 정하는 것은 인버터들(114)을 I/O 회로들(126)에 결합하는 신호라인들과 병렬로 신호라인들의 루트를 정할 수 있기 때문에 상당히 일상적인 것으로 보인다. 또한, 결합 트랜지스터들(170, 172), 및 이들 트랜지스터들을 구동하는 회로는 이들이 상당량의 파워를 결합하는 데 필요하지 않기 때문에 비교적 작을 수 있다. 결국, 열 노드 회로들(110')를 어레이들(100,l 102)로부터 선택적으로 분리시키는 회로는 메모리 디바이스를 포함하는 반도체 다이 상의 표면적을 비교적 거의 사용하지 않는다.
대안으로서의 실시예에서, 접속된 메모리 셀들의 열이 결함이 있는 경우에 분리 트랜지스터들(150, 152) 모두가 비도통으로 되도록 적합한 회로(도시없음)가 분리 트랜지스터들(150, 152)의 동작을 제어하는 데 사용된다. 모든 열 노드 회로들(110') 내 좌측의 분리 트랜지스터들(150) 및 우측의 분리 트랜지스터들(152)을 두 개의 분리된 그룹들로 제어하는 것 외에도, 각 개개의 열 노드 회로(110') 내 분리 트랜지스터들(150, 152)은 또한 열 노드 단위로 제어된다. 그러나, 분리 트랜지스터들(150, 152)이 이들의 원래의 분리 기능과 메로 셀들의 결함있는 열로부터 열 노드 회로들(110')를 분리시키는 기능을 모두 수행하도록 이들 분리 트랜지스터들(150, 152)을 제어하는 필요할 수 있는 회로의 양 및 복잡도는 결합 트랜지스터들(170, 172) 및 이들의 연관된 제어회로를 제거하는 가치를 능가할 수도 있다.
도 6은 도 4의 열 회로를 포함하는 도 1의 SDRAM(10')을 포함하는 컴퓨터 시스템(200)을 도시한 블록도이다. 컴퓨터 시스템(200)은 이를테면 특정의 계산들 혹은 타스크들을 수행하도록 특정의 소프트웨어를 실행하는 등 각종의 계산 기능들을 수행하기 위한 프로세서(202)를 포함한다. 프로세서(202)는 통상 어드레스 버스(206), 제어버스(208), 및 데이터 버스(210)를 포함하는 프로세스 버스(204)를 포함한다. 또한, 컴퓨터 시스템(200)은 조작자가 컴퓨터 시스템(200)과 인터페이스할 수 있게 결합되는, 이를테면 키보드 혹은 마우스 등, 하나 이상의 입력 디바이스들(214)을 포함한다. 통상, 컴퓨터 시스템(200)은 통상 프린터 혹은 비디오 단말인 출력 디바이스들 등, 프로세서(202)에 결합되는 하나 이상의 출력 디바이스들(216)을 또한 포함한다. 하나 이상의 데이터 기억 디바이스들(218)은 데이터를 저장하거나 외부기억매체(도시없음)로부터 데이터를 불러들이기 위해 프로세서(202)에 통상 결합된다. 전형적인 기억 디바이스들(218)의 예들은 하드 및 플로피 디스크들, 테이프 카세트들, 및 컴팩트 디스크 독출 전용 메모리들(CD-ROM)을 포함한다. 프로세서(202)는 메모리 제어기(230)를 통해 통상 정적 랜덤 액세스 메모리("SRAM")인 캐시 메모리(226)에 그리고 SDRAM(10')에 통상 결합된다. 메모리 제어기(230)는 어드레스 버스(14)(도 1)에 결합되는 어드레스 버스 및 제어버스(70)에 결합되는 제어버스를 통상 포함한다. SDRAM(10')의 데이터 버스(58)는 직접 혹은 메모리 제어기(230)를 통해서 프로세서(202)의 데이터 버스(210)에 결합된다.
전술한 바로부터 본 발명의 구체적인 실시예들을 예시 목적으로 여기 기술되었으나, 본 발명의 정신 및 범위에서 일탈함이 없이 여러 가지 수정들이 행해질 수 있음을 알 것이다. 예를 들면, 본 발명의 개시된 실시예에서 메모리 셀들의 두 개의 어레이들 간에 결합된 것으로서 기술되었으나, 메모리 셀들의 단일 어레이에 결합될 수도 있음을 알 것이다. 또한, 개시된 실시예에서 SDRAM에 사용하는 것으로 기술되었으나, 이를테면 동기식 링크 DRAM("SLDRAM") 및 램버스 DRAM("RDRAM") 등, 비동기식 DRAM들 및 패킷화된 DRAM들을 포함하여, 어떤 현재 혹은 미래의 개발되는 DRAM에 사용도리 수 있음을 알 것이다. 따라서, 본 발명은 첨부한 청구범위들에 의한 것을 제외하곤 한정되지 않는다.

Claims (40)

  1. 메모리 디바이스에 있어서,
    메모리 셀들의 적어도 한 용장 열을 포함하며, 행들 및 열들로 배열된 메모리 셀들의 제1 어레이;
    상기 메모리 디바이스에 의해 수신된 명령 신호들에 응답하여 상기 메모리 디바이스의 동작을 제어하기 위한 제어 신호들을 제공하도록 구성된 제어회로;
    상기 제1 어레이와 외부에서 액세스 가능한 데이터 버스 간에 데이터를 결합하도록 구성된 것으로, 적어도 한 쌍의 상보 입력/출력 라인들을 포함하는 것인 데이터 경로;
    상기 메모리 디바이스에 의해 수신된 행 어드레스들을 디코딩하며, 상기 제1 어레이 내 상기 행 어드레스에 대응하는 한 행의 메모리 셀들을 활성화시키는 행 어드레스 디코더;
    각각이 적어도 한 쌍의 상보 디지트 라인들을 포함하는 것으로, 각각은,
    상기 열 노드 회로의 각 쌍의 상보 디지트 라인들 간에 결합된 센스 증폭기;
    상기 열 노드 회로의 각 쌍의 상보 디지트 라인들 간에 결합된 등화회로; 및
    상기 열 노드 회로의 각 쌍의 상기 상보 디지트 라인들에 결합되고, 열 인에이블 신호에 응답하여 각각의 쌍의 상보 입력/출력 라인들에 상기 열 노드회로의 각 쌍의 상보 디지트 라인들을 결합하도록 구성된 입력/출력 회로
    를 포함하는, 복수의 열 노드 회로들;
    상기 메모리 디바이스에 의해 수신된 열 어드레스들을 디코드하여 복수의 상기 열 인에이블 신호들을 발생하는 것이며, 상기 각각의 열 어드레스들에 응답하여 상기 열 인에이블 신호들 중 적어도 하나를 발생하는 것인 열 어드레스 디코더;
    상기 제1 어레이 내 각각의 열에 대해 한 쌍의 상보 디지트 라인들에 각 열 노드 회로 내 각 쌍의 상보 디지트 라인들을 선택적으로 결합하는 것으로, 각각의 열 노드 디스에이블 신호에 의해 결정된 도통 상태를 갖는 한 쌍의 제1 결합 스위치들;
    상기 제2 어레이 내 각각의 열에 대해 한 쌍의 상보 디지트 라인들에 각 열 노드 회로 내 각 쌍의 상보 디지트 라인들을 선택적으로 결합하는 것으로, 각각의 열 노드 디스에이블 신호에 의해 결정된 도통 상태를 갖는 한 쌍의 제2 결합 스위치들; 및
    상기 열 노드 회로들 각각에 결합된 상기 제1 결합 스위치들에 각각의 열 노드 디스에이블 신호를 인가하는 것으로, 상기 용장 열 디스에이블 신호들 각각에 의해서 상기 각각의 열 노드 회로들에 결합된 상기 제1 결합 스위치들은 상기 열 노드 회로가 결합되는 메모리 셀들의 상기 열에 대해 대치되는 메모리 셀들의 용장 열에 응답하여 비도통으로 되는 것인, 용장 열 제어회로를 포함하는 메모리 디바이스.
  2. 제1항에 있어서, 제2 어레이로서, 행들 및 열들로 배열되고, 메모리 셀들의 적어도 한 용장 열을 포함하며, 데이터를 상기 제2 어레이에 및 이로부터 결합하도록 상기 데이터 경로 회로에 결합되고, 상기 제2 어레이 내 한 행의 메모리 셀들을 활성화시키도록 상기 행 어드레스 디코더에 결합되는 것인, 상기 제2 어레이;
    한 쌍의 제2 결합 스위치들로서, 상기 제2 어레이 내 각각의 열에 대해 한 쌍의 상보 디지트 라인들에 각 열 노드 회로 내 각 쌍의 상보 디지트 라인들을 선택적으로 결합하며, 각각의 열 노드 디스에이블 신호에 의해 결정된 도통 상태를 가지며, 상기 용장 열 제어회로에 결합되며, 상기 용장 열 제어회로는 상기 열 노드 회로들 각각에 결합된 상기 제2 결합 스위치들에 각각의 열 노드 디스에이블 신호를 인가하며, 상기 용장 열 디스에이블 신호에 의해서 상기 각각의 열 노드 회로들에 결합된 상기 제2 결합 스위치들은 상기 열 노드 회로가 결합되는 메모리 셀들의 상기 열에 대해 대치되는 메모리 셀들의 용장 열에 응답하여 비도통으로 되는 것인, 상기 한 쌍의 제2 결합 스위치들을 더 포함하는 메모리 디바이스.
  3. 제2항에 있어서, 상기 열 노드 회로들 각각은, 상기 제1 및 제2 결합 스위치들 각각과 상기 열 노드 회로의 각각의 디지트 라인 간에 결합된 분리 트랜지스터를 더 포함하고, 상기 메모리 디바이스는 상기 모든 열 노드 회로들의 상기 제1 및 제2 결합 스위치들에 결합된 분리 제어회로를 더 포함하고, 상기 분리 제어회로는 상기 제1 결합 스위치들 및 상기 제2 결합 스위치들 모두는 아니지만, 이 중 어느 하나를 도통되게 하는 분리 제어 신호들을 발생하는 메모리 디바이스.
  4. 제3항에 있어서, 상기 분리 트랜지스터들 및 상기 결합 스위치들은 서로간에 분리된 구성성분들인 메모리 디바이스.
  5. 제2항에 있어서, 상기 열 노드 회로들 각각은 복수 쌍의 상보 디지털 라인들을 포함하고, 그 각각은 상기 복수 쌍의 제 결합 스위치들 중 하나에 의해 상기 제1 어레이 내 한 쌍의 상보 디지트 라인들에, 그리고 상기 복수 쌍의 제2 결합 스위치들 중 하나에 의해 상기 제2 어레이 내 한 쌍의 상보 디지트 라인들에 결합되는 메모리 디바이스.
  6. 제1항에 있어서, 상기 제1 결합 스위치들 각각은 전계효과 트랜지스터를 포함하는 메모리 디바이스.
  7. 제1항에 있어서, 상기 용장 열 제어회로들 각각은 도통상태 및 비도통 상태를 갖는 각각의 프로그램 가능한 임피던스 요소를 포함하는 메모리 디바이스.
  8. 제7항에 있어서, 상기 프로그램 가능한 임피던스 요소들 각각은 레이저 휴즈를 포함하는 메모리 디바이스.
  9. 제7항에 있어서, 상기 프로그램 가능한 임피던스 요소들 각각은 안티-휴즈를포함하는 메모리 디바이스.
  10. 제1항에 있어서, 상기 메모리 디바이스는 다이나믹 랜덤 액세스 메모리를 포함하는 메모리 디바이스.
  11. 제10항에 있어서, 상기 메모리 디바이스는 동기식 다이나믹 랜덤 액세스 메모리를 포함하는 메모리 디바이스.
  12. 제1항에 있어서, 상기 열 노드 회로들 각각에 결합된 상기 열 인에이블 신호 및 상기 연관된 열 노드 회로에 대해 상기 제1 결합 스위치들에 인가되는 상기 용장 열 디스에이블 신호는 서로 병렬로 배치된 각각의 도체들을 통해 결합된 메모리 디바이스.
  13. 행들 및 열들로 배열된 메모리 셀들의 제1 어레이에 결합하도록 된 열 회로로서, 상기 열 회로는,
    각각이 적어도 한 쌍의 상보 디지트 라인들을 포함하며, 각각은,
    상기 열 노드 회로의 각 쌍의 상보 디지트 라인들 간에 결합된 센스 증폭기;
    상기 열 노드 회로의 각 쌍의 상보 디지트 라인들 간에 결합된 등화회로; 및
    상기 열 노드 회로의 각 쌍의 상기 상보 디지트 라인들에 결합되고, 열 인에이블 신호에 응답하여, 각각, 한 쌍의 상보 입력/출력 라인들에 상기 열 노드 회로의 상기 한 쌍의 상보 디지트 라인들을 결합하도록 구성된 입력/출력 회로
    를 포함하는, 복수의 열 노드 회로들;
    상기 제1 어레이 각각의 쌍들의 상보 디지트 라인들에 각 열 노드 회로 내 각 쌍의 상보 디지트 라인들을 선택적으로 결합하는 것으로, 각각의 열 노드 디스에이블 신호에 의해 결정된 도통 상태를 갖는 한 쌍의 제1 결합 스위치들; 및
    상기 각각의 열 노드 회로 내 상기 제1 결합 스위치들에 각각의 열 노드 디스에이블 신호를 인가하는 것으로, 상기 용장 열 디스에이블 신호들 각각에 의해서 상기 각각의 열 노드 회로들에 결합된 상기 제1 결합 스위치들은 상기 열 노드 회로가 결합되는 메모리 셀들의 상기 열에 대해 대치되는 메모리 셀들의 용장 열에 응답하여 비도통으로 되는 것인, 용장 열 제어회로를 포함하는 열 회로.
  14. 제13항에 있어서, 상기 열 회로는 행들 및 열들로 배열된 메모리 셀들의 제2 어레이에 결합되고, 상기 열 회로는 한 쌍의 제2 결합 스위치들을 더 포함하고 상기 한 쌍의 결합 스위치들은 상기 제2 어레이 내 각각의 쌍들의 상보 디지트 라인들에 각 열 노드 회로 내 각 쌍의 상보 디지트 라인들에 결합되고, 각각의 열 노드 디스에이블 신호에 의해 결정된 도통 상태를 가지며, 상기 용장 열 제어회로에 결합되며, 상기 용장 열 제어회로는 상기 열 노드 회로들 각각에 결합된 상기 제2 결합 스위치들에 각각의 열 노드 디스에이블 신호를 인가하며, 상기 용장 열 디스에이블 신호에 의해서 상기 각각의 열 노드 회로들에 결합된 상기 제2 결합 스위치들은 상기 열 노드 회로가 결합되는 메모리 셀들의 상기 열에 대해 대치되는 메모리 셀들의 용장 열에 응답하여 비도통으로 되는 것인 열 회로.
  15. 제14항에 있어서, 상기 열 노드 회로들 각각은 상기 제1 및 제2 결합 스위치들 각각과 상기 열 노드 회로의 각각의 디지트 라인 간에 결합된 분리 트랜지스터를 더 포함하는 열 회로.
  16. 제15항에 있어서, 상기 분리 트랜지스터들 및 상기 제1 및 제2 결합 스위치들은 서로간에 분리된 구성성분들인 열 회로.
  17. 제14항에 있어서, 상기 열 노드 회로들 각각은 복수 쌍의 상보 디지털 라인들을 포함하고, 그 각각은 상기 복수 쌍의 제 결합 스위치들 중 하나에 의해 상기 제1 어레이 내 한 쌍의 상보 디지트 라인들에, 그리고 상기 복수 쌍의 제2 결합 스위치들 중 하나에 의해 상기 제2 어레이 내 한 쌍의 상보 디지트 라인들에 결합되는 열 회로.
  18. 제13항에 있어서, 상기 제1 결합 스위치들 각각은 전계효과 트랜지스터를 포함하는 열 회로.
  19. 제13항에 있어서, 상기 용장 열 제어회로들 각각은 도통상태 및 비도통 상태를 갖는 각각의 프로그램 가능한 임피던스 요소를 포함하는 열 회로.
  20. 제19항에 있어서, 상기 프로그램 가능한 임피던스 요소들 각각은 레이저 휴즈를 포함하는 열 회로.
  21. 제19항에 있어서, 상기 프로그램 가능한 임피던스 요소들 각각은 안티-휴즈를 포함하는 열 회로.
  22. 제13항에 있어서, 상기 열 노드 회로들 각각에 결합된 상기 열 인에이블 신호 및 상기 연관된 열 노드 회로에 대해 상기 제1 결합 스위치들에 인가되는 상기 용장 열 디스에이블 신호는 서로 병렬로 배치된 각각의 도체들을 통해 결합된 열 회로.
  23. 컴퓨터 시스템에 있어서,
    프로세서 버스를 구비한 프로세서;
    데이터가 상기 컴퓨터 시스템에 입력되도록 한 상기 프로세서 버스를 통해 상기 프로세서에 결합된 입력 디바이스;
    데이터가 상기 컴퓨터 시스템으로부터 출력되게 한 상기 프로세스 버스를 통해 상기 프로세서에 결합된 출력 디바이스; 및
    메모리 디바이스를 포함하고, 상기 메모리 디바이스는,
    메모리 셀들의 적어도 한 용장 열을 포함하며, 행들 및 열들로 배열된 메모리 셀들의 제1 어레이;
    상기 메모리 디바이스에 의해 수신된 명령 신호들에 응답하여 상기 메모리 디바이스의 동작을 제어하기 위한 제어 신호들을 제공하도록 구성된 제어회로;
    상기 제1 어레이와 외부에서 액세스 가능한 데이터 버스 간에 데이터를 결합하도록 구성된 것으로, 적어도 한 쌍의 상보 입력/출력 라인들을 포함하는 것인 데이터 경로;
    상기 메모리 디바이스에 의해 수신된 행 어드레스들을 디코딩하며, 상기 제1 어레이 내 상기 행 어드레스에 대응하는 한 행의 메모리 셀들을 활성화시키는 행 어드레스 디코더;
    각각이 적어도 한 쌍의 상보 디지트 라인들을 포함하는 것으로, 각각은,
    상기 열 노드 회로의 각 쌍의 상보 디지트 라인들 간에 결합된 센스 증폭기;
    상기 열 노드 회로의 각 쌍의 상보 디지트 라인들 간에 결합된 등화회로; 및
    상기 열 노드 회로의 각 쌍의 상기 상보 디지트 라인들에 결합되고, 열 인에이블 신호에 응답하여 각각의 쌍의 상보 입력/출력 라인들에 상기 열 노드 회로의 각 쌍의 상보 디지트 라인들을 결합하도록 구성된 입력/출력 회로
    를 포함하는, 복수의 열 노드 회로들;
    상기 메모리 디바이스에 의해 수신된 열 어드레스들을 디코드하여 복수의 상기 열 인에이블 신호들을 발생하는 것이며, 상기 각각의 열 어드레스들에 응답하여 상기 열 인에이블 신호들 중 적어도 하나를 발생하는 것인 열 어드레스 디코더;
    상기 제1 어레이 내 각각의 열에 대해 한 쌍의 상보 디지트 라인들에 각 열 노드 회로 내 각 쌍의 상보 디지트 라인들을 선택적으로 결합하는 것으로, 각각의 열 노드 디스에이블 신호에 의해 결정된 도통 상태를 갖는 복수 쌍들의 제1 결합 스위치들;
    상기 제2 어레이 내 각각의 열에 대해 한 쌍의 상보 디지트 라인들에 각 열 노드 회로 내 각 쌍의 상보 디지트 라인들을 선택적으로 결합하는 것으로, 각각의 열 노드 디스에이블 신호에 의해 결정된 도통 상태를 갖는 제2 쌍의 결합 스위치들; 및
    상기 열 노드 회로들 각각에 결합된 상기 제1 결합 스위치들에 각각의 열 노드 디스에이블 신호를 인가하는 것으로, 상기 용장 열 디스에이블 신호들 각각에 의해서 상기 각각의 열 노드 회로들에 결합된 상기 제1 결합 스위치들은 상기 열 노드 회로가 결합되는 메모리 셀들의 상기 열에 대해 대치되는 메모리 셀들의 용장 열에 응답하여 비도통으로 되는 것인, 용장 열 제어회로를 포함하는 컴퓨터 시스템.
  24. 제23항에 있어서, 행들 및 열들로 배열된 메모리 셀들의 제2 어레이로서, 메모리 셀들의 적어도 한 용장 열을 포함하며, 데이터를 상기 제2 어레이에 및 이로부터 결합하도록 상기 데이터 경로 회로에 결합되고, 상기 제2 어레이 내 한 행의 메모리 셀들을 활성화시키도록 상기 행 어드레스 디코더에 결합되는 것인, 상기 제2 어레이;
    한 쌍의 제2 결합 스위치들로서, 상기 제2 어레이 내 각각의 열에 대해 한 쌍의 상보 디지트 라인들에 각 열 노드 회로 내 각 쌍의 상보 디지트 라인들을 선택적으로 결합하며, 각각의 열 노드 디스에이블 신호에 의해 결정된 도통 상태를 가지며, 상기 용장 열 제어회로에 결합되며, 상기 용장 열 제어회로는 상기 열 노드 회로들 각각에 결합된 상기 제2 결합 스위치들에 각각의 열 노드 디스에이블 신호를 인가하며, 상기 용장 열 디스에이블 신호에 의해서 상기 각각의 열 노드 회로들에 결합된 상기 제2 결합 스위치들은 상기 열 노드 회로가 결합되는 메모리 셀들의 상기 열에 대해 대치되는 메모리 셀들의 용장 열에 응답하여 비도통으로 되는 것인, 상기 한 쌍의 제2 결합 스위치들을 더 포함하는 컴퓨터 시스템.
  25. 제24항에 있어서, 상기 열 노드 회로들 각각은, 상기 제1 및 제2 결합 스위치들 각각과 상기 열 노드 회로의 각각의 디지트 라인 간에 결합된 분리 트랜지스터를 더 포함하고, 상기 메모리 디바이스는 상기 모든 열 노드 회로들의 상기 제1 및 제2 결합 스위치들에 결합된 분리 제어회로를 더 포함하고, 상기 분리 제어회로는 상기 제1 결합 스위치들 및 상기 제2 결합 스위치들 모두는 아니지만, 이 중 어느 하나를 도통되게 하는 분리 제어 신호들을 발생하는 컴퓨터 시스템.
  26. 제24항에 있어서, 상기 분리 트랜지스터들 및 상기 결합 스위치들은 서로간에 분리된 구성성분들인 컴퓨터 시스템.
  27. 제24항에 있어서, 상기 열 노드 회로들 각각은 복수 쌍의 상보 디지털 라인들을 포함하고, 그 각각은 제1 결합 스위치에 의해 상기 제1 어레이 내 한 쌍의 상보 디지트 라인들에, 그리고 제2 결합 스위치에 의해 상기 제2 어레이 내 한 쌍의 상보 디지트 라인들에 결합되는 컴퓨터 시스템.
  28. 제23항에 있어서, 상기 결합 스위치들 각각은 전계효과 트랜지스터를 포함하는 컴퓨터 시스템.
  29. 제23항에 있어서, 상기 용장 열 제어회로들 각각은 도통상태 및 비도통 상태를 갖는 각각의 프로그램 가능한 임피던스 요소를 포함하는 컴퓨터 시스템.
  30. 제29항에 있어서, 상기 프로그램 가능한 임피던스 요소들 각각은 레이저 휴즈를 포함하는 컴퓨터 시스템.
  31. 제29항에 있어서, 상기 프로그램 가능한 임피던스 요소들 각각은 안티-휴즈를 포함하는 컴퓨터 시스템.
  32. 제23항에 있어서, 상기 메모리 디바이스는 다이나믹 랜덤 액세스 메모리를 포함하는 컴퓨터 시스템.
  33. 제32항에 있어서, 상기 메모리 디바이스는 동기식 다이나믹 랜덤 액세스 메모리를 포함하는 컴퓨터 시스템.
  34. 제23항에 있어서, 상기 열 노드 회로들 각각에 결합된 상기 열 인에이블 신호 및 상기 연관된 열 노드 회로에 대해 상기 제1 결합 스위치들에 인가되는 상기 용장 열 디스에이블 신호는 서로 병렬로 배치된 각각의 도체들을 통해 결합된 컴퓨터 시스템.
  35. 메모리 셀들의 제1 어레이 내 복수 쌍들의 상보 디지트 라인들과 복수의 열 회로들 간에 데이터 신호들을 결합하는 방법에 있어서,
    상기 제1 어레이 내 상기 디지트 라인들이 결함이 없는 경우에, 각각의 열 회로 내 적어도 한 쌍의 상보 디지트 라인들과 상기 제1 어레이 내 대응하는 쌍들의 상보 디지트 라인들 간에 상기 데이터 신호들을 결합하는 단계; 및
    상기 열 회로 내 디지트 라인들에 대응하는 상기 제1 어레이 내 어떠한 디지트 라인들이든 결함이 있다면 열 회로로부터 상기 제1 어레이를 분리시키는 단계를 포함하는 방법.
  36. 제35항에 있어서, 상기 데이터 신호들은 상기 열 회로들과 상기 제2 어레이 내 복수 쌍들의 상보 디지트 라인들 간에 결합되고, 상기 방법은,
    상기 제2 어레이 내 상기 디지트 라인들이 결함이 없는 경우에, 각각의 열 회로 내 적어도 한 쌍의 상보 디지트 라인들과 상기 제2 어레이 내 대응하는 쌍들의 상보 디지트 라인들 간에 상기 데이터 신호들을 결합하는 단계; 및
    상기 열 회로 내 디지트 라인들에 대응하는 상기 제2 어레이 내 어떠한 디지트 라인들이든 결함이 있다면 상기 열 회로로부터 상기 제2 어레이를 분리시키는 단계를 포함하는 방법.
  37. 제34항에 있어서, 결함이 있는 상기 제1 어레이 내 한 쌍의 상보 디지트 라인들 대신에 한 쌍의 상보 디지트 라인들을 사용하는 단계를 더 포함하는 방법.
  38. 제35항에 있어서, 상기 메모리 디바이스는 다이나믹 랜덤 액세스 메모리를 포함하는 방법.
  39. 제38항에 있어서, 상기 메모리 디바이스는 동기식 다이나믹 랜덤 액세스 메모리를 포함하는 방법.
  40. 제35항에 있어서, 상기 열 회로들 각각은 두 쌍의 상보 디지트 라인들을 포함하는 방법.
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JP3238429B2 (ja) * 1991-08-20 2001-12-17 沖電気工業株式会社 半導体記憶装置
JPH05128844A (ja) * 1991-11-01 1993-05-25 Mitsubishi Electric Corp 半導体記憶装置
JPH08227597A (ja) * 1995-02-21 1996-09-03 Mitsubishi Electric Corp 半導体記憶装置
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