KR20040027450A - Ｄｒａｍ 자체 수리를 수행하는 방법, 집적 회로 및 온 칩시스템 - Google Patents

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Abstract

DRAM 집적 회로를 위한 자체 수리의 방법은 내부적으로 비트 패턴을 생성하고 그 패턴을 집적 회로 내의 메모리 셀 어레이에 기록하는 것을 포함한다. DRAM 집적 회로는 어레이로부터 데이터를 판독하고, 그 판독된 데이터를 생성된 패턴과 내부적으로 비교하여 결함있는 메모리 셀에 대한 어드레스를 판정한다. DRAM 집적 회로는 결함있는 메모리 셀의 어드레스를 기록하고 어레이의 리던던트 메모리부로부터 결함있는 메모리 셀을 대신하는 메모리 셀을 제공하는 내부 소프트 퓨즈를 설정한다. 자체 수리 프로세스는 DRAM 집적 회로가 파워 업될 때마다 발생해서 그 집적 회로가 전자 장치 내에 설치될 때의 결함에 적응시켜 제조 동안 수리에 대한 필요를 줄인다.

Description

ＤＲＡＭ 자체 수리를 수행하는 방법, 집적 회로 및 온 칩 시스템{A METHOD OF SELF-REPAIRING DYNAMIC RANDOM ACCESS MEMORY}
본 발명은 다이나믹 랜덤 액세스 메모리에 관한 것이다. 보다 상세히, 본 발명은 다이나믹 랜덤 액세스 메모리를 자체 수리하는(self-repairing) 방법에 관한 것이다.
상당한 전자 장치 및 시스템이 장치의 동작 동안 데이터의 저장을 위한 집적 회로를 포함한다. 예를 들면, 컴퓨터, 프린팅 장치, 스캐닝 장치, 개인용 휴대 전용 단말기(personal digital assistants), 계산기, 컴퓨터 워크 스테이션, 오디오 및/또는 비디오 장치와 같은 전자 장치와, 휴대 전화와 같은 통신 장치 그리고 패킷 스위칭형 네트워크를 위한 라우터는 자신의 동작의 일부로서 데이터를 보유하는 집적 회로의 형태의 메모리를 포함한다. 다른 형태의 메모리에 비해 집적 회로 메모리를 사용하는 것의 유리한 점은 공간 절약 및 소형화, 제한된 배터리 자원의 절약, 메모리 내에 저장되는 데이터로의 액세스 시간의 감소와 전자 장치 조립 비용의 절감을 포함한다.
다이나믹 랜덤 액세스 메모리("DRAM")는 집적 회로 메모리의 일 예이다. DRAM은 저장된 비트의 논리 값을 나타내는 전하의 양을 각각 보유할 수 있는 반도체 캐패시터 셀의 어레이를 전형적으로 포함한다. 어레이 내의 셀은 전형적으로 행 및 열로 배치된다. 각각의 셀은 행 및 열의 교차에 의해 정의된다. DRAM 어레이 내의 각각의 셀은 교차하는 행 및 열을 동시에 어드레싱함으로써 액세스될 수 있다.
동작 시, DRAM 내의 내부 증폭기는 캐패시터 상에 저장된 전하의 양을 감지한다. 감지된 전하에 따라, 감지 증폭기의 출력은 DRAM 어레이 내에 저장되는 비트의 논리 값을 나타낸다. 이러한 방식으로, 어레이 내에 저장되는 데이터는 전자 장치 내의 다른 집적 회로에 의한 사용을 위해 DRAM 집적 회로로부터 추출될 수 있다. 이에 더하여, DRAM 상의 다른 내부 회로는 그들 셀 상의 전하를 리프레시한다. 이러한 방식으로, DRAM은 DRAM 집적 회로의 기판 내로의 누설과 같은 반도체 캐패시터 셀로부터의 전하의 누설을 보상한다. 셀 상의 전하의 이러한 판독, 기록 및 유지는 DRAM의 실질적 내부 동작이다.
그러나, 일부의 셀들은 결함이 있을 수 있다. 이 결함은 제조 부정확, 이웃하는 행 또는 열 내의 셀로의 전기 접속의 단락, 또는 교차하는 행 및 열의 전기 접속 간의 단락으로부터 비롯될 수 있다. DRAM 내의 이러한 결함을 수리하기 위해, 어레이는 전형적으로, 필요하다면, 결함 행 및 열을 대신할 수 있는 리던던트행 및 열(redundant rows and columns)을 포함한다. 그 후, DRAM은 결함 행 또는 열의 어드레스를 저장하고, 이 결함 행 또는 열로 액세스가 시도될 때, 메모리 저장 및 검색을 선택된 리던던트 행 또는 열로 전이하도록 프로그래밍될 수 있다.
결함 셀, 행 및/또는 열을 수리하는 것은 전형적으로, DRAM을 제조하고 검사하는 프로세스 동안에 수행된다. DRAM 집적 회로의 내부 또는 외부일 수 있는 테스팅 회로는 어느 셀, 행 및/또는 열이 결함이 있는 지 판단한다. 일 예에서, 검사 회로는 DRAM 어레이 내의 각각의 셀에 논리 '1' 및/또는 논리 '0'을 기록한다. 또 다른 예에서, 검사 회로는 하나 이상의 비트의 패턴을 생성하고 그 비트 패턴을 DRAM 어레이에 기록한다. 검사 회로는 실질적으로 셀의 논리 레벨을 판독하고 그 결과와, 셀에 기록된 것을 비교한다. 기록된 것과 판독되는 것 사이의 차이는 어레이 내의 결함 셀의 위치와, 그 결함 셀을 포함하는 연관된 결함 행 및 열의 어드레스를 나타낸다.
판독 결과와 기록된 패턴을 비교한 후에, 검사 회로는 결함 셀, 행 및/또는 열의 위치를 저장한다. 검사 회로로부터 저장된 위치에 따라, DRAM 상의 프로그래밍 가능한 퓨즈는 블로우되어(blown) DRAM 상의 결함 셀, 행 및/또는 열의 어드레스를 기록한다. 기록된 어드레스를 사용하여 결함 셀, 행, 및/또는 열을 나중에 액세스하면 블로우된 퓨즈를 포함하는 회로 내의 어드레스의 매칭를 가져온다. DRAM은 결함 셀, 행, 및/또는 열로의 액세스 대신에, 결함 셀, 행, 및/또는 열을 대신하는 것으로 지정되는 선택된 리던던트 셀, 행 및/또는 열로 액세스를 전이한다.
전형적으로, 프로그래밍 가능한 퓨즈는 블로우되면 리세트될 수 없는 '하드(hard)' 퓨즈이다. 하드 퓨즈의 일 예는 정밀 레이저(precision laser)를 이용하여 커팅함으로써 블로우되는 DRAM 집적 회로 상의 좁은 폴리실리콘 라인(narrow polysilicon line)이다. 하드 퓨즈의 또 다른 예는 그 라인을 통해 용단 전류(a fusing current)를 통과시킴으로써 블로우되는 DRAM 집적 회로 상의 좁은 폴리실리콘 라인이다. DRAM의 수리는 전술한 방법을 사용하는 경우 되돌릴 수 없다.
위에서 설명했듯이, 전형적으로, 결함 셀, 행 및/또는 열을 수리하는 것은 DRAM 제조 및 검사의 프로세스 동안 수행된다. DRAM이 전자 장치 내로 조립된 후에는 다른 수리가 발생하지 않는다. 그러나, 어떤 결함은 DRAM이 전자 장치 내에서 동작할 때까지 발생하지 않을 수 있다. 또한, 어떤 결함은 DRAM의 검사 동안에 발견되지 않고, DRAM이 전자 장치 내에서 동작할 때만 나타날 수 있다. 그래서, 제조 및 검사 프로세스 동안에만 블로우되는 하드 퓨즈를 사용하는 것은 DRAM이 전자 장치 내에서 동작할 때 일어나는 추가의 결함 수리를 불가능하게 한다. 이러한 상황으로 인해 전자 장치의 작동이 저해되고 수리가 불가능하게 된다.
그러므로, DRAM이 전자 장치 내에서 동작할 때 결함을 검사하는 개선된 DRMA 집적 회로에 대한 필요성이 제기된다. 바람직하게, DRAM은 자신의 셀, 행 및/또는 열의 선택에 결함이 있다고 판단한다면, 자체 수리(self-repair)를 수행하여 결함셀을 리던던트 셀, 행 및/또는 열로 대신한다. 종래의 기술의 문제점을 해결하기 위해, 바람직한 실시예의 측면들이 제공된다.
하나의 측면은 DRAM 집적 회로 내의 결함있는 메모리 셀(failed memory cell)을 정정하는 방법이다. 이 방법은 실패한 메모리 셀의 어드레스를 판정하는 단계와, DRAM 집적 회로와 연관되는 적어도 하나의 소프트 퓨즈를 세팅하여 결함있는 메모리 셀의 어드레스를 기록하는 단계와, 적어도 하나의 리던던트 메모리 셀을 적어도 하나의 설정된 소프트 퓨즈와 연관시키는 단계를 포함한다. DRAM 집적 회로가 그 어드레스에 매칭된다면 리던던트 메모리 셀이 그 결함있는 메모리 셀을 대신한다.
또 다른 측면은 자체 수리 DRAM 집적 회로(a self-repairing DRAM integrated circuit)이다. 자체 수리 DRAM은 적어도 하나의 메모리 셀과, 패턴 생성기 회로, 비교기 회로 및 소프트 퓨즈 회로를 포함한다. 패턴 생성기 회로는 패턴을 적어도 하나의 메모리 셀에 기록한다. 비교기 회로는 그 패턴을 적어도 하나의 메모리 셀로부터 판독되는 데이터와 비교한다. 또한, 비교기 회로는 그 패턴과 그 데이터가 매칭하지 않으면 결함있는 메모리 셀의 어드레스를 판정한다. 소프트 퓨즈 회로는 결함있는 메모리 셀의 어드레스를 기록한다.
본 발명의 바람직한 실시예의 전술한 그리고 다른 특징들 및 이점들은 첨부 도면을 참조하는 다음 상세한 설명으로부터 더 쉽게 명백해질 것이다.
도 1은 DRAM 어레이 내의 메모리 셀의 바람직한 구성을 도시하는 도면,
도 2는 DRAM 어레이의 바람직한 구성을 도시하는 도면,
도 3은 자체 수리 DRAM 집적 회로의 바람직한 실시예를 도시하는 블록도,
도 4는 DRAM 집적 회로 내의 결함있는 메모리 셀을 정정하는 바람직한 방법을 도시하는 순서도,
도 5는 도 4의 방법에서 결함있는 메모리 셀의 어드레스를 판정하는 바람직한 방법을 도시하는 순서도.
도면의 주요 부분에 대한 부호의 설명
10 : 메모리 셀12 : 트랜지스터
14 : 캐패시터16 : 비트 라인
18 : 워드 라인20 : DRAM 어레이
22 : 메모리 섹션28 : 우측 비트 라인
30 : 좌측 비트 라인32 : 감지 증폭기
34 : 감지 증폭기50 : DRAM 집적 회로
52 : 커맨드 경로54 : 판독 경로
58 : 스케쥴러 회로60 : 패턴 생성기 회로
62 : 비교기 회로64 : 소프트 퓨즈 회로
66 : 매칭 회로68 : 커맨드 생성기 회로
70~74 : 경로 스위칭 회로
도 1은 DRAM 어레이 내의 메모리 셀(10)의 바람직한 구성을 도시하는 도면이다. 이 예에서 메모리 셀(10)은 N-타입 금속 산화물 반도체(metal oxide semiconductor, MOS) 트랜지스터(12) 및 캐패시터(14)를 포함한다. 트랜지스터(12) 및 캐패시터(14)는 DRAM 제조 기술 분야의 당업자들에게 잘 알려져 있는 임의 개수의 제조 방법을 사용하여 기판 상에 형성될 수 있다. MOS 트랜지스터(12) 도전 경로의 제 1 단부는 캐패시터(14)의 플레이트에 접속한다. MOS 트랜지스터(12) 도전 경로의 제 2 단부는 하나의 열과 관련되는 모든 셀(10)에 공통인 열 도전 경로(column conduction path)(16)에 접속한다. N-타입 MOS 트랜지스터(12)를 위해, 나머지 단부들에 비해 상위 전위인 도전 경로의 단부는 보편적으로 당업자들에 의해 "드레인"이라 일컫어지며, 도전 경로의 나머지 단부들은 보편적으로 "소스"라 일컫어진다.
열 도전 경로(16)는 DRAM 제조 기술 분야의 당업자들에 의해 "비트 라인"이라고도 일컫어진다. MOS 트랜지스터(12)의 게이트는 하나의 행과 관련되는 모든 셀(10)에 공통인 행 도전 경로(row conduction path)(18)에 접속한다. 행 도전 경로(18)는 DRAM 제조 기술 분야의 당업자들에 의해 "워드 라인"이라고도 일컫어진다. 도 1에 도시되는 행 및 열의 방향은 아래에서 설명될 바람직한 실시예들을 더 완전히 설명하기 위해 보통 의미의 그 방향으로부터 90도 회전되어 있다는 것을 유념하라.
DRAM은 캐패시터(14)의 나머지 플레이트를 1의 논리 값을 나타내는 절반 전위 또는 전체 전위 스윙(full potential swing)인 전위에서 유지한다. 해당 기술 분야의 당업자들은 1의 논리 값에 대한 전위를 Vcc라 일컫는다. 1의 논리 값을 셀(10) 내에 저장하는 것은 비트 라인(16)을 Vcc의 전위로 올리고 워드 라인(18)을 더 높은 전위, Vccp로 올리는 단계를 포함한다. Vccp는 트랜지스터(12)가 충전(charging) 프로세스 내내 도통하게 하는 전위이다. 트랜지스터(12)가 도통하여 캐패시터(14)의 상부 플레이트는 Vcc의 전위까지 충전된다. 0의 논리 값을 셀(10) 내에 저장하는 것은 비트 라인(16)을 0의 전위까지 낮추고 워드 라인(18)을 Vccp까지 올리는 것을 포함한다. 트랜지스터(12)가 도통하여 캐패시터(14)의 상부 플레이트는 트랜지스터(12)를 통해 0 전위까지 방전된다.
셀(10) 내에 저장되는 논리 값을 판독하는 것은 워드 라인(18) 상의 전위를 Vccp까지 올리는 것을 포함한다. 트랜지스터(12)가 도통하여 캐패시터(14)와 비트 라인(16) 사이에서 전하를 전달한다. 감지 증폭기(도시 생략)는 비트 라인(16) 내의 전하의 변경을 검출하고, 그 변경을 증폭시키고, 메모리 셀(10) 내에 저장된 논리 값을 나타내는 출력을 제공한다. 메모리 셀(10)의 바람직한 실시예에서, 워드 라인(18) 전위가 올라가서 판독 프로세스를 초기화하기 전에 비트 라인(16)은 1/2Vcc까지 미리 충전된다(pre-charged). 1의 논리 값이 셀(10) 내에 저장되었다면, 캐패시터(14)의 상부 플레이트 상의 전하는 누설로 인해 Vcc로부터 떨어져 1/2Vcc보다 클 것이라 예상된다. 이 경우에, 비트 라인(16) 상의 전위는 1/2Vcc로부터 약간 오를 것이다. 이와 다르게, 0의 논리 값이 셀(10) 내에 저장되었다면, 캐패시터(14)의 상부 플레이트 상의 전위는 누설로 인해 0으로부터 상승하여1/2Vcc보다 작을 것으로 예상된다. 이 경우에, 비트 라인(16) 상의 전위는 1/2Vcc로부터 약간 떨어질 것이다. 감지 증폭기는 비트 라인(16) 상에서의 전위의 근소한 상승(rise) 또는 하강(fall)을 검출하고 이에 따라 1 또는 0의 논리 값에 대응하는 전위를 출력한다.
도 2는 DRAM 어레이(20)의 일부의 바람직한 구성을 도시하는 도면이다. 메모리 셀(10)의 DRAM 어레이(20)는 하나 이상의 메모리 섹션(22~26)을 포함할 수 있다. DRAM 어레이(20)의 예는 64 메가 비트("Mb") 어레이이고, 여기서 1 Megabit는 220 비트 또는 1,048,576 비트이다. 도 2에 도시되듯이, 메모리 섹션(22)은 좌측의 이웃 섹션(left neighboring section)(24) 및 우측의 이웃 섹션(right neighboring seciton)(26)을 가질 수 있다. DRAM 집적 회로의 다이의 에지에서의 섹션(22~26)은 보통 좌측(24) 또는 우측의(26) 이웃 섹션이 없다.
DRAM 어레이(20)를 메모리 섹션(22~26)으로 분할하면 라인이 전체 DRAM 어레이(20)를 가로질러 뻗는 경우보다 비트 라인 및/또는 워드 라인이 짧아진다. 당업자들에게 알려져 있듯이, 긴 라인은 큰 저항을 가지거나 DRAM 어레이(20)의 성능을 감소시키는 이웃 라인과의 기생 캐패시턴스를 가질 수 있다. 예를 들면, 64Mb DRAM 어레이(20)는 각각 4Mb의 메모리를 포함하는 16개의 섹션(22~26)을 포함할 수 있다. 그러나, 64Mb와 4Mb의 예시적인 메모리 크기는 단지 예시 목적이며 본 발명은 4Mb 섹션을 갖는 64Mb DRAM 어레이에 제한되지 않고, 다른 어레이 및 섹션 크기들이 가능하다는 것이 이해되어야 한다.
섹션(22) 내의 비트 라인의 바람직한 배열에서, 비트 라인은 서로 반대되는방향으로 번갈아 섹션(22)을 빠져나간다. 한 그룹의 선택 비트 라인들은 섹션(22)의 우측(22)으로 섹션(22)을 빠져나간다. 이들 비트 라인은 당업자들에 의해 '우측 비트 라인(right bitlines)'(28)("RBLs")이라 일컫어진다. 또 다른 그룹 비트 라인은 섹션(22)의 좌측으로 섹션(22)을 빠져나간다. 이들 비트 라인은 '좌측 비트 라인(left bitlines)'(30)("LBLs")이라 일컫어진다. 각각의 RBL(28)은 당업자들에 의해 '우측 감지 증폭기'(36)라 일컫어지는 감지 증폭기(32)에 접속한다. 각각의 LBL(30)는 당업자들에 의해 '좌측 감지 증폭기'(34)라고도 일컫어지는 감지 증폭기(34)에 접속한다.
DRAM 어레이(20)의 바람직한 실시예에서, 이웃하는 메모리 섹션(22~26)은 공통의 감지 증폭기(32, 34)를 공유한다. 예를 들면, 섹션(22)의 RBL(28)은 우측의 이웃하는 섹션(26)의 LBL(36)과 감지 증폭기(32)를 공유한다. 또한, 섹션(22)의 LBL(30)은 좌측의 이웃하는 섹션(24)의 RBL(38)과 감지 증폭기(34)를 공유한다. 이러한 공유는 DRAM 어레이(20)를 위해 요구된 감지 증폭기(32, 34)의 개수를 대략 2배만큼 줄인다. DRAM 어레이(20)가 동시에 하나 이상이 워드 라인(40)을 점화(fire)하지 않는다면, 감지 증폭기(32, 34)는 자신들이 판독하고 있는 섹션이 어느 것인지에 대해 혼동할 염려가 없게 된다.
DRAM 어레이(20)는 어레이(20)를 판독, 기록 또는 리프레시하기 위해 한 행 내의 트랜지스터(12)의 게이트 상의 전위를 실질적으로 Vccp까지 올리는 워드 라인 드라이버(42)를 포함한다. 또한, DRAM 어레이(20)는 메모리 셀(10)의 캐패시터(14)를 1 또는 0의 논리 값에 대응하는 전위까지 충전하여 비트 라인(36)상의 전위를 올리거나 낮추기 위한 기록 드라이버(도시 생략)을 포함한다.
자체 수리 DRAM
도 3을 참조하면, DRAM 어레이(20)의 각각의 섹션(22~26)은 리던던트 워드 라인(40) 및/또는 비트 라인(38)에 의해 어드레싱되는 리던던트 셀(10)을 포함할 수 있다. 리던던트 셀(10)은 섹션(22~26) 내의 결함있는 셀(10)을 대신하고 그 DRAM 어레이(20)를 자신의 예상 메모리 용량(nominal memory capacity)으로 복구함으로써 DRAM 어레이(20)를 정정할 수 있다.
도 3은 자체 수리 DRAM 집적 회로(50)의 바람직한 실시예를 도시하는 블록도이다. DRAM 집적 회로(50)는 메모리 셀(10)의 DRAM 어레이(20)를 포함하는데, 셀(10)들은 섹션(22~26) 내에 배치되며 워드 라인(18) 및 비트 라인(16)에 의해 어드레싱될 수 있다. DRAM 집적 회로(50)는 어드레스, 커맨드 경로(52), 판독 경로(54) 및 기록 경로(56)를 포함한다. 경로(52~56)는 DRAM 집적 회로(20)와 전자 장치 내의 나머지 전자 장치(도시 생략) 사이에서 데이터, 커맨드 및 어드레스를 전달한다. 어드레스/커맨드 경로(52)는 데이터가 기록되고, 그로부터 데이터가 판독되는 DRAM 어레이(20) 내의 셀, 워드 라인 및/또는 비트 라인에 대한 어드레스를 수신한다. 또한, 어드레스/커맨드 경로(52)는 DRAM 집적 회로(50)가 DRAM 어레이(20) 내에 저장된 데이터를 기록/판독되는 DRAM 어레이(20) 내로 기록되는 데이터를 저장하도록 지시하는 것과 같은 DRAM 어레이(20)의 동작을 제어하는 커맨드을 수신한다. 기록 경로(54)는 DRAM 어레이(20)로부터 데이터를 출력하고, 기록경로(56)는 DRAM 어레이(20) 내에 저장하기 위한 데이터를 수신한다.
도 3에 도시되듯이, 자체 수리 DRAM 집적 회로(50)는 스케쥴러 회로(58), 패턴 생성기 회로(60), 비교기 회로(62), 소프트 퓨즈 회로(64), 매칭 회로(66), 커맨드 생성기 회로(68) 및 경로 스위칭 회로(70~74)도 포함한다. 경로(52~56)는 또한 이진 워드를 인코딩 및/또는 디코딩하기 위한 멀티플렉서 및/또는 디멀티플렉서 회로(도시 생략)를 포함할 수 있다. 하나의 바람직한 실시예에서, 경로 스위칭 회로(70~74)는 하나 이상의 멀티플렉서 및/또는 디멀티플렉서 회로를 포함한다.
자체 수리 DRAM 집적 회로(50)는 실리콘 또는 갈륨 비소(Gallium Arsenide, GaAs) 기법과 같은 당업자들에게 친숙한 집적 회로 제조 방법을 사용하여 제조될 수 있다. 스케쥴러 회로(58), 패턴 생성기 회로(60), 비교기 회로(62), 소프트 퓨즈 회로(64), 매칭 회로(66), 커맨드 생성기 회로(68) 및 경로 스위칭 회로(70~74)는 당업자들에게 친숙한 마스크 프로세스에 적합한 회로 프리미티브(circuit primitives)의 배선 약도 라이브러리(schematic library)를 사용하여 설계되고 형성될 수 있다. 바람직한 실시예에서, 이들 구성요소(58~74)는 DRAM 어레이(20)와 동일한 기판 상에 제조된다. 또 다른 실시예에서, 구성요소들(58~74)은 DRAM 어레이(20)와 별도의 기판 상에 제조된다. 2번째 실시예에서, 별도의 기판은 DRAM 어레이(20)와 동일한 패키지 내에 캡슐화될 수 있고, 기판 상의 배선 본드 접속 패드를 통해 DRAM 어레이(20)와 통신할 수 있다. 이와 다르게, 별도의 기판은 DRAM 어레이(20)와 상이한 패키지 내에 캡슐화될 수 있고, 상이한 패키지를 호스트하는 인쇄 회로 기판 상의 도전 트레이스(conducting traces)를 통해 DRAM 어레이(20)와통신할 수 있다.
도 4는 DRAM 집적 회로(50) 내의 결함있는 메모리 셀(10)을 정정하는 바람직한 방법(80)을 도시하는 순서도이다. 이 방법(80)은 단계(82)에서, 결함있는 메모리 셀(10)의 어드레스를 판정하는 단계를 포함한다. 단계(84)에서, DRAM 집적 회로(50)는 하나 이상의 소프트 퓨즈를 세팅하여 결함있는 메모리 셀(10)의 어드레스를 기록한다. 단계(86)에서, DRAM 집적 회로(50)는 리던던트 메모리 셀(76)을 하나 이상의 세팅된 소프트 퓨즈와 연관시킨다. DRAM 집적 회로(50)가 어드레스에 매칭된다면 리던던트 메모리 셀(76)은 그 결함있는 메모리 셀(10)을 대체한다.
바람직한 실시예에서, DRAM 집적 회로(50)는 파워 업(power-up) 프로세스 동안 자체 수리 프로세스를 수행한다. 파워 업 프로세스는 DRAM 집적 회로(50)에 전원이 처음 공급된 후와 DRAM 집적 회로(50)가 데이터를 저장하기 전에 수행된다. 전원이 DRAM 집적 회로(50)에 처음 공급되면, 내부 전압 생성기(도시 생략)가 턴온(turn on)된다. 생성기가 DRAM 집적 회로(50)가 동작하기 적당한 전위에 도달했다면, 파워 업 프로세스는 파워 업("PU") 신호를 생성하여, 스케쥴러 회로(58)를 활성화한다. 스케쥴러 회로(58)는 자체 수리 프로세서를 제어한다.
또한, PU 신호는 경로 스위칭 회로(70~74)가 제 1 스위칭 상태로 스위칭하게 한다. 제 1 스위칭 상태에서, DRAM 어레이(20)는 어드레스/커맨드 경로(52), 판독 경로(54) 및 기록 경로(56) 각각으로부터 접속 해제된다. 파워 업 프로세스 동안, 데이터는 DRAM 어레이(20)내에 기록되거나 또는 그로부터 판독되지 않는다. 이 대신에, DRAM 어레이(20)는 패턴 생성기 회로(60)로부터 데이터를 수신하고, DRAM 어레이(20)는 비교기 회로(62)에 데이터를 출력한다. 또한, 파워 업 프로세스 동안에, 어드레스/커맨드 경로(52)에서 경로 스위칭 회로(70)를 인에이블링하는 PU 신호에 응답하여, DRAM 어레이(20)는 커맨드 생성기 회로(68)로부터 어드레스 및 커맨드을 수신한다.
자체 수리 프로세스를 완료한 후에, 스케쥴러 회로(58)는 PU 신호를 클리어하여 경로 스위칭 회로(70~74)가 제 2 스위칭 상태로 스위칭하게 한다. 제 2 스위칭 상태에서, DRAM 어레이(20)는 어드레스/커맨드 경로(52), 판독 경로(54) 및 기록 경로(56), 각각에 접속된다. 이어서, DRAM 어레이(20)는 어드레스/커맨드 경로(52)로부터 어드레스 및 커맨드을 수신하고, DRAM 어레이(20) 내에 저장될 데이터를 기록 경로(56)로부터 수신하고, DRAM 어레이(20) 내에 저장된 데이터를 판독 경로(54)에 출력한다.
도 5는 도 4의 방법(80) 단계(82)에서 결함있는 메모리 셀(10)의 어드레스를 판정하는 바람직한 방법을 도시하는 순서도이다. 단계(82)는 단계(90)에서 패턴을 생성하는 단계를 포함한다. 단계(92)에서, DRAM 집적 회로(50)는 패턴을 DRAM 어레이(20) 내의 하나 이상의 메모리 셀(10)에 기록한다. 단계(94)에서, DRAM 집적 회로(50)는 하나 이상의 메모리 셀로부터 데이터를 판독한다. 단계(96)에서, DRAM 집적 회로(50)는 그 데이터를 패턴과 비교한다. 그 데이터와 패턴이 매칭되지 않는다면, DRAM 집적 회로(50)는 결함있는 메모리 셀(10)의 어드레스를 식별한다.
스케쥴러 회로(58)는 자체 수리 프로세스를 제어한다. 바람직한 실시예에서, 스케쥴러 회로(58)는 클럭 신호를 수신하고, 각각의 추가 클럭 펄스에 응답하여 자신의 출력을 재구성하는 하드 배선형 로직 게이트의 블록이다. 예를 들면, 하드 배선형 로직은 각각의 클럭 펄스를 이용하여 로직 1을 이진 워드에 이진 가산하는 이진 카운터를 포함할 수 있다. 각각의 결과로 나오는 이진 카운터 내의 이진 워드는 당업자에게 친숙한 AND 로직 게이트를 통해 별개의 출력 신호 세트와 연관될 수 있다. 출력 신호의 세트는 DRAM 집적 회로(50)의 나머지 소자들(60~74)이 자신의 각각의 동작을 수행하도록 지시한다.
단계(90)에서, 스케쥴러 회로(58)는 DRAM 어레이 내에 저장하기 위한 논리 값의 패턴을 패턴 생성기 회로(60)가 생성하도록 지시한다. 바람직한 실시예에서, 패턴 생성기 회로(60)는 클럭에 응답하여 논리 1 및 0의 시퀀스를 통해 순환하는 이진 카운터와 같은 하드 배선형 로직 게이트의 또 다른 블록이다. 패턴의 일 예는 DRAM 어레이(20) 내의 각각의 셀(10) 내에 1의 논리 값을 저장되게 한다. 패턴의 또 다른 예는 DRAM 어레이(20) 내의 각각의 셀(10) 내에 0의 논리 값이 저장되게 한다. 그러나, 패턴의 또 다른 예는 DRAM 어레이(20) 내의 셀(10) 내에 1 및 0의 논리 값을 교대로 저장되게 한다. 또한, 당업자들은 이 패턴을 "체커 보드(checkerboard)"패턴이라 일컫는다. 저장 동작 동안에, 스케쥴러 회로(58)는 데이터를 DRAM 어레이(20)에 기록하기 위한 커맨드을 커맨드 생성기(68)가 생성하도록 지시한다. 또한, 커맨드 생성기(68)는 패턴의 논리 값이 기록되는 DRAM 어레이(20) 내에 적당한 셀(10)에 대한 어드레스를 생성한다. 이러한 방식으로, 단계(92)에서, DRAM 어레이(20)는 생성된 패턴을 저장한다.
바람직한 실시예에서, 커맨드 생성기(68)는 스케쥴러 회로(58)로부터 수신되는 인스트럭션에 응답하여 DRAM 어레이(20)를 위한 커맨드을 연관시키는 하드 배선형 로직 게이트의 또 다른 블록이다. 커맨드 생성기(68)에 의해 생성되는 커맨드의 예는 D RAM 기술 분야의 당업자들에게 친숙한 행 어드레스 스트로브(Row Address Strobe, RAS), 열 어드레스 스트로브(Column Address Strobe, CAS) 및 기록 인에이블(Write Enable, WE) 커맨드들을 포함한다.
DRAM 집적 회로(50)의 스케쥴러 회로(58)는 DRAM 어레이(20)로부터 데이터를 판독하기 위한 커맨드을 커맨드 생성기(68)가 생성하도록 지시한다. 또한, 커맨드 생성기(68)는 데이터의 논리 값이 판독되는 DRAM 어레이(20) 내의 적당한 셀(10)에 대한 어드레스를 생성한다. 단계(94)에서, 이러한 방식으로, DRAM 집적 회로(50)는 DRAM 어레이(20)로부터 비교기 회로(62) 내로 데이터를 판독한다. DRAM 어레이(20) 내에서 검사될 각각의 메모리 셀(10)을 위해, 비교기 회로(62)는 메모리 셀(10)로부터 판독된 논리 값을 메모리 셀(10)을 위해 패턴 생성기 회로(60)에 의해 생성된 논리 값과 비교한다. 단계(98)에서, 논리 값이 매칭되지 않는다면, 비교기 회로(62)는 그 메모리 셀(10)이 결함이 있는 것으로 식별한다.
비교기 회로(62)가 결함있는 메모리 셀(10)을 식별한다면, 비교기 회로(62)는 실패한 메모리 셀(10)의 어드레스를 소프트 퓨즈 회로(64)에 전달한다. 도 4의 방법(80)의 단계(84)에서, DRAM 집적 회로(50)는 소프트 퓨즈 회로(64) 내의 하나 이상의 소프트 퓨즈를 세팅하여 실패한 메모리 셀(10)의 어드레스를 기록한다. 하나의 바람직한 실시예에서, 소프트 퓨즈 회로(64)는 그 결함있는 메모리 셀(10)이 속하는 비트 라인(16)의 어드레스를 저장한다. 또 다른 바람직한 실시예에서, 소프트 퓨즈 회로(64)는 결함있는 메모리 셀(10)이 속하는 워드 라인(18)의 어드레스를 저장한다. 그러나, 또 다른 바람직한 실시예에서, 소프트 퓨즈 회로(64)는 결함있는 메모리 셀(10)이 속하는 비트 라인(16) 및 워드 라인(19)의 어드레스, 즉, 결함있는 메모리 셀(10)의 어드레스를 저장한다. 당업자들에 의해 알려져 있듯이, 하나의 결함있는 메모리 셀(10)을 하나의 리던던트 메모리 셀(76)로 대체하는 것이 아니라 그 결함있는 메모리 셀(10)을 포함하는 행 또는 열을 하나의 전체 행 또는 열로 대신하면 DRAM 집적 회로(50)의 동작 속도를 높일 수 있다.
바람직한 실시예에서, 소프트 퓨즈는 스태틱 랜덤 액세스 메모리(Static Random Access Memory, SRAM) 셀과 같은 래치 회로이다. 소프트 퓨즈는 DRAM 집적 회로(50)가 전력을 잃는다면, 결함있는 메모리 셀(10)의 어드레스와 같은 자신의 저장된 정보를 손실한다. 또한, 매칭 회로(66)는 하나 이상의 리던던트 메모리 셀(76)을, 결함있는 메모리 셀(10)의 어드레스를 저장하는 소프트 퓨즈와 연관시킨다. 바람직한 실시예에서, 리던던트 메모리 셀(76)은 DRAM 어레이(20)의 리던던트 행 또는 열 내에 있으면 DRAM 집적 회로(50)를 수리하는 방법(80)은 DRAM이 결함있는 메모리 셀(10)을 탐지할 때 전체 행 또는 열의 대체를 포함한다. 이러한 방식으로, DRAM 집적 회로(50)는 결함있는 메모리 셀(10)의 어드레스인, 비트 라인(16) 어드레스, 워드 라인 (18) 어드레스, 또는 이들 모두를 기록하고, DRAM 어레이(20) 내의 리던던트 메모리 셀(76) 내에 대용 비트 라인(16), 워드 라인(18) 또는 메모리 셀(10)을 제공한다.
동작 시, 스케쥴러 회로(58)가 PU 신호를 클리어한 후에, DRAM 어레이(20)는어드레스/커맨드 경로(52)로부터 어드레스 및 커맨드을 수신하고, 기록 경로(56)으로부터 DRAM 어레이(20) 내에 저장될 데이터를 수신하고, DRAM 어레이(20) 내에 저장된 데이터를 판독 경로(54)에 출력한다. 매칭 회로(66)가, 어드레스/커맨드 경로(52) 상에 나타난 어드레스가 소프트 퓨즈 회로(64) 내에 저장된 어드레스와 동일하다는 것을 인식하면, 매칭 회로(66)는 리던던트 메모리(76) 내의 비트 라인(16), 워드 라인(18) 또는 메모리 셀(10)의 어드레스를 대체한다. 바람직한 실시예에서, 매칭 회로(66)는 XOR 논리 게이트 또는 차동 증폭기(difference amplifier)와 같은 하드 배선형 비교 로직의 블록이다.
DRAM 집적 회로(20)는 기록 경로(56) 상의 데이터를 DRAM 어레이(20)의 연관된 리던던트 메모리(76) 내로 기록한다.
또한, DRAM 집적 회로(20)는 표시된 어드레스에서 DRAM 어레이(20)로부터 데이터를 판독하는 대신에 대용 어드레스로부터 판독 경로(54) 상으로 DRAM 어레이(20)의 연관된 리던던트 메모리(76)로부터 데이터를 판독한다.
DRAM 집적 회로(20)가 전력을 손실한다면, 소프트 퓨즈가 리셋되기 때문에, DRAM 집적 회로(20)는 파워 업될 때마다 검사 및 자체 수리 방법(80)을 수행한다. DRAM 집적 회로(50)가 전자 장치 내에서 동작할 때까지 몇몇 결함들은 나타나지 않기 때문에, 파워 업 때마다 반복 수리를 하면 DRAM 집적 회로(50)는 결함있는 메모리 셀(10)을 보상할 수 있다. 이러한 방식으로, DRAM 집적 회로(50)는 제조 및 검사의 프로세스 동안에 그 리던던시가 영구적으로 고정되는 DRAM에 비해 연장된 수명을 가질 수 있다.
전술한 상세한 설명은 본 발명의 여러 물리적 실시예의 예시일 뿐이다. 본 명세서에 완전히 설명되지 않은 본 발명의 물리적 변경물들은 청구 범위의 범주 내에 포괄될 수 있다. 이에 더하여, 순서도의 단계들은 설명된 것과 다른 시퀀스로 이루어질 수 있으며 더 많거나 더 적은 소자 또는 구성요소들이 블록도에 사용될 수 있다. 따라서, 본 명세서에서의 소자들의 한정된 설명은 일반적 안내를 위해 사용되며, 다음 청구 범위에서 소자들의 어떠한 광범위한 설명도 부당하게 제한하지 않아야 한다.
DRAM이 전자 장치 내에서 동작할 때 결함을 판단하고 자체 수리 가능하게 한다.

Claims (27)

  1. DRAM 집적 회로 내의 결함있는 메모리 셀을 정정하는 방법에 있어서,
    (a) 상기 결함있는 메모리 셀의 어드레스를 판정하는 단계와,
    (b) 상기 DRAM 집적 회로와 연관되는 적어도 하나의 퓨즈를 세팅하여 상기 결함있는 메모리 셀의 상기 어드레스를 기록하는 단계와,
    (c) 적어도 하나의 리던던트 메모리 셀을 상기 적어도 하나의 세팅된 소프트 퓨즈와 연관시켜, 상기 DRAM 집적 회로가 상기 어드레스에 매칭된다면, 상기 결함있는 메모리 셀을 상기 적어도 하나의 리던던트 메모리 셀로 대체하는 단계
    를 포함하는 결함있는 메모리 셀 정정 방법.
  2. 제 1 항에 있어서,
    단계(a) 내지 단계(c)를 반복하여 상기 DRAM 집적 회로 내의 복수 개의 결함있는 메모리 셀을 정정하는 단계를 더 포함하는 결함있는 메모리 셀 정정 방법.
  3. 제 1 항에 있어서,
    상기 단계(a) 내지 상기 단계(c)는 상기 DRAM 집적 회로를 위한 파워 업(power-up) 프로세스 동안에 수행되는 결함있는 메모리 셀 정정 방법.
  4. 제 1 항에 있어서,
    상기 단계(a)는
    논리 값의 패턴을 생성하는 단계와,
    상기 패턴을 상기 DRAM 집적 회로 내의 적어도 하나의 메모리 셀에 기록하는 단계와,
    상기 적어도 하나의 메모리 셀로부터 데이터를 판독하는 단계와,
    상기 데이터를 상기 패턴과 비교하는 단계와,
    상기 데이터와 상기 패턴이 매칭되지 않는다면 상기 결함있는 메모리 셀의 어드레스를 식별하는 단계
    를 포함하는 결함있는 메모리 셀 정정 방법.
  5. 제 4 항에 있어서,
    상기 생성 단계는
    1의 논리 값을 상기 DRAM 집적 회로 내의 상기 하나 이상의 메모리 셀과 연관시키는 단계를 포함하는 결함있는 메모리 셀 정정 방법.
  6. 제 4 항에 있어서,
    상기 생성 단계는 0의 논리 값을 상기 DRAM 집적 회로 내의 상기 하나 이상의 메모리 셀과 연관시키는 단계를 포함하는 결함있는 메모리 셀 정정 방법.
  7. 제 4 항에 있어서,
    상기 생성 단계는
    1의 논리 값을 상기 DRAM 집적 회로 내의 적어도 하나의 메모리 셀 중 제 1 선택 메모리 셀과 연관시키는 단계와,
    0의 논리 값을 상기 DRMA 집적 회로 내의 적어도 하나의 메모리 셀 중 제 2 선택 메모리 셀과 연관시키는 단계
    를 포함하는 결함있는 메모리 셀 정정 방법.
  8. 제 7 항에 있어서
    상기 제 1 선택 메모리 셀 및 상기 제 2 선택 메모리 셀은 교대로 존재하는(alternating) 메모리 셀인 결함있는 메모리 셀 정정 방법.
  9. 제 4 항에 있어서,
    상기 DRAM 집적 회로와 연관되는 적어도 하나의 경로 스위칭 회로를, 상기적어도 하나의 메모리 셀이 적어도 하나의 경로로부터 접속 해제되는 제 1 스위칭 상태로 구성하는 단계를 더 포함하는 결함있는 메모리 셀 정정 방법.
  10. 제 9 항에 있어서,
    상기 DRAM 집적 회로와 연관되는 상기 적어도 하나의 경로 스위칭 회로를, 상기 적어도 하나의 메모리 셀이 상기 적어도 하나의 경로에 접속되는 제 2 스위칭 상태로 구성하는 단계를 더 포함하는 결함있는 메모리 셀 정정 방법.
  11. 자체 수리(self-reparing) DRMA 집적 회로에 있어서,
    적어도 하나의 메모리 셀과,
    논리 값의 패턴을 상기 적어도 하나의 메모리 셀에 기록하는 패턴 생성기 회로와,
    상기 패턴을 상기 적어도 하나의 메모리 셀로부터 판독되는 데이터와 비교하고, 상기 패턴과 상기 데이터가 매칭되지 않으면 결함있는 메모리 셀의 어드레스를 판정하는 비교기 회로와,
    상기 결함있는 메모리 셀의 상기 어드레스를 기록하는 소프트 퓨즈 회로
    를 포함하는 자체 수리 DRAM 집적 회로.
  12. 제 11 항에 있어서,
    상기 패턴 생성기 회로와, 상기 비교기 회로와, 상기 소프트 퓨즈 회로는 상기 DRAM 집적 회로를 위한 파워 업 프로세스 동안에 동작하는 자체 수리 DRAM 집적 회로.
  13. 제 11 항에 있어서,
    상기 소프트 퓨즈 회로는 하나 이상의 래치 회로를 포함하는 자체 수리 DRAM 집적 회로.
  14. 제 11 항에 있어서,
    적어도 하나의 리던던트 메모리 셀과,
    상기 적어도 하나의 리던던트 메모리 셀을 상기 소프트 퓨즈 회로 내의 상기 기록된 어드레스와 연관시키는 매칭 회로
    를 더 포함하는 자체 수리 DRMA 집적 회로.
  15. 제 14 항에 있어서,
    상기 매칭 회로는 상기 결함있는 메모리 셀의 상기 어드레스가 표시되면, 상기 결함있는 메모리 셀의 상기 어드레스를 상기 적어도 하나의 리던던트 메모리 셀의 적어도 하나의 어드레스를 대체하는 자체 수리 DRAM 집적 회로.
  16. 제 11 항에 있어서,
    자체 수리 동안에 상기 DRAM 집적 회로를 동작시키는 커맨드을 생성하는 커맨드 생성기 회로와,
    상기 패턴 생성기 회로, 상기 비교기 회로, 상기 소프트 퓨즈 회로 및 상기 커맨드 생성기 회로를 제어하는 스케쥴러 회로
    를 더 포함하는 자체 수리 DRAM 집적 회로.
  17. 제 11 항에 있어서,
    상기 커맨드 생성기 및 상기 스케쥴러 회로는 상기 DRAM 집적 회로를 위한 파워 업 프로세스 동안에 동작하는 자체 수리 DRAM 집적 회로.
  18. 제 16 항에 있어서,
    상기 커맨드 생성기 회로는 자체 수리 동안에 상기 적어도 하나의 메모리 셀을 액세스하기 위한 어드레스를 생성하는 자체 수리 DRAM 집적 회로.
  19. 제 11 항에 있어서,
    적어도 하나의 스위칭 회로를 더 포함하고, 상기 적어도 하나의 메모리 셀은 자체 수리 동안에 상기 적어도 하나의 스위칭 회로에 의해 적어도 하나의 경로로부터 접속 해제되는 자체 수리 DRAM 집적회로.
  20. 메모리 셀의 어레이를 포함하는 DRAM 집적 회로 내에서 상기 어레이 내의 결함있는 메모리 셀의 어드레스를 기록하는 개선된 방법에 있어서,
    먼저 논리 값의 패턴을 생성하고, 상기 패턴을 상기 어레이에 기록하는 단계와,
    상기 DRAM 집적 회로의 비교기 회로 내에서 상기 패턴을 상기 어레이로부터 판독된 데이터와 비교하여 상기 패턴이 데이터와 매칭되지 않으면 상기 결함있는 메모리 셀의 어드레스를 판정하는 단계와,
    적어도 하나의 소프트 퓨즈를 세팅하여 상기 어드레스를 기록하는 단계
    를 포함하는 결함있는 메모리 셀의 어드레스 기록 방법.
  21. 제 20 항에 있어서,
    적어도 하나의 리던던트 메모리 셀을 상기 적어도 하나의 소프트 퓨즈와 연관시켜 상기 결함있는 메모리 셀을 대체하는 단계
    를 더 포함하는 결함있는 메모리 셀의 어드레스 기록 방법.
  22. 메모리 셀 어레이 및 리던던트 메모리 셀을 포함하는 DRAM 집적 회로 내에서 상기 어레이 내의 결함있는 메모리 셀의 어드레스를 리던던트 메모리 셀의 어드레스로 대체하는 개선된 온 칩 시스템에 있어서,
    논리 값의 패턴을 생성하고 상기 패턴을 상기 어레이에 기록하는 내부 패턴 생성기와,
    상기 패턴을 상기 어레이로부터 판독된 데이터와 비교하여 상기 패턴과 데이터가 매칭되지 않으면 상기 결함있는 메모리 셀의 어드레스를 판정하는 내부 비교기 회로와,
    상기 결함있는 메모리 셀의 상기 어드레스를 기록하는 내부 소프트 퓨즈 회로
    를 포함하는 온 칩 시스템.
  23. 제 22 항에 있어서,
    상기 DRAM 집적 회로를 위한 파워 업 프로세스 동안에 상기 내부 패턴 생성기 회로, 상기 내부 비교기 회로 및 상기 내부 소프트 퓨즈 회로를 제어하는 내부 스케쥴러 회로를 더 포함하는 온 칩 시스템.
  24. 제 23 항에 있어서,
    상기 DRAM 집적 회로를 동작시키는 커맨드 및 상기 내부 스케쥴러 회로로부터의 인스트럭션에 응답하여 상기 메모리 셀 어레이에 대한 어드레스를 생성하는 내부 커맨드 생성기 회로를 더 포함하는 온 칩 시스템.
  25. DRAM 집적 회로 내의 결함있는 메모리 셀을 정정하는 방법에 있어서,
    파워 업 프로세스 동안에, 상기 DRAM 집적 회로와 연관되는 적어도 하나의 경로 스위칭 회로를, 적어도 하나의 메모리 셀이 적어도 하나의 경로로부터 접속 해제되는 제 1 스위칭 상태로 구성하는 단계와,
    논리 값의 패턴을 생성하는 단계와,
    상기 패턴을 상기 DRAM 집적 회로 내의 적어도 하나의 메모리 셀에 기록하는 단계와,
    상기 적어도 하나의 메모리 셀로부터 데이터를 판독하는 단계와,
    상기 데이터를 상기 패턴과 비교하는 단계와,
    상기 데이터와 상기 패턴이 매칭되지 않으면 상기 결함있는 메모리 셀의 어드레스를 식별하는 단계와,
    상기 DRAM 집적 회로와 연관되는 적어도 하나의 소프트 퓨즈를 세팅하여 상기 결함있는 메모리 셀의 상기 어드레스를 기록하는 단계와,
    적어도 하나의 리던던트 메모리 셀을 상기 적어도 하나의 세팅된 소프트 퓨즈와 연관시켜, 상기 DRAM 집적 회로가 상기 어드레스와 매칭되면 상기 결함있는 메모리 셀을 상기 적어도 하나의 리던던트 메모리 셀로 대체하는 단계와,
    상기 적어도 하나의 경로 스위칭 회로를, 상기 적어도 하나의 메모리 셀이 상기 적어도 하나의 경로에 접속되는 제 2 스위칭 상태로 구성하는 단계
    를 포함하는 결함있는 메모리 셀 정정 방법.
  26. 자체 수리 DRAM 집적 회로에 있어서,
    하나 이상의 메모리 셀과,
    논리 값의 패턴을 상기 하나 이상의 메모리 셀에 기록하는 패턴 생성기 회로와,
    상기 패턴을 상기 하나 이상의 메모리 셀로부터 판독된 데이터와 비교하고, 상기 패턴과 상기 데이터가 매칭되지 않으면 결함있는 메모리 셀의 어드레스를 어드레스를 판정하는 비교기 회로와,
    상기 결함있는 메모리 셀의 상기 어드레스를 기록하는 소프트 퓨즈 회로와,
    하나 이상의 리던던트 메모리 셀과,
    상기 하나 이상의 리던던트 메모리 셀을 상기 소프트 퓨즈 회로 내의 상기 기록된 어드레스와 연관시켜, 상기 결함있는 메모리 셀의 상기 어드레스가 표시되면 상기 결함있는 메모리 셀의 어드레스를 상기 하나 이상의 리던던트 메모리 셀의 하나 이상의 어드레스로 대체하는 매칭 회로와,
    상기 DRAM 집적 회로를 동작시키고 자체 수리 동안 상기 하나 이상의 메모리 셀에 액세스하기 위한 어드레스를 생성하는 커맨드 생성 회로와,
    상기 패턴 생성기 회로, 상기 비교기 회로, 상기 소프트 퓨즈 회로, 상기 매칭 회로 및 상기 커맨드 생성기 회로를 파워 업 프로세스 동안에 제어하는 스케쥴러 회로
    를 포함하는 자체 수리 DRAM 집적 회로.
  27. DRAM 집적 회로 내의 결함있는 메모리 셀을 정정하기 위한 시스템에 있어서,
    (a) 상기 결함있는 메모리 셀의 어드레스를 판정하는 수단과,
    (b) 상기 결함있는 메모리 셀의 상기 어드레스를 기록하는 수단과,
    (c) 적어도 하나의 리던던트 메모리 셀을 상기 어드레스와 연관시키는 수단
    을 포함하되,
    상기 수단 (b)는 수단 (a)와 통신하여 상기 수단 (a)로부터 상기 어드레스를 수신하고,
    상기 수단 (c)는 상기 수단 (b)와 통신하여 상기 DRAM 집적 회로가 상기 어드레스와 매칭되면 상기 결함있는 메모리 셀을 상기 적어도 하나의 리던던트 메모리 셀로 대체하는
    결함있는 메모리 셀 정정 시스템.
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