KR101277479B1

KR101277479B1 - 반도체 메모리 장치

Info

Publication number: KR101277479B1
Application number: KR1020100084689A
Authority: KR
Inventors: 박문필
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-08-31
Filing date: 2010-08-31
Publication date: 2013-06-21
Also published as: US20120054562A1; JP2012053968A; US8601327B2; KR20120020822A; CN102385935B; TW201209840A; TWI511149B; CN102385935A

Abstract

컬럼 리페어 효율을 향상시키는 반도체 메모리 장치에 관한 것으로서, 컬럼 방향으로 배치된 다수의 노말 셀 블록과 리던던시 셀 블록으로 이루어진 뱅크를 구비하는 반도체 메모리 장치에 있어서, 제1 입/출력 스트로브 신호에 응답하여 다수의 노말 셀 블록으로부터 각각 데이터를 입/출력하기 위한 다수의 노말 데이터 입/출력부와, 제1 입/출력 스트로브 신호에 응답하여 리던던시 셀 블록으로부터 데이터를 입/출력하기 위한 리던던시 데이터 입/출력부와, 컬럼 어드레스에 응답하여 다수의 노말 데이터 입/출력부와 리던던시 데이터 입/출력부를 선택적으로 다수의 로컬 데이터 라인에 연결시키기 위한 연결선택부, 및 제2 입/출력 스트로브 신호에 응답하여 다수의 로컬 데이터 라인과 다수의 글로벌 데이터 라인사이에서 각각 데이터를 입/출력하기 위한 다수의 로컬 데이터 입/출력부를 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 컬럼 리페어 효율을 향상시키는 반도체 메모리 장치에 관한 것이다.

디램(DRAM: Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 많은 수의 메모리 셀들로 구성되며, 이 메모리 셀들 중에서 하나의 메모리 셀이라도 결함을 가지게 되면 반도체 메모리 장치는 제대로 동작을 수행하지 못하여 불량품으로 처리된다. 더욱이 반도체 메모리 장치의 고집적 및 고속화를 추구하는 최근의 경향에 따라 이러한 결함 셀이 발생될 확률은 점점 높아지고 있다. 그리하여 디램의 제조비용을 결정하는 웨이퍼 수율, 즉 하나의 웨이퍼 상에 제조 공정된 전체 칩수에 대한 양품(non-defective) 칩수의 비로 나타내는 웨이퍼 수율이 낮아지고 있다. 따라서, 고집적 메모리 장치의 도래와 더불어 웨이퍼 수율을 향상시키기 위해 결함 셀을 정정(correct)하기 위한 방법이 더욱 중요하게 되었다.

도 1은 종래기술에 따른 반도체 메모리 장치의 결함 셀 컬럼 리페어 방법을 설명하기 위해 도시한 블록 다이어그램이다.

도 1을 참조하면, 종래기술에 따른 반도체 메모리 장치는, 컬럼 방향으로 배치된 다수의 컬럼 메모리 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)을 구비하고, 각각의 컬럼 메모리 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7) 내부에는 노말 컬럼 셀 라인(0 NSYI, 1 NSYI, 2 NSYI, 3 NSYI, 4 NSYI, 5 NSYI, 6 NSYI, 7 NSYI)과 리던던시 컬럼 셀 라인(0 RSYI, 1 RSYI, 2 RSYI, 3 RSYI, 4 RSYI, 5 RSYI, 6 RSYI, 7 RSYI)이 구비된다.

따라서, 각각의 컬럼 메모리 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7) 내부에 구비된 노말 컬럼 셀 라인(0 NSYI, 1 NSYI, 2 NSYI, 3 NSYI, 4 NSYI, 5 NSYI, 6 NSYI, 7 NSYI)에 결함(fail)이 발생하면, 동일한 컬럼 메모리 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7) 내부에 구비된 리던던시 컬럼 셀 라인(0 RSYI, 1 RSYI, 2 RSYI, 3 RSYI, 4 RSYI, 5 RSYI, 6 RSYI, 7 RSYI)을 통해 리페어(repair)하는 방식으로 리던던시 동작을 수행하게 된다.

이와 같은, 종래기술에 따른 리던던시 동작에서는 각각의 컬럼 메모리 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7) 내부에 구비된 노말 컬럼 셀 라인(0 NSYI, 1 NSYI, 2 NSYI, 3 NSYI, 4 NSYI, 5 NSYI, 6 NSYI, 7 NSYI) 중 결함(fail)이 발생한 노말 컬럼 셀 라인의 개수가 동일한 컬럼 메모리 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7) 내부에 구비된 리던던시 컬럼 셀 라인(0 RSYI, 1 RSYI, 2 RSYI, 3 RSYI, 4 RSYI, 5 RSYI, 6 RSYI, 7 RSYI)의 개수를 넘어서는 경우 정상적으로 리페어(repair)할 수 없기 때문에 리던던시 동작을 수행할 수 없다.

특히, 종래기술에 따른 리던던시 동작에서는 다수의 컬럼 메모리 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7) 중 일부 셀 블록 내부에 여유분의 리던던시 컬럼 셀 라인이 존재하는 경우에도 다른 셀 블록에서 이를 공유하는 것이 불가능하므로 여전히 정상적으로 리페어(repair)하는 것이 불가능하고 리던던시 동작을 수행할 수 없다.

이와 같은 종래기술에 따른 리던던시 동작에서의 문제점은 반도체 메모리 장치가 SDR -> DDR -> DDR2 -> DDR3로 그 기술이 발전하면서 더욱더 큰 문제점으로 작용할 수 있다.

즉, 반도체 메모리 장치의 기술이 발전하면서 프리 패치(pre-fetch) 비트의 수가 증가함으로 인해 하나의 뱅크에 포함되는 컬럼 메모리 셀 블록의 개수가 증가하게 되며, 이로 인해, 각각의 컬럼 메모리 셀 블록 내부에 포함되는 리던던시 컬럼 셀 라인의 개수가 줄어들게 되므로 그만큼 결함 발생시 커버 가능한 노말 컬럼 셀 라인의 개수가 줄어들게 되고, 이는 곧 정상적인 리던던시 동작을 수행할 가능성이 그만큼 줄어든다는 것을 의미하므로 더욱더 큰 문제점으로 작용할 수 있다.

참고로, 일반적인 반도체 메모리 장치에서 로우(row) 라인을 리페어하는 동작의 경우 입/출력 데이터 정보가 직접적으로 적용되는 구성이 아니므로 다수의 로우 메모리 셀 블록간에 각각 포함되는 리던던시 로우 셀 라인을 직접적으로 공유하는 것이 가능하다.

하지만, 컬럼(column) 라인을 리페어하는 동작의 경우 입/출력 데이터 정보가 직접적으로 적용되어야 하는 구성이므로 다수의 컬럼 메모리 셀 블록간에 각각 포함되는 리던던시 컬럼 셀 라인을 직접적으로 공유하는 것이 불가능하다.

본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다수의 컬럼 메모리 셀 블록이 리던던시 컬럼 셀 라인을 공유하여 사용할 수 있도록 함으로써 컬럼 리페어 효율을 향상시키는 반도체 메모리 장치를 제공하는데 그 목적이 있다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면,컬럼 방향으로 배치된 다수의 노말 셀 블록과 리던던시 셀 블록으로 이루어진 뱅크를 구비하는 반도체 메모리 장치에 있어서, 제1 입/출력 스트로브 신호에 응답하여 상기 다수의 노말 셀 블록으로부터 각각 데이터를 입/출력하기 위한 다수의 노말 데이터 입/출력부; 상기 제1 입/출력 스트로브 신호에 응답하여 상기 리던던시 셀 블록으로부터 데이터를 입/출력하기 위한 리던던시 데이터 입/출력부; 컬럼 어드레스에 응답하여 상기 다수의 노말 데이터 입/출력부와 상기 리던던시 데이터 입/출력부를 선택적으로 다수의 로컬 데이터 라인에 연결시키기 위한 연결선택부; 및 제2 입/출력 스트로브 신호에 응답하여 상기 다수의 로컬 데이터 라인과 다수의 글로벌 데이터 라인사이에서 각각 데이터를 입/출력하기 위한 다수의 로컬 데이터 입/출력부를 구비하는 반도체 메모리 장치를 제공한다.

또한, 상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 컬럼 방향으로 배치된 M개의 노말 셀 블록과 K개의 리던던시 셀 블록 - M은 K보다 최소 2배 이상 큰 자연수임 - 을 구비하는 반도체 메모리 장치에 있어서, 제1 입/출력 스트로브 신호에 응답하여 상기 M개의 노말 셀 블록으로부터 각각 N비트씩의 데이터를 입/출력하기 위한 M개의 노말 데이터 입/출력부; 상기 제1 입/출력 스트로브 신호에 응답하여 상기 K개의 리던던시 셀 블록으로부터 각각 N비트씩의 데이터를 입/출력하기 위한 K개의 리던던시 데이터 입/출력부; 컬럼 어드레스에 응답하여 상기 M개의 노말 데이터 입/출력부와 상기 K개의 리던던시 입/출력부를 N비트씩 선택적으로 {M × N}개의 로컬 데이터 라인에 연결시키기 위한 연결선택부; 및 제2 입/출력 스트로브 신호에 응답하여 상기 {M × N}개의 로컬 데이터 라인과 {M × N}개의 글로벌 데이터 라인사이에서 각각 N비트씩의 데이터를 입/출력하기 위한 M개의 로컬 데이터 입/출력부를 구비하는 반도체 메모리 장치를 제공한다.

또한, 상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 컬럼 방향으로 배치된 다수의 노말 셀 블록 그룹 - 각각 설정된 개수의 노말 셀 블록을 포함함 - 과 다수의 리던던시 셀 블록으로 이루어진 뱅크를 구비하는 반도체 메모리 장치에 있어서, 제1 입/출력 스트로브 신호에 응답하여 상기 다수의 노말 셀 블록 그룹으로부터 데이터를 입/출력하기 위한 다수의 노말 데이터 입/출력 그룹부; 상기 제1 입/출력 스트로브 신호에 응답하여 상기 다수의 리던던시 셀 블록으로부터 데이터를 입/출력하기 위한 다수의 리던던시 데이터 입/출력부; 컬럼 어드레스에 응답하여 상기 다수의 노말 데이터 입/출력 그룹부와 상기 다수의 리던던시 데이터 입/출력부를 선택적으로 다수의 로컬 데이터 라인 그룹 - 각각 설정된 개수의 로컬 데이터 라인을 포함함 - 에 연결시키기 위한 연결선택부; 및 제2 입/출력 스트로브 신호에 응답하여 상기 다수의 로컬 데이터 라인 그룹과 다수의 글로벌 데이터 라인 그룹 - 각각 설정된 개수의 글로벌 데이터 라인을 포함함 - 사이에서 각각 데이터를 입/출력하기 위한 다수의 로컬 데이터 입/출력 그룹부를 구비하는 반도체 메모리 장치를 제공한다.

전술한 본 발명은 다수의 노말 컬럼 메모리 셀 블록이외에 리던던시 컬럼 셀 라인들만 모아놓은 리던던시 셀 블록을 별도로 구비함으로써 다수의 노말 컬럼 메모리 셀 블록이 모두 리던던시 컬럼 셀 블록 공유하여 리던던시 동작을 수행할 수 있도록 한다. 즉, 다수의 컬럼 메모리 셀 블록이 리던던시 컬럼 셀 라인을 공유하여 사용할 수 있도록 한다. 이로 인해, 컬럼 리페어 효율을 크게 향상시키는 효과가 있다.

또한, 각각의 노말 컬럼 메모리 셀 블록마다 리던던시 컬럼 셀 라인들을 포함시킬 필요가 없으므로 반도체 메모리 장치의 면적이 늘어나는 것을 방지하는 효과가 있다.

도 1은 종래기술에 따른 반도체 메모리 장치의 결함 셀 컬럼 리페어 방법을 설명하기 위해 도시한 블록 다이어그램이다.
도 2a는 본 발명의 제1 실시예에 따른 결함 셀 컬럼 리페어 방법을 설명하기 위해 도시한 뱅크의 블록 다이어그램이다.
도 2b는 본 발명의 제2 실시예에 따른 결함 셀 컬럼 리페어 방법을 설명하기 위해 도시한 뱅크의 블록 다이어그램이다.
도 2c는 본 발명의 제1 실시예에 따른 결함 셀 컬럼 리페어 방법을 설명하기 위해 도시한 반도체 메모리 장치의 블록 다이어그램.
도 2d는 본 발명의 제2 실시예에 따른 결함 셀 컬럼 리페어 방법을 설명하기 위해 도시한 반도체 메모리 장치의 블록 다이어그램.
도 3은 도 2a에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 셀 컬럼 리페어 회로를 도시한 회로도이다.
도 4는 도 2a에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 셀 컬럼 리페어 회로를 도 3의 도면보다 상세히 도시한 회로도이다.
도 5는 도 3 및 도 4에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 셀 컬럼 리페어 회로의 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 6은 도 3 및 도 4에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 셀 컬럼 리페어 회로의 동작을 제어하기 위한 연결선택신호를 생성하는 회로를 상세히 도시한 회로도.
도 7은 도 6에 도시된 연결선택신호를 생성하는 회로의 구성요소 중 셀 라인 선택부를 상세히 도시한 회로도.
도 8은 도 6에 도시된 연결선택신호를 생성하는 회로의 구성요소 중 셀 블록 선택부를 상세히 도시한 회로도.
도 9는 도 6에 도시된 연결선택신호를 생성하는 회로의 구성요소 중 연결선택신호 출력부를 상세히 도시한 회로도.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2a는 본 발명의 제1 실시예에 따른 결함 셀 컬럼 리페어 방법을 설명하기 위해 도시한 뱅크의 블록 다이어그램이다.

도 2a를 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 뱅크는, 컬럼 방향으로 배치되며 각각 다수의 노말 컬럼 셀 라인(0 NSYI, 1 NSYI, 2 NSYI, 3 NSYI, 4 NSYI, 5 NSYI, 6 NSYI, 7 NSYI)을 구비하는 다수의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)과, 다수의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7) 사이에서 다수의 리던던시 컬럼 셀 라인(COMMON_RSYI)를 구비하는 한 개의 리던던시 셀 블록(R1)을 구비한다.

즉, 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 뱅크는, 다수의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)이 하나의 리던던시 셀 블록(R1)을 공유하는 형태로 리던던시 동작을 수행한다.

도 2b는 본 발명의 제2 실시예에 따른 결함 셀 컬럼 리페어 방법을 설명하기 위해 도시한 뱅크의 블록 다이어그램이다.

도 2b를 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 뱅크는, 컬럼 방향으로 배치되며 각각 다수의 노말 컬럼 셀 라인(0 NSYI, 1 NSYI, 2 NSYI, 3 NSYI, 4 NSYI, 5 NSYI, 6 NSYI, 7 NSYI)을 구비하는 다수의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)과, 각각 다수의 리던던시 컬럼 셀 라인(COMMON_RSYI1, COMMON_RSYI2)을 구비하는 두 개의 리던던시 셀 블록(R1, R2)을 구비한다.

즉, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 뱅크는, 다수의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)을 설정된 개수로 나누어서 일측 노말 셀 블록(O0, O1, O2, O3)은 첫 번째 리던던시 셀 블록(R1)을 공유하여 리던던시 동작을 수행하고, 타측 노말 셀 블록(O4, O5, O6, O7)은 두 번째 리던던시 셀 블록(R2)을 공유하여 리던던시 동작을 수행하게 된다.

이와 같은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 뱅크 구성이 도 2a에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 뱅크 구성에 비해 한 개의 리던던시 셀 블록을 공유하는 노말 셀 블록의 개수가 더 조금이므로 리던던시 데이터를 공유하여 입/출력하는데 필요한 주변회로의 크기가 더 작아질 수 있다는 장점이 있다. 반면, 한 개의 리던던시 셀 블록에 포함될 수 있는 리던던시 컬럼 셀 라인의 개수는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 뱅크에서보다 더 적은 개수가 될 수밖에 없기 때문에 리던던시 동작에 따른 컬럼 리페어 효율이 더 줄어드는 단점이 있다.

참고로, 도 2b에서는 여덟 개의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)에 대응하여 두 개의 리던던시 셀 블록(R1, R2)가 구비되는 구성이 개시되었는데, 이는 설명의 편의를 위한 것일 뿐 더 여덟 개보다 더 많은 개수의 노말 셀 블록과 두 개보다 더 많은 개수의 리던던시 셀 블록이 구비되는 구성이 개시되는 경우에도 본 발명의 범주에 포함될 수 있다.

도 2c는 본 발명의 제1 실시예에 따른 결함 셀 컬럼 리페어 방법을 설명하기 위해 도시한 반도체 메모리 장치의 블록 다이어그램.

도 2c를 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치는, 다수의 뱅크(B0, B1, B2, B3, B4, B5, B6, B7)와, 각각의 뱅크(B0, B1, B2, B3, B4, B5, B6, B7)에 별도로 구비되며 각각의 뱅크(B0, B1, B2, B3, B4, B5, B6, B7)별로 리던던시 데이터를 입/출력하기 위한 다수의 리던던시 입/출력 라인(B0_RIO<0:7>, B1_RIO<0:7>, B2_RIO<0:7>, B3_RIO<0:7>, B4_RIO<0:7>, B5_RIO<0:7>, B6_RIO<0:7>, B7_RIO<0:7>), 및 다수의 뱅크(B0, B1, B2, B3, B4, B5, B6, B7)가 공유하여 노말 데이터를 입/출력하기 위한 글로벌 데이터 입/출력 라인(GIO_O0<0:7>, GIO_O1<0:7>, GIO_O2<0:7>, GIO_O3<0:7>, GIO_O4<0:7>, GIO_O5<0:7>, GIO_O6<0:7>, GIO_O7<0:7>)을 구비한다.

이때, 다수의 뱅크(B0, B1, B2, B3, B4, B5, B6, B7) 각각은 도 2a에 도시된 것처럼 다수의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)과 한 개의 리던던시 셀 블록(R1)이 구비된다.

도 2d는 본 발명의 제2 실시예에 따른 결함 셀 컬럼 리페어 방법을 설명하기 위해 도시한 반도체 메모리 장치의 블록 다이어그램.

도 2d를 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치는, 다수의 뱅크(B0, B1, B2, B3, B4, B5, B6, B7)와, 각각의 뱅크(B0, B1, B2, B3, B4, B5, B6, B7)에 별도로 구비되며 각각의 뱅크(B0, B1, B2, B3, B4, B5, B6, B7)별로 구비된 리던던시 셀 블록(R1, R2)의 개수에 대응하여 독립적으로 리던던시 데이터를 입/출력하기 위한 다수의 리던던시 입/출력 라인(B0_RIO1<0:3>, B0_RIO2<0:3>, B1_RIO1<0:3>, B1_RIO2<0:3>, B2_RIO1<0:3>, B2_RIO2<0:3>, B3_RIO1<0:3>, B3_RIO2<0:3>, B4_RIO1<0:3>, B4_RIO2<0:3>, B5_RIO1<0:3>, B5_RIO2<0:3>, B6_RIO1<0:3>, B6_RIO2<0:3>, B7_RIO1<0:3>, B7_RIO2<0:3>), 및 다수의 뱅크(B0, B1, B2, B3, B4, B5, B6, B7)가 공유하여 노말 데이터를 입/출력하기 위한 글로벌 데이터 입/출력 라인(GIO_O0<0:7>, GIO_O1<0:7>, GIO_O2<0:7>, GIO_O3<0:7>, GIO_O4<0:7>, GIO_O5<0:7>, GIO_O6<0:7>, GIO_O7<0:7>)을 구비한다.

이때, 다수의 뱅크(B0, B1, B2, B3, B4, B5, B6, B7) 각각은 도 2b에 도시된 것처럼 다수의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)과 두 개의 리던던시 셀 블록(R1, R2)이 구비된다.

또한, 도 2b에서 설명하였던 바와 같이 다수의 리던던시 입/출력 라인(B0_RIO1<0:3>, B0_RIO2<0:3>, B1_RIO1<0:3>, B1_RIO2<0:3>, B2_RIO1<0:3>, B2_RIO2<0:3>, B3_RIO1<0:3>, B3_RIO2<0:3>, B4_RIO1<0:3>, B4_RIO2<0:3>, B5_RIO1<0:3>, B5_RIO2<0:3>, B6_RIO1<0:3>, B6_RIO2<0:3>, B7_RIO1<0:3>, B7_RIO2<0:3>)이 차지하는 전체적인 면적이 도 2c에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치보다 1/2로 줄어들게 되었다는 것을 알 수 있다.

도 3은 도 2a에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 셀 컬럼 리페어 회로를 도시한 회로도이다.

도 3을 참조하면, 본 발명의 제1 실시예에 따른 컬럼 방향으로 배치된 다수의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)과 리던던시 셀 블록(R1)으로 이루어진 뱅크를 구비하는 반도체 메모리 장치의 셀 컬럼 리페어 회로는, 제1 입/출력 스트로브 신호(RD STROBE1, WT STROBE1)에 응답하여 다수의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)으로부터 각각 데이터를 입/출력하기 위한 다수의 노말 데이터 입/출력부(300)와, 제1 입/출력 스트로브 신호(RD STROBE1, WT STROBE1)에 응답하여 리던던시 셀 블록(R1)으로부터 데이터를 입/출력하기 위한 리던던시 데이터 입/출력부(320)와, 컬럼 어드레스(COLUMN_ADDR)에 응답하여 다수의 노말 데이터 입/출력부(300)와 리던던시 데이터 입/출력부(320)를 선택적으로 다수의 다수의 로컬 데이터 라인(BIO_0<0>, BIO_1<0>, BIO_2<0>, BIO_3<0>, BIO_4<0>, BIO_5<0>, BIO_6<0>, BIO_7<0>)에 연결시키기 위한 연결선택부(340), 및 제2 입/출력 스트로브 신호(RD STROBE2, WT STROBE2)에 응답하여 다수의 로컬 데이터 라인(BIO_0<0>, BIO_1<0>, BIO_2<0>, BIO_3<0>, BIO_4<0>, BIO_5<0>, BIO_6<0>, BIO_7<0>)과 다수의 글로벌 데이터 라인(GIO_0<0>, GIO_1<0>, GIO_2<0>, GIO_3<0>, GIO_4<0>, GIO_5<0>, GIO_6<0>, GIO_7<0>)사이에서 데이터를 입/출력하기 위한 다수의 로컬 데이터 입/출력부(360)를 구비한다.

여기서, 다수의 노말 데이터 입/출력부(300)는, 제1 입/출력 스트로브 신호(RD STROBE1, WT STROBE1)에 응답하여 다수의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)과 다수의 노말 데이터 라인(LIO_O0<0>, LIO_O1<0>, LIO_O2<0>, LIO_O3<0>, LIO_O4<0>, LIO_O5<0>, LIO_O6<0>, LIO_O7<0>)사이에서 데이터를 입/출력한다.

또한, 리던던시 데이터 입/출력부(320)는, 제1 입/출력 스트로브 신호(RD STROBE1, WT STROBE1)에 응답하여 리던던시 셀 블록(R1)과 리던던시 데이터 라인(RIO<0>)사이에서 데이터를 입/출력한다.

그리고, 연결선택부(340)는, 컬럼 어드레스(COLUMN_ADDR)에 응답하여 다수의 노말 데이터 라인(LIO_O0<0>, LIO_O1<0>, LIO_O2<0>, LIO_O3<0>, LIO_O4<0>, LIO_O5<0>, LIO_O6<0>, LIO_O7<0>) 중 리페어 대상으로 노말 데이터 라인을 선택하고, 다수의 노말 데이터 라인(LIO_O0<0>, LIO_O1<0>, LIO_O2<0>, LIO_O3<0>, LIO_O4<0>, LIO_O5<0>, LIO_O6<0>, LIO_O7<0>) 중 리페어 대상으로 노말 데이터 라인을 제외한 나머지 노말 데이터 라인과 리던던시 데이터 라인(RIO<0>)이 다수의 로컬 데이터 라인(BIO_0<0>, BIO_1<0>, BIO_2<0>, BIO_3<0>, BIO_4<0>, BIO_5<0>, BIO_6<0>, BIO_7<0>)에 각각 연결되도록 한다.

또한, 연결선택부(340)는, 컬럼 어드레스(COLUMN_ADDR)에 대응하여 그 논리레벨이 각각 결정되는 다수의 연결선택신호(IOSEL<0:7>)를 생성하기 위한 연결선택신호 생성부(342), 및 다수의 연결선택신호(IOSEL<0:7>)에 각각 응답하여 각각의 노말 데이터 라인(LIO_O0<0>, LIO_O1<0>, LIO_O2<0>, LIO_O3<0>, LIO_O4<0>, LIO_O5<0>, LIO_O6<0>, LIO_O7<0>)과 리던던시 데이터 라인(RIO<0>) 중 어느 하나의 라인을 다수의 로컬 데이터 라인(BIO_0<0>, BIO_1<0>, BIO_2<0>, BIO_3<0>, BIO_4<0>, BIO_5<0>, BIO_6<0>, BIO_7<0>)에 각각 연결시키기 위한 다수의 연결제어부(344<0:7>)를 구비한다.

또한, 다수의 연결제어부(344<0:7>)는, 다수의 노말 데이터 라인(LIO_O0<0>, LIO_O1<0>, LIO_O2<0>, LIO_O3<0>, LIO_O4<0>, LIO_O5<0>, LIO_O6<0>, LIO_O7<0>)이 각각 다수의 제1 입력단에 접속되고, 리던던시 데이터 라인(RIO<0>)이 공통으로 다수의 제2 입력단에 접속되며, 다수의 로컬 데이터 라인(BIO_0<0>, BIO_1<0>, BIO_2<0>, BIO_3<0>, BIO_4<0>, BIO_5<0>, BIO_6<0>, BIO_7<0>)이 각각 다수의 출력단에 접속되고, 다수의 연결선택신호(IOSEL<0:7>)에 각각 응답하여 다수의 출력단 중 어느 하나의 출력단이 내부의 제2 입력단과 연결되고 나머지 출력단이 내부의 제1 입력단과 연결되는 형태로 동작하게 된다. 예컨대, 다수의 연결제어부(344<0:7>)에서 다수의 연결선택신호(IOSEL<0:7>) 중 제3신호(IOSEL<3>)만 활성화되면 나머지 연결선택신호(IOSEL<0:2>, IOSEL<4:7>)이 모두 비활성화되는 상태가 되고, 그에 따라 다수의 연결제어부(344<0:7>) 중 제3 연결제어부(344<3>)에서만 제2 입력단과 출력단이 접속되어 리던던시 데이터 라인(RIO<0>)이 제3 로컬 데이터 라인(BIO_3<0>)과 연결되고, 나머지 제0 내지 제2 연결제어부(344<0:2>)와 제4 내지 제7 연결제어부(344<4:7>)에서는 제1 입력단과 출력단이 접속되어 제0 내지 제2 노말 데이터 라인(LIO_O0<0>, LIO_O1<0>, LIO_O2<0>)과 제4 내지 제7 노말 데이터 라인(LIO_O4<0>, LIO_O5<0>, LIO_O6<0>, LIO_O7<0>)이 제0 내지 제2 로컬 데이터 라인(BIO_0<0>, BIO_1<0>, BIO_2<0>)과 제4 내지 제7 로컬 데이터 라인(BIO_4<0>, BIO_5<0>, BIO_6<0>, BIO_7<0>)에 연결된다.

도 4는 도 2a에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 셀 컬럼 리페어 회로를 도 3의 도면보다 상세히 도시한 회로도이다.

도 4를 참조하면, 본 발명의 제1 실시예에 따른 컬럼 방향으로 배치된 다수의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)과 리던던시 셀 블록(R1)으로 이루어진 뱅크를 구비하는 반도체 메모리 장치의 셀 컬럼 리페어 회로는, 도 3에 도시된 것과 마찬가지로

제1 입/출력 스트로브 신호(RD STROBE1, WT STROBE1)에 응답하여 다수의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)으로부터 각각 데이터를 입/출력하기 위한 다수의 노말 데이터 입/출력부(300)와, 제1 입/출력 스트로브 신호(RD STROBE1, WT STROBE1)에 응답하여 리던던시 셀 블록(R1)으로부터 데이터를 입/출력하기 위한 리던던시 데이터 입/출력부(320)와, 컬럼 어드레스(COLUMN_ADDR)에 응답하여 다수의 노말 데이터 입/출력부(300)와 리던던시 데이터 입/출력부(320)를 선택적으로 다수의 다수의 로컬 데이터 라인(BIO_0<0>, BIO_1<0>, BIO_2<0>, BIO_3<0>, BIO_4<0>, BIO_5<0>, BIO_6<0>, BIO_7<0>)에 연결시키기 위한 연결선택부(340), 및 제2 입/출력 스트로브 신호(RD STROBE2, WT STROBE2)에 응답하여 다수의 로컬 데이터 라인(BIO_0<0>, BIO_1<0>, BIO_2<0>, BIO_3<0>, BIO_4<0>, BIO_5<0>, BIO_6<0>, BIO_7<0>)과 다수의 글로벌 데이터 라인(GIO_0<0>, GIO_1<0>, GIO_2<0>, GIO_3<0>, GIO_4<0>, GIO_5<0>, GIO_6<0>, GIO_7<0>)사이에서 데이터를 입/출력하기 위한 다수의 로컬 데이터 입/출력부(360)를 구비한다.

그리고, 도 3에서는 표현되지 않았던 구성요소들이 아래와 같이 추가적으로 더 구비된다.

먼저, 다수의 로컬 데이터 라인(BIO_0<0>, BIO_1<0>, BIO_2<0>, BIO_3<0>, BIO_4<0>, BIO_5<0>, BIO_6<0>, BIO_7<0>)에 각각 접속되어 그 데이터를 병렬로 압축 테스트하기 위한 압축 테스트 동작부(310)을 더 구비한다.

또한, 다수의 노말 데이터 라인(LIO_O0<0>, LIO_O1<0>, LIO_O2<0>, LIO_O3<0>, LIO_O4<0>, LIO_O5<0>, LIO_O6<0>, LIO_O7<0>)에 각각 접속되어 컬럼 어드레스(COLUMN_ADDR)의 입력주기에 대응하는 제1 시간동안 각각의 노말 데이터 라인(LIO_O0<0>, LIO_O1<0>, LIO_O2<0>, LIO_O3<0>, LIO_O4<0>, LIO_O5<0>, LIO_O6<0>, LIO_O7<0>)에 실린 데이터를 래치하기 위한 다수의 노말 데이터 래치부(330)와, 리던던시 데이터 라인(RIO<0>)에 접속되어 제1 시간동안 리던던시 데이터 라인(RIO<0>)에 실린 데이터를 래치하기 위한 리던던시 데이터 래치부(350)를 더 구비한다.

여기서, 제1 시간은 반도체 메모리 장치로 인가되는 컬럼 어드레스(COLUMN_ADDR)의 입력시점보다 늦은 설정된 시점부터 클록을 카운팅하여 결정되는 시간으로써 자세한 사항은 도 5의 동작 타이밍 다이어그램을 설명하는 부분에서 설명하도록 하겠다.

전술한 도 4의 구성 중 다수의 노말 데이터 라인(LIO_O0<0>, LIO_O1<0>, LIO_O2<0>, LIO_O3<0>, LIO_O4<0>, LIO_O5<0>, LIO_O6<0>, LIO_O7<0>)이 한 개의 리던던시 데이터 라인(RIO<0>)을 공유하여 리던던시 동작을 수행하는 것은 도 3의 구성과 동일하지만, 리던던시 데이터 라인(RIO<0>)의 개수가 한 개보다 더 많은 개수(RIO<0>, RIO<1>, RIO<2>, RIO<3>, RIO<4>, RIO<5>, RIO<6>, RIO<7>)로 늘어나 있는 상태가 되는 것을 알 수 있다.

이는, 다수의 노말 데이터 라인(LIO_O0<0>, LIO_O1<0>, LIO_O2<0>, LIO_O3<0>, LIO_O4<0>, LIO_O5<0>, LIO_O6<0>, LIO_O7<0>)이 실제로는 8개보다 더 많은 개수가 포함되어 있다는 것을 뜻하며, 도 4에 도시된 구성에서는 반도체 메모리 장치의 데이터 입/출력 대역폭을 'X8'이라고 가정함으로써, 8벌의 다수의 노말 데이터 라인(LIO_O0<0:7>, LIO_O1<0:7>, LIO_O2<0:7>, LIO_O3<0:7>, LIO_O4<0:7>, LIO_O5<0:7>, LIO_O6<0:7>, LIO_O7<0:7>)와 8개의 리던던시 데이터 라인(RIO<0>, RIO<1>, RIO<2>, RIO<3>, RIO<4>, RIO<5>, RIO<6>, RIO<7>)이 구비되어 1벌의 다수의 노말 데이터 라인당 1개의 리던던시 데이터 라인이 공유하여 리던던시 동작을 수행하는 형태가 되는 것을 알 수 있다. 이렇게, 8벌의 다수의 노말 데이터 라인(LIO_O0<0:7>, LIO_O1<0:7>, LIO_O2<0:7>, LIO_O3<0:7>, LIO_O4<0:7>, LIO_O5<0:7>, LIO_O6<0:7>, LIO_O7<0:7>)이 구비되므로 그에 따라 다수의 글로벌 데이터 라인(GIO_0<0>, GIO_1<0>, GIO_2<0>, GIO_3<0>, GIO_4<0>, GIO_5<0>, GIO_6<0>, GIO_7<0>)도 8벌의 다수의 글로벌 데이터 라인(GIO_0<0:7>, GIO_1<0:7>, GIO_2<0:7>, GIO_3<0:7>, GIO_4<0:7>, GIO_5<0:7>, GIO_6<0:7>, GIO_7<0:7>)을 구비하는 것을 알 수 있다.

전술한 바와 같이 도 3에 도시된 반도체 메모리 장치의 구성은 실제로 도 4에 도시된 반도체 메모리 장치의 구성과 같이 좀 더 상세하게 도시되어 확장될 수 있으며, 따라서, 도 3에서 개시되었던 노말 데이터 입/출력부(300), 리던던시 데이터 입/출력부(320), 연결선택부(340), 로컬 데이터 입/출력부(360)와 같은 구성이 8벌의 중복되어 도시될 때 도 4의 구성과 같은 형태가 된다.

그리고, 도 4에 도시된 구성은 다음과 같이 좀 더 넓게 확장되어 표현될 수 있다.

다시 도 4를 참조하면, 본 발명의 제1 실시예에 따른 컬럼 방향으로 배치된 M개의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)과 K개의 리던던시 셀 블록(R0)을 구비하는 반도체 메모리 장치의 셀 컬럼 리페어 회로는, 제1 입/출력 스트로브 신호(RD STROBE1, WT STROBE1)에 응답하여 M개의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)으로부터 각각 N비트씩의 데이터를 입/출력하기 위한 M개의 노말 데이터 입/출력부(300<0:7>)와, 제1 입/출력 스트로브 신호(RD STROBE1, WT STROBE1)에 응답하여 K개의 리던던시 셀 블록(R1)과 {K × N}으로부터 각각 N비트씩의 데이터를 입/출력하기 위한 K개의 리던던시 데이터 입/출력부(320)와, 컬럼 어드레스(COLUMN_ADDR)에 응답하여 M개의 노말 데이터 입/출력부(300<0:7>)와 K개의 리던던시 데이터 입/출력부(320)를 N비트씩 선택적으로 {M × N}개의 로컬 데이터 라인(BIO_0<0:7>, BIO_1<0:7>, BIO_2<0:7>, BIO_3<0:7>, BIO_4<0:7>, BIO_5<0:7>, BIO_6<0:7>, BIO_7<0:7>)에 연결시키기 위한 연결선택부(340), 및 제2 입/출력 스트로브 신호(RD STROBE2, WT STROBE2)에 응답하여 {M × N}개의 로컬 데이터 라인(BIO_0<0:7>, BIO_1<0:7>, BIO_2<0:7>, BIO_3<0:7>, BIO_4<0:7>, BIO_5<0:7>, BIO_6<0:7>, BIO_7<0:7>)과 {M × N}개의 글로벌 데이터 라인(GIO_0<0:7>, GIO_1<0:7>, GIO_2<0:7>, GIO_3<0:7>, GIO_4<0:7>, GIO_5<0:7>, GIO_6<0:7>, GIO_7<0:7>)사이에서 각각 N비트씩의 데이터를 입/출력하기 위한 M개의 로컬 데이터 입/출력부(360<0:7>)를 구비한다.

여기서, 연결선택부(340)는, {M ÷ K}개의 노말 데이터 입/출력부(300<0:7>)와 한 개의 리던던시 입/출력부(320)를 N비트씩 선택적으로 N개의 로컬 데이터 라인(BIO_M<0:7>)에 연결시킨다.

그리고, M개의 노말 데이터 입/출력부(300<0:7>)는, 제1 입/출력 스트로브 신호(RD STROBE1, WT STROBE1)에 응답하여 M개의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)과 {M × N}개의 노말 데이터 라인(LIO_O0<0:7>, LIO_O1<0:7>, LIO_O2<0:7>, LIO_O3<0:7>, LIO_O4<0:7>, LIO_O5<0:7>, LIO_O6<0:7>, LIO_O7<0:7>)사이에서 각각 N비트씩의 데이터를 입/출력한다.

또한, K개의 리던던시 데이터 입/출력부(320)는, 제1 입/출력 스트로브 신호(RD STROBE1, WT STROBE1)에 응답하여 K개의 리던던시 셀 블록(R1)과 {K × N}개의 리던던시 데이터 라인(RIO<0>, RIO<1>, RIO<2>, RIO<3>, RIO<4>, RIO<5>, RIO<6>, RIO<7>)사이에서 각각 N비트씩의 데이터를 입/출력한다.

그리고, 연결선택부(340)는, 컬럼 어드레스(COLUMN_ADDR)에 응답하여 {M × N}개의 노말 데이터 라인(LIO_O0<0:7>, LIO_O1<0:7>, LIO_O2<0:7>, LIO_O3<0:7>, LIO_O4<0:7>, LIO_O5<0:7>, LIO_O6<0:7>, LIO_O7<0:7>) 중 리페어 대상 노말 데이터 라인을 선택 - 최소 0개부터 최대 {K × N}개 선택가능 함 - 하고, {M × N}개의 노말 데이터 라인(LIO_O0<0:7>, LIO_O1<0:7>, LIO_O2<0:7>, LIO_O3<0:7>, LIO_O4<0:7>, LIO_O5<0:7>, LIO_O6<0:7>, LIO_O7<0:7>) 중 리페어 대상 노말 데이터 라인을 제외한 나머지 데이터 라인 - 최대 {M × N}개부터 최소 {(M - K) × N} 임 - 과 {K × N}개의 리던던시 데이터 라인(RIO<0>, RIO<1>, RIO<2>, RIO<3>, RIO<4>, RIO<5>, RIO<6>, RIO<7>) 중 리페어 대상 노말 데이터 라인에 대응하는 리던던시 데이터 라인이 {M × N}개의 로컬 데이터 라인(BIO_0<0:7>, BIO_1<0:7>, BIO_2<0:7>, BIO_3<0:7>, BIO_4<0:7>, BIO_5<0:7>, BIO_6<0:7>, BIO_7<0:7>)에 각각 연결되도록 한다.

또한, 연결선택부(340)는, 컬럼 어드레스(COLUMN_ADDR)에 대응하여 그 논리레벨이 각각 결정되는 M개의 연결선택신호(IOSEL<0:7>)를 생성하기 위한 연결선택신호 생성부(342), 및 M개의 연결선택신호(IOSEL<0:7>)에 응답하여 {M × N}개의 노말 데이터 라인(LIO_O0<0:7>, LIO_O1<0:7>, LIO_O2<0:7>, LIO_O3<0:7>, LIO_O4<0:7>, LIO_O5<0:7>, LIO_O6<0:7>, LIO_O7<0:7>) 중 선택된 최소 0개부터 최대 {K × N}개의 라인을 제외한 나머지 라인과 {K × N}개의 리던던시 데이터 라인(RIO<0>, RIO<1>, RIO<2>, RIO<3>, RIO<4>, RIO<5>, RIO<6>, RIO<7>) 중 선택된 최대 {K × N}개부터 최소 0개의 라인을 {M × N}개의 로컬 데이터 라인(BIO_0<0:7>, BIO_1<0:7>, BIO_2<0:7>, BIO_3<0:7>, BIO_4<0:7>, BIO_5<0:7>, BIO_6<0:7>, BIO_7<0:7>)에 각각 연결시키기 위한 M개의 연결제어부(344<0:7>)를 구비한다.

또한, M개의 연결제어부(344<0:7>)는, {M × N}개의 노말 데이터 라인(LIO_O0<0:7>, LIO_O1<0:7>, LIO_O2<0:7>, LIO_O3<0:7>, LIO_O4<0:7>, LIO_O5<0:7>, LIO_O6<0:7>, LIO_O7<0:7>)이 각각 N비트 단위씩 M개의 제1 입력단에 접속되고, {K × N}개의 리던던시 데이터 라인(RIO<0>, RIO<1>, RIO<2>, RIO<3>, RIO<4>, RIO<5>, RIO<6>, RIO<7>)이 각각 N비트 단위씩 M개의의 제2 입력단에 접속 - {M ㆇ K}개의 제2 입력단이 1개의 리던던시 데이터 라인을 공유하여 접속됨 - 되며, {M × N}개의 로컬 데이터 라인(BIO_0<0:7>, BIO_1<0:7>, BIO_2<0:7>, BIO_3<0:7>, BIO_4<0:7>, BIO_5<0:7>, BIO_6<0:7>, BIO_7<0:7>)이 각각 N비트 단위씩 M개의 출력단에 접속되고, M개의 연결선택신호(IOSEL<0:7>)에 각각 응답하여 M개의 출력단 중 선택된 최소 0개부터 최대 K개의 출력단이 N비트 단위씩 내부의 제2 입력단과 연결되고, 나머지 출력단이 내부의 N비트 단위씩 제1 입력단과 연결되는 형태로 동작하게 된다. 예컨대, 다수의 연결제어부(344<0:7>)에서 다수의 연결선택신호(IOSEL<0:7>) 중 제3신호(IOSEL<3>)만 활성화되면 나머지 연결선택신호(IOSEL<0:2>, IOSEL<4:7>)이 모두 비활성화되는 상태가 되고, 그에 따라 다수의 연결제어부(344<0:7>) 중 제3 연결제어부(344<3>)에서만 제2 입력단과 출력단이 접속되어 리던던시 데이터 라인(RIO<0>, RIO<1>, RIO<2>, RIO<3>, RIO<4>, RIO<5>, RIO<6>, RIO<7>)이 제3 로컬 데이터 라인(BIO_3<0:7>)과 8비트 단위씩 연결되고, 나머지 제0 내지 제2 연결제어부(344<0:2>)와 제4 내지 제7 연결제어부(344<4:7>)에서는 제1 입력단과 출력단이 접속되어 제0 내지 제2 노말 데이터 라인(LIO_O0<0:7>, LIO_O1<0:7>, LIO_O2<0:7>)과 제4 내지 제7 노말 데이터 라인(LIO_O4<0:7>, LIO_O5<0:7>, LIO_O6<0:7>, LIO_O7<0:7>)이 제0 내지 제2 로컬 데이터 라인(BIO_0<0:7>, BIO_1<0:7>, BIO_2<0:7>)과 제4 내지 제7 로컬 데이터 라인(BIO_4<0:7>, BIO_5<0:7>, BIO_6<0:7>, BIO_7<0:7>)에 8비트 단위씩 연결된다.

또한, {M × N}개 로컬 데이터 라인(BIO_0<0:7>, BIO_1<0:7>, BIO_2<0:7>, BIO_3<0:7>, BIO_4<0:7>, BIO_5<0:7>, BIO_6<0:7>, BIO_7<0:7>)에 각각 접속되어 그 데이터를 병렬로 압축 테스트하기 위한 압축 테스트 동작부(310)를 더 구비한다.

그리고, {M × N}개의 노말 데이터 라인(LIO_O0<0:7>, LIO_O1<0:7>, LIO_O2<0:7>, LIO_O3<0:7>, LIO_O4<0:7>, LIO_O5<0:7>, LIO_O6<0:7>, LIO_O7<0:7>)에 각각 접속되어 컬럼 어드레스(COLUMN_ADDR)의 입력주기에 대응하는 제1 시간동안 각각의 노말 데이터 라인(LIO_O0<0:7>, LIO_O1<0:7>, LIO_O2<0:7>, LIO_O3<0:7>, LIO_O4<0:7>, LIO_O5<0:7>, LIO_O6<0:7>, LIO_O7<0:7>)에 실린 데이터를 래치하기 위한 {M × N}개의 노말 데이터 래치부(330)와, {K × N}개의 리던던시 데이터 라인(RIO<0>, RIO<1>, RIO<2>, RIO<3>, RIO<4>, RIO<5>, RIO<6>, RIO<7>)에 접속되어 제1 시간동안 리던던시 데이터 라인(RIO<0>)에 실린 데이터를 래치하기 위한 {K × N}개의 리던던시 데이터 래치부(350)를 더 구비한다.

이때, 노말 셀 블록의 개수에 대응하는 'M'은 리던던시 셀 블록의 개수에 대응하는 'K'보다 최소 2배 이상 큰 자연수로 설정되며, 도 4에 따른 구성에서는 'M'은 '8'이 되고, 'K'는 '1'이 된다. 또한, 'N'은 반도체 메모리 장치의 데이터 입/출력 대역폭의 크기가 되며, 도 4에 따른 구성에서 'N'은 '8'이 된다.

이와 같이 'M','K','N'의 변수를 사용하여 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 셀 컬럼 리페어 회로를 설명한 이유는, 도 2b 및 도 2d에 도시된 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 셀 컬럼 리페어 회로의 경우에도 'M','K','N'의 값을 다르게 적용하여 표현하는 것이 가능하기 때문이다. 즉, 도 2b 및 도 2d에 도시된 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 셀 컬럼 리페어 회로는 'M'은 '8'이 되고,'K'는 '2'가 되며,'N'은 '8'로 결정하여 도 4와 같은 구성에 적용하면 상세히 표현하는 것이 가능하다.

도 5는 도 3 및 도 4에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 셀 컬럼 리페어 회로의 리드 동작을 설명하기 위해 도시한 타이밍 다이어그램.

도 5를 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 셀 컬럼 리페어 회로는, 먼저, 컬럼 어드레스(COLUMN_ADDR)가 인가되어 다수의 연결선택신호(IOSEL<0:7>)의 논리레벨이 로직'하이'(High) 또는 로직'로우'(Low)로 결정되는 동작을 통해 그 동작이 시작된다. 이때, 다수의 연결선택신호(IOSEL<0:7>)가 한 번 로직'하이'(High) 또는 로직'로우'(Low)의 논리레벨로 결정된 이후 이 상태를 유지하는 제1 시간은 컬럼 어드레스(COLUMN_ADDR)의 입력주기에 대응하게 된다. 예컨대, 컬럼 어드레스(COLUMN_ADDR)가 네 번의 클록주기(4tck)마다 입력된다고 가정하면, 다수의 연결선택신호(IOSEL<0:7>)도 네 번의 클록주기(4tck)마다 논리레벨이 한 번씩 결정된다.

이렇게, 컬럼 어드레스(COLUMN_ADDR)가 인가되어 다수의 연결선택신호(IOSEL<0:7>)의 논리레벨이 결정되는 동작과는 별개로 컬럼 어드레스(COLUMN_ADDR)의 입력시점보다 늦은 설정된 시점부터 제1 스트로브 신호(RD STROBE1)가 제2 시간동안 활성화되어 노말 데이터 입/출력부(300) 및 리던던시 데이터 입/출력부(320)를 동작시킨다. 즉, 제1 스트로브 신호(RD STROBE1)는 컬럼 어드레스(COLUMN_ADDR)의 입력주기마다 제2 시간만큼씩 활성화되며, 이때, 제2 시간은 컬럼 어드레스(COLUMN_ADDR)의 입력시점보다 늦은 설정된 시점부터 클록의 카운팅하여 결정하게 되는 시간이며 제1 시간보다 짧은 시간이 된다. 예컨대, 컬럼 어드레스(COLUMN_ADDR)가 인가된 이후 한 번의 클록주기(1tck)시간이 지났을 때 제1 스트로브 신호(RD STROBE1)가 비활성화상태에서 활성화상태로 천이하고, 이후, 두 번의 클록주기(2tck)동안 제1 스트로브 신호(RD STROBE1)가 활성화상태를 유지하다가 비활성화상태로 천이하는 형태로 동작할 수 있다.

따라서, 도 5에 도시된 것처럼 제1 스트로브 신호(RD STROBE1)는 다수의 연결선택신호(IOSEL<0:7>)의 논리레벨이 결정된 이후 충분한 마진을 가진 상태에서 활성화상태를 유지하고, 비활성화된 이후에도 충분한 마진을 가진 후에 다수의 연결선택신호(IOSEL<0:7>)의 논리레벨이 변동하게 되므로 노말 데이터 입/출력부(300) 및 리던던시 데이터 입/출력부(320)의 동작은 항상 안정적인 마진을 가진 상태에서 이루어질 수 있다.

그리고, 컬럼 어드레스(COLUMN_ADDR)가 인가되어 다수의 연결선택신호(IOSEL<0:7>)의 논리레벨이 결정되는 동작과는 별개로 컬럼 어드레스(COLUMN_ADDR)의 입력시점보다 늦은 설정된 시점부터 제2 스트로브 신호(RD STROBE2)가 제2 시간동안 활성화되어 로컬 데이터 입/출력부(360)를 동작시킨다. 이때, 제2 스트로브 신호(RD STROBE2)는 제1 스트로브 신호(RD STROBE1)의 활성화시점과 동일한 시점에서 활성화되거나 그보다 조금 늦은 시점에서 활성화되어 제2 시간동안 활성화 상태를 유지하게 된다. 즉, 제2 스트로브 신호(RD STROBE2)는 컬럼 어드레스(COLUMN_ADDR)의 입력주기마다 제2 시간만큼씩 활성화되며, 그 활성화구간의 시점은 제1 스트로브 신호(RD STROBE1)의 활성화구간과 일치하거나 조금 늦은 시점이 된다. 예컨대, 컬럼 어드레스(COLUMN_ADDR)가 인가된 이후 한 번의 클록주기(1tck)시간이 지났을 때 제2 스트로브 신호(RD STROBE2)가 비활성화상태에서 활성화상태로 천이하고, 이후, 두 번의 클록주기(2tck)동안 제2 스트로브 신호(RD STROBE2)가 활성화상태를 유지하다가 비활성화상태로 천이하는 형태로 동작할 수 있다.

따라서, 도 5에 도시된 것처럼 제2 스트로브 신호(RD STROBE2)는 다수의 연결선택신호(IOSEL<0:7>)의 논리레벨이 결정된 이후 충분한 마진을 가진 상태에서 활성화상태를 유지하고, 비활성화된 이후에도 충분한 마진을 가진 후에 다수의 연결선택신호(IOSEL<0:7>)의 논리레벨이 변동하게 되므로 로컬 데이터 입/출력부(360)의 동작은 항상 안정적인 마진을 가진 상태에서 이루어질 수 있다. 또한, 제1 스트로브 신호(RD STROBE1)의 활성화구간에 비하여 제2 스트로브 신호(RD STROBE2)의 활성화구간이 동일한 형태가 되거나 조금 늦은 형태가 되므로 노말 데이터 입/출력부(300) 및 리던던시 데이터 입/출력부(320)의 동작과 로컬 데이터 입/출력부(360)의 동작이 서로 유기적으로 연결되어 동작될 수 있다.

도 6은 도 3 및 도 4에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 셀 컬럼 리페어 회로의 동작을 제어하기 위한 연결선택신호를 생성하는 회로를 상세히 도시한 회로도.

도 6을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 셀 컬럼 리페어 회로의 구성요소 중 연결선택신호 생성부(342)는, 다수의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7) 중 리던던시 셀 블록(R1)에 포함된 다수의 리던던시 셀 라인(RSYIL<0:7>, RSYIR<0:7>)에 대응하는 다수의 리페어 대상 노말 셀 블록을 각각 선택하기 위한 다수의 셀 블록 선택부(3422L<0:7>, 3422R<0:7>)와, 컬럼 어드레스(COLUMN_ADDR)와 리페어 대상 컬럼 어드레스(COLUMN_ADDR)를 비교하고, 그 결과에 따라 각각의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7)에 포함된 다수의 노말 셀라인(NSYI<0:L>) 중 리던던시 셀 블록(R1)에 포함된 다수의 리던던시 셀 라인(RSYIL<0:7>, RSYIR<0:7>)에 대응하는 다수의 리페어 대상 노말 셀 라인을 각각 선택하기 위한 다수의 셀 라인 선택부(3424L<0:7>, 3424R<0:7>), 및 다수의 셀 블록 선택부(3422L<0:7>, 3422R<0:7>)의 출력신호(FL0<0:2>, FL1<0:2>, FL2<0:2>, FL3<0:2>, FL4<0:2>, FL5<0:2>, FL6<0:2>, FL7<0:2>, FR0<0:2>, FR1<0:2>, FR2<0:2>, FR3<0:2>, FR4<0:2>, FR5<0:2>, FR6<0:2>, FR7<0:2>) 및 다수의 셀 라인 선택부(3424L<0:7>, 3424R<0:7>)의 출력신호(SYEBL<0>, SYEBL<1>, SYEBL<2>, SYEBL<3>, SYEBL<4>, SYEBL<5>, SYEBL<6>, SYEBL<7>, SYEBR<0>, SYEBR<1>, SYEBR<2>, SYEBR<3>, SYEBR<4>, SYEBR<5>, SYEBR<6>, SYEBR<7>)에 각각 응답하여 다수의 연결선택신호(IOSEL<0:7>)의 논리레벨을 각각 결정하기 위한 다수의 연결선택신호 출력부(3426L<0:7>, 3426R<0:7>)를 구비한다.

이와 같은 연결선택신호 생성부(340)의 구성에서 다수의 셀 라인 선택부(3424L<0:7>, 3424R<0:7>)의 구성은 도 7을 참조하면 알 수 있듯이 종래기술에서 이미 널리 사용되었던 퓨즈 선택 방식을 사용하고 있다. 즉, 다수의 리던던시 셀 라인(RSYIL<0:7>, RSYIR<0:7>)이 다수의 노말 셀라인(NSYI<0:L>) 중 어떤 노말 셀 라인을 리페어해야할지를 결정하는 구성으로써 테스트를 통해 각각의 셀 라인 선택부(3424L<0:7>, 3424R<0:7>)에 포함된 어드레스 퓨즈(ADDRESS FUSE<3:9>)의 컷팅 여부가 미리 결정되어 있다.

그리고, 연결선택신호 생성부(340)의 구성에서 다수의 셀 블록 선택부(3422L<0:7>, 3422R<0:7>)는, 퓨즈 선택을 통해 다수의 리던던시 셀 라인(RSYIL<0:7>, RSYIR<0:7>)이 다수의 노말 셀 블록(O0, O1, O2, O3, O4, O5, O6, O7) 중 어느 노말 셀 블록에 속한 노말 셀 라인을 리페어해야할지를 결정하는 구성이다. 도 8을 참조하면, 파워 업 신호(PWRUP)가 활성화될 때 퓨즈 선택을 통해 출력신호(FL<0:7>, FR<0:7>)의 값이 바로 결정되는 것을 알 수 있다. 이때, 다수의 리던던시 셀 라인(RSYIL<0:7>, RSYIR<0:7>)이 각각 리페어하는 노말 셀 블록의 종류는 서로 중복될 수 있다. 예컨대, 다수의 리던던시 셀 라인(RSYIL<0:7>, RSYIR<0:7>)이 모두 한 개의 노말 셀 블록만을 리페어하는데 사용될 수도 있다.

그리고, 연결선택신호 생성부(340)의 구성에서 연결선택신호 출력부(3426L<0:7>, 3426R<0:7>)는 도 9를 참조하면, 다수의 셀 블록 선택부(3422L<0:7>, 3422R<0:7>)의 동작으로 인한 리페어 대상 노말 셀 블록 정보와 다수의 셀 라인 선택부(3424L<0:7>, 3424R<0:7>)의 동작으로 인한 리페어 대상 노말 셀 라인 정보를 적절히 혼합하여 리페어 용도가 결정된 다수의 리던던시 셀 라인(RSYIL<0:7>, RSYIR<0:7>)을 직접적으로 제어하기 위한 연결선택신호(IOSEL<0:7>)를 생성하는 동작을 수행한다.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 다수의 노말 컬럼 메모리 셀 블록이외에 리던던시 컬럼 셀 라인들만 모아놓은 리던던시 셀 블록을 별도로 구비함으로써 다수의 노말 컬럼 메모리 셀 블록이 모두 리던던시 컬럼 셀 블록 공유하여 리던던시 동작을 수행할 수 있도록 한다. 즉, 다수의 컬럼 메모리 셀 블록이 리던던시 컬럼 셀 라인을 공유하여 사용할 수 있도록 한다. 이로 인해, 컬럼 리페어 효율을 크게 향상시키는 효과가 있다.

이와 같은 효과는 실제 시뮬레이션을 통해 확인해본 결과 도 1에 도시된 것과 같은 종래기술의 방식에서 수율이 80%일 경우 본 발명의 실시예와 같은 방식에서 수율이 92%까지 상승하며, 취득 다이의 개수는 종래기술의 방식에서 1353개일 경우 본 발명의 실시예와 같은 방식에서 1464개로 증가하는 것을 통해 증명되었다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

O0, 01, 02, 03, 04, 05, 06, 07 : 다수의 노말 셀 블록
R1 : 리던던시 셀 블록
300 : 노말 데이터 입/출력부
320 : 리던던시 데이터 입/출력부
340 : 연결선택부
360 : 로컬 데이터 입/출력부
342 : 연결선택신호 생성부
344<0:7> : 다수의 연결제어부

Claims

컬럼 방향으로 배치된 다수의 노말 셀 블록과 리던던시 셀 블록으로 이루어진 뱅크를 구비하는 반도체 메모리 장치에 있어서,
제1 입/출력 스트로브 신호에 응답하여 상기 다수의 노말 셀 블록으로부터 각각 데이터를 입/출력하기 위한 다수의 노말 데이터 입/출력부;
상기 제1 입/출력 스트로브 신호에 응답하여 상기 리던던시 셀 블록으로부터 데이터를 입/출력하기 위한 리던던시 데이터 입/출력부;
컬럼 어드레스에 응답하여 상기 다수의 노말 데이터 입/출력부와 상기 리던던시 데이터 입/출력부를 선택적으로 다수의 로컬 데이터 라인에 연결시키기 위한 연결선택부;
제2 입/출력 스트로브 신호에 응답하여 상기 다수의 로컬 데이터 라인과 다수의 글로벌 데이터 라인사이에서 각각 데이터를 입/출력하기 위한 다수의 로컬 데이터 입/출력부; 및
상기 다수의 로컬 데이터 라인에 각각 접속되어 그 데이터를 병렬로 압축 테스트하기 위한 압축 테스트 동작부
를 구비하는 반도체 메모리 장치.
제1항에 있어서,
상기 다수의 노말 데이터 입/출력부는,
상기 제1 입/출력 스트로브 신호에 응답하여 상기 다수의 노말 셀 블록과 다수의 노말 데이터 라인사이에서 데이터를 입/출력하는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서,
상기 리던던시 데이터 입/출력부는,
상기 제1 입/출력 스트로브 신호에 응답하여 상기 리던던시 셀 블록과 리던던시 데이터 라인사이에서 데이터를 입/출력하는 것을 특징으로 하는 반도체 메모리 장치.
제3항에 있어서,
상기 연결선택부는,
상기 컬럼 어드레스에 응답하여 상기 다수의 노말 데이터 라인 중 리페어 대상 노말 데이터 라인을 선택하고,
상기 다수의 노말 데이터 라인 중 상기 리페어 대상 노말 데이터 라인을 제외한 나머지 노말 데이터 라인과 상기 리던던시 라인이 상기 다수의 로컬 라인에 각각 연결되도록 하는 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서,
상기 연결선택부는,
상기 컬럼 어드레스에 대응하여 그 논리레벨이 각각 결정되는 다수의 연결선택신호를 생성하기 위한 연결선택신호 생성부; 및
상기 다수의 연결선택신호에 각각 응답하여 각각의 노말 데이터 라인과 상기 리던던시 데이터 라인 중 어느 하나의 라인을 상기 다수의 로컬 데이터 라인에 각각 연결시키기 위한 다수의 연결제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서,
상기 연결선택신호 생성부는,
상기 다수의 노말 셀 블록 중 상기 리던던시 셀 블록에 포함된 다수의 리던던시 셀 라인에 대응하는 다수의 리페어 대상 노말 셀 블록을 각각 선택하기 위한 다수의 셀 블록 선택부;
상기 컬럼 어드레스와 리페어 대상 컬럼 어드레스를 비교하고, 그 결과에 따라 각각의 노말 셀 블록에 포함된 다수의 노말 셀라인 중 상기 리던던시 셀 블록에 포함된 다수의 리던던시 셀라인에 대응하는 다수의 리페어 대상 노말 셀 라인을 각각 선택하기 위한 다수의 셀 라인 선택부; 및
상기 다수의 셀 블록 선택부 및 상기 다수의 셀 라인 선택부의 출력신호에 각각 응답하여 상기 다수의 연결선택신호의 논리레벨을 각각 결정하기 위한 다수의 연결선택신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서,
상기 다수의 연결제어부는,
상기 다수의 노말 데이터 라인이 각각 다수의 제1 입력단에 접속되고, 상기 리던던시 데이터 라인이 공통으로 다수의 제2 입력단에 접속되며, 상기 다수의 로컬 데이터 라인이 각각 다수의 출력단에 접속되고,
상기 다수의 연결선택신호에 각각 응답하여 상기 다수의 출력단 중 어느 하나의 출력단이 내부의 상기 제2 입력단과 연결되고 나머지 출력단이 내부의 상기 제1 입력단과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
삭제
제4항에 있어서,
상기 다수의 노말 데이터 라인에 각각 접속되어 상기 컬럼 어드레스의 입력주기에 대응하는 제1 시간 - 상기 컬럼 어드레스의 입력시점보다 늦은 설정된 시점부터 클록을 카운팅하여 결정함 - 동안 각각의 노말 데이터 라인에 실린 데이터를 래치하기 위한 다수의 노말 데이터 래치부; 및
상기 리던던시 데이터 라인에 접속되어 상기 제1 시간동안 상기 리던던시 데이터 라인에 실린 데이터를 래치하기 위한 리던던시 데이터 래치부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서,
상기 제1 스트로브 신호는 상기 컬럼 어드레스의 입력주기마다 제2 시간 - 상기 컬럼 어드레스의 입력시점보다 늦은 설정된 시점부터 클록을 카운팅하여 결정하며, 상기 제1 시간보다 짧음 - 동안 활성화되어 상기 다수의 노말 데이터 입/출력부 및 상기 리던던시 데이터 입/출력부를 동작시키고,
상기 제2 스트로브 신호는 상기 컬럼 어드레스의 입력주기마다 상기 제1 스트로브 신호와 동일한 시점 또는 상기 제1 스트로브 신호보다 늦은 시점에서 상기 제2 시간동안 활성화되어 상기 다수의 로컬 데이터 입/출력부를 동작시키는 것을 특징으로 하는 반도체 메모리 장치.
컬럼 방향으로 배치된 M개의 노말 셀 블록과 K개의 리던던시 셀 블록 - M은 K보다 최소 2배 이상 큰 자연수임 - 을 구비하는 반도체 메모리 장치에 있어서,
제1 입/출력 스트로브 신호에 응답하여 상기 M개의 노말 셀 블록으로부터 각각 N비트씩의 데이터를 입/출력하기 위한 M개의 노말 데이터 입/출력부;
상기 제1 입/출력 스트로브 신호에 응답하여 상기 K개의 리던던시 셀 블록으로부터 각각 N비트씩의 데이터를 입/출력하기 위한 K개의 리던던시 데이터 입/출력부;
컬럼 어드레스에 응답하여 상기 M개의 노말 데이터 입/출력부와 상기 K개의 리던던시 입/출력부를 N비트씩 선택적으로 {M × N}개의 로컬 데이터 라인에 연결시키기 위한 연결선택부;
제2 입/출력 스트로브 신호에 응답하여 상기 {M × N}개의 로컬 데이터 라인과 {M × N}개의 글로벌 데이터 라인사이에서 각각 N비트씩의 데이터를 입/출력하기 위한 M개의 로컬 데이터 입/출력부; 및
상기 {M × N}개 로컬 데이터 라인에 각각 접속되어 그 데이터를 병렬로 압축 테스트하기 위한 압축 테스트 동작부
를 구비하는 반도체 메모리 장치.
제11항에 있어서,
상기 연결선택부는,
{M ÷ K}개의 노말 데이터 입/출력부와 한 개의 리던던시 입/출력부를 N비트씩 선택적으로 N개의 로컬 데이터 라인에 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
제12항에 있어서,
상기 M개의 노말 데이터 입/출력부는,
상기 제1 입/출력 스트로브 신호에 응답하여 상기 M개의 노말 셀 블록과 {M × N}개의 노말 데이터 라인사이에서 각각 N비트씩의 데이터를 입/출력하는 것을 특징으로 하는 반도체 메모리 장치.
제13항에 있어서,
상기 K개의 리던던시 데이터 입/출력부는,
상기 제1 입/출력 스트로브 신호에 응답하여 상기 K개의 리던던시 셀 블록과 {K × N}개의 리던던시 데이터 라인사이에서 각각 N비트씩의 데이터를 입/출력하는 것을 특징으로 하는 반도체 메모리 장치.
제14항에 있어서,
상기 연결선택부는,
상기 컬럼 어드레스에 응답하여 상기 {M × N}개의 노말 데이터 라인 중 리페어 대상 노말 데이터 라인을 선택 - 최소 0개부터 최대 {K × N}개 선택가능 함 - 하고,
상기 {M × N}개의 노말 데이터 라인 중 상기 리페어 대상 노말 데이터 라인을 제외한 나머지 노말 데이터 라인 - 최대 {M × N}개부터 최소 {(M - K) × N} 임 - 과 상기 {K × N}개의 리던던시 데이터 라인 중 상기 리페어 대상 노말 데이터 라인에 대응하는 리던던시 데이터 라인이 {M × N}개의 로컬 데이터 라인에 각각 연결되도록 하는 것을 특징으로 하는 반도체 메모리 장치.
제15항에 있어서,
상기 연결선택부는,
상기 컬럼 어드레스에 대응하여 그 논리레벨이 각각 결정되는 M개의 연결선택신호를 생성하기 위한 연결선택신호 생성부; 및
상기 M개의 연결선택신호에 응답하여 상기 {M × N}개의 노말 데이터 라인 중 선택된 최소 0개부터 최대 {K × N}개의 라인을 제외한 나머지 라인과 상기 {K × N}개의 리던던시 데이터 라인 중 선택된 최대 {K × N}개부터 최소 0개의 라인을 상기 {M × N}개의 로컬 데이터 라인에 N비트 단위로 각각 연결시키기 위한 상기 M개의 연결제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서,
상기 연결선택신호 생성부는,
상기 M개의 노말 셀 블록 중 상기 K개의 리던던시 셀 블록에 포함된 {K × R}개의 리던던시 셀 라인에 대응하는 {K × R}개의 리페어 대상 노말 셀 블록을 각각 선택하기 위한 {K × R}개의 셀 블록 선택부;
상기 컬럼 어드레스와 리페어 대상 컬럼 어드레스를 비교하고, 그 결과에 따라 상기 M개의 노말 셀 블록에 포함된 {M × S}개의 노말 셀 라인 중 상기 {K × R}개의 리던던시 셀 라인에 대응하는 {K × R}개의 리페어 대상 노말 셀 라인을 각각 선택하기 위한 {K × R}개의 셀 라인 선택부; 및
상기 {K × R}개의 셀 블록 선택부 및 상기 {K × R}개의 셀 라인 선택부에서 출력되는 신호에 각각 응답하여 상기 M개의 연결선택신호의 논리레벨을 각각 결정하기 위한 M개의 연결선택신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서,
상기 M개의 연결제어부는,
상기 {M × N}개의 노말 데이터 라인이 각각 N비트 단위씩 M개의 제1 입력단에 접속되고, 상기 {K × N}개의 리던던시 데이터 라인이 각각 N비트 단위씩 M개의의 제2 입력단에 접속 - {M × K}개의 제2 입력단이 1개의 리던던시 데이터 라인을 공유하여 접속됨 - 되며, 상기 {M × N}개의 로컬 데이터 라인이 각각 N비트 단위씩 M개의 출력단에 접속되고,
상기 M개의 연결선택신호에 각각 응답하여 상기 M개의 출력단 중 선택된 최소 0개부터 최대 K개의 출력단이 N비트 단위씩 내부의 상기 제2 입력단과 연결되고, 나머지 출력단이 내부의 N비트 단위씩 상기 제1 입력단과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
삭제
제15항에 있어서,
상기 {M × N}개의 노말 데이터 라인에 각각 접속되어 상기 컬럼 어드레스의 입력주기에 대응하는 제1 시간 - 상기 컬럼 어드레스의 입력시점보다 늦은 설정된 시점부터 클록을 카운팅하여 결정함 - 동안 각각의 노말 데이터 라인에 실린 데이터를 래치하기 위한 {M × N}개의 노말 데이터 래치부; 및
상기 {K × N}개의 리던던시 데이터 라인에 각각 접속되어 상기 제1 시간동안 각각의 리던던시 데이터 라인에 실린 데이터를 래치하기 위한 {K × N}개의 리던던시 데이터 래치부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제20항에 있어서,
상기 제1 스트로브 신호는 상기 컬럼 어드레스의 입력주기마다 제2 시간 - 상기 컬럼 어드레스의 입력시점보다 늦은 설정된 시점부터 클록을 카운팅하여 결정하며, 상기 제1 시간보다 짧음 - 동안 활성화되어 상기 {M × N}개의 노말 데이터 입/출력부 및 상기 {K × N}개의 리던던시 데이터 입/출력부를 동작시키고,
상기 제2 스트로브 신호는 상기 컬럼 어드레스의 입력주기마다 상기 제1 스트로브 신호와 동일한 시점 또는 상기 제1 스트로브 신호보다 늦은 시점에서 상기 제2 시간동안 활성화되어 상기 {M × N}개의 로컬 데이터 입/출력부를 동작시키는 것을 특징으로 하는 반도체 메모리 장치.
컬럼 방향으로 배치된 다수의 노말 셀 블록 그룹 - 각각 설정된 개수의 노말 셀 블록을 포함함 - 과 다수의 리던던시 셀 블록으로 이루어진 뱅크를 구비하는 반도체 메모리 장치에 있어서,
제1 입/출력 스트로브 신호에 응답하여 상기 다수의 노말 셀 블록 그룹으로부터 데이터를 입/출력하기 위한 다수의 노말 데이터 입/출력 그룹부;
상기 제1 입/출력 스트로브 신호에 응답하여 상기 다수의 리던던시 셀 블록으로부터 데이터를 입/출력하기 위한 다수의 리던던시 데이터 입/출력부;
컬럼 어드레스에 응답하여 상기 다수의 노말 데이터 입/출력 그룹부와 상기 다수의 리던던시 데이터 입/출력부를 선택적으로 다수의 로컬 데이터 라인 그룹 - 각각 설정된 개수의 로컬 데이터 라인을 포함함 - 에 연결시키기 위한 연결선택부;
제2 입/출력 스트로브 신호에 응답하여 상기 다수의 로컬 데이터 라인 그룹과 다수의 글로벌 데이터 라인 그룹 - 각각 설정된 개수의 글로벌 데이터 라인을 포함함 - 사이에서 각각 데이터를 입/출력하기 위한 다수의 로컬 데이터 입/출력 그룹부; 및
상기 다수의 로컬 데이터 라인 그룹에 각각 포함된 설정된 개수의 로컬 데이터 라인에 각각 접속되어 그 데이터를 병렬로 압축 테스트하기 위한 압축 테스트 동작부
를 구비하는 반도체 메모리 장치.
제22항에 있어서,
상기 다수의 노말 데이터 입/출력 그룹부 각각은,
각각의 노말 셀 블록 그룹에 포함된 설정된 개수의 노말 셀 블록으로부터 각각 데이터를 입/출력받기 위한 설정된 개수의 노말 데이터 입/출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제23항에 있어서,
상기 연결선택부는,
상기 컬럼 어드레스에 응답하여 상기 다수의 리던던시 데이터 입/출력부 중 어느 하나의 리던던시 데이터 입/출력부와
상기 다수의 노말 데이터 입/출력 그룹부 중 어느 하나의 노말 데이터 입/출력 그룹부에 포함된 설정된 개수의 노말 데이터 입/출력부를
선택적으로 상기 다수의 로컬 데이터 라인 그룹 중 어느 하나의 로컬 데이터 라인 그룹에 포함된 설정된 개수의 로컬 데이터 라인에 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
삭제
제22항에 있어서,
상기 제1 스트로브 신호는 상기 컬럼 어드레스의 입력주기마다 제2 시간 - 상기 컬럼 어드레스의 입력시점보다 늦은 설정된 시점부터 클록을 카운팅하여 결정하며, 상기 제1 시간보다 짧음 - 동안 활성화되어 상기 다수의 노말 데이터 입/출력 그룹부 및 상기 리던던시 데이터 입/출력부를 동작시키고,
상기 제2 스트로브 신호는 상기 컬럼 어드레스의 입력주기마다 상기 제1 스트로브 신호와 동일한 시점 또는 상기 제1 스트로브 신호보다 늦은 시점에서 상기 제2 시간동안 활성화되어 상기 다수의 로컬 데이터 입/출력 그룹부를 동작시키는 것을 특징으로 하는 반도체 메모리 장치.