CN104464819A - 自修复器件 - Google Patents

Abstract

一种自修复器件，包括：阵列断裂电熔丝ARE阵列块，被配置成储存故障地址；ARE控制块，被配置成根据故障地址来控制熔丝组的修复操作、比较多个故障地址、以及确定故障状态；以及冗余块，被配置成储存故障地址的熔丝数据、比较输入地址与故障地址、以及控制行冗余操作和列冗余操作。

Description

自修复器件

相关申请的交叉引用

本申请要求2013年9月12日向韩国知识产权局提交的申请号为10-2013-109649的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例涉及一种自修复器件，更具体而言，涉及一种用于改善包括熔丝阵列的半导体器件的修复效率并且减小其面积的技术。

背景技术

通常，半导体存储器件包括多个存储器单元。由于处理技术已经发展，且因而集成度增大，所以存储器单元的数目逐步地增加。如果存储器单元之中即使任何一个发生故障，相应的半导体存储器件也会误操作。因此，由于，包括故障单元的半导体存储器件不能执行期望的操作，所以应当被丢弃。

然而，近来，随着制造半导体存储器件的处理技术已经进一步地发展，所以故障仅概率性地发生在少数的存储器单元中。当考虑到产品的成品率时，由于少数的故障而将整个半导体存储器件作为故障的产品而丢弃是没有效率的。因而，为了解决这个问题，在半导体存储器件中不仅提供正常存储器单元，还提供冗余存储器单元。

也就是说，当请求对相应单元访问时，冗余控制电路用来经由测试提前发现故障的发生，然后将与发生故障的单元的连接转换成与包括在冗余电路中的单元的连接。冗余电路指除了正常存储器单元之外独立准备的一组冗余存储器单元，并且用作发生故障的单元的替代单元。

在正常的存储器单元中发生故障的情况下，冗余存储器单元形成被设置成修复故障存储器单元（在下文中，被称作为待修复存储器单元）的电路。

具体地，例如，在读取和写入操作中待修复存储器单元被访问的情况下，并非待修复存储器单元、而是正常操作的存储器单元被内部访问。以这种方式被访问的存储器单元是冗余存储器单元。

因此，当输入与待修复存储器单元相对应的地址时，半导体存储器件执行用于访问并非待修复存储器单元而是冗余存储器单元的操作（在下文中，被称作为“修复操作”）。经由这种修复操作，保证半导体存储器件正常的操作。

为了执行修复操作，半导体存储器件不仅需要冗余存储器单元，也需要其他的电路配置。这些电路配置中的一种是修复熔丝电路。修复熔丝电路要存储与待修复存储器单元相对应的地址（在下文中，被称作为“待修复地址”）。

修复熔丝电路编程待修复地址，以熔丝。半导体器件利用待修复地址来执行修复操作，以这种方式来编程。

由于网状裸片（net die）增多并且实现列冗余控制电路复杂，所以现有的自修复器件仅执行行修复操作。根据这一事实，由于修复列相关故障不可能，所以修复成功率变差。

此外，在传统的自修复器件中，为了执行自修复操作，ARE（array rupture electricalfuse，阵列断裂电熔丝）阵列读取各个存储体的熔丝区。在还未用于熔丝区的部分熔丝组提前加载到熔丝寄存器上之后，测试存储器。

如果测试的结果是出现故障地址，则与故障地址相对应的存储体的熔丝寄存器选择储存在其中的熔丝组，并且将选中的熔丝组传送至ARE阵列，然后执行修复操作。为此，为了储存熔丝组的信息，需要大量熔丝寄存器用于各个存储体的熔丝区。

发明内容

本文描述了一种自修复器件，其根据半导体器件的故障比特的地址信息利用合适的冗余来执行修复操作，由此改善修复效率。

在本发明的一个实施例中，一种自修复器件包括：ARE（阵列断裂电熔丝）阵列块，被配置成储存故障地址；ARE控制块，被配置成根据故障地址来控制熔丝组的修复操作、比较多个故障地址、以及确定故障状态；以及冗余块，被配置成储存故障地址的熔丝数据、比较输入地址与故障地址、以及控制行冗余操作和列冗余操作。

在本发明的一个实施例中，一种自修复器件包括：ARE（阵列断裂电熔丝）控制块，被配置成输入来自存储器测试器的故障地址信息、并且控制用于电熔丝的断裂操作；ARE阵列块，被配置成储存关于故障地址的各个比特的信息；以及冗余块，被配置成响应于行时钟、列时钟、行熔丝数据、列冗余数据、行地址、列地址以及计数信号而执行冗余操作。

根据本公开的各种实施例，提供了以下优点。

首先，当测试中存储器内部有两个或更多个单元故障时，可以通过确定故障是否是行相关故障、列相关故障或者随机故障来选择合适的行熔丝组或列熔丝组来执行修复操作，由此可以增加修复成功率。

其次，相应存储体的熔丝区中的未使用的熔丝组在测试之前不被加载到熔丝寄存器上，而在测试之后，基于故障的存储体、故障的行地址或故障的列地址的信息来仅加载和使用存储体的熔丝区域中的未使用的熔丝组，由此可以减少用于储存熔丝组的熔丝寄存器的数目，并且减小布局面积。

附图说明

结合附图描述本发明的特点、方面和实施例，其中：

图1是根据本公开的一个实施例的自修复器件的配置图；

图2是图1中的地址寄存器的详细配置图；

图3是图1中的熔丝寄存器的详细配置图；

图4是解释产生图1中的全局输入/输出线的信息的存储体信息发生器的操作的视图；

图5是图1中的ARE阵列块的详细配置图；以及

图6是说明根据本发明的一个实施例的微处理器的框图。

具体实施方式

在下文中，将各种实施例，参照附图详细地描述根据本发明的自修复器件。

随着组成半导体集成电路的各个元件的尺寸逐步地减小以及在一个半导体芯片中包括的元件的数目逐步地增加，缺陷密度的水平升高。缺陷密度的升高是降低半导体器件的成品率的直接因素。如果缺陷密度显著地增大，则形成半导体器件的晶片应当被丢弃。

为了降低缺陷密度，已经提出了用冗余单元代替缺陷单元的冗余电路。在半导体存储器件的情况下，冗余电路（或熔丝电路）可以用于每个行相关的线（例如，字线）和列相关的线（例如，位线）。

这种冗余电路包括储存故障单元的地址信息的熔丝阵列。熔丝阵列由包括多个熔丝线的多个熔丝组组成。每个熔丝组以致使通过施加过电流（overcurrent）来熔化熔丝的这种方式对信息编程。执行自修复（或自断裂）以修复封装状态下的存储器的比特故障。

图1是根据本公开的一个实施例的自修复器件的配置图。

根据本公开的一个实施例的自修复器件包括：存储器测试器10、ARE（阵列断裂电熔丝）控制块100、ARE阵列块200、行/列冗余块300、行/列解码器400、以及单元阵列500。ARE控制块100包括：断裂控制单元110、启动控制单元120、地址寄存器130、熔丝寄存器140以及地址计数器150。

存储器测试器10被配置成暂时储存测试存储器时出现的故障地址的信息。另外，存储器测试器10可以被配置成将故障地址和断裂数据I/O<0:P>输出至ARE控制块100中的断裂控制单元110，并且将行地址XADD和列地址YADD输出至ARE控制块100中的地址寄存器130。断裂数据I/O<0:P>包括：故障单元的行地址XADD、列地址YADD、存储体信息、标志信息、以及熔丝组信息。

ARE控制块100被配置成：输入来自存储器测试器10的故障地址信息，并且控制用于设置在ARE阵列块200中的电熔丝的断裂操作。具体地，熔丝控制单元110可以被配置成储存断裂数据，并且根据断裂信号TRUPT、写入信号WTP以及断裂数据I/O<0:P>而将用于控制ARE阵列块200的断裂操作的断裂控制信号R_CON输出至ARE阵列块200。ARE控制块100可以被配置成根据故障地址来控制熔丝组的修复操作、在测试模式中比较多个故障地址、以及确定故障状态。

写入信号WTP是在断裂操作中通过写入命令产生的脉冲。当写入信号WTP被激活时，断裂数据I/O<0:P>可以被储存在断裂控制单元110中提供的寄存器中。

也就是说，断裂控制单元110可以根据断裂控制信号R_CON基于断裂信号TRUPT被激活时从外部存储器测试器10输入的故障地址来控制用于包括在ARE阵列块200中的电熔丝的断裂操作。断裂控制信号R_CON包括：存储体信息、地址信息、标志信息以及熔丝组信息。

启动控制单元120被配置成根据启动控制信号TBTUP而开始启动操作、并且根据计数信号CADD<0:Q>将行时钟X_CLK和列时钟Y_CLK输出至ARE阵列块200和行/列冗余块300。启动控制单元120控制储存在ARE阵列块200的电熔丝中的用于故障地址的熔丝数据被输出至行/列冗余块300。

换言之，在加电操作之后存储器操作之前，启动控制单元120控制储存在ARE阵列块200的电熔丝中的用于故障地址的熔丝数据被输出至行/列冗余块300。根据行时钟X_CLK和列时钟Y_CLK，关于ARE阵列块200中断裂的行熔丝或列熔丝的信息被输出至行/列冗余块300。

根据本公开的一个实施例的启动控制块120在启动操作中搜索ARE阵列块200的全部存储体中的各个熔丝区。关于部分未使用的熔丝组的信息被加载到提前提供的每个存储体的熔丝寄存器140中。

在本公开的一个实施例中，尽管断裂信号TRUPT和启动控制信号TBTUP是从外部施加的信号时，然而他们可以在存储器的内部自动产生。

ARE阵列块200被配置成：输入来自地址寄存器130的存储体地址BK<0:K>、行标志信号SXFG、列标志信号SYFG以及地址ADD<0:L>，并且输入来自熔丝寄存器140的熔丝组信号FSET<0:M>。ARE阵列块200被配置成将行熔丝地址XFUSE<0:H>和列熔丝地址YFUSE<0:J>输出至熔丝寄存器140，并且将熔丝数据XF_D<0:N>和列熔丝数据XF_D<0:N>输出至行/列冗余块300。

ARE阵列块200是一种储存关于全部的故障地址的各个比特的信息的存储器。ARE阵列块可以被配置成将故障地址储存在多个熔丝组中。测试存储器时出现的所有故障的地址的信息被暂时储存在存储器测试器10中。

当完成存储器的测试时，ARE阵列块200可以将信息施加至存储器，并且ARE阵列块200中与相应比特相对应的电熔丝可以断裂，由此故障信息永久储存。ARE阵列块200可以在启动控制信号TBTUP可以被激活时将加电操作之后存储器可以操作之前储存的故障地址的行熔丝数据XF_D<0:N>和列熔丝数据YF_D<0:O>输出至行/列冗余块300。

行熔丝数据XF_D<0:N>包括关于断裂的行熔丝的信息。ARE阵列块200与行时钟X_CLK同步地将行熔丝数据XF_D<0:N>输出至行冗余块300。列熔丝数据YF_D<0:O>包括关于断裂的列熔丝的信息。ARE阵列块200与列时钟Y_CLK同步地将列熔丝数据YF_D<0:O>输出至列冗余块300。

地址寄存器130被配置成输入行地址XADD<0:E>、列地址YADD<0:F>、全局输入/输出线TGIO<0:G>的信息和控制信号PIN，并且将存储体地址BK<0:K>、行标志信号SXFG、列标志信号SYFG以及地址ADD<0:L>输出至ARE阵列块200。

行地址XADD<0:E>与存储器的激活命令一起输入。列地址YADD<0:F>与存储器的读取/写入命令一起输入。

在存储器的测试操作期间已经发生故障时地址寄存器130根据控制信号PIN将关于与故障单元相对应的存储体地址、行地址XADD<0:E>和列地址YADD<0:E>的信息储存，以执行自修复操作。关于全局输入/输出线TGIO<0:G>的信息包括关于与故障单元相对应的存储体地址的信息和关于故障或合格的信息。在测试模式中全局输入/输出线TGIO<0:G>的电平处于第一逻辑电平的情况下，当控制信号被激活时地址寄存器130可以储存故障地址。

控制信号PIN是用于控制管道寄存器输入部分的脉冲信号，以将在存储器的读取操作中传送关于单元的合格或故障的信息至数据输出缓冲器的过程中加载到全局输入/输出线TGIO<0:G>的数据储存在管道寄存器中。地址寄存器130在控制信号PIN被激活时将故障地址信息储存在寄存器中。

地址寄存器130将地址ADD<0:L>输出至ARE阵列块200，用于故障单元的断裂操作。地址ADD<0:L>包括关于在测试模式中储存在地址寄存器130中的故障单元的行地址或列地址的信息。

故障地址包括在从全局输入/输出线TGIO<0:G>施加的信息中。全局输入/输出线TGIO<0:G>是在特定的测试模式中传送数据的全局数据线。在本公开的一个实施例中，当执行自修复时进入特定的测试模式，并且存储体信息被加载到全局输入/输出线TGIO。然而，本公开的实施例不限制于此，并且应当注意的是，可以不进入特定的测试模式，并且可以利用与激活命令一起输入的存储体信息。

尽管存储体地址BK<0:K>在正常操作中与激活命令一起输入，其在特定的测试模式中被加载到全局输入/输出线TGIO<0:G>上。例如，在读取操作中，当访问的单元合格时，逻辑高电平的数据可以被传送至全局输入/输出线TGIO<0:G>，而当访问的单元故障时，逻辑低电平的数据被加载到全局输入/输出线TGIO<0:G>。全局输入/输出线TGIO<0:G>可以将这种故障地址信息传送至地址寄存器130，并且同时将单元的合格或故障信息传送至数据输出缓冲器。

熔丝寄存器140可以根据行标志信号SXFG、列标志信号SYFG、熔丝组选择信号FSEL、行熔丝地址XFUSE<0:H>、以及列熔丝地址YFUSE<0:J>将熔丝组信号FSET<0:M>输出至ARE阵列块200。

熔丝寄存器140读取储存在ARE阵列块200的相应区域中的数据，并且加载并储存与故障单元信息相对应的未使用的熔丝组的信息，以执行用于故障地址的自修复操作。行熔丝地址XFUSE<0:H>包括关于ARE阵列块200中未使用的行熔丝组的信息。列熔丝地址YFUSE<0:J>包括关于ARE阵列块200中未使用的列熔丝组的信息。熔丝寄存器140将熔丝组信号FSET<0:M>输出至ARE阵列块200，该熔丝组信号FSET<0:M>包括关于与故障地址相对应的熔丝组断裂的信息。

地址计数器150被配置成对行时钟X_CLK计数、并且将计数信号CADD<0:Q>输出至启动控制单元120和行/列冗余块300。即，计数信号CADD<0:Q>表示由于在启动操作中行时钟X_CLK的触发而在地址计数器150中产生的地址。

行/列冗余块300被配置成根据行时钟X_CLK、列时钟Y_CLK、行熔丝数据XF_D<0:N>、列熔丝数据YF_D<0:O>、行地址XADD、列地址YADD以及计数信号CADD<0:Q>执行与故障数据相对应的冗余操作。也就是说，行/列冗余块300根据行时钟X_CLK执行与行熔丝数据XF_D<0:N>相对应的行冗余操作。另外，行/列冗余块300根据列时钟Y_CLK而执行与列熔丝数据YF_D<0:O>相对应的列冗余操作。因此，行/列冗余块300可以被配置成储存从ARE阵列块200施加的故障地址的熔丝数据、比较输入地址与故障地址、以及控制行和列的冗余操作。

在存储器操作之前，行/列冗余块300加载并储存来自ARE阵列块200的电熔丝已经断裂的相应故障地址的行熔丝数据XF_D<0:N>和列熔丝数据YF_D<0:O>。行/列冗余块300比较在存储器操作时输入的地址与已经储存的地址，并且使能正常行（或列）或者备用行（或列）。因此，行/列冗余块300可以被配置成：在封装级的测试操作中提前储存故障地址的比特信息，比较在存储器的操作中输入的地址和储存的故障地址的比特信息，以及执行冗余操作。

行/列解码器400被配置成将行地址XADD和列地址YADD解码、并且控制单元阵列500的行线和列线的操作。

图2是图1中的地址寄存器130的详细配置图。

地址寄存器130包括：存储体地址控制部131和地址控制部135。

存储体地址控制部131包括：存储体地址寄存器132和133以及存储体地址比较器134。存储体地址寄存器132和133被配置成储存与控制信号PIN相对应的全局输入/输出线TGIO<0:G>的故障地址信息。存储体地址控制部131可以被配置成当控制信号PIN被激活时储存故障单元的存储体地址。另外，存储体地址比较器134被配置成比较存储体地址寄存器132和133的输出，并且将存储体地址BK<0:K>输出至ARE阵列块200。

地址控制部135包括：行地址寄存器XR0和XR1、行地址比较器136、列地址寄存器YR0和YR1、列地址比较器137、以及选择器138。

行地址寄存器XR0和XR1被配置成储存对应于控制信号PIN而从全局输入/输出线TGIO<0:G>施加的故障单元的行地址XADD<0:E>。行地址比较器136被配置成比较行地址寄存器XR0和XR1的输出，并且输出行标志信号SXFG和行比较信号XA<0:E>。

列地址寄存器YR0和YR1被配置成储存对应于控制信号PIN而从全局输入/输出线TGIO<0:G>施加的故障单元的列地址YADD<0:F>。列地址比较器137被配置成比较列地址寄存器YR0和YR1的输出，并且输出列标志信号SYFG和列比较信号YA<0:F>。选择器138被配置成根据行标志信号SXFG或列标志信号SYFG而选择行比较信号XA<0:E>和列比较信号YA<0:F>中的任何一种，并且将地址ADD<0:L>输出至ARE阵列块200。

换言之，当行标志信号SXFG被激活时，选择器138可以选择行比较信号XA<0:E>，并且输出地址ADD<0:L>。相反，当列标志信号SYFG被激活时，选择器138可以选择列比较信号YA<0:F>并且输出地址ADD<0:L>。因此，地址控制部135可以被配置成储存当控制信号PIN被激活时施加的故障单元的地址、比较至少两个地址、以及输出行地址或列地址。

图3是图1中的熔丝寄存器140的详细配置图。

熔丝寄存器140包括：行列选择部141、熔丝组阵列部142、以及熔丝组选择部143。

行列选择部141被配置成根据行标志信号SXFG或列标志信号SYFG而选择并输出从ARE阵列块200施加的行熔丝地址XFUSE<0:H>和列熔丝地址XFUSE<0:H>中的任何一个。行列选择部141包括多个选择器，并且选择器可以包括多路复用器MUX1和MUX2。

熔丝组阵列部142包括熔丝组FS<0>和熔丝组FS<1>。熔丝组FS<0>和熔丝组FS<1>储存从行列选择部141施加的行熔丝地址XFUSE<0:H>或列熔丝地址YFUSE<0:J>，并且可以从选择器138中输出。熔丝组FS<0>将熔丝组信号FSET0<0:K>输出至可以包括多路复用器MUX3的熔丝组选择部143。熔丝组FS<1>将熔丝组信号FSET1<0:K>输出至熔丝组选择部143。

熔丝组选择部143被配置成根据熔丝组选择信号FSEL来选择熔丝组信号FSET0<0:K>和熔丝组信号FSET1<0:K>中的任何一种，并且将熔丝组信号FSET<0:M>输出至ARE阵列块200。

图4是解释产生全局输入/输出线TGIO<0:G>的信息的存储体信息发生器50的操作的视图。

在本公开的一个实施例中，将示例性地描述使用八个存储体B。存储体组包括八个存储体B<0:7>，并且每个存储体B包括图1的单元阵列500。来自八个存储体B的存储体信号BGIO<0:7>被输出至存储体信息发生器50。存储体信号BGIO<0:7>包括合格和故障信息，合格和故障信息包括关于相应的八个存储体B的状态的信息。

存储体信息发生器50被配置成输入存储体信号BGIO<0:7>，并且将存储体信息和存储体故障信息输出至全局输入/输出线TGIO<0:3>。三个全局输入/输出线TGIO<0:2>是加载有八个存储体B之中关于故障的存储体的信息的线。剩余的一个全局输入/输出线TGIO<3>是加载有标志信号的线，该标志信号表示八个存储体B之中的某一存储体已经故障时该存储体的故障。

当八个存储体B<0:7>之中的某一存储体中发生故障时存储体信息发生器50可以对存储体信号BGIO<0:7>编码、将编码的比特的值输出至全局输入/输出线TGIO<0:2>、以及将表示故障发生的标志信号输出至全局输入/输出线TGIO<3>。施加至全局输入/输出线TGIO<0:3>的存储体信息和存储体故障信息可以被输出至地址寄存器130。

图5是图1中的ARE阵列块200的详细配置图。

在图5中所示的根据一个实施例的ARE阵列块200示出提取关于行熔丝地址XFUSE<0:H>的信息。

图5的ARE阵列块200包括多个熔丝组群。每个熔丝组群包括由矩阵（mat）单位配置的多个熔丝组。ARE阵列块200根据熔丝选择信息来选择相应的行线。

另外，当断裂控制信号R_CON被激活时，ARE阵列块200根据断裂操作来储存缺陷单元的地址信息。每个熔丝组可以由电熔丝（E-熔丝）组成，电熔丝被编程以便被过电流熔化。

ARE阵列块200中的FS<0:R>表示行熔丝组的数目。Bit<0>用作熔丝组的使能比特，已使用的熔丝组处于切断状态，而未使用的熔丝组处于未切断状态。Bit<0:H>表示行地址比特并且储存熔丝组的故障信息。

在ARE阵列块200中，在启动操作期间，随着计数信号CADD<0:Q>按照行时钟X_CLK顺序产生，ARE阵列块200的熔丝组被访问。半导体器件根据加电信号开始启动操作，以读取ARE阵列块200的信息。然后，访问的熔丝组的比特信息被加载到行熔丝地址XFUSE<0:H>，并被顺序输出至熔丝寄存器140。

即，ARE阵列块200从第一熔丝组至最后的熔丝组顺序执行读取操作。如果执行ARE阵列块200的读取操作，则顺序或同时读取储存在第一熔丝组至最后的熔丝组中的缺陷单元的地址信号。

作为使能比特的Bit<0>选择性地控制是否输入行熔丝地址XFUSE<1:H>。例如，当作为使能比特的Bit<0>处于切断状态时，行熔丝地址XFUSE<1:H>可以不被储存在熔丝寄存器140中，而当作为使能比特Bit<0>处于未切断的状态时，行熔丝地址XFUSE<1:H>可以被储存在熔丝寄存器140中。

在本公开的一个实施例中，利用ARE阵列块200中未使用的行熔丝组或未使用的列熔丝组来执行自修复。然而，本公开的实施例不限制于此，并且应当注意的是，行熔丝组或列熔丝组可以被设置成专门地用于封装体的自修复。

在本公开的一个实施例中，可以以如下这种方式执行修复操作：关于故障的存储体、故障的行地址、故障的列地址以及熔丝组的信息不在存储器的封装状态下的存储器中产生，而是直接从外部施加至存储器。

以下将描述按如上提及配置的根据本公开的一个实施例的自修复器件的操作程序。

在晶片状态中，测试全部的裸片，并且修复出现的所有故障单元。然后，在将良好的裸片封装成封装体组装之后，执行封装测试。此时，由于弱刷新或者缺乏检测裕度而可能发生与裕度相关的故障。为了修复这种故障单元，存储器自身执行修复（被称作为自修复）。

在本公开的一个实施例中，假设两个单元故障。根据这个事实，地址寄存器130包括两个存储体地址寄存器132和133、两个行地址寄存器XR0和XR1、以及两个列地址寄存器YR0和YR1。熔丝寄存器140包括两个熔丝组FS<0>和FS<1>。

在本公开的一个实施例中，由于假设两个单元故障，所以以上寄存器配置比较两个寄存器的数据。然而，本公开的实施例不限制于此，并且应当注意的是，寄存器的数目可以根据故障单元的数目而增大或减小。

首先，在进入特定的测试模式的情况下，可以忽略外部存储体地址，并且存储器的全部存储体可以被激活。在下文中，数据可以被写入存储器的全部单元，并且可以读取储存在单元中的数据。

如果在读取操作期间某一单元中发生故障，则全局输入/输出线TGIO<0:G>可以从逻辑高电平转换成逻辑低电平。可以根据控制信号PIN通过地址寄存器130来锁存关于故障单元的行地址XADD或列地址YADD的信息以及加载到全局输入/输出线TGIO<0:G>上的故障存储体信息。

然后，如果在读取操作期间发生额外的故障，则全局输入/输出线TGIO<0:G>可以成为逻辑低电平。可以根据控制信号PIN通过地址寄存器130来额外地锁存关于故障单元的行地址XADD或列地址YADD的信息以及加载到全局输入/输出线TGIO<0:G>的故障存储体信息。

在这个过程中，地址寄存器130经由存储体地址比较器134来比较两个存储体地址寄存器132和133的输出。换言之，储存在存储体地址寄存器132中的第一故障单元的存储体地址和储存在存储体地址寄存器133中的额外的故障单元的存储体地址彼此比较，并且存储体地址BK<0:K>被输出至ARE阵列块200。

行地址比较器136比较两个行地址寄存器XR0和XR1的输出。行地址比较器136比较两个故障单元的行地址，以执行自修复操作。当两个行地址彼此相同时行地址比较器136将行标志信号SXFG输出成逻辑高电平，而当两个行地址彼此不同时将行标志信号SXFG输出成逻辑低电平。

即，当行标志信号SXFG是逻辑高电平时，可以识别成行相关故障。根据这一个事实，行/列冗余块300可以利用ARE阵列块200的行冗余来执行修复操作。

列地址比较器137比较两个列地址寄存器YR0和YR1的输出。列地址比较器137比较两个故障单元的列地址以执行自修复操作。列地址比较器137当两个列地址彼此相同时将列标志信号SYFG输出成逻辑高电平，而当两个列地址彼此不同时将列标志信号SYFG输出成逻辑低电平。

即，当列标志信号SYFG是逻辑高电平时，可以识别成列相关故障。根据这个事实，行/列冗余块300可以利用ARE阵列块200的列冗余来执行修复操作。

当行标志信号SXFG或列标志信号SYFG处于逻辑低电平时，可以识别成随机比特故障。在随机比特故障的情况下，行/列冗余块300可以利用ARE阵列块200的行冗余来执行自修复操作。

在本公开的这个实施例中，比较两个故障比特的地址信息，以确定行相关故障、列相关故障或者随机比特故障。利用用于行相关故障的行冗余、用于列相关故障的列冗余、以及用于随机比特故障的行冗余来执行修复。通过根据故障的特性利用合适的冗余来执行修复操作，可以改善封装状态下的修复成功率。

此后，当存储器测试操作结束时，可以确定出故障单元是行相关故障、列相关故障、或者随机故障。另外，可以同时完成对于存储体、区域以及地址的信息的分析，以识别存储器的故障单元所处的区域。

如果在加电操作之后存储器操作之前启动控制信号TBTUP被激活，则储存在地址寄存器130中的存储体地址BK、地址ADD、行标志信号SXFG以及列标志信号SYFG可以被输出至ARE阵列块200，并且相应的存储体的熔丝区可以被选中。

此后，启动控制单元120激活行时钟X_CLK和列时钟Y_CLK，并且将行时钟X_CLK和列时钟Y_CLK输出至ARE阵列块200。ARE阵列块200搜索选中的熔丝区、读取未使用的熔丝组、以及储存至熔丝寄存器140。当行标志信号SXFG处于高电平时行熔丝组被选中，而当列标志信号SYFG处于高电平时列熔丝组被选中。当行标志信号SXFG和列标志信号SYFG都处于低电平时行熔丝组被选中。

然后，储存在熔丝寄存器140中的熔丝组信息和故障地址被输出至ARE阵列块200。如果断裂控制信号R_CON被激活，则相应的熔丝组的相应地址比特的电熔丝可以断裂。

在行相关或列相关故障的情况下断裂操作执行一次。然而，在随机比特故障的情况下，由于两个故障单元具有不同的行和列地址，所以断裂操作应当执行两次。当故障比特为1时，利用行熔丝组断裂操作可以仅执行一次。

接着，当完成自修复操作时，可以重新开始加电（执行自动加电），或者利用从外部施加的触发信号而执行重新启动。ARE阵列块200的电熔丝的全部信息可以被储存在行/列冗余块300中。

通过再次测试存储器，故障单元可以被确定成已修复，并且存储器可以被归类成良好的封装体。因此，可以经由自修复操作而将故障封装体转换成良好的封装体。

在本公开的这个实施例中，通过提前执行存储器测试来锁存故障地址之后，可以从故障地址中提取关于存储体和熔丝区的熔丝信息。ARE阵列块200可以加载关于与故障地址信息相对应的存储体的熔丝区中的未使用的熔丝组的信息，并且将该信息储存在熔丝寄存器140中。通过利用储存在熔丝寄存器140中的该信息执行修复操作，由于仅包括少量的熔丝寄存器，所以可以减小布局面积。

参见图6，可以应用半导体器件的微处理器1000可以控制并调整如下的一系列处理：从各种外部装置接收数据，以及处理数据并将处理结果传送至外部装置。微处理器1000可以包括：储存单元1010、运算单元1020以及控制单元1030。微处理器可以是各种处理装置，诸如中央处理单元（CPU）、图像处理单元（GPU）、数字信号处理器（DSP）、或者应用处理器（AP）。

储存单元1010可以是处理器寄存器或者寄存器，并且储存单元可以是可以将数据储存在微处理器100中的单元，并且包括数据寄存器或者地址寄存器或者其他的各种寄存器。储存单元1010可以暂时储存要在运算单元1020中操作的数据、在运算单元1020中执行的所得数据、以及储存要操作的数据的地址。储存单元1010可以包括在以上实施例中描述的半导体器件。

运算单元1020可以在微处理器中执行运算，并且根据在控制单元1030中的命令的解码结果来执行算术运算或逻辑运算的各种四则运算。运算单元可以包括一个或更多个算术和逻辑单元（ALU）。

控制单元1030可以接收来自储存单元1010、运算单元1020或者微处理器1000的外部装置的信号，执行命令的提取或解码，或者输入或输出控制，以及执行编程形式的方法。

根据一个实施例的微处理器1000还可以包括：高速缓冲存储单元1040，适用于暂时储存从外部装置（而不是储存单元1010）输入的数据、或者要被输出至外部装置的数据。高速缓冲存储单元1040可以经由总线接口1050与储存单元1010、运算单元1020、以及控制单元1030交换数据。

尽管以上已经描述了某些实施例，但是对于本领域的技术人员将会理解的是，描述的实施例仅仅是实例。因此，不应基于所描述的实施例来限定本文描述的自修复器件。更确切地说，应当仅根据所附权利要求并结合以上描述和附图来限定本文描述的自修复器件。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种自修复器件，包括：

阵列断裂电熔丝ARE阵列块，所述ARE阵列块被配置成储存故障地址；

ARE控制块，所述ARE控制块被配置成：根据所述故障地址来控制熔丝组的修复操作、比较多个所述故障地址、以及确定故障状态；以及

冗余块，所述冗余块被配置成储存所述故障地址的熔丝数据、比较输入地址与所述故障地址、以及控制行冗余操作和列冗余操作。

技术方案2.如技术方案1所述的自修复器件，其中，所述ARE控制块包括：

地址寄存器，所述地址寄存器被配置成在测试模式中储存故障单元信息；以及

熔丝寄存器，所述熔丝寄存器被配置成储存所述ARE阵列块中对应于所述故障单元信息的未使用的熔丝组的信息。

技术方案3.如技术方案2所述的自修复器件，其中，所述地址寄存器储存故障单元的行地址、列地址以及存储体信息。

技术方案4.如技术方案2所述的自修复器件，其中，所述地址寄存器比较第一故障单元的地址和第二故障单元的地址，根据比较的结果控制标志信号的状态，以及将所述故障单元信息输出至所述ARE阵列块。

技术方案5.如技术方案4所述的自修复器件，其中，当列标志信号处于逻辑高电平时，所述冗余块通过确定列故障、利用所述ARE阵列块的列冗余来执行修复操作，并且当行标志信号或所述列标志信号处于逻辑低电平时，所述冗余块通过确定随机比特故障、利用所述ARE阵列块的行冗余来执行修复操作。

技术方案6.如技术方案2所述的自修复器件，其中，在全局输入/输出线的电平在所述测试模式中处于第一逻辑电平的情况下，当控制信号被激活时所述地址寄存器储存所述故障地址。

技术方案7.如技术方案6所述的自修复器件，其中，所述ARE控制块还包括：

存储体信息发生器，所述存储体信息发生器被配置成：将关于相应存储体是否故障的信息编码，并且将所述信息输出至所述全局输入/输出线。

技术方案8.如技术方案2所述的自修复器件，其中，所述地址寄存器包括：

存储体地址控制部，所述存储体地址控制部被配置成：当控制信号被激活时储存故障单元的存储体地址，比较至少两个存储体地址，以及将存储体地址输出至所述ARE阵列块；以及

地址控制部，所述地址控制部被配置成：当所述控制信号被激活时储存所述故障单元的地址，比较至少两个地址，以及输出行地址或列地址。

技术方案9.如技术方案8所述的自修复器件，其中，所述存储体地址控制部包括：

多个存储体地址寄存器，所述多个存储体地址寄存器被配置成：根据所述控制信号，储存从所述全局输入/输出线施加的所述故障单元的所述存储体地址；以及

存储体地址比较器，所述存储体地址比较器被配置成比较所述多个存储体地址寄存器的输出、并且输出所述存储体地址。

技术方案10.如技术方案8所述的自修复器件，其中，所述地址控制部包括：

多个行地址寄存器，所述多个行地址寄存器被配置成：根据所述控制信号，储存从所述全局输入/输出线施加的所述故障单元的行地址；

行地址比较器，所述行地址比较器被配置成比较所述多个行地址寄存器的输出、并且输出行比较信号和行标志信号；

多个列地址寄存器，所述多个列地址寄存器被配置成：根据所述控制信号，储存从所述全局输入/输出线施加的所述故障单元的列地址；

列地址比较器，所述列地址比较器被配置成比较所述多个列地址寄存器的输出、并且输出列比较信号和列标志信号；以及

第一选择器，所述第一选择器被配置成：根据所述行标志信号和所述列标志信号，选择所述行地址比较器的输出和所述列地址比较器的输出中的任何一个，并且将地址输出至所述ARE阵列块。

技术方案11.如技术方案10所述的自修复器件，其中，所述第一选择器当所述行标志信号被激活时选择所述行比较信号并且输出所述地址，而当所述列标志信号被激活时选择所述列比较信号并且输出所述地址。

技术方案12.如技术方案10所述的自修复器件，其中，所述熔丝寄存器包括：

第二选择器，所述第二选择器被配置成：根据所述行标志信号和所述列标志信号，选择从所述ARE阵列块施加的行熔丝地址和列熔丝地址中的任何一个；

熔丝组阵列部，所述熔丝组阵列部被配置成储存从所述第一选择器输出的地址，并且输出多个熔丝组信号；以及

第三选择器，所述第三选择器被配置成：根据熔丝组选择信号，选择所述多个熔丝组信号之中的至少一个熔丝组信号，并且将选中的熔丝组信号输出至所述ARE阵列块。

技术方案13.如技术方案1所述的自修复器件，其中，所述ARE控制块还包括：

断裂控制单元，所述断裂控制单元被配置成：根据断裂信号和写入信号来储存断裂数据，并且将用于控制断裂操作的断裂控制信号输出至所述ARE阵列块；以及

启动控制单元，所述启动控制单元被配置成：根据启动控制信号来开始启动操作，并且根据计数信号来将行时钟和列时钟输出至所述ARE阵列块和所述冗余块。

技术方案14.如技术方案13所述的自修复器件，其中，所述断裂数据包括：故障单元的存储体信息、地址信息、标志信息以及熔丝组信息。

技术方案15.如技术方案1所述的自修复器件，其中，所述ARE控制块还包括：

地址计数器，所述地址计数器被配置成在所述启动操作中对所述行时钟计数、并且输出所述计数信号。

技术方案16.如技术方案1所述的自修复器件，其中，所述冗余块在封装级的测试操作中提前储存所述故障地址的比特信息，比较在存储器的操作中输入的地址与储存的所述故障地址的比特信息，以及执行冗余操作。

技术方案17.如技术方案1所述的自修复器件，其中，所述ARE阵列块根据从所述ARE控制块施加的所述行时钟和所述列时钟而将所述故障地址的所述熔丝数据输出至所述冗余块。

技术方案18.如技术方案17所述的自修复器件，其中，当启动信号被激活时，所述ARE阵列块在所述存储器操作之前将所述熔丝数据输出至所述冗余块。

技术方案19.如技术方案17所述的自修复器件，其中，所述熔丝数据包括关于断裂的行熔丝的信息和关于断裂的列熔丝的信息。

技术方案20.如技术方案1所述的自修复器件，还包括：

存储器测试器，所述存储器测试器被配置成：储存测试所述存储器时出现的故障地址的信息，并且将所述故障地址和断裂数据输出至所述ARE控制块。

技术方案21.一种自修复器件，包括：

阵列断裂电熔丝ARE控制块，所述ARE控制块被配置成：输入来自存储器测试器的故障地址信息，并且控制用于电熔丝的断裂操作；

ARE阵列块，所述ARE阵列块被配置成储存关于所述故障地址的相应比特的信息；以及

冗余块，所述冗余块被配置成：响应于行时钟、列时钟、行熔丝数据、列熔丝数据、行地址、列地址以及计数信号而执行冗余操作。

技术方案22.如技术方案21所述的自修复器件，还包括：

地址寄存器，所述地址寄存器被配置成：在测试操作期间，储存关于与故障单元相对应的存储体地址、所述行地址以及所述列地址的信息。

技术方案23.如技术方案21所述的自修复器件，还包括：

熔丝寄存器，所述熔丝寄存器被配置成：读取储存在所述ARE阵列块中的数据，并且加载并储存熔丝组中的信息。

技术方案24.如技术方案21所述的自修复器件，其中，所述冗余块被配置成：响应于行时钟而执行行冗余操作，并且响应于列时钟而执行列冗余操作。

技术方案25.如技术方案21所述的自修复器件，其中，所述冗余块被配置成：在存储器操作之前，储存故障地址的所述行熔丝数据和所述列熔丝数据。

附图标记列表

10：存储器测试器

100：ARE（阵列熔丝电熔丝）控制块

200：ARE阵列块

300：行/列冗余块

400：行/列解码器

500：单元阵列

110：断裂控制单元

120：启动控制单元

130：地址寄存器

140：熔丝寄存器

150：地址计数器

Claims (10)

1.一种自修复器件，包括：

阵列断裂电熔丝ARE阵列块，所述ARE阵列块被配置成储存故障地址；

ARE控制块，所述ARE控制块被配置成：根据所述故障地址来控制熔丝组的修复操作、比较多个所述故障地址、以及确定故障状态；以及

冗余块，所述冗余块被配置成储存所述故障地址的熔丝数据、比较输入地址与所述故障地址、以及控制行冗余操作和列冗余操作。

2.如权利要求1所述的自修复器件，其中，所述ARE控制块包括：

地址寄存器，所述地址寄存器被配置成在测试模式中储存故障单元信息；以及

熔丝寄存器，所述熔丝寄存器被配置成储存所述ARE阵列块中对应于所述故障单元信息的未使用的熔丝组的信息。

3.如权利要求2所述的自修复器件，其中，所述地址寄存器储存故障单元的行地址、列地址以及存储体信息。

4.如权利要求2所述的自修复器件，其中，所述地址寄存器比较第一故障单元的地址和第二故障单元的地址，根据比较的结果控制标志信号的状态，以及将所述故障单元信息输出至所述ARE阵列块。

5.如权利要求4所述的自修复器件，其中，当列标志信号处于逻辑高电平时，所述冗余块通过确定列故障、利用所述ARE阵列块的列冗余来执行修复操作，并且当行标志信号或所述列标志信号处于逻辑低电平时，所述冗余块通过确定随机比特故障、利用所述ARE阵列块的行冗余来执行修复操作。

6.如权利要求2所述的自修复器件，其中，在全局输入/输出线的电平在所述测试模式中处于第一逻辑电平的情况下，当控制信号被激活时所述地址寄存器储存所述故障地址。

7.如权利要求6所述的自修复器件，其中，所述ARE控制块还包括：

存储体信息发生器，所述存储体信息发生器被配置成：将关于相应存储体是否故障的信息编码，并且将所述信息输出至所述全局输入/输出线。

8.如权利要求2所述的自修复器件，其中，所述地址寄存器包括：

存储体地址控制部，所述存储体地址控制部被配置成：当控制信号被激活时储存故障单元的存储体地址，比较至少两个存储体地址，以及将存储体地址输出至所述ARE阵列块；以及

地址控制部，所述地址控制部被配置成：当所述控制信号被激活时储存所述故障单元的地址，比较至少两个地址，以及输出行地址或列地址。

9.如权利要求8所述的自修复器件，其中，所述存储体地址控制部包括：

多个存储体地址寄存器，所述多个存储体地址寄存器被配置成：根据所述控制信号，储存从所述全局输入/输出线施加的所述故障单元的所述存储体地址；以及

存储体地址比较器，所述存储体地址比较器被配置成比较所述多个存储体地址寄存器的输出、并且输出所述存储体地址。

10.如权利要求8所述的自修复器件，其中，所述地址控制部包括：

多个行地址寄存器，所述多个行地址寄存器被配置成：根据所述控制信号，储存从所述全局输入/输出线施加的所述故障单元的行地址；

行地址比较器，所述行地址比较器被配置成比较所述多个行地址寄存器的输出、并且输出行比较信号和行标志信号；

多个列地址寄存器，所述多个列地址寄存器被配置成：根据所述控制信号，储存从所述全局输入/输出线施加的所述故障单元的列地址；

列地址比较器，所述列地址比较器被配置成比较所述多个列地址寄存器的输出、并且输出列比较信号和列标志信号；以及

第一选择器，所述第一选择器被配置成：根据所述行标志信号和所述列标志信号，选择所述行地址比较器的输出和所述列地址比较器的输出中的任何一个，并且将地址输出至所述ARE阵列块。