CN108074620A - 修复控制器件及包括其的半导体器件 - Google Patents

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Abstract

一种用于被划分为多个存储体的存储单元的修复控制器件可以包括：故障地址储存电路，其被配置为根据故障行地址对多个故障地址进行分类和储存，每个故障地址包含故障存储体地址和故障行地址，以及通过将故障行地址与表示由该故障行地址指示的一个或更多个故障存储体的全部故障存储体信息进行匹配来储存该故障行地址。修复控制器件还包括地址比较电路，其被配置为将输入地址与储存在故障地址储存电路中的包括故障行地址与全部故障存储体信息的对进行比较，以及基于比较结果来产生命中信号。修复控制器件还包括地址发生电路，其被配置为基于命中信号来产生访问目标地址。

Description

修复控制器件及包括其的半导体器件
相关申请的交叉引用
本申请要求2016年11月7日在韩国知识产权局提交的申请号为10-2016-0147483的韩国申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例涉及一种修复控制器件及包括其的半导体，以及更具体地，涉及一种用于将故障地址储存在非易失性存储器中的技术。
背景技术
通常，半导体器件包括大量存储单元。近来，工艺技术的发展增加了半导体器件的集成密度，从而进一步增加了存储单元的数量。然而，当存储单元中的任意一个具有缺陷时，半导体器件可以发生故障。因此，如果包括缺陷单元的半导体器件不执行期望的操作，则不能使用该半导体器件。
然而，近来，随着用于半导体器件的工艺技术的发展，缺陷很可能仅出现在少量存储单元中。当整个半导体器件由于这样少量的缺陷而作为缺陷产品被丢弃时，这在产品的成品率方面是非常低效的。因此，为了解决这样的问题，半导体器件额外包括冗余存储单元以及正常存储单元。
在这个配置中，半导体器件包括冗余控制电路。当在正常存储单元中出现缺陷时，冗余控制电路通过预先测试来识别缺陷。然后，当进行对正常存储单元的访问请求时，冗余控制电路从有缺陷的正常存储单元切换到对冗余存储单元的访问。即，提供冗余存储单元以修复有缺陷的正常存储单元(以下，称为“故障单元”)。
具体地，当在读取/写入操作期间访问故障单元时，可以访问正常存储单元而不是故障单元。此时，被访问的正常存储单元是冗余存储单元。
因此，即使故障单元的地址(以下，称为“故障地址”)被输入，因为执行用于访问冗余存储单元而非故障单元的操作(以下，称为“修复操作”)，所以能确保半导体器件的正常操作。
对于这样的修复操作，可以在半导体器件的制造过程期间发现故障单元，并且其故障地址可以被预先储存在半导体器件中。此时，当故障单元的数量增加时，故障地址的数量也增加。于是，由于半导体器件需要用于储存故障地址的更多电路，所以可以降低成品率。
发明内容
各种实施例涉及一种能够有效地储存故障地址的修复控制器件及包括其的半导体器件。
在本公开的实施例中，用于被划分为多个存储体的存储单元的修复控制器件可以包括：故障地址储存电路，其被配置为：根据故障行地址对多个故障地址进行分类和储存，每个故障地址包含故障存储体地址和故障行地址，以及通过将故障行地址与表示由故障行地址指示的一个或更多个故障存储体的全部故障存储体信息进行匹配来储存故障行地址；地址比较电路，其被配置为：将输入地址与储存在故障地址储存电路中的包括故障行地址与全部故障存储体信息的对进行比较，以及基于比较结果来产生命中信号；以及地址发生电路，其被配置为：基于命中信号来产生访问目标地址。
在本公开的实施例中，半导体器件可以包括：非易失性存储器，其被配置为储存多个故障地址，每个故障地址包含故障存储体地址和故障行地址；以及修复控制器件，其被配置为根据故障行地址对从非易失性存储器输出的故障地址进行分类和储存，其中，修复控制器件将故障行地址与表示由故障行地址指示的一个或更多个故障存储体的全部故障存储体信息进行匹配，以及储存故障行地址。
附图说明
结合附图来描述特征、方面以及实施例，其中：
图1是根据实施例的半导体器件的配置图；
图2是图1的故障地址储存电路的配置图；
图3是图2的熔丝组锁存器阵列的详细配置图；
图4是图1的地址比较电路的配置图；
图5是图1的地址发生电路的配置图；
图6A是图示当图1的故障地址储存电路的熔丝组锁存器被划分为每个存储体时的存储体架构的示图；
图6B是图示当图1的故障地址储存电路的熔丝组锁存器未被划分为每个存储体时的存储体架构的示图；以及
图7图示采用根据上面关于图1到图6讨论的各种实施例的半导体器件的系统的示例的框图。
具体实施方式
在下文中，下面将通过示例性实施例参考附图来描述根据本公开的修复控制器件和半导体器件。
图1是根据实施例的半导体器件1的配置图。
参考图1，根据本实施例的半导体器件1包括修复控制器件10、非易失性存储器100以及存储单元阵列500。
非易失性存储器100储存故障单元的多个地址(即，故障地址FADD)。故障地址FADD可以在半导体器件1的制造过程期间被检测，并且预先储存在非易失性存储器100中。非易失性存储器100可以包括电子熔丝阵列电路、NAND快闪存储器、NOR快闪存储器、可擦除可编程只读存储器(EPROM)、电可擦除可编程ROM(EEPROM)、铁电式随机存取存储器(FRAM)以及磁阻RAM(MRAM)中的任意一种。
修复控制器件10将输入地址IN_ADD和故障地址FADD进行比较，并且产生用于访问存储单元阵列500的最终地址ADD。修复控制器件10包括故障地址储存电路200、地址比较电路300以及地址发生电路400。
当功率被施加到半导体器件1时，故障地址储存电路200转换储存在非易失性存储器100中的故障地址FADD并且在其中储存转换的地址。
为了将输入地址IN_ADD和故障地址FADD进行比较，每当输入地址IN_ADD被输入时，修复控制器件10可以访问非易失性存储器100以读取故障地址FADD。然而，在这种情况下，因为非易失性存储器100需要较长的读取时间，所以可以降低整个操作速度。此外，修复控制器件10需要具有用于访问非易失性存储器100的特定单元的电路。因此，修复控制器件10包括故障地址储存电路200，所述故障地址储存电路200用于在施加功率时储存所有被储存在非易失性存储器100中的故障地址FADD。
故障地址储存电路200顺序地转换从非易失性存储器100传输来的多个故障地址FADD，并且储存转换的地址。故障地址储存电路200根据故障行地址F_RADD对故障地址FADD进行分类和储存。即，修复控制器件10的故障地址储存电路200将故障行地址F_RADD与表示由该故障行地址F_RADD指示的一个或更多个故障存储体的全部故障存储体信息TOT_F_BA匹配，并且储存该故障行地址F_RADD。将参考图2详细描述故障地址储存电路200。
地址比较电路300将输入地址IN_ADD与储存在故障地址储存电路200中的故障地址FADD(即，包括全部故障存储体信息TOT_F_BA与故障行地址F_RADD的对)进行比较，并且基于比较结果来产生命中信号HIT。此时，地址比较电路300可以将通过解码输入地址IN_ADD的存储体地址(以下，称为输入存储体地址)得到的值与储存在故障地址储存电路200中的全部故障存储体信息TOT_F_BA进行比较，以及可以将输入地址IN_ADD的行地址(以下，称为输入行地址)与储存在故障地址储存电路200中的故障行地址F_RADD进行比较。可以针对储存在故障地址储存电路200中的全部故障存储体信息TOT_F_BA与故障行地址F_RADD中的每对产生命中信号HIT。
地址发生电路400基于由地址比较电路300执行的比较来产生最终地址(访问目标地址)ADD。当命中信号HIT被使能时，地址发生电路400可以产生与输入地址IN_ADD相对应的修复地址作为最终地址ADD。另一方面，当命中信号HIT被禁止时，地址发生电路400可以产生输入地址IN_ADD作为最终地址ADD。
图2是图1的故障地址储存电路200的详细配置图。
参考图2，故障地址储存电路200包括故障地址转换器210和熔丝组锁存器阵列220。
故障地址转换器210转换从非易失性存储器100传输来的故障地址FADD。具体地，故障地址转换器210将故障地址FADD分开为故障存储体地址或者故障存储体地址205和故障行地址F_RADD。故障地址转换器210产生故障存储体指示信号或者基于故障存储体地址205来产生故障存储体指示信号F_BA_DEC。
故障存储体指示信号F_BA_DEC指示由故障地址FADD指示的故障单元位于哪个存储体。故障存储体指示信号F_BA_DEC可以具有与存储体的数量相对应的比特位。故障地址转换器210可以基于通过解码故障存储体地址205获得的结果来产生故障存储体指示信号F_BA_DEC。
例如，当存储单元阵列500被划分为四个存储体BANK0至BANK4(如图1所示)时，故障地址FADD可以包含2个比特位的故障存储体地址205。故障存储体指示信号F_BA_DEC可以具有与存储体的数量相对应的四个比特位。此时，在假设故障存储体地址205指示“00”或存储体BANK0的情况下，通过解码故障存储体地址205获得的值变为“0001”。即，指示存储体BANK0的比特位被设置为1，而指示其它存储体BANK1至BANK3的比特位被设置为0。因此，故障存储体指示信号F_BA_DEC变为“0001”。此时，故障存储体指示信号F_BA_DEC的每个比特位的电平仅仅是示例，并且可以被设置为相反的电平。此外，故障地址转换器210使用故障存储体指示信号F_BA_DEC和故障行地址F_RADD来设置熔丝组锁存器阵列220的值。
图3是熔丝组锁存器阵列220的详细配置图。
参考图3，熔丝组锁存器阵列220包括多个熔丝组锁存器220_0至220_n-1。熔丝组锁存器220_0至200_n-1中的每个包括全部失效存储体信息区域或全部故障存储体信息区域以及失效行地址区域或故障行地址区域。全部故障存储体信息区域可以用于储存全部故障存储体信息TOT_F_BA，并且故障行地址区域可以用于储存故障行地址F_RADD。
全部故障存储体信息TOT_F_BA指示由对应的故障行地址F_RADD覆盖的一个或更多个存储体，并且具有与存储体的数量相对应的比特位。因为本实施例是基于图1的存储单元阵列500包括四个存储体BANK0至BANK3的假设，所以全部故障存储体信息TOT_F_BA<0:3>是4比特位信号。用于储存熔丝组锁存器220_0至200_n-1的全部故障存储体信息TOT_F_BA<0:3>的全部故障存储体信息区域也具有四个比特位。
本实施例是基于故障地址FADD的行地址F_RADD<0:m-1>具有m个比特位的假设。即，包括在每个熔丝组锁存器220_0至220_n-1中的故障行地址区域具有m个比特位。
熔丝组锁存器阵列220可以包括熔丝组锁存器使能信号FSEN。熔丝组锁存器使能信号FSEN基于已经储存在非易失性存储器100中的熔丝组使能信号来产生。例如，在没有储存数据的初始状态下，非易失性存储器100被配置为具有特定值0。在这种情况下，当数据“0”被写入到非易失性存储器100时，难以判断数据尚未被储存在非易失性存储器100中，还是数据“0”被写入到非易失性存储器100。因此，例如，为了指示储存了数据，可以将熔丝组使能信号设置为特定值“1”。非易失性存储器100可以包括具有多个熔丝组的熔丝组阵列。此外，为了指示数据是否被储存在熔丝组阵列的每个熔丝组中，可以将熔丝组使能信号设置为特定值。
熔丝组锁存器阵列220的熔丝组锁存器220_0至220_n-1中的每个可以基于储存在非易失性存储器100中的上述熔丝组使能信号来储存熔丝组锁存器使能信号FSEN。例如，熔丝组锁存器阵列220可以储存初始值“0”。在功率被施加到半导体器件1时启动信号被使能时，故障地址FADD从非易失性存储器100被顺序地传输到故障地址储存电路200的故障地址转换器210。故障地址转换器210根据故障行地址F_RADD将故障地址FADD进行分类并储存在熔丝组锁存器220_0至220_n-1中。故障地址转换器210分别将与故障地址FADD相对应的熔丝组使能信号作为熔丝组锁存器使能信号FSEN储存在熔丝组锁存器220_0至220_n-1中。
基本上，故障地址转换器210将故障行地址F_RADD储存在熔丝组锁存器220_0至220_n-1之一的故障行地址区域中。故障地址转换器210将故障存储体地址205转换成由故障地址FADD指示的故障存储体指示信号F_BA_DEC。然后，例如，故障地址转换器210基于通过解码故障存储体地址205获得的结果来将全部故障存储体信息区域中的与故障存储体指示信号F_BA_DEC的比特位相对应的比特位使能到预定值“1”。例如，当存储单元阵列500被划分为四个存储体(如图1所示)并且故障存储体地址205为“00”时，故障存储体指示信号F_BA_DEC<0:3>变为“1000”。因此，故障地址转换器210将全部故障存储体信息区域的全部故障存储体信息TOT_F_BA的第一比特位TOT_F_BA<0>设置为“1”。
此时，要储存在熔丝组锁存器阵列220中的故障地址FADD'的故障行地址F_RADD'可以已经被储存在熔丝组锁存器220_0至220_1中的任意一个(例如，熔丝组锁存器220_k)的故障行地址区域中。换言之，已经储存的故障地址FADD的故障行地址F_RADD可以等于要储存的故障地址FADD'的故障行地址F_RADD'(即，F_RADD＝F_RADD')。在这种情况下，故障地址转换器210通过转换故障地址FADD'的故障存储体地址205来产生故障存储体指示信号F_BA_DEC'。然后，故障地址转换器210禁止熔丝组锁存器220_k的全部故障存储体信息区域的比特位，该比特位对应于故障存储体指示信号F_BA_DEC'的使能比特位。例如，当故障地址FADD'的故障存储体指示信号F_BA_DEC<0:3>为“0010”时，熔丝组锁存器220_k的全部故障存储体信息区域的第三比特位TOT_F_BA<2>可以被设置为“1”。即，熔丝组锁存器220_k的全部故障存储体信息区域的全部故障存储体信息TOT_F_BA<0:3>被设置为“1010”。
换言之，当两个故障地址FADD和FADD'的故障行地址F_RADD和F_RADD'彼此相等时，相同的故障行地址F_FADD或F_RADD'被储存在一个熔丝组锁存器220_k的故障行地址区域中，并且由故障行地址F_FADD或F_RADD'指示的存储体由熔丝组锁存器220_k的全部故障存储体信息区域来表示。因此，两个故障地址FADD和FADD'可以被储存在一个熔丝组锁存器220_k中。
根据本实施例，当在多个存储体的同一行地址处出现故障时，多个存储体的故障地址可以被储存在一个熔丝组锁存器中。因此，与针对各个存储体对故障地址进行分类和储存时相比，可以减少用于故障地址的储存区域的数量(即，熔丝组锁存器的数量)。
在半导体器件1中修复控制器件10的地址比较电路300将输入地址IN_ADD与从故障地址储存电路200传输来的转换的故障地址FADD(即，全部故障存储体信息TOT_F_BA与故障行地址F_RADD的对)进行比较，并且基于比较结果来产生命中信号HIT。
图4是地址比较电路300的详细配置图。图4图示用于将输入地址IN_ADD与熔丝组锁存器阵列220的一个熔丝组锁存器的全部故障存储体信息TOT_F_BA<0:3>、故障行地址F_RADD<0:m-1>以及熔丝组锁存器使能信号FSEN相比较的配置。当在图3中图示n个熔丝组锁存器220_0至220_n-1时，在图4的配置中需要n个地址比较电路300。因此，产生n个命中信号HIT。
参考图4，地址比较电路300包括解码器(输入地址转换器)310、存储体比较器320_0至320_3、行地址比较器330_0至330_m-1、或运算器340、与运算器350以及与运算器360。
输入地址IN_ADD包括输入存储体地址IN_BA和输入行地址IN_RADD。本实施例是基于故障地址FADD的故障存储体地址205具有两个比特位并且故障行地址F_RADD具有m个比特位的假设。因此，输入地址IN_ADD具有与故障地址FADD相同数量的比特位。即，输入存储体地址IN_BA具有两个比特位，而输入行地址IN_RADD具有m个比特位。
解码器310可以将输入存储体地址IN_BA转换为由输入地址IN_ADD指示的输入存储体指示信号IN_BA_DEC。解码器310可以基于通过解码输入地址IN_ADD的输入存储体地址IN_BA获得的结果来产生输入存储体指示信号IN_BA_DEC。即，解码器310执行与故障地址转换器210的操作类似的操作，该故障地址转换器210通过转换故障地址FADD的故障存储体地址205来产生故障存储体指示信号F_BA_DEC。在本实施例中，因为输入存储体地址IN_BA具有两个比特位，所以产生4比特位的输入存储体指示信号IN_BA_DEC<0:3>。输入存储体指示信号IN_BA_DEC<0:3>中仅有一个比特位被使能，其它比特位被禁止。
存储体比较器320_0至320_3将储存在故障地址储存电路200的熔丝组锁存器阵列220的各个熔丝组锁存器220_0至220_n-1的全部故障存储体信息区域中的全部故障存储体信息TOT_F_BA<0:3>的值与从解码器310输出的输入存储体指示信号IN_BA_DEC<0:3>的对应值进行比较。存储体比较器320_0至320_3的数量对应于在全部故障存储体信息TOT_F_BA<0:3>或输入存储体指示信号IN_BA_DEC<0:3>中包含的比特位的数量。即，安装了四个存储体比较器。
当全部故障存储体信息TOT_F_BA<0:3>的值等于输入存储体指示信号IN_BA_DEC<0:3>的对应值时，存储体比较器320_0至320_3使能对应的存储体命中信号HIT_BA0至HIT_BA3。当全部故障存储体信息TOT_F_BA<0:3>的值与输入存储体指示信号IN_BA_DEC<0:3>的对应值不同时，存储体比较器320_0至320_3禁止对应的存储体命中信号HIT_BA0至HIT_BA3。
行地址比较器330_0至330_m-1将故障行地址F_RADD<0:m-1>的值与输入行地址IN_RADD<0:m-1>的对应值进行比较。因为行地址比较器330_0至330_m-1将故障行地址F_RADD<0:m-1>的值与输入行地址IN_RADD<0:m-1>的对应值进行比较，所以行地址比较器330_0至330_m-1的数量对应于在故障行地址F_RADD<0:m-1>或输入行地址IN_RADD<0:m-1>中包含的比特位的数量。即，安装了m个行地址比较器。
当行地址比较器330_0至330_m-1的比较结果指示故障行地址F_RADD<0:m-1>的值等于输入行地址IN_RADD<0:m-1>的对应值时，行地址比较器330_0至330_m-1使能对应的行命中信号R_HIT<0>至R_HIT<m-1>。当行地址比较器330_0至330_m-1的比较结果指示故障行地址F_RADD<0:m-1>的值与输入行地址IN_RADD<0:m-1>的对应值不同时，行地址比较器330_0至330_m-1禁止对应的行命中信号R_HIT<0>至R_HIT<m-1>。
或运算器340对存储体命中信号HIT_BA0至HIT_BA3执行或运算。即，或运算器340判断全部故障存储体指示信号TOT_F_BA<0>至TOT_F_BA<3>与输入存储体指示信号IN_BA_DEC<0>至IN_BA_DEC<3>的对中的一对或更多对是否彼此相等。
如上所述，故障地址储存电路200根据故障行地址F_RADD对故障地址FADD进行分类和储存。因此，全部故障存储体信息TOT_F_BA<0:3>的多个比特位可以被使能。另一方面，输入存储体指示信号IN_BA_DEC<0:3>的一个比特位被使能。因此，存储体比较器320_0至320_3和或运算器340判断输入存储体指示信号IN_BA_DEC<0:3>的使能比特位是否对应于全部故障存储体信息TOT_F_BA<0:3>的使能比特位中的一个。
与运算器350对行命中信号R_HIT<0>至R_HIT<m-1>执行与运算。此时，熔丝组锁存器使能信号FSEN也可以与行命中信号R_HIT<0>至R_HIT<m-1>被输入到与运算器350。这是因为，只有当熔丝组锁存器使能信号FSEN被使能时，故障行地址F_RADD<0>至F_RADD<m-1>有效。
行地址比较器330_0至330_m-1和与运算器350判断故障行地址IN_RADD<0:m-1>的比特位是否等于输入行地址IN_RADD<0:m-1>的对应比特位。
与运算器360对或运算器340的输出值和与运算器350的输出值执行与运算，以及基于运算结果来产生命中信号HIT。当或运算器340的输出值和与运算器350的输出值都被使能时，与运算器360可以使能命中信号HIT。
根据这样的配置，当输入存储体指示信号IN_BA_DEC<0:3>与全部故障存储体信息TOT_F_BA<0:3>相对应并且输入行地址IN_RADD<0:m-1>与储存在故障地址储存电路200中的故障行地址F_RADD相对应时，地址比较电路300使能命中信号HIT。此外，地址比较电路300判断输入地址IN_ADD是否对应于多个存储体的故障地址信息,该故障地址信息被储存在故障地址储存电路200的多个熔丝组锁存器220_0至220_n-1的任意一个中，该故障地址信息指示全部故障存储体信息TOT_F_BA与故障行地址F_RADD的对。
图4的地址比较电路300被配置为将输入地址IN_ADD与储存在多个熔丝组锁存器220_0至220_n-1的任意一个中的故障地址信息进行比较。因此，为了将输入地址IN_ADD与储存在多个熔丝组锁存器220_0至220_n-1中的故障地址信息进行比较，需要在熔丝组锁存器220_0至220_n-1的每个中安装地址比较电路300。因此，从与熔丝组锁存器220_0至220_n-1相对应的n个地址比较电路300产生n个命中信号HIT。返回参考图1，地址发生电路400基于命中信号HIT来产生最终地址ADD。
图5是地址发生电路400的详细配置图。
参考图5，地址发生电路400包括地址转换器410和地址选择器420。
地址转换器410基于命中信号HIT来产生修复使能信号REP_EN和修复地址REP_ADD。
例如，当从n个地址比较电路300产生的n个命中信号HIT中的一个被使能时，可以指示输入地址IN_ADD是故障地址FADD。因此，地址转换器410使能修复使能信号REP_EN。此外，地址转换器410产生指示与输入地址IN_ADD相对应的冗余存储单元的修复地址REP_ADD，而不是产生指示正常存储单元的输入地址IN_ADD。此时，修复地址REP_ADD可以响应于熔丝组锁存器220_0至220_n-1的每个而被预设。当在熔丝组锁存器220_0至220_n-1的全部故障存储体信息区域处多个比特位被使能时，可以设置与在熔丝组锁存器220_0至220_n-1处被使能的比特位相对应的多个修复地址REP_ADD。因此，当与特定熔丝组锁存器相对应的命中信号HIT被使能时，产生相应的修复地址REP_ADD。
当n个命中信号HIT全部被禁止时，地址转换器410禁止修复使能信号REP_EN，并且不产生修复地址REP_ADD。
地址选择器420基于修复使能信号REP_EN来产生最终地址ADD。具体地，当修复使能信号REP_EN被使能时，可以指示输入地址IN_ADD是故障地址FADD。因此，例如，当修复使能信号REP_EN被使能时，地址选择器420选择并输出修复地址REP_ADD作为最终地址ADD。此外，当修复使能信号REP_EN被禁止时，可以指示输入地址IN_ADD不是故障地址FADD。因此，例如，当修复使能信号REP_EN被禁止时，地址选择器420选择并输出输入地址IN_ADD作为最终地址ADD。
图6A图示其中故障地址储存电路200的熔丝组锁存器被划分为各个存储体的存储体架构，而图6B图示其中故障地址储存电路200的熔丝组锁存器仅根据故障行地址F_RADD来划分，而不是被划分为各个存储体的存储体架构。
参考图6A，熔丝组锁存器被分配给存储体BANK0至BANK3中的每个。因此，当存储体BANK0至BANK3中的任意一个存储体中的故障地址的数量比分配给对应存储体的熔丝组锁存器的数量大时，即使除存储体BANK0至BANK3中的任意一个之外的其它存储体可以包括多余的熔丝组锁存器，也不能全部保存故障单元。
另一方面，图6B图示由存储体BANK0至BANK3共同使用的熔丝组锁存器。即，根据本实施例，当故障地址FADD根据故障行地址F_RADD来分类并且与全部故障存储体信息TOT_F_BA匹配的故障行地址F_RADD被储存时，熔丝组锁存器可以由存储体BANK0到BANK3共同使用。因此，当熔丝组锁存器的总数比所有存储体BANK0至BANK3中的故障地址FADD的数量小时，即使在存储体BANK0至BANK3中的任意一个存储体中的故障地址的数量比其它存储体的故障地址的数量大，也可以保存故障单元。即，根据本实施例，可以灵活地使用熔丝组锁存器。
根据本实施例，修复控制器件和半导体器件可以根据故障行地址对故障地址进行分类和储存。因此，当在多个存储体的相同行地址中存在故障单元时，修复控制器件和半导体器件可以仅有一个行地址。因此，可以减少故障地址的储存区域。
虽然上面已经描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅作为示例。因此，本文所述的半导体器件不应该基于所述的实施例来限制。相反，本文所述的半导体器件应当基于所附权利要求书结合以上描述和附图来限制。
上面讨论的半导体器件(参见图1到图6)在存储器件、处理器和计算机系统的设计中特别有用。例如，参考图7，图示采用根据各种实施例的半导体器件的系统的框图，并且通常由附图标记1000标出。系统1000可以包括一个或更多个处理器(即，处理器)，或者例如但不限于，中央处理单元(“CPU”)1100。处理器(即，CPU)1100可以单独使用或与其它处理器(即，CPU)组合使用。虽然处理器(即，CPU)1100将主要以单数形式被提及，但是本领域技术人员将会理解，可以实现具有任何数量的物理处理器或逻辑处理器(即，CPU)的系统1000。
芯片组1150可以可操作地耦接到处理器(即，CPU)1100。芯片组1150是用于在处理器(即，CPU)1100和系统1000的其它组件之间的信号的通信路径。系统1000的其它组件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250以及磁盘驱动器控制器1300。根据系统1000的配置，多个不同信号中的任意一个可以通过芯片组1150来传输，并且本领域技术人员将理解，在不改变系统1000的基本特性的情况下，可以容易地调节遍及系统1000的信号的路径。
如上所述，存储器控制器1200可以可操作地耦接到芯片组1150。存储器控制器1200可以包括如上参考图1到图6所讨论的至少一个半导体器件。因此，存储器控制器1200可以通过芯片组1150接收从处理器(即，CPU)1100提供的请求。在替代实施例中，存储器控制器1200可以被集成到芯片组1150中。存储器控制器1200可以可操作地耦接到一个或更多个存储器件1350。在一个实施例中，存储器件1350可以包括如上关于图1到图6所讨论的至少一个半导体器件，存储器件1350可以包括用于限定多个存储单元的多个字线和多个位线。存储器件1350可以是许多工业标准存储器类型中的任意一种，包括但不限于，单列直插式存储器模块(“SIMM”)和双列直插式存储器模块(“DIMM”)。此外，存储器件1350可以通过储存指令和数据两者来促进外部数据储存器件的安全移除。
芯片组1150还可以耦接到I/O总线1250。I/O总线1250可以用作从芯片组1150到I/O设备1410、1420和1430的信号的通信路径。I/O设备1410、1420和1430可以包括，例如但不限于，鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以采用多种通信协议中的任意一种以与I/O设备1410、1420和1430通信。在一个实施例中，I/O总线1250可以被集成到芯片组1150中。
磁盘驱动器控制器1300可以可操作地耦接到芯片组1150。磁盘驱动器控制器1300可以用作在芯片组1150和一个内部磁盘驱动器1450或多于一个的内部磁盘驱动器1450之间的通信路径。内部磁盘驱动器1450可以通过储存指令和数据两者来促进外部数据储存器件的断开。磁盘驱动器控制器1300和内部磁盘驱动器1450可以使用几乎任何类型的通信协议而彼此通信或者与芯片组1150通信，该通信协议包括，例如但不限于，上面关于I/O总线1250提到的所有通信协议。
重要的是注意，上面关于图7描述的系统1000仅仅是采用如上面关于图1到图6所讨论的半导体器件的系统1000的一个示例。在替代实施例中，诸如，例如但不限于，蜂窝电话或数字照相机，组件可以不同于图7所示的实施例。
附图中每个元件的附图标记
10：修复控制器件
100：非易失性存储器
200：故障地址储存电路
205：故障存储体地址
210：故障地址转换器
220：熔丝组锁存器阵列
220_0至220_n-1：熔丝组锁存器
300：地址比较电路
310：解码器
320_0至320_3：存储体比较器
330_0至330_m-1：行地址比较器
340：或门
350：与门
360：与门
400：地址发生电路
410：地址转换器
420：地址选择器
500：存储单元阵列
1000：系统
1100：处理器
1150：芯片组
1200：存储器控制器
1250：I/O总线
1300：磁盘驱动控制器
1350：存储器件
1410：鼠标
1420：视频显示器
1430：键盘
1450：内部磁盘驱动器

Claims (20)

1.一种用于被划分为多个存储体的存储单元的修复控制器件，包括：
故障地址储存电路，其被配置为根据故障行地址对多个故障地址进行分类和储存，每个故障地址包含故障存储体地址和故障行地址，以及通过将故障行地址与表示由所述故障行地址指示的一个或更多个故障存储体的全部故障存储体信息进行匹配来储存所述故障行地址；
地址比较电路，其被配置为将输入地址与储存在故障地址储存电路中的包括故障行地址与全部故障存储体信息的对进行比较，以及基于比较结果来产生命中信号；以及
地址发生电路，其被配置为基于命中信号来产生访问目标地址。
2.如权利要求1所述的修复控制器件，其中，故障地址储存电路包括：
故障地址转换器，其被配置为将故障存储体地址转换为由故障地址指示的故障存储体指示信号，以及基于故障存储体指示信号来设置全部故障存储体信息；以及
熔丝组锁存器阵列，其被配置为储存全部故障存储体信息与故障行地址的对。
3.如权利要求2所述的修复控制器件，其中，熔丝组锁存器阵列包括用于储存全部故障存储体信息的全部故障存储体信息区域以及用于储存故障行地址的故障行地址区域。
4.如权利要求3所述的修复控制器件，其中，全部故障存储体信息区域具有分别与所述多个存储体相对应的比特位。
5.如权利要求4所述的修复控制器件，其中，故障地址转换器使能全部故障存储体信息区域的比特位，所述比特位对应于故障存储体指示信号。
6.如权利要求5所述的修复控制器件，其中，故障地址转换器基于通过解码故障存储体地址而获得的结果来使能全部故障存储体信息区域中的与故障存储体指示信号相对应的比特位。
7.如权利要求1所述的修复控制器件，其中，输入地址包括输入存储体地址和输入行地址，以及
地址比较电路包括输入地址转换器，所述输入地址转换器被配置为将输入存储体地址转换成由输入地址指示的输入存储体指示信号。
8.如权利要求7所述的修复控制器件，其中，输入地址转换器基于通过解码输入存储体地址而获得的结果来产生输入存储体指示信号。
9.如权利要求8所述的修复控制器件，其中，当输入存储体指示信号与全部故障存储体信息相对应并且输入行地址与储存在故障地址储存电路中的故障行地址相对应时，地址比较电路使能命中信号。
10.如权利要求1所述的修复控制器件，其中，地址发生电路包括：
地址转换器，其被配置为基于命中信号来产生修复地址和修复使能信号；以及
地址选择器，其被配置为基于修复使能信号来选择输入地址或修复地址作为访问目标地址。
11.如权利要求10所述的修复控制器件，其中，当命中信号被使能时，地址转换器使能修复使能信号。
12.如权利要求11所述的修复控制器件，其中，当修复使能信号被使能时，地址选择器选择修复地址作为访问目标地址。
13.如权利要求11所述的修复控制器件，其中，当修复使能信号被禁止时，地址选择器选择输入地址作为访问目标地址。
14.一种半导体器件，包括：
非易失性存储器，其被配置为储存多个故障地址，每个故障地址包含故障存储体地址和故障行地址；以及
修复控制器件，其被配置为根据故障行地址对从非易失性存储器输出的故障地址进行分类和储存，其中，修复控制器件将故障行地址与表示由所述故障行地址指示的一个或更多个故障存储体的全部故障存储体信息进行匹配，以及储存所述故障行地址。
15.如权利要求14所述的半导体器件，其中，修复控制器件包括：
故障地址储存电路，其被配置为储存与全部故障存储体信息匹配的故障行地址；
地址比较电路，其被配置为将输入地址与储存在故障地址储存电路中的故障行地址与全部故障存储体信息的对进行比较，以及基于比较结果来产生命中信号；以及
地址发生电路，其被配置为基于命中信号来产生访问目标地址。
16.如权利要求15所述的半导体器件，其中，故障地址储存电路包括：
故障地址转换器，其被配置为将故障存储体地址转换为由故障地址指示的故障存储体指示信号，以及基于故障存储体指示信号来设置全部故障存储体信息；以及
熔丝组锁存器阵列，其被配置为储存全部故障存储体信息与故障行地址的对。
17.如权利要求16所述的半导体器件，其中，熔丝组锁存器阵列包括用于储存全部故障存储体信息的全部故障存储体信息区域以及用于储存故障行地址的故障行地址区域。
18.如权利要求17述的半导体器件，其中，全部故障存储体信息区域具有与各个存储体相对应的比特位。
19.如权利要求18所述的半导体器件，其中，故障地址转换器使能全部故障存储体信息区域的比特位，所述比特位对应于故障存储体指示信号。
20.如权利要求19所述的半导体器件，其中，故障地址转换器基于通过解码故障存储体地址而获得的结果来使能全部故障存储体信息区域中的与故障存储体指示信号相对应的比特位。
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