CN104183275A - 半导体器件 - Google Patents

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Abstract

本发明的实施例提供一种半导体，其包括：非易失性储存单元，其适用于储存一个或多个第一地址；地址储存单元，其适用于在复位操作中储存自非易失性储存单元依序接收的所述第一地址作为第二地址，而删除与所述第一地址的输入地址相同的先前所储存的第二地址；以及单元阵列，其适用于在存取操作中基于所述第二地址用一个或多个冗余单元来替代一个或多个正常单元。

Description

半导体器件
相关申请的交叉引用
本申请请求在2013年5月28日提出申请的第10-2013-0060488号韩国专利申请的优先权，其全部内容以引用方式并入本文中。
技术领域
本发明的例示性实施例涉及一种半导体器件和一种半导体系统，且具体而言是涉及一种用于当储存于半导体器件的非易失性储存单元中的数据被储存于半导体器件的储存单元中时防止数据被冗余地储存的技术。
背景技术
图1是说明已知半导体存储器件中的修复操作的框图。
参考图1，半导体存储器件包括：单元阵列110，其被配置为包括多个存储器单元；行电路120，其被配置为响应于行地址R_ADD而激活字线；和列电路130，其被配置为存取(读取或写入)响应于列地址C_ADD而选中的位线的数据。
行熔丝电路140储存对应于单元阵列110内的有缺陷存储器单元的行地址作为修复行地址REPAIR_R_ADD。行比较单元150比较储存于行熔丝电路140中的修复行地址REPAIR_R_ADD与自存储器件的外部接收的行地址R_ADD。当修复行地址REPAIR_R_ADD与行地址R_ADD相同时，行比较单元150控制行电路120以激活由修复行地址REPAIR_R_ADD指定的冗余字线而非由行地址R_ADD指定的字线。
列熔丝电路160储存对应于单元阵列110内的有缺陷存储器单元的列地址作为修复列地址REPAIR_C_ADD。列比较单元170比较储存于列熔丝电路160中的修复列地址REPAIR_C_ADD与自存储器件的外部接收的列地址C_ADD。当修复列地址REPAIR_C_ADD与列地址C_ADD相同时，列比较单元170控制列电路130以存取由修复列地址REPAIR_C_ADD指定的冗余位线而非由列地址C_ADD指定的位线。
激光熔丝用于图1的熔丝电路140和160中。激光熔丝依据激光熔丝是否已被切断而储存“高”或“低”数据。激光熔丝可以在晶圆状态中过程被编程但不可以在晶圆安装于封装体内之后过程被编程。此外，由于节距的限制，不可能将激光熔丝设计得小。可以用于克服此缺点的熔丝是E熔丝。E熔丝可以由晶体管或电容器-电阻器形成。当E熔丝由晶体管形成时，通过改变晶体管的栅极与漏极/源极之间的电阻来储存数据。
图2是说明由操作为电阻器或电容器的晶体管形成的E熔丝的示意图。
如图2中所示，E熔丝包括晶体管T。当将晶体管T可以承受的电压施加至晶体管T的栅极G时，E熔丝操作为电容器C。因此，电流不在晶体管T的栅极G与漏极/源极D/S之间流动。当将晶体管T不可以承受的高电压施加至栅极G时，晶体管T的栅极氧化物被损坏且因此使栅极G和漏极/源极D/S短路。因此，E熔丝操作为电阻器R。因此，电流在栅极G与漏极/源极D/S之间流动。
基于E熔丝的栅极G与漏极/源极D/S之间的电阻值来识别E熔丝的数据。为识别E熔丝的数据，可以使用(1)在无额外感测操作的情况下通过增加晶体管T的大小来直接识别E熔丝的数据的第一方法或(2)通过使用放大器感测流入晶体管T中的电流来识别E熔丝的数据的第二方法。由电路面积看来，所述两种方法具有限制，此乃因形成E熔丝的晶体管T的大小必须设计得大或必须在每一E熔丝中提供用于放大数据的放大器。
由于上文所阐述的关于电路面积的问题，将E熔丝应用于图1的熔丝电路140和160是困难的。因此，阐述一种以阵列形式配置E熔丝使得总面积因放大器可以被共享而可以减小和使用储存于E熔丝阵列中的数据来执行修复操作的方法。
发明内容
在包括诸如E熔丝阵列的非易失性储存单元半导体器件中，为了使用储存于E熔丝阵列中的数据，储存于E熔丝阵列中的数据是在复位时传送至半导体器件中所包括的储存单元(例如，寄存器)。当冗余数据储被存于非易失性储存单元中且冗余数据被传送至储存单元时，在半导体器件的操作中会发生错误。
本发明的实施例涉及提供一种半导体器件和一种半导体系统，其能够防止在半导体器件的操作中发生错误，其中当储存于半导体器件的非易失性储存单元中的数据被传送至半导体器件的储存单元时不将冗余数据储存于半导体器件的储存单元中。
根据本发明的实施例，一种半导体器件可以包括：非易失性储存单元，其适用于储存一个或多个第一地址；地址储存单元，其适用于在复位操作中储存自非易失性储存单元依序接收的所述第一地址作为第二地址而删除与所述第一地址的输入地址相同的先前所储存的第二地址；以及单元阵列，其适用于在存取操作中基于所述第二地址用一个或多个冗余单元替代一个或多个正常单元。
根据本发明的另一实施例，一种半导体系统可以包括：半导体器件，其中半导体器件包括：非易失性储存单元，其用于储存一个或多个第一地址；地址储存单元，其用于响应于复位命令而储存自非易失性储存单元依序接收的所述第一地址作为第二地址，而删除与所述第一地址的输入地址相同的先前所储存的第二地址；以及单元阵列，其用于响应于存取命令而基于所述第二地址用一个或多个冗余单元替代一个或多个正常单元；以及控制器，其适用于将复位命令、存取命令和存取地址中的一个或多个信号输出至半导体器件。
在存取操作中，半导体器件可以比较存取地址与所述第二地址，当所有所述第二地址与存取地址相同时存取对应于存取地址的所述正常单元，且当所述第二地址中的任一个与存取地址相同时存取替代对应于存取地址的所述正常单元的所述冗余单元。
地址储存单元可以包括：第一至第N储存单元，其各自适用于储存所述第二地址中之一；以及第一至第N比较单元，其适用于比较所述第二地址与输入地址和存取地址中之一且产生相应的第一至第N比较信号。
在复位操作中，所述第一至第N储存单元可以被依序激活，且输入地址被储存于所述第一至第N储存单元中的被激活储存单元中。
在复位操作中，当输入地址与所述第二地址相同时，所述第一至第N比较单元可以激活相应的第一至第N比较信号，且来自所述第一至第N储存单元当中的对应于被激活比较信号的储存单元被复位。
在存取操作中，所有所述第一至第N储存单元可以被去激活，且当所述第二地址与存取地址相同时，所述第一至第N比较单元激活相应的第一至第N比较信号。
当所述第一至第N比较信号中的任一个被激活时，半导体器件可以存取对应于所述第一至第N比较信号中的被激活比较信号的所述冗余单元，但当所有所述第一至第N比较信号被去激活时存取对应于存取地址的所述正常单元。
根据本发明的又一实施例，一种半导体器件可以包括：非易失性储存单元；第一至第N储存单元，其被依序激活且适用于当所述第一至第N储存单元被激活时储存自非易失性储存单元接收的输入数据；以及第一至第N比较单元，其适用于比较储存于相应的第一至第N储存单元中的数据与输入数据，其中来自所述第一至第N储存单元当中的储存与输入数据相同的数据的储存单元基于所述第一至第N比较单元的比较结果而被复位。
根据本发明的再一实施例，一种半导体器件可以包括：非易失性储存单元，其适用于储存一个或多个第一地址；地址储存单元，其适用于在复位操作中储存自非易失性储存单元依序接收的所述第一地址，而当先前所储存的第二地址中的任一个与所述第一地址的输入地址相同时不储存输入地址；以及单元阵列，其适用于在存取操作中基于所述第二地址用一个或多个冗余单元替代一个或多个正常单元。
根据本发明的又一实施例，一种半导体系统可以包括：半导体器件，其中半导体器件可以包括：非易失性储存单元，其用于储存一个或多个第一地址；地址储存单元，其用于响应于复位命令而储存自非易失性储存单元依序接收的所述第一地址作为第二地址，而当先前所储存的第二地址中的任一个与所述第一地址的输入地址相同时不储存输入地址；和单元阵列，其用于响应于存取命令而基于所述第二地址用一个或多个冗余单元替代一个或多个正常单元；以及控制器，其适用于将复位命令、存取命令和存取地址中的一个或多个信号输出至半导体器件。
附图说明
图1是说明已知的存储器件中的修复操作的框图。
图2是说明由操作为电阻器或电容器的晶体管形成的E熔丝的电路图。
图3是说明当冗余数据自非易失性储存单元输入至地址储存单元时发生的问题的框图。
图4是说明根据本发明的例示性实施例的半导体器件的框图。
图5是说明根据本发明的例示性实施例的半导体系统的框图。
图6是说明根据本发明的另一例示性实施例的半导体器件的框图。
图7是说明根据本发明的另一例示性实施例的半导体系统的框图。
具体实施方式
下文将参照随附附图更详细地阐述本发明的例示性实施例。然而，本发明可以以不同形式体现且不应将其理解为局限于本文中所陈述的实施例。而是，提供此等实施例旨在使本发明透彻和完整并将向本领域技术人员全面传达本发明的范围。在本发明通篇中，贯穿本发明的各种图和实施例的相同附图标记指相同部件。
下文中，用冗余单元R_CELL替代正常单元N_CELL意指：当在半导体器件的存取操作期间输入地址与被替代的正常单元N_CELL的地址相同时，存取替代正常单元N_CELL的冗余单元R_CELL而非被替代的正常单元N_CELL。
图3是说明当冗余数据自非易失性储存单元310输入至地址储存单元320时发生的问题的框图。
半导体存储器件300可以包括非易失性储存单元310、地址储存单元320和单元阵列330。地址储存单元320包括多个储存单元321_1至321_N和多个比较单元322_1至322_N。
单元阵列330包括多个正常单元N_CELL和多个冗余单元R_CELL。正常单元N_CELL和冗余单元R_CELL与字线WL和RWL1至RWLN以及位线BL耦接。单元阵列330包括行控制单元331和列控制单元332用于控制正常单元N_CELL和冗余单元R_CELL。响应于存取命令ACC_CMD，行控制单元331激活响应于存取地址ACC_ADD或比较信号CMP1至CMPN而选中的字线，且列控制单元332存取选中的位线的数据。下文主要阐述行控制单元331的操作。
在存取操作期间，行控制单元331激活对应于存取地址ACC_ADD的正常字线WL且存取正常单元N_CELL，或激活对应于比较信号CMP1至CMPN的冗余字线RWL且存取冗余单元R_CELL。用于参考，存取操作可以是用于将数据写入至存储器单元中的写入操作、用于自存储器单元读取数据的读取操作以及用于刷新储存于存储器单元中的数据的刷新操作中的任一种。
非易失性储存单元310储存涉及单元阵列330的修复信息REPAIR_INF，亦即，待替代的正常单元的一个或多个地址。修复信息REPAIR_INF可以是通过对半导体器件执行的测试操作而检测到的有缺陷正常单元N_CELL的地址。
当半导体器件执行复位操作时，地址储存单元320储存自非易失性储存单元310接收的修复信息REPAIR_INF。第一至第N储存单元321_1至321_N储存包括于修复信息REPAIR_INF中的一个或多个地址。第一至第N比较单元322_1至322_N比较存取地址ACC_ADD与在存取操作中储存于相应的储存单元321_1至321_N中的地址，且分别激活第一至第N比较信号CMP1至CMPN。
下文基于以上说明来阐述当两个或两个以上冗余地址储存于地址储存单元320中时会发生的问题。下文中，储存于非易失性储存单元310中的地址是指需要被替代的字线的地址。第一至第N比较信号CMP1至CMPN分别对应于第一至第N冗余字线RWL1至RWLN。
半导体器件在制造过程中被历数个测试，且在每一测试阶段中所检测到的有缺陷字线的地址被储存于非易失性储存单元310中。此处，假定在两个不同测试阶段中检测到对应于有缺陷字线DEFECT_WL的地址，且相同地址冗余储存于非易失性储存单元310中。
当复位半导体器件时，将非易失性储存单元310的修复信息REPAIR_INF输入至地址储存单元320并储存于其中。修复信息REPAIR_INF包括有缺陷字线DEFECT_WL的两个地址。自非易失性储存单元310接收的一个或多个地址被储存于地址储存单元320的相应的第一至第N储存单元321_1至321_N中。举例而言，假定有缺陷字线DEFECT_WL的两个地址被储存于第一储存单元321_1和第K储存单元321_K中。
为在半导体器件的复位操作完成之后对半导体器件执行存取操作，将存取命令ACC_CMD和存取地址ACC_ADD自外部输入至半导体器件。第一至第N比较单元322_1至322_N分别比较存取地址ACC_ADD与储存于储存单元321_1至321_N中的地址。当存取地址ACC_ADD与所述地址相同时，第一至第N比较单元322_1至322_N激活相应的比较信号CMP1至CMPN。当第一至第N比较信号CMP1至CMPN所有都被去激活时，行控制单元331激活对应于存取地址ACC_ADD的正常字线。当第一至第N比较信号CMP1至CMPN中的任一个被激活时，行控制单元331激活对应于被激活比较信号的冗余字线。
当对应于有缺陷字线DEFECT_WL的地址连同用于存取半导体器件的存取命令ACC_CMD被接收时，同时激活第一比较信号CMP1和第K比较信号CMPK，此乃因储存于第一储存单元321_1和第K储存单元321_K中的地址与有缺陷字线DEFECT_WL的地址相同。因此，存在在单元阵列330中第一冗余字线RWL1和第K冗余字线RWLK被同时激活的问题。
图4是说明根据本发明的例示性实施例的半导体器件的框图。
参考图4，半导体器件包括：非易失性储存单元410，其用于储存一个或多个第一地址；地址储存单元420，其用于在复位操作中储存自非易失性储存单元410依序接收的第一地址作为第二地址STO_ADD1至STO_ADD8，而删除与待储存的第一地址的当前输入地址IN_ADD相同的先前所储存的第二地址；以及单元阵列430，其用于在存取操作时利用储存于地址储存单元420中的第二地址STO_ADD1至STO_ADD8以一个或多个冗余单元R_CELL替代一个或多个正常单元N_CELL。
下文参考图4阐述半导体器件。下文阐述其中半导体器件是半导体存储器件的实例。
用图4的非易失性储存单元410替代图1的熔丝电路140和160，非易失性储存单元410储存对应于单元阵列430的修复信息，例如待替代的正常单元的地址。非易失性储存单元410可以包括E熔丝阵列或各种类型的非易失性存储，诸如闪存和EEPROM。非易失性储存单元410在复位操作中将修复信息REPAIR_INF(其经由传送线TRANSFER_LINE接收且储存于其中)输出至地址储存单元420。修复信息REPAIR_INF包括第一地址，且第一地址是在复位操作中依序输入至地址储存单元420。
同时，非易失性储存单元410可以储存用于控制行冗余操作的行地址和用于控制列冗余操作的列地址。为阐述半导体器件的操作，下文中假定，在行冗余操作的情形中，行地址储存于非易失性储存单元410中，且行地址在复位操作中输入至地址储存单元420且储存于其中作为修复信息REPAIR_INF。下文省略列冗余操作的详细说明。
地址储存单元420在复位操作中储存自非易失性储存单元410依序接收的第一地址作为第二地址STO_ADD1至STO_ADD8，且删除先前所储存的第二地址，先前所储存的第二地址与第一地址的当前输入地址IN_ADD相同。此处，第一和第二地址可以对应于行地址，且先前所储存的第二地址是指在复位操作中于当前输入地址IN_ADD之前接收并储存的地址。
地址储存单元420包括：第一至第N储存单元421_1至421_8，其用于一对一储存第一地址作为第二地址；和第一至第N比较单元422_1至422_8，其用于比较第二地址与输入地址IN_ADD和存取地址ACC_ADD中之一且分别产生相应的第一至第N比较信号CMP1至CMP8。比较结果信号CMP_SUM是当第一至第N比较信号CMP1至CMP8中的任一个被激活时被激活的信号。
当第一至第N储存单元421_1至421_8被激活时，他们储存第一地址的输入地址IN_ADD。第一至第N储存单元421_1至421_8在复位操作中被依序激活。举例而言，第一储存单元421_1至第N储存单元421_N可以被依序激活。所有第一至第N储存单元421_1至421_8在存取操作中被去激活。复位信号INIT指示半导体器件是否是在复位操作中。当半导体器件是在复位操作中时，复位信号INIT被激活，且当半导体器件是在存取操作中时被去激活。当复位信号INIT被激活时第一至第N储存单元421_1至421_8可以被依序激活，且当复位信号INIT被去激活时可以被去激活。
用于参考，第二地址STO_ADD1至STO_ADD8储存于相应的第一至第N储存单元421_1至421_8中且自其输出。此外，第一至第N使能信号EN1至EN8对应于相应的第一至第N储存单元421_1至421_8，且当相应的使能信号被激活时，第一至第N储存单元421_1至421_8可以被激活。第一至第N使能信号EN1至EN8可以依序被激活，使得在其中复位信号INIT已被激活的区段中激活区段不彼此重迭。
在复位操作中，将来自第一至第N储存单元421_1至421_8当中的其中储存了与输入地址IN_ADD相同的地址的储存单元复位。复位储存单元意指删除储存于储存单元中的值且储存单元变为初始状态。针对此操作，当相应的第一至第N比较信号CMP1至CMP8被激活时，将第一至第N储存单元421_1至421_8复位，而不管他们是否被激活。
在复位操作中，当储存于相应的第一至第N储存单元421_1至421_8中的第二地址与输入地址IN_ADD相同时，第一至第N比较单元422_1至422_8激活相应的第一至第N比较信号CMP1至CMP8。在存取操作中，当储存于相应的第一至第N储存单元421_1至421_8中的第二地址与存取地址ACC_ADD相同时，第一至第N比较单元422_1至422_8激活相应的第一至第N比较信号CMP1至CMP8。
亦即，当复位信号INIT被激活时，第一至第N比较单元422_1至422_8比较储存于相应的第一至第N储存单元421_1至421_8中的第二地址与输入地址IN_ADD。当复位信号INIT被去激活时，第一至第N比较单元422_1至422_8比较储存于相应的第一至第N储存单元421_1至421_8中的第二地址与存取地址ACC_ADD。用于参考，存取地址ACC_ADD可以是自半导体器件的外部接收的输入地址或可以是在半导体器件内产生的地址。
单元阵列430可以包括第一至第M子单元阵列431至434(举例而言，图4中示出M＝4)。第一至第M子单元阵列431至434中的每一个可以包括多个正常单元N_CELL和多个冗余单元R_CELL。第一至第M子单元阵列431至434分别包括第一至第M行控制单元431_1至434_1且分别包括第一至第M列控制单元431_2至434_2。第一至第M行控制单元431_1至434_1响应于存取命令ACC_CMD而激活响应于存取地址ACC_ADD或比较信号CMP1至CMP8而选中的字线或冗余字线，且第一至第M列控制单元431_2至434_2在存取操作中存取储存于选中的位线中的数据。下文主要阐述第一至第M行控制单元431_1至434_1的操作。依据设计，单元阵列430可以包括一个或多个子单元阵列。用于参考，子单元阵列可以是诸如动态随机存取存储器(DRAM)、静态RAM(SRAM)或磁性RAM(MRAM)的单元阵列。
在存取操作中，第一至第M行控制单元431_1至434_1在储存于地址储存单元420中的所有第二地址STO_ADD1至STO_ADD8与存取地址ACC_ADD不相同时激活对应于存取地址ACC_ADD的字线WL，且存取正常单元N_CELL。当储存于地址储存单元420中的第二地址STO_ADD1至STO_ADD8中的任一个与存取地址ACC_ADD相同时，第一至第M行控制单元431_1至434_1激活对应于来自第一至第N比较信号CMP1至CMP8(举例而言，图4中示出N＝8)当中的被激活比较信号的冗余字线RWL，且存取冗余单元R_CELL。此处，对应于被激活比较信号的冗余单元R_CELL是替代对应于存取地址ACC_ADD的正常单元N_CELL的单元。
下文中，阐述这一实例，其中储存于非易失性储存单元410中的第一地址假定是待替代的字线WL的地址、第一至第N比较信号CMP1至CMP8对应于相应的第一至第N冗余字线RWL1至RWL8且第一至第M子单元阵列431至434中的每一个包括两个冗余字线的。
用于参考，在半导体器件是半导体存储器件的情形中，存取操作可以是用于将数据写入至一个或多个正常单元N_CELL或者一个或多个冗余单元R_CELL中的写入操作、用于自一个或多个正常单元N_CELL或者一个或多个冗余单元R_CELL读取数据的读取操作和用于刷新一个或多个正常单元N_CELL或者一个或多个冗余单元R_CELL的数据的刷新操作中之一。
在存取操作中，第一至第M子单元阵列431至434的第一至第M行控制单元431_1至434_1在所有第一至第N比较信号CMP1至CMP8被去激活时激活对应于存取地址ACC_ADD的字线WL，但在第一至第N比较信号CMP1至CMP8中的一个或多个被激活时激活对应于一个或多个被激活比较信号的冗余字线。
用于参考，在图4中，第一比较信号CMP1和第五比较信号CMP5对应于第一子单元阵列431的第一冗余字线RWL1和第五冗余字线RWL5，第二比较信号CMP2和第六比较信号CMP6对应于第二子单元阵列432的第二冗余字线RWL2和第六冗余字线RWL6，第三比较信号CMP3和第七比较信号CMP7对应于第三子单元阵列433的第三冗余字线RWL3和第七冗余字线RWL7，且第四比较信号CMP4和第八比较信号CMP8对应于第四子单元阵列434的第四冗余字线RWL4和第八冗余字线RWL8。
半导体器件的操作可以基本上划分成(1)复位操作和(2)存取操作。半导体器件的总体操作划分成(1)复位操作和(2)存取操作，下文予以阐述。
(1)复位操作
当复位信号INIT被激活时，一个或多个第一地址自非易失性储存单元410依序输入至地址储存单元420。第一至第N储存单元421_1至421_8被依序激活且第一地址的输入地址IN_ADD被储存于被激活储存单元421_1至421_8中。此时，第一至第N比较单元422_1至422_8比较储存于对应储存单元中的第二地址STO_ADD1至STO_ADD8与输入地址IN_ADD且产生第一至第N比较信号CMP1至CMP8。当第一至第N比较信号CMP1至CMP8中的任一个被激活时，复位对应于被激活比较信号的储存单元，即，删除所储存的地址。根据此操作，两个或两个以上冗余地址不储存于地址储存单元420中，但冗余地址储存于非易失性储存单元410中。
(2)存取操作
当复位信号INIT被去激活时，非易失性储存单元410不输出第一地址。所有第一至第N储存单元421_1至421_8被去激活，且因此储存于第一至第N储存单元421_1至421_8中的第二地址保持不动。当存取地址ACC_ADD连同存取命令ACC_CMD被接收时，第一至第N比较单元422_1至422_8比较储存于第一至第N储存单元421_1至421_8中的第二地址STO_ADD1至STO_ADD8与存取地址ACC_ADD，且产生第一至第N比较信号CMP1至CMP8。当所有第一至第N比较信号CMP1至CMP8被去激活时，第一至第M行控制单元431_1至434_1响应于存取命令ACC_CMD而激活对应于存取地址ACC_ADD的字线WL。当第一至第N比较信号CMP1至CMP8中的任一个被激活时，第一至第M行控制单元431_1至434_1响应于存取命令ACC_CMD而激活对应于被激活比较信号的冗余字线。用于参考，存取命令ACC_CMD可以是写入命令、读取命令和刷新命令中的任一个。当比较结果信号CMP_SUM被激活时，第一至第M行控制单元431_1至434_1不激活字线WL。
当将来自非易失性储存单元410的地址储存至地址储存单元420时，根据例示性实施例的半导体器件删除地址储存单元420中的冗余地址，但冗余地址储存于非易失性储存单元410中。因此，不产生参考图3所阐述的问题，此乃因冗余地址不储存于地址储存单元420中。
在图4的说明中，已阐述了其中储存于非易失性储存单元410中的地址是对应于字线的地址(即，行地址)的实例。然而，依据设计，储存于非易失性储存单元410中的地址可以是对应于位线的地址，即，列地址。在前一情形中，半导体器件将来自非易失性储存单元410的地址储存至地址储存单元420，且在执行行冗余操作时使用所储存的地址。在后一情形中，半导体器件将来自非易失性储存单元410的地址储存至地址储存单元420且在执行列冗余操作时使用所储存的地址。冗余操作是指用于用冗余电路替代单元阵列430内的有缺陷部分的操作。
下文参考图4来阐述根据本发明的另一实施例的半导体器件。
参考图4，半导体器件包括：非易失性储存单元410；第一至第N储存单元421_1至421_8，其被依序激活并且被配置以在其被激活时储存自非易失性储存单元410接收的数据；以及第一至第N比较单元422_1至422_8，其被配置为比较储存于相应的第一至第N储存单元421_1至421_8中的数据与输入数据。
非易失性储存单元410将数据连续输出至第一至第N储存单元421_1至421_8，且输入数据储存于第一至第N储存单元421_1至421_8中的被激活储存单元中。响应于自第一至第N比较单元422_1至422_8输出的第一至第N比较信号CMP1至CMP8而复位来自第一至第N储存单元421_1至421_8当中的其中储存了与输入数据相同的数据的储存单元。
输入数据对应于参考图4所阐述的输入地址IN_ADD，且储存于储存单元中的数据对应于储存于参考图4所阐述的储存单元中的第二地址STO_ADD1至STO_ADD8。半导体器件的详细操作与参考图4所阐述的详细操作相同，省略其说明。
根据例示性实施例的半导体器件在将来自非易失性储存单元410的数据发送至第一至第N储存单元421_1至421_8的过程中删除冗余数据，但冗余数据储存于非易失性储存单元410中，使得冗余数据不储存于第一至第N储存单元421_1至421_8中。
图5说明根据本发明的例示性实施例的半导体系统的框图。
如图5中所示，半导体系统包括半导体器件510和控制器520。半导体器件510包括：非易失性储存单元410，其用于储存一个或多个第一地址；地址储存单元420，其用于响应于复位命令INIT_CMD而储存自非易失性储存单元410依序接收的第一地址作为第二地址，而删除与待储存的第一地址的当前输入地址IN_ADD相同的先前所储存的第二地址；以及单元阵列430，其用于响应于存取命令ACC_CMD而利用储存于地址储存单元420中的第二地址以一个或多个冗余单元R_CELL替代一个或多个正常单元N_CELL。在复位操作中，控制器520将复位命令INIT_CMD输出至半导体器件510，且在存取操作中，控制器520将存取命令ACC_CMD和存取地址ACC_ADD输出至半导体器件510。图5所述的半导体器件510进一步包括：命令输入单元511，其用于接收命令INIT_CMD和ACC_CMD；地址输入单元512，其用于接收存取地址ACC_ADD；以及模式设定单元513，其用于设定半导体器件510的模式。
下文参考图4和图5来阐述半导体系统。
控制器520将复位命令INIT_CMD输出至半导体器件510，使得半导体器件510执行复位操作，且将存取命令ACC_CMD、存取地址ACC_ADD以及数据DATA输出至半导体器件510，使得半导体器件510执行存取操作。
半导体器件510的命令输入单元511自控制器520接收复位命令INIT_CMD和存取命令ACC_CMD。半导体器件510的地址输入单元512自控制器520接收存取地址ACC_ADD。
模式设定单元513响应于自命令输入单元511接收的复位命令INIT_CMD和存取命令ACC_CMD而设定半导体器件510，使得半导体器件510执行复位操作或存取操作。模式设定单元513可以响应于复位命令INIT_CMD而激活复位信号INIT且可以响应于存取命令ACC_CMD而去激活复位信号INIT。
当执行复位操作和存取操作时，半导体器件510的操作与参考图4所阐述的操作相同，省略其说明。
图6说明根据本发明的另一例示性实施例的半导体器件的框图。
如图6中所示，半导体器件包括：非易失性储存单元610，其用于储存一个或多个第一地址；地址储存单元620，其用于在复位操作中储存自非易失性储存单元610依序接收的第一地址作为第二地址STO_ADD1至STO_ADD8，而当先前所储存的第二地址中的任一个与第一地址的当前输入地址IN_ADD相同时不储存该输入地址IN_ADD；以及单元阵列630，其用于在存取操作中利用储存于地址储存单元620中的第二地址STO_ADD1至STO_ADD8以一个或多个冗余单元R_CELL替代一个或多个正常单元N_CELL。
下文参考图6来阐述半导体器件。
用非易失性储存单元610替代图1的熔丝电路140和160。对应于单元阵列630的修复信息(例如，待替代的正常单元的地址)储存于非易失性储存单元610中。非易失性储存单元610可以包括E熔丝阵列或各种类型的非易失性存储，诸如闪存和EEPROM。非易失性储存单元610在复位操作中将经由传送线TRANSFER_LINE接收的修复信息REPAIR_INF输出至地址储存单元620。修复信息REPAIR_INF包括第一地址，且第一地址在复位操作中依序输入至地址储存单元620。
同时，非易失性储存单元610可以储存用于控制行冗余操作的行地址和用于控制列冗余操作的列地址两者。举例而言，在行冗余操作的情形中，为阐述半导体器件的操作，假定行地址储存于非易失性储存单元610中且在复位操作中行地址输入至地址储存单元620并储存于其中作为修复信息REPAIR_INF。下文省略列冗余操作的详细说明。
在复位操作中，地址储存单元620储存自非易失性储存单元610依序接收的第一地址作为第二地址STO_ADD1至STO_ADD8，但当先前所储存的第二地址中的任一个与当前输入地址IN_ADD相同时不储存当前输入地址IN_ADD。此处，第一和第二地址可以对应于行地址，且先前所储存的第二地址是指在复位操作中于当前输入地址IN_ADD之前接收并储存的地址。
地址储存单元620包括：第一至第N储存单元621_1至621_8，其用于一对一储存第一地址作为第二地址；和第一至第N比较单元622_1至622_8，其用于比较第二地址与输入地址IN_ADD和存取地址ACC_ADD中之一且分别产生第一至第N比较信号CMP1至CMP8。
当第一至第N储存单元621_1至621_8被激活时，其储存输入地址IN_ADD。第一至第N储存单元621_1至621_8在复位操作中被依序激活。举例而言，第一储存单元621_1至第N储存单元621_N可以被依序激活。所有第一至第N储存单元621_1至621_8在存取操作中被去激活。复位信号INIT指示半导体器件是否是在复位操作中。当半导体器件是在复位操作中时，复位信号INIT被激活，且当半导体器件是在存取操作中时被去激活。当复位信号INIT被激活时第一至第N储存单元621_1至621_8可以被依序激活，且当复位信号INIT被去激活时可以被去激活。
用于参考，第二地址STO_ADD1至STO_ADD8和第一至第N使能信号EN1至EN8的说明与参考图4所给出的说明相同。
在复位操作中，当其中储存了与输入地址IN_ADD相同的地址的储存单元存在于第一至第N储存单元621_1至621_8中时，被激活储存单元不储存输入地址IN_ADD。针对此操作，尽管当比较结果信号CMP_SUM被激活时第一至第N储存单元421_1至421_8被激活，但第一至第N储存单元421_1至421_8不储存输入地址IN_ADD。当第一至第N比较信号CMP1至CMP8中的任一个被激活时，比较结果信号CMP_SUM被激活。
第一至第N比较单元622_1至622_8和单元阵列630的构造和操作与图4的第一至第N比较单元422_1至422_8和单元阵列430的构造和操作相同，省略其说明。
半导体器件的操作可以基本上划分成(1)复位操作和(2)存取操作。半导体器件的总体操作划分成(1)复位操作和(2)存取操作，下文予以阐述。
(1)复位操作
当复位信号INIT被激活时，一个或多个第一地址自非易失性储存单元610依序输入至地址储存单元620。第一至第N储存单元621_1至621_8被依序激活，且第一地址的输入地址IN_ADD储存于被激活储存单元中。此时，第一至第N比较单元622_1至622_8比较储存于对应储存单元中的第二地址STO_ADD1至STO_ADD8与输入地址IN_ADD且产生第一至第N比较信号CMP1至CMP8。当第一至第N比较信号CMP1至CMP8中的任一个被激活时，对应于被激活比较信号的储存单元不储存输入地址IN_ADD。根据此操作，两个或两个以上冗余地址不储存于地址储存单元620中，但所述冗余地址储存于非易失性储存单元610中。
(2)存取操作
在存取操作中，半导体器件像参考图4所阐述的那样操作。
尽管冗余地址储存于非易失性储存单元610中，但当将来自非易失性储存单元610的地址储存至地址储存单元620时，根据例示性实施例的半导体器件不将冗余地址储存于地址储存单元620中。因此，不产生参考图3所阐述的问题，此乃因冗余地址不储存于地址储存单元620中。
在图6的说明中，已阐述其中储存于非易失性储存单元610中的地址是对应于字线的地址(即，行地址)的实例。然而，储存于非易失性储存单元610中的地址可以是对应于位线的地址，即，列地址。在前一情形中，半导体器件将来自非易失性储存单元610的地址储存至地址储存单元620，且在执行行冗余操作时使用所储存的地址。在后一情形中，半导体器件将来自非易失性储存单元610的地址储存至地址储存单元620且在执行列冗余操作时使用所储存的地址。
下文参考图6来阐述根据本发明的另一实施例的半导体器件。
参考图6，半导体器件包括：非易失性储存单元610；第一至第N储存单元621_1至621_8，其被依序激活并且被配置以在被激活时储存自非易失性储存单元610接收的输入数据；以及第一至第N比较单元622_1至622_8，其被配置为比较储存于相应的第一至第N储存单元621_1至621_8中的数据与输入数据。
非易失性储存单元610将数据连续输出至第一至第N储存单元621_1至621_8，且输入数据储存于第一至第N储存单元621_1至621_8中的被激活储存单元中。当第一至第N比较信号CMP1至CMP8中的任一个被激活以便激活比较结果信号CMP_SUM时，尽管第一至第N储存单元421_1至421_8被激活，但第一至第N储存单元421_1至421_8不储存输入数据。
输入数据对应于参考图6所阐述的输入地址IN_ADD，且储存于储存单元中的数据对应于储存于参考图6所阐述的储存单元中的第二地址STO_ADD1至STO_ADD8。半导体器件的详细操作与参考图6所阐述的详细操作相同。
根据例示性实施例的半导体器件在将来自非易失性储存单元610的数据发送至第一至第N储存单元621_1至621_8的过程中仅将冗余数据储存一次，但冗余数据储存于非易失性储存单元610中，使得冗余数据不储存于第一至第N储存单元621_1至621_8中。
图7说明根据本发明的另一例示性实施例的半导体系统的框图。
如图7中所示，半导体系统包括半导体器件710和控制器720。半导体器件710包括：非易失性储存单元610，其用于储存一个或多个第一地址；地址储存单元620，其用于响应于复位命令INIT_CMD而储存自非易失性储存单元610依序接收的第一地址作为第二地址，而当先前所储存的第二地址中的任一个与第一地址的当前输入地址IN_ADD相同时不储存该当前输入地址IN_ADD；以及单元阵列630，其用于响应于存取命令ACC_CMD而利用储存于地址储存单元620中的第二地址以一个或多个冗余单元R_CELL替代一个或多个正常单元N_CELL。在复位操作中，控制器720将复位命令INIT_CMD输出至半导体器件710，且在存取操作中，控制器720将存取命令ACC_CMD和存取地址ACC_ADD输出至半导体器件710。图7所述的半导体器件710进一步包括：命令输入单元711，其用于接收命令INIT_CMD和ACC_CMD；地址输入单元712，其用于接收存取地址ACC_ADD；以及模式设定单元713，其用于设定半导体器件710的模式。
下文参考图6和图7来阐述半导体系统。
控制器720将复位命令INIT_CMD输出至半导体器件710，使得半导体器件710执行复位操作，且将存取命令ACC_CMD、存取地址ACC_ADD以及数据DATA输出至半导体器件710，使得半导体器件710执行存取操作。
半导体器件710的命令输入单元711自控制器720接收复位命令INIT_CMD和存取命令ACC_CMD。半导体器件710的地址输入单元712自控制器720接收存取地址ACC_ADD。
模式设定单元713响应于输入至命令输入单元711的复位命令INIT_CMD和存取命令ACC_CMD而设定半导体器件710的模式，使得半导体器件710执行复位操作或存取操作。模式设定单元713可以响应于复位命令INIT_CMD而激活复位信号INIT且可以响应于存取命令ACC_CMD而去激活复位信号INIT。
当执行复位操作和存取操作时，半导体器件710的操作与参考图6所阐述的操作相同，省略其说明。
根据本发明的例示性实施例，当数据/地址自半导体器件的非易失性储存单元传送至半导体器件的储存单元时，冗余数据/地址仅储存一次。因此，尽管冗余数据/地址储存于非易失性储存单元中，但冗余数据/地址不储存于储存单元中。
虽然已关于具体实施例阐述了本发明，但本领域技术人员将明了，可以在不背离如以下权利要求所界定的本发明的精神和范围的情况下做出各种改变和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，其包括：
非易失性储存单元，其适用于储存一个或多个第一地址；
地址储存单元，其适用于：在复位操作中，储存自所述非易失性储存单元依序接收的所述第一地址作为第二地址，且删除与所述第一地址的输入地址相同的先前所储存的第二地址；以及
单元阵列，其适用于在存取操作中基于所述第二地址用一个或多个冗余单元来替代一个或多个正常单元。
技术方案2.如技术方案1所述的半导体器件，其中，在所述存取操作中，当所有所述第二地址与存取地址不相同时，所述单元阵列存取对应于所述存取地址的所述正常单元，且当所述第二地址中的任一个与所述存取地址相同时，所述单元阵列存取替代对应于所述存取地址的所述正常单元的所述冗余单元。
技术方案3.如技术方案1所述的半导体器件，其中所述地址储存单元包括：
第一至第N储存单元，其各自适用于储存所述第二地址中之一；以及
第一至第N比较单元，其适用于比较所述第二地址与所述输入地址和存取地址中之一且产生相应的第一至第N比较信号。
技术方案4.如技术方案3所述的半导体器件，其中，在所述复位操作中，所述第一至第N储存单元被依序激活，且所述输入地址被储存于所述第一至第N储存单元中的被激活储存单元中。
技术方案5.如技术方案4所述的半导体器件，其中，在所述复位操作中，当所述输入地址与所述第二地址相同时，所述第一至第N比较单元激活相应的第一至第N比较信号，且来自所述第一至第N储存单元当中的对应于被激活比较信号的储存单元被复位。
技术方案6.如技术方案3所述的半导体器件，其中，在所述存取操作中，所有所述第一至第N储存单元被去激活，且当所述第二地址与所述存取地址相同时，所述第一至第N比较单元激活相应的第一至第N比较信号。
技术方案7.如技术方案6所述的半导体器件，其中，当所述第一至第N比较信号中的任一个被激活时，所述单元阵列存取对应于所述第一至第N比较信号中的被激活比较信号的所述冗余单元，但当所有所述第一至第N比较信号被去激活时，所述单元阵列存取对应于所述存取地址的所述正常单元。
技术方案8.如技术方案6所述的半导体器件，其中所述单元阵列包括：
第一至第M子单元阵列，其对应于所述第一至第N储存单元中的一个或多个，每一子单元阵列包括多个正常单元和多个冗余单元。
技术方案9.如技术方案8所述的半导体器件，其中，在所述存取操作中，当来自所述第一至第N比较信号当中的对应于每一子单元阵列的比较信号被激活时，所述第一至第M子单元阵列中的每一个存取被包括于每一子单元阵列中的所述冗余单元，但当所有所述第一至第N比较信号被去激活时，所述第一至第M子单元阵列中的每一个响应于所述存取地址而存取被包括于每一子单元阵列中的所述正常单元。
技术方案10.如技术方案1所述的半导体器件，其中，当所述半导体器件是半导体存储器件时，所述存取操作是以下之一：用于将数据写入至所述正常单元或所述冗余单元中的写入操作、用于自所述正常单元或所述冗余单元读取所述数据的读取操作、以及用于刷新所述正常单元或所述冗余单元的所述数据的刷新操作。
技术方案11.如技术方案1所述的半导体器件，其中：
所述非易失性储存单元包括E熔丝阵列，以及
所述单元阵列包括动态随机存取存储器DRAM单元阵列。
技术方案12.一种半导体器件，其包括：
非易失性储存单元；
第一至第N储存单元，其被依序激活且适用于当所述第一至第N储存单元被激活时储存自所述非易失性储存单元接收的输入数据；以及
第一至第N比较单元，其适用于比较储存于相应的第一至第N储存单元中的数据与所述输入数据，
其中，来自所述第一至第N储存单元当中的储存了与所述输入数据相同的数据的储存单元基于所述第一至第N比较单元的比较结果而被复位。
技术方案13.如技术方案12所述的半导体器件，其中所述非易失性储存单元将数据连续输出至所述第一至第N储存单元。
技术方案14.一种半导体器件，其包括：
非易失性储存单元，其适用于储存一个或多个第一地址；
地址储存单元，其适用于：在复位操作中，储存自所述非易失性储存单元依序接收的所述第一地址，而当先前所储存的第二地址中的任一个与所述第一地址的输入地址相同时则不储存所述输入地址；以及
单元阵列，其适用于在存取操作中基于所述第二地址用一个或多个冗余单元来替代一个或多个正常单元。
技术方案15.如技术方案14所述的半导体器件，其中，在所述存取操作中，当所有所述第二地址与存取地址相同时，所述单元阵列存取对应于所述存取地址的所述正常单元，且当所述第二地址中的任一个与所述存取地址相同时，所述单元阵列存取替代对应于所述存取地址的所述正常单元的所述冗余单元。
技术方案16.如技术方案14所述的半导体器件，其中所述地址储存单元包括：
第一至第N储存单元，其各自适用于储存所述第二地址中之一；以及
第一至第N比较单元，其适用于：比较所述第二地址与所述输入地址和存取地址中之一，且产生相应的第一至第N比较信号。
技术方案17.如技术方案16所述的半导体器件，其中，在所述复位操作中，所述第一至第N储存单元被依序激活，且所述输入地址被储存于所述第一至第N储存单元中的被激活储存单元中。
技术方案18.如技术方案17所述的半导体器件，其中，在所述复位操作中，当所述输入地址与所述第二地址相同时，所述第一至第N比较单元激活相应的第一至第N比较信号，且来自所述第一至第N储存单元当中的对应于被激活比较信号的储存单元不储存所述输入地址。

Claims (10)

1.一种半导体器件，其包括：
非易失性储存单元，其适用于储存一个或多个第一地址；
地址储存单元，其适用于：在复位操作中，储存自所述非易失性储存单元依序接收的所述第一地址作为第二地址，且删除与所述第一地址的输入地址相同的先前所储存的第二地址；以及
单元阵列，其适用于在存取操作中基于所述第二地址用一个或多个冗余单元来替代一个或多个正常单元。
2.如权利要求1所述的半导体器件，其中，在所述存取操作中，当所有所述第二地址与存取地址不相同时，所述单元阵列存取对应于所述存取地址的所述正常单元，且当所述第二地址中的任一个与所述存取地址相同时，所述单元阵列存取替代对应于所述存取地址的所述正常单元的所述冗余单元。
3.如权利要求1所述的半导体器件，其中所述地址储存单元包括：
第一至第N储存单元，其各自适用于储存所述第二地址中之一；以及
第一至第N比较单元，其适用于比较所述第二地址与所述输入地址和存取地址中之一且产生相应的第一至第N比较信号。
4.如权利要求3所述的半导体器件，其中，在所述复位操作中，所述第一至第N储存单元被依序激活，且所述输入地址被储存于所述第一至第N储存单元中的被激活储存单元中。
5.如权利要求4所述的半导体器件，其中，在所述复位操作中，当所述输入地址与所述第二地址相同时，所述第一至第N比较单元激活相应的第一至第N比较信号，且来自所述第一至第N储存单元当中的对应于被激活比较信号的储存单元被复位。
6.如权利要求3所述的半导体器件，其中，在所述存取操作中，所有所述第一至第N储存单元被去激活，且当所述第二地址与所述存取地址相同时，所述第一至第N比较单元激活相应的第一至第N比较信号。
7.如权利要求6所述的半导体器件，其中，当所述第一至第N比较信号中的任一个被激活时，所述单元阵列存取对应于所述第一至第N比较信号中的被激活比较信号的所述冗余单元，但当所有所述第一至第N比较信号被去激活时，所述单元阵列存取对应于所述存取地址的所述正常单元。
8.如权利要求6所述的半导体器件，其中所述单元阵列包括：
第一至第M子单元阵列，其对应于所述第一至第N储存单元中的一个或多个，每一子单元阵列包括多个正常单元和多个冗余单元。
9.一种半导体器件，其包括：
非易失性储存单元；
第一至第N储存单元，其被依序激活且适用于当所述第一至第N储存单元被激活时储存自所述非易失性储存单元接收的输入数据；以及
第一至第N比较单元，其适用于比较储存于相应的第一至第N储存单元中的数据与所述输入数据，
其中，来自所述第一至第N储存单元当中的储存了与所述输入数据相同的数据的储存单元基于所述第一至第N比较单元的比较结果而被复位。
10.一种半导体器件，其包括：
非易失性储存单元，其适用于储存一个或多个第一地址；
地址储存单元，其适用于：在复位操作中，储存自所述非易失性储存单元依序接收的所述第一地址，而当先前所储存的第二地址中的任一个与所述第一地址的输入地址相同时则不储存所述输入地址；以及
单元阵列，其适用于在存取操作中基于所述第二地址用一个或多个冗余单元来替代一个或多个正常单元。
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