CN107039083B - 执行封装后修复操作的存储器设备 - Google Patents

执行封装后修复操作的存储器设备 Download PDF

Info

Publication number
CN107039083B
CN107039083B CN201611076928.3A CN201611076928A CN107039083B CN 107039083 B CN107039083 B CN 107039083B CN 201611076928 A CN201611076928 A CN 201611076928A CN 107039083 B CN107039083 B CN 107039083B
Authority
CN
China
Prior art keywords
ppr
bad
memory
redundant
repair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611076928.3A
Other languages
English (en)
Other versions
CN107039083A (zh
Inventor
李圣镇
郑柱衍
李琉婷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107039083A publication Critical patent/CN107039083A/zh
Application granted granted Critical
Publication of CN107039083B publication Critical patent/CN107039083B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2053—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant
    • G06F11/2094—Redundant storage or storage space
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/805—Real-time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/82—Solving problems relating to consistency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

一种存储器设备包括：存储器单元阵列，其包括连接到字线和位线的存储器单元、以及连接到冗余字线和位线的冗余存储器单元；以及控制逻辑，其被配置成控制由存储器设备进行的封装后修复操作的执行。控制逻辑包括PPR控制电路，所述PPR控制电路响应于正常PPR命令而在正常PPR操作期间将坏行地址编程到非易失性存储器，并且响应于快速PPR命令而在快速PPR操作期间将坏行地址编程到易失性存储器，并且用与冗余字线相关联的冗余行替换在存储器单元阵列中的坏行。

Description

执行封装后修复操作的存储器设备
相关申请的交叉引用
本申请要求于2015年12月24日提交的韩国专利申请第10-2015-0186777号的权益，其主题通过引用并入在此。
技术领域
发明构思涉及半导体设备，并且更具体地，涉及执行一个或多个封装后修复(postpackage repair，PPR)操作的半导体设备。
背景技术
半导体存储器设备通常包括一个或多个存储器单元阵列(例如，二维和/或三维)，该存储器单元阵列包括以行和列的矩阵布置的存储器单元。存储器设备通常包括所谓的“冗余存储器单元”，其可用于在功能上替换在存储器单元阵列的存储器单元当中所识别的(一个或多个)坏存储器单元。常见的是用冗余存储器单元的行(“冗余行”)替换包含一个或多个坏存储器单元的存储器单元的行。需要用相应的冗余行替换存储器单元的行的步骤集合可称为“修复操作”。在这种情境下，PPR操作是指在存储器设备已被封装之后执行的修复操作。
随着现代存储器设备的集成密度增加，并且半导体制造工艺变得更加精细，单个存储器单元故障已经增加。在PPR操作中，具有少至单个位故障的坏行可以由冗余行来替换。然而，由于连接到冗余行的存储器单元将存储未知数据，所以用冗余行对坏行的盲替换可能将额外的位误差引入到在坏行中存储(或试图存储)的数据中。
发明内容
发明构思的实施例提供了能够执行避免将额外位误差引入到存储数据中的各种封装后修复(PPR)操作的存储器设备和存储器系统。
根据发明构思的一方面，提供了一种存储器设备，其从存储器控制器接收指定与坏字线相关联的坏行的坏行地址、以及正常封装后修复(PPR)命令和快速PPR(sPPR)命令中的一个命令。存储器设备包括：存储器单元阵列，其包括连接到字线和位线的存储器单元、以及连接到冗余字线和位线的冗余存储器单元；以及控制逻辑，其被配置成控制由存储器设备进行的PPR操作的执行。控制逻辑包括PPR控制电路，该PPR控制电路响应于正常PPR命令而在正常PPR操作期间将坏行地址编程到非易失性存储器，并且响应于快速PPR命令而在快速PPR操作期间将坏行地址编程到易失性存储器，并且用与冗余字线相关联的冗余行替换在存储器单元阵列中的坏行。
根据发明构思的一方面，提供了一种存储器设备，其从存储器控制器接收指定与坏位线相关联的坏列的坏列地址，以及正常封装后修复(PPR)命令和快速PPR(sPPR)命令中的一个命令。该存储器设备包括：存储器单元阵列，其包括连接到字线和位线的存储器单元，以及连接到冗余位线和字线的冗余存储器单元，以及控制逻辑，该控制逻辑被配置成控制由存储器设备进行的PPR操作的执行。控制逻辑包括PPR控制电路，该PPR控制电路响应于正常PPR命令而在正常PPR操作期间将坏列地址编程到非易失性存储器，并且响应于快速PPR命令而在快速PPR操作期间将坏列地址编程到易失性存储器，并且用与冗余位线相关联的冗余列替换在存储器单元阵列中的坏列。
根据发明构思的一方面，提供了一种操作存储器设备的方法。该方法包括：响应于接收的PPR命令和坏地址，进入正常封装后修复(PPR)模式或快速PPR模式中的一个模式；在坏地址存储装置中存储坏地址；以及将数据写入到替换由坏地址选择的存储器单元的冗余存储器单元。
附图说明
从结合附图的以下详细描述中将更清楚地理解发明构思的实施例，在附图中：
图1是图示根据发明构思的实施例的包括封装后修复(PPR)控制电路的存储器系统的框图；
图2是进一步图示由图1的存储器系统100和存储设备120执行PPR操作的时序图；
图3是在一个示例中概括根据发明构思的实施例的可由存储器设备执行的包括行复制操作的PPR操作的流程图；
图4A和图4B是在不同示例中图示图1的存储器设备120的相应框图；
图5是图示可用于实现图1、图4A和图4B的坏地址存储装置415的方法的一个示例的示图；
图6和图7是图示对图3的行复制操作的不同方法的相应框图；
图8和图9是根据发明构思的实施例在一个示例中共同图示包括已知数据写入操作的PPR操作的流程图以及框图；
图10A是列出地址信号与各种PPR操作之间关系的表，而图10B是进一步图示根据发明构思的实施例的可由存储器系统和存储器设备执行的各种PPR操作的时序图；
图11是示出根据实施例的包括PPR控制电路的多芯片封装的示图；
图12是示出根据移动系统的实施例应用包括PPR控制电路的存储器设备的示例的框图；以及
图13是示出根据计算系统的实施例应用包括PPR控制电路的存储器设备的示例的框图。
具体实施方式
发明构思的实施例将参考附图在一些额外细节中描述。然而，发明构思可能以许多不同的形式体现，并且不应解释为仅限于所图示的实施例。反过来，提供这些实施例以使得本公开将是彻底和完整的，并且将向本领域的普通技术人员充分地传达发明构思的范围。在整个书面描述和附图中，相同的参考数字和标记将用于表示相同或相似的元件。
图1是图示根据发明构思的实施例连接到包括封装后修复(PPR)控制电路的存储器系统100的主机50的框图。
参考图1，存储器系统100响应于从主机50接收的各种输入/输出(I/O)请求，执行至少写入操作和读取操作。在图1中，存储器系统100通常包括存储器控制器110和存储器设备120。
主机50可以是电子设备，诸如计算机、膝上型计算机、智能电话、智能平板、智能TV和上网本。主机50可结合运行一个或多个操作系统52的一个或多个应用54的执行，来访问存储器系统100。
在响应于主机请求的读取/写入操作或其它存储器访问操作的执行期间，存储器系统100可以从存储器控制器110向存储器设备120提供封装后修复命令(例如，如下文所述的PPR和/或sPPR命令)和相关联的坏地址(例如，在故障地址地图(Fault Address Map)或FAM中列出的坏地址)。在所图示实施例的上下文中，“PPR命令”(或“正常PPR命令”)是响应于在非易失性存储器中存储的坏地址FAM而导致封装后修复操作的执行的命令。因此，与发明构思的实施例相一致的PPR命令可导致(1)在存储器系统100的非易失性存储器中的坏地址FAM的存储，以及(2)参考非易失性存储的坏地址的封装后修复操作的执行。与此相反，“sPPR命令”(或“快速PPR命令”)是响应于存储器系统100的易失性存储器中存储的坏地址而导致封装后修复操作的执行的命令。因此，与发明构思的实施例相一致的sPPR命令可导致(1)在易失性存储器中的坏地址的存储，以及(2)参考易失性存储的坏地址的封装后修复操作的执行。
关于上述，本领域的技术人员将认识到，可以在裸片(或芯片)封装到半导体存储器设备中之前执行某些“预封装”坏存储器单元校正(或修复)操作。与此相反，在裸片已经封装到半导体存储器设备中之后，可以执行某些其它“封装后”坏存储器单元修复操作。参考所图示实施例在此描述的发明构思涉及封装后类型的坏存储器单元修复操作。
关于上述，还应当注意的是，由于施加到存储器系统100的电力损失，与PPR命令对应并且存储在非易失性存储器中的坏地址将不会(例如)丢失。然而，如果存储器系统100的电力丢失，则与sPPR命令对应并且暂时存储在易失性存储器中的坏地址可能丢失(或变得无效)。因此，响应于sPPR命令执行的坏存储器单元修复操作可称为“软修复操作”，而响应于PPR命令执行的坏存储器单元修复操作可称为“硬修复操作”。
参考图1，存储器设备120可以包括多个存储体(bank)，其中每一个存储体包括相关于字线和位线的矩阵连接的存储器单元。假定这个字线和位线的布置，冗余存储器单元可连接到一个或多个冗余字线和/或一个或多个冗余位线。因此，能够通过针对存储器设备120的特定存储体的读取/写入操作来访问的存储器单元可以相关于在多个字线当中的字线、在多个位线当中的位线、在多个冗余字线当中的冗余字线和/或在多个冗余位线当中的冗余位线而被不同地访问。
存储器设备120可以根据接收的封装后修复(PPR/sPPR)命令的类型在非易失性存储器或易失性存储器中存储坏地址。存储器设备120可以在功能上用冗余字线替换由坏地址指定(或选择)的坏字线。可替代地或附加地，存储器设备120可以用冗余位线替换由坏地址指定的坏位线。
图1的存储器设备120包括PPR控制电路400，该PPR控制电路400控制例如在存储器设备120的PPR操作执行中的存储器设备120，所述PPR操作使得能够将数据写入到(例如)连接到替换坏字线的冗余字线的冗余存储器单元(以及使得能够从(例如)连接到替换坏字线的冗余字线的冗余存储器单元读取数据)。
根据一实施例，存储器设备120可响应于PPR/sPPR命令，在PPR控制电路400的控制下执行内部存储体复制操作，以使得连接到第一存储体内指定的坏字线的存储器单元的数据被从第一存储体读取(即由与第一存储体相关联的感测放大器检测到并放大)，并写入到连接到冗余字线的冗余存储器单元。
根据另一实施例，存储器设备120可以响应于PPR/sPPR命令，在PPR控制电路400的控制下执行内部存储体复制操作，以使得连接到在第一存储体内指定的坏字线的存储器单元的数据被从第一存储体读取(即由与第一存储体相关联的感测放大器检测到并放大)，传递(或传送)到读取/写入电路，然后写入到连接到与第一存储体不同的第二存储体的冗余字线的冗余存储器单元。
根据又一实施例，存储器设备120可以响应于PPR/sPPR命令，在PPR控制电路400的控制下执行PPR操作，以使得数据被写入到连接到替换由坏地址指定的坏位线的冗余位线的冗余存储器单元。
根据又一实施例，存储器设备120可以响应于PPR/sPPR命令，在PPR控制电路400的控制下将全“0”或全“1”数据写入到连接到替换坏字线的冗余字线的冗余存储器单元。
图2是在一个示例中进一步图示可以由图1的存储器设备120执行的PPR操作的时序图。
参考图1和图2，在时间T0，模式寄存器命令MRS4和地址信号(例如，A13)的组合使存储器系统120进入PPR模式。例如，模式寄存器命令MRS4可用于指示PPR模式并且地址信号A13可被输入为逻辑‘1’，从而使存储器设备120进入PPR模式。
在紧随T0的时间T1(即，可以由时间模式值tMOD设定的持续时间)，共同指示坏存储器单元位置的存储体组地址BG_f、存储体地址BA_f以及行地址RA_f与激活命令ACT一起输入。也就是说，存储体组地址BG_f、存储体地址BA_f以及行地址RA_f可用于指示由存储器设备120可选择的坏地址FAM。在本示例的上下文中，应当注意的是，在存储器设备120的初始化期间，时间模式值tMOD可以相关于在MRS命令与非MRS命令之间允许的最小时间段来定义，其中时间模式值tMOD因此可定义在存储器设备120可进入PPR模式之前所需的最小时段。
在于时间T1之后可由时间tRCD(例如，Ras到Cas的延迟时间)定义的时间T2，存储体组地址BG_f、存储体地址BA_f以及有效地址(Valid)与写入命令WRA一起输入到存储器设备120。存储器设备120可以不关心存储体组地址BG_f、存储体地址BA_f以及有效地址与写入命令WRA一起输入。
在紧随时间T2的时间T3，存储器设备120可确定数据暂记区DQ的逻辑状态是否为‘0’。如果数据暂记区DQ的逻辑状态为‘0’，则对应的存储器设备120可以是目标。如果数据暂记区DQ的逻辑状态为‘1’，则对应的存储器设备120可能不是目标。在此，术语‘目标’可指在存储器系统100中的多个存储器设备当中执行PPR操作的存储器设备。在时间T2与时间T3之间的时段可通过写入延迟WL来定义，而写入延迟WL可包括Cas写入延迟CWL、附加延迟AL等。
在于时间T3的存储器设备120之后，并且在确定存储器设备120是目标时，存储器设备120可以将坏地址(FAM)输入与激活命令ACT一起存储在坏地址存储装置415中(参见下文描述的图4)。坏地址存储装置415可以包括诸如反熔丝的非易失性存储器，以及诸如触发器的易失性存储器。编程时间tPGM可以指将坏地址FAM编程到坏地址存储装置415的非易失性存储器所需的最小时间段。
在坏地址被编程到坏地址存储装置415的非易失性存储器之后，预充电命令PRE在时间T4输入，并且存储器设备120处于激活状态。在时间T5，地址信号A13可作为逻辑‘0’与模式寄存器命令MRS4一起输入，以便退出PPR模式。在时间T4与时间T5之间的编程时间tPGM_Exit可以指退出PPR模式所需的最小时间段。
在图2中所图示的PPR操作期间，正常编程(即，使用正常PPR操作)坏地址到坏地址存储装置415的非易失性存储器所需的(正常)编程时间tPGM可以在几百毫秒到几秒之间变化。在一定条件下，主机50的操作系统52可确定正常编程时间tPGM是超时规范违反。为防止这个发生，存储器设备120可以利用sPPR(或快速PPR)操作，该sPPR(或快速PPR)操作在(快速)编程时间tPGM期间将坏地址暂时存储在坏地址存储装置415的易失性存储器中。该替代方法假定根据发明构思的实施例与sPPR操作相关联的快速编程(或写入)时间tPGM只需要约几十纳秒。
在执行PPR/sPPR操作之后，通过存储在坏地址存储装置415中的坏地址指定的坏行可以通过用冗余行替换它来修复。然而，连接到冗余行的存储器单元将存储具有未定义或未知状态的数据。在这种情况下，可旨在(例如)修复包括少至单个坏存储器单元(或单个位故障)的坏行的冗余行可取而代之造成多位故障。为了防止该结果，存储器设备120可以执行行复制操作以及写入(或编程)操作，其将全0、全1、或0和1的一些已知模式有效地写入到冗余行的存储器单元。这个行复制操作和已知数据写入操作的功能组合可由PPR控制电路400控制。
在下文中，参考图3、图4A、4B、图5、图6、图7、图8、图9、图10A和10B(含“图3至图10”)，用于图1的PPR控制电路400的可能的系统配置和操作将相关于发明构思的实施例在一些额外的细节中描述。
图3是在一个示例中概括根据发明构思的实施例可由存储器系统执行的包括行复制操作的PPR操作的流程图。
参考图1、图3和图4，存储器设备120从存储器控制器110接收PPR/sPPR命令(S310)。PPR/sPPR命令使存储器设备120将由存储器控制器110提供的坏地址存储在坏地址存储装置415中。在这方面，PPR/sPPR命令的性质和/或配置可以根据在主机50与存储器系统100之间的接口和/或协议来确定。
响应于PPR/sPPR命令，存储器设备120的PPR控制电路400可以执行请求的PPR操作(S320)。如参考图2在上面所述，PPR控制电路400可以以如下方式执行PPR操作：存储器设备120进入相应的PPR模式，选择坏地址以及激活命令ACT，接收写入命令，响应于写入命令通过检查数据暂记区DQ来确定存储器设备120是否是目标，当存储器设备120被确定为是目标时写入/编程坏地址到坏地址存储装置415，在完成写入/编程操作之后接收预充电命令，并退出PPR模式。
除了上面描述的PPR操作之外，PPR控制电路400可以进一步相对于被指定替换坏行的冗余行执行行复制操作。用于将数据写入冗余行的存储器单元的行复制操作的可能实施例在下文中将参考图6和图7以一些附加细节进行描述。
图4A和图4B是根据发明构思的实施例图示包括PPR控制电路400的存储器设备120的相应框图。
参考图4A和图4B，存储器设备120包括控制逻辑410、地址缓冲器420以及存储器单元阵列430。
控制逻辑410可用于控制存储器设备120的操作。因此，控制逻辑410可以生成存储器设备120执行各种操作(诸如写入操作、读取操作、PPR操作等)所需的控制信号。控制逻辑410可以包括：命令解码器411，其解码从存储器控制器110接收的命令CMD；模式寄存器413，其通过提供模式设定信号来设定(或定义)用于存储器设备120的操作模式；以及PPR控制电路400，其根据由模式设定信号指示的定义的PPR/sPPR模式来控制PPR操作的执行。
命令解码器411可(例如)解码写入启用信号/WE、行地址选通信号/RAS、列地址选通信号/CAS、芯片选择信号/CS、时钟CLK以及时钟启用信号CKE，以便生成与命令CMD对应的内部命令信号。地址缓冲器420可从存储器控制器接收地址信号ADDR，其包括存储体组地址BG、存储体地址BA、行地址RA以及列地址CA。读取操作或写入操作可以相关于基于地址信号ADDR指定的存储器单元阵列430中的存储器单元(或存储器单元组)来执行。
进入到PPR/sPPR模式可由模式寄存器命令(例如，图2的MRS4)以及用于进入PPR/sPPR模式的施加到地址缓冲器420的地址信号控制，所述模式寄存器命令指导命令解码器411将模式寄存器413设定在PPR/sPPR模式中。根据一些实施例，进入PPR/sPPR模式可以使用单个地址信号(例如，图2的地址信号A13)来控制。
PPR控制电路400可以包括坏地址存储装置415以及感测和锁存单元417。坏地址存储装置415可用于存储施加到地址缓冲器的坏地址(例如，以故障地址地图或FAM的形式存储的地址)以及由命令解码器411施加的激活命令。坏地址存储装置415可包括响应于PPR命令而永久存储坏地址的非易失性存储器，以及响应于sPPR命令而暂时存储坏地址的易失性存储器。感测和锁存单元417可用于读取存储在坏地址存储装置415中的坏地址(或FAM)，以便生成根据指示的PPR/sPPR模式来控制PPR操作的执行的修复控制信号CTRL1至CTRL3。
如在图5中所示，坏地址存储装置415的非易失性存储器可以在某些实施例中使用包括反熔丝512的反熔丝阵列来实现。反熔丝512可以通过具有与熔丝设备传统相关联的那些电性能相反的电性能的电阻式电熔丝设备来体现。也就是说，当反熔丝512未被编程时，反熔丝512将表现出高电阻，而当反熔丝512被编程时，反熔丝512将表现出低电阻。
反熔丝512通常具有其中电介质单元被设置在导体之间的结构，其中反熔丝512通过使用施加到导体的高电压破坏电介质单元来编程。作为编程反熔丝512的结果，设置在电介质的两个相对侧上的导体短路，并且反熔丝512表现出低电阻。
在像图5中所图示的实施例这样的某些实施例中，反熔丝512包括耗尽型MOS晶体管，该耗尽型MOS晶体管包括源极4和漏极5。在初始状态中，在连接到栅电极3的第一节点6与公共连接到源极4和漏极5的第二节点7之间的电阻是非常高的，因为第一节点6和第二节点7由栅极氧化物层分隔开。其结果是，第一节点6与第二节点7之间的状态实质上是不导电的(例如，逻辑“低”状态或未编程状态)。
反熔丝512可以通过使用击穿电压破坏在第一节点6与第二节点7之间的栅极氧化物层而不可反转地从非导电状态切换到导电状态。当栅极氧化物层被破坏时，在第一节点6与第二节点7之间的电阻基本上是导电的(例如，逻辑“高”状态或编程状态)。通过破坏栅极氧化物层编程反熔丝512所需的时间段可以对应于在发明构思的某些实施例中图2的编程时间tPGM。
为了减少将坏地址存储在坏地址存储装置415中所需的时间，PPR控制电路400可以支持sPPR操作。如上所述，与几百毫秒或更多毫秒相比较，这种替代的坏地址存储方法——其中坏地址被暂时写入到易失性存储器而不是永久地编程到非易失性存储器——可能只花几十纳秒。
在发明构思的某些实施例中，坏地址存储装置415的非易失性存储器可包括电子熔丝阵列、NAND闪速存储器、NOR闪速存储器、磁性随机存取存储器(MRAM)、自旋力矩转移MRAM(STT-MRAM)、电阻式随机存取存储器(ReRAM)以及相变随机存取存储器(PRAM)中的一个。
在图4A和图4B中，存储器单元阵列430包括一个或多个存储体BANK0和BANK1，其中存储体BANK0和BANK1分别包括由字线WL0至WLm以及位线BL0至BLn连接的存储器单元MC。冗余存储器单元RC可以连接到冗余字线RWL0和RWL1(图4A)和/或冗余位线RBL0和RBL1(图4B)。在图4A的实施例中，存储器单元MC和冗余存储器单元RC共享位线BL0至BLn，并且可以通过使用共同的列地址来访问。虽然为了图示方便仅在图4A中示出了两(2)个冗余字线RWL0和RWL 1，但可以使用任何合理数量的冗余字线。
在正常读取/写入操作期间，存储器单元阵列430的存储体BANK0和BANK1中的每一个存储体可以基于输入的行地址(IRA)连接到用于选择字线WL0至WLm中的至少一个字线的行解码器和字线驱动器，并且可基于输入的列地址(ICA)连接到用于选择位线BL0至BLn中的一个位线的列解码器和列选择电路。
在PPR操作期间，存储器单元阵列430可以被控制来根据修复控制信号CTRL1至CTRL3将连接到响应于坏地址而选择的坏字线(FWL)的存储器单元中存储的数据写入(或复制)到连接到冗余字线(RWL)的存储器单元中。如果输入的行地址被假定为是访问坏存储器单元的地址，则存储器单元阵列430可通过响应于输入的行地址取而代之选择冗余字线RWL，来在功能上用冗余存储器单元替换坏存储器单元。
参考图4B，与图4A的存储器单元阵列430相比较，在存储器单元阵列430a中，存储体BANK0和BANK1中的每一个存储体包括连接到字线WL0至WLm和位线BL0至BLn的存储器单元MC，以及包括连接到字线WL0至WLm和一个或多个冗余位线RBL0和RBL1的冗余存储器单元RC。
在图4B中，PPR控制电路400再次被假定为包括坏地址存储装置415和感测和锁存单元417。坏地址存储装置415可用于存储与由命令解码器411施加的激活命令一起被施加到地址缓冲器420的坏地址。坏地址存储装置415可以包括响应于PPR命令而永久性存储坏地址的非易失性存储器，以及响应于PPR命令而暂时存储坏地址的易失性存储器。感测和锁存单元417可用于(例如从FAM)读取在坏地址存储装置415中存储的坏地址，并且生成根据指定的PPR/sPPR模式来控制PPR操作的执行的修复控制信号CTRL1至CTRL3。
图4B的存储器单元阵列430a可以执行PPR操作，在该PPR操作期间存储在连接到坏位线且响应于修复控制信号CTRL1至CTRL3通过坏列地址选择的存储器单元中的数据被写入(或复制)到连接到冗余位线RBL的冗余存储器单元。根据一些实施例，PPR操作也可将已知数据模式(例如，全“0”数据、全“1”数据或已知模式的数据值)写入(或编程)到连接到冗余位线RBL的冗余存储器单元。
在图4B中的存储器设备120的前面描述中，如果输入的列地址是访问坏位线的地址，则存储器单元阵列430a可以通过取而代之选择冗余位线RBL在功能上用冗余存储器单元替换坏存储器单元。
图6和图7是进一步示出可相关于在图3的流程图中概括的方法的步骤(S320)而使用的行复制操作的相应框图。
参考图1、图3和图6，存储器设备120包括PPR控制电路400，其响应于由控制逻辑410接收的PPR/sPPR命令来选择性执行PPR操作。PPR控制电路400可执行PPR操作，其中存储器设备120进入定义的PPR模式，选择坏地址(例如，使用FAM)以及激活命令ACT，接收写入命令，基于写入命令通过检查数据暂记区DQ来确定存储器设备120是否是目标，当存储器设备120是目标时将所选择的坏地址编程到坏地址存储装置415，在完成编程操作之后接收预充电命令，并退出PPR模式。
PPR控制电路400可用于生成第一修复控制信号CTRL1，该第一修复控制信号CTRL1导致相关于存储器单元阵列430的行复制操作的执行。可执行行复制操作以使得存储在连接到第一存储体BANK0中的坏行地址所指定的坏字线(FWL)的存储器单元中的数据被读取(即，由感测放大器440感测到、检测到且放大)，并且之后将所得“读取数据”写入(或编程)到连接到第一存储体BANK0的冗余字线的冗余存储器单元。因此，响应于第一修复控制信号CTRL1执行的第一行复制操作可以对应于内部存储体复制操作。
参考图7，响应于由控制逻辑410接收的PPR/sPPR命令，PPR控制电路400可生成第二修复控制信号CTRL2，其导致行复制操作执行到存储器单元阵列430。可以执行根据第二修复控制信号CTRL2的行复制操作，以使得连接到第一存储体Bank0中的与坏行地址对应的坏字线(FWL)的存储器单元所存储的数据被感测放大器440读取。所得的读取数据被传递(或传送)到跟第一存储体Bank0与第二存储体BANK1之间的主管(competent)数据路径相关联的读取/写入电路450。从读取/写入电路450可将复制的数据写入(或编程)到连接到第二存储体BANK1的冗余字线(RWL)的冗余存储器单元。因此，响应于第二修复控制信号CTRL2执行的第二行复制操作可以对应于存储体间的复制操作。
参考图2、图4、图6和图7，与第一和第二修复控制信号CTRL1和CTRL2对应的第一和第二行复制操作可以在时间T3与时间T4之间执行，在时间T3，坏地址被存储在坏地址存储装置415中，而在时间T4，预充电命令PRE被接收到。
图8是在一个示例中概括根据发明构思的实施例可由存储器系统执行的包括数据写入操作的PPR操作的流程图。图9是进一步图示可相关于在图8的流程图中概括的方法的步骤(S820)而使用的写入操作的框图。图8和图9的数据写入操作被假定为写入全‘0’数据，但是发明构思的其它实施例可以在这方面写入任何已知的数据模式。
参考图1、图2、图4和图8，存储器设备120从存储器控制器110接收PPR/sPPR命令(S810)。如由存储器控制器110提供的PPR/sPPR命令导致坏行地址被存储在存储器设备120的坏地址存储装置中。PPR控制电路400响应于PPR/sPPR命令来执行PPR操作(S820)。
如参考图2在上面描述的，PPR控制电路400可以执行PPR操作，以使得存储器设备120进入PPR模式，选择坏地址FAM以及激活命令ACT，接收写入命令，基于写入命令通过检查数据暂记区DQ来确定存储器设备120是否是目标，当存储器设备120是目标时将与激活命令ACT一起施加的坏地址编程到坏地址存储装置415，在完成编程操作之后接收预充电命令，并退出PPR模式。
除了上述的PPR操作之外，PPR控制电路400可以进一步执行数据写入操作，借此使全‘0’数据被写入到冗余行。
参考图9，响应于由控制逻辑410接收的PPR/sPPR命令，PPR控制电路400可生成第三修复控制信号CTRL3，其导致针对存储器单元阵列430的指定冗余行的已知数据模式写入操作的执行。在此，作为示例，可执行根据第三修复控制信号CTRL3的已知数据写入操作，以使得全‘0’数据被读取/写入电路450写入到连接到替换第一存储体BANK0的坏字线(FWL)的冗余字线(RWL)的冗余存储器单元中的至少一些(以及可能全部的)冗余存储器单元。
参考图2、图8和图9，响应于第三修复控制信号CTRL3执行的已知数据写入操作可以在时间T3与时间T4之间执行，在时间T3，坏地址被编程到坏地址存储装置415，而在时间T4，预充电命令PRE被接收到。
然而在这点上应该注意的是，关于冗余字线(或冗余位线)构成的已知数据模式的写入被执行，而无论写入(或编程)到坏字线(或坏位线)的存储器单元的实际数据如何。在这种情况下且在没有进一步的考虑的情况下，用冗余字线对坏字线的替换将可能引入多个数据误差到现由冗余字线RWL存储的数据中。在这种情形下，因为主机50——其比存储器设备120具有更高级别的硬件性能——可用于使用主管形式的误差校正和/或检测来校正(或更新)由冗余字线的存储器单元存储的数据。例如，主机50可以使用参考存储在存储器系统100的另一存储器设备中的复制组数据的校验和方法或一些其它常规理解的纠错码(ECC)方法来检测/校正位误差。
图10A是列出各种PPR操作模式与相应的地址信号之间的关系的表。图10B是在另一示例中进一步图示可以使用图10A中所图示的关系的可由图1的存储器设备120执行的PPR操作的时序图。
参考图1、图2、图10A和图10B，各种PPR操作可以由图1的存储器系统100来执行。示例包括：包括行复制操作的PPR操作，包括行复制操作的sPPR操作，包括全‘0’数据写入操作的PPR操作，以及包括全‘0’数据写入操作的sPPR操作。在图10A的表中，使用地址位A14和A15制定在这四个示例之间的命令差异。参考地址位A14和A15的逻辑值，可确定四个PPR操作中的一个PPR操作。在此再次地，全‘0’数据写入操作用作可在发明构思的各种实施例中使用的不同已知数据写入操作的一个示例。
参考图10B并且与图2的时序图相比较地，三个地址信号被与模式寄存器命令MRS4一起输入，以便进入特定的PPR模式。例如，地址信号A13、A14和A15被输入。由于地址信号A13为‘1’，因此存储器设备进入PPR模式，其特定性质由地址信号A14和A15的值进一步确定。
从这个角度，在图10B中图示的方法除了在时间T5相关于地址信号A13、A14和A15从PPR模式退出以外与在图2中图示的方法相同。
图11是图示根据发明构思的实施例的包括存储器系统的多芯片封装的透视图，该存储器系统包括PPR控制电路。多芯片封装是包括相同类型或各种类型的堆叠的多个半导体芯片的半导体封装。
参考图11，多芯片封装1100可包括在堆叠的存储器层1110、1120、1130和1140下方的存储器缓冲器1102。存储器层1110、1120、1130和1140可以构成称为通道的多个独立接口。存储器层1110、1120、1130和1140可以分别包括两个通道1111-1112、1121-1122、1131-1132以及1141-1142。通道1111、1112、1121、1122、1131、1132、1141和1142包括独立的存储器存储体并且独立计时。
在图11的所图示实施例中，多芯片封装1100包括构成8个通道的四(4)个堆叠的存储器层1110、1120、1130和1140。从两个到八个的存储器层可以堆叠在多芯片封装1100中，其中存储器层1110、1120、1130和1140中的每一个存储器层可以包括从一个到四个的通道。根据实施例，单个通道可以分布在多个存储器层1110、1120、1130和1140上。
存储器缓冲器1102可以提供信号分发功能，用于从存储器控制器110(图1)接收命令、地址、时钟和数据，以及向存储器层1110、1120、1130和1140提供接收到的命令、接收到的地址、接收到的时钟以及接收到的数据。由于存储器缓冲器1102缓冲全部命令、地址、时钟和数据，因此存储器控制器110可以通过仅驱动存储器缓冲器1102的负载而与存储器层1110、1120、1130和1140进行接口连接。
存储器缓冲器1102以及存储器层1110、1120、1130和1140可以经由硅通孔(TSV)而彼此交换信号。存储器缓冲器1102可以经由形成在多芯片封装1100的外表面上的导电单元(例如焊料球)与外部存储器控制器通信。
存储器层1110、1120、1130和1140的通道1111、1112、1121、1122、1131、1132、1141和1142可以包括PPR控制电路400。通道1111、1112、1121、1122、1131、1132、1141和1142中的每一个通道可以基于PPR/sPPR命令通过使用PPR控制电路400来将坏地址FAM存储到坏地址存储装置415。坏地址存储装置415可以包括非易失性存储器或易失性存储器。坏地址存储装置415可执行PPR操作，用于将数据写入到连接到用于替换基于坏行地址选择的坏字线的冗余字线的冗余存储器单元，或将数据写入到连接到用于替换基于坏列地址选择的坏位线的冗余位线的冗余存储器单元。连接到坏字线的存储器单元的数据或者数据‘0’或‘1’可以经由内部存储体复制操作或存储体间复制操作被写入到冗余存储器单元。
图12是图示根据发明构思的实施例包括PPR控制电路的移动系统1200的框图。移动系统1200可包括经由总线1202彼此连接的应用处理器1210、连接性单元1220、第一存储器设备1230、第二存储器设备1240、用户界面1250以及电源1260。第一存储器设备1230可以是易失性存储器，而第二存储器设备1240可以是非易失性存储器。
移动系统1200可以是任意的移动系统，诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、音乐播放器、便携式游戏控制台以及导航系统。
应用处理器1210可以执行提供因特网浏览、游戏、运动图片等的应用。应用处理器1210可以包括单个处理器核或多个处理器核。例如，应用处理器1210可包括双核、四核、六核等。此外，应用处理器1210可进一步包括布置在应用处理器1210内部或外部的高速缓冲存储器。
连接性单元1220可以使得能够与外部设备进行无线和/或有线通信。例如，连接性单元1220可以提供以太网通信、近场通信(NFC)、射频识别(RFID)通信、移动电信、存储卡通信或通用串行总线(USB)通信，其中连接性单元1220可包括基带芯片组，并且可以支持包括GSM、GRPS、WCDMA和HSxPA的通信协议。
作为易失性存储器的第一存储器设备1230可存储经应用处理器1210处理的数据作为写入数据，或可充当工作存储器。第一存储器设备1230可以包括用于执行PPR操作的PPR控制电路1232。PPR控制电路1232可以响应于如上所述的PPR/sPPR命令而将坏地址存储到坏地址存储装置(例如，FAM)1234。因此，坏地址存储装置1234可以包括非易失性存储器和易失性存储器。坏地址存储装置1234可以执行包括已知数据写入功能的PPR操作，该已知数据写入功能针对连接到替换坏字线的冗余字线的冗余存储器单元，或者连接到替换坏位线的冗余位线的冗余存储器单元。各种PPR操作可以有效提供内部存储体复制操作或存储体间复制操作。
作为非易失性存储器的第二存储器设备1240可以存储用于引导移动系统1200的引导图像。例如，第二存储器设备1240可包括电可擦除/可编程只读存储器(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)等。
用户界面1250可以包括诸如键盘和触摸屏的一个或多个输入设备，和/或诸如扬声器和显示设备的一个或多个输出设备。电源1260可为移动系统1200供应操作电压。此外，根据一些实施例，移动系统1200可进一步包括相机图像处理器(CIP)，并且可以进一步包括存储设备，诸如固态驱动器(SSD)、硬盘驱动器(HDD)和CD-ROM。
图13是图示根据发明构思的实施例的包括存储器系统的计算机系统1300的框图。
参考图13，计算机系统1300包括处理器1310、输入/输出集线器1320、输入/输出控制器集线器1330、存储器设备1340以及图形卡1350。根据一些实施例，计算机系统1300可以是任意的计算系统，诸如个人计算机(PC)、服务器计算机、工作站、膝上型计算机、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、数字电视(TV)、机顶盒、音乐播放器、便携式游戏机以及导航系统。
处理器1310可以执行各种计算功能，诸如特定计算或任务。例如，处理器1310可以是微处理器或中央处理单元(CPU)。根据一些实施例，处理器1310可以包括单个处理器核或多个处理器核。例如，处理器1310可以包括双核、四核、六核等。此外，尽管图13示出了包括单个处理器1310的计算机系统1300，但是计算机系统1300根据一些实施例可以包括多个处理器。此外，处理器1310可以进一步包括布置在处理器1310的内部或外部的高速缓冲存储器。
处理器1310可包括控制存储器设备1340的操作的存储器控制器1311。包括在处理器1310中的存储器控制器1311可以称为集成存储器控制器(IMC)。根据一些实施例，存储器控制器1311可布置在输入/输出集线器1320的内部。包括存储器控制器1311的输入/输出集线器1320可称为存储器控制器集线器(MCH)。
存储器设备1340可包括进行控制以执行PPR操作的PPR控制电路1342。PPR控制电路1342可以响应于PPR/sPPR命令将坏地址存储到坏地址存储装置1344(例如，使用FAM方法)。坏地址存储装置1344可以包括非易失性存储器或易失性存储器。坏地址存储装置1344可执行PPR操作，用于将数据写入到连接到用于替换基于坏行地址选择的坏字线的冗余字线的冗余存储器单元，或将数据写入到连接到用于替换基于坏列地址选择的坏位线的冗余位线的冗余存储器单元。连接到坏字线的存储器单元的数据或者数据‘0’或‘1’可以经由内部存储体复制操作或存储体间复制操作被写入到冗余存储器单元。
输入/输出集线器1320可以管理像图形卡1350和处理器1310的设备之间的数据传输。输入/输出集线器1320可以经由各种类型的接口连接到处理器1310。例如，输入/输出集线器1320和处理器1310可以经由各种类型的标准接口而连接到彼此，包括前端总线(frontside bus，FSB)、系统总线、超传输、闪电数据传输(Lighting data transport，LDT)、快速通道互联(QuickPath interconnect，QPI)、公共系统接口(common system interface，CSI)、快速外围组件接口(peripheral component interface-express，PCIe)等。虽然图13示出了包括单个输入/输出集线器1320的计算机系统1300，但是计算机系统1300根据一些实施例可以包括多个输入/输出集线器。
输入/输出集线器1320可向设备提供各种接口。例如，输入/输出集线器1320可以提供加速图形端口(accelerated graphics port，AGP)接口、快速外围组件接口(PCIe)接口、通信流架构(communications streaming architecture，CSA)接口等。
图形卡1350可经由AGP或PCIe连接到输入/输出集线器1320。图形卡1350可以控制用于显示图像的显示装置(未示出)。图形卡1350可以包括用于处理图像数据的内部处理器和内部半导体存储器设备。根据一些实施例，输入/输出集线器1320可包括布置在输入/输出集线器1320外部的具有图形卡1350的图形设备，或者可以包括布置在输入/输出集线器1320而不是图形卡1350内部的图形设备。包括在输入/输出集线器1320中的图形设备可以称为集成图形设备。此外，包括存储器控制器和图形设备的输入/输出集线器1320可以称为图形和存储器控制器集线器(graphics and memory controller hub，GMCH)。
输入/输出控制器集线器1330可以执行用于各种系统接口的有效操作的数据缓冲和接口仲裁。输入/输出控制器集线器1330可以经由内部总线连接到输入/输出集线器1320。例如，输入/输出集线器1320和输入/输出控制器集线器1330可以经由直接媒体接口(direct media interface，DMI)、集线器接口、企业南桥接口(enterprise Southbridgeinterface，ESI)、PCIe等来连接到彼此。
输入/输出控制器集线器1330可向外围设备提供各种接口。例如，输入/输出控制器集线器1330可以提供通用串行总线(USB)端口、串行高级技术附件(serial advancedtechnology attachment，SATA)、通用输入/输出(general purpose input/output，GPIO)、低引脚数(low pin count，LPC)总线、串行外围接口(serial peripheral interface，SPI)、PCI、PCIe等。
根据一些实施例，处理器1310、输入/输出集线器1320以及输入/输出控制器集线器1330中的两个或更多个可以体现为单个芯片组。
尽管已参考实施例具体示出并描述了发明构思，但将会理解，可以在其中进行形式和细节上的各种改变，而不脱离所附权利要求的范围。

Claims (19)

1.一种存储器设备，其从存储器控制器接收指定与坏字线相关联的坏行的坏行地址，以及正常封装后修复(PPR)命令和快速封装后修复(PPR)(sPPR)命令中的一个命令，所述存储器设备包括：
存储器单元阵列，其包括连接到字线和位线的存储器单元、以及连接到冗余字线和所述位线的冗余存储器单元；以及
控制逻辑，其被配置成控制由存储器设备进行的封装后修复(PPR)操作的执行，
其中所述控制逻辑包括封装后修复(PPR)控制电路，所述封装后修复(PPR)控制电路响应于所述正常封装后修复(PPR)命令而在正常封装后修复(PPR)操作期间将所述坏行地址编程到非易失性存储器，并且响应于所述快速封装后修复(PPR)命令而在快速封装后修复(PPR)操作期间将所述坏行地址编程到易失性存储器，并且用与所述冗余字线相关联的冗余行替换在所述存储器单元阵列中的所述坏行。
2.根据权利要求1所述的存储器设备，其中用所述冗余行替换在所述存储器单元阵列中的所述坏行包括从连接到所述坏行的存储器单元复制数据到连接到所述冗余行的冗余存储器单元。
3.根据权利要求2所述的存储器设备，进一步包括地址缓冲器，所述地址缓冲器从所述存储器控制器接收所述坏行地址，并且向所述控制逻辑提供所述坏行地址。
4.根据权利要求3所述的存储器设备，其中所述控制逻辑进一步包括：
命令解码器，其解码从所述存储器控制器接收的所述正常封装后修复(PPR)命令和快速封装后修复(PPR)命令中的一个命令；以及
模式寄存器，其响应所述命令解码器的输出，其通过生成模式设定信号来设定用于所述存储器设备的封装后修复(PPR)模式。
5.根据权利要求4所述的存储器设备，其中所述封装后修复(PPR)控制电路响应于所述模式设定信号从多个修复控制信号之间选择修复控制信号，并且向所述存储器单元阵列提供所选择的修复控制信号。
6.根据权利要求5所述的存储器设备，其中所述存储器单元阵列响应于所述多个修复控制信号中的一个修复控制信号来执行所述正常封装后修复(PPR)操作，并且响应于所述多个修复控制信号中的另一个修复控制信号来执行所述快速封装后修复(PPR)操作。
7.根据权利要求2所述的存储器设备，其中所述正常封装后修复(PPR)操作在第一编程时间期间执行，而所述快速封装后修复(PPR)操作在比所述第一编程时间更短的第二编程时间期间执行。
8.根据权利要求2所述的存储器设备，其中所述封装后修复(PPR)控制电路包括：
坏地址存储设备，其存储所述坏行地址；以及
感测和锁存单元，其从所述坏地址存储设备读取所述坏行地址，并且生成提供给所述存储器单元阵列的修复控制信号，所述修复控制信号使得用所述冗余行替换所述存储器单元阵列中的所述坏行。
9.根据权利要求2所述的存储器设备，其中所述存储器单元阵列的存储器单元根据第一存储体和第二存储体布置，并且所述正常封装后修复(PPR)操作是内部存储体复制操作，其中所述坏字线和所述冗余字线的每一个都被设置在所述第一存储体中。
10.根据权利要求2所述的存储器设备，其中所述存储器单元阵列的存储器单元根据第一存储体和第二存储体布置，并且所述正常封装后修复(PPR)操作是存储体间复制操作，其中所述坏字线被设置在所述第一存储体中，并且所述冗余字线被设置在所述第二存储体中。
11.根据权利要求1所述的存储器设备，其中用所述冗余行替换在所述存储器单元阵列中的所述坏行包括将已知的数据模式写入到连接到所述冗余行的所述冗余存储器单元。
12.一种存储器设备，其从存储器控制器接收指定与坏位线相关联的坏列的坏列地址，以及正常封装后修复(PPR)命令和快速封装后修复(PPR)(sPPR)命令中的一个命令，所述存储器设备包括：
存储器单元阵列，其包括连接到字线和位线的存储器单元、以及连接到冗余位线和所述字线的冗余存储器单元；以及
控制逻辑，其被配置成控制由存储器设备进行的封装后修复(PPR)操作的执行，
其中所述控制逻辑包括封装后修复(PPR)控制电路，所述封装后修复(PPR)控制电路响应于所述正常封装后修复(PPR)命令而在正常封装后修复(PPR)操作期间将所述坏列地址编程到非易失性存储器，并且响应于所述快速封装后修复(PPR)命令而在快速封装后修复(PPR)操作期间将所述坏列地址编程到易失性存储器，并且用与所述冗余位线相关联的冗余列替换在所述存储器单元阵列中的所述坏列。
13.根据权利要求12所述的存储器设备，其中在所述存储器单元阵列中的所述坏列的所述替换包括从连接到所述坏列的存储器单元复制数据到连接到所述冗余列的冗余存储器单元。
14.根据权利要求13所述的存储器设备，进一步包括地址缓冲器，所述地址缓冲器从所述存储器控制器接收所述坏列地址，并且向所述控制逻辑提供所述坏列地址，其中控制逻辑进一步包括：命令解码器，其解码从所述存储器控制器接收的所述正常封装后修复(PPR)命令和快速封装后修复(PPR)命令中的一个命令；以及模式寄存器，其响应所述命令解码器的输出，其通过生成模式设定信号来设定用于所述存储器设备的封装后修复(PPR)模式。
15.根据权利要求14所述的存储器设备，其中所述封装后修复(PPR)控制电路响应于所述模式设定信号从多个修复控制信号之间选择修复控制信号，并且向所述存储器单元阵列提供所选择的修复控制信号。
16.根据权利要求15所述的存储器设备，其中所述存储器单元阵列响应于所述多个修复控制信号中的一个修复控制信号来执行所述正常封装后修复(PPR)操作，并且响应于所述多个修复控制信号中的另一个修复控制信号来执行所述快速封装后修复(PPR)操作。
17.根据权利要求12所述的存储器设备，其中所述正常封装后修复(PPR)操作在第一编程时间期间执行，而所述快速封装后修复(PPR)操作在比所述第一编程时间更短的第二编程时间期间执行。
18.根据权利要求12所述的存储器设备，其中用所述冗余列替换所述存储器单元阵列中的所述坏列包括将已知的数据模式写入到连接到所述冗余列的所述冗余存储器单元。
19.一种操作存储器设备的方法，该存储器设备包括连接到字线和位线的存储器单元、以及连接到冗余位线和冗余字线之一的冗余存储器单元，所述方法包括：
响应于接收的封装后修复(PPR)命令和坏地址，进入正常封装后修复(PPR)模式或快速封装后修复(PPR)模式中的一个模式，所述坏地址是指定坏列的坏列地址或指定坏行的坏行地址之一；
当在正常封装后修复(PPR)模式中时，将坏地址存储到非易失性存储器中；
当在快速封装后修复(PPR)模式中时，将坏地址存储到易失性存储器中；
当坏地址为坏列地址时，用与冗余位线相关联的冗余列来替换存储器单元阵列中的坏列；
当坏地址为坏行地址时，用与冗余字线相关联的冗余行来替换存储器单元阵列中的坏行；以及
将数据写入到替换由所述坏地址选择的存储器单元的冗余存储器单元。
CN201611076928.3A 2015-12-24 2016-11-29 执行封装后修复操作的存储器设备 Active CN107039083B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150186777A KR102412610B1 (ko) 2015-12-24 2015-12-24 포스트 패키지 리페어 동작을 수행하는 메모리 장치
KR10-2015-0186777 2015-12-24

Publications (2)

Publication Number Publication Date
CN107039083A CN107039083A (zh) 2017-08-11
CN107039083B true CN107039083B (zh) 2021-04-16

Family

ID=59088425

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611076928.3A Active CN107039083B (zh) 2015-12-24 2016-11-29 执行封装后修复操作的存储器设备

Country Status (3)

Country Link
US (1) US9870293B2 (zh)
KR (1) KR102412610B1 (zh)
CN (1) CN107039083B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITMI20071012A1 (it) * 2007-05-18 2008-11-19 St Microelectronics Srl Dispositivo di memoria migliorato a veloce programmazione
KR20180070779A (ko) * 2016-12-16 2018-06-27 삼성전자주식회사 리페어 온 시스템에서의 포스트 패키지 리페어를 위한 데이터 백업 방법
US10410710B2 (en) * 2017-12-27 2019-09-10 Micron Technology, Inc. Systems and methods for performing row hammer refresh operations in redundant memory
KR102378819B1 (ko) * 2018-02-20 2022-03-25 삼성전자주식회사 메모리 장치
US10971247B2 (en) * 2018-03-29 2021-04-06 Samsung Electronics Co., Ltd. Semiconductor memory devices, memory systems, and methods of operating semiconductor memory devices
US10908838B2 (en) * 2018-09-25 2021-02-02 Sandisk Technologies Llc Column replacement with non-dedicated replacement columns
US10909011B2 (en) * 2018-10-16 2021-02-02 Micron Technology, Inc. Intelligent post-packaging repair
KR20200091201A (ko) * 2019-01-22 2020-07-30 에스케이하이닉스 주식회사 메모리 시스템
US20200294182A1 (en) * 2019-03-15 2020-09-17 Intel Corporation On chip dense memory for temporal buffering
US10770164B1 (en) * 2019-05-02 2020-09-08 International Business Machines Corporation Soft post package repair function validation
WO2021007698A1 (en) * 2019-07-12 2021-01-21 Yangtze Memory Technologies Co., Ltd. Memory device providing bad column repair and method of operating same
US11144214B2 (en) 2019-07-25 2021-10-12 Micron Technology, Inc. Memory authentication
US11107549B2 (en) 2019-12-16 2021-08-31 Microsoft Technology Licensing, Llc At-risk memory location identification and management
US11334423B2 (en) 2019-12-26 2022-05-17 Samsung Electronics Co., Ltd. Memory devices for performing repair operation, memory systems including the same, and operating methods thereof
CN111338851B (zh) * 2020-02-26 2024-02-13 东莞记忆存储科技有限公司 故障内存开机hPPR自动修复的方法、装置、计算机设备及存储介质
US11644981B2 (en) * 2020-09-25 2023-05-09 Micron Technology, Inc. Semiconductor devices with security lock and associated methods and systems
CN112667445B (zh) * 2021-01-12 2022-05-03 长鑫存储技术有限公司 封装后的内存修复方法及装置、存储介质、电子设备
CN116343883A (zh) * 2021-12-22 2023-06-27 浙江驰拓科技有限公司 一种存储器及存储器修复方法
US11923027B2 (en) * 2021-12-28 2024-03-05 Micron Technology, Inc. Read command fault detection in a memory system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1359523A (zh) * 1999-06-08 2002-07-17 旺宏电子股份有限公司 用于位线软编程(blisp)的方法与集成电路
CN104282343A (zh) * 2013-07-08 2015-01-14 爱思开海力士有限公司 半导体系统及其修复方法
US9343184B2 (en) * 2014-04-07 2016-05-17 Micron Technology, Inc. Soft post package repair of memory devices

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940008211B1 (ko) 1991-08-21 1994-09-08 삼성전자 주식회사 반도체메모리장치의 리던던트 셀 어레이 배열방법
US5440517A (en) 1994-08-15 1995-08-08 Micron Technology, Inc. DRAMs having on-chip row copy circuits for use in testing and video imaging and method for operating same
US5727001A (en) 1996-08-14 1998-03-10 Micron Technology, Inc. Circuit and method for testing an integrated circuit
US5754559A (en) 1996-08-26 1998-05-19 Micron Technology, Inc. Method and apparatus for testing integrated circuits
US5754486A (en) 1997-02-28 1998-05-19 Micron Technology, Inc. Self-test circuit for memory integrated circuits
US5907511A (en) 1997-12-23 1999-05-25 Lsi Logic Corporation Electrically selectable redundant components for an embedded DRAM
US6097644A (en) 1999-02-22 2000-08-01 Micron Technology, Inc. Redundant row topology circuit, and memory device and test system using same
US6868021B2 (en) 2002-09-27 2005-03-15 Oki Electric Industry Co., Ltd. Rapidly testable semiconductor memory device
JP4824936B2 (ja) 2005-03-10 2011-11-30 株式会社日立製作所 ダイナミック・ランダム・アクセス・メモリ装置の検査方法
KR100722771B1 (ko) * 2005-12-03 2007-05-30 삼성전자주식회사 반도체 메모리 장치의 리페어 회로 및 방법
US7773441B2 (en) 2008-06-18 2010-08-10 Micron Technology, Inc. Memory malfunction prediction system and method
KR20130035845A (ko) * 2011-09-30 2013-04-09 삼성전자주식회사 리페어 회로를 포함하는 메모리 장치 및 이의 리페어 방법
KR20140124547A (ko) * 2013-04-17 2014-10-27 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102088343B1 (ko) * 2014-02-05 2020-03-12 삼성전자주식회사 반도체 메모리 장치
US9213491B2 (en) * 2014-03-31 2015-12-15 Intel Corporation Disabling a command associated with a memory device
KR102156276B1 (ko) * 2014-04-14 2020-09-16 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20160074211A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 포스트 패키지 리페어 장치
KR20160091688A (ko) * 2015-01-26 2016-08-03 에스케이하이닉스 주식회사 포스트 패키지 리페어 장치
KR20160106319A (ko) * 2015-03-02 2016-09-12 에스케이하이닉스 주식회사 반도체 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1359523A (zh) * 1999-06-08 2002-07-17 旺宏电子股份有限公司 用于位线软编程(blisp)的方法与集成电路
CN104282343A (zh) * 2013-07-08 2015-01-14 爱思开海力士有限公司 半导体系统及其修复方法
US9343184B2 (en) * 2014-04-07 2016-05-17 Micron Technology, Inc. Soft post package repair of memory devices

Also Published As

Publication number Publication date
US9870293B2 (en) 2018-01-16
KR102412610B1 (ko) 2022-06-23
KR20170076476A (ko) 2017-07-04
US20170185499A1 (en) 2017-06-29
CN107039083A (zh) 2017-08-11

Similar Documents

Publication Publication Date Title
CN107039083B (zh) 执行封装后修复操作的存储器设备
US11239960B2 (en) Characterization of in-chip error correction circuits and related semiconductor memory devices/memory systems
US10198221B2 (en) Methods of operating semiconductor memory devices with selective write-back of data for error scrubbing and related devices
CN107799156B (zh) 具有纠错的半导体存储器设备及操作其的方法
US10156995B2 (en) Semiconductor memory devices and methods of operating the same
US9805827B2 (en) Semiconductor memory devices, memory systems including the same and methods of operating the same
KR102204390B1 (ko) 빠른 불량 셀 구제 동작의 메모리 장치
US9524795B2 (en) One-time programmable (OTP) memory cell and OTP memory device for multi-bit program
US9524770B2 (en) Semiconductor memory devices including redundancy memory cells
US9754678B2 (en) Method of programming one-time programmable (OTP) memory device and method of testing semiconductor integrated circuit including the same
US10423483B2 (en) Semiconductor memory device and method for controlling write timing of parity data
KR102424702B1 (ko) 불휘발성 메모리 모듈 및 이를 포함하는 전자 장치
US10037817B2 (en) Semiconductor memory devices and memory systems including the same
KR102407437B1 (ko) 불휘발성 메모리 모듈을 포함하는 메모리 시스템 및 전자 장치
US20160154733A1 (en) Method of operating solid state drive
US20240038319A1 (en) Memory system, operating method of the same, and controller of memory device
US20240126476A1 (en) Activate information on preceding command
TW202420318A (zh) 記憶體系統、其操作方法以及記憶體裝置的控制器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant