KR20170076476A - 포스트 패키지 리페어 동작을 수행하는 메모리 장치 - Google Patents

포스트 패키지 리페어 동작을 수행하는 메모리 장치 Download PDF

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Abstract

포스트 패키지 리페어(PPR) 동작을 수행하는 메모리 장치가 개시된다. 메모리 장치는 메모리 콘트롤러로부터 포스트 패키지 리페어(PPR) 커맨드와 불량 로우 어드레스를 수신하고, PPR 커맨드에 따라 불량 로우 어드레스를 비휘발성 메모리 또는 휘발성 메모리에 저장하고, 불량 로우 어드레스에 의해 선택되는 불량 워드라인을 대체하는 리던던시 워드라인에 연결되는 리던던시 메모리 셀들에 데이터를 기입하는 PPR 동작을 수행한다. 리던던시 메모리 셀들에는 불량 워드라인에 연결된 메모리 셀들의 데이터가 기입되거나 데이터 `0` 또는 데이터 `1`이 기입된다.

Description

포스트 패키지 리페어 동작을 수행하는 메모리 장치 {Memory device for performing post package repair (PPR) operation}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 포스트 패키지 리페어(PPR) 후에 리던던시 로우의 불량을 방지하기 위하여 로우 카피 동작이 포함된 PPR 동작을 수행하는 메모리 장치에 관한 것이다.
메모리 장치는 복수의 로우들과 복수의 칼럼들의 매트릭스 형태로 배열된 복수의 메모리 셀들을 포함한다. 메모리 장치는 메모리 셀들 중에서 불량 메모리 셀이 발생한 경우 이를 대체하기 위한 리던던시 메모리 셀들을 포함하고, 불량 메모리 셀이 연결된 메모리 로우를 리던던시 로우로 대체하는 리페어 동작을 수행한다. 포스트 패키지 리페어(post package repair: PPR)는 메모리 장치가 패키지된 이후에 이루어지는 리페어 동작을 말한다.
메모리 장치의 집적도가 증가하고 제조 공정이 미세화됨에 따라 싱글 비트 불량률이 증대하고 있다. PPR에서, 싱글 비트 불량의 불량 메모리 로우는 리던던시 로우로 대체되는 데, 리던던시 로우에 연결된 메모리 셀들에는 미지의(unknown) 데이터를 포함하고 있다. 이 경우, 리던던시 로우는 멀티 비트 불량을 포함하는 싱글 로우 불량으로 처리되는 문제점이 있다.
본 발명의 목적은 리던던시 메모리 셀들로의 데이터 기입 동작이 포함된 PPR 동작을 수행하는 메모리 장치 및 메모리 시스템을 제공하는 것이다.
본 발명의 실시예들에 따른 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들 및 하나 이상의 리던던시 워드라인과 비트라인들에 연결된 복수의 리던던시 메모리 셀들을 포함하는 뱅크를 다수개 포함하는 메모리 셀 어레이와, 포스트 패키지 리페어(PPR) 커맨드에 응답하여 불량 메모리 셀에 대한 불량 로우 어드레스를 저장하고, 불량 로우 어드레스에 의해 선택되는 불량 워드라인을 대체하는 리던던시 워드라인에 연결되는 리던던시 메모리 셀들에 데이터가 기입되도록 PPR 동작을 제어하는 포스트 패키지 리페어(PPR) 제어 회로를 포함한다.
본 발명의 실시예들에 따른 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들 및 워드라인들과 하나 이상의 리던던시 비트라인에 연결된 복수의 리던던시 메모리 셀들을 포함하는 뱅크를 다수개 포함하는 메모리 셀 어레이와, 포스트 패키지 리페어(PPR) 커맨드에 응답하여, 불량 메모리 셀에 대한 불량 칼럼 어드레스를 저장하고, 불량 칼럼 어드레스에 의해 선택되는 불량 비트라인을 대체하는 리던던시 비트라인에 연결되는 리던던시 메모리 셀들에 데이터가 기입되도록 PPR 동작을 제어하는 포스트 패키지 리페어(PPR) 제어 회로를 포함한다.
본 발명의 실시예들에 따른 메모리 장치의 동작 방법은, 포스트 패키지 리페어(PPR) 커맨드에 응답하여 PPR 모드로 진입하는 단계, 액티브 커맨드와 함께 불량 어드레스를 수신하는 단계, 불량 어드레스를 불량 어드레스 저장부에 저장하는 단계, 그리고 불량 어드레스에 의해 선택되는 메모리 셀들을 대체하는 리던던시 메모리 셀들에 데이터를 기입하는 단계를 포함한다.
본 발명의 실시예들에 따른 메모리 시스템은, 호스트의 요청에 따라 포스트 패키지 리페어(PPR) 커맨드와 메모리 장치의 불량 어드레스를 제공하는 메모리 콘트롤러와, 하나 이상의 뱅크를 포함하고, PPR 커맨드에 따라 불량 어드레스를 불량 어드레스 저장부에 저장하고, 불량 어드레스에 의해 선택되는 메모리 셀들을 대체하는 리던던시 메모리 셀들에 데이터를 기입하는 PPR 동작을 수행하는 메모리 장치를 포함한다.
본 발명의 실시예들에 따른 메모리 장치는, PPR 동작에서 리던던시 메모리 셀들에 대하여 로우 카피 동작과 데이터 기입 동작을 수행하여 리던던시 메모리 셀들의 안정성을 달성할 수 있다.
도 1은 본 발명의 실시예에 따른 포스트 패키지 리페어(PPR) 제어 회로를 포함하는 메모리 시스템을 설명하는 도면이다.
도 2는 도 1의 메모리 장치의 포스트 패키지 리페어(PPR) 동작을 설명하는 타이밍도이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 로우 카피 동작을 포함하는 PPR 동작을 설명하는 플로우챠트이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 PPR 제어 회로를 포함하는 메모리 장치를 설명하는 도면이다.
도 5는 도 4a의 불량 어드레스 저장부를 설명하는 도면이다.
도 6 및 도 7은 도 3의 로우 카피 동작을 설명하는 도면들이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 메모리 장치의 데이터 기입 동작을 포함하는 PPR 동작을 설명하는 도면들이다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 메모리 장치의 PPR 동작을 설명하는 도면들이다.
도 11은 본 발명의 실시예들에 따른 PPR 제어 회로를 포함하는 멀티칩 패키지를 설명하는 도면이다.
도 12는 본 발명의 실시예들에 따른 PPR 제어 회로를 포함하는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 PPR 제어 회로를 포함하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예에 따른 포스트 패키지 리페어(PPR) 제어 회로를 포함하는 메모리 시스템을 설명하는 도면이다.
도 1을 참조하면, 메모리 시스템(100)은 호스트(50)의 입출력 요청에 따라 쓰기 동작을 수행하거나 읽기 동작을 수행한다. 메모리 시스템(100)은 메모리 콘트롤러(110)와 메모리 장치(120)를 포함한다.
호스트(50)는 컴퓨터, 노트북 컴퓨터, 스마트폰, 스마트패드, 스마트 티비, 넷북 등과 같은 전자 장치들을 포함할 수 있다. 호스트(50)는 오퍼레이팅 시스템(52) 하에서 어플리케이션(54) 운용에 연동하여 메모리 시스템(100)을 억세스할 수 있다.
메모리 시스템(100)는 호스트(50)의 요청에 따라 포스트 패키지 리페어(PPR/sPPR) 커맨드와 메모리 장치(120)의 불량 어드레스(FAM)를 제공할 수 있다. PPR 커맨드는 메모리 장치(120)가 패키지된 이후에 불량 어드레스(FAM)를 비휘발성 메모리에 저장하고, 불량 어드레스(FAM)에 대한 리페어 동작이 수행되도록 지시하는 커맨드이다. sPPR 커맨드는 메모리 장치(120)가 패키지된 이후에 불량 어드레스(FAM)를 휘발성 메모리에 저장하고, 불량 어드레스(FAM)에 대한 리페어 동작이 수행되도록 지시하는 커맨드이다.
PPR 커맨드에 의해 비휘발성 메모리에 저장된 불량 어드레스(FAM)는 영구적인 데 대하여, sPPR 커맨드에 의해 휘발성 메모리에 저장된 불량 어드레스(FAM)는 임시적일 수 있다. 이에 따라, sPPR 커맨드에 따른 리페어 동작을 소프트 리페어라고 칭하고, 이에 대항하여 PPR 커맨드에 따른 리페어 동작을 하드 리페어라도 칭할 수 있다.
메모리 장치(120)는 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들 및 하나 이상의 리던던시 워드라인과 비트라인들에 연결된 복수의 리던던시 메모리 셀들을 포함하는 뱅크를 다수개 포함할 수 있다. 실시예에 따라, 메모리 장치(120)는 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들 및 워드라인들과 하나 이상의 리던던시 비트라인에 연결된 복수의 리던던시 메모리 셀들을 포함하는 뱅크를 다수개 포함할 수 있다.
메모리 장치(120)는 포스트 패키지 리페어(PPR/sPPR) 커맨드에 따라 불량 어드레스(FAM)를 비휘발성 메모리 또는 휘발성 메모리에 저장할 수 있다. 메모리 장치(120)는 불량 어드레스(FAM)에 의해 선택되는 불량 워드라인을 리던던시 워드라인으로 대체하거나, 불량 어드레스(FAM)에 의해 선택되는 불량 비트라인을 리던던시 비트라인으로 대체할 수 있다.
메모리 장치(120)는 불량 워드라인을 대체하는 리던던시 워드라인에 연결되는 리던던시 메모리 셀들에 데이터를 기입하는 PPR 동작이 수행되도록 제어하는 PPR 제어 회로(400)를 포함할 수 있다.
일실시예에 따라, 메모리 장치(120)는 포스트 패키지 리페어(PPR/sPPR) 커맨드에 따라 PPR 제어 회로(400)를 이용하여, 하나의 뱅크 내에서 불량 어드레스에 의해 선택되는 불량 워드라인에 연결된 메모리 셀들의 데이터가 독출되어 해당 뱅크의 센스 앰프에 의해 감지 증폭되고, 감지 증폭된 데이터가 리던던시 워드라인에 연결되는 리던던시 메모리 셀들에 기입되도록 인터널 뱅크 카피 동작을 수행할 수 있다.
다른 실시예에 따라, 메모리 장치(120)는 포스트 패키지 리페어(PPR/sPPR) 커맨드에 따라 PPR 제어 회로(400)를 이용하여, 불량 어드레스에 의해 선택되는 제1 뱅크의 불량 워드라인에 연결된 메모리 셀들의 데이터가 독출되어 제1 뱅크의 센스 앰프에 의해 감지 증폭되고, 감지 증폭된 데이터는 데이터 경로 상의 읽기 및 쓰기 회로로 전달된 후 제2 뱅크의 리던던시 워드라인에 연결되는 리던던시 메모리 셀들에 기입되도록 인터 뱅크 카피 동작을 수행할 수 있다.
다른 실시예에 따라, 메모리 장치(120)는 포스트 패키지 리페어(PPR/sPPR) 커맨드에 따라 PPR 제어 회로(400)를 이용하여, 불량 어드레스에 의해 선택되는 불량 비트라인을 대체하는 리던던시 비트라인에 연결되는 리던던시 메모리 셀들에 데이터가 기입되도록 PPR 동작을 수행할 수 있다.
또다른 실시예에 따라, 메모리 장치(120)는 포스트 패키지 리페어(PPR/sPPR) 커맨드에 따라 PPR 제어 회로(400)를 이용하여, 불량 워드라인을 대체하는 리던던시 워드라인에 연결되는 리던던시 메모리 셀들 모두에 데이터 `0` 또는 데이터 `1` 을 기입할 수 있다.
도 2는 도 1의 메모리 장치의 포스트 패키지 리페어(PPR) 동작을 설명하는 타이밍도이다.
도 2를 참조하면, T0 시점에서, 모드 레지스터 커맨드(MRS4)와 함께 PPR 모드로의 진입을 위한 어드레스 신호, 예컨대 A13 어드레스 신호가 입력된다. 모드 레지스터 커맨드(MRS4)는 PPR 모드를 제공하기 위하여 사용되고 A13 어드레스 신호가 로직 `1`로 입력됨에 따라, 메모리 장치(120)는 PPR 모드로 진입할 수 있다.
T0 시점에서 tMOD 시간 후 T1 시점에서, 액티브 커맨드(ACT)와 함께 불량 메모리 셀의 위치를 나타내는 뱅크 그룹 어드레스(BG_f), 뱅크 어드레스(BA_f) 및 로우 어드레스(RA_f)가 입력된다. 뱅크 그룹 어드레스(BG_f), 뱅크 어드레스(BA_f) 및 로우 어드레스(RA_f)는 불량 어드레스(FAM)를 지칭하고, 메모리 장치(120)는 불량 어드레스(FAM)를 선정할 수 있다. 메모리 장치의 표준에서 tMOD 시간은 MRS 커맨드와 비-MRS 커맨드 사이에 요구되는 최소한의 시간으로 규정하는데, tMOD 시간은 메모리 장치(120)가 PPR 모드로 진입하기까지 걸리는 시간을 의미할 수 있다.
T1 시점에서 tRCD (Ras to Cas Delay time) 시간 후 T2 시점에서, 기입 커맨드(WRA)와 함께 뱅크 그룹 어드레스(BG_f), 뱅크 어드레스(BA_f) 및 유효한 어드레스(Valid)가 입력된다. 메모리 장치(120)는 기입 커맨드(WRA)와 함께 입력된 뱅크 그룹 어드레스(BG_f), 뱅크 어드레스(BA_f) 및 유효한 어드레스(Valid)를 상관하지 않을 수 있다. 즉 don`t care로 여길 수 있다.
T2 시점에서 소정 시간 후 T3 시점에서, 메모리 장치(120)는 데이터 패드(DQ)의 논리 상태가 로직 `0`인지 아닌지를 살필 수 있다(check). 데이터 패드(DQ)가 로직 `0` 이면 해당 메모리 장치(120) 자신이 타겟(target)이라는 것을 의미하고, 데이터 패드(DQ)가 로직 `1`이면 자신이 타겟이 아니라는 것을 의미할 수 있다. 타겟이란 메모리 시스템(100) 내부의 메모리 장치들 중에서 PPR 동작을 수행할 메모리 장치임을 의미할 수 있다. T2와 T3 사이의 시간은 라이트 레이턴시(Write Latency: WL) 만큼의 시간을 의미하고, 라이트 레이턴시(WL)에는 카스 기입 레이턴시(Cas Write Latency: CWL), 어디티브 레이턴시(Additive Latency: AL) 등을 포함할 수 있다.
T3 시점에서 자신이 타겟이라는 것이 확인된 경우에, 메모리 장치(120)는 액티브 커맨드(ACT)와 함께 입력된 불량 어드레스(FAM)를 불량 어드레스 저장부(415, 도 4)에 저장할 수 있다. 불량 어드레스 저장부(415)는 안티 퓨즈와 같은 비휘발성 메모리와 플립플롭과 같은 휘발성 메모리로 구성될 수 있다. tPGM 시간은 불량 어드레스(FAM)가 불량 어드레스 저장부(415)의 비휘발성 메모리에 프로그램되는데 소요되는 최소한의 시간을 의미할 수 있다.
불량 어드레스(FAM)가 불량 어드레스 저장부(415)의 비휘발성 메모리에 모두 프로그램된 후 T4 시점에서, 프리차지 커맨드(PRE)가 입력되어 메모리 장치(120)는 액티브 상태가 해제된다. T5 시점에서, 모드 레지스터 커맨드(MRS4)와 함께 PPR 모드의 탈출을 위하여 A13 어드레스 신호가 로직 `0`로 입력될 수 있다. T4와 T5 사이의 tPGM_Exit시간은 PPR 모드를 탈출하는데 소요되는 최소한의 시간을 의미할 수 있다.
도 2의 PPR 동작에서, 불량 어드레스(FAM)가 불량 어드레스 저장부(415)의 비휘발성 메모리에 프로그램되는데 소요되는 시간(tPGM)은 수백 ms 내지 수 초(s) 정도를 필요로 할 수 있다. 이러한 tPGM 시간은 호스트(50)의 오퍼레이팅 시스템(52) 입장에서 타임아웃 스펙 위반(timeout spec violation)으로 판단될 수 있다. 이를 해결하기 위하여, 메모리 장치(120)는 불량 어드레스(FAM)를 불량 어드레스 저장부(415)의 휘발성 메모리에 임시적으로 저장하는 sPPR 동작을 도입하고, sPPR 동작에서의 tPGM 시간은 수십 ns 정도 소요되는 것으로 제어될 수 있다.
상술한 PPR/sPPR 동작 수행 후, 불량 어드레스 저장부(415)에 저장된 불량 어드레스(FAM)에 상응하는 불량 메모리 로우는 리던던시 로우로 대체되도록 하여 구제될 것이다. 그런데, 리던던시 로우에 연결된 메모리 셀들에는 미지의(unknown) 데이터를 갖고 있을 것이다. 이 경우, 불량 메모리 로우의 싱글 비트 불량을 구제하려던 리던던시 로우가 오히려 멀티 비트 불량으로 취급될 수 있다. 이를 방지하기 위하여, 메모리 장치(120)는 PPR 제어 회로(400)를 이용하여 리던던시 로우에 대하여 로우 카피 동작과 데이터 `0` 또는 `1` 기입 동작을 수행할 수 있다.
이하, 도 3 내지 도 10을 참조하여 본 발명의 실시예들에 따른 PPR 제어 회로(400) 및 이를 포함하는 메모리 장치(120)의 구성 및 동작을 상세히 설명한다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 로우 카피 동작을 포함하는 PPR 동작을 설명하는 플로우챠트이다.
도 3을 참조하면, 메모리 장치(120, 도 1)는 메모리 콘트롤러(110, 도 1)로부터 PPR 또는 sPPR 커맨드를 수신한다(S310). PPR 또는 sPPR 커맨드(PPR/sPPR)는 메모리 콘트롤러(110)에서 제공되는 메모리 장치(120)의 불량 어드레스(FAM)가 불량 어드레스 저장부(415, 도 4)에 저장되도록 지시할 수 있다. PPR/sPPR 커맨드는 호스트(50, 도 1)와 메모리 시스템(100, 도 1)과의 인터페이스 시나리오(interface scenario)에 따라서 결정될 수 있다.
PPR 제어 회로(400)는 PPR/sPPR 커맨드에 따라 PPR 동작을 수행한다(S320). 도 2에서 설명한 바와 같이, PPR 제어 회로(400)는 메모리 장치(120)의 PPR 모드 진입, 액티브 커맨드와 함께 불량 어드레스(FAM) 선정, 기입 커맨드 수신, 기입 커맨드로부터 데이터 패드(DQ)를 확인하여 자신이 타겟인지/아닌지 확인, 자신이 타겟인 경우에 액티브 커맨드와 함께 인가되었던 불량 어드레스(FAM)를 불량 어드레스 저장부(415)에 프로그램, 프로그램 완료 후 프리차지 커맨드 수신, 그리고 PPR 모드 탈출의 동작이 수행되도록 PPR동작을 수행할 수 있다.
PPR 제어 회로(400)는 상술한 PPR 동작에다가 불량 로우를 대체하는 리던던시 로우에 대하여 로우 카피 동작을 더 수행할 수 있다. 불량 어드레스(FAM)에 해당되는 불량 로우에 연결된 메모리 셀들의 데이터가 리던던시 로우에 연결되는 메모리 셀들에 기입되도록 하는 로우 카피 동작에 관한 실시예들은 도 6 및 도 7을 참조하여 후술한다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 PPR 제어 회로를 포함하는 메모리 장치를 설명하는 도면들이다.
도 4a를 참조하면, 메모리 장치(120)는 제어 로직(410), 어드레스 버퍼(420), 그리고 메모리 셀 어레이(430)를 포함할 수 있다.
제어 로직(410)은 메모리 장치(120)의 동작을 제어할 수 있다. 제어 로직(410)은 메모리 장치(120)가 기입 동작, 독출 동작 그리고 PPR 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(410)은 메모리 콘트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(411), 메모리 장치(120)의 동작 모드를 설정하기 위한 모드 레지스터(413), 그리고 PPR/sPPR 모드에 따라 PPR 동작이 수행되도록 제어하는 PPR 제어 회로(400)를 포함할 수 있다.
커맨드 디코더(411)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS), 클럭(CLK) 및 클럭 인에이블 신호(CKE) 등을 디코딩하여 커맨드(CMD)에 상응하는 내부 커맨드 신호들을 생성할 수 있다. 어드레스 버퍼(420)는 메모리 콘트롤러로부터 뱅크 그룹 어드레스(BG), 뱅크 어드레스(BA), 로우 어드레스(RA) 및 칼럼 어드레스(CA)를 포함하는 어드레스 신호(ADDR)를 수신할 수 있다. 어드레스 신호(ADDR)에 의해 선택되는 메모리 셀 어레이(430) 내 메모리 셀(MC)에 대한 리드 동작과 라이트 동작이 수행될 수 있다.
커맨드 디코더(411)에 의한 모드 레지스터(413)에 설정된 PPR/sPPR 모드를 지시하는 모드 레지스터 커맨드(MRS4, 도 2)와 함께, 어드레스 버퍼(420)로 인가되는 PPR/sPPR 모드로의 진입을 위한 어드레스 신호에 의해 PPR/sPPR 모드의 진입이 제어될 수 있다. 실시예에 따라, 하나의 어드레스 신호, 예컨대 A13 어드레스 신호를 이용하여 PPR/sPPR 모드로의 진입을 제어할 수 있다.
PPR 제어 회로(400)는 불량 어드레스 저장부(415)와 센싱 및 래치부(417)를 포함할 수 있다. 불량 어드레스 저장부(415)는 커맨드 디코더(411)에 의한 액티브 커맨드와 함께 어드레스 버퍼(420)로 인가되는 불량 어드레스(FAM)를 저장할 수 있다. 불량 어드레스 저장부(415)는 PPR 커맨드에 따라 불량 어드레스(FAM)를 영구적으로 저장하는 비휘발성 메모리와 sPPR 커맨드에 따라 불량 어드레스(FAM)를 임시적으로 저장하는 휘발성 메모리를 포함할 수 있다. 센싱 및 래치부(417)는 불량 어드레스 저장부(415)에 저장된 불량 어드레스(FAM)를 독출하고, PPR/sPPR 모드에 따라 PPR 동작을 제어하는 리페어 제어 신호들(CTRL1-CTRL3)을 발생할 수 있다.
불량 어드레스 저장부(415)의 비휘발성 메모리는 도 5에 도시된 바와 같이, 안티-퓨즈들(512)을 포함하는 안티-퓨즈 어레이로 구성될 수 있다. 안티-퓨즈(512)는 퓨즈 소자와 반대되는 전기적 특성을 갖는 것으로서, 프로그램 되지 않은 상태에서는 높은 저항 값을 갖는 반면 프로그램 된 상태에서는 낮은 저항 값을 갖는 저항성 퓨즈 소자이다.
안티-퓨즈(512)는 일반적으로 도전체 사이에 유전체가 삽입되어 있는 형태로 구성되며, 안티-퓨즈(512) 양단의 도전체를 통해 고전압을 인가하여 양 도전체 사이의 유전체를 파괴함으로써 안티-퓨즈(512)를 프로그램한다. 프로그램의 결과, 안티-퓨즈(512)의 양 단의 도전체가 단락되어 낮은 저항 값을 가질 수 있다.
안티-퓨즈(512)는 소스(4)와 드레인(5)이 연결된 디플리션 타입의 MOS 트랜지스터로 구성된다. 초기 상태에서, 게이트 전극(3)에 연결된 제1 노드(6)와 소스(4)와 드레인(5)에 공통으로 연결된 제2 노드(7) 사이의 저항은, 이들 사이가 게이트 산화막에 의해 분리되어 있기 때문에, 매우 크다. 이에 따라, 제1 노드(6)와 제2 노드(7) 사이는 비도통 상태이다. 예컨대, 이 상태를 프로그램 되지 않은 상태인 로직 `로우`로 설정할 수 있다.
안티 퓨즈(512)는, 제1 노드(6)와 제2 노드(7) 사이에 브레이크다운 전압을 인가함으로써 게이트 산화막을 파괴시켜, 비도통 상태에서 도통 상태로 불개변성으로(irreversibly) 바뀌어질 수 있다. 게이트 산화막이 파괴되면, 제1 노드(6)와 제2 노드(7) 사이의 저항은 낮아진다. 이 상태를 프로그램 된 상태인 로직 `하이`라고 설정할 수 있다. 안티 퓨즈(512)의 게이트 산화막을 파괴하여 프로그램하는 데 소요되는 시간이 도 2의 tPGM 시간에 대응될 것이다.
PPR 제어 회로(400)는 불량 어드레스(FAM)가 불량 어드레스 저장부(415)의 비휘발성 메모리에 프로그램되는데 소요되는 수백 ms 내지 수 초(s)의 프로그램 시간(tPGM)을 줄이기 위하여, 불량 어드레스(FAM)를 불량 어드레스 저장부(415)의 휘발성 메모리에 일시적으로 저장하여 메모리 콘트롤러(110, 도 1)와 호스트(50, 도 1)에 의해 tPGM 시간이 수십 ns 정도 소요되는 것으로 인식되도록 하는 sPPR 동작을 지원할 수 있다.
실시예에 따라, 불량 어드레스 저장부(415)의 비휘발성 메모리는 이-퓨즈 어레이, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Torque Transfer-MRAM), ReRAM(Resistive Random Access Memory) 및 PRAM(Phase change Random Access Memory)와 같은 비휘발성 메모리 중 하나로 구현될 수 있다.
메모리 셀 어레이(430)는 하나 이상의 뱅크들(BANK0, BANK1)을 포함하고, 뱅크들(BANK0, BANK1) 각각은 복수의 워드라인들(WL0-WLm)과 복수의 비트라인들(BL0-BLn)에 연결된 복수의 메모리 셀들(MC)과, 하나 이상의 리던던시 워드라인(RWL0, RWL1)과 비트라인들(BL0-BLn)에 연결된 복수의 리던던시 메모리 셀들(RC)을 포함한다. 메모리 셀들(MC) 및 리던던시 메모리 셀들(RC)은 비트라인들(BL0-BLn)을 공유하여 공통의 칼럼 어드레스를 이용하여 억세스될 수 있다. 본 실시예에서는 편의상 두개의 리던던시 워드라인들(RWL0, RWL1)을 도시하였으나, 리던던시 워드라인들의 개수는 다양하게 변경될 수 있다.
메모리 셀 어레이(430)의 뱅크들(BANK0, BANK1) 각각은 노멀 동작시 입력 로우 어드레스(IRA)에 기초하여 워드라인들(WL0-WLm) 중 하나가 선택되도록 하는 로우 디코더, 워드라인 드라이버 등과 연결되고, 입력 칼럼 어드레스에 기초하여 비트라인들(BL0-BLn) 중 하나가 선택되도록 하는 칼럼 디코더, 칼럼 선택 회로 등과 연결될 수 있다.
메모리 셀 어레이(430)는 PPR 동작시, 리페어 제어 신호들(CTRL1-CTRL3)에 기초하여 불량 어드레스(FAM)에 의해 선택되는 불량 워드라인(FWL)에 연결된 메모리 셀들의 데이터가 리던던시 워드라인(RWL)에 연결되는 메모리 셀들에 기입되도록 할 수 있다. 입력 로우 어드레스(IRA)가 불량 메모리 셀에 대한 억세스인 경우, 메모리 셀 어레이(430)는 불량 워드라인(FWL) 대신에 리던던시 워드라인(RWL)이 선택되어 불량 메모리 셀이 리던던시 메모리 셀들로 대체되도록 할 수 있다.
도 4b를 참조하면, 메모리 셀 어레이(430a)는, 도 4a의 aaph리 셀 어레이(430)와 비교하여, 뱅크들(BANK0, BANK1) 각각이 복수의 워드라인들(WL0-WLm)과 복수의 비트라인들(BL0-BLn)에 연결된 복수의 메모리 셀들(MC)과, 워드라인들(WL0-WLm)과 하나 이상의 리던던시 비트라인(RBL0, RBL1)에 연결된 복수의 리던던시 메모리 셀들(RC)을 포함한다는 점에서 차이가 있다.
PPR 제어 회로(400)는 불량 어드레스 저장부(415)와 센싱 및 래치부(417)를 포함할 수 있다. 불량 어드레스 저장부(415)는 커맨드 디코더(411)에 의한 액티브 커맨드와 함께 어드레스 버퍼(420)로 인가되는 불량 칼럼 어드레스를 나타내는 불량 어드레스(FAM)를 저장할 수 있다. 불량 어드레스 저장부(415)는 PPR 커맨드에 따라 불량 칼럼 어드레스를 영구적으로 저장하는 비휘발성 메모리와 sPPR 커맨드에 따라 불량 칼럼 어드레스를 임시적으로 저장하는 휘발성 메모리를 포함할 수 있다. 센싱 및 래치부(417)는 불량 어드레스 저장부(415)에 저장된 불량 칼럼 어드레스를 독출하고 PPR/sPPR 모드에 따라 PPR 동작을 제어하는 리페어 제어 신호들(CTRL1-CTRL3)을 발생할 수 있다.
메모리 셀 어레이(430a)는 리페어 제어 신호들(CTRL1-CTRL3)에 기초하여 불량 칼럼 어드레스에 의해 선택되는 불량 비트라인에 연결된 메모리 셀들의 데이터가 리던던시 비트라인(RBL)에 연결되는 리던던시 메모리 셀들에 기입되는 PPR 동작을 수행할 수 있다. 실시예에 따라, 리던던시 비트라인(RBL)에 연결되는 리던던시 메모리 셀들에 데이터 `0` 또는 데이터 `1` 이 기입되는 PPR 동작이 수행될 수 있다.
메모리 장치(120)에서, 입력 칼럼 어드레스가 불량 비트라인에 대한 억세스인 경우, 메모리 셀 어레이(430a)는 불량 비트라인(FBL) 대신에 리던던시 비트라인(RBL)이 선택되어 불량 메모리 셀이 리던던시 메모리 셀들로 대체되도록 할 수 있다.
도 6 및 도 7은 도 3의 로우 카피 동작을 설명하는 도면들이다.
도 6을 참조하면, 메모리 장치(120)는 제어 로직(410)로 수신되는 PPR/sPPR 커맨드에 기초하여 PPR 동작을 수행하는 PPR 제어 회로(400)를 포함한다. PPR 제어 회로(400)는 메모리 장치(120)의 PPR/sPPR 모드 진입, 액티브 커맨드와 함께 불량 어드레스(FAM) 선정, 기입 커맨드 수신, 기입 커맨드로부터 데이터 패드(DQ)를 확인하여 자신이 타겟인지/아닌지 확인, 자신이 타겟인 경우에 액티브 커맨드와 함께 인가되었던 불량 어드레스(FAM)를 불량 어드레스 저장부에 프로그램, 로우 카피 동작, 프로그램 완료 후 프리차지 커맨드 수신, 그리고 PPR 모드 탈출의 동작이 수행되도록 PPR동작을 수행할 수 있다.
PPR 제어 회로(400)는 메모리 셀 어레이(430)의 로우 카피 동작을 지시하는 제1 리페어 제어 신호(CTRL1)를 발생할 수 있다. 제1 리페어 제어 신호(CTRL1)에 따른 로우 카피 동작은 예컨대, 제1 뱅크(BANK0)에서 불량 로우 어드레스에 해당하는 불량 워드라인(FWL)에 연결되는 메모리 셀들의 데이터가 독출되어 센스 앰프(440)에 의해 감지 증폭되고, 감지 증폭된 데이터가 리던던시 워드라인(RWL)에 연결되는 리던던시 메모리 셀들에 기입되도록 수행될 수 있다. 제1 리페어 제어 신호(CTRL1)에 따른 로우 카피 동작은 인터널 뱅크 카피(internal bank copy) 동작으로 이해될 수 있다.
도 7을 참조하면, 제어 로직(410)로 수신되는 PPR/sPPR 커맨드에 기초하여 PPR 제어 회로(400)는 메모리 셀 어레이(430)의 로우 카피 동작을 지시하는 제2 리페어 제어 신호(CTRL2)를 발생할 수 있다. 제2 리페어 제어 신호(CTRL2)에 따른 로우 카피 동작은 제1 뱅크(BANK0)의 불량 로우 어드레스에 해당하는 불량 워드라인(FWL) 연결되는 메모리 셀들의 데이터가 독출되어 제1 뱅크(BANK0)의 센스 앰프(440)에 의해 감지 증폭되고, 감지 증폭된 데이터는 데이터 경로 상의 읽기/쓰기 회로(450)로 전달된 후 제2 뱅크(BANK1)의 리던던시 워드라인(RWL)에 연결되는 리던던시 메모리 셀들에 기입되도록 수행될 수 있다. 제2 리페어 제어 신호(CTRL2)에 따른 로우 카피 동작은 인터 뱅크 카피(inter bank copy) 동작으로 이해될 수 있다.
상술한 제1 및 제2 리페어 제어 신호(CTRL1, CTRL2)에 따른 로우 카피 동작은 도 2에서 불량 어드레스(FAM)를 불량 어드레스 저장부(415, 도 4)에 저장하는 T3 시점과 프리차지 커맨드(PRE)가 수신되는 T4 시점 사이에서 수행될 수 있다.
도 8및 도 9는 본 발명의 실시예들에 따른 메모리 장치에서의 데이터 기입 동작을 포함하는 PPR 동작을 설명하는 도면들이다. 도 8은 데이터 `0` 기입 동작을 포함하는 PPR 동작을 설명하는 플로우챠트이고, 도 9는 데이터 `0` 기입 동작이 수행되는 메모리 장치를 보여준다.
도 8을 참조하면, 메모리 장치(120, 도 1)는 메모리 콘트롤러(110, 도 1)로부터 PPR 또는 sPPR 커맨드를 수신한다(S810). PPR/sPPR 커맨드는 메모리 콘트롤러(110)에서 제공되는 메모리 장치(120)의 불량 로우 어드레스가 메모리 장치(120) 내부의 불량 어드레스 저장부(415, 도 4)에 저장되도록 지시할 수 있다. PPR/sPPR 커맨드는 호스트(50, 도 1)와 메모리 시스템(100, 도 1)과의 인터페이스 시나리오(interface scenario)에 따라서 결정될 수 있다.
PPR 제어 회로(400)는 PPR/sPPR 커맨드에 따라 PPR 동작을 수행한다(S820). 도 2에서 설명한 바와 같이, PPR 제어 회로(400)는 메모리 장치(120)의 PPR 모드 진입, 액티브 커맨드와 함께 불량 로우 어드레스 선정, 기입 커맨드 수신, 기입 커맨드로부터 데이터 패드(DQ)를 확인하여 자신이 타겟인지/아닌지 확인, 자신이 타겟인 경우에 액티브 커맨드와 함께 인가되었던 불량 로우 어드레스를 불량 어드레스 저장부에 프로그램, 프로그램 완료 후 프리차지 커맨드 수신, 그리고 PPR 모드 탈출의 동작이 수행되도록 PPR동작을 수행할 수 있다.
PPR 제어 회로(400)는 상술한 PPR 동작에다가 리던던시 로우에 대하여 데이터 `0` 기입 동작을 더 수행할 수 있다.
도 9를 참조하면, 메모리 장치(120)는 제어 로직(410)로 수신되는 PPR/sPPR 커맨드에 기초하여 PPR 제어 회로(400)는 메모리 셀 어레이(430)의 리던던시 로우에 데이터 기입 동작을 지시하는 제3 리페어 제어 신호(CTRL3)를 발생할 수 있다. 제3 리페어 제어 신호(CTRL3)에 따른 데이터 기입 동작은 기입 회로(450)에 의해 제1 뱅크(BANK0)의 불량 워드라인(FWL)을 대체하는 리던던시 워드라인(RWL)에 연결되는 리던던시 메모리 셀들 모두에 데이터 `0`이 기입되도록 수행될 수 있다.
실시예에 따라, 제3 리페어 제어 신호(CTRL3)에 따른 데이터 기입 동작은 리던던시 워드라인(RWL)에 연결되는 리던던시 메모리 셀들 모두에 데이터 `1`이 기입되도록 수행될 수 있다.
상술한 제3 리페어 제어 신호(CTRL3)에 따른 데이터 기입 동작은 도 2에서 불량 어드레스(FAM)를 불량 어드레스 저장부(415)에 프로그램하는 T3 시점과 프리차지 커맨드(PRE)가 수신되는 T4 시점 사이에서 수행될 수 있다.
한편, 리던던시 워드라인(RWL)에 대하여 데이터 `0` 또는 데이터 `1` 기입 동작은 불량 워드라인(FWL)의 데이터에 상관없이 수행되므로, 리던던시 워드라인(RWL)는 멀티 비트 에러를 포함하는 위험을 가질 수 있다. 이 경우, 메모리 장치(120)의 상위 레벨 하드웨어인 호스트(50, 도 1)에서 멀티 비트 에러를 정정하는 기술을 이용하여 해결할 수 있기 때문에, 허용 가능하다. 호스트(50)의 멀티 비트 에러를 정정하는 기술은, 메모리 장치(120)로 데이터를 기입할 때 체크섬(checksum) 형태인 데이터의 중복 세트를 메모리 시스템(100, 도 1) 내 다른 메모리 장치에 기입하고, 만약 메모리 오류가 발생하면 체크섬 정보로부터 데이터를 재계산(re-calculating)하여 데이터가 즉시 복구되도록 하는 기술과, ECC (Error Correction Code) 알고리즘을 이용하여 데이터 에러를 복구하는 기술이다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 메모리 장치의 PPR 동작을 설명하는 도면들이다. 도 10a는 PPR 동작 방법을 나타내는 도면이고, 도 10b는 PPR 동작을 설명하는 타이밍도이다.
도 10a를 참조하면, PPR 동작 방법은 로우 카피 동작을 포함하는 PPR 동작, 로우 카피 동작을 포함하는 sPPR 동작, 데이터 `0` 기입 동작을 포함하는 PPR 동작, 그리고 데이터 `0` 기입 동작을 포함하는 sPPR 동작으로 구성되는 4개의 PPR 동작들로 분류될 수 있다. 도 10a에는 A14 및 A15 어드레스들을 이용하여 PPR 동작 방법이 예시되어 있다. A14 및 A15 어드레스들의 논리값을 참조하면, 4개의 PPR 동작들 중 하나가 결정될 수 있다. 실시예에 따라, A14 및 A15 어드레스들 이외에 메모리 장치(120)의 어드레스 신호들 중 2개 어드레스들을 이용하여 PPR 동작 방법이 분류될 수 있다. 다른 실시예에 따라, 데이터 `0` 기입 동작을 포함하는 PPR/sPPR 동작은 데이터 `1` 기입 동작을 포함하는 PPR/sPPR 동작으로 대체될 수 있다.
도 10b를 참조하면, 도 2의 PPR 동작의 타이밍도와 비교하여, T0 시점에서, 모드 레지스터 커맨드(MRS4)와 함께 PPR 모드로의 진입을 위하여 3개의 어드레스 신호들이 입력된다는 점에서 차이가 있다. 예컨대, A13, A14 및 A15 어드레스 신호들이 입력된다. A13 어드레스 신호가 로직 `1`로 입력됨에 따라 PPR 모드로 진입하고, A14 및 A15 어드레스 신호들의 논리 조합에 의해 로우 카피 동작을 포함하는 PPR 동작, 로우 카피 동작을 포함하는 sPPR 동작, 데이터 `0` 기입 동작을 포함하는 PPR 동작, 그리고 데이터 `0` 기입 동작을 포함하는 sPPR 동작 중에서 선택되는 하나의 동작을 수행할 수 있다.
T 1 시점에서 액티브 커맨드(ACT)와 함께 불량 로우 어드레스(FAM) 선정하고, T2 시점에서 기입 커맨드(WRA)를 수신할 수 있다. T3 시점에서 기입 커맨드(WRA)로부터 데이터 패드(DQ)를 확인하여 자신이 타겟인지/아닌지 확인하고, 자신이 타겟인 경우에 액티브 커맨드(ACT)와 함께 인가되었던 불량 어드레스(FAM)를 불량 어드레스 저장부(415, 도 4)에 저장하고, 모드 레지스터 커맨드(MRS4)와 함께 인가되었던 A14 및 A15 어드레스들의 조합에 따라 로우 카피 동작 또는 데이터 `0` 기입 동작을 수행할 수 있다. T 4 시점에서 비휘발성 메모리 프로그램과 로우 카피 동작 또는 데이터 `0` 기입 동작 완료 후 프리차지 커맨드(PRE)를 수신하고, T5 시점에서 A13 어드레스 신호가 로직 `0`으로 입력됨에 따라 PPR 모드 탈출 동작이 수행될 수 있다.
도 11은 본 발명의 실시예들에 따른 PPR 제어 회로를 포함하는 멀티칩 패키지를 설명하는 도면이다. 멀티 칩 패키지는 복수개의 반도체 칩들이나 다양한 종류의 반도체 칩들을 스택하여 하나의 패키지로 구현하는 반도체 패키지이다.
도 11을 참조하면, 멀티칩 패키지(1100)는 스택된 메모리 레이어들(1110, 1120, 1130, 1140)의 하단부에 메모리 버퍼(1102)를 포함할 수 있다. 메모리 레이어들(1110, 1120, 1130, 1140)은 채널들이라 불리는 다수개의 독립된 인터페이스들을 구성할 수 있다. 메모리 레이어(1110, 1120, 1130, 1140) 각각은 2 채널들(1111-1112, 1121-1122, 1131-1132, 1141-1142)로 구성될 수 있다. 각각의 채널(1111, 1112, 1121, 1122, 1131, 1132, 1141, 1142)은 독립된 메모리 뱅크들을 포함하고, 독립적으로 클럭킹된다(independently clocked).
본 실시예에서, 반도체 장치(1100)는 4개의 메모리 레이어들(1110, 1120, 1130, 1140)이 스택되어 8개 채널들로 구성되는 예를 제공한다. 실시예에 따라, 반도체 장치(1100)에는 2개 내지 8개 메모리 레이어들이 스택될 수 있다. 실시예에 따라, 메모리 레이어(1110, 1120, 1130, 1140) 각각은 1 또는 4 채널들로 구성될 수 있다. 실시예에 따라, 하나의 채널(single channel)은 다수개의 메모리 레이어들(1110, 1120, 1130, 1140)에 분산될 수 있다.
메모리 버퍼(1102)는 메모리 콘트롤러(110, 도 1)로부터 커맨드, 어드레스, 클럭 및 데이터를 수신하고, 수신된 커맨드, 어드레스, 클럭 및 데이터를 메모리 레이어들(1110, 1120, 1130, 1140)에 제공하는 신호 분배 기능을 제공할 수 있다. 메모리 버퍼(1102)는 커맨드, 어드레스, 클럭 및 데이터를 모두 버퍼링하므로, 메모리 콘트롤러(110)는 메모리 버퍼(1102)의 로드(load)만을 구동함으로써 메모리 레이어들(1110, 1120, 1130, 1140)과 인터페이스할 수 있다.
메모리 버퍼(1102)와 메모리 레이어들(1110, 1120, 1130, 1140)은 관통 실리콘 비아들(TSVs)를 통해 신호를 서로 송수신할 수 있다. 메모리 버퍼(1102)는 반도체 장치(1100)의 외면에 형성된 도전 수단, 예컨대, 솔더볼들을 통해 외부의 메모리 컨트롤러와 통신할 수 있다.
메모리 레이어들(1110, 1120, 1130, 1140)의 채널들(1111, 1112, 1121, 1122, 1131, 1132, 1141, 1142)은 PPR 제어 회로(400)를 포함할 수 있다. 채널들(1111, 1112, 1121, 1122, 1131, 1132, 1141, 1142) 각각은 PPR 제어 회로(400)를 이용하여 포스트 패키지 리페어(PPR/sPPR) 커맨드에 따라 불량 어드레스(FAM)를 불량 어드레스 저장부(415)에 저장할 수 있다. 불량 어드레스 저장부(415)는 비휘발성 메모리 또는 휘발성 메모리로 구성될 수 있다. PPR 제어 회로(400)는 불량 로우 어드레스에 의해 선택되는 불량 워드라인을 대체하는 리던던시 워드라인에 연결되는 리던던시 메모리 셀들에 데이터를 기입하거나, 불량 칼럼 어드레스에 의해 선택되는 불량 비트라인을 대체하는 리던던시 비트라인에 연결되는 리던던시 메모리 셀들에 데이터를 기입하는 PPR 동작을 수행할 수 있다. 리던던시 메모리 셀들에는 인터널 뱅크 카피 동작 또는 인터 뱅크 카피 동작을 통하여 불량 워드라인에 연결된 메모리 셀들의 데이터가 기입되거나, 데이터 `0` 또는 데이터 `1`이 기입될 수 있다.
도 12은 본 발명의 실시예들에 따른 PPR 제어 회로를 포함하는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 12를 참조하면, 모바일 시스템(1200)은 버스(1202)를 통하여 서로 연결되는 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 제1 메모리 장치(1230), 제2 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함할 수 있다. 제1 메모리 장치(1230)는 휘발성 메모리 장치로 설정되고, 제2 메모리 장치(1240)는 비휘발성 메모리 장치로 설정될 수 있다.
실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 퀴드 코어(Quid-Core), 헥사 코어(Hexa-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GRPS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치인 제1 메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 기입 데이터로서 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 제1 메모리 장치(1230)는 포스트 패키지 리페어(PPR) 동작이 수행되도록 제어하는 PPR 제어 회로(1232)를 포함할 수 있다. PPR 제어 회로(1232)는 PPR/sPPR 커맨드에 따라 불량 어드레스(FAM)를 불량 어드레스 저장부(1234)에 저장할 수 있다. 불량 어드레스 저장부(1234)는 비휘발성 메모리 또는 휘발성 메모리로 구성될 수 있다. PPR 제어 회로(1234)는 불량 로우 어드레스에 의해 선택되는 불량 워드라인을 대체하는 리던던시 워드라인에 연결되는 리던던시 메모리 셀들에 데이터를 기입하거나, 불량 칼럼 어드레스에 의해 선택되는 불량 비트라인을 대체하는 리던던시 비트라인에 연결되는 리던던시 메모리 셀들에 데이터를 기입하는 PPR 동작을 수행할 수 있다. 리던던시 메모리 셀들에는 인터널 뱅크 카피 동작 또는 인터 뱅크 카피 동작을 통하여 불량 워드라인에 연결된 메모리 셀들의 데이터가 기입되거나, 데이터 `0` 또는 데이터 `1`이 기입될 수 있다.
비휘발성 메모리 장치인 제2 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1240)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플레시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIP)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
도 13는 본 발명의 실시예들에 따른 PPR 제어 회로를 포함하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 13을 참조하면, 컴퓨터 시스템(1300)은 프로세서(1310), 입출력 허브(1320), 입출력 컨트롤러 허브(1330), 메모리 장치(1340) 및 그래픽 카드(1350)를 포함한다. 실시예에 따라, 컴퓨터 시스템(1300)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1310)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Unit: CPU) 일 수 있다. 실시예에 따라, 프로세서(1310)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 13에는 하나의 프로세서(1310)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(1310)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1310)는 메모리 장치(1340)의 동작을 제어하는 메모리 콘트롤러(1311)를 포함할 수 있다. 프로세서(1310)에 포함된 메모리 콘트롤러(1311)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 실시예에 따라, 메모리 콘트롤러(1311)는 입출력 허브(1320) 내에 위치할 수 있다. 메모리 콘트롤러(1311)를 포함하는 입출력 허브(1320)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.
메모리 장치(1340)는 포스트 패키지 리페어(PPR) 동작이 수행되도록 제어하는 PPR 제어 회로(1342)를 포함할 수 있다. PPR 제어 회로(1342)는 PPR/sPPR 커맨드에 따라 불량 어드레스(FAM)를 불량 어드레스 저장부(1344)에 저장할 수 있다. 불량 어드레스 저장부(1344)는 비휘발성 메모리 또는 휘발성 메모리로 구성될 수 있다. PPR 제어 회로(1344)는 불량 로우 어드레스에 의해 선택되는 불량 워드라인을 대체하는 리던던시 워드라인에 연결되는 리던던시 메모리 셀들에 데이터를 기입하거나, 불량 칼럼 어드레스에 의해 선택되는 불량 비트라인을 대체하는 리던던시 비트라인에 연결되는 리던던시 메모리 셀들에 데이터를 기입하는 PPR 동작을 수행할 수 있다. 리던던시 메모리 셀들에는 인터널 뱅크 카피 동작 또는 인터 뱅크 카피 동작을 통하여 불량 워드라인에 연결된 메모리 셀들의 데이터가 기입되거나, 데이터 `0` 또는 데이터 `1`이 기입될 수 있다.
입출력 허브(1320)는 그래픽 카드(1350)와 같은 장치들과 프로세서(1310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1320)는 다양한 방식의 인터페이스를 통하여 프로세서(1310)에 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 프로세서(1310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 13에는 하나의 입출력 허브(1320)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1320)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1350)는 AGP 또는 PCIe를 통하여 입출력 허브(1320)와 연결될 수 있다. 그래픽 카드(1350)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽카드(1350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1320)는, 입출력 허브(1320)의 외부에 위치한 그래픽 카드(1350)와 함께, 또는 그래픽 카드(1350) 대신에 입출력 허브(1320)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1320)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1330)는 내부 버스를 통하여 입출력 허브(1320)와 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 입출력 컨트롤러 허브(1330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1330)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1310), 입출력 허브(1320) 또는 입출력 컨트롤러 허브(1330) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들 및 하나 이상의 리던던시 워드라인과 상기 비트라인들에 연결된 복수의 리던던시 메모리 셀들을 포함하는 뱅크를 다수개 포함하는 메모리 셀 어레이; 및
    포스트 패키지 리페어(PPR) 커맨드에 응답하여, 불량 메모리 셀에 대한 불량 로우 어드레스를 저장하고, 상기 불량 로우 어드레스에 의해 선택되는 불량 워드라인을 대체하는 상기 리던던시 워드라인에 연결되는 상기 리던던시 메모리 셀들에 데이터가 기입되도록 PPR 동작을 제어하는 포스트 패키지 리페어(PPR) 제어 회로를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 PPR 제어 회로는
    상기 불량 워드라인에 연결되는 상기 메모리 셀들의 데이터를 상기 리던던시 워드라인에 연결되는 상기 리던던시 메모리 셀들에 기입하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 PPR 제어 회로는
    상기 리던던시 워드라인에 연결되는 상기 리던던시 메모리 셀들에 데이터 `0` 또는 `1`을 기입하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 PPR 제어 회로는
    상기 불량 로우 어드레스를 저장하는 불량 어드레스 저장부; 및
    상기 불량 어드레스 저장부에 저장된 상기 불량 로우 어드레스를 독출하여, 상기 리던던시 워드라인에 연결되는 상기 리던던시 메모리 셀들에 데이터 기입을 지시하는 제어 신호를 발생하는 센싱 및 래치부를 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서, 상기 PPR 제어 회로는
    상기 제어 신호에 따라, 하나의 뱅크 내에서 상기 불량 워드라인에 연결된 상기 메모리 셀들의 데이터가 독출되어 해당 뱅크의 센스 앰프에 의해 감지 증폭되고, 감지 증폭된 데이터가 상기 리던던시 워드라인에 연결되는 상기 리던던시 메모리 셀들에 기입되도록 인터널 뱅크 카피 동작을 수행하는 것을 특징으로 하는 메모리 장치.
  6. 제4항에 있어서, 상기 PPR 제어 회로는
    상기 제어 신호에 따라, 제1 뱅크의 상기 불량 워드라인 연결된 상기 메모리 셀들의 데이터가 독출되어 상기 제1 뱅크의 센스 앰프에 의해 감지 증폭되고, 감지 증폭된 데이터는 데이터 경로 상의 읽기 및 쓰기 회로로 전달된 후 제2 뱅크의 상기 리던던시 워드라인에 연결되는 상기 리던던시 메모리 셀들에 기입되도록 인터 뱅크 카피 동작을 수행하는 것을 특징으로 하는 메모리 장치.
  7. 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들 및 상기 워드라인들과 하나 이상의 리던던시 비트라인에 연결된 복수의 리던던시 메모리 셀들을 포함하는 뱅크를 다수개 포함하는 메모리 셀 어레이; 및
    포스트 패키지 리페어(PPR) 커맨드에 응답하여, 불량 메모리 셀에 대한 불량 칼럼 어드레스를 저장하고, 상기 불량 칼럼 어드레스에 의해 선택되는 불량 비트라인을 대체하는 상기 리던던시 비트라인에 연결되는 상기 리던던시 메모리 셀들에 데이터가 기입되도록 PPR 동작을 제어하는 포스트 패키지 리페어(PPR) 제어 회로를 포함하는 메모리 장치.
  8. 제7항에 있어서, 상기 PPR 제어 회로는
    상기 불량 비트라인에 연결되는 상기 메모리 셀들의 데이터를 상기 리던던시 비트라인에 연결되는 상기 리던던시 메모리 셀들에 기입하는 것을 특징으로 하는 메모리 장치.
  9. 제7항에 있어서, 상기 PPR 제어 회로는
    상기 리던던시 비트라인에 연결되는 상기 리던던시 메모리 셀들에 데이터 `0` 또는 데이터 `1` 을 기입하는 것을 특징으로 하는 메모리 장치.
  10. 제7항에 있어서, 상기 PPR 제어 회로는
    상기 불량 칼럼 어드레스를 저장하는 불량 어드레스 저장부; 및
    상기 불량 어드레스 저장부에 저장된 상기 불량 칼럼 어드레스를 독출하여, 상기 리던던시 비트라인에 연결되는 상기 리던던시 메모리 셀들에 데이터 기입을 지시하는 제어 신호를 발생하는 센싱 및 래치부를 포함하는 것을 특징으로 하는 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190099796A (ko) * 2018-02-20 2019-08-28 삼성전자주식회사 메모리 장치

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITMI20071012A1 (it) * 2007-05-18 2008-11-19 St Microelectronics Srl Dispositivo di memoria migliorato a veloce programmazione
KR20180070779A (ko) * 2016-12-16 2018-06-27 삼성전자주식회사 리페어 온 시스템에서의 포스트 패키지 리페어를 위한 데이터 백업 방법
US10410710B2 (en) * 2017-12-27 2019-09-10 Micron Technology, Inc. Systems and methods for performing row hammer refresh operations in redundant memory
US10971247B2 (en) * 2018-03-29 2021-04-06 Samsung Electronics Co., Ltd. Semiconductor memory devices, memory systems, and methods of operating semiconductor memory devices
US10908838B2 (en) * 2018-09-25 2021-02-02 Sandisk Technologies Llc Column replacement with non-dedicated replacement columns
US10909011B2 (en) * 2018-10-16 2021-02-02 Micron Technology, Inc. Intelligent post-packaging repair
KR20200091201A (ko) * 2019-01-22 2020-07-30 에스케이하이닉스 주식회사 메모리 시스템
US20200294182A1 (en) * 2019-03-15 2020-09-17 Intel Corporation On chip dense memory for temporal buffering
US10770164B1 (en) 2019-05-02 2020-09-08 International Business Machines Corporation Soft post package repair function validation
CN110546709B (zh) * 2019-07-12 2021-11-23 长江存储科技有限责任公司 提供坏列修复的存储器设备和操作其的方法
US11144214B2 (en) 2019-07-25 2021-10-12 Micron Technology, Inc. Memory authentication
US11107549B2 (en) 2019-12-16 2021-08-31 Microsoft Technology Licensing, Llc At-risk memory location identification and management
KR20210082769A (ko) 2019-12-26 2021-07-06 삼성전자주식회사 리페어 동작을 수행하는 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
CN111338851B (zh) * 2020-02-26 2024-02-13 东莞记忆存储科技有限公司 故障内存开机hPPR自动修复的方法、装置、计算机设备及存储介质
US11644981B2 (en) * 2020-09-25 2023-05-09 Micron Technology, Inc. Semiconductor devices with security lock and associated methods and systems
CN112667445B (zh) * 2021-01-12 2022-05-03 长鑫存储技术有限公司 封装后的内存修复方法及装置、存储介质、电子设备
CN116343883A (zh) * 2021-12-22 2023-06-27 浙江驰拓科技有限公司 一种存储器及存储器修复方法
US11923027B2 (en) * 2021-12-28 2024-03-05 Micron Technology, Inc. Read command fault detection in a memory system

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130035845A (ko) * 2011-09-30 2013-04-09 삼성전자주식회사 리페어 회로를 포함하는 메모리 장치 및 이의 리페어 방법
KR20150006167A (ko) * 2013-07-08 2015-01-16 에스케이하이닉스 주식회사 반도체 시스템 및 그 리페어 방법
KR20150092451A (ko) * 2014-02-05 2015-08-13 삼성전자주식회사 반도체 메모리 장치
US20150287480A1 (en) * 2014-04-07 2015-10-08 Micron Technology, Inc. Soft post package repair of memory devices
KR20150118618A (ko) * 2014-04-14 2015-10-23 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940008211B1 (ko) 1991-08-21 1994-09-08 삼성전자 주식회사 반도체메모리장치의 리던던트 셀 어레이 배열방법
US5440517A (en) 1994-08-15 1995-08-08 Micron Technology, Inc. DRAMs having on-chip row copy circuits for use in testing and video imaging and method for operating same
US5727001A (en) 1996-08-14 1998-03-10 Micron Technology, Inc. Circuit and method for testing an integrated circuit
US5754559A (en) 1996-08-26 1998-05-19 Micron Technology, Inc. Method and apparatus for testing integrated circuits
US5754486A (en) 1997-02-28 1998-05-19 Micron Technology, Inc. Self-test circuit for memory integrated circuits
US5907511A (en) 1997-12-23 1999-05-25 Lsi Logic Corporation Electrically selectable redundant components for an embedded DRAM
US6097644A (en) 1999-02-22 2000-08-01 Micron Technology, Inc. Redundant row topology circuit, and memory device and test system using same
CN1199194C (zh) * 1999-06-08 2005-04-27 旺宏电子股份有限公司 用于位线软编程(blisp)的方法与集成电路
US6868021B2 (en) 2002-09-27 2005-03-15 Oki Electric Industry Co., Ltd. Rapidly testable semiconductor memory device
JP4824936B2 (ja) 2005-03-10 2011-11-30 株式会社日立製作所 ダイナミック・ランダム・アクセス・メモリ装置の検査方法
KR100722771B1 (ko) * 2005-12-03 2007-05-30 삼성전자주식회사 반도체 메모리 장치의 리페어 회로 및 방법
US7773441B2 (en) 2008-06-18 2010-08-10 Micron Technology, Inc. Memory malfunction prediction system and method
KR20140124547A (ko) * 2013-04-17 2014-10-27 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US9213491B2 (en) * 2014-03-31 2015-12-15 Intel Corporation Disabling a command associated with a memory device
KR20160074211A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 포스트 패키지 리페어 장치
KR20160091688A (ko) * 2015-01-26 2016-08-03 에스케이하이닉스 주식회사 포스트 패키지 리페어 장치
KR20160106319A (ko) * 2015-03-02 2016-09-12 에스케이하이닉스 주식회사 반도체 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130035845A (ko) * 2011-09-30 2013-04-09 삼성전자주식회사 리페어 회로를 포함하는 메모리 장치 및 이의 리페어 방법
KR20150006167A (ko) * 2013-07-08 2015-01-16 에스케이하이닉스 주식회사 반도체 시스템 및 그 리페어 방법
KR20150092451A (ko) * 2014-02-05 2015-08-13 삼성전자주식회사 반도체 메모리 장치
US20150287480A1 (en) * 2014-04-07 2015-10-08 Micron Technology, Inc. Soft post package repair of memory devices
KR20150118618A (ko) * 2014-04-14 2015-10-23 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190099796A (ko) * 2018-02-20 2019-08-28 삼성전자주식회사 메모리 장치
US11314590B2 (en) 2018-02-20 2022-04-26 Samsung Electronics Co., Ltd. Memory device for detecting a defective memory chip

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