JP2013164849A - メモリシステム及びそれの書込み方法 - Google Patents
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Abstract
【解決手段】スマートメモリシステムは、少なくとも1つのアレイ102を有するメモリと、メモリプロセッサー190と、読出し及び書込み動作の成功或いは失敗の検証を提供するために前記少なくとも1つのアレイ及び前記メモリプロセッサーの間に非同期ハンドシェーキングインターフェイスを提供するように具現された共通メモリバス194と、エラーを禁止するメモリ位置に関連された前記メモリプロセッサーからアドレス情報を受信するように具現された不揮発性エラーリテンションメモリ195と、を含み、前記メモリプロセッサーは前記不揮発性エラーリテンションメモリに格納されたアドレスのメモリ位置で少なくとも1つのエラー訂正を処理するように具現される。
【選択図】図6B
Description
tunnel junction)構造の断面を概略的に示す。図1A乃至図1Dを参照すれば、MTJ10は基準層12、トンネル層14、及び自由層16を含む。基準層12と自由層16とは強磁性体層で形成し、反面トンネル層14は非磁性層で形成され得る。基準層12の磁化方向は製造工程で固定され、そのためSTT−RAMメモリ装置の動作の時には固定される。しかし、自由層16の磁化方向はMTJ構造へ流れる電流の大きさが要求される強さに到達すれば、変わられる。
各書込みサイクルは同一のメモリ位置のヒドン読出しサイクルの後に進行され得る。その
図17Bは本発明の実施形態による図17Aのテーブルと関連された応答信号を有する非同期式書込み動作を概略的に示すタイミング図である。
図20Bは書込み確認回路1855の概略図である。図20Bを参照すれば、書込み検証及び再書込み動作が説明される。書込み動作の間にメモリアレタイル(MAT)地域のメモリセルは対応するワードライン(WL)及びビットライン(BL)を活性化して選択される。データは選択したメモリセルに記録される。書込み制御回路はローカル書込みが必要である書込みパルス幅(tWP)、例えば、5nsの後に活性信号(ENW)を非活性化する。
102・・・メモリアレイ
110・・・ローデコーダー
120・・・カラムデコーダー
130・・・アドレス回路
140・・・制御ロジック
150・・・感知及び書込みドライバー
160・・・ヒドン読出し比較セクション
170・・・書込みエラーアドレスタッグメモリ
180・・・データ入力出力セクション
134・・・プリデコーダー
182・・・入力バッファデータ−インラッチ
184・・・データ−アウトラッチ出力バッファ
190・・・スマートメモリコントローラ
191・・・メモリコントローラ
195・・・NVMメモリ
Claims (20)
- 少なくとも1つのアレイを有するメモリと、
メモリプロセッサーと、
読出し及び書込み動作の成功或いは失敗の検証を提供するために前記少なくとも1つのアレイ及び前記メモリプロセッサーの間に非同期ハンドシェーキングインターフェイスを提供するように具現された共通メモリバスと、
エラーを禁止するメモリ位置に関連された前記メモリプロセッサーからアドレス情報を受信するように具現された不揮発性エラーリテンションメモリと、を含み、
前記メモリプロセッサーは前記不揮発性エラーリテンションメモリに格納されたアドレスのメモリ位置で少なくとも1つのエラー訂正を処理するように具現されるスマートメモリシステム。 - 少なくとも1つの読出し信号或いは書込み信号を受信するように具現された制御ロジックと、
メモリアドレスを受信するように具現されたアドレスラインと、をさらに含み、
前記制御ロジックは前記メモリアドレスに応答して応答信号の論理状態の第1変異を惹起するように具現される請求項1に記載のスマートメモリシステム。 - 前記制御ロジックは前記メモリアドレスで成功した読出し動作或いは成功した書込み動作に応答して前記応答信号の前記論理状態の第2変異を惹起するように具現される請求項2に記載のスマートメモリシステム。
- 前記応答信号の前記論理状態の前記第1変異はハイ状態でロー状態でありと、
前記応答信号の前記論理状態の前記第2変異はロー状態でハイ状態である請求項3に記載のスマートメモリシステム。 - エラーを禁止する前記メモリ位置に関連された前記アドレス情報を臨時的に格納するように具現された書込みエラーアドレスタッグバッファをさらに含み、
前記不揮発性エラーリテンションメモリは前記制御プロセッサーの制御下で前記共通メモリバスを通じて前記書込みエラーアドレスタッグバッファからエラーを禁止する前記メモリ位置に関連された前記アドレス情報を受信するように具現される請求項2に記載のスマートメモリシステム。 - 前記不揮発性エラーリテンションメモリはエラーを禁止する前記メモリ位置に関連された前記アドレス情報をテーブルに蓄積及び格納するように具現される請求項5に記載のスマートメモリシステム。
- 前記不揮発性エラーリテンションメモリはエラーを禁止する前記メモリ位置に関連された前記アドレス情報に連関されたエラー種類を蓄積及び格納するように具現される請求項6に記載のスマートメモリシステム。
- 前記メモリコントローラは前記不揮発性エラーリテンションメモリに格納された前記テーブルからフェイル位置をリコールするように、そして前記不揮発性エラーリテンションメモリ格納された連関されたエラー種類に基づいて治癒動作を遂行するように具現される請求項7に記載のスマートメモリシステム。
- メモリシステムのメモリアレイにデータを書き込む方法において、
入力バッファデータ−インラッチに第1データをラッチする段階と、
アドレスバッファ及びラッチにメモリアドレスをラッチする段階と、
プリデコーダーに前記ラッチされたメモリアドレスをパスする段階と、
前記プリデコーダーによってロー及びカラムデコーダーのための入力バスを駆動する段階と、
前記ロー及びカラムデコーダーによって前記メモリアドレスに対応する前記メモリアレイでワードライン及びカラムを選択する段階と、
前記メモリアドレスに対応する位置で前記メモリアレイに前記第1データを書き込む段階と、
前記メモリアドレスに対応する前記位置から第2データを読み出すために前記同一のメモリアドレスでヒドン読出し動作を遂行する段階と、
前記入力バッファデータ−インラッチに格納された前記第1データと前記メモリアドレスに対応する前記位置から読み出された前記第2データを比較する段階と、を含む書込み方法。 - 前記ヒドン読出し動作は分離読出し命令無しで前記書込み動作の一部として前記メモリアドレスに対応する前記位置から前記第2データを自動的に読み出す段階を含む請求項9に記載の書込み方法。
- 前記第1データが前記第2データと同一である時、次の動作に進行され、
前記第2データが前記第2データと同一でない時、前記メモリアドレスに連関されたメモリ位置がエラーを禁止することを指示するエラーフラッグを設定する段階をさらに含む請求項9に記載の書込み方法。 - 前記第1データが前記第2データと同一でない時、前記メモリアドレスを前記アドレスバッファ及びラッチから書込みエラーアドレスタッグバッファへ伝送する段階と、
前記メモリアドレスを前記書込みエラーアドレスタッグバッファに格納する段階と、をさらに含む請求項11に記載の書込み方法。 - 不揮発性エラーリテンションメモリによって、エラーを禁止する前記メモリ位置に関連された前記メモリアドレスを前記書込みエラーアドレスタッグバッファから受信する段階と、
前記不揮発性エラーリテンションメモリによって、前記エラーを禁止する前記メモリ位置に関連された前記メモリアドレスに連関されたフェイル位置を格納する段階と、
前記不揮発性エラーリテンションメモリによって、前記エラーに連関されたエラー種類を格納する段階と、をさらに含む請求項12に記載の書込み方法。 - 前記不揮発性エラーリテンションメモリの前記テーブルから前記フェイル位置をリコールする段階と、
前記不揮発性エラーリテンションメモリに格納された前記連関されたエラー種類に基づいて治癒動作を遂行する段階と、をさらに含む請求項13に記載の書込み方法。 - 前記第1データが前記第2データと同一でない時、前記第2データを反転する段階と、
前記メモリアドレスに対応する前記位置で前記メモリアレイに前記反転された第2データを書き込む段階と、をさらに含む請求項11に記載の書込み方法。 - メモリアレイと、
前記メモリアレイに連結され、プロセッサー−電圧−温度(PVT)補償電圧発生器を有する電力管理者を含むスマートメモリコントローラと、
前記メモリアレイに連関された複数のMOSトランジスターと、を含み、
前記PVT補償電圧発生器は、読出し活性(ENR)信号を発生し、安定的な読出し電流が前記複数のMOSトランジスターを通じて流れるように前記ENR信号の電圧レベルを制御し、そして温度変動のために補償するメモリシステム。 - 前記複数のMOSトランジスター、前記PVT補償電圧発生器から前記ENR信号を受信するように具現される請求項16に記載のメモリシステム。
- 前記スマートメモリコントローラはコントローラ及びコンフィグレータをさらに含み、
前記メモリシステムは使用者装置をさらに含む請求項1に記載のメモリシステム。 - 前記コントローラは前記メモリアレイ及び前記使用者装置の間の通信を監督するように具現される請求項18に記載のメモリシステム。
- 前記コンフィグレータはフィールド使用の間にエラーに基づいて使用可能であるアドレスを再構成するように提供される請求項18に記載のメモリシステム。
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