JPH01273300A - 冗長メモリ付き記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野］ 本発明は、主メモリが不良であるとき代わって用いられ
る冗長メモリを備えた記憶装置に関する。

［従来の技術］ 従来、例えば電気的に消去及び書き込み可能な読み出し
専用メモリ（以下、ＥＥＰＲＯＭという。

）や消去及び書き込み可能な読み出し専用メモリ（以下
、ＥＰＲＯＭという。）等の不揮発性メモリで構成され
る主メモリアレイを備えた記憶装置には、上記主メモリ
アレイの上記不揮発性メモリが不良であった場合に、と
って代わって用いられる冗長メモリが備えられている。

ここで、この冗長メモリは、所定数の上記不揮発性メモ
リから構成される。

一般に、上記記憶装置のタン造後、上記記憶装置内の主
メモリアレイの不揮発性メモリについて、正常に動作す
るか否かのチエツクを行う、いわゆるメモリチエツクと
、冗長メモリへの置き換えのプログラムが行われる。こ
のメモリチエ、り及び冗長メモリへの置き換えのプログ
ラムでは、この主メモリアレイ内のすべてのアドレスの
不揮発性メモリに対して所定のデータを書き込んだ後、
上記書き込まれたデータを読み出して、上記書き込んだ
データと上記書き込んだ後読み出されたデータとを比較
して、比較の結果、同一である場合そのアドレスのメモ
リが正常に動作すると判断し、一方、異なる場合そのア
ドレスのメモリが不良であると判断する。次いで、不良
であると判断されたメモリのアドレスが抽出され、上記
抽出された不良のメモリのアドレスを上記冗長メモリの
どのアドレスに対応づけるかを決定した後、不良のメモ
リに書き込むべきデータを上記冗長メモリに書き込む。

ここで、この記憶装置において、上記記憶装置からのデ
ータの読み出し時に人力されるアドレスが不良のメモリ
のアドレスである場合、対応する置き換えられた冗長メ
モリのアドレスからデータを読み出すように構成されて
いる。

以上の手順は記憶装置の製造後であって製造業者の出荷
前に行われる。

［発明が解決しようとする課題］ 上記記憶装置のメモリチエツクは製造業者の出荷前に行
われるため、出荷後にユーザーの使用中に発生した主メ
モリアレイの不良については、ユーザーが上記冗長メモ
リへの置き換えのプログラムを行うことができない。従
って、主メモリアレイにおいて不良状態が発生した場合
、それを対して対処することができず、上記記憶装置を
正常な状態で使用することができないという問題点があ
った。

本発明の目的は以上の課題を解決し、記憶装置の主メモ
リが、製造業者の出荷後に不良状態となっても、上記主
メモリに書き込むべきデータを自動的に上記冗長メモリ
に書き込むことができる冗長メモリ付き記憶装置を提供
することにある。

「課題を解決するための手段］ 本発明は、主メモリの不良時にとって代わる冗長メモリ
を備えた記憶装置において、人力されるデータを一時的
に記憶する第１の記憶手段と、入力される上記主メモリ
のアドレスを一時的に記憶する第２の記憶手段と、上記
第１の記憶手段から出力されるデータを上記第２の記憶
手段から出力される上記主メモリのアドレスに書き込む
第１の書き込み手段と、上記第１の書き込み手段によっ
て書き込まれたデータを読み出す第１の読み出し手段と
、上記第１の読み出し手段から出力されるデータと上記
第１の記憶手段から出力されるデータを比較し一致して
いないとき不一致信号を出力する第１の比較手段と、上
記第１の比較手段から出力される不一致信号に応答して
上記冗長メモリの未使用のアドレスを選択する選択手段
と、上記選択手段から出力される上記冗長メモリのアド
レスに上記第１の記憶手段から出力されるデータを書き
込む第２の書き込み手段とを備えたことを特徴とする。

また、上記冗長メモリ付き記憶装置がさらに、上記第２
の書き込み手段によって書き込まれたデータを読み出す
第２の読み出し手段と、上記第２の読み出し手段から出
力されるデータと上記第１の記憶手段から出力されるデ
ータを比較し一致していないとき不一致信号を出力する
第２の比較手段を備えたことを特徴とする。

［作用］ 以上のように構成することにより、上記第１の記憶手段
が人力されるデータを一時的に記憶し、上記第２の記憶
手段が入力される上記主メモリのアドレスを一時的に記
憶する。次いで、上記第１の書き込み手段が上記第１の
記憶手段から出力されるデータを上記第２の記憶手段か
ら出力される上記主メモリのアドレスに書き込んだ後、
上記第１の読み出し手段が上記第１の書き込み手段によ
って書き込まれたデータを読み出す。さらに、上記比較
手段が上記第１の読み出し手段から出力されるデータと
上記第１の記憶手段から出力されるデータを比較し一致
していないとき不一致信号を出力する。上記選択手段は
上記第１の比較手段から出力される不一致信号に応答し
て上記冗長、メモリの未使用のアドレスを選択し、上記
第２の書き込み手段が上記選択手段から出力される上記
冗長メモリのアドレスに上記第１の記憶手段から出力さ
れるデータを書き込む。

従って、上記主メモリに書き込んだデータと上記書き込
んだ後読み出したデータが一致しないとき、上記主メモ
リが不良であると判断して、上記冗長メモリの未使用の
アドレスに上記主メモリに書き込むべきデータを書き込
むことができる。

また、上記冗長メモリ付き記憶装置がさらに、第２の読
み出し手段と上記第２の比較手段を備えることによって
、上記第２の読み出し手段が上記第２の書き込み手段に
よって書き込まれたデータを読み出した後、上記第２の
比較手段が上記第２の読み出し手段から出力されるデー
タと上記第１の記憶手段から出力されるデータを比較し
一致していないとき不一致信号を出力する。従って、上
記主メモリと上記冗長メモリがともに、不良である場合
に、上記不一致信号を出力することができる。

［実施例］ 第１図は本発明の一実施例である冗長メモリアレイ７を
備えた読み出し専用記憶装置（以下、ＲＯＭ装置という
。）のブロック図である。

この実施例のＲＯＭ装置は、主メモリアレイ８内の１つ
のアドレスの不揮発性メモリにデータを書き込むとき、
上記書き込まれたデータを読み出して、上記書き込まれ
たデータと上記書き込まれた後読み出されたデータが同
一であるか否かを判別して同一でない判別したときＨレ
ベルの比較不一致信号を出力するデータ比較回路６と、
上記データ比較回路６において同一でないと判別された
ときその主メモリアレイのアドレスのメモリが不良であ
ると判別し当該不良メモリに接続されるワードラインに
属するメモリに書き込むべきデータを冗長メモリアレイ
７の所定のワードラインに属するメモリに書き込み、従
来例と同様に、メモリの置き換えの処理を制御する冗長
制御回路１とを備えたことを特徴としている。

第１図において、冗長制御回路ｌは、冗長ワードライン
選択回路４と主ワードライン選択回路５と冗長メモリア
レイ７を制御するための論理回路１ａと、上記データ比
較回路６から出力されるＨレベルの比較不一致信号に応
答して計数値を１だけ加算するカウンタ１ｂと、不良で
ある主メモリアレイ８のワードライン１２のＸアドレス
とそれに対応して置き換えられる冗長メモリアレイ７の
ワードライン１１のＸアドレスの対応テーブルを格納す
るＥＥＰＲＯＭｌｃとを備え、以下のように動作する。

なお、カウンタ１ｂは記憶装置の製造後のメモリチエツ
クの最初に０にリセットされる。すなわち、冗長制御回
路ｌは、上記データ比較回路６からＨレベルの比較不一
致信号が入力されたときカウンタ１ｂの計数値に１を加
算し、アドレスバッファ回路２から入力されるアドレス
に属する主メモリアレイ８のワードライン１２に対応す
るＸアドレス（以下、第１のＸアドレスという。）と、
このＸアドレスに対応しこのＸアドレスの代わりに冗長
メモリとして用いる冗長メモリアレイ７のワードライン
１１に対応するＸアドレスとして設定される上記カウン
タｔｂの計数値（以下、第２のＸアドレスという。）を
、上記対応テーブルであるＥＥＰＲＯＭｌｃに格納する
とともに、上記第１のＸアドレスに対応する主メモリア
レイ８のワードライン１２が選択されないようにするた
めに、上記第１のＸアドレスの選択不許可信号を主ワー
ドライン選択回路５に出力する。

アドレスバッファ回路２は、書き込み読み出し制御回路
３から入力されるアドレスラッチ信号に基づいて、外部
装置から入力されるアドレスをラッチした後、上記ラッ
チされたアドレスのうちＸアドレスを冗長制御回路ｌ及
び主ワードライン選択回路５に出力するとともに、上記
ラッチされたアドレスのうちＸアドレスをビットライン
選択回路９に出力する。

書き込み読み出し制御回路３は、外部装置から書き込み
期間を示すＨレベルの書き込みイネーブル信号ＷＥが入
力されたとき、書き込み制御信号を主メモリアレイ８及
び冗長メモリアレイ７に出力するとともに、外部装置に
書き込み期間であることを示すＨレベルの書き込み生信
号ＢＵＳＹを出力する。この書き込み期間が終了したと
き、上記書き込み生信号ＢＵＳＹをＬレベルとして外部
装置に出力する。また、書き込み読み出し制御回路３は
、上記データ比較回路６からＨレベルの比較不一致信号
が入力されたとき、上記第１のＸアドレスと上記第２の
アドレスを上記冗長制御回路１内のＥＥＰＲＯＭｌｃに
格納するための書き込み制御信号を冗長制御回路ｌに出
力する。また、上記書き込み読み出し制御回路３は、上
記書き込み期間中において、アドレスラッチ信号をアド
レスバッファ回路２に出力する。さらに、書き込み読み
出し制御回路３は、データ比較回路６から入力されるＨ
レベルの比較不一致信号に応答して書き込み制御信号を
冗長メモリアレイ７に出力する。

またさらに、書き込み読み出し制御回路３は、主メモリ
アレイ８へのデータの書き込みのとき、書き込み制御信
号を出力する。また、書き込み読み出し制御回路３は、
主メモリアレイ８又は冗長メモリアレイ７からデータを
読み出すときそれぞれ、読み出し制御信号を主メモリア
レイ８及び冗長メモリアレイ７に出力する。さらに、書
き込み読み出し制御回路３は、主メモリアレイ７又は冗
長メモリアレイ７からデータを読み出したとき、データ
比較回路６に上記書き込みデータと上記読み出しデータ
の比較を行わせるための比較指令信号を、データ比較回
路６に出力する。またさらに、書き込み読み出し制御回
路３は、上記書き込み期間において、データ入出力回路
１０に入力されたデータをラッチさせるためにデータラ
ッチ信号をデータ入出力回路１０に出力した後、上記書
き込み期間の後の読み出し期間において、主メモリアレ
イ８又は冗長メモリアレイ７からデータを読み出すため
の読み出し制御信号をデータ入出力回路１０に出力する
。

冗長ワードライン選択回路４は、冗長制御回路１から出
力される上記第２のＸアドレスに基づいて選択スべき冗
長メモリアレイ７のワードライン１１に選択信号を出力
する。

主ワードライン選択回路５は、アドレスバッファ回路２
から入力されるＸアドレスに基づいて、冗長制御回路ｌ
から選択不許可信号が入力されている場合を除いて、選
択すべき主メモリアレイ８のワードライン１２に選択信
号を出力する。

データ比較回路６は、上記書き込み読み出し制御回路３
から入力される比較指令信号に応答して、主メモリアレ
イ８又は冗長メモリアレイ７からデータ入出力回路１０
を介して読み出されたデータと、外部装置から人力され
データ入出力回路１０においてラッチされたデータとを
比較して、各データが一致しないときＨレベルの比較不
一致信号を、冗長制御回路１、アドレスバッフ１回路２
及び書き込み読み出し制御回路３に出力し、一方、各デ
ータが一致するときＬレベルの比較不一致信号を同様に
出力する。

冗長メモリアレイ７はＥＥＰＲＯＭから構成され、各Ｅ
　Ｅ　Ｐ　ＲＯＭは冗長ワードライン選択回路４に接続
されるワードライン１１とビットライン選択回路９に接
続されるビットラインに接続され、書き込み制御信号が
入力されるとき選択されたワードライン１１とビットラ
インに接続されるＥＥＦＲＯＭにデータが書き込まれ、
一方、読み出し制御信号が入力されるとき選択されたワ
ードライン１１とビットラインに接続されるＥＥＰＲＯ
Ｍに書き込まれたデータが読み出される。

主メモリアレイ８はＥＥＰＲＯＭから構成され、各ＥＥ
ＰＲＯＭは主ワードライン選択回路５に接続されるワー
ドライン１２とビットライン選択回路９に接続されるビ
ットラインに接続され、書き込み制御信号が入力される
とき選択されたワードライン１２とビットラインに接続
されるＥＥＰＲＯＭにデータが書き込まれ、一方、読み
出し制御信号が入力されるとき選択されたワードライン
１２とビットラインに接続されるＥＥＰＲＯＭに書き込
まれたデータが読み出される。

ビットライン選択回路９は、アドレスバッファ回路２か
ら入力されるＹアドレスに基づいて対応する主メモリア
レイ８及び冗長メモリアレイ７のビットラインに選択信
号を出力する。

データ入出力回路１０は、書き込み読み出し制御回路３
から入力されるデータラッチ信号に応答して外部装置か
ら入力されるデータをラッチした後、上記ラッチしたデ
ータをデータ比較回路６に出力するとともに、ビット選
択回路９を介して主メモリアレイ８又は冗長メモリアレ
イ７のビットラインに出力する。また、データ入出力回
路１０は、書き込み読み出し制御回路３から入力される
読み出し制御信号に応答して、主メモリアレイ８又は冗
長メモリアレイ７からビット選択回路９を介して読み出
されるデータを外部装置に出力するとともに、データ比
較回路６に出力する。

以上のように構成されたＲＯＭ装置の動作について、第
１図のブロック図及び第２図のタイミングチャートを参
照して、以下に詳細に説明する。

第２図において、所定のクロック周期毎に、順に時間ａ
、　ｂ、　ｃ、　ｄ、　ｅ、　ｆ、　ｇ、　ｈ、　ｉと
する。なお、第２図の比較不一致信号と書き込み生信号
ＢＵＳＹにおいて、点線の信号は上記主メモリアレイの
メモリに書き込んだデータと上記書き込んだ後読み出し
たデータが一致した場合を示している。

まず、時間ａにおいて、外部装置からアドレスバッファ
回路２にアドレスが入力されるとともに、書き込むべき
データがデータ入出力回路１０に人力される。

次いで、時間すにおいて、外部装置から書き込み動作を
指令するＨレベルの書き込みイネーブル信号ＷＥが書き
込み読み出し制御回路３に入力され、これに応答して書
き込み読み出し制御回路３は、アドレスラッチ信号及び
データラッチ信号をそれぞれ、アドレスバッファ回路２
．データ入出力回路１０に出力するとともに、書き込み
期間であることを示すＨレベルの書き込み生信号ＢＵＳ
Ｙを外部装置に出力する。上記アドレスラッチ信号に応
答してアドレスバッファ回路２は゛；時時間で入力され
たアドレスをラッチした後、上記ラッチしたアドレスの
うちＸアドレスを冗長制御回路ｌ及び主ワードライン選
択回路５に出力するとともに、上記ラッチしたアドレス
のうちＹアドレスをビットライン選択回路９に出力する
。これに応答して主ワードライン選択回路５は入力され
たＸアドレスを復号化して上記入力されたＸアドレスに
対応する選択信号を主メモリアレイ８のワードライン１
２に出力し、一方、ビットライン選択回路９は人力され
たＹアドレスを復号化して上記入力されたＹアドレスに
対応する選択信号を主メモリアレイ８及び冗長メモリア
レイ７のビットラインに出力する。また、データラッチ
信号に応答してデータ入出力回路１０は、外部装置から
入力されるデータをラッチしてビットライン選択回路９
を介して主メモリアレイ８に出力するとともに、データ
比較回路６に出力する。

次いで、時間Ｃにおいて、書き込み読み出し制御回路３
は、書き込み制御信号を発生して、該書き込み制御信号
を主メモリアレイ８に出力する。

これに応答して、主メモリアレイ８は、上記主ワードラ
イン選択回路５によって選択されたワードライン１２と
、ビットライン選択回路９によって選択されたビットラ
インに接続されるメモリに、上記データ入出力回路１０
でラッチされビットライン選択回路９を介して人力され
るデータを書き込む。

次いで、時間ｄにおいて、書き込み読み出し制御回路３
は、読み出し制御信号をデータ入出力回路１０に出力す
る。これに応答して、データ入出力回路１０は、主メモ
リアレイ８の上記メモリに書き込まれたデータを、ビッ
トライン選択回路９を介して読み出してラッチする。

次いで、時間ｅにおいて、データ入出力回路１０は時間
において読み出されたデータをデータ比較回路６に出力
する。これに応答してデータ比較回路６は、時間すで入
力されてラッチされた後データ入出力回路１０から出力
されるデータと、時間ｄで上記メモリから読み出された
後データ入出力回路１０から出力されたデータを比較す
る。このとき、上記各データが一致しているとき、デー
タ比較回路６は、上記主メモリアレイ８の上記メモリに
正しいデータが書き込まれているので、上記メモリは正
常に動作していると判断し、Ｌレベルの比較不一致信号
を冗長制御回路１、アドレスバッファ回路２、及び書き
込み読み出し制御回路３に出力する。このＬレベルの比
較不一致信号に応答して書き込み読み出し制御回路３は
、現在出力しているＨレベルの書き込み中信号ＢＵＳＹ
をＬレベルとする。このように、Ｌレベルの比較不一致
信号が出力されるとき、このデータの書き込みの処理は
時間ｅで終了する。一方、上記各データが一致していな
いとき、データ比較回路６は、上記選択された主メモリ
アレイ８のメモリが不良であると判断し、Ｈレベルの比
較不一致信号を冗長制御回路１、アドレスバッファ回路
２、及び書き込み読み出し制御回路３に出力する。

次いで、時間ｆにおいて、上記Ｈレベルの比較不一致信
号に応答して冗長制御回路ｌは、回路１内のカウンタ１
ｂの計数値に１を加算するとともに、先に時間すで上記
アドレスバッファ回路２でラッチされて入力されたＸア
ドレスを第１のＸアドレスとし、また、上記カウンタ１
ｂの計数値から冗長メモリアレイ７のワードライン１１
を示す第２のＸアドレスを決定して、上記第１のＸアド
レスと上記第２のアドレスを回路ｌ内の対応テーブルで
あるＥＥＰＲＯＭｌｃに書き込む。次いで、冗長制御回
路ｌは、上記ＥＥＰＲＯＭｌｃに書き込まれた上記第１
のＸアドレスの情報を含む選択不許可信号を主ワードラ
イン選択回路５に出力するとともに、上記ＥＥＰＲＯＭ
１ｃに書き込まれた上記第２のＸアドレスを示すＸアド
レスを冗長ワードライン選択回路４に出力する。上記選
択不許可信号に応答して主ワードライン選択回路５は、
上記選択不許可信号に含まれる上記第１のＸアドレスの
ワードラインに出力している選択信号の出力を中止する
。上記Ｘアドレスに応答して冗長ワードライン選択回路
４は、入力されたＸアドレスを復号化して、復号化され
た選択信号を、冗長メモリアレイ７のワードライン１１
に出力する。ここで、ビットライン選択回路９は先に時
間すで選択されたビットラインに選択信号を依然出力し
ている。

次いで、時間ｇにおいて、上記Ｈレベルの比較不一致信
号に応答して、書き込み読み出し制御回路３は、書き込
み制御信号を冗長メモリアレイ７に出力する。これに応
答して冗長メモリアレイ７は、上記冗長ワードライン選
択回路４によって選択された上記第２のＸアドレスのワ
ードライン１１と、上記ビットライン選択回路９によっ
て選択されたビットラインに接続される上記冗長メモリ
アレイ７内のメモリに、時間すで上記データ入出力回路
１０によってラッチされたデータを、ビットライン選択
回路９を介して書き込む。

次いで、時間りにおいて、書き込み読み出し制御回路３
は、読み出し制御信号をデータ入出力回路１０に出力す
る。これに応答してデータ入出力回路１０は、先に選択
されている冗長メモリアレイ７のワードライン１１とビ
ットラインに接続され上記時間ｇでデータが書き込まれ
たメモリ内のデータを、ビットライン選択回路９を介し
て読み出してラッチして、上記ラッチしたデータをデー
タ比較回路６に出力する。

次いで、時間ｉにおいて、書き込み読み出し制御回路３
は、比較指示信号をデータ比較回路６に出力する。これ
に応答してデータ比較回路６は、上記時間すでデータ入
出力回路１０によってラッチして出力された人力データ
と、上記時間りでデータ入出力回路１０によって読み出
されたデータを比較する。各データが一致しているとき
、データ比較回路６はＬレベルの比較不一致信号を書き
込み読み出し制御回路３に出力する。」二記Ｌレベルの
比較不一致信号に応答して書き込み読み出し制御回路３
は、読み出し中信号ＢＵＳＹをＬレベルとして、データ
の書き込みの終了を外部装置に知らせる。一方、上記各
データが一致していないとき、データ比較回路６は、Ｈ
レベルの比較不一致信号を書き込み読み出し制御回路３
に出力するとともに、データを主メモリアレイ８及び冗
長メモリアレイ７にともに正常に書き込むことができな
いことを示す書き込み不可能信号を外部装置に出力し、
これによって、このＲＯＭ装置の使用を中止することを
知らせる。

なお、このＲＯＭ装置に記憶されたデータを読み出す場
合であって主メモリアレイ８のメモリが不良である場合
においては、冗長制御回路１から主ワードライン選択回
路５に入力される選択不許可信号によって主メモリアレ
イ８のワードライン１２が選択されず、また、冗長制御
回路１内のＥＥＰＲＯＭｌｃに格納された上記第１のＸ
アドレスと上記第２のＸアドレスに基づいて、冗長制御
回路ｌによって上記第２のＸアドレスに対応する冗長メ
モリアレイ７のワードライン１１か選択される。これに
よって、自動的に外部装置から入力された第１のＸアド
レスに対応する冗長メモリアレイ７のメモリからデータ
を読み出すことかできる。

以」二説明したように、時間ａから時間ｉまでの一連の
動作で、外部装置からデータを主メモリアレイ８内の人
力されるアドレスのメモリに書き込んだ後、上記メモリ
に書き込んだデータを読み出したデータと上記外部装置
から入力されたデータを比較し、各データが一致してい
るとき上記主メモリアレイ８のメモリが正常であって上
記データが正しく書き込まれていることを確認すること
ができる。また、上記各データが一致していないとき上
記主メモリアレイ８のメモリが不良であり、このメモリ
に代わって冗長メモリアレイ７のメモリのワードライン
に対応するＸアドレスが上記冗長制御回路１によって自
動的に割り当てられ、この割り当てられた冗長メモリア
レイ７のメモリに上記外部装置から入力されたデータを
もう一度書き込んだ後、上記メモリに書き込んだデータ
を読み出したデータと上記外部装置から入力されたデー
タを比較し、各データが一致しているとき上記冗長メモ
リアレイ７のメモリが正常であって上記データが正しく
書き込まれていることを確認することができる。一方、
上記各データが一致していないとき上記冗長メモリアレ
イ７のメモリが不良であると判断され、このＲＯＭ装置
の使用を中止することを外部装置に知らせる。これによ
って、主メモリアレイ８のメモリに不良があっても、こ
れに代わって冗長制御回路１によって割り当てられた冗
長メモリアレイ７のメモリにデータを正しく書き込むこ
とができる。従って、従来例のように、製造業者による
メモリチエツク及び冗長メモリの選択とプログラムとい
う繁雑な作業を省略することができる。また、このＲＯ
Ｍ装置の出荷後のユーザーによる通常のデータの書き込
み時において、主メモリアレイ８のメモリが不良である
場合に自動的に冗長メモリアレイ７のメモリが割り当て
られて、データを書き込むことができるので、見かけ上
の上記ＲＯＭ装置の寿命を従来例に比べて長（すること
ができるという利点がある。

以上の実施例において、冗長メモリアレイ７のメモリに
不良があった場合、データの書き込みを中止しているが
、これに限らず、上記冗長制御回路１によって別の冗長
メモリアレイ７のメモリにデータを書き込み、上述と同
様に、データ比較回路６によって比較動作を行い、上記
書き込んだ後読み出したデータと上記書き込むべきデー
タが一致しないとき、再び冗長メモリアレイ７の別のメ
モリに対してデータを書き込むようにし、以後、冗長メ
モリアレイ７のメモリがな（なるまで、上述の動作を繰
り返すようにしてもよい。

以上の実施例においては、主メモリアレイ８のワードラ
イン１２に属するメモリが不良である場合に、」二記不
良のメモリに代わって、冗長メモリアレイ７のワードラ
イン１１に属するメモリにデータを書き込んでいるが、
これに限らず、主メモリアレイ８のビットラインに属す
るメモリが不良である場合に、上記不良のメモリに代わ
って、冗長メモリアレイ７のビットラインに属するメモ
リにデータを書き込むようにしてもよい。すなわち、不
良メモリの置き換え及び管理をＸアドレスではなく、Ｙ
アドレスで行うようにしてもよい。さらに、不良メモリ
の置き換え及び管理をＸアドレス及びＹアドレスの両方
に対して行うようにしてもよい。

以上の実施例において、主メモリアレイ８、冗長メモリ
アレイ７、及び冗長制御回路ｌ内の対応テーブルとして
、それぞれＥ　Ｅ　Ｐ　ＲＯＭを用いているが、これに
限らず、ＥＰＲＯＭなどのその他の不揮発性メモリを用
いてもよい。また、主メモリアレイ８及び冗長メモリア
レイ７のメモリは揮発性のメモリであってもよい。

［発明の効果］ 以上詳述したように本発明によれば、主メモリの不良時
にとって代わる冗長メモリを備えた記憶装置において、
入力されるデータを入力されるアドレスに書き込んだ後
、上記書き込んだデータ読み出し、上記読み出されたデ
ータと上記入力されたデータを比較し一致していないと
き不一致信号を出力し、この不一致信号に応答して上記
冗長メモリの未使用のアドレスを選択して、上記選択さ
れた上記冗長メモリのアドレスに上記入力されたデータ
を書き込むようにしたので、製造業者の出荷後に、上記
主メモリが不良となっても上記主メモリに書き込むべき
データを自動的に上記冗長メモリに書き込むことができ
る。

さらに、上記冗長メモリに書き込んだデータを読み出し
た後、上記読み出したデータと上記入力されるデータと
を比較し一致していないとき不一致信号を出力するよう
にしたので、上記不一致信号によって、上記主メモリと
上記冗長メモリがともに不良であることを外部装置に知
らせることができる。

【図面の簡単な説明】

第１図は本発明の一実施例である冗長メモリアレイを（
ｌｉｆｆえたＲＯＭ装置のブロック図、第２図は第１図
の装置の動作を示すタイミングチャートである。 １・・・冗長制御回路、 ｌａ・・・論理回路、 １ｂ・・・カウンタ、 ｌｃ・−ＥＥＰＲＯＭ。 ２・・・アドレスバッフ１回路、 ３・・・書き込み読み出し制御回路、 ４・・・冗長ワードライン選択回路、 ５・・・主ワードライン選択回路、 ６・・・データ比較回路、 ７・・・冗長メモリアレイ、 ８　・主メモリアレイ、 ９・・ピントライン選択回路、 １０・・・データ入出力回路、 １１．１２・・・ワードライン。

Claims (2)

【特許請求の範囲】
1. （１）主メモリの不良時にとって代わる冗長メモリを備
   えた記憶装置において、 入力されるデータを一時的に記憶する第１の記憶手段と
   、 入力される上記主メモリのアドレスを一時的に記憶する
   第２の記憶手段と、 上記第１の記憶手段から出力されるデータを上記第２の
   記憶手段から出力される上記主メモリのアドレスに書き
   込む第１の書き込み手段と、上記第１の書き込み手段に
   よって書き込まれたデータを読み出す第１の読み出し手
   段と、 上記第１の読み出し手段から出力されるデータと上記第
   １の記憶手段から出力されるデータを比較し一致してい
   ないとき不一致信号を出力する第１の比較手段と、 上記第１の比較手段から出力される不一致信号に応答し
   て上記冗長メモリの未使用のアドレスを選択する選択手
   段と、 上記選択手段から出力される上記冗長メモリのアドレス
   に上記第１の記憶手段から出力されるデータを書き込む
   第２の書き込み手段とを備えたことを特徴とする冗長メ
   モリ付き記憶装置。
2. （２）上記冗長メモリ付き記憶装置がさらに、上記第２
   の書き込み手段によって書き込まれたデータを読み出す
   第２の読み出し手段と、 上記第２の読み出し手段から出力されるデータと上記第
   １の記憶手段から出力されるデータを比較し一致してい
   ないとき不一致信号を出力する第２の比較手段を備えた
   ことを特徴とする請求項第１項記載の冗長メモリ付き記
   憶装置。