JP2720013B2 - 書込みチェック機能を備えた電気的に変更可能な不揮発性メモリ - Google Patents

書込みチェック機能を備えた電気的に変更可能な不揮発性メモリ

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JP2720013B2
JP2720013B2 JP31402994A JP31402994A JP2720013B2 JP 2720013 B2 JP2720013 B2 JP 2720013B2 JP 31402994 A JP31402994 A JP 31402994A JP 31402994 A JP31402994 A JP 31402994A JP 2720013 B2 JP2720013 B2 JP 2720013B2
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、書込み動作が有効に行
われたことを確認するための手段を有する電気的に変更
可能な不揮発性メモリに関するものである。
【０００２】
【従来の技術】このタイプのメモリは、一般にＥＥＰＲ
ＯＭと呼ばれており、集積回路の形態に作られており、
一組のメモリセルと、これらのメモリセルを選択するた
めの手段と、プログラミング手段とを備えている。この
メモリ集積回路は、アドレス情報要素と組み合わせた読
出し命令および書込み命令を受け、書込むべきデータ要
素を受け、または読出されたデータを送るように構成さ
れたインターフェース回路を介して、外部との通信を行
う。メモリは更に、インターフェース回路より受けた命
令信号に応答する制御回路によって制御される。
【０００３】プログラミング手段は、メモリセルを構成
するトランジスタのフローティングゲートを充電または
放電させる「高電圧」発生器と呼ばれるプログラミング
信号発生器によって構成されている。書込み命令に応答
して、制御回路が、受けたアドレスに応じてプログラミ
ングすべきトランジスタを選択し、プログラミング信号
発生器を作動させる。この一連の動作をプログラミング
サイクルと呼ぶ。或る例では、データ要素の書込みに
は、２つの連続したプログラミングサイクルが必要であ
る。つまり、第１のサイクルでは、これから書込むべき
ワードの全てのメモリセルを「０」にリセットし、第２
のサイクルでは、選択されたワードのメモリセルを
「１」にセットする。
【０００４】メモリを正しくプログラミングできるため
には、高電圧発生器が、レベルと幅が十分に調整された
電圧パルスを供給することが不可欠である。そうでない
場合には、トランジスタのフローティングゲートの充電
あるいは放電が不十分となることがあり、そのために記
録されたデータ要素が次第に消えてしまうことがある。
この問題は特に、プログラミングサイクル中に集積回路
への電源電圧が乱れたり遮断された時に発生するもので
ある。
【０００５】
【発明が解決しようとする課題】従って、本発明が解決
しようとする課題は、プログラミングサイクルが正しく
行われていることを確認できるようにすることである。
データ要素が正しく書込まれたことを確認するという課
題は、揮発性メモリに関して既に言われている。１つの
標準的な方法では、それぞれの書込み動作の後に、書込
まれたデータ要素を再度読出して、書込まれたはずのデ
ータ要素と比較する。別の方法では、書込もうとするデ
ータ要素に、パリティビットすなわちエラー検出子兼訂
正コードのような冗長データを組み合わせる。揮発性メ
モリに関しては、メモリセルの論理状態があいまいさを
示すことが全くないために、これらの方法は非常に効果
的である。しかしながら、ＥＥＰＲＯＭタイプメモリの
場合には、プログラミングが不完全となるような状況が
起こり得る。つまり、データ要素が時間の経過と共に消
去される危険があるにもかかわらず、プログラミング後
の再読出しによって動作が正しく行われたと結論される
可能性がある。
【０００６】従って、本発明は、ＥＥＰＲＯＭタイプメ
モリのプログラミングが有効に行われたことを確認する
という課題に対する解決方法を提案することを目的とす
るものである。
【０００７】
【課題を解決するための手段】上記の目的のために、本
発明によるならば、一組のメモリセルと、上記メモリセ
ルをアドレスしてプログラミングするための手段と、イ
ンターフェース回路とを有し、制御回路によって制御さ
れる、電気的に変更可能な不揮発性メモリであって、テ
ストセルと称する追加のメモリセルを少なくとも１つ備
えており、上記制御回路は、上記テストセルのプログラ
ミングを選択的に実行させるための手段を備えており、
上記制御回路が、上記インターフェース回路が受けた任
意の書込み命令に応答して、連続する３つのプログラミ
ングサイクル、つまり第１の所定の２進数論理値を書込
むようにテストセルをプログラミングする第１のサイク
ルと、書込むべきデータ要素をプログラミングする第２
のサイクルと、上記第１の２進数論理値の反転値である
第２の２進数論理値を書込むように上記テストセルをプ
ログラミングする第３のサイクルとを実行することを特
徴とするメモリが提供される。
【０００８】この考え方は、３つのサイクルが通常は不
可分であって、電源供給の中断が、たとえそれが一瞬で
あっても、それ以降のプログラミングサイクルが永久的
に中断されるという事実を利用したものである。実際、
集積回路への電源供給の中断によって、集積回路内の全
ての揮発性情報要素、特にプログラミングサイクルのシ
ーケンスの条件を決定するアドレスおよび状態表示変数
が消えることになる。
【０００９】従って、テストセルの読出しによって以下
のことがわかる。テストセルが初期状態（例えば０）に
あるならば、これから判ることは、３つのサイクルが正
常に行われたか、あるいは３つのサイクルいずれのサイ
クルもまだ開始されていないかのどちらかである。テス
トセルが反転状態にある（例えば１）にあるならば、第
２または第３のサイクル中に妨害が生じ、従ってプログ
ラミングが確実でないことが正確にわかる。
【００１０】本発明を実施するための最も簡単な方法
は、メモリ全体についてただ１つのテストセルを利用す
るというものである。テストセルは、様々な方法で用い
られる。第１の例では、インターフェース回路が、テス
トセルと通信して、テストセルの状態を表すテスト信号
を出力する。従って、このような構成により、最後に記
憶されたワードのプログラミングの特性のチェックが可
能となる。
【００１１】本発明の別の実施例では、メモリが、初期
状態がゼロに設定されたテスト用フリップフロップ回路
を備えている。第３のプログラミングサイクルに続い
て、制御回路が上記のテストセルを読出し、この読出し
動作の結果を、上記テストフリップフロップ回路の設定
用入力に印加する。さらにインターフェース回路が、上
記テストフリップ−フロップ回路と通信して、上記テス
トフリップ−フロップ回路の状態を表す信号を出力す
る。
【００１２】このような構成では、前回メモリに通電が
なされてから実施された全てのプログラミング動作の質
をチェックすることができる。一般に、メモリは、対応
するアドレスに関連した固定サイズのワード単位にまと
められている。つまり、プログラミングの欠陥をより正
確に分析するために、本発明の別の実施例によれば、メ
モリは、複数ワードからなるブロック１つごとに１つの
テストセルを有し、各ブロックは、決められた数の共通
アドレスビットを有するワードで構成されている。
【００１３】メモリ中の１つのブロック内の１つのワー
ドの書込みを指示する命令に応答して、制御回路が、該
当ブロックに関連した上記の共通アドレスビットに従っ
て上記テストセルの１つを選択し、その選択したテスト
セルに対して、上記第１および第３のプログラミングサ
イクルを行う。さらに別の可能性としては、アドレス可
能なワードに付き、１つずつのテストセルを設けること
ができる。本発明のその他の特徴と実施態様は、図面を
参照して行う以下の記載によって明らかとなろう。
【００１４】
【実施例】図１は、本発明を実施したＥＥＰＲＯＭの構
造を例示した図である。図示のメモリは、行デコーダ３
と、読出し／書込み回路５に結合された列デコーダ４と
に接続されたメモリセルのマトリクスを有する。メモリ
セルマトリクス１は、プログラミング回路７によって書
込みされ、プログラミング回路７は主に、発振器と、昇
圧回路と、プログラムされたランプ発生器とから構成さ
れている。行デコーダ３と列デコーダ４とは、アドレス
レジスタＡＤ−Ｒに接続されている。読出し／書込み回
路５が、それぞれ出力データレジスタＤＴｏ−Ｒと入力
データレジスタＤＴｉ−Ｒに接続されている。
【００１５】これらレジスタＡＤ−Ｒ、ＤＴｏ−Ｒ、Ｄ
Ｔｉ−Ｒは、インターフェース回路６と通信する。ここ
に示す実施例では、インターフェース回路６が、特にア
ドレス、データ要素および命令を伝達するために使用さ
れる２方向ラインＳＤＡとクロックラインＳＣＬとを備
えるＩ2 Ｃ基準に従ったバスに接続されている。メモリ
ユニット全体は制御回路２によって制御されている。制
御回路２は、例えば、ラインＳＤＡより受けた命令（例
えば読出し命令ＲＤまたは書込み命令ＷＲ）に応じて各
種の回路に命令信号を出力するように構成されたプログ
ラム可能な論理アレイ（ＰＬＡ）によって作られよう。
【００１６】これまで記載した要素は、エスジェーエス
−トムソン ミクロエレクトロニクス(SGS-Thomson Mic
roelectronics)社より市販のST24C04 型メモリのような
標準型のメモリに備えられているものである。本発明を
実施するためには、この構造に、テストセルを含む第２
のメモリセルのマトリクス９を追加する。このマトリク
ス９は、第２の読出し／書込み回路11に結合された第２
の列デコーダ10と行デコーダ３とに接続されている。こ
の列デコーダ４と10は、選択回路12を介してアドレスレ
ジスタＡＤ−Ｒに接続されている。
【００１７】列デコーダ10と読出し／書込み回路11と選
択回路12とは、制御回路２によって制御される。読出し
／書込み回路11は、インターフェース回路６と通信する
出力フリップフロップ回路Ｂｏに接続されている。マト
リクス９の各行に結合されるテストセルの数は、チェッ
ク動作に望まれる精度によって変わってこよう。メモリ
内のアドレス可能な各ワードごとに１つずつのテストセ
ルを設けるならば、マトリクス９の１行には、メモリセ
ルマトリクス１の１行に含まれるワードの数と同数のテ
ストセルが含まれることになろう。この場合、列デコー
ダ４および10は、同じ数のアドレスビット、つまりアド
レスレジスタＡＤ−Ｒの下位のビットに相当する列アド
レスを受けることになる。
【００１８】別の可能性としては、ワードブロックごと
に１つのテストセルを設けることもできる。例えば、メ
モリセルマトリクス１の行が16ワードを有し、４ワード
よりなるブロックごとに１つのテストセルを設けたい場
合には、マトリクス９は１行に付き４個のテストセルを
有することになろう。つまり、列デコーダ４は、アドレ
スの最後の４ビットで構成される列アドレスによってア
ドレスされ、列デコーダ10は、列アドレスの内の上位の
２つのビットのみによってアドレスされる。当然、アド
レスの最上位のビット以外のビットを用いてワードのブ
ロックを確認することができる。最も簡単な方法として
は、本発明は単一のテストセルを使用することもでき
る。この場合は、当然、特別のデコーダが不必要とな
る。
【００１９】図１の回路の動作を説明する前に、インタ
ーフェース回路６は、受信モードにおいて、ラインＳＤ
Ａより受けた命令を解読し、それらを制御回路２に送る
という機能を有することを思い出されたい。インターフ
ェース回路６はさらに、受けたアドレスとデータ要素に
ついて、これらをそれぞれアドレスレジスタＡＤ−Ｒお
よび入力データレジスタＤＴｉ−Ｒへと送る前に、直列
─並列変換を行う。送信モードでは、制御回路２の制御
下に、インターフェース回路６が、メモリから送られた
データ要素の並列−直列変換を行う。これらのデータ要
素は、出力データレジスタＤＴｏ−Ｒまたは出力フリッ
プフロップ回路Ｂｏに含まれる読出されたデータ要素で
あってもよく、または、使用するバスの通信プロトコル
に規定された制御情報要素であってもよい。
【００２０】標準的なメモリの場合と同様、書込み動作
は、インターフェース６が受ける書込み命令によって始
められる。この命令は制御回路２によって実行され、制
御回路２は、プログラミング回路７、行デコーダ３、列
デコーダ４、アドレスレジスタＡＤ−Ｒおよび入力デー
タレジスタＤＴｉ−Ｒを作動させる。標準的なメモリの
場合には、プログラミング回路が、レベルと幅が調整さ
れた電圧パルスの印加するプログラミングサイクルを実
施する。このパルスを用いて、受けたアドレスに応じて
デコーダにより選択されたトランジスタのフローティン
グゲートの充電または放電が行われる。
【００２１】本発明の場合には、図２に概略を示すよう
に、書込み動作には連続した３つのプログラミングサイ
クルが含まれる。第１のサイクルＣｙ１は、行アドレス
（アドレスの上位のビット）に応じて行デコーダ３によ
りさらに列アドレス（アドレスの下位のビット）に応じ
て列デコーダ10により選択された、マトリクス９内のテ
ストセルをプログラミングするというものである。この
第１のサイクルの目的は、選択されたテストセルのトラ
ンジスタを、例えばトランジスタの導通状態に相当する
第１の所定の論理値（これは、従来のように、例えば論
理値「１」を規定する）にプログラミングするというも
のである。
【００２２】サイクルＣｙ１に続いて第２のプログラミ
ングサイクルＣｙ２をおこなう。Ｃｙ２では、メモリセ
ルマトリクス１中の、アドレスレジスタＡＤ−Ｒに含ま
れるアドレスに、入力データレジスタＤＴｉ−Ｒに含ま
れるデータが書込まれる。この第２のサイクルは実際、
２つの連続したサイクルで構成されていてもよい。つま
り、アドレスされたワードをゼロにリセットする第１の
サイクルと、選択されたメモリセルを「１」にセットす
る第２のサイクルである。サイクルＣｙ２に続いて、選
択されたテストセルをゼロにリセットするための第３の
プログラミングサイクルＣｙ３を行う。
【００２３】メモリセルマトリクス１内のデータ要素の
読出し動作は標準的な方法で行う。これに対し、テスト
セルの読出しには、特別な命令を必要とする。この特別
な命令は、インターフェース６の追加の入力端子に印加
されるか、あるいはバスの通信プロトコルに含めること
が可能である。このテスト命令ＣＴと共にアドレスを送
って、列デコーダ10がこのアドレスに関連したテストセ
ルを選択できるようになされなければならない。選択さ
れたテストセルの状態は、出力フリップフロップ回路Ｂ
ｏへと転送され、その出力フリップフロップ回路Ｂｏは
インターフェース回路６に接続されている。フリップフ
ロップ回路Ｂｏの状態は、インターフェース６の出力端
子において、テスト信号ＲＴの形で直接得ることができ
る。
【００２４】図３に示す別の実施例では、テストフリッ
プフロップ回路ＢＴを具備することができる。このテス
トフリップフロップ回路ＢＴは、そのセット入力Ｓが出
力フリップフロップＢｏに接続されており、初期状態で
ゼロにセットされる。この場合、テストフリップフロッ
プ回路ＢＴの状態により、インターフェース６の出力端
子でアクセス可能な第２のテスト信号ＲＴが出されるよ
うになされていてもよい。
【００２５】この実施態様によれば、制御回路２は、第
３のプログラミングサイクルＣｙ３の後、該当するテス
トセルの読出し命令を自動的に実行するように構成され
ている。このシステムが、メモリに通電がなされた時は
いつでもテストフリップフロップ回路ＢＴがゼロにセッ
トされるように構成されているならば、テストフリップ
フロップＢＴの状態、すなわち、信号ＲＴが、前回メモ
リに通電がなされてから実行された全てのプログラミン
グ動作の質を表すことになる。別の可能性としては、初
期のゼロ設定が、外部からのコントロールに応答して制
御回路２によって作動される。この別の態様は、メモリ
の構成およびテストセルの数に関係なく適用されてもよ
い。
【図面の簡単な説明】
【図１】 本発明によるメモリの１実施例を示す。
【図２】 本発明によるメモリによって実施されるプロ
グラミングサイクルを示す概略図である。
【図３】 別の実施例を示す部分詳細図である。
【符号の説明】
１、９ マトリクス ２ 制御回路 ３ 行デコーダ ４、10 列デコーダ ５、11 読出し／書込み回路 ６ インターフェース回路 ７ プログラミング回路 12 選択回路 ＡＤ−Ｒ アドレスレジスタ ＤＴｏ−Ｒ 出力データレジスタ ＤＴｉ−Ｒ 入力データレジスタ Ｂｏ 出力フリップフロップ回路 ＣＴ テスト命令 ＢＴ テストフリップフロップ回路 ＲＴ 第２のテスト信号 ＳＤＡ ２方向ライン ＳＣＬ クロックライン Ｃｙ１、Ｃｙ２、Ｃｙ３ プログラミングサイクル Ｓ 設定用入力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランソワ テリエ フランス国 93800 エピネ シュール セーヌアヴニュ ガブリエル ペリ 49 (56)参考文献 特開 平４−301298（ＪＰ，Ａ)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 一組のメモリセルと、上記メモリセルを
    アドレスしてプログラミングする手段と、インターフェ
    ース回路とを有し、制御回路によって制御される、電気
    的に変更可能な不揮発性メモリであって、上記メモリ
    が、テストセルと称する追加のメモリセルを少なくとも
    １つ備えており、上記制御回路が上記テストセルのプロ
    グラミングを選択的に作動させるための手段を備えてお
    り、上記制御回路が、上記インターフェースが受けた任
    意の書込み命令に応答して、 第１の所定の論理値を書込むようにテストセルをプログ
    ラミングする第１のサイクルと、 書込むべきデータ要素をプログラミングする第２のサイ
    クルと、 第１の論理値の反転値である第２の論理値を書込むよう
    に上記テストセルをプログラミングする第３のサイクル
    との連続する３つのプログラミングサイクルを実行させ
    ることを特徴とするメモリ。
  2. 【請求項２】 テストセルを１つだけ有することを特徴
    とする請求項１に記載のメモリ。
  3. 【請求項３】 上記インターフェース回路が上記テスト
    セルと通信して上記テストセルの状態を表す第１のテス
    ト信号を出力することを特徴とする請求項２に記載のメ
    モリ。
  4. 【請求項４】 初期状態がゼロに設定されたテストフリ
    ップフロップ回路を更に具備しており、上記第３のプロ
    グラミングサイクルに続いて、上記制御回路が上記のテ
    ストセルを読出し、この読出し動作の結果を上記テスト
    フリップフロップ回路のセット入力に印加し、さらに、
    インターフェース回路が上記テストフリップ−フロップ
    回路と通信して上記テストフリップ−フロップ回路の状
    態を表す第２のテスト信号を出力することを特徴とする
    請求項２に記載のメモリ。
  5. 【請求項５】 対応するアドレスに関連した決まったサ
    イズのワードにまとめられており、各々複数ワードから
    なるワードブロック１個ごとに１つのテストセルを有
    し、このワードブロックが決められた数の共通アドレス
    ビットを有しており、メモリ中の上記ワードブロック内
    のワードの書込みを指示する命令に応答して、上記制御
    回路が上記の共通のアドレスビットに応じて上記テスト
    セルの１つを選択し、上記の選択されたテストセルに対
    して上記第１および第３のプログラミングサイクルを行
    うことを特徴とする請求項１に記載のメモリ。
  6. 【請求項６】 上記インターフェース回路は外部からの
    テスト制御信号を受けるように構成されており、読出し
    命令と上記のテスト命令信号に応答して、上記制御回路
    が上記読出し命令に関連するアドレスの上位のビットに
    従ってアドレスされたテストセルの読出しを行って、上
    記テストセルの状態を表す第１のテスト信号を出力する
    ことを特徴とする請求項５に記載のメモリ。
  7. 【請求項７】 対応するアドレスに関連した決まったサ
    イズのワードにまとめられており、１ワードごとに１つ
    のテストセルを有しており、ワードの書込みを指示する
    命令に応答して、上記制御回路が上記ワードのアドレス
    に従って上記テストセルの１つを選択し、その選択され
    たテストセルに対して上記第１および第３のプログラミ
    ングサイクルを行うことを特徴とする請求項１に記載の
    メモリ。
  8. 【請求項８】 上記インターフェース回路が外部からの
    テスト制御信号を受けるように構成されており、読出し
    命令と上記テスト制御信号に応答して、上記制御回路が
    上記読出し命令に関連したアドレスに従って選択された
    テストセルの読出しを実行して、上記テストセルの状態
    を表す第１のテスト信号を出すことを特徴とする請求項
    ７に記載のメモリ。
  9. 【請求項９】 初期状態がゼロに設定されたテスト用フ
    リップフロップ回路を備えており、上記第３のプログラ
    ミングサイクルに続いて、上記制御回路が上記選択され
    たテストセルを読出し、その読出し結果を上記テストフ
    リップフロップ回路のセット入力に印加し、上記インタ
    ーフェース回路が、上記のテストフリップフロップ回路
    と通信して、上記テストフリップフロップ回路の状態を
    表す第２のテスト信号を出力することを特徴とする請求
    項５〜８のいずれか１項に記載のメモリ。
JP31402994A 1993-11-23 1994-11-24 書込みチェック機能を備えた電気的に変更可能な不揮発性メモリ Expired - Fee Related JP2720013B2 (ja)

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