CN218634117U - 存储电路和图像传感器 - Google Patents

Abstract

本申请提供一种存储电路和图像传感器，存储电路应用于存储单元的读写操作，包括：数字电路、模式选择电路、控制逻辑电路、行译码电路、列译码电路和读出电路，所述存储单元包括相同的第一阵列和第二阵列，所述第一阵列和所述第二阵列均与所述行译码电路和所述列译码电路连接。本申请提供的存储电路和图像传感器通过增加了由数字电路提供的页选信号，基于该页选信号选择正常单元或冗余单元，从而实现冗余操作，还提供了冗余模式与正常模式的选择功能，用以在不同的应用场合下分别支持较高良率的冗余模式与较高容量的正常模式。

Description

存储电路和图像传感器

技术领域

本申请涉及存储电路技术领域，具体涉及一种存储电路和图像传感器。

背景技术

一次性可编程存储器(OTP)由于其与CMOS工艺兼容性好，常常作为小容量存储器集成在片内，用于存储一些配置数据。OTP按照烧录原理不同一般可以分为熔丝(efuse)与反熔丝(antifuse)，后者因其有着阵列单元小，集成度高，保密性好等优点从而成为优秀的片内存储器选择。

Antifuse OTP的每个阵列单元由烧写单元与选择单元两个晶体管组成，并且每个阵列单元与两条字线(WL)和一条位线(BL)相连，烧写单元与烧写字线(WLP)相连，选择单元与选择字线(WLR)相连。对于需要写成1的bit，通过行列地址译码选中该单元所在的字线与位线，施加合适的电压与电流来完成写入过程。

申请人在研究中发现，Antifuse OTP的写入过程通过在烧写单元的栅氧化层上施加高压以将其击穿来实现，但栅氧化层的击穿不是一个完全可控的过程，会随着工艺变化波动很大，从而导致Antifuse OTP的良率不能保证。另外，部分应用场合对OTP的容量需求较高，但芯片面积要求也同样高，二者需要做出一定程度的折衷。

实用新型内容

为了缓解以上问题，本申请提供一种存储电路和图像传感器。

在一方面，本申请提供一种存储电路，应用于存储单元的读写操作，所述存储电路包括：

数字电路，用于生成读写时序和页选信号，并接收读出数据；

模式选择电路，与所述数字电路连接，在所述数字电路的控制下生成存储单元选择信号；

控制逻辑电路，与所述模式选择电路连接，根据所述存储单元选择信号生成阵列读写的行控制信号和列控制信号；

行译码电路，与所述控制逻辑电路连接，用于根据所述行控制信号选通对应存储单元的行线；

列译码电路，与所述控制逻辑电路连接，用于根据所述列控制信号选通对应存储单元的列线；

读出电路，连接在所述存储单元和数字电路之间，用于读出被选中的存储单元的数据；

所述存储单元包括相同的第一阵列和第二阵列，所述第一阵列和所述第二阵列均与所述行译码电路和所述列译码电路连接。

可选地，所述存储电路中的所述读写时序包括行地址，所述模式选择电路根据所述行地址的最高位或所述页选信号生成存储单元选择信号。

可选地，所述存储电路中的所述模式选择电路包括第一选择器、反相器和第二选择器；

所述第一选择器的第一输入端连接所述数字电路以接收行地址最高位，所述第一选择器的第二输入端连接所述数字电路以接收第一页选信号，所述第一选择器的输出端连接所述控制逻辑电路；

所述第二选择器的第一输入端通过所述反相器连接所述数字电路以接收行地址最高位的反相信号，所述第二选择器的第二输入端连接所述数字电路以接收第二页选信号，所述第二选择器的输出端连接所述控制逻辑电路。

可选地，所述存储电路中的所述模式选择电路包括模式选择寄存器，所述模式选择寄存器分别连接所述第一选择器的控制端和所述第二选择器的控制端，以控制所述第一选择器和第二选择器在不同的模式下选择导通不同的输入端。

另一方面，本申请还提供一种图像传感器，具体地，所述图像传感器包括存储器和处理器，所述存储器用于存储计算机程序，所述处理器用于从所述存储器中调用并运行计算机程序，使得所述图像传感器执行如上所述的存储电路的编程方法；和/或，所述图像传感器包括如上所述的存储电路。

如上所述，本申请提供的存储电路的存储电路和图像传感器通过增加了由数字电路提供的页选信号，基于该页选信号选择正常单元或冗余单元，从而实现冗余操作，并且提供了冗余模式与正常模式的选择功能，可以通过配置不同的寄存器来选择不同的工作模式，用以在不同的应用场合下分别支持较高良率的冗余模式与较高容量的正常模式。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一实施例的存储电路的结构图。

图2为本申请一实施例的模式选择电路的电路图。

图3为本申请一实施例的存储电路的编程方法的流程图。

图4为本申请一实施例的冗余模式下的时序图。

本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。

应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

第一实施例

在一方面，本申请提供一种存储电路，图1为本申请一实施例的存储电路的结构图。

请参阅图1，在一实施例中，存储电路应用于存储单元100的读写操作，存储电路包括数字电路101、模式选择电路102、控制逻辑电路103、行译码电路104、列译码电路106和读出电路105。

数字电路101，用于生成读写时序和页选信号，并接收读出数据。

模式选择电路102，与数字电路101连接，在数字电路101的控制下生成存储单元100选择信号。

控制逻辑电路103，与模式选择电路102连接，根据存储单元100选择信号生成阵列读写的行控制信号和列控制信号。

行译码电路104，与控制逻辑电路103连接，用于根据行控制信号选通对应存储单元100的行线。

列译码电路106，与控制逻辑电路103连接，用于根据列控制信号选通对应存储单元100的列线。

读出电路105，连接在存储单元100和数字电路101之间，用于读出被选中的存储单元100的数据。

存储单元100包括相同的第一阵列107和第二阵列108，第一阵列107和第二阵列108均与行译码电路104和列译码电路106连接。

示例性地，数字电路101，用于生成存储电路需要的读写时序和页选信号，以及寄存器接收存储电路读出的数据。模式选择电路102，受寄存器控制并用于选择正常模式与冗余模式两种模式。控制逻辑电路103，用于生成阵列读写的行列控制信号。行译码电路104与列译码电路106，用于选择特定地址下的阵列单元的行线与列线，以选定某个特定存储单元100。读出电路105，用于读出被选中的存储单元100内的值。第一阵列107与第二阵列108：存储单元100由完全相同的第一阵列107与第二阵列108两部分组成，由数字电路101生成的最高位行地址和页选信号控制。

在本实施例中，存储电路通过增加了由数字电路101提供的页选信号，基于该页选信号来选择正常单元或冗余单元，从而实现冗余操作，并且提供了冗余模式与正常模式的选择功能，可以通过配置不同的寄存器来选择不同的工作模式，用以在不同的应用场合下分别支持较高良率的冗余模式与较高容量的正常模式。

在一实施例中，存储电路中的读写时序包括行地址，模式选择电路102根据行地址的最高位或页选信号生成存储单元100选择信号。

示例性地，在正常模式下，最高位行地址控制第一阵列107与第二阵列108内均为正常单元，地址顺序依次遍历第一阵列107与第二阵列108，存储电路容量为第一阵列107加第二阵列108大小。在冗余模式下，第一阵列107内为正常单元，第二阵列108内为冗余单元，页选信号取代最高位行地址用以选择正常单元或冗余单元，地址仅遍历第一阵列107，同一个地址对应一个正常单元和一个冗余单元，存储电路容量为第一阵列107大小。可选地，最高位行地址为高电平时选择第二阵列108，最高位行地址为低电平时选择第一阵列107。

图2为本申请一实施例的模式选择电路的电路图。

请参阅图2，在一实施例中，存储电路中的模式选择电路102包括第一选择器201、反相器D和第二选择器202。

第一选择器201的第一输入端连接数字电路101以接收行地址最高位，第一选择器201的第二输入端连接数字电路101以接收第一页选信号，第一选择器201的输出端连接控制逻辑电路103。

第二选择器202的第一输入端通过反相器D连接数字电路101以接收行地址最高位的反相信号，第二选择器202的第二输入端连接数字电路101以接收第二页选信号，第二选择器202的输出端连接控制逻辑电路103。

示例性地，在正常模式下，第一选择器201与第二选择器202分别选择行地址最高位与行地址最高位的反相信号输出到控制逻辑电路103并参与行译码。在冗余模式下，第一选择器201与第二选择器202分别选择页选信号输出到控制逻辑电路103并参与行译码，不同的页选信号选择存储单元100中的不同阵列。

在本实施例中，行地址信号与页选信号在控制逻辑电路103和行译码电路104内的信号路径都一样，但由于两个行地址信号互为反相，不会同时为高电平，所以不管是在写模式还是读模式，经过最高位行地址译码的选择信号只会同时选择同一行。页选信号在写模式下与行地址信号译码结果没有区别，即同时仍然选择一行，其不同点在于读模式下两个页选信号会同时为高电平，同时选择二者分别单独为高电平时选择的那两行，将两行的结果并行读出。

请继续参阅图2，在一实施例中，存储电路中的模式选择电路102包括模式选择寄存器203，模式选择寄存器分别连接第一选择器201的控制端和第二选择器202的控制端，以控制第一选择器201和第二选择器202在不同的模式下选择导通不同的输入端。

示例性地，模式选择寄存器203控制第一选择器201与第二选择器202用以选择正常模式或冗余模式。PAGE0与PAGE1是页选信号，在冗余模式下取代行地址信号最高位从而实现冗余操作。行地址信号与页选信号同时由数字电路101生成并输入到模式选择电路102，由模式选择寄存器203的值决定。模式选择寄存器203作为两个选择器的选择信号，模式选择寄存器203的值为高电平时选择冗余模式，此时两个选择器选择页选信号输出，而不选择行地址最高位信号，后续译码电路接收到的参与译码的信号为页选信号和其余各位地址信号。模式选择寄存器203的值为低电平时选择正常模式，此时模式选择电路102选择行地址信号最高位输出，此时后续译码电路接收到的参与译码的信号为所有地址信号。

在本实施例中，模式选择寄存器203的值可以预先确定，数字电路101内部的模拟寄存器可以通过IIC接口写入低电平0值或高电平1值两个固定电平，在操作芯片之前可以预先写入想要的值，即在操作存储电路之前其工作模式可以被确定。

第二实施例

另一方面，本申请提供一种存储电路的编程方法，图3为本申请一实施例的存储电路的编程方法的流程图。

请参阅图3，在一实施例中，存储电路包括第一阵列和第二阵列，编程方法包括：

S10：当确定读写模式为正常模式时，同时施加编程电压至第一阵列和第二阵列，以能够在第一阵列和第二阵列写入不同数据。

示例性地，在正常模式下，存储电路能够遍历第一阵列和第二阵列，依次写入数据。此时，存储电路能够写入的存储空间最大，能够写入的数据最多。

S20：当确定读写模式为冗余模式时，在第一时段施加编程电压至第一阵列，在第二时段施加编程电压至第二阵列，以能够在第一阵列和第二阵列写入相同数据。

示例性地，在冗余模式下，存储电路能够分时将数据写入第一阵列并重复写入第二阵列，以提高写入成功率，提高了产品良率。

S30：当确定读写模式为读出模式时，同时施加读出电压至第一阵列和第二阵列，以能够遍历第一阵列和第二阵列读出数据。

示例性地，在需要读出数据时，同时选定第一阵列和第二阵列，将两个阵列的数据并行读出，以加快读出速度，减少读出时间。

在本实施例中，存储电路的编程方法通过增加了冗余模式与正常模式的选择功能，可以通过配置不同的寄存器来选择不同的工作模式，用以在不同的应用场合下分别支持较高良率的冗余模式与较高容量的正常模式。

在一实施例中，存储电路还包括用于控制选通第一阵列和第二阵列的模式选择电路；编程方法包括：

S40：当确定读写模式为正常模式时，模式选择电路选用行地址最高位进行控制，以同时施加编程电压至第一阵列和第二阵列。

示例性地，在正常模式下，最高位行地址控制第一阵列与第二阵列内均为正常单元，地址顺序依次遍历第一阵列与第二阵列，存储电路容量为第一阵列加第二阵列大小，以提高存储容量，写入更多数据。

在一实施例中，存储电路还包括用于控制选通第一阵列和第二阵列的模式选择电路；编程方法包括：

S50：当确定读写模式为冗余模式时，模式选择电路选用页选信号进行控制，以在第一时段施加编程电压至第一阵列，在第二时段施加编程电压至第二阵列，其中页选信号用于指示选择第一阵列或第二阵列。

示例性地，在冗余模式下，第一阵列内为正常单元，第二阵列内为冗余单元，页选信号取代最高位行地址用以选择正常单元或冗余单元，同一个地址同时对应一个正常单元和一个冗余单元，存储电路容量为第一阵列大小，以提高写入成功率，提高产品良率。

在一实施例中，页选信号包括第一使能信号和第二使能信号，存储电路的编程方法在执行S50：当确定读写模式为冗余模式时，模式选择电路选用页选信号进行控制以在第一时段施加编程电压至第一阵列，在第二时段施加编程电压至第二阵列的步骤包括：

S51：响应于确定读写模式为冗余模式，在第一时段，控制第一使能信号保持使能，第二使能信号停止使能，同时控制写使能信号保持使能，以选择第一阵列进行写入；

S52：在第二时段，控制第一使能信号停止使能，第二使能信号保持使能，同时控制写使能信号保持使能，以选择第二阵列进行写入。

示例性地，在冗余模式下的同一地址的一次写操作包括两个过程：写正常单元与写冗余单元。在第一使能信号保持使能时，行选信号选择第一阵列内的正常单元进行写入；在第二使能信号保持使能时，行选信号选择第二阵列内的冗余单元进行写入。

在一实施例中，存储电路的编程方法在执行S30：当确定读写模式为读出模式时，同时施加读出电压至第一阵列和第二阵列，以能够遍历第一阵列和第二阵列读出数据的步骤包括：

S31：响应于确定读写模式为读出模式，控制第一读使能信号保持使能，第二读使能信号保持使能，同时控制写使能信号停止使能，以选择第一阵列和第二阵列进行数据读出。

示例性地，在两次写入过程结束后，会紧跟着一个读取过程，用以判断写入是否成功，此时第一读使能信号与第二读使能信号均保持使能，行选信号同时选择第一阵列和第二阵列内刚才写入过程选中的两个单元，将两个单元同时读出。在冗余模式下，需要写入的存储单元的写入过程被分解为正常单元与冗余单元的分别写入过程，两个存储单元中只要有一个存储单元写入成功就会被读出电路判定为写入成功，有效提升了良率。可选地，对冗余模式写入后的读取过程中，页选信号一直置为有效状态的高电平，以保证读出正确。

第三实施例

另一方面，本申请还提供一种图像传感器，具体地，图像传感器包括存储器和处理器，存储器用于存储计算机程序，处理器用于从存储器中调用并运行计算机程序，使得图像传感器执行如上所述的存储电路的编程方法；和/或，图像传感器包括如上所述的存储电路。

图4为本申请一实施例的冗余模式下的时序图。

请结合参阅图1至图4，在一实施例中，图像传感器通过如上所述的存储电路实现存储电路的编程方法的步骤中，页选信号的写时序在同一地址下的一次写操作包括两个过程：写正常单元与写冗余单元。

在第一个写使能为1时，PAGE0＝1，PAGE1＝0，行选信号选择主要阵列107内单元进行写入。在第二个写使能为1时，PAGE0＝0，PAGE1＝1，行选信号选择次要阵列108内单元进行写入。在两次写入过程结束后，会紧跟着一个读取过程，用以判断写入是否成功，此时读使能为1，并且PAGE0＝PAGE1＝1，行选信号同时选择第一阵列和第二阵列内刚才写入过程选中的两个单元，将两个单元同时读出。

在该冗余模式下，需要写入的单元的写入过程被分解为正常单元与冗余单元的分别写入过程，两个单元中只要有一个单元写入成功就会被读出电路判定为写入成功，有效提升了良率。之后的冗余模式的读取过程中，PAGE0与PAGE1一直置为1，以保证读出正确。

图像传感器在两个模式下，数字电路输出的波形具有地址长度的区别(正常模式的长度为冗余模式地址长度的二倍)，而不需要其他复杂的操作，逻辑做在存储器内部，用模式选择电路来选择不同模式所需要的波形，节省了数字电路的设计复杂度与面积。

另一方面，本申请还提供一种存储介质，具体地，存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上所述的存储电路的编程方法的步骤。

需要说明的是，在本申请中，采用了诸如S10、S20等步骤代号，其目的是为了更清楚简要地表述相应内容，不构成顺序上的实质性限制，本领域技术人员在具体实施时，可能会先执行S20后执行S10等，但这些均应在本申请的保护范围之内。

在本申请提供的图像传感器和存储介质的实施例中，可以包含任一上述方法实施例的全部技术特征，说明书拓展和解释内容与上述方法的各实施例基本相同，在此不再做赘述。

本申请实施例还提供一种计算机程序产品，计算机程序产品包括计算机程序代码，当计算机程序代码在计算机上运行时，使得计算机执行如上各种可能的实施方式中的方法。

本申请实施例还提供一种芯片，包括存储器和处理器，存储器用于存储计算机程序，处理器用于从存储器中调用并运行计算机程序，使得安装有芯片的设备执行如上各种可能的实施方式中的方法。

可以理解，上述场景仅是作为示例，并不构成对于本申请实施例提供的技术方案的应用场景的限定，本申请的技术方案还可应用于其他场景。例如，本领域普通技术人员可知，随着系统架构的演变和新业务场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。

上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。

本申请实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减。

本申请实施例设备中的单元可以根据实际需要进行合并、划分和删减。

在本申请中，对于相同或相似的术语概念、技术方案和/或应用场景描述，一般只在第一次出现时进行详细描述，后面再重复出现时，为了简洁，一般未再重复阐述，在理解本申请技术方案等内容时，对于在后未详细描述的相同或相似的术语概念、技术方案和/或应用场景描述等，可以参考其之前的相关详细描述。

在本申请中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

本申请技术方案的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本申请记载的范围。

以上仅为本申请的优选实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (5)

1.一种存储电路，其特征在于，应用于存储单元的读写操作，所述存储电路包括：

数字电路，用于生成读写时序和页选信号，并接收读出数据；

模式选择电路，与所述数字电路连接，在所述数字电路的控制下生成存储单元选择信号；

控制逻辑电路，与所述模式选择电路连接，根据所述存储单元选择信号生成阵列读写的行控制信号和列控制信号；

行译码电路，与所述控制逻辑电路连接，用于根据所述行控制信号选通对应存储单元的行线；

列译码电路，与所述控制逻辑电路连接，用于根据所述列控制信号选通对应存储单元的列线；

读出电路，连接在所述存储单元和数字电路之间，用于读出被选中的存储单元的数据；

所述存储单元包括相同的第一阵列和第二阵列，所述第一阵列和所述第二阵列均与所述行译码电路和所述列译码电路连接。

2.如权利要求1所述的存储电路，其特征在于，所述读写时序包括行地址，所述模式选择电路根据所述行地址的最高位或所述页选信号生成存储单元选择信号。

3.如权利要求2所述的存储电路，其特征在于，所述模式选择电路包括第一选择器、反相器和第二选择器；

所述第一选择器的第一输入端连接所述数字电路以接收行地址最高位，所述第一选择器的第二输入端连接所述数字电路以接收第一页选信号，所述第一选择器的输出端连接所述控制逻辑电路；

所述第二选择器的第一输入端通过所述反相器连接所述数字电路以接收行地址最高位的反相信号，所述第二选择器的第二输入端连接所述数字电路以接收第二页选信号，所述第二选择器的输出端连接所述控制逻辑电路。

4.如权利要求3所述的存储电路，其特征在于，所述模式选择电路包括模式选择寄存器，所述模式选择寄存器分别连接所述第一选择器的控制端和所述第二选择器的控制端，以控制所述第一选择器和第二选择器在不同的模式下选择导通不同的输入端。

5.一种图像传感器，其特征在于，所述图像传感器包括如权利要求1-4任一项所述的存储电路。

Images