CN118351921A - 存储器及写入测试方法 - Google Patents

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CN118351921A CN202310025104.7A CN202310025104A CN118351921A CN 118351921 A CN118351921 A CN 118351921A CN 202310025104 A CN202310025104 A CN 202310025104A CN 118351921 A CN118351921 A CN 118351921A
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Abstract

本公开涉及半导体电路设计领域，特别涉及一种存储器及写入测试方法，存储器包括：信号接收电路，当片选信号有效时，在时钟信号的一个时钟周期内，基于时钟信号的一个有效沿采样得到压缩写入命令，压缩写入命令用于指示存储器执行压缩写入操作；命令解码器，接收压缩写入命令，被配置为，解码压缩写入命令以生成第一标识信号；地址生成模块，被配置为，基于第一标识信号产生对应于压缩写入命令的压缩写入列地址；第一写入数据通道，被配置为，响应于第一标识信号，将压缩写入数据写入至压缩写入列地址对应的存储单元，以减少DRAM的测试时间，从而降低对DRAM的测试成本。

Description

存储器及写入测试方法
技术领域
本公开涉及半导体电路设计领域，特别涉及一种存储器及写入测试方法。
背景技术
随着集成电路的发展，集成电路的密度越来越高、速度越来越快；对于动态随机存取存储器(Dynamic Random Access Memory，DRAM)而言，电路复杂性迅速提高，存储器的容量越来越大，与此同时，集成电路的故障率也随着提高。
对于DRAM存储器，在没有错误检查和纠正(Error Checking and Correcting，ECC)的情况下，不能允许1比特的数据错误，否则产品运用在手机、平板等设备中会造成系统死机、重启应用程序崩溃等不良现象发生。
为了提升DRAM的使用体验和稳定性，需要对其进行必要的功能测试，而目前对于DRAM芯片测试的时间较长，测试成本较高，极大影响了DRAM的进一步发展。
发明内容
本公开实施例提供一种存储器及写入测试方法，以减少DRAM的测试时间，从而降低对DRAM的测试成本。
本公开一实施例提供了一种存储器，包括：信号接收电路，在测试模式下，当片选信号有效时，在时钟信号的一个时钟周期内，基于时钟信号的一个有效沿采样得到压缩写入命令，压缩写入命令用于指示存储器执行压缩写入操作；命令解码器，接收压缩写入命令，被配置为，解码压缩写入命令以生成第一标识信号；地址生成模块，被配置为，基于第一标识信号产生对应于压缩写入命令的压缩写入列地址；第一写入数据通道，被配置为，响应于第一标识信号，将压缩写入数据写入至压缩写入列地址对应的存储单元。
信号接收电路和命令解码器采样压缩写入命令生成第一标识信号，第一标识信号的周期与时钟信号CLK的周期一致，为1倍的时钟周期；地址生成模块第一标识信号直接产生压缩写入列地址，使得地址的生成无需再基于时钟信号CLK的采样，进而使得第一写入数据通道响应于第一标识信号将压缩写入命令对应的压缩写入数据执行压缩写入在1个时钟周期内完成，以减少DRAM的测试时间，从而降低对DRAM的测试成本。
可选地，压缩写入命令基于存储器的控制命令表中的空白条目设置。
可选地，所述存储器包括多个数据接收引脚，其中一个数据接收引脚用于接收所述压缩写入数据；所述第一写入数据通道包括压缩写入电路，接收压缩写入数据，被配置为，响应于所述第一标识信号，将所述压缩写入数据压缩写入至所述压缩写入列地址对应的存储单元。
可选地，地址生成模块，包括：计数器，用于接收第一标识信号，被配置为，基于第一5标识信号进行计数，以生成第一计数值，第一计数值为压缩写入列地址。
可选地，计数器，被配置为，每接收一个第一标识信号，计数器的第一计数值加1。
可选地，其中，所述存储器未处于测试模式时，在时钟信号的两个时钟周期内，当片选信号有效，信号接收电路基于时钟信号的第一个有效沿采样得到的为写入命令，在片选信号
无效时，信号接收电路基于时钟信号的第二个有效沿采样得到存储块地址；在时钟信号的另0外两个时钟周期内，当片选信号有效，信号接收电路基于时钟信号的第一个有效沿采样得到的为列地址选通命令时，在片选信号无效时，信号接收电路基于时钟信号的第二个有效沿采样得到写入列地址；命令解码器，还被配置为，基于写入命令生成第二标识信号，并基于列地址选通命令生成第三标识信号；地址锁存模块，接收写入列地址和存储块地址，被配置为，
基于第三标识信号将写入列地址和存储块地址输出；第二写入数据通道，被配置为，基于第5二标识信号将写入命令对应的写入数据写入至存储块地址和写入列地址对应的存储单元中。
可选地，命令解码器，包括：第一子命令解码器，被配置为，识别写入命令，并基于写入命令生成第二标识信号；第二子命令解码器，被配置为，识别压缩写入命令，并基于压缩写入命令生成第一标识信号；第三子命令解码器，被配置为，识别列地址选通命令，并基于列地址选通命令生成第三标识信号。
0可选地，存储器，还包括：第一选择器，第一输入端连接地址生成模块的输出端，第二
输入端接收地址锁存模块输出的写入列地址，第一选择器的输出端连接存储阵列的列解码器，控制端用于接收模式控制信号，模式控制信号表征控制存储器的工作模式。
可选地，存储器，还包括：第二选择器，第一输入端用于接收第一标识信号，第二输入
端用于接收第二标识信号，第二选择器的输出端分别连接第一写入数据通道和第二写入数据5通道，控制端用于接收模式控制信号。
本公开另一实施例还提供了一种写入测试方法，应用于上述实施例提供的存储器，包括：
当片选信号有效时，在时钟信号的一个时钟周期内，基于时钟信号的一个有效沿采样得到压缩写入命令；解码压缩写入命令以生成第一标识信号；基于第一标识信号产生对应于压缩写入命令的压缩写入列地址；响应于第一标识信号，将压缩写入命令对应的压缩写入数据写入至压缩写入列地址对应的存储单元中，以减少DRAM的测试时间，从而降低对DRAM的测试成本。
可选地，基于第一标识信号产生对应于压缩写入命令的压缩写入列地址，包括：基于第一标识信号进行计数，以生成第一计数值，且第一计数值为压缩写入列地址。
可选地，基于第一标识信号进行计数，包括：每接收一个第一标识信号，计数器的第一计数值加1。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的存储器的结构示意图；
图2为本公开一实施例提供的存储器进行压缩写入的时序示意图；
图3为本公开一实施例提供的存储器中控制命令表的设置示意图；
图4为本公开一实施例提供的第一写入数据通道的结构示意图；
图5为本公开一实施例提供的地址生成模块的结构示意图；
图6为本公开一实施例提供的具备写入功能和压缩写入功能的存储器的结构示意图；
图7为本公开另一实施例提供的写入测试方法各步骤对应的流程示意图。
具体实施方式
由背景技术可知，目前对于DRAM芯片测试的时间较长，测试成本较高，极大影响了DRAM的进一步发展。
对于目前的DRAM结构，在一个存储阵列中，一根字线WL和数据选通线YS的交点有8个，在进行测试时，相应也会更关注字线WL和数据选通线YS的交点的8bit数据是否能够独立控制。
具体地，对于芯片测试阶段来说，基于测试机台及其他测试因素的显示，目前主流的时钟信号tCK的周期为5ns(对于LP4x的相关存储器，JEDEC规定时钟信号tCK的最小周期为0.468ns)，如果基于存储器的正常写入操作进行测试，测试周期t＝8*tCK，测试时间长，测试成本高。
另外，压缩读写操作作为芯片测试阶段的一种测试方法，仅需要用到1～4个测试焊盘，可以极大地减少测试探针资源，极大降低了测试成本。目前，压缩读写操作采用JEDEC写入控制协议(JEDEC write cmd protocol)实现，测试周期为t＝4*tCK，以减少测试时间，降低测试成本，但测试时间依然较长，测试成本依旧不符合预期要求。
本公开一实施例提供了一种存储器，以减少DRAM的测试时间，从而降低对DRAM的测试成本。
本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本公开的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本实施例提供的存储器的结构示意图，图2为本实施例提供的存储器进行压缩写入的时序示意图，图3为本实施例提供的存储器中控制命令表的设置示意图，图4为本实施例提供的第一写入数据通道的结构示意图，图5为本实施例提供的地址生成模块的结构示意图，图6为本实施例提供的具备写入功能和压缩写入功能的存储器的结构示意图，以下结合附图对本实施例提供的存储器进行详细说明，具体如下：
参考图1，存储器10，包括：
信号接收电路101，在测试模式下，当片选信号CS有效时，在时钟周期CLK的一个时钟周期内，基于时钟信号CLK的一个有效沿采样得到压缩写入命令，压缩写入命令用于指示存储器10执行压缩写入操作。
对于LP4x的相关存储器，时钟信号CLK包括互为反相的第一时钟CK_s和第二时钟CK_t，存储器基于互为反相的第一时钟CK_s和第二时钟CK_t进行采样，从而实现基于时钟信号的上升沿和下降沿同时进行信号采样；片选信号CS用于选中存储器中的目标存储芯片；压缩写入命令基于存储器的控制命令CA实现，通过设置控制命令CA的具体数值以使存储器执行压缩写入操作。
对于信号接收电路101，片选信号CS有效，信号接收电路101采样得到的控制命令CA，片选信号CS无效，信号接收电路101采样得到的是地址数据，另外，信号接收电路101无法基于时钟信号CLK的下降沿采样，片选信号CS无效时，可以进行采样，但采样数据无法作为命令解码(片选信号CS无效时，此时存储器10屏蔽命令解码)；需要说明的是，本实施例以片选信号CS为高电平时片选信号CS有效为例，对本实施例提供的存储器10进行详细说明，并不构成对本实施例的限定；在其他实施例中，片选信号也可以设置为，当片选信号为低电平时片选信号有效。
还需要说明的是，本实施例以控制命令CA为5bit的控制命令CA<4:0>为例对本实施例提供的存储器10进行详细说明，并不构成对本实施例的限定；在其他实施例中，控制命令可以基于所应用的存储器所设置的控制命令的长度进行合理设置。
命令解码器102，用于接收压缩写入命令，命令解码器102被配置为，解码压缩写入命令以生成第一标识信号。
地址生成模块103，被配置为，基于第一标识信号产生对应于压缩写入命令的压缩写入列地址。
第一写入数据通道110，被配置为，响应于第一标识信号，将压缩写入数据写入至压缩写入列地址对应的存储单元。
具体地，第一写入数据通道110基于第一标识信号驱动，将压缩写入命令对应的压缩写入数据写入至存储阵列100中，其中，写入至存储阵列100中的具体存储单元由压缩写入列地址以及行地址确定，具体地，位线BL基于压缩写入列地址打开，而字线WL由行地址打开，而行地址由存储器对应的ACT命令给予。
对于LP4x的存储器，存储器在接收压缩写命令之前，还需要接收ACT命令，存储器响应于ACT命令接收行地址和存储块地址，存储块地址用于选中存储器中的目标存储块(存储器中包括多个存储块，且不同存储块通过相同的字线WL和位线BL控制)，存储器基于存储块地址选中的存储块后，再基于列地址和行地址打开选中目标存储单元，且对目标存储单元写完数据后才会关闭选中的存储块地址。
具体地，参考图2，信号接收电路101基于时钟信号CLK的有效沿采样控制命令CA；当时钟信号CLK的有效沿(上升沿)来临，且片选信号CS有效时，信号接收电路101采样获取控制命令CA；当控制命令CA表征压缩写入命令时，信号接收电路101获取压缩写入命令，命令解码器102基于压缩写入命令生成第一标识信号，存储器根据第一标识信号会进行相应的压缩写入操作；当时钟信号CLK的无效沿(下降沿)来临，且片选信号CS无效，信号接收电路101无法采样获取数据；当片选信号CS再次有效时，在时钟信号CLK的有效沿(上升沿)处信号接收电路101再次采样获取第二个控制命令CA，当第二个控制命令CA表征压缩写入命令时，信号接收电路101获取压缩写入命令，命令解码器102再次基于压缩写入命令生成第二个第一标识信号，存储器会根据第二个第一标识信号再次执行压缩写入操作，因此执行一次压缩写入操作所需要的时间仅需要1个时钟信号CLK的周期。其中，片选信号CS有效时，信号接收电路接收的控制命令不会被屏蔽，命令解码器能够对命令进行解码。
另外，对于地址生成模块103，地址生成模块103基于第一标识信号直接产生压缩写入列地址，使得写入列地址的生成无需在基于时钟信号CLK的采样，从而节省了存储器10获取压缩写入命令对应的列地址的时间。
对于本实施例提供的存储器，信号接收电路101和命令解码器102采样压缩写入命令生成第一标识信号；地址生成模块103第一标识信号直接产生压缩写入列地址，使得地址的生成无需再基于时钟信号CLK的采样，进而使得第一写入数据通道110响应于第一标识信号将压缩写入命令对应的压缩写入数据执行压缩写入在1个时钟周期内完成，以减少DRAM的测试时间，从而降低对DRAM的测试成本。
在一些实施例中，压缩写入命令基于存储器10的控制命令表中的空白条目设置，参考图3，为本实施例提供的一种控制命令表的配置方式，仅用于对控制命令表中的空白条目进行说明，并不构成对本实施例的限定；其中，当控制命令CA<4:0>配置为“00000”时，对应于多任务控制命令(Multi-Purpose Command MPC)，当控制命令CA<4:0>配置为“00001”时，对应于预充电(Precharge，PRE)控制命令，当控制命令CA<4:0>配置为“00010”时，对应于刷新(Refresh，REF)控制命令，当控制命令CA<4:0>配置为“00011”时，对应于自刷新进入(Self Refresh Entry，SRE)控制命令，当控制命令CA<4:0>配置为“00100”时，对应于写入(Write-1，WR-1)控制命令，当控制命令CA<4:0>配置为“00101”时，对应于自刷新退出(SelfRefresh Exit，SRX)控制命令，当控制命令CA<4:0>配置为“00110”时，对应于掩码写(MaskWrite-1，MWR)控制命令，当控制命令CA<4:0>配置为“01000”时，对应于读取(Read-1，RD-1)控制命令，当控制命令CA<4:0>配置为“01001”时，对应于列选通(Columa Address Strobe,CAS-2)控制命令，当控制命令CA<4:0>配置为“01100”时，对应于第一模式寄存器写入(ModeRegister Write-1，MRW-1)控制命令，当控制命令CA<4:0>配置为“01101”时，对应于第二模式寄存器写入(Mode Register Write-2，MRW-2)控制命令，当控制命令CA<4:0>配置为“01110”时，对应于模式寄存器读出(Mode Register Read，MRR)控制命令，当控制命令CA<4:0>配置为“10XXX～11XXX”时，对应于激活(Activate，ACT)控制命令，当控制命令CA<4:0>配置为“00111”、“01010”、“01011”或“01111”时，对应于空白条目，存储器10无操作；此时可以通过设置存储器10的相应电路，使得当接收到的控制命令为“00111”、“01010”、“01011”或“01111”时，存储器10执行压缩写入操作，以实现基于控制命令表的空白条目设置压缩写入命令，使得可以基于控制命令CA<4:0>控制存储器10执行压缩写入操作。
在一些实施例中，参考图4，存储器包括多个数据接收引脚201，其中一个数据引脚201用于接收压缩写入数据；第一写入数据通道110包括压缩写入电路202，接收压缩写入数据，被配置为，响应于第一标识信号，将压缩写入数据压缩写入至压缩写入列地址对应的存储单元。
具体地，对应存储器10的压缩写入操作，存储器10基于1个数据接接收引脚201接收外部输入的8bit数据，压缩写入电路202耦接数据接收引脚201，并一个数据通路接收外部输入的8bit数据，并将该8bit数据复制到其他数据通路，以形成128bit的写入数据，然后基于压缩写入列地址写入128bit的写入数据。
需要说明的是，上述对于数据接收引脚接收的数据量，以及实际写入存储阵列中的数据量，仅用于对存储器的压缩写入操作进行举例说明，并不构成对本实施例的限定；另外，对于上述实施例提及的“数据接收引脚”，即存储器的数据接收焊盘(DQ pad)。
在一些实施例中，参考图5，地址生成模块103，包括：计数器203，用于接收第一标识信号，被配置为，基于第一标识信号进行计数，以生成第一计数值，第一计数值为压缩写入列地址，从而实现基于第一标识信号直接输出写入列地址，使得存储器10获取列入列地址无需基于时钟信号的采样。
在一些实施例中，每接收一个第一标识信号，计数器203的第一计数值加1，即写入列地址基于第一标识信号递增。
在一些实施例中，还可以配置为，每接收一个第一标识信号，计数器203的第一计数值减1，即写入列地址基于第一标识信号递减。
在一些实施例中，地址生成模块103，还包括：识别单元，识别单元中存储有每一计数值对应的地址信号，当识别单元接收到第一计数值后，查询计数值与地址信号的对应关系，从而输出相应的地址信号作为压缩写入列地址，从而基于不同的计数值直接输出不同的压缩写入列地址。
在一些实施例中，参考图6，对于上述实施例提供的存储器10，存储器10未处于测试模式时，存储器10在时钟信号CLK的两个时钟周期内，当片选信号CS有效，信号接收电路101基于时钟信号CLK的第一个有效沿(上升沿)采样得到的为写入命令时，在片选信号CS无效时，信号接收电路101基于时钟信号的第二个有效沿(上升沿)采样得到存储块地址；在时钟信号CLK的另外两个时钟周期内，当片选信号CS有效，信号接收电路101基于时钟信号CLK的第一个有效沿(上升沿)采样得到的为列地址选通命令时，在片选信号CS无效时，信号接收电路101基于时钟信号CLK的第二个有效沿(上升沿)采样得到写入列地址。
对于LP4x的存储器，除取消选择信号Deselect信号外，所有控制命令均为2个时钟周期的长度，具体控制方式由时钟信号CLK的第一个有效沿和控制命令CA的状态确定；另外，对于上述提及的“存储块地址”，表征控制具体存储块打开，以使得后续通过写入列地址，选中目标存储器块的目标列。
需要说明的是，对于控制命令“Write-1”、“Mask Write-1”、“Read-1”、或“ModeRegister Read-1”或“MPC”，控制命令后必须紧接控制命令“CAS-2”，不得接其他控制命令，且对于上述控制命令，必须在发出控制命令“CAS-2”之前发出；对于控制命令“MPC”，不需要控制命令“CAS-2”，但需要设置在发出其他任何命令之前，连续发出芯片未选中(DeviceDeselected，DES)控制命令或无操作(No Operation，NOP)控制命令。
具体地，命令解码器102还被配置为，基于写入命令生成第二标识信号，并基于列地址选通命令生成第三标识信号；存储器10还包括：地址锁存模块104，接收写入列地址和存储块地址，被配置为，基于第三标识信号将写入列地址和存储块地址输出；第二写入数据通道120，被配置为，基于第二标识信号驱动，将写入命令对应的写入数据写入值存储块地址和写入列地址对应的存储单元中。
对于地址锁存模块104，包括至少两个锁存电路，至少一个锁存电路用于保存写入列地址，至少一个锁存电路用于保存存储块地址，且保存的写入列地址和存储块地址基于第三标识信号输出。
具体地，信号接收电路101基于时钟信号CLK的有效沿采样控制命令CA，当时钟信号CLK的有效沿来临，且片选信号CS有效，信号接收电路101采样获取控制命令CA；当控制命令CA表征写入命令时，信号接收电路101获取写入命令，命令解码器102基于写入命令生成第二标识信号；当控制命令CA表征列地址选通命令，信号接收电路101获取地址选通命令，命令解码器102基于地址选通命令生成第三标识信号。
信号接收电路101基于时钟信号CLK的有效沿采样获取存储块地址和写入列地址，并将获取的存储块地址和写入列地址保存在地址锁存模块104中。
对于第二写入数据通道120，每一数据接收引脚都用于接收写入数据，第二写入数据通道120用于将接收的写入数据写入至存储阵列100中，相比于第一写入数据通道110，第二写入数据通道120通过多个数据接收引脚接收每一数据通路所需传输的写入数据，因此不需要压缩写入电路对写入数据进行复制。对于压缩写入操作和写入操作，写入存储阵列100中的数据量一致，但存储器接收的数据量不同，具体地，对于压缩写入操作，存储器接收的数据量小于写入存储阵列100中的数据量，存储器通过1个数据焊盘接收的写入数据复制到其他数据写入路径中，从而实现写入数据量的扩展；对于写入操作，存储器通过多个数据焊盘接收的写入数据直接写入存储阵列100中。
在一些实施例中，命令解码器102，包括：第一子命令解码器401，被配置为，识别写入命令，并基于写入命令生成第二标识信号；第二子命令解码器402，识别压缩写入命令，并基于压缩写入命令生成第一标识信号；第三子命令解码器403，识别列地址选通命令，并基于列地址选通命令生成第三标识信号。通过将命令解码器102配置为三个子命令解码器，其中第一子命令解码器401和第三子命令解码器403用于存储器的工作模式，即存储器仅响应于写入命令和列地址选通命令实现对待写入数据的写入；第二子命令解码器402用于存储器的测试模式，用于通过压缩写入命令对存储器的写入进行测试，以减少DRAM的测试时间，从而降低对DRAM的测试成本。
在一些实施例中，为了防止地址锁存模块104和地址生成模块103生成的地址信号冲突，存储器还包括：第一选择器301，第一输入端连接地址生成模块103的输出端，第二输入端连接地址锁存模块104的输出端，输出端连接存储阵列100的列解码器，控制端用于接收模式控制信号，模式控制信号表征控制存储器的工作模式。具体地，模式控制信号为0，表征存储器未处于测试模式，此时选择器输出地址锁存模块104输出的写入列地址；模式控制信号为1，表征存储器处于测试模式，此时选择器输出地址生成模块103输出的压缩写入列地址。
具体地，第一选择器301中包括多个子选择器，每一子选择器的第一输入端连接地址生成模块103的输出端，第二输入端连接地址锁存模块104的输出端，输出端连接存储阵列100的列解码器，存储阵列100的列解码器基于接收的写入列地址选通相应列。
具体地，若存储器未处于测试模式，模式控制信号用于指示第一选择器301选择第二输入端的输入信号进行输出至存储阵列100的列解码器，即第一选择器301输出地址锁存模块104保存的存储块地址和写入列地址，此时存储器基于存储块地址和写入列地址完成数据写入；若存储器工作于测试模式，模式控制信号用于指示第一选择器301选择第一输入端的输入端信号进行输出至存储阵列100的列解码器，即第一选择器301输出地址生成模块103生成的压缩写入列地址，此时存储器基于存储块地址完成压缩数据写入。
在一些实施例中，为了防止第一写入数据通道110和第二写入数据通道120数据写入冲突，存储器还包括：第二选择器302，第一输入端用于接收第一标识信号，第二输入端用于接收第二标识信号，输出端分别连接第一写入数据通道110和第二写入数据通道120，控制端用于接收模式控制信号。
具体地，若存储器未处于测试模式，模式控制信号用于指示第二选择器302选择第二输入端的输入信号进行输出，即第二选择器302输出第二标识信号用于指示第二写入数据通道120完成数据写入，此时存储器基于第二写入数据通道120完成数据写入；若存储器工作于测试模式，模式控制信号用于指示第二选择器302选择第一输入端的输入信号进行输出，即第二选择器302输出第一标识信号用于指示第一写入数据通道110完成数据写入，此时存储器基于第一写入数据通道110完成压缩数据写入。
对于本实施例提供的存储器，信号接收电路101和命令解码器102采样压缩写入命令生成第一标识信号；地址生成模块103第一标识信号直接产生压缩写入列地址，使得地址的生成无需再基于时钟信号CLK的采样，进而使得第一写入数据通道110响应于第一标识信号将压缩写入命令对应的压缩写入数据执行压缩写入在1个时钟周期内完成，以减少DRAM的测试时间，从而降低对DRAM的测试成本。
在一些例子中，存储器可以是基于半导体装置或组件的存储单元或装置。例如，存储器装置可以是易失性存储器，例如动态随机存取存储器DRAM、同步动态随机存取存储器SDRAM、双倍数据速率同步动态随机存取存储器DDR SDRAM、低功率双倍数据速率同步动态随机存取存储器LPDDR SDRAM、图形双倍数据速率同步动态随机存取存储器GDDR SDRAM、双倍数据速率类型双同步动态随机存取存储器DDR2 SDRAM、双倍数据速率类型三同步动态随机存取存储器DDR3 SDRAM、双倍数据速率第四代同步动态随机存取存储器DDR4 SDRAM、晶闸管随机存取存储器TRAM等；或者可以是非易失性存储器，例如相变随机存取存储器PRAM、磁性随机存取存储器MRAM、电阻式随机存取存储器RRAM等。
需要说明的是，上述实施例所提供的存储器中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的存储器实施例。
本公开另一实施例提供一种写入测试方法，以减少DRAM的测试时间，从而降低对DRAM的测试成本。
图7为本实施例提供的写入测试方法各步骤对应的流程示意图，以下结合附图对本实施例提供的写入测试方法进行详细说明，具体如下：
参考图7，写入测试方法，应用于上述实施例提供的存储器，包括：
步骤501，基于时钟信号的一个有效沿采样得到压缩写入命令。
具体地，当片选信号有效时，在时钟信号的一个时钟周期内，基于时钟信号的一个有效沿采样得到压缩写入命令。
步骤502，解码压缩写入命令以生成第一标识信号。
基于时钟信号CLK的有效沿采样控制命令CA；当时钟信号CLK的有效沿(上升沿)来临，且片选信号CS有效，采样获取控制命令CA；当控制命令CA表征压缩写入命令时，获取压缩写入命令，基于压缩写入命令生成第一标识信号；当时钟信号CLK的无效沿(下降沿)来临，且片选信号CS无效，无法采样获取控制命令，命令解码器102无法生成第一标识信号。
步骤503，基于第一标识信号产生对应于压缩写入命令的压缩写入列地址。
具体地，基于第一标识信号产生对应于压缩写入命令的压缩写入列地址。
通过基于第一标识信号直接产生压缩写入列地址，使得地址的生成无需再基于时钟信号采样，从而解决了存储器获取压缩写入命令对应的写入地址的时间。
在一些实施例中，基于第一标识信号产生对应于压缩写入命令的压缩写入列地址，包括：基于第一标识信号进行计数，以生成第一计数值，且第一计数值为压缩写入列地址。
在一个例子中，每接收一个第一标识信号，第一计数值加1，即写入列地址基于第一标识信号递增。
在一个例子中，还可以配置为，每接收一个第一标识信号，第一计数值减1，即写入列地址基于第一标识信号递减。
在一个例子中，存储器中存储有每一计数值对应的地址信号，当接收到第一计数值后，查询计数值与地址信号的对应关系，从而输出相应的地址信号作为压缩写入列地址，从而基于不同的计数值直接输出不同的压缩写入列地址。
步骤504，响应于第一标识信号，将压缩写入命令对应的压缩写入数据写入至压缩写入列地址对应的存储单元中。
具体地，将压缩写入命令对应的压缩写入数据写入至存储阵列中，其中，写入至存储阵列中的具体存储单元由压缩写入列地址以及行地址确定，具体地，位线BL基于压缩写入列地址打开，而字线WL由行地址打开，而行地址由存储器对应的ACT命令给予。
对于LP4x的存储器，存储器在接收压缩写命令之前，还需要接收ACT命令，存储器响应于ACT命令接收行地址和存储块地址，存储块地址用于选中存储器中的目标存储块(存储器中包括多个存储块，且不同存储块通过相同的字线WL和位线BL控制)，存储器基于存储块地址选中的存储块后，再基于列地址和行地址打开选中目标存储单元，且对目标存储单元写完数据后才会关闭选中的存储块地址。
对于本实施例提供的写入测试方法，基于时钟信号CLK的有效沿采样控制命令CA；当时钟信号CLK的有效沿(上升沿)来临，且片选信号CS有效，采样获取控制命令CA；当控制命令CA表征压缩写入命令时，获取压缩写入命令，基于压缩写入命令生成第一标识信号；当时钟信号CLK的无效沿(下降沿)来临，且片选信号CS无效，无法采样获取控制命令，命令解码器102无法生成第一标识信号。
需要说明的是，上述实施例所提供的写入测试方法中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的写入测试方法实施例。
本领域的普通技术人员可以理解，上述各实施例是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (12)

1.一种存储器，其特征在于，包括：
信号接收电路，在测试模式下，当片选信号有效时，在时钟信号的一个时钟周期内，基于所述时钟信号的一个有效沿采样得到压缩写入命令，所述压缩写入命令用于指示所述存储器执行压缩写入操作；
命令解码器，接收所述压缩写入命令，被配置为，解码所述压缩写入命令以生成第一标识信号；
地址生成模块，被配置为，基于所述第一标识信号产生对应于所述压缩写入命令的压缩写入列地址；
第一写入数据通道，被配置为，响应于所述第一标识信号，将压缩写入数据写入至所述压缩写入列地址对应的存储单元。
2.根据权利要求1所述的存储器，其特征在于，所述压缩写入命令基于存储器的控制命令表中的空白条目设置。
3.根据权利要求1所述的存储器，其特征在于，所述存储器包括多个数据接收引脚，其中一个数据接收引脚用于接收所述压缩写入数据；所述第一写入数据通道包括压缩写入电路，接收所述压缩写入数据，被配置为，响应于所述第一标识信号，将所述压缩写入数据压缩写入至所述压缩写入列地址对应的存储单元。
4.根据权利要求1所述的存储器，其特征在于，所述地址生成模块，包括：
计数器，用于接收所述第一标识信号，被配置为，基于所述第一标识信号进行计数，以生成第一计数值，所述第一计数值为所述压缩写入列地址。
5.根据权利要求4所述的存储器，其特征在于，所述计数器，被配置为，每接收一个所述第一标识信号，所述计数器的第一计数值加1。
6.根据权利要求1所述的存储器，其特征在于，包括：
其中，所述存储器未处于测试模式时，在时钟信号的两个时钟周期内，当所述片选信号有效，所述信号接收电路基于时钟信号的第一个有效沿采样得到的为写入命令时，在所述片选信号无效时，所述信号接收电路基于所述时钟信号的第二个有效沿采样得到存储块地址；在时钟信号的另外两个时钟周期内，当所述片选信号有效，所述信号接收电路基于时钟信号的第一个有效沿采样得到的为列地址选通命令时，在所述片选信号无效时，所述信号接收电路基于所述时钟信号的第二个有效沿采样得到写入列地址；
所述命令解码器，还被配置为，基于所述写入命令生成第二标识信号，并基于所述列地址选通命令生成第三标识信号；
地址锁存模块，接收所述写入列地址和所述存储块地址，被配置为，基于所述第三标识信号将所述写入列地址和所述存储块地址输出；
第二写入数据通道，被配置为，基于所述第二标识信号将所述写入命令对应的写入数据写入至所述存储块地址和所述写入列地址对应的存储单元中。
7.根据权利要求6所述的存储器，其特征在于，所述命令解码器，包括：
第一子命令解码器，被配置为，识别所述写入命令，并基于所述写入命令生成所述第二标识信号；
第二子命令解码器，被配置为，识别压缩写入命令，并基于所述压缩写入命令生成第一标识信号；
第三子命令解码器，被配置为，识别所述列地址选通命令，并基于所述列地址选通命令生成第三标识信号。
8.根据权利要求6所述的存储器，其特征在于，还包括：第一选择器，第一输入端连接所述地址生成模块的输出端，第二输入端接收所述地址锁存模块输出的所述写入列地址，所述第一选择器的输出端连接存储阵列的列解码器，控制端用于接收模式控制信号，所述模式控制信号表征控制所述存储器的工作模式。
9.根据权利要求8所述的存储器，其特征在于，还包括：第二选择器，第一输入端用于接收所述第一标识信号，第二输入端用于接收所述第二标识信号，所述第二选择器的输出端分别连接所述第一写入数据通道和所述第二写入数据通道，控制端用于接收所述模式控制信号。
10.一种写入测试方法，应用于权利要求1～9任一项所述的存储器，其特征在于，包括：
当片选信号有效时，在时钟信号的一个时钟周期内，基于时钟信号的一个有效沿采样得到压缩写入命令；
解码所述压缩写入命令以生成第一标识信号；
基于所述第一标识信号产生对应于压缩写入命令的压缩写入列地址；
响应于所述第一标识信号，将压缩写入命令对应的压缩写入数据写入至所述压缩写入列地址对应的存储单元中。
11.根据权利要求10所述的写入测试方法，其特征在于，所述基于第一标识信号产生对应于压缩写入命令的压缩写入列地址，包括：基于所述第一标识信号进行计数，以生成第一计数值，且所述第一计数值为所述压缩写入列地址。
12.根据权利要求11所述的写入测试方法，其特征在于，所述基于所述第一标识信号进行计数，包括：每接收一个所述第一标识信号，所述计数器的第一计数值加1。
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