JP2004152378A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】ＥＣＣ−ＣＯＤＥＣ回路をコントロールするＥＣＣコントローラを備えた半導体集積回路装置の提供。
【解決手段】コマンドデコード部８は、外部コマンドのみならず内部コマンドをも受け付け可能であり、ＥＣＣコントローラ６は、コマンド発生部及びアドレス発生部を有し、コマンドデコード部８が外部エントリコマンドをデコードすると、コマンド発生部からＥＣＣ−ＣＯＤＥＣ回路７へエンコードを指示すると共にアドレス発生部からアドレスを順次発生させメモリアレイに供給し、ＥＣＣ−ＣＯＤＥＣ回路７が、メモリアレイの持つ情報データに基づいて誤り検出訂正用の検査ビットを生成し、生成した検査ビットをメモリアレイの所定領域へ書き込むエンコード動作を終了したとき、ＥＣＣコントローラ６は、終了信号を内部コマンドとしてコマンドデコード部に出力し、スーパーセルフリフレッシュコントロール回路９にスーパーセルフリフレッシュ動作を開始させる。
【選択図】 図１
【解決手段】コマンドデコード部８は、外部コマンドのみならず内部コマンドをも受け付け可能であり、ＥＣＣコントローラ６は、コマンド発生部及びアドレス発生部を有し、コマンドデコード部８が外部エントリコマンドをデコードすると、コマンド発生部からＥＣＣ−ＣＯＤＥＣ回路７へエンコードを指示すると共にアドレス発生部からアドレスを順次発生させメモリアレイに供給し、ＥＣＣ−ＣＯＤＥＣ回路７が、メモリアレイの持つ情報データに基づいて誤り検出訂正用の検査ビットを生成し、生成した検査ビットをメモリアレイの所定領域へ書き込むエンコード動作を終了したとき、ＥＣＣコントローラ６は、終了信号を内部コマンドとしてコマンドデコード部に出力し、スーパーセルフリフレッシュコントロール回路９にスーパーセルフリフレッシュ動作を開始させる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、スーパーセルフリフレッシュ（Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ）モードを有するメモリデバイスを含む半導体集積回路装置に関する。
【０００２】
【従来の技術】
本発明は、基本的には、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルを使用したメモリデバイス（例えば、クロック同期式ＤＲＡＭ：ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関係しており、ＤＲＡＭセルの電荷が消失する前に、その電荷情報を読出して再書き込みするリフレッシュ動作の制御に関する。特に、本発明は、通常のセルフリフレッシュ動作よりも、長周期のリフレッシュ動作であるスーパーセルフリフレッシュ（Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ）動作に関する。
【０００３】
特許文献１には、このようなＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを組み込んだＳＤＲＡＭの構成が開示されている。特に、その特許文献１の図１には、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを達成するために、ＳＤＲＡＭの第１乃至第４のバンクに対応して、第１乃至第４のＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）−ＣＯＤＥＣ（Ｃｏｄｅｒ−Ｄｅｃｏｄｅｒ）回路が、第１乃至第４の符号化復号回路として、ＳＤＲＡＭに設けられ、前記第１乃至前記第４のＥＣＣ−ＣＯＤＥＣ回路がＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）（すなわち、コントロール回路）に接続されている例が開示されている。更に、その特許文献１の図２には、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを達成するために、ＳＤＲＡＭの第１乃至第４のバンクに対して一つの共通のＥＣＣ−ＣＯＤＥＣ回路がＳＤＲＡＭに設けられ、このＥＣＣ−ＣＯＤＥＣ回路がＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）（すなわち、コントロール回路）に接続されている例が開示されている。
【０００４】
更に、その特許文献１の［０００５］及び［０００６］段落には、「ダイナミック型ＲＡＭがデータの保持動作のみを行なう動作モードに入るときに、上記ＥＣＣ−ＣＯＤＥＣ回路を用いて複数のデータに対して誤り検出訂正用の検査ビットを生成して記憶させ、かかる検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内でリフレッシュ周期を長くしてリフレッシュ動作（すなわち、この長周期のリフレッシュ動作がＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作である）を行ない、上記データ保持動作から通常動作に戻る前に、上記ＥＣＣ−ＣＯＤＥＣ回路により上記データと検査ビットを用いて誤りビットを訂正する。」ことが開示されている。
【０００５】
【特許文献１】
特開２００２−０５６６７１号公報（特許請求の範囲、［０００５］及び［０００６］段落等参照）。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記特許文献１には、ＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）と前記第１乃至前記第４のＥＣＣ−ＣＯＤＥＣ回路との間に、或いは、ＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）と前記共通のＥＣＣ−ＣＯＤＥＣ回路との間に、接続され、ＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）の制御下でＥＣＣ−ＣＯＤＥＣ回路をコントロールするＥＣＣコントローラの回路構成については開示がない。
【０００７】
それ故、本発明の目的は、ＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）の制御下でＥＣＣ−ＣＯＤＥＣ回路をコントロールするＥＣＣコントローラを備えた半導体集積回路装置を提供することにある。
【０００８】
本発明の他の目的は、説明が進むにつれて明らかになろう。
【０００９】
【課題を解決するための手段】
本発明による半導体集積回路装置は、以下のとおりである。
【００１０】
（１） ダイナミック型ＲＡＭを有する半導体集積回路装置であって、前記ダイナミック型ＲＡＭは、メモリアレイと、ＲＡＭコントロール部と、ＥＣＣ−コーデック回路と、ＥＣＣコントローラとを有し、前記ＲＡＭコントロール部は、前記ダイナミック型ＲＡＭの外部からの外部コマンドを受け付け、当該外部コマンドをデコードするコマンドデコード部と、スーパーセルフリフレッシュコントロール回路とを有している前記半導体集積回路装置において、
前記コマンドデコード部は、前記ダイナミック型ＲＡＭの内部で発生した内部コマンドをも受け付け可能であり、当該内部コマンドをもデコードすることができるものであり、
前記ＥＣＣコントローラは、コマンド発生部と、アドレス発生部とを有し、
前記コマンドデコード部は、前記外部コマンドとしてエントリコマンドをデコードすると、エンコードを表わす起動命令信号を前記ＥＣＣコントローラに送出し、
前記ＥＣＣコントローラの前記コマンド発生部は、前記起動命令信号を受けると、前記ＥＣＣ−コーデック回路に、前記エンコードを表わす第１の動作モード信号を送出すると共に、前記ＥＣＣコントローラの前記アドレス発生部に、前記第１の動作モード信号の動作タイミングに応じたアドレスを順次発生させ、前記メモリアレイに供給し、
前記ＥＣＣ−コーデック回路は、前記第１の動作モード信号を受けると、前記メモリアレイの持つ情報データに基づいて、誤り検出訂正用の検査ビットを生成し、生成した検査ビットを前記メモリアレイの所定領域へ書き込むエンコード動作を行い、
前記ＥＣＣコントローラの前記コマンド発生部は、前記ＥＣＣ−コーデック回路による前記エンコード動作が終了すると、第１の終了信号を前記内部コマンドとして前記コマンドデコード部に出力し、
前記コマンドデコード部が前記第１の終了信号を前記内部コマンドとして受け付けデコードしたとき、前記ＲＡＭコントロール部の前記スーパーセルフリフレッシュコントロール回路は、前記検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内でリフレッシュ周期を長くしたスーパーセルフリフレッシュ動作を開始させることを特徴とする半導体集積回路装置。
【００１１】
（２） 上記（２）項に記載の半導体集積回路装置において、
前記エントリコマンドはユーザーによって前記ダイナミック型ＲＡＭに入力されるものであることを特徴とする半導体集積回路装置。
【００１２】
（３） 上記（１）項に記載の半導体集積回路装置において、
前記コマンドデコード部は、前記外部コマンドとしてエグジットコマンドをデコードすると、デコードを表わす停止命令信号を前記ＥＣＣコントローラに送出し、前記ＲＡＭコントロール部の前記スーパーセルフリフレッシュコントロール回路は、前記コマンドデコード部が前記エグジットコマンドをデコードしたとき、前記スーパーセルフリフレッシュ動作を終了し、
前記ＥＣＣコントローラの前記コマンド発生部は、前記停止命令信号を受けると、前記ＥＣＣ−コーデック回路に、前記デコードを表わす第２の動作モード信号を送出すると共に、前記ＥＣＣコントローラの前記アドレス発生部に、前記第２の動作モード信号の動作タイミングに応じたアドレスを順次発生させ、前記メモリアレイに供給し、
前記ＥＣＣ−コーデック回路は、前記第２の動作モード信号を受けると、前記メモリアレイの前記所定部から前記誤り検出訂正用の検査ビットを読出すと共に、その検査ビットと前記メモリアレイの持つ情報データに基づいて、情報データの誤りを訂正し再書込みするデコード動作を行い、
前記ＥＣＣコントローラの前記コマンド発生部は、前記ＥＣＣ−コーデック回路による前記デコード動作が終了すると、第２の終了信号を前記内部コマンドとして前記コマンドデコード部に出力することを特徴とする半導体集積回路装置。
【００１３】
（４） 上記（３）項に記載の半導体集積回路装置において、
前記エントリコマンド及び前記エグジットコマンドはユーザーによって前記ダイナミック型ＲＡＭに入力されるものであることを特徴とする半導体集積回路装置。
【００１４】
（５） ダイナミック型ＲＡＭを有する半導体集積回路装置であって、前記ダイナミック型ＲＡＭは、メモリアレイと、ＲＡＭコントロール部と、誤り検出回路と、ＢＩＳＴ（ＢＵＩＬＴ−ＩＮ ＳＥＬＦ ＴＥＳＴ）コントローラとを有し、前記ＲＡＭコントロール部は、前記ダイナミック型ＲＡＭの外部からの外部コマンドを受け付け、当該外部コマンドをデコードするコマンドデコード部を有している前記半導体集積回路装置において、
前記コマンドデコード部は、前記ダイナミック型ＲＡＭの内部で発生した内部コマンドをも受け付け可能であり、当該内部コマンドをもデコードすることができるものであり、
前記ＢＩＳＴコントローラは、コマンド発生部と、アドレス発生部とを有し、
前記コマンドデコード部は、前記外部コマンドとしてＢＩＳＴエントリコマンドをデコードすると、チェックを表わす起動命令信号を前記誤り検出回路に送出し、
前記ＢＩＳＴコントローラの前記コマンド発生部は、前記起動命令信号を受けると、前記誤り検出回路に、前記チェックを表わす動作モード信号を送出すると共に、前記ＢＩＳＴコントローラの前記アドレス発生部に、前記動作モード信号の動作タイミングに応じたアドレスを順次発生させ、前記メモリアレイに供給し、
前記誤り検出回路は、前記動作モード信号を受けると、逐次発生したアドレスに応じて書込みデータを生成し、生成した書込みデータを前記メモリアレイの所定領域あるいは全領域へ書込み、続いて、逐次発生したアドレスに応じて期待値データを生成し、メモリアレイから読み出した情報データとを比較し、情報データの誤りを検出し、誤りの検出が終了すると、終了信号を前記内部コマンドとして前記コマンドデコード部に出力し、
前記コマンドデコード部が前記終了信号を前記内部コマンドとして受け付けデコードしたとき、前記動作モード信号の送出を停止することを特徴とする半導体集積回路装置。
【００１５】
（６） 上記（５）項に記載の半導体集積回路装置において、
前記ＢＩＳＴエントリコマンドはユーザーによって前記ダイナミック型ＲＡＭに入力されるものであることを特徴とする半導体集積回路装置。
【００１６】
【発明の実施の形態】
次に本発明の実施例について図面を参照して説明する。
【００１７】
本発明が対象とするＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ（長周期のセルフリフレッシュ）動作とは、通常のリフレッシュでは無く、メモリデバイスのリフレッシュ動作に伴う消費電流を徹底的に小さくするため、メモリ動作を行わないで長期停止状態に入った場合（メモリデバイスに対しそのようなコマンドが設定された場合）、メモリデバイスの電源を特定部位（例えばメモリセル容量の対極電位：セルプレート：やリフレッシュ部の制御回路やカウンタなど）を除き０ｖまで落として、無駄な消費電流を防ぐと共に、ＤＲＡＭセルのリフレッシュ間隔を例えば、従来の数十倍（１０秒など）に伸ばすことによって、単位期間内のリフレッシュ回数を減らしてリフレッシュ電流を削減したものである。
【００１８】
このＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈにおいては、単位時間あたりのリフレッシュ回数を減らすことにより、ごく一部のセル（例えば出現確率：０．００３７％：程度の落ちこぼれまたは欠陥ビット：Ｔａｉｌ−ｂｉｔ：）については、電荷を消失し、セル情報が壊れるものがあるが、このＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを有するメモリデバイスは、これらのセルに対して、その情報を元に戻す（誤り訂正する）ためのＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）−ＣＯＤＥＣ（Ｃｏｄｅｒ−Ｄｅｃｏｄｅｒ）回路をもっていることを前提としている。
【００１９】
すなわち、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈとは、このようなＥＣＣ−ＣＯＤＥＣ回路を搭載することによって、長時間のリフレッシュ停止期間を設け、かつリフレッシュ停止期間では、内部電源を０ｖまで落とすことによって、超低消費電流を実現することを特徴としたセルフリフレッシュ制御である。
【００２０】
図１を参照すると、本発明の一実施例による半導体集積回路装置は、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを組み込んだ６４ＭｂのＳＤＲＡＭ１０を有する。Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを組み込んだＳＤＲＡＭ１０は、外部入力クロックＣＬＫに同期してデータの出力や入力を行う半導体ダイナミックメモリであり、第１乃至第４のメモリアレイ（第１乃至第４のバンク＃０〜＃３）を持っている。便宜上、第１乃至第４のバンク＃０〜＃３のうち第２及び第３のバンク＃１及び＃２は図示しないが、第２及び第３のバンク＃１及び＃２も第１及び第４のバンク＃０及び＃３と同じ構成である。この半導体集積回路装置は、インタフェースとして、ＣＬＫ（クロック）、ＣＫＥ（クロックイネーブル）、ＣＳ（チップセレクト）、ＷＥ（ライトイネーブル）、ＣＡＳ（カラムアドレスイネーブル）、ＲＡＳ（ロウアドレスイネーブル）のクロック端子及び制御系信号端子と、Ａ０−Ａ１１（メモリアレイアドレス）、ＢＡ０‐１（バンクアドレス）のアドレス系信号端子と、ＤＱＭ（データマスク信号）、ＤＱ０−７（データ入出力信号）のデータ入出力系信号端子を持っている。
【００２１】
また図示されないが、この半導体集積回路装置は、外部電源の供給端子として、ＶｃｃとＶｓｓ（ＧＮＤ）端子を持つ。
【００２２】
この半導体集積回路装置は、更に、ＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９と、ＳＤＲＡＭ１０の第１乃至第４のバンク＃０〜＃３に対して一つ共通に設けられたＥＣＣ−ＣＯＤＥＣ回路７と、コントロールロジック２０９とＥＣＣ−ＣＯＤＥＣ回路７との間に接続され、コントロールロジック２０９の制御下でＥＣＣ−ＣＯＤＥＣ回路７をコントロールするＥＣＣコントローラ６とを有する。
【００２３】
コントロールロジック２０９は、ＣＳ（チップセレクト）、ＷＥ（ライトイネーブル）、ＣＡＳ（カラムアドレスイネーブル）、ＲＡＳ（ロウアドレスイネーブル）の信号の組合せによる外部からのコマンドを受け付け、当該コマンドをデコードする入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８を有する。この入力バッファ回路（ＣＯＭＭＡＮＤＤＥＣＯＤＥ）８は、ＥＣＣコントローラ６からの終了信号（ＲＥＡＤＹ）や内部オペコマンド２をも内部コマンドとして受け付け可能であり、当該内部コマンドをもデコードすることができる。
【００２４】
ＥＣＣコントローラ６は、コントロールロジック２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８の制御下で、ＥＣＣ−ＣＯＤＥＣ回路７を、以下のように、コントロールし、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作を行う。
【００２５】
図２を参照して、図１の半導体集積回路装置のＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作を簡単に説明する。
【００２６】
この半導体集積回路装置において、ＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、ＣＫＥ、ＣＳ、ＷＥ、ＣＡＳ、ＲＡＳの信号の組合せによる外部からのコマンドをデコードし、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエントリコマンド（ＳＳＥＬＦ：図２の第３ラインのＥｘｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）を得ると、起動（ＳＴＡＲＴ）命令信号（ＥＮＣＯＤＥ）を制御信号１としてＥＣＣコントローラ６に送出する。起動命令信号（ＥＮＣＯＤＥ）は、図２の第４ラインに立ち上がっている部分として示されている。ＳＤＲＡＭ１０は、入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８がＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエントリコマンド（ＳＳＥＬＦ）を得た時点で、外部クロック（ＣＬＫ：図２の第２ライン参照）の供給を停止されている。ＥＣＣコントローラ６は、起動命令信号（ＥＮＣＯＤＥ）を受けると、インターナルクロック（ＩＣＬＫ：図２の第６ライン参照）を供給される。ＥＣＣコントローラ６は、インターナルクロックを供給されて、ＥＣＣ−ＣＯＤＥＣ回路７に、エンコードを動作モード信号４として送出する。
【００２７】
ＥＣＣ−ＣＯＤＥＣ回路７は、エンコードを動作モード信号４として受けると、エンコード動作を開始する。すなわち、ＥＣＣ−ＣＯＤＥＣ回路７は、メモリの各バンクの持つ情報データに基づいて、パリティデータ（誤り検出訂正用の検査ビット）を生成し、生成したデータをメモリの各バンクのパリティメモリ領域（ＰＡＲＩＴＹ）へ書き込む（Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ ｗｉｔｈ Ｒｅｆｒｅｓｈ：図２の第１０ライン（ラストライン）のＩｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）。
【００２８】
ＥＣＣ−ＣＯＤＥＣ回路７によるパリティデータの生成と生成したデータのパリティメモリ領域（ＰＡＲＩＴＹ）への書き込みが終了すると、ＥＣＣコントローラ６は、終了信号（ＲＥＡＤＹ：図２の第９ライン参照）を内部コマンド２として入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８に出力する。
【００２９】
入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、終了信号（ＲＥＡＤＹ）を内部コマンド２として受け付けデコードすると、起動命令信号（ＥＮＣＯＤＥ：図２の第４ライン）のＥＣＣコントローラ６への供給を停止する。ＥＣＣコントローラ６は、インターナルクロック（ＩＣＬＫ：図２の第６ライン）の供給も停止される。
【００３０】
入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８が終了信号（ＲＥＡＤＹ）を内部コマンド２として受け付けデコードしたとき、ＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９のセルフリフレッシュコントロール回路９は、図２の最上部に添え書きされたＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作を開始する。このＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作においては、内部電源ＯＦＦ（Ｐｏｗｅｒ ＯＦＦ：ＰＯＦＦ：図２のラストラインのＩｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）、長期停止状態を維持（例えば１０秒）、内部電源ＯＮ（Ｐｏｗｅｒ ＯＮ：ＰＯＮ：図２のラストラインのＩｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）、通常リフレッシュ（Ｂｕｒｓｔ−Ｒｅｆｒｅｓｈ：図２のラストラインのＩｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照：バーストで全セル行う。パリティデータに基づく誤り訂正は行わない。）、以降、ＰＯＦＦ、ＰＯＮ、Ｂｕｒｓｔ−Ｒｅｆｒｅｓｈを任意回繰り返す。
【００３１】
その後、ＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、ＣＫＥ、ＣＳ、ＷＥ、ＣＡＳ、ＲＡＳの信号の組合せによる外部からのコマンドをデコードし、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエグジットコマンド（ＳＳＥＬＦＸ：図２の第３ラインのＥｘｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）を得ると、停止（ＳＴＯＰ）命令信号（ＤＥＣＯＤＥ）を制御信号１としてＥＣＣコントローラ６に送出する。停止命令信号（ＤＥＣＯＤＥ）は、図２の第５ラインに立ち上がっている部分として示されている。ＥＣＣコントローラ６は、停止命令信号（ＤＥＣＯＤＥ）を受けると、インターナルクロック（ＩＣＬＫ：図２の第６ライン）を供給される。ＥＣＣコントローラ６は、インターナルクロックを供給されて、ＥＣＣ−ＣＯＤＥＣ回路７に、デコードを動作モード信号４として送出する。
【００３２】
ＥＣＣ−ＣＯＤＥＣ回路７は、デコードを動作モード信号４として受けると、デコード動作を開始する。すなわち、ＥＣＣ−ＣＯＤＥＣ回路７は、パリティデータを読出すと共に、そのデータとメモリの持つ情報データに基づいて、情報データの誤りを訂正し再書込みする（Ｃｏｒｒｅｃｔ ｗｉｔｈ Ｒｅｆｒｅｓｈ：図２のラストラインのＩｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）。この誤り訂正及び再書き込みをメモリ領域の全セルについて実施する。
【００３３】
ＥＣＣ−ＣＯＤＥＣ回路７による誤り訂正及び再書き込みが終了すると、ＥＣＣコントローラ６は、終了信号（ＲＥＡＤＹ）を内部コマンド２として入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８に出力する。
【００３４】
入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、終了信号（ＲＥＡＤＹ）を内部コマンド２として受け付けデコードすると、停止命令信号（ＤＥＣＯＤＥ：図２の第５ライン）のＥＣＣコントローラ６への供給を停止する。ＥＣＣコントローラ６は、インターナルクロック（ＩＣＬＫ：図２の第６ライン）の供給も停止される。
【００３５】
これにより、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを抜け出し、通常動作（図示の場合は、通常のＳｅｌｆ−Ｒｅｆｒｅｓｈ動作）に戻る。この通常のＳｅｌｆ−Ｒｅｆｒｅｓｈ動作も、外部からのＳｅｌｆ−Ｒｅｆｒｅｓｈエグジットコマンド（ＳＥＬＦＸ：図２の第３ラインのＥｘｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）で終了する。
【００３６】
すなわち、この半導体集積回路装置は、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエントリコマンド（ＳＳＥＬＦ）を外部から得た時に、図２の最上部に添え書きされたＥＮＴＲＹ−ＴＩＭＥに入る。このＥＮＴＲＹ−ＴＩＭＥでは、全ビットの読出しを実行しながらパリティビットを生成し、書き込む。続いて、図２の最上部に添え書きされたＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ（長周期のセルフリフレッシュ）に移行し、そのリフレッシュは通常リフレッシュの実力以上の長周期で行い、発生したエラーは放置する。
【００３７】
さらに、この半導体集積回路装置は、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエグジットコマンド（ＳＳＥＬＦＸ）を外部から得た時に、図２の最上部に添え書きされたＥＸＩＴ−ＴＩＭＥに入る。このＥＸＩＴ−ＴＩＭＥでは、全ビットを読出しながらパリティビットを用い、長周期のリフレッシュの際に発生した誤りデータを訂正し、再書込みする。
【００３８】
図１において、この半導体集積回路装置は、上述したように、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作のため、ＥＣＣコントローラ６及びＥＣＣ−ＣＯＤＥＣ回路（元のメモリデータからパリティビットを生成するＣｏｄｅｒ回路と、そのパリティビットとメモリからの読出しデータにより、誤り訂正済みメモリデータを生成するＤｅｃｏｄｅｒ回路とからなる）７をＳＤＲＡＭ１０に単純に追加搭載し、ＤＲＡＭ１０の回路にはほとんど変更を加えない。ＥＣＣコントローラ６は、単独でＳＤＲＡＭ１０への内部コマンド２、内部アドレス３を発行し、入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、外部コマンド（すなわち、外部命令）のみならず、内部コマンド（すなわち、内部命令）２をも受け付ける構成をとる。ＥＣＣコントローラ６は、ＥＣＣ−ＣＯＤＥＣ回路７への制御命令としてＣＯＤＥＣ動作モード４を発行し、ＥＣＣ−ＣＯＤＥＣ回路７からの誤り検出（ＥＲＲＯＲ）／誤り位置検出（ＬＯＣＡＴＩＯＮ）信号５を受け付け、効率的にパリティビット生成・書き込み、誤り訂正動作を実施する。
【００３９】
図３を参照すると、ＥＣＣコントローラ６は、コマンド発生部（ＣＯＭＭＡＮＤ−ＧＥＮＥＲＡＴＯＲ）１１と、アドレス発生部（ＡＤＤＲＥＳＳ−ＧＥＮＥＲＡＴＯＲ）１２と、レジスタ回路１３〜１７とを有する。コマンド発生部１１及びアドレス発生部１２は、いずれも、単相同期回路である。ＥＣＣコントローラ６は、ＳＤＲＡＭ１０（図１）内のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９（図１）から発生する制御信号（ＥＮＣＯＤＥ＝起動命令信号、ＤＥＣＯＤＥ＝停止命令信号、ＭＯＤＥ＝動作モード指定信号）１及びＥＣＣ−ＣＯＤＥＣ回路７から発生する制御信号（ＥＲＲＯＲ及びＬＯＣＡＴＩＯＮ＝誤り訂正時に使用する誤りの発生とその位置を知らせる信号）５を受け、ＣＯＤＥＣ動作モード信号４を決定し、内部コマンド２、内部アドレス３を発生する。幾つかの信号はレジスタ回路１４〜１７を経て、ＥＣＣコントローラ６外へ出力する。なお、レジスタ回路１３〜１７の各々は、入力端子ＩＮ、出力端子ＯＵＴ、インターナルクロック（ＩＣＬＫ）を供給される端子ＣＬＫ、リセット信号ＲＳＴを供給される端子ＣＬＲＢ等で構成される。
【００４０】
図４（Ａ）に、レジスタ回路１３〜１７の各々として用いられるＦＦ（フリップフロップ）回路を示し、図４（Ｂ）に、そのＦＦ回路の内部構成を示す。
【００４１】
図４（Ａ）において、このＦＦ回路は、入力端子ＩＮの信号を受け、クロックＣＬＫ及びＣＬＫＢにより制御されるスイッチ４１と、スイッチ４１の出力信号を受け、クロックＣＬＫ及びＣＬＫＢにより制御されるスイッチ４２と、スイッチ４２の出力信号を受け、クロックＣＬＫ及びＣＬＫＢにより制御されるスイッチ４３と、スイッチ４３の出力信号を受け、クロックＣＬＫ及びＣＬＫＢにより制御されるスイッチ４４とを有する。スイッチ４４の出力信号は出力端子ＯＵＴに送出される。このＦＦ回路は、更に、スイッチ４１の出力信号及び端子ＣＬＲＢの信号を受けるナンドゲート４５と、ナンドゲート４５の出力信号を反転し、スイッチ４３に入力信号として送出するインバータ４６と、スイッチ４３の出力信号及び端子ＣＬＲＢの信号を受けるナンドゲート４７と、ナンドゲート４７の出力信号を反転し、出力端子ＯＵＴに送出するインバータ４８とを有する。ナンドゲート４７の出力信号は、出力端子ＯＵＴＢに送出される。
【００４２】
図４（Ａ）及び（Ｂ）において、端子ＣＬＫＢは、図５から明らかなように、端子ＣＬＫのクロックを反転したクロックを供給される端子である。図５にＦＦ回路の動作例を示す。
【００４３】
図３に戻って、ＥＣＣコントローラ６は、出力信号のうち、終了信号（ＲＥＡＤＹ）を、ＳＤＲＡＭ１０（図１）内のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９（図１）に出力する。終了信号（ＲＥＡＤＹ）は、パリティデータの生成及び書き込み（Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ ｗｉｔｈ Ｒｅｆｒｅｓｈ：図２のラストライン）が終了した時及びパリティデータを基に情報データの誤りの訂正及び再書込み（Ｃｏｒｒｅｃｔ ｗｉｔｈ Ｒｅｆｒｅｓｈ：図２のラストライン）が終了した時に出力される。
【００４４】
ＣＯＤＥＣＥ（ＣＯＤＥＣ Ｅｎａｂｌｅ）、ＳＹＮＤＲＯＭＥ、ＰＡＲＩＴＹ、ＣＯＲＲＥＣＴ、ＩＮＩＴは、ＣＯＤＥＣ動作モード信号４としてＥＣＣ−ＣＯＤＥＣ回路７で使われ、ＥＣＣに伴う各種動作（ＣＯＤＥＣやメモリ回路を活性化、パリティデータの生成とその書き込み、誤り訂正データの生成とその書き込み等）を決定する。
【００４５】
ＩＲＡＳ、ＩＣＡＳ、ＩＷＥは、内部メモリの制御信号で、ＳＤＲＡＭ１０における、ＲＡＳ、ＣＡＳ、ＷＥに相当する。また、図３において、ＩＡ（０）〜ＩＡ（１２）、ＩＡ（１３）、ＩＢＡ（０）、及びＩＢＡ（１）は、それぞれ内部のＲｏｗ／Ｃｏｌｕｍｎアドレス（多重信号）と、バンクアドレスに相当する。図３は、いずれも後に図示する図１７及び図１８に示すような２５６ＭｂＳＤＲＡＭに適用かつパリティビットをＲｏｗ方向に増設した例であり、ＩＡ（１３）はパリティビット選択のため増設されたＲｏｗアドレス信号である（外部アドレス信号として存在しない）。
【００４６】
図３のＥＣＣコントローラ６について、更に詳細に説明する。
【００４７】
図３において、ＥＣＣコントローラ６は、上述したように、コマンド発生部１１、アドレス発生部１２、出力レジスタ回路（フリップフロップ回路）１３〜１７を有し、ＳＤＲＡＭＴ１０（図１）及びＥＣＣ−ＣＯＤＥＣ回路（符号化復号回路）７（図１）を内部からオペレーションし、Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ及びＣｏｒｒｅｃｔ動作（図２参照）を行うことを目的としている。
【００４８】
Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードは、前述の特許文献１に説明される通り、外部コマンドによりオペレーション可能な動作である。本発明では、ＥＣＣコントローラ６と称する回路を設け、内部オペレーションにより自己完結的に動作することで、ユーザーはエントリ／イグジットコマンド（図２のＳＳＥＬＦ及びＳＳＥＬＦＸ）のみを制御すればよく、ユーザーの負担を軽減する目的もある。
【００４９】
コマンド発生部１１及びアドレス発生部１２は、ＮＡＮＤ、ＮＯＲ等の組合せ回路とフリップフロップ回路で構成される単相同期の順序回路であり、（現存する、あるいは簡素な）論理合成ツールで設計が可能である。
【００５０】
さらに、コマンド発生部１１及びアドレス発生部１２の出力信号は、出力レジスタ回路１４〜１７を通じてＥＣＣ−ＣＯＤＥＣ回路７やＳＤＲＡＭ１０のコントロールロジック２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８へ出力され、内部同期クロック信号（ＩＣＬＫ）からの遅延時間を極力小さくし、十分な動作マージンを確保した同期動作を実現している。コマンド発生部１１からアドレス発生部１２へ送られる制御信号についても出力レジスタ回路１３を通じて行われ、徹底して動作マージンを確保している。同様なレジスタ回路を通じたデータのやり取りは、他にも行われる。
【００５１】
ＥＣＣ−ＣＯＤＥＣ回路７からコマンド発生部１１へ返信される誤り検出信号（ＥＲＲＯＲ、 ＬＯＣＡＴＩＯＮ）５も出力レジスタ回路（後に図示する図２２の７８）を通じて送信され、さらには、ＭＡ（メインアンプ）出力（出力データ）が出力レジスタ（Ｄａｔａ Ｏｕｔｐｕｔ Ｒｅｇｉｓｔｅｒ：図１及び後に図示する図１７及び図１８参照）に一旦、バッファされてからデータ出力バッファ回路（ＤＱ）から外部出力されるのと同様、ＥＣＣ−ＣＯＤＥＣ回路７へ入力される出力データ（ＭＡ出力信号）も一旦、出力レジスタ回路（後に図示する図３０に“ＦＦ”で示される）へバッファされる構成をとっている。逆に、データ入力バッファ回路（ＤＱ）からの入力データが入力レジスタ（Ｄａｔａ Ｉｎｐｕｔ Ｒｅｇｉｓｔｅｒ：図１及び後に図示する図１７及び図１８参照）に一旦、バッファされてから、ＷＢ（ライトバッファ）へ送られるのと同様、ＥＣＣ−ＣＯＤＥＣ回路７から出力されるパリティビットも一旦、出力レジスタ回路にバッファされてからＷＢへ送られメモリセルへ書き込まれても良い（厳密には、レジスタの要否は、クロックの動作スピードに依存し、低速の場合は不要となる。後に図示する図３０及び図３１には無い）。
【００５２】
以下に説明するように、上記のレジスタ回路を入れる意味あいは、回路により多少異なる。
【００５３】
コマンド発生部１１及びアドレス発生部１２は大規模な順序回路となるため、その出力信号には少なからずハザードが発生し、誤動作を引き起こす。また、動作タイミングによってその出力遅延時間は大きく異なってしまう。これらの動作マージン縮小要因を消すために、出力レジスタ回路は挿入されている。
【００５４】
ＥＣＣ−ＣＯＤＥＣ回路７の配置はＥＣＣコントローラ６から遠く、その出力、誤り検出信号（ＥＲＲＯＲ、 ＬＯＣＡＴＩＯＮ）に発生する遅延時間は無視できないものになる。誤りの検出・訂正は内部コマンド発生の停止、誤り訂正書込み動作といった割り込み動作のトリガーになるため、遅延時間は極力小さくなければならない（１クロック内におさめなければならない）が、出力レジスタ回路を挿入しなかった場合、ＥＣＣ−ＣＯＤＥＣ回路７でのＳＹＮＤＲＯＭＥ演算時間もその遅延時間にみえてしまい、ＥＣＣコントローラ６との同期動作は困難なものになる。つまり、レジスタ回路に一旦、バッファすることで誤り検出信号の遅延を極力小さくするため、出力レジスタ回路が挿入される。
【００５５】
ＤＱの入出力レジスタ回路はＣＡＳレイテンシー、バースト動作に対応するため、設けられる（これは既存の構成）が、ＥＣＣ−ＣＯＤＥＣ回路７とＭＡ／ＷＢ間のレジスタ回路も同様である。
【００５６】
ここで、図３のＥＣＣコントローラの入出力信号について以下に説明しておく。
【００５７】
ＥＮＣＯＤＥ ・・・ Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ起動／停止信号。コマンド発生部の入力信号ＥＴＲＩＧ。
【００５８】
図２に示すように本信号がＨＩＧＨになることで、内部同期クロック（ＩＣＬＫ）に同期して、Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ動作が開始される。ＬＯＷになると自らをリセット（初期化）し、動作を停止する。
【００５９】
ＤＥＣＯＤＥ ・・・ Ｃｏｒｒｅｃｔ動作起動／停止信号。コマンド発生部の入力信号ＤＴＲＩＧ。
【００６０】
図２に示すように本信号がＨＩＧＨになることで、内部同期クロック（ＩＣＬＫ）に同期して、Ｃｏｒｒｅｃｔ動作が開始される。ＬＯＷになると自らをリセット（初期化）し、動作を停止する。
【００６１】
ＭＯＤＥ ・・・ ＥＣＣコントローラの動作モード信号。例えば、以下のようなものがある。
【００６２】
４Ｂ、２Ｂ、１Ｂ、ＨＢ、ＱＢ ・・・ ＰＡＳＲ（Ｐａｒｔｉａｌ Ａｒｒａｙ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ）モードに対応し、符号化領域（アクセス領域）を変更する。
【００６３】
４Ｂ： ４バンク（全ビット）を対象。デフォルト状態。 ２Ｂ： Ｂａｎｋ０、１の２バンクを対象。 １Ｂ： Ｂａｎｋ０の１バンクを対象。 ＨＢ： Ｂａｎｋ０の１／２（Ｘアドレス下位）のみ対象。 ＱＢ： Ｂａｎｋ０の１／４（Ｘアドレス下位）のみ対象。
【００６４】
ＰＡＳＲモードとは、セルフリフレッシュ領域を絞りデータ保持電流を低減するモード。
【００６５】
ＳＳＲＯＰ： 内部オペレーションを４バンク同時に行うか、１バンク毎に行うか変更する。図１の構成の場合に（更には、後に図示の図１７の場合も）、ＩＯ線毎にＥＣＣ−ＣＯＤＥＣ回路を配置しているため、１バンク毎の動作しか選択できないが、後に図示の図１８の場合のように、各バンクのＭＡ／ＷＢ毎にＥＣＣ−ＣＯＤＥＣ回路を配置した場合には選択可能となる。４バンク同時動作は消費電流が大きくなるが、符号化・復号の時間を１／４に短くできる。
【００６６】
ＣＯＤＥ１、 ＣＯＤＥ２： ２つの符号による積符号であった場合、どちらか一方のみの符号を動作させる。ディフォルトは両符号を動作させるが、プローブテスト（ｐｒｏｂｉｎｇ ｔｅｓｔ）のときには、あえてどちらか一方のみの動作で訂正能力を下げ、訂正の取りこぼしを効率的に冗長救済できるようする。
【００６７】
ＥＲＲＯＲ ・・・ 誤り検出信号。 ＥＣＣ−ＣＯＤＥＣでのＳＹＮＤＲＯＭＥ演算後、誤りがある場合はＨＩＧＨ、無い場合はＬＯＷとなる。
【００６８】
ＥＲＲＯＲ＝ＨＩＧＨ（誤りあり）の場合、誤り位置検出動作へ移行する。
【００６９】
ＬＯＣＡＴＩＯＮ ・・・ 誤り位置検出信号。 誤り位置検出動作で誤り位置にヒットした場合、ＨＩＧＨとなり、訂正ＷＲＩＴＥ動作を行う。
【００７０】
ＩＣＬＫ ・・・ 内部同期クロック信号。 Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ／Ｃｏｒｒｅｃｔ動作は全て本クロックを基準に動作する。
【００７１】
ＲＳＴ ・・・ リセット信号。 電源投入時や＜ＭＲＳ＞コマンド入力のスタートアップ時にパルス信号が全チップへ発信される。
【００７２】
ＲＥＡＤＹ ・・・ 図２に示すように、Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ／Ｃｏｒｒｅｃｔ動作が終了するとパルス信号を出力する。
【００７３】
ＣＯＤＥＣＥ、 ＳＹＮＤＲＯＭＥ、 ＰＡＲＩＴＹ、 ＣＯＲＲＥＣＴ、 ＩＮＩＴ ・・・ ＥＣＣ−ＣＯＤＥＣ回路の動作モード信号（図６も合わせて参照）。
【００７４】
Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ／Ｃｏｒｒｅｃｔの各動作タイミングに応じてその動作モードを切り替える。
【００７５】
ＣＯＤＥＣＥ： 本信号がＨＩＧＨのとき、ＣＣＬＫ／ＣＣＬＫ２はＩＣＬＫをもとにつくられ、ＥＣＣ−ＣＯＤＥＣ回路へ入力される。つまり、本信号がＨＩＧＨのとき、ＥＣＣ−ＣＯＤＥＣ回路は巡回シフト動作をすることができる（後に図示する図２５参照）。
【００７６】
ＳＹＮＤＲＯＭＥ： 本信号がＨＩＧＨのとき、ＭＡから出力ビットを１ビットずつ逐次取りこみ、シンドローム演算、パリティビット演算を行うことができる（シフトレジスタは順進・巡回シフトを行う）。
【００７７】
ＰＡＲＩＴＹ： 本信号がＨＩＧＨのとき、演算されたパリティビット（各シフトレジスタのビット）を１ビットずつ逐次、ＷＢへ出力することができる。そのとき、シフトレジスタは逐次リセットされていく（シフトレジスタは順進・巡回シフト）。
【００７８】
ＣＯＲＲＥＣＴ： 本信号がＨＩＧＨのとき、外部とのデータ入出力は一切行わず、シフトレジスタのみで逆進・巡回シフト動作（誤り位置検出動作）を行うことができる。
【００７９】
ＩＮＩＴ： 本信号がＨＩＧＨのとき、シフトレジスタを巡回シフトしながらリセットする。
【００８０】
ＩＲＡＳ、 ＩＣＡＳ、 ＩＷＥ ・・・ 内部コマンド信号。仕様は外部コマンドと同じ。内部オペレーションではＣＳは不要のため無い。
【００８１】
Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ／Ｃｏｒｒｅｃｔ動作のタイミングに応じたコマンドが出力される。
【００８２】
ＩＡ（０）〜ＩＡ（１２）、ＩＡ（１３）、ＢＡ（０）、ＢＡ（１） ・・・ 内部アドレス、内部バンクアドレス。
【００８３】
Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ／Ｃｏｒｒｅｃｔ動作のタイミングに応じたアドレスが出力される。
【００８４】
図６を参照すると、図１の半導体集積回路装置で用いられるＥＣＣ−ＣＯＤＥＣ回路７が示されている。このＥＣＣ−ＣＯＤＥＣ回路７は、Ｃｏｄｅｒ回路（符号化器）とＤｅｃｏｄｅｒ回路（復号器）とが組合わさってできている。
【００８５】
このＥＣＣ−ＣＯＤＥＣ回路７をＣｏｄｅｒ回路として動作させる場合は、メインアンプＭＡ（或いは、メモリからの読出しデータを格納しているＤａｔａ Ｏｕｔｐｕｔ Ｒｅｇｉｓｔｅｒ）からの読出しデータ（すなわち元のメモリデータ）が、ＳＹＮＤＲＯＭＥ信号で制御されるＡＮＤゲート７１とその先のＥＸ−ＯＲ（排他的論理和）回路７２を経て、左右シフト型のフィードバックシフトレジスタ（ＦＳＲ）Ｓ０〜Ｓ１５とＥＸ−ＯＲ回路とで構成された循環回路７３に入り、論理演算が施された後、ＰＡＲＩＴＹ信号で制御されるスイッチ７４を経て、パリティデータとしてライトバッファＷＢ（或いは、Ｄａｔａ Ｉｎｐｕｔ Ｒｅｇｉｓｔｅｒ）へデータ出力し、メモリ又はパリティデータの蓄積部へ書きこみデータとして書きこまれる。
【００８６】
図７及び図８を参照すると、図６のＥＣＣ−ＣＯＤＥＣ回路７において行われる、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例１が示されている。図７は、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例１のＰａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ（１）（パリティビット演算）を示しており、図８は、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例１のＰａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ（２）（パリティビット書き込み）を示している。デバイス内の内部クロック（Ｉｎｔｅｒｎａｌ ＣＬＫ）に同期してメモリの活性化（ＡＣＴＶ）と読出し動作（ＲＥＡＤ）のコマンドが実行される。同時に、Ｒｏｗアドレス（ＸＡ）とＣｏｌｕｍｎアドレス（ＹＡ）が取りこまれ、そのアドレスに基づいて、Ｃｏｌｕｍｎをインクリメントしながら、１０２４ビットのメモリデータをメインアンプＭＡに読み出すとともにこの読出しデータは、図６の循環回路７３のシフトレジスタ（Ｓ０〜Ｓ１５）に取りこまれ、演算が施された後、元のメモリデータに基づくパリティデータが生成され、続くサイクルでライトバッファＷＢに逐次１ビットずつ出力する。このとき、デバイス内の内部クロック（Ｉｎｔｅｒｎａｌ ＣＬＫ）に同期してメモリの活性化（ＡＣＴＶ）と書込み動作（ＷＲＩＴ）のコマンドが実行されると同時に、パリティビット領域に対応したＲｏｗアドレス（ＸＡ）とＣｏｌｕｍｎアドレス（ＹＡ）が取りこまれ、そのアドレスに基づいて、Ｃｏｌｕｍｎをインクリメントしながら、１６ビットのパリティビットがメモリセルへ書き込まれる（詳述は避けるがハミング符号［１０４０，１０２４］に対応。）。
【００８７】
図６において、この読出しデータは、循環回路７３のシフトレジスタ（Ｓ０〜Ｓ１５）に取りこまれ、演算が施された後、元のメモリデータに基づくパリティデータが生成され、ライトバッファＷＢに出力する。
【００８８】
このＥＣＣ−ＣＯＤＥＣ回路７をＤｅｃｏｄｅｒ回路として動作させる場合は、メインアンプＭＡから同様にパリティデータを、ＳＹＮＤＲＯＭＥ信号で制御されるＡＮＤゲート７１とその先のＥＸ−ＯＲ回路７２を経てシフトレジスタ（Ｓ０〜Ｓ１５）とＥＸ−ＯＲ回路で構成された循環回路７３に入れると共に、逆方向にシフトし、論理演算を施すと共に、シフトレジスタ（Ｓ０〜Ｓ１４）の出力のＯＲ論理をとるＯＲ回路７５の出力と、最終段シフトレジスタ（Ｓ１５）の出力とから、メモリデータの不良の生じている位置（ＬＯＣＡＴＩＯＮ）の情報を生成し、位置（ＬＯＣＡＴＩＯＮ）の情報とメインアンプＭＡ上の読出したメモリデータとのＥＸ−ＯＲ論理をＥＸ−ＯＲ回路７６で取り、不良を訂正したデータを生成し、ＣＯＲＲＥＣＴ信号で制御されるスイッチ７７を経て、誤り訂正済みデータとしてライトバッファＷＢに出力する。
【００８９】
図９及び図１０を参照すると、図６のＥＣＣ−ＣＯＤＥＣ回路７において行われる、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例２が示されている。図９は、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例２のＣｏｒｒｅｃｔ（１）（シンドローム演算）を示しており、図１０は、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例２のＣｏｒｒｅｃｔ（２）（誤り位置検出・訂正書き込み）を示している。デバイス内の内部クロック（Ｉｎｔｅｒｎａｌ ＣＬＫ）に同期して図７及び図８の要領で、元のメモリデータとパリティデータを読み込む。図６の循環回路７３内で逆方向シフトと論理演算を施し、不具合のアドレスを検出する。不具合のアドレスに基づいて、デバイス内の内部クロック（Ｉｎｔｅｒｎａｌ ＣＬＫ）に同期してメモリの活性化（ＡＣＴＶ）と読出し動作（ＲＥＡＤ）のコマンドが実行される。メインアンプＭＡ上に現れたその読出しデータは、誤りの有る情報なので、そのデータを反転し、ライトバッファＷＢ上に出力され、同時に、書き込みコマンド（ＷＲＩＴ）が発生し、訂正済みデータとして前記メモリの該当アドレスに書き込みが実施される。以降同じ動作が繰り返され、誤りデータの訂正処理が、全ビットに対して行われる。
【００９０】
ここで、図２及び図７及び図８を参照して、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモード／Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ動作について、より詳細に説明する。
【００９１】
（１）Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエントリ後、ＳＤＲＡＭ１０のコントロールロジック２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、ＥＮＣＯＤＥ信号をＨｉｇｈにセットする。同時に内部同期クロック信号ＩＣＬＫの発振動作を開始する（ＳＤＲＡＭ１０のスタートアップ動作の段階でＥＣＣコントローラ６内のフリップフロップ回路などは初期化されている。）。
【００９２】
（２）ＥＣＣコントローラ６は、ＥＮＣＯＤＥ信号を受け、Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ（符号化）の内部オペレーションを開始する。（１０４０、１０２４）符号（情報ビット１０２４、パリティビット１６）を例に以下、説明する。
【００９３】
（３）ＩＮＩＴ信号をＨＩＧＨ（ＣＯＤＥＣ初期化モード）にした後、ＣＯＤＥＣＥ（ＣＯＤＥＣイネーブル）を１６サイクル分、ＨＩＧＨとし、ＥＣＣ−ＣＯＤＥＣ回路７内のシフトレジスタ（Ｓ０〜Ｓ１５）を初期化する（図６参照）。終了後、ＣＯＤＥＣモード信号をＬＯＷに戻す。
【００９４】
（４）ＳＹＮＤＲＯＭＥ信号をＨＩＧＨ（ＣＯＤＥＣシンドロームモード）にした後、図７及び図８に示すように、内部オペレーションコマンド＜ＡＣＴＶ＞＜ＲＥＡＤ＞・・・＜ＰＲＥ＞の発行を繰り返し、バースト長１６あるいは３２でＸスキャンをしながら、１０２４ビットのＲＥＡＤ動作を行う。このとき、読み出しデータの出力タイミングに合わせ、ＣＯＤＥＣＥ信号をＨＩＧＨにし、シフトレジスタを巡回シフトしながら１０２４ビットのデータをＣＯＤＥＣへ１ビットずつ逐次取りこむ。これにより、情報ビット１０２４ビットに対するパリティビットが演算され１６ビットのシフトレジスタにその結果が残る。それが１６ビットのパリティビットとなる。終了後、ＣＯＤＥＣモード信号をＬＯＷに戻す。
【００９５】
（５）ＰＡＲＩＴＹ信号をＨＩＧＨ（ＣＯＤＥＣパリティモード）にした後、内部オペレーションコマンド＜ＡＣＴＶ＞＜ＷＲＩＴ＞・・・＜ＰＲＥ＞の発行を行い、バースト長１６でメモリセルへ書き込みを行う。このとき、書き込みデータの出力タイミングに合わせ、ＣＯＤＥＣＥ信号をＨＩＧＨにし、シフトレジスタを巡回シフトしながら１６ビットのデータをＣＯＤＥＣから１ビットずつ逐次出力する。同時にシフトレジスタは逐次リセットされていく（初期化の手間を省ける回路構成になっている。）。
【００９６】
（６）上記（４）シンドロームモード、（５）パリティモードを繰り返し、全ビットに対してパリティビットの生成を行う。
【００９７】
（７）全ビットのパリティビット生成が終了したら、ＲＥＡＤＹ信号（１クロックパルス）を出力し、ＥＣＣコントローラ７の動作は終了する。ＲＥＡＤＹ信号を受け、ＳＤＲＡＭ１０のコントロールロジック２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８はＥＮＣＯＤＥ信号をＬＯＷに下げ、長周期セルフリフレッシュ制御へ移行する。
【００９８】
ここで、図２及び図９及び図１０を参照して、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモード／Ｃｏｒｒｅｃｔ動作について、より詳細に説明する。
【００９９】
（１）Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ エグジットコマンド（ＳＳＥＬＦＸ）を受け、ＳＤＲＡＭ１０のコントロールロジック２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、ＤＥＣＯＤＥ信号をＨｉｇｈにセットする。同時に内部同期クロック信号ＩＣＬＫの発振動作を開始する。
【０１００】
（２）ＥＣＣコントローラ６は、ＤＥＣＯＤＥ信号を受け、Ｃｏｒｒｅｃｔ（復号）の内部オペレーションを開始する。（１０４０、１０２４）符号（情報ビット１０２４、 パリティビット１６）を例に以下、説明する。
【０１０１】
（３）ＩＮＩＴ信号をＨＩＧＨ（ＣＯＤＥＣ初期化モード）にした後、ＣＯＤＥＣＥ（ＣＯＤＥＣイネーブル）を１６サイクル分、ＨＩＧＨとし、ＥＣＣ−ＣＯＤＥＣ回路７内のシフトレジスタ（Ｓ０〜Ｓ１５）を初期化する（図６参照）。終了後、ＣＯＤＥＣモード信号をＬＯＷに戻す。
【０１０２】
（４）ＳＹＮＤＲＯＭＥ信号をＨＩＧＨ（ＣＯＤＥＣシンドロームモード）にした後、図７及び図８に示すように、内部オペレーションコマンド＜ＡＣＴＶ＞＜ＲＥＡＤ＞・・・＜ＰＲＥ＞の発行を繰り返し、バースト長１６あるいは３２でＸスキャンをしながら、情報ビット１０２４ビットに続けてパリティビット１６ビットのＲＥＡＤ動作を行う（符号語１０４０ビットのＲＥＡＤ動作を行う）。このとき、読み出しデータの出力タイミングに合わせ、ＣＯＤＥＣＥ信号をＨＩＧＨにし、シフトレジスタを巡回シフトしながら１０４０ビットのデータをＣＯＤＥＣへ１ビットずつ逐次取りこむ。これにより、この符号語に対するシンドロームパターンが演算され１６ビットのシフトレジスタにその結果が残る。終了後、ＣＯＤＥＣモード信号をＬＯＷに戻す。
【０１０３】
（５）シンドロームパターンが全て０であった場合、その符号語には誤りがないと判定され、次の符号語のシンドローム演算を行うため、上記（３）、（４）の動作へ移行する。シンドロームパターンが全て０でない場合、その符号語には誤りがあると判定され、誤り位置の検出動作へ移行する。図６に示すように誤り検出信号ＥＲＲＯＲは、シンドロームパターンが全て０であった場合にＬＯＷとなり、それ以外ではＨＩＧＨとなり、ＥＣＣコントローラ７へ誤りの有無を送信する。
【０１０４】
（６）ＣＯＲＲＥＣＴ信号をＨＩＧＨ（ＣＯＤＥＣコレクトモード）にした後、図９及び図１０に示すように、内部オペレーションコマンドは発行せずＣＯＤＥＣＥ信号をＨＩＧＨにし、シフトレジスタの（逆進）巡回シフトのみを繰り返し実行する。ただし、内部アドレスの発生はシフトレジスタの（逆進）巡回シフトに対応し、シンドローム演算時とは逆進で実行される。このとき、１回目の（逆進）巡回シフトは第１ビット目（最後に取りこんだビット）のシンドロームパターンに対応し、「最上位ビット（Ｓ１５）のみ１で、残り全てが０」の場合、そのビットが誤っていると判定される。「最上位ビット（Ｓ１５）のみ１で、残り全てが０」以外の場合は、（逆進）巡回シフトを繰り返す。誤りビットを検出した場合は、ＣＯＤＥＣＥをＬＯＷに下げ、（逆進）巡回シフトは停止状態にし、図９及び図１０に示すように、内部コマンド＜ＡＣＴＶ＞＜ＲＥＡＤ＞＜ＷＲＩＴ＞＜ＰＲＥ＞を発行し、反転（訂正）書き込みが行われる。
【０１０５】
図６に示すように、「最上位ビット（Ｓ１５）のみ１で、残り全てが０」のとき、誤り位置検出信号ＬＯＣＡＴＩＯＮはＨＩＧＨとなり、それ以外ではＬＯＷとなる。ＣＯＲＲＥＣＴモードのとき、ＬＯＣＡＴＩＯＮがＨＩＧＨなら、読み出されたデータの反転データがＷＢへ送られる。
【０１０６】
この割り込み処理が終わると、再び符号語の最後まで（逆進）巡回シフトが行われる。 上記処理が１符号語（１０４０ビット）に対して終わると、ＣＯＤＥＣモード信号をＬＯＷに戻し、次の符号語の処理のため、上記（３）へ移行する。
【０１０７】
（７）上記（３）（４）（５）（６）を繰り返し、全ビットに対し、誤り訂正処理を行う。終了したら、ＲＥＡＤＹ信号（１クロックパルス）を出力し、ＥＣＣコントローラ７の動作は終了する。ＲＥＡＤＹ信号を受け、ＳＤＲＡＭ１０のコントロールロジック２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、ＤＥＣＯＤＥ信号をＬＯＷに下げ、通常のセルフリフレッシュ制御へ移行する。
【０１０８】
次に、図２、図７、図８、図９、及び図１０を参照して、ＥＣＣコントローラ６の動作を説明する。
【０１０９】
Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモード中、パリティビット生成や誤り訂正動作を実現するため、ＥＣＣコントローラ６は、ＳＤＲＡＭ１０側への内部コマンド／アドレス、ＥＣＣ−ＣＯＤＥＣ回路７への制御信号を単相同期にて出力する。コントローラ６単独でＳＤＲＡＭ１０をオペレーションする。
【０１１０】
図２の動作については、上述したが、ここではさらに補足する。通常動作から、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエントリコマンド（ＳＳＥＬＦ）が発生し、スーパーセルフリフレッシュモードに入ると、前記ＥＮＣＯＤＥ信号が発生し、パリティデータの生成（メモリ回路への新規データの書き込みに伴う処理）とメモリのパリティデータエリアへのそのデータの書き込み処理（Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ ｗｉｔｈ Ｒｅｆｒｅｓｈ）を行う（以上はＥＮＴＲＹ−ＴＩＭＥでの動作）。その後、電源ＯＦＦ動作を伴って、スーパーセルフリフレッシュが実施されます。内部信号ＧＥＮＯＦＦに従って、内部の電源（セルアレイ部や、周辺回路部への内部電源発生回路）の大部分がＯＦＦ（＝０ｖ）し、長期のＰＡＵＳＥ（内部電源０ｖ停止でウエイト）状態に入る。また内部信号ＧＳＴＡＴＥが発生し、内部電源が完全に立ちあがっていることを示している。
【０１１１】
Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ期間において、この信号が立ちあがっている時、すなわち再度電源を立上げた時に、全セルのリフレッシュを連続的に行う、Ｂｕｒｓｔ−Ｒｅｆｒｅｓｈ 動作が行われます。但しこのＲｅｆｒｅｓｈ 動作では、メモリセルの誤り訂正は実施しない。
【０１１２】
この 内部電源ＯＦＦ、長期のＰＡＵＳＥ、内部電源ＯＮ、Ｂｕｒｓｔ−Ｒｅｆｒｅｓｈ動作 を任意回繰り返し（以上はＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈでの動作）た後に、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ エグジットコマンド（ＳＳＥＬＦＸ）が発生し、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈが終了すると共に、長期間のリフレッシュ停止の影響で生じたメモリセルデータの誤りを訂正し再書き込み（Ｃｏｒｒｅｃｔ ｗｉｔｈ Ｒｅｆｒｅｓｈ）を実行する（以上はＥＸＩＴ−ＴＩＭＥでの動作）。
【０１１３】
最後に、リフレッシュモードを抜け出し（Ｅｘｉｔ２）、通常動作に戻る。
【０１１４】
上述した実施例の効果を説明する。
【０１１５】
▲１▼ 上記の構成をとることで、最適な回路規模で煩雑な回路設計を回避することができる。
【０１１６】
▲２▼ 出力レジスタ回路により、各ブロックの出力遅延をみえなくし、かつ、ハザードを消すことができる。
【０１１７】
▲３▼ 単相同期回路の採用、上記▲２▼の出力整形により、コマンド／アドレス発生部に論理合成ツールを適用できる。
【０１１８】
すなわち、本発明の実施例による半導体集積回路装置は、ＥＣＣコントロ−ラ６を有し、このＥＣＣコントロ−ラ６は、ＥＣＣ−ＣＯＤＥＣ回路７とＳＤＲＡＭ１０のコントロールロジック２０９に少なくとも接続している。
【０１１９】
この制御回路は、外部仕様（すなわち外部から入力するコマンド信号：ＲＡＳ，ＣＡＳ，ＷＥ やコマンド系アドレス信号｛従来のアクセス番地の指定用のアドレスとして働くのではなく、時分割で動作モード決定用のコマンド信号として働くアドレス信号｝の論理レベル）に基づいてデバイス内の動作モードを決定するのと同様の形式で、内部発生のコマンド信号｛図３：ＩＲＡＳ−ＩＷＥ｝やコマンド系アドレス信号｛図３：ＩＡ（０）−ＩＢＡ（１）｝を生成する。その信号は、外部クロック（又はそれから生じる内部クロック）に単相同期（単相同期：クロックのＲｉｓｅ又はＦａｌｌのどちらか一方に同期すること：）してラッチされ、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ に関する動作モードを発生させるよう機能する。 好ましくはＳＤＲＡＭの入力バッファの部分で前記外部から入力するコマンド／アドレス信号か前記内部発生のコマンド／アドレス信号を選択的に取り込み、前記のようにデバイス内の動作を決定する。 またＥＣＣコントロ−ラ６は、回路構成的にコマンド発生部１１、アドレス発生部（従来のアドレスとコマンド系アドレスを時分割で発生）１２、出力用レジスタ回路（ラッチ又はＦＦ）１４〜１７を少なくとも含んで構成される。
【０１２０】
このようにＥＣＣコントロ−ラ６を構成し、ＥＣＣ−ＣＯＤＥＣ回路７とＳＤＲＡＭ（のコントロールロジック）に接続して Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ に関する制御を行います。上記▲１▼に示すように、特に外部コマンド信号、アドレス信号（コマンド系アドレス）をラッチして動作モードを決定する部分で、従来のＳＤＲＡＭに備わっている、「コマンド／アドレス信号を選択的に取り込み、デバイス内の動作を決定」する回路を流用することで、最適な回路規模を実現し、煩雑な回路設計を回避することができる。
【０１２１】
また、図３及び上記▲２▼に示すように、レジスタ回路１３〜１７を設けて、内部クロックに同期して出力データを発生させることにより、各ブロックの出力遅延をみえなくし、かつ、内部信号の遅延により生じるハザードを消すことができる。
【０１２２】
また、前記の単相同期で処理すれば、制御方式が単純化し、ＥＣＣコントロ−ラ６内のコマンド信号の発生部やアドレス信号の発生部の具体的回路構成を、論理合成ツールを使用して設計することができる効果が有る。
【０１２３】
図１１を参照すると、図１の半導体集積回路装置においてＥＣＣコントロ−ラ６の代りに用いられるＥＣＣコントロ−ラ６’を示している。このＥＣＣコントロ−ラ６’は、図３のＥＣＣコントロ−ラ６のレジスタ回路１６を有していないので、ＩＲＡＳ、ＩＣＡＳ、ＩＷＥの信号は、図３のＥＣＣコントロ−ラよりも、１サイクル速く出力される。この点を除けば、このＥＣＣコントロ−ラ６’は、図３のＥＣＣコントロ−ラ６と同じである。
【０１２４】
図１２は、図１の半導体集積回路装置においてＥＣＣコントロ−ラ６の代りに用いられるＢＩＳＴ（ＢＵＩＬＴ−ＩＮ ＳＥＬＦ ＴＥＳＴ：デバイス内蔵の自己診断テスト）コントロ−ラ６”を示している。この場合、図１の半導体集積回路装置においてＥＣＣ−ＣＯＤＥＣ回路７の代りに誤り検出回路（後に図示）が設けられる。以下、図１のＥＣＣ−ＣＯＤＥＣ回路７を誤り検出回路として説明する。
【０１２５】
このＢＩＳＴコントロ−ラ６”は、図１１のＥＣＣコントロ−ラ６’と同様に、コマンド発生部（ＣＯＭＭＡＮＤ−ＧＥＮＥＲＡＴＯＲ）１１と、アドレス発生部（ＡＤＤＲＥＳＳ−ＧＥＮＥＲＡＴＯＲ）１２と、レジスタ回路１３、１４、１５、及び１７とを有するが、図１１のＥＣＣコントロ−ラ６’とは以下に述べる点が異なる。
【０１２６】
すなわち、ＢＩＳＴコントロ−ラ６”は、ＳＤＲＡＭ１０（図１）内のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９（図１）から発生する制御信号（ＣＨＥＣＫ＝起動命令信号、ＭＯＤＥ＝動作モード指定信号）１を受け、ＢＩＳＴ（ＢＵＩＬＴ−ＩＮ ＳＥＬＦ ＴＥＳＴ：デバイス内蔵の自己診断テスト）関係の信号（ＢＩＳＴＲ、 ＢＩＳＴＷ、 ＴＰＨ、 ＤＣＫＥ、 ＥＣＫＥ）を、動作モード信号４として（図１のＥＣＣ−ＣＯＤＥＣ回路７の代りとしての）誤り検出回路に出力すると共に、内部アドレスＩＸＡ（０）〜ＩＸＡ（１２）、 ＩＹＡ（０）〜ＩＹＡ（８）、内部バンクアドレスＩＢＡ（０）、ＩＢＡ（１）を、内部アドレス３として発生する。
【０１２７】
図１３は、図１２のＢＩＳＴコントロ−ラ６”のＢＩＳＴ機能に関する動作シーケンスを示している。
【０１２８】
図１３を参照して、図１の半導体集積回路装置に図１２のＢＩＳＴコントロ−ラ６”を設けた場合の ＳＥＬＦ−ＴＥＳＴ動作を簡単に説明する。
【０１２９】
この半導体集積回路装置において、ＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、ＣＳ、ＷＥ、ＣＡＳ、ＲＡＳの信号の組合せによる外部からのコマンドをデコードし、ＢＩＳＴエントリコマンド（ＢＩＳＴ：図１３の第２のラインのＥｘｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）を得ると、起動（ＳＴＡＲＴ）命令信号（ＣＨＥＣＫ）を制御信号１としてＢＩＳＴコントロ−ラ６”に送出する。起動命令信号（ＣＨＥＣＫ）は、図１３の第４ラインに立ち上がっている部分として示されている。ＳＤＲＡＭ１０は、入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８がＢＩＳＴエントリコマンド（ＢＩＳＴ）を得た時点で、外部クロック（ＣＬＫ：図１３の第１ライン参照）の供給を停止されている。ＢＩＳＴコントロ−ラ６”は、起動命令信号（ＣＨＥＣＫ）を受けると、インターナルクロック（ＩＣＬＫ：図１３の第５ライン参照）を供給される。ＢＩＳＴコントロ−ラ６”は、インターナルクロックを供給されて、（図１のＥＣＣ−ＣＯＤＥＣ回路７の代りとしての）誤り検出回路に、チェックを動作モード信号４として送出する。
【０１３０】
（図１のＥＣＣ−ＣＯＤＥＣ回路７の代りとしての）誤り検出回路は、チェックを動作モード信号４として受けると、チェック動作を開始する。すなわち、誤り検出回路は、メモリの各バンクの持つ情報データに基づいて、パリティデータ（誤り検出訂正用の検査ビット）を生成し、生成したデータをメモリの各バンクのパリティメモリ領域へ書き込む（ＳＥＬＦ−ＴＥＳＴ：図１３の第１１ライン（ラストライン）のＩｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）。この後、何らかの試験用ディスターブが実施されても良い。
【０１３１】
続いて、誤り検出回路は、パリティデータを読出すと共に、そのデータとメモリの持つ情報データに基づいて、情報データの誤りを検出する（ＳＥＬＦ−ＴＥＳＴ：図１３のラストラインのＩｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）。この誤り検出をメモリ領域の全セルについて実施する。
【０１３２】
このように、ＢＩＳＴのコマンドが実行されると、メモリデータの誤りを検出する作業が行われ、誤りが検出されると、ＥＲＲＯＲ信号（ＥＲＲＯＲ：図１３の第６ライン参照）が発生すると共に、図示されないが、誤り位置の検出と訂正動作が行われる。
【０１３３】
誤り検出回路において上記したセルフテスト（ＳＥＬＦ−ＴＥＳＴ）が終了すると、ＢＩＳＴコントロ−ラ６”は、終了信号（ＲＥＡＤＹ：図１３の第１０ライン参照）を内部コマンド２として入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８に出力する。
【０１３４】
入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、終了信号（ＲＥＡＤＹ）を内部コマンド２として受け付けデコードすると、起動命令信号（ＣＨＥＣＫ：図１３の第４ライン）のＢＩＳＴコントロ−ラ６”への供給を停止する。ＢＩＳＴコントロ−ラ６”は、インターナルクロック（ＩＣＬＫ：図１３の第５ライン）の供給も停止される。
【０１３５】
これにより、ＳＥＬＦ−ＴＥＳＴ ＴＩＭＥを抜け出し、外部からのＢＩＳＴエグジットコマンド（ＢＩＳＴＸ：図１３の第２ラインのＥｘｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）で終了する。
【０１３６】
ここで、図１２のＢＩＳＴコントロ−ラ６”の入出力信号について以下に説明しておく。
【０１３７】
ＢＩＳＴＲ、 ＢＩＳＴＷ、 ＴＰＨ、 ＤＣＫＥ、 ＥＣＫＥ ・・・ 誤り検出回路（一例を図１４に図示する）の動作モード信号。
【０１３８】
ＢＩＳＴＲ： ＲＥＡＤモード。本信号がＨＩＧＨのとき、ＭＡ出力データを取りこみ、動作タイミング（内部アドレス）に応じた期待値との比較（誤り判定）が可能となる。
【０１３９】
ＢＩＳＴＷ： ＷＲＩＴＥモード。本信号がＨＩＧＨのとき、動作タイミング（内部アドレス）に応じた入力データ（期待値）をＷＢへ出力し、メモリセルへ書き込みが行われる。
【０１４０】
ＴＰＨ： 期待値データ（書込みデータ、読出しデータ）の０／１切り替え。例えば、ＬＯＷのとき、０データとなる。
【０１４１】
ＤＣＫＥ： 本信号がＨＩＧＨのとき、ＤＣＬＫがＩＣＬＫからつくられ、期待値が誤り判定回路へ送られる。
【０１４２】
ＥＣＫＥ： 本信号がＨＩＧＨのとき、ＥＣＬＫがＩＣＬＫからつくられ、誤り記録回路に判定結果が記録される（常にＥＣＬＫが動作した場合、誤った判定結果を取りこむことになる。）。
【０１４３】
ＩＸＡ（０）〜ＩＸＡ（１２）、 ＩＹＡ（０）〜ＩＹＡ（８）、ＩＢＡ（０）、ＩＢＡ（１） ・・・ 内部アドレス（Ｘ／Ｙそれぞれを出力）、内部バンクアドレス。
【０１４４】
期待値ＷＲＩＴＥ／ＲＥＡＤ動作のタイミングに応じたアドレスが出力される。
【０１４５】
図１４を参照すると、図１の半導体集積回路装置においてＥＣＣ−ＣＯＤＥＣ回路７と置き換えて使用できる誤り検出回路７’が示されている。
【０１４６】
この誤り検出回路７’は、ＥＸ−ＯＲ回路を有するデータスクランブラ２１と、データスクランブラ２１の出力に接続された２段のクロック（ＣＬ）調整用フリップフロップ回路２３と、ＥＸ−ＯＲ回路を有する誤り判定回路２２と、２段のフリップフロップ回路を有する誤り記録回路２４とを有する。
【０１４７】
誤り判定回路２２において、メモリからの読出しデータ｛ＤＯＵＴ（Ｉ）｝ と、フリップフロップ回路２３を２段通して出力する誤り無しデータを比較して、誤りが検出された場合にＨレベルとなるＥＲＲＯＲ信号が出力する。この信号は、さらに誤り記録回路２４内のフリップフロップ回路２４を２段通してＤＣ的にＨレベルが保持され、エラー状態信号ＥＳＴＡＴＥ（図１３の第９ライン参照）としてスイッチを通して出力する。
【０１４８】
図１５は、図１の半導体集積回路装置においてＥＣＣ−ＣＯＤＥＣ回路７に対して、上述の誤り記録回路２４を追加し、特にＥＲＲＯＲ信号のＨレベル出力をＤＣ的に保持するようにしたものである。Ｃｏｒｒｅｃｔ動作でＥＣＣ−ＣＯＤＥＣは誤り検出動作を行うため、これをＢＩＳＴ動作に応用した回路である。ＥＣＬＫは誤り判定サイクル（１符号語のシンドローム演算を終え、誤りの有り無し判定が出力さているサイクル）で１クロックのクロックイング動作を行い、誤り記録回路はＥＲＲＯＲ信号をＥＴＲＩＧ信号として保持する。ＥＴＲＩＧ信号はＬＯＷからＨＩＧＨへ遷移すると、誤り記録信号ＥＳＴＡＴＥをＨＩＧＨにし、ＲＥＳＥＴ信号が入力されない限り、その状態を保持する。つまり、Ｃｏｒｒｅｃｔ動作で読み出したデータに１ビットでも誤りがあれば、誤り記録信号ＥＳＴＡＴＥがＨＩＧＨになり、保持される。これを、ＢＩＳＴ動作終了時に外部からのＢＩＳＴエグジットコマンド（ＢＩＳＴＸ：図１３の第２ライン参照）で誤り記録回路２４からその結果ＥＳＴＡＴＥ（図１３の第９ライン参照）を読み出す。
【０１４９】
図１６は、誤り検出回路をＥＣＣコントローラ６（図３）或いはＥＣＣコントローラ６’（図１１）に追加し、ＢＩＳＴ動作に応用した回路を示している。図１６のＥＣＣコントロ−ラ６或いは６’は、誤りを発見すると、誤り位置検出動作へ移行し、ＥＣＣ−ＣＯＤＥＣ回路７へ出力するＣＯＲＲＥＣＴ信号がＨレベルになるが、その状態（Ｈレベル）をＤＣ的に保持するための、Ｄ−フリップフロップ回路２５が追加されている。このＤ−フリップフロップ回路２５により、ＤＣ的にＨレベルが保持され、ＥＣＣ−ＣＯＤＥＣ回路７とＥＣＣコントロ−ラ６’と間のＢＩＳＴ動作に伴うマッチングが良くなる。
【０１５０】
すなわち、ＥＣＣコントロ−ラ６’のＣＯＲＲＥＣＴ信号は、Ｓｙｎｄｒｏｍｅ演算の結果、誤りがある場合のみＨＩＧＨになり、その後、誤り位置の検出、訂正へと動作は移行する。この誤りがある場合のみＨＩＧＨになる特性を利用し、ＣＯＲＲＥＣＴ信号が１度でもＨＩＧＨになったか否かを検出する例である。この場合には、ＥＣＣ−ＣＯＤＥＣ回路７側の変更は不要となる。
【０１５１】
以上の構成により、特にＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ 機能に備わる、メモリデータの誤り検出／訂正機能を使用し、それをＢＩＳＴ回路へ応用することによって、ＢＩＳＴエグジットコマンド（ＢＩＳＴＸ：図１３の第２ライン参照）が実行されると、前記セルフテスト（ＳＥＬＦ−ＴＥＳＴ：図１３のラストライン参照）によりメモリデータの誤りを検出する作業が行われ、誤りが検出されると、ＥＲＲＯＲ信号が発生すると共に、図示されないが、誤り位置の検出と訂正動作が行うことができ、自己診断テストを行うことができる。
【０１５２】
ここで、図１に関して、補足すると、ＳＤＲＡＭ１０は、６４ＭｂＳＤＲＡＭ、×８（語構成）での実施例である。Ｘアドレス（バンクアドレス含む）は計１４ビット、Ｙアドレスは計９ビットである。パリティビット格納領域を各バンクのＹ方向へ増設している。パリティビット格納領域へのアクセスのため、Ｙアドレスは９ビットでは足りなくなり、１０（＝９＋１）ビットである。これに合わせ、Ｙアドレスレジスタ、Ｙアドレス配線、Ｙ（ＣＯＬＵＭＮ）デコーダ、センスアンプ（ＳＥＮＳＥ ＡＭＰＬＩＦＩＥＲＳ）等は増設されている。
【０１５３】
ＥＣＣ−ＣＯＤＥＣ回路７内には、ＥＣＣ−ＣＯＤＥＣが、ＩＯ配線毎に配置される。この例では内部Ｉ／Ｏは８ビットであり、ＥＣＣ−ＣＯＤＥＣ回路７内に、８台のＣＯＤＥＣが配置されることになる。パリティビットにＳｏｌｉｄ不良があった場合には、通常ビットと同様に、冗長救済が実施される。
【０１５４】
ＥＣＣ−ＣＯＤＥＣ回路７の配置場所は、内部ＩＯバス上のどこでもよく、レイアウト上の自由度があり、チップサイズオーバーヘッドをおさえる効果がある。
【０１５５】
図１７を参照すると、本発明の別の実施例による半導体集積回路装置が示されている。この半導体集積回路装置においては、ＳＤＲＡＭ１０は、２５６ＭｂＳＤＲＡＭ、×１６（語構成）での実施例である。Ｘアドレス（バンクアドレス含む）は計１５ビット、Ｙアドレスは計９ビットである。パリティビット格納領域を各バンクのＸ方向へ増設している。パリティビット格納領域へのアクセスのため、Ｘアドレスは１５ビットでは足りなくなり、１６ビット（＝１５＋１）となる。これに合わせ、Ｘアドレスレジスタ、Ｘアドレス配線、Ｘ（ＲＯＷ）デコーダ、ワードドライバ等は増設されている。
【０１５６】
また、リフレッシュサイクルは、通常８１９２サイクルであるが、８１９２＋Ｐサイクルとなる。例えば、（１０４０、１０２４）符号を適用した場合には、パリティビットは４Ｍビット（８１９２×１２８×４バンク）、リフレッシュサイクルは８３２０（８１９２＋１２８）サイクルとなる。
【０１５７】
ＥＣＣ−ＣＯＤＥＣ回路７内には、ＥＣＣ−ＣＯＤＥＣが、ＩＯ配線毎に配置される。この例では内部Ｉ／Ｏは１６ビットであり、ＥＣＣ−ＣＯＤＥＣ回路７内に、１６台のＣＯＤＥＣが配置されることになる。ＥＣＣ−ＣＯＤＥＣ回路７の配置場所は、内部ＩＯバス上のどこでもよく、レイアウト上の自由度があり、チップサイズオーバーヘッドをおさえる効果がある。
【０１５８】
図１８を参照すると、本発明の更に別の実施例による半導体集積回路装置が示されている。この半導体集積回路装置においては、図１７と同じく、２５６ＭｂＳＤＲＡＭ、×１６（語構成）での実施例であるが、ＥＣＣ−ＣＯＤＥＣ回路７を各メモリバンクのＩ／Ｏ毎に配置した例である。この場合、各ＥＣＣ−ＣＯＤＥＣ回路７内には、１６台のＥＣＣ−ＣＯＤＥＣが配置される。すなわち、１６台／バンク、計６４台のＥＣＣ−ＣＯＤＥＣが配置されることになり、チップサイズオーバーヘッドの点では不利である。レイアウト上の自由度はなく、個々のＭＡ（メインアンプ）、ＷＢ（ライトバッファ）の近くにＥＣＣ−ＣＯＤＥＣを配置しなければならない。
【０１５９】
しかし、４バンク同時のメモリアクセスを行うことで、図１７に比べ１／４の時間で、符号化（Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ）、復号（Ｃｏｒｒｅｃｔ）動作の処理ができるメリットがある。符号化（Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ）、復号（Ｃｏｒｒｅｃｔ）動作の消費電流という面では、４バンク同時のメモリアクセスは２倍以上にもなりデメリットではあるが、いずれを選択するかは処理時間とのトレードオフで決まる。内部クロックの速度を調節してもよい。符号化（Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ）の処理時間は、Ｓｕｐｅｒ Ｓｅｌｆ−ＲｅｆｒｅｓｈモードへのＥＮＴＲＹ時間となるが、この時間はユーザーにはみえない。仮に処理中にＥＸＩＴ命令が入ってもデータは壊れていないので、何もせずそのまま通常状態へ移行すればよい。つまり、短くする必要がないため、１バンクごとのメモリアクセスでもかまわない。
【０１６０】
逆に、復号（Ｃｏｒｒｅｃｔ）の処理時間は、Ｓｕｐｅｒ Ｓｅｌｆ−ＲｅｆｒｅｓｈモードのＥＸＩＴ時間であり、この時間はユーザーにみえてしまう。当然、壊れたデータの訂正が終わらなければ、通常状態には復帰できないので、ユーザーは処理が終わるまで待たなければならないことになる。よって、復号時間は短いほど望ましく、４バンク同時のメモリアクセスを行う価値がある。
【０１６１】
本構成は、チップサイズの点では不利であるが、ＥＸＩＴ時間と消費電流を選択できるフレキシビリティがある（実使用では、データ保持状態で待機している時間が圧倒的に長いため、ＥＮＴＲＹ／ＥＸＩＴの消費電流はバッテリー寿命に影響しないといってよい。）。
【０１６２】
図１９を参照すると、図１２のＢＩＳＴコントロ−ラ６”のＳＥＬＦ−ＴＥＳＴ動作の例１（バースト長１、誤り無し）が示され、図２０を参照すると、図１２のＢＩＳＴコントロ−ラ６”のＳＥＬＦ−ＴＥＳＴ動作の例２（バースト動作、誤り有り、結果の読み出し）が示されている。ここで、図１９及び図２０を参照して、図１２のＢＩＳＴコントロ−ラ６”の動作について補足説明しておく。
【０１６３】
図１のＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、ＳＥＬＦ−ＴＥＳＴエントリコマンド（ＢＩＳＴ）を受けると、起動信号ＣＨＥＣＫをＨＩＧＨとする。図１２のＢＩＳＴコントロ−ラ６”は、起動信号ＣＨＥＣＫのＨＩＧＨに応答し、図１９及び図２０に示すように、内部オペレーションコマンド、アドレス、期待値の出力を行いながら、全ビットに対してアクセスを行う。ＢＩＳＴコントロ−ラ６”に入るＭＯＤＥ信号により、試験内容が選択され、Ｘ−ＭＡＲＣＨＩＮＧ（１０Ｎ）等のアドレスパターン、データパターンが決定される。図１４において、発行される期待値は、データスクランブラ２１、ＴＰＨにより、０／１（ＬＯＷ／ＨＩＧＨ）の選択が行われ、ＤＣＬＫにより読み出しデータのタイミングと合わせられる（ＣＡＳレイテンシーへ対応できるようになっている）。
【０１６４】
図１４において、読み出されたデータは、期待値（Ｅｘｐｅｃｔａｔｉｏｎ−Ｄａｔａ→Ｃｏｍｐａｒｉｏｎ−Ｄａｔａ）と比較され、比較結果ＥＲＲＯＲはＥＣＬＫによりフリップフロップ回路からなる誤り記録回路２４に記録される。また、そのエラー検出記録は、ＲＥＳＥＴ信号により消去されない限り、保持され続ける。
【０１６５】
図１のＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、一連のＳＥＬＦ−ＴＥＳＴオペレーションが終了すると、前記ＲＥＳＥＴ信号をパルス出力し、起動信号ＣＨＥＣＫをＬＯＷに下げ、外部コマンドの受付けが可能となる。
【０１６６】
図１のＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８がＳＥＬＦ−ＴＥＳＴエグジットコマンド（図１３のＢＩＳＴＸ）を受けると、ＣＯＭＯＰＡＲＥ信号がＨＩＧＨとなり、図１４において、エラー記録ＥＳＴＡＴＥが出力バッファから外部出力される。この例では、誤り有りはＨＩＧＨ、誤り無しはＬＯＷである。
【０１６７】
上記のようなＢＩＳＴの効果は今更言うまでもなく、安価な装置での選別試験を可能にし、大幅なテストコスト削減にある。
【０１６８】
図１９に関して補足すると、ＷＲＩＴＥ動作のときは、ＢＩＳＴＷをＨＩＧＨとし、演算された期待値（Ｅｘｐｅｃｔａｔｉｏｎ−Ｄａｔａ）をＷＢ（ライトバッファ）ヘ送り出し、ＲＥＡＤ動作のときは、ＢＩＳＴＲをＨＩＧＨとし、読み出しデータを誤り検出回路へ取り込み、期待値と比較しているが、ＢＩＳＴＷ、 ＢＩＳＴＲを同一信号とし、ＳＥＬＦ−ＴＥＳＴ中は常にＨＩＧＨでも動作に支障はない。
【０１６９】
読み出しデータを期待値と比較するが、期待値と一致し、誤りは記録されていない。
【０１７０】
図２０に関して、補足すると、期待値は＜ＲＥＡＤ＞コマンドに合わせて発行され、ＤＣＬＫにより読み出しデータとのタイミング調整が行われている。また、読み出しデータとの比較結果ＥＲＲＯＲは、ＥＣＬＫにより取り込まれ、ＥＴＲＩＧ信号となる。ＥＴＲＩＧ信号が１度でもＨＩＧＨになると、誤り検出記録ＥＳＴＡＴＥは、ＨＩＧＨとなり、ＲＥＳＥＴされない限り消去されない。この例では、読み出しデータの４ビット目で期待値と異なるデータがあったため、ＥＳＴＡＴＥはＨＩＧＨ（誤り有り）が記録されている。最後にＣＯＭＰＡＲＥ信号がＨＩＧＨとなり、ＥＳＴＡＴＥが外部へ読み出されている。
【０１７１】
図２１及び図２２を参照すると、図６に示されたＥＣＣ−ＣＯＤＥＣ回路７の具体例が示されている。図２１及び図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７は、図６のＥＣＣ−ＣＯＤＥＣ回路７において説明した循環回路７３やＥＸ−ＯＲ回路７６を有する。図２１及び図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７においては、誤り位置検出信号（ＬＯＣＡＴＩＯＮ）の出力パスにはレジスタ回路７８が３段、挿入されている。
【０１７２】
図２３（Ａ）、（Ｂ）、及び（Ｃ）には、図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７の循環回路７３中の左右シフト型のシフトレジスタ７３１、７３２、及び７３３がそれぞれ具体的に示されている。
【０１７３】
図２４には、図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７の循環回路７３中のＥＸ−ＯＲ回路７３４が具体的に示されている。
【０１７４】
図２１及び図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７では、ＥＣＣコントローラ６（図３）がインターナルクロックＩＣＬＫによる単相同期回路であること、出力にレジスタ回路を挿入したこと、さらに、誤り位置検出信号（ＬＯＣＡＴＩＯＮ）の出力パスにもレジスタ回路７８を１段挿入したことで、リアルタイムの誤り位置検出信号（図２２のＬ０）に対するレスポンスは３クロック遅延することになる。そのため、前記３段のレジスタ回路７８により、３クロック前の検出結果をストアしておき、誤り訂正動作を行う必要が生じる。
【０１７５】
図２５を参照すると、図２１及び図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７へクロック（ＣＣＬＫ，ＣＣＬＫＢ，ＣＣＬＫ２，ＣＣＬＫ２Ｂ）を供給する回路（ＣＯＤＥＣ−ＣＬＫ ＧＥＮＥＲＡＴＯＲ回路）が示されている。図２５に図示の回路は、インバータ２段からなる遅延回路ＤＬ１と、インバータ４段からなる遅延回路ＤＬ２とを有し、ＣＣＬＫ，ＣＣＬＫＢのクロック動作とＣＣＬＫ２，ＣＣＬＫ２Ｂのクロック動作に遅延を持たせ、図２３に示す左右シフト型のレジスタ回路の動作マージンを確保している。この動作マージンについて、図２３（Ａ）を例に説明する。左右シフト型のレジスタ回路は、左右２つのラッチ回路の開閉をする制御クロックＣＣＬＫ２，ＣＣＬＫ２Ｂと、ラッチ回路のデータを隣のラッチ回路へコピーする制御クロックＣＣＬＫ，ＣＣＬＫＢによりシフト動作を行う。まず、ＣＣＬＫが先にＬＯＷからＨＩＧＨへ遷移すると左右２つのラッチ回路のデータは同じになる。遅れてＣＣＬＫ２がＬＯＷからＨＩＧＨへ遷移しても結果に影響はない。次にＣＣＬＫがＨＩＧＨからＬＯＷへ戻るとき、遅れてＣＣＬＫ２がＬＯＷからＨＩＧＨへ戻ると、右ラッチ回路は閉じ、左ラッチ回路は開いているため、データは右ラッチ回路から隣のシフトレジスタの左ラッチ回路へコピーされてしまい、データは右から左へ流れてしまう。つまり、順進シフトにならない。先にＣＣＬＫ２がＬＯＷからＨＩＧＨへ戻れば、右ラッチ回路は開き、左ラッチ回路は閉じているため、データは隣のシフトレジスタの左ラッチ回路から右ラッチ回路へコピーされ、順進シフトが行うことができる。逆進シフト動作のときは、ＣＣＬＫ，ＣＣＬＫＢとＣＣＬＫ２，ＣＣＬＫ２Ｂを逆相動作させるが、同じようにＣＣＬＫ２，ＣＣＬＫ２Ｂのクロック動作を先に行う必要がある。
【０１７６】
図２５において、ＣＯＤＥＣＥ（ｉ）は、ＥＣＣコントローラ６（図３）からバンク毎に送信されるＣＯＤＥＣイネーブル信号である。なお、ｉはバンクアドレスを意味する（ｉ＝０，１，２，３）。
【０１７７】
また、ＢＡＥ（ｊ）は、図１のＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８から各バンクへ送信されるバンクイネーブル信号である。ＰＡＳＲモードに対応して、活性化可能なバンクはＨＩＧＨとなる。ここで、ｊはバンクアドレスを意味する。（ｊ＝０，１，２，３）。
【０１７８】
例えば、ＰＡＳＲモードが４バンク（フルバンク、ディフォルト）のときは、ＢＡＥ（０）〜ＢＡＥ（３）全てがＨＩＧＨとなる。２バンクであれば、ＢＡＥ（０），ＢＡＥ（１）のみＨＩＧＨとなる。ＢＡＥ（ｊ）がＬＯＷのとき、ＥＣＣ−ＣＯＤＥＣ回路７（図２１及び図２２）へのＣＣＬＫは供給されないことになる。
【０１７９】
本回路は、インターナルクロックＩＣＬＫからＥＣＣ−ＣＯＤＥＣ回路７（図２１及び図２２）へ供給する４本のクロック信号（ＣＬＫ，ＣＬＫＢ，ＣＬＫ２，ＣＬＫ２Ｂ）を生成し、複数のＥＣＣ−ＣＯＤＥＣ回路７に出力する。ＳＹＮＤＲＯＭＥモードのとき、ＣＬＫ、ＣＬＫ２は同相で動作するが、ＣＯＲＲＥＣＴモードのときは、ＣＬＫ、ＣＬＫ２は逆相で動作する。この同相・逆相動作の切り替えによりＥＣＣ−ＣＯＤＥＣ回路７（図２１及び図２２）はシフトレジスタの順進・逆進動作を可能にしている。
【０１８０】
図２６を参照すると、図１に示された半導体集積回路装置の別のＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作シーケンス（Ｅｎｔｒｙ／Ｅｘｉｔ Ｓｃｈｅｍｅ）が示されている。
【０１８１】
図２に示したＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作シーケンスのＥｎｔｒｙ／Ｅｘｉｔ方式では、従来からある通常のＳｅｌｆ−Ｒｅｆｒｅｓｈコマンドとは別に“Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ”用のコマンド（Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエントリコマンド（ＳＳＥＬＦ）及びＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエグジットコマンド（ＳＳＥＬＦＸ））を、図１のＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８に入れるなど、一般的な方式とはいえない。つまり、ユーザーは汎用ＳＤＲＡＭとは別の制御方式（チップセットやソフトウェア）を開発しなければならず、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを使うために、開発コスト、期間の点で犠牲を払うことなる。
【０１８２】
これに対し、図２６に示されたＥｎｔｒｙ／Ｅｘｉｔ方式は、汎用ＳＤＲＡＭのユーザーが対応できるようにした例である。“Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ”用のコマンドは持たず、通常のＳｅｌｆ−Ｒｅｆｒｅｓｈコマンド（Ｓｅｌｆ−Ｒｅｆｒｅｓｈエントリコマンド（ＳＥＬＦ：図２６の第３ラインのＥｘｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）及びＳｅｌｆ−Ｒｅｆｒｅｓｈエグジットコマンド（ＳＥＬＦＸ：図２６の第３ラインのＥｘｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照））をそのまま使用し、Ｅｎｔｒｙ／Ｅｘｉｔ方式は基本的にはＳｅｌｆ−Ｒｅｆｒｅｓｈコマンドと同じとした。
【０１８３】
ただし、Ｅｘｉｔコマンド（ＳＥＬＦＸ）投入後、定義されたＥＸＩＴ−ＴＩＭＥ（Ｃｏｒｒｅｃｔ動作終了までの時間）の間、一般的に行われる分散リフレッシュオペレーション（２５６ＭｂＳＤＲＡＭの場合、リフレッシュサイクルは８ｋサイクル（８１９２サイクル）であるため、リフレッシュ規格の６４ｍｓを満足するため、約７．８μｓｅｃの周期で＜ＲＥＦ＞コマンドを投入する）のみを行うとした。Ｃｏｒｒｅｃｔ動作中はＥＣＣコントローラから発行される内部コマンドを受け付けるため、外部から投入された＜ＲＥＦ＞コマンドは無視される。Ｃｏｒｒｅｃｔ動作が完了したら、Ｉｄｌｅ状態に復帰するため、外部から投入された＜ＲＥＦ＞コマンドを受け、リフレッシュ動作を行うことになる。これにより、長周期リフレッシュ動作で生じるポーズ不良のエラー率により変動するＣｏｒｒｅｃｔ動作時間（ＥＸＩＴ−ＴＩＭＥ）を吸収し、訂正されたデータを保持しながら、通常のメモリアクセス動作へ移行することができる。
【０１８４】
図２に示すＥｘｉｔ方式では、Ｃｏｒｒｅｃｔ動作に要する時間が変動し確定しないことから、Ｃｏｒｒｅｃｔ動作終了後に自動的にＳｅｌｆ−Ｒｅｆｒｅｓｈモードに移行するとしているが、Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードとは前記の分散リフレッシュ動作を内部で自動的に行っている動作にすぎず、図２６も実効的には同じである。いずれの方式を選択するかはユーザーに依存する。
【０１８５】
通常のＳｅｌｆ−Ｒｅｆｒｅｓｈの場合にもＥＸＩＴ−ＴＩＭＥは存在し、その時間は１００ｎｓ程度であるが、この場合にはＣｏｒｒｅｃｔ動作終了までの時間となるため、数１００ｍｓ程度となる。一般に、ＳＤＲＡＭを使用する場合には、常に分散リフレッシュオペレーションを行い、その＜ＲＥＦ＞コマンド間に所望のオペレーションコマンドが投入される。つまり、図２６のＥｘｉｔ方式は、ＥＸＩＴ−ＴＩＭＥが長いものの、何ら特別な動作ではなく、基本的には通常のＳｅｌｆ−Ｒｅｆｒｅｓｈと同じといえる。
【０１８６】
なお、Ｅｎｔｒｙ／ＥｘｉｔコマンドはＳｅｌｆ−Ｒｅｆｒｅｓｈコマンドと同じとし、ＭＲＳあるいはＥＭＲＳの設定により、そのコマンドの意味が“Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ”か、通常のＳｅｌｆ−Ｒｅｆｒｅｓｈか、切り替えるようにしてもよい。
【０１８７】
“Ｃｏｒｒｅｃｔ動作に要する時間が変動する”と書いたが、図２及び図２６の方式の場合、内部発生のＩＣＬＫを同期クロックとして動作させているため、その周期の製造ばらつきがあり、ＥＮＴＲＹ時間（Ｐａｒｉｔｙ−Ｇｅｎｅｔａｔｉｏｎに要する時間）も正確には外部にみえない。あえて図示はしないが、Ｅｎｔｒｙ／Ｅｘｉｔ期間中は、外部からＣＬＫを受け付け、Ｅｎｔｒｙ／Ｅｘｉｔ時間をサイクル数で規定してもよい。
【０１８８】
図２及び図２６の方式に対応した状態遷移図を、図２７及び図２８に示す。これらは、Ｍｏｂｉｌｅ ＲＡＭの状態遷移図をベースにＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを追加した例である。
【０１８９】
図２７の状態遷移図は、図２の方式に対応し、ユーザーによってＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ Ｅｘｉｔ（ＳＳＲ ＥＸＩＴ）が入力されると、Ｃｏｒｒｅｃｔ状態（ＥＲＲＯＲ ＣＯＲＲＥＣＴＩＯＮ）に移行し、それが終了すると自動的にＳｅｌｆ−Ｒｅｆｒｅｓｈ状態に移行する。ここで、Ｓｅｌｆ−Ｒｅｆｒｅｓｈ Ｅｘｉｔ（ＳＲ ＥＸＩＴ）が入力されて、はじめてＥｘｉｔ完了する。
【０１９０】
図２８の状態遷移図は、図２６の方式に対応し、“Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ”用のコマンドとして、図２７におけるＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ Ｅｎｔｒｙ（ＳＳＲ ＥＮＴＲＹ）及びＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ Ｅｘｉｔ（ＳＳＲ ＥＸＩＴ）の代りに、Ｓｅｌｆ−Ｒｅｆｒｅｓｈ Ｅｎｔｒｙ（ＳＲ ＥＮＴＲＹ）及びＳｅｌｆ−Ｒｅｆｒｅｓｈ Ｅｘｉｔ（ＳＲ ＥＸＩＴ）を用いる例である。ユーザーによってＳｅｌｆ−ＲｅｆｒｅｓｈＥｘｉｔ（ＳＲ ＥＸＩＴ）が入力されると、Ｃｏｒｒｅｃｔ状態（ＥＲＲＯＲ ＣＯＲＲＥＣＴＩＯＮ）に移行し、それが終了すると単純にＥｘｉｔを完了する。
【０１９１】
図２９の状態遷移図は、図２７の状態遷移図と同様に、ユーザーによってＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ Ｅｘｉｔ（ＳＳＲ ＥＸＩＴ）が入力されると、Ｃｏｒｒｅｃｔ状態（ＥＲＲＯＲ ＣＯＲＲＥＣＴＩＯＮ）に移行する。そのＣｏｒｒｅｃｔ状態（ＥＲＲＯＲ ＣＯＲＲＥＣＴＩＯＮ）が終了すると、単純にＥｘｉｔを完了する。
【０１９２】
図３０を参照すると、図１８に示す構成のＥＣＣコントローラ６及びＥＣＣ−ＣＯＤＥＣ回路７などの接続関係について詳細に示されている。ＥＣＣコントローラ６からは６４台のＥＣＣ−ＣＯＤＥＣ（図２１及び図２２）へＣＯＤＥＣ−ＭＯＤＥ信号（ＩＮＩＴ，ＰＡＲＩＴＹ，ＳＹＮＤＲＯＭＥ，ＣＯＲＲＥＣＴ，ＣＯＤＥＣＥ）が共通に供給され、ＩＣＬＫ−ＧＥＮＥＲＡＴＯＲからは、ＥＣＣコントローラ６（または図１１の６’）、ＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９へＩＣＬＫ（内部同期クロック信号）が共通に供給されている。ＩＣＬＫ−ＧＥＮＥＲＡＴＯＲはＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９からの発振開始命令（ＩＣＬＫＯＮがＨＩＧＨ）を受け、発振を開始する。逆に発振停止命令（ＩＣＬＫＯＮがＬＯＷ）を受け、発振を停止する。ＥＣＣ−ＣＯＤＥＣへのクロック信号はＩＣＬＫがＣＣＬＫ−ＧＥＮＥＲＡＴＯＲ（図２５）を通じて４本の同期クロック（ＣＣＬＫ，ＣＣＬＫＢ，ＣＣＬＫ２，ＣＣＬＫ２Ｂ）へ変換され、ＥＣＣ−ＣＯＤＥＣ４台ごとに共通供給されている。つまり、１バンクあたり１６台のＥＣＣ−ＣＯＤＥＣのため、ＣＣＬＫ−ＧＥＮＥＲＡＴＯＲ（図２５）は４台配置される。ＥＣＣ−ＣＯＤＥＣへのクロック信号は、ＣＯＤＥＣＥ（コーデックイネーブル）信号がＨＩＧＨのとき出力されるが、各バンクごとに４本あり、それぞれを必要に応じてＥＣＣコントローラ６が制御することで、バンク単位の動作も可能にしている。ＭＡ（メインアンプ）出力は通常パスとＥＣＣ−ＣＯＤＥＣへの出力パスの２系統を持ち、通常モードとＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードに応じて切り替えられる。通常モードで読み出されたデータは通常パスで共通Ｉ／Ｏ−ＢＵＳを通り、ＤＡＴＡ−ＯＵＴＰＵＴ−ＲＥＧＩＳＴＥＲへバッファされ外部出力される。Ｓｕｐｅｒ Ｓｅｌｆ−ＲｅｆｒｅｓｈモードのＰａｒｉｔｙ−ＧｅｎｅｒａｔｉｏｎあるいはＣｏｒｒｅｃｔ動作で読み出されたデータは、ＥＣＣ−ＣＯＤＥＣへの出力パスを通り、レジスタ回路（図３０のＦＦ）へバッファされた後、ＥＣＣ−ＣＯＤＥＣ内のシフトレジスタへ逐次取り込まれる。ＷＢ（ライトバッファ）にも通常パスとＥＣＣ−ＣＯＤＥＣからの入力パスの２系統があり、通常モードとＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードに応じて切り替えられる。通常モードでは外部入力された書込みデータがＤＡＴＡ−ＩＮＰＵＴ−ＲＥＧＩＳＴＥＲにバッファされ、共通Ｉ／Ｏ−ＢＵＳを通り、通常パスからＷＢ（ライトバッファ）へ入力される。Ｓｕｐｅｒ Ｓｅｌｆ−ＲｅｆｒｅｓｈモードのＰａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎでは、ＥＣＣ−ＣＯＤＥＣから出力されるパリティビットがＥＣＣ−ＣＯＤＥＣからの入力パスを通り、ＷＢ（ライトバッファ）へ入力される。図３０及び図３１には無いが通常モード同様、パリティビットをレジスタ回路にバッファしてから入力する場合もある。ＥＣＣ−ＣＯＤＥＣからは、誤り位置検出信号ＬＯＣＡＴＩＯＮ、誤り検出信号ＥＲＲＯＲがＥＣＣコントローラ６へ供給されるが、１バンク１６台のＥＣＣ−ＣＯＤＥＣの出力はＯＲをとられ、最終的にバンク毎の誤り位置検出信号ＬＯＣＡＴＩＯＮ、誤り検出信号ＥＲＲＯＲとなる。位置検出信号ＬＯＣＡＴＩＯＮは、単純に４バンクのＬＯＣＡＴＩＯＮ信号のＯＲがとられ、１本のＬＯＣＡＴＩＯＮ信号がＥＣＣコントローラ６へ入力されるが、誤り検出信号ＥＲＲＯＲはＰＡＳＲ（パーシャルセルフリフレッシュ）モードに応じて活性化するバンクイネーブル信号ＢＡＥ（ｊ）とのＡＮＤをとった後、１本のＥＲＲＯＲ信号となり、ＥＣＣコントローラ６へ入力される。例えば、ＰＡＳＲモードが２バンクのとき、バンクイネーブル信号ＢＡＥ（０），ＢＡＥ（１）はＨＩＧＨ、それ以外はＬＯＷとなり、誤り検出信号ＥＲＲＯＲはバンク０、１からのＥＲＲＯＲ信号のみがＯＲ処理され、ＥＣＣコントローラ６に入力される。これにより、動作保証外のバンク２、３のＥＲＲＯＲ信号は無視できるため、ＥＣＣコントローラ６はＣｏｒｒｅｃｔ動作の無駄な内部コマンド発行、オペレーションを省くことができる。
【０１９３】
次に図３２及び図３３を参照して、図９及び図１０のＣｏｒｒｅｃｔ動作に関して補足する。図３２及び図３３は、図１１に示すＥＣＣコントローラ６’及び図２１及び図２２に示す具体的なＥＣＣ−ＣＯＤＥＣ回路７を用いた場合のＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作におけるシンドローム演算から誤り位置検出までの詳細動作（図９及び図１０のＣｏｒｒｅｃｔ動作に対応）の左半分及び右半分を示している。
【０１９４】
ＥＣＣコントローラ６’の出力はレジスタ回路１４、１５、及び１７を介して行われるため、コマンド発生部１１及びアドレス発生部１２の出力はレジスタ回路１４、１５、及び１７により１サイクル遅れて出力される。まず、図９に示したシンドローム演算では、データの流れはＥＣＣコントローラからコントロールロジック及びＥＣＣ−ＣＯＤＥＣ回路への１方向であるため、ＥＣＣコントローラの出力がコマンド発生部及びアドレス発生部の出力より１サイクル遅れるだけで、図９と同じである。図２５のクロック供給回路（ＣＣＬＫ−ＧＥＮＥＲＡＴＯＲ）から供給される４クロックＣＣＬＫ，ＣＣＬＫＢ，ＣＣＬＫ２，ＣＣＬＫ２Ｂは、遅延回路ＤＬ１（図２５）により、ＣＣＬＫ，ＣＣＬＫＢのクロックのほうをＣＣＬＫ２，ＣＣＬＫ２Ｂのクロックより遅く動作するように設定し、ＥＣＣ−ＣＯＤＥＣ回路の巡回シフト動作の動作マージンを確保している。この遅延関係が逆になると、シフトレジスタはデータを破壊してしまう。コマンド発生部はシンドローム演算のコマンド発行を終えてから、誤り検出信号ＥＲＲＯＲを受け付ける（ＥＲＲＯＲ Ｄｅｔｅｃｔ）が、６４台のＥＣＣ−ＣＯＤＥＣ回路出力からＯＲ処理を経てＥＣＣコントローラへ到達する遅延時間に対してマージンをもって待つ。図３２及び図３３の例では最後の＜ＰＲＥ＞コマンドを発行してから３サイクル目にＥＲＲＯＲを受け付けている。ＥＲＲＯＲがＨＩＧＨであった場合、ＥＣＣコントローラは次のように誤り位置検出動作に移行する。まず、ＣＯＲＲＥＣＴ信号をＨＩＧＨへ上げ、ＩＣＬＫと無関係にＣＣＬＫ，ＣＣＬＫＢを反転出力させる。この動作でシフトレジスタ回路（図２３）に記憶されたデータは、左のラッチ回路に記憶したデータが右のラッチ回路へコピーされ、左右のラッチ回路のデータが同じになる。次の１サイクルでＳＹＮＤＲＯＭＥ信号をＬＯＷへ下げ、４クロックＣＣＬＫ，ＣＣＬＫＢ，ＣＣＬＫ２，ＣＣＬＫ２Ｂを反転させると同時にＣＯＲＲＥＣＴＢを反転させ、１ビットの逆進・巡回シフトが行われる。ここでも、ＣＣＬＫ，ＣＣＬＫＢのクロックのほうをＣＣＬＫ２，ＣＣＬＫ２Ｂのクロックより遅く動作させ、シフト動作の動作マージンを確保している。これは、図２５のクロック供給回路（ＣＣＬＫ−ＧＥＮＥＲＡＴＯＲ）の遅延回路ＤＬ２により確保される。この遅延関係は、これ以降のクロッキング動作においても、図２５のクロック供給回路（ＣＣＬＫ−ＧＥＮＥＲＡＴＯＲ）の遅延回路ＤＬ１により常に維持される。また、このＳＹＮＤＲＯＭＥ，ＣＯＲＲＥＣＴ信号の制御により、ＥＣＣ−ＣＯＤＥＣ回路はＳＹＮＤＲＯＭＥモードからＣＯＲＥＣＴモードへ以降する。ＣＣＬＫ，ＣＣＬＫＢとＣＣＬＫ２，ＣＣＬＫ２Ｂは逆相クロックとなり、逆進・巡回シフト動作が可能になる。この１ビットシフトによりシンドローム演算の最後にメモリセルから読み出したビットに対するシンドロームパターンがＥＣＣ−ＣＯＤＥＣ内の１６ビットのシフトレジスタに現れる。ここで、最上位ビットのみがＨＩＧＨ、それ以外のビットはＬＯＷとなったとき、誤り位置検出信号ＬＯＣＡＴＩＯＮはＨＩＧＨとなり、ＥＣＣコントローラは当該ビットが誤りであることを検出する。続く読み出しビットの誤り判定を行うため、ＣＯＤＥＣＥ（コーデックイネーブル）信号をＨＩＧＨとし図２５のクロック供給回路（ＣＣＬＫ−ＧＥＮＥＲＡＴＯＲ）から４クロックＣＣＬＫ，ＣＣＬＫＢ，ＣＣＬＫ２，ＣＣＬＫ２Ｂを供給し、逆進・巡回シフトを行い、続く読み出しビットの誤り判定を行っていく。それに平行してアドレス発生部は内部アドレスの逆進を行うが、ＣＯＤＥＣＥ（コーデックイネーブル）信号をＨＩＧＨとしてから３サイクル後にアドレスの逆進は開始される。続くシフトレジスタの逆進・巡回シフトの結果、誤り位置検出信号ＬＯＣＡＴＩＯＮがＨＩＧＨになった場合、ＥＣＣコントローラはそれを受け、ＣＯＤＥＣＥ信号をＬＯＷに下げ、ＥＣＣ−ＣＯＤＥＣ回路の動作を停止するが、まず、ＬＯＣＡＴＩＯＮ信号を受けるとるサイクルで１サイクル巡回シフトが行われてしまう。さらに、コマンド発生部の出力はレジスタ回路を介して出力されるため、ＥＣＣ−ＣＯＤＥＣ回路の停止は１サイクル遅れる。さらに、誤り位置検出信号ＬＯＣＡＴＩＯＮもレジスタを介して出力されるため、ＥＣＣ−ＣＯＤＥＣ回路から１サイクル遅れて出力されているおり、１ビット前の判定結果をみていることなる。つまり、誤り位置検出は３サイクル遅延することなる。したがって、ＥＣＣ−ＣＯＤＥＣ回路（図２１及び図２２）はＬＯＣＡＴＩＯＮ信号を記憶するレジスタを３つ設け、３サイクル前の値（Ｌ３）まで記憶しておき、その値により再書込みデータの反転（図２２の７６）を制御する。前記のアドレス発生部が内部アドレス逆進動作を３サイクル遅延させているのも、このためである。ＥＣＣコントローラは誤り位置検出信号ＬＯＣＡＴＩＯＮのＨＩＧＨを受け付けると、ＥＣＣ−ＣＯＤＥＣ回路、アドレス発生部の逆進を停止、誤りビットの反転再書込みのため、内部コマンドを発行するが、前記の遅延制御により、当該ビットの誤り判定及びアドレスが一致し、正しい誤り訂正動作が可能となる。ＥＣＣコントローラは前記内部コマンドを発行を終え、次の誤り位置検出動作のため、ＥＣＣ−ＣＯＤＥＣ回路の逆進・巡回シフト、アドレス発生部の逆進を開始するが、前記３サイクルの遅延関係は保たれる。
【０１９５】
【発明の効果】
以上説明したように本発明によれば、ＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）の制御下でＥＣＣ−ＣＯＤＥＣ回路をコントロールするＥＣＣコントローラを備えた半導体集積回路装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体集積回路装置のブロック図である。
【図２】図１に示された半導体集積回路装置のＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作シーケンス（Ｅｎｔｒｙ／Ｅｘｉｔ Ｓｃｈｅｍｅ）を示した波形図である。
【図３】図１に示された半導体集積回路装置のＥＣＣコントローラのブロック図である。
【図４】（Ａ）は図３に示されたＥＣＣコントローラのレジスタ回路の各々として用いられるＦＦ（フリップフロップ）回路を示す図であり、（Ｂ）はそのＦＦ回路の内部構成を示す図である。
【図５】図４に示されたＦＦ回路の動作例を示す波形図である。
【図６】図１に示された半導体集積回路装置のＥＣＣ−ＣＯＤＥＣ回路のブロック図である。
【図７】図６に示されたＥＣＣ−ＣＯＤＥＣ回路において行われるＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例１のＰａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ（１）（パリティビット演算）を示した図である。
【図８】図６に示されたＥＣＣ−ＣＯＤＥＣ回路において行われるＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例１のＰａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ（２）（パリティビット書き込み）を示した図である。
【図９】図６に示されたＥＣＣ−ＣＯＤＥＣ回路において行われるＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例２のＣｏｒｒｅｃｔ（１）（シンドローム演算）を示した図である。
【図１０】図６に示されたＥＣＣ−ＣＯＤＥＣ回路において行われるＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例２のＣｏｒｒｅｃｔ（２）（誤り位置検出・訂正書き込み）を示した図である。
【図１１】図１の半導体集積回路装置においてＥＣＣコントロ−ラ６の代りに用いられるＥＣＣコントロ−ラ６’を示したブロック図である。
【図１２】図１の半導体集積回路装置においてＥＣＣコントロ−ラ６の代りに用いられるＢＩＳＴコントロ−ラ６”を示したブロック図である。
【図１３】図１２に示すＢＩＳＴコントロ−ラ６”のＢＩＳＴ機能に関する動作シーケンスを示している。
【図１４】図１の半導体集積回路装置においてＥＣＣ−ＣＯＤＥＣ回路７と置き換えて使用できる誤り検出回路７’を示した図である。
【図１５】図１の半導体集積回路装置においてＥＣＣ−ＣＯＤＥＣ回路７に対して、誤り記録回路２４を追加した例を示したブロック図である。
【図１６】誤り検出回路がＥＣＣコントローラ６或いはＥＣＣコントローラ６’に追加された例を示した図である。
【図１７】本発明の別の実施例による半導体集積回路装置のブロック図である。
【図１８】本発明の更に別の実施例による半導体集積回路装置のブロック図である。
【図１９】図１２のＢＩＳＴコントロ−ラ６”のＳＥＬＦ−ＴＥＳＴ動作の例１（バースト長１、誤り無し）を示した図である。
【図２０】図１２のＢＩＳＴコントロ−ラ６”のＳＥＬＦ−ＴＥＳＴ動作の例２（バースト動作、誤り有り、結果の読み出し）を示した図である。
【図２１】図６に示されたＥＣＣ−ＣＯＤＥＣ回路７の具体例の左半分を示した図である。
【図２２】図６に示されたＥＣＣ−ＣＯＤＥＣ回路７の具体例の右半分を示した図である。
【図２３】図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７の循環回路７３中の左右シフト型のシフトレジスタ７３１、７３２、及び７３３を具体的に示した図である。
【図２４】図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７の循環回路７３中のＥＸ−ＯＲ回路７３４を具体的に示した図である。
【図２５】図２１及び図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７へクロックを供給する回路を示した図である。
【図２６】図１に示された半導体集積回路装置の別のＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作シーケンス（Ｅｎｔｒｙ／Ｅｘｉｔ Ｓｃｈｅｍｅ）を示した波形図である。
【図２７】図２の方式に対応した状態遷移図を示した図である。
【図２８】図２６の方式に対応した状態遷移図を示した図である。
【図２９】図２７の状態遷移図と同様の状態遷移図を示した図である。
【図３０】図１８に示す半導体集積回路装置のＥＣＣコントローラ６及びＥＣＣ−ＣＯＤＥＣ回路７等の接続関係の詳細の左半分を示した図である。
【図３１】図１８に示す半導体集積回路装置のＥＣＣコントローラ６及びＥＣＣ−ＣＯＤＥＣ回路７等の接続関係の詳細の右半分を示した図である。
【図３２】図１１に示す具体的なＥＣＣコントローラ６’及び図２１及び図２２に示す具体的なＥＣＣ−ＣＯＤＥＣ回路７を用いた場合のＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作におけるシンドローム演算から誤り位置検出までの詳細動作の左半分を示す図である。
【図３３】図１１に示す具体的なＥＣＣコントローラ６’及び図２１及び図２２に示す具体的なＥＣＣ−ＣＯＤＥＣ回路７を用いた場合のＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作におけるシンドローム演算から誤り位置検出までの詳細動作の右半分を示す図である。
【符号の説明】
１ 制御信号
２ 内部コマンド
３ 内部アドレス
４ 動作モード信号
５ 誤り検出／誤り位置検出信号
６ ＥＣＣコントローラ
６’ ＥＣＣコントローラ
６” ＢＩＳＴコントロ−ラ
７ ＥＣＣ−ＣＯＤＥＣ回路
７’ 誤り検出回路
８ 入力バッファ回路
９ セルフリフレッシュコントロール回路
１０ ＳＤＲＡＭ
１１ コマンド発生部
１２ アドレス発生部
１３ レジスタ回路
１４ レジスタ回路
１５ レジスタ回路
１６ レジスタ回路
１７ レジスタ回路
２０９ コントロールロジック
【発明の属する技術分野】
本発明は、スーパーセルフリフレッシュ（Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ）モードを有するメモリデバイスを含む半導体集積回路装置に関する。
【０００２】
【従来の技術】
本発明は、基本的には、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルを使用したメモリデバイス（例えば、クロック同期式ＤＲＡＭ：ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関係しており、ＤＲＡＭセルの電荷が消失する前に、その電荷情報を読出して再書き込みするリフレッシュ動作の制御に関する。特に、本発明は、通常のセルフリフレッシュ動作よりも、長周期のリフレッシュ動作であるスーパーセルフリフレッシュ（Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ）動作に関する。
【０００３】
特許文献１には、このようなＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを組み込んだＳＤＲＡＭの構成が開示されている。特に、その特許文献１の図１には、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを達成するために、ＳＤＲＡＭの第１乃至第４のバンクに対応して、第１乃至第４のＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）−ＣＯＤＥＣ（Ｃｏｄｅｒ−Ｄｅｃｏｄｅｒ）回路が、第１乃至第４の符号化復号回路として、ＳＤＲＡＭに設けられ、前記第１乃至前記第４のＥＣＣ−ＣＯＤＥＣ回路がＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）（すなわち、コントロール回路）に接続されている例が開示されている。更に、その特許文献１の図２には、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを達成するために、ＳＤＲＡＭの第１乃至第４のバンクに対して一つの共通のＥＣＣ−ＣＯＤＥＣ回路がＳＤＲＡＭに設けられ、このＥＣＣ−ＣＯＤＥＣ回路がＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）（すなわち、コントロール回路）に接続されている例が開示されている。
【０００４】
更に、その特許文献１の［０００５］及び［０００６］段落には、「ダイナミック型ＲＡＭがデータの保持動作のみを行なう動作モードに入るときに、上記ＥＣＣ−ＣＯＤＥＣ回路を用いて複数のデータに対して誤り検出訂正用の検査ビットを生成して記憶させ、かかる検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内でリフレッシュ周期を長くしてリフレッシュ動作（すなわち、この長周期のリフレッシュ動作がＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作である）を行ない、上記データ保持動作から通常動作に戻る前に、上記ＥＣＣ−ＣＯＤＥＣ回路により上記データと検査ビットを用いて誤りビットを訂正する。」ことが開示されている。
【０００５】
【特許文献１】
特開２００２−０５６６７１号公報（特許請求の範囲、［０００５］及び［０００６］段落等参照）。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記特許文献１には、ＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）と前記第１乃至前記第４のＥＣＣ−ＣＯＤＥＣ回路との間に、或いは、ＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）と前記共通のＥＣＣ−ＣＯＤＥＣ回路との間に、接続され、ＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）の制御下でＥＣＣ−ＣＯＤＥＣ回路をコントロールするＥＣＣコントローラの回路構成については開示がない。
【０００７】
それ故、本発明の目的は、ＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）の制御下でＥＣＣ−ＣＯＤＥＣ回路をコントロールするＥＣＣコントローラを備えた半導体集積回路装置を提供することにある。
【０００８】
本発明の他の目的は、説明が進むにつれて明らかになろう。
【０００９】
【課題を解決するための手段】
本発明による半導体集積回路装置は、以下のとおりである。
【００１０】
（１） ダイナミック型ＲＡＭを有する半導体集積回路装置であって、前記ダイナミック型ＲＡＭは、メモリアレイと、ＲＡＭコントロール部と、ＥＣＣ−コーデック回路と、ＥＣＣコントローラとを有し、前記ＲＡＭコントロール部は、前記ダイナミック型ＲＡＭの外部からの外部コマンドを受け付け、当該外部コマンドをデコードするコマンドデコード部と、スーパーセルフリフレッシュコントロール回路とを有している前記半導体集積回路装置において、
前記コマンドデコード部は、前記ダイナミック型ＲＡＭの内部で発生した内部コマンドをも受け付け可能であり、当該内部コマンドをもデコードすることができるものであり、
前記ＥＣＣコントローラは、コマンド発生部と、アドレス発生部とを有し、
前記コマンドデコード部は、前記外部コマンドとしてエントリコマンドをデコードすると、エンコードを表わす起動命令信号を前記ＥＣＣコントローラに送出し、
前記ＥＣＣコントローラの前記コマンド発生部は、前記起動命令信号を受けると、前記ＥＣＣ−コーデック回路に、前記エンコードを表わす第１の動作モード信号を送出すると共に、前記ＥＣＣコントローラの前記アドレス発生部に、前記第１の動作モード信号の動作タイミングに応じたアドレスを順次発生させ、前記メモリアレイに供給し、
前記ＥＣＣ−コーデック回路は、前記第１の動作モード信号を受けると、前記メモリアレイの持つ情報データに基づいて、誤り検出訂正用の検査ビットを生成し、生成した検査ビットを前記メモリアレイの所定領域へ書き込むエンコード動作を行い、
前記ＥＣＣコントローラの前記コマンド発生部は、前記ＥＣＣ−コーデック回路による前記エンコード動作が終了すると、第１の終了信号を前記内部コマンドとして前記コマンドデコード部に出力し、
前記コマンドデコード部が前記第１の終了信号を前記内部コマンドとして受け付けデコードしたとき、前記ＲＡＭコントロール部の前記スーパーセルフリフレッシュコントロール回路は、前記検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内でリフレッシュ周期を長くしたスーパーセルフリフレッシュ動作を開始させることを特徴とする半導体集積回路装置。
【００１１】
（２） 上記（２）項に記載の半導体集積回路装置において、
前記エントリコマンドはユーザーによって前記ダイナミック型ＲＡＭに入力されるものであることを特徴とする半導体集積回路装置。
【００１２】
（３） 上記（１）項に記載の半導体集積回路装置において、
前記コマンドデコード部は、前記外部コマンドとしてエグジットコマンドをデコードすると、デコードを表わす停止命令信号を前記ＥＣＣコントローラに送出し、前記ＲＡＭコントロール部の前記スーパーセルフリフレッシュコントロール回路は、前記コマンドデコード部が前記エグジットコマンドをデコードしたとき、前記スーパーセルフリフレッシュ動作を終了し、
前記ＥＣＣコントローラの前記コマンド発生部は、前記停止命令信号を受けると、前記ＥＣＣ−コーデック回路に、前記デコードを表わす第２の動作モード信号を送出すると共に、前記ＥＣＣコントローラの前記アドレス発生部に、前記第２の動作モード信号の動作タイミングに応じたアドレスを順次発生させ、前記メモリアレイに供給し、
前記ＥＣＣ−コーデック回路は、前記第２の動作モード信号を受けると、前記メモリアレイの前記所定部から前記誤り検出訂正用の検査ビットを読出すと共に、その検査ビットと前記メモリアレイの持つ情報データに基づいて、情報データの誤りを訂正し再書込みするデコード動作を行い、
前記ＥＣＣコントローラの前記コマンド発生部は、前記ＥＣＣ−コーデック回路による前記デコード動作が終了すると、第２の終了信号を前記内部コマンドとして前記コマンドデコード部に出力することを特徴とする半導体集積回路装置。
【００１３】
（４） 上記（３）項に記載の半導体集積回路装置において、
前記エントリコマンド及び前記エグジットコマンドはユーザーによって前記ダイナミック型ＲＡＭに入力されるものであることを特徴とする半導体集積回路装置。
【００１４】
（５） ダイナミック型ＲＡＭを有する半導体集積回路装置であって、前記ダイナミック型ＲＡＭは、メモリアレイと、ＲＡＭコントロール部と、誤り検出回路と、ＢＩＳＴ（ＢＵＩＬＴ−ＩＮ ＳＥＬＦ ＴＥＳＴ）コントローラとを有し、前記ＲＡＭコントロール部は、前記ダイナミック型ＲＡＭの外部からの外部コマンドを受け付け、当該外部コマンドをデコードするコマンドデコード部を有している前記半導体集積回路装置において、
前記コマンドデコード部は、前記ダイナミック型ＲＡＭの内部で発生した内部コマンドをも受け付け可能であり、当該内部コマンドをもデコードすることができるものであり、
前記ＢＩＳＴコントローラは、コマンド発生部と、アドレス発生部とを有し、
前記コマンドデコード部は、前記外部コマンドとしてＢＩＳＴエントリコマンドをデコードすると、チェックを表わす起動命令信号を前記誤り検出回路に送出し、
前記ＢＩＳＴコントローラの前記コマンド発生部は、前記起動命令信号を受けると、前記誤り検出回路に、前記チェックを表わす動作モード信号を送出すると共に、前記ＢＩＳＴコントローラの前記アドレス発生部に、前記動作モード信号の動作タイミングに応じたアドレスを順次発生させ、前記メモリアレイに供給し、
前記誤り検出回路は、前記動作モード信号を受けると、逐次発生したアドレスに応じて書込みデータを生成し、生成した書込みデータを前記メモリアレイの所定領域あるいは全領域へ書込み、続いて、逐次発生したアドレスに応じて期待値データを生成し、メモリアレイから読み出した情報データとを比較し、情報データの誤りを検出し、誤りの検出が終了すると、終了信号を前記内部コマンドとして前記コマンドデコード部に出力し、
前記コマンドデコード部が前記終了信号を前記内部コマンドとして受け付けデコードしたとき、前記動作モード信号の送出を停止することを特徴とする半導体集積回路装置。
【００１５】
（６） 上記（５）項に記載の半導体集積回路装置において、
前記ＢＩＳＴエントリコマンドはユーザーによって前記ダイナミック型ＲＡＭに入力されるものであることを特徴とする半導体集積回路装置。
【００１６】
【発明の実施の形態】
次に本発明の実施例について図面を参照して説明する。
【００１７】
本発明が対象とするＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ（長周期のセルフリフレッシュ）動作とは、通常のリフレッシュでは無く、メモリデバイスのリフレッシュ動作に伴う消費電流を徹底的に小さくするため、メモリ動作を行わないで長期停止状態に入った場合（メモリデバイスに対しそのようなコマンドが設定された場合）、メモリデバイスの電源を特定部位（例えばメモリセル容量の対極電位：セルプレート：やリフレッシュ部の制御回路やカウンタなど）を除き０ｖまで落として、無駄な消費電流を防ぐと共に、ＤＲＡＭセルのリフレッシュ間隔を例えば、従来の数十倍（１０秒など）に伸ばすことによって、単位期間内のリフレッシュ回数を減らしてリフレッシュ電流を削減したものである。
【００１８】
このＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈにおいては、単位時間あたりのリフレッシュ回数を減らすことにより、ごく一部のセル（例えば出現確率：０．００３７％：程度の落ちこぼれまたは欠陥ビット：Ｔａｉｌ−ｂｉｔ：）については、電荷を消失し、セル情報が壊れるものがあるが、このＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを有するメモリデバイスは、これらのセルに対して、その情報を元に戻す（誤り訂正する）ためのＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）−ＣＯＤＥＣ（Ｃｏｄｅｒ−Ｄｅｃｏｄｅｒ）回路をもっていることを前提としている。
【００１９】
すなわち、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈとは、このようなＥＣＣ−ＣＯＤＥＣ回路を搭載することによって、長時間のリフレッシュ停止期間を設け、かつリフレッシュ停止期間では、内部電源を０ｖまで落とすことによって、超低消費電流を実現することを特徴としたセルフリフレッシュ制御である。
【００２０】
図１を参照すると、本発明の一実施例による半導体集積回路装置は、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを組み込んだ６４ＭｂのＳＤＲＡＭ１０を有する。Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを組み込んだＳＤＲＡＭ１０は、外部入力クロックＣＬＫに同期してデータの出力や入力を行う半導体ダイナミックメモリであり、第１乃至第４のメモリアレイ（第１乃至第４のバンク＃０〜＃３）を持っている。便宜上、第１乃至第４のバンク＃０〜＃３のうち第２及び第３のバンク＃１及び＃２は図示しないが、第２及び第３のバンク＃１及び＃２も第１及び第４のバンク＃０及び＃３と同じ構成である。この半導体集積回路装置は、インタフェースとして、ＣＬＫ（クロック）、ＣＫＥ（クロックイネーブル）、ＣＳ（チップセレクト）、ＷＥ（ライトイネーブル）、ＣＡＳ（カラムアドレスイネーブル）、ＲＡＳ（ロウアドレスイネーブル）のクロック端子及び制御系信号端子と、Ａ０−Ａ１１（メモリアレイアドレス）、ＢＡ０‐１（バンクアドレス）のアドレス系信号端子と、ＤＱＭ（データマスク信号）、ＤＱ０−７（データ入出力信号）のデータ入出力系信号端子を持っている。
【００２１】
また図示されないが、この半導体集積回路装置は、外部電源の供給端子として、ＶｃｃとＶｓｓ（ＧＮＤ）端子を持つ。
【００２２】
この半導体集積回路装置は、更に、ＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９と、ＳＤＲＡＭ１０の第１乃至第４のバンク＃０〜＃３に対して一つ共通に設けられたＥＣＣ−ＣＯＤＥＣ回路７と、コントロールロジック２０９とＥＣＣ−ＣＯＤＥＣ回路７との間に接続され、コントロールロジック２０９の制御下でＥＣＣ−ＣＯＤＥＣ回路７をコントロールするＥＣＣコントローラ６とを有する。
【００２３】
コントロールロジック２０９は、ＣＳ（チップセレクト）、ＷＥ（ライトイネーブル）、ＣＡＳ（カラムアドレスイネーブル）、ＲＡＳ（ロウアドレスイネーブル）の信号の組合せによる外部からのコマンドを受け付け、当該コマンドをデコードする入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８を有する。この入力バッファ回路（ＣＯＭＭＡＮＤＤＥＣＯＤＥ）８は、ＥＣＣコントローラ６からの終了信号（ＲＥＡＤＹ）や内部オペコマンド２をも内部コマンドとして受け付け可能であり、当該内部コマンドをもデコードすることができる。
【００２４】
ＥＣＣコントローラ６は、コントロールロジック２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８の制御下で、ＥＣＣ−ＣＯＤＥＣ回路７を、以下のように、コントロールし、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作を行う。
【００２５】
図２を参照して、図１の半導体集積回路装置のＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作を簡単に説明する。
【００２６】
この半導体集積回路装置において、ＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、ＣＫＥ、ＣＳ、ＷＥ、ＣＡＳ、ＲＡＳの信号の組合せによる外部からのコマンドをデコードし、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエントリコマンド（ＳＳＥＬＦ：図２の第３ラインのＥｘｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）を得ると、起動（ＳＴＡＲＴ）命令信号（ＥＮＣＯＤＥ）を制御信号１としてＥＣＣコントローラ６に送出する。起動命令信号（ＥＮＣＯＤＥ）は、図２の第４ラインに立ち上がっている部分として示されている。ＳＤＲＡＭ１０は、入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８がＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエントリコマンド（ＳＳＥＬＦ）を得た時点で、外部クロック（ＣＬＫ：図２の第２ライン参照）の供給を停止されている。ＥＣＣコントローラ６は、起動命令信号（ＥＮＣＯＤＥ）を受けると、インターナルクロック（ＩＣＬＫ：図２の第６ライン参照）を供給される。ＥＣＣコントローラ６は、インターナルクロックを供給されて、ＥＣＣ−ＣＯＤＥＣ回路７に、エンコードを動作モード信号４として送出する。
【００２７】
ＥＣＣ−ＣＯＤＥＣ回路７は、エンコードを動作モード信号４として受けると、エンコード動作を開始する。すなわち、ＥＣＣ−ＣＯＤＥＣ回路７は、メモリの各バンクの持つ情報データに基づいて、パリティデータ（誤り検出訂正用の検査ビット）を生成し、生成したデータをメモリの各バンクのパリティメモリ領域（ＰＡＲＩＴＹ）へ書き込む（Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ ｗｉｔｈ Ｒｅｆｒｅｓｈ：図２の第１０ライン（ラストライン）のＩｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）。
【００２８】
ＥＣＣ−ＣＯＤＥＣ回路７によるパリティデータの生成と生成したデータのパリティメモリ領域（ＰＡＲＩＴＹ）への書き込みが終了すると、ＥＣＣコントローラ６は、終了信号（ＲＥＡＤＹ：図２の第９ライン参照）を内部コマンド２として入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８に出力する。
【００２９】
入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、終了信号（ＲＥＡＤＹ）を内部コマンド２として受け付けデコードすると、起動命令信号（ＥＮＣＯＤＥ：図２の第４ライン）のＥＣＣコントローラ６への供給を停止する。ＥＣＣコントローラ６は、インターナルクロック（ＩＣＬＫ：図２の第６ライン）の供給も停止される。
【００３０】
入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８が終了信号（ＲＥＡＤＹ）を内部コマンド２として受け付けデコードしたとき、ＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９のセルフリフレッシュコントロール回路９は、図２の最上部に添え書きされたＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作を開始する。このＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作においては、内部電源ＯＦＦ（Ｐｏｗｅｒ ＯＦＦ：ＰＯＦＦ：図２のラストラインのＩｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）、長期停止状態を維持（例えば１０秒）、内部電源ＯＮ（Ｐｏｗｅｒ ＯＮ：ＰＯＮ：図２のラストラインのＩｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）、通常リフレッシュ（Ｂｕｒｓｔ−Ｒｅｆｒｅｓｈ：図２のラストラインのＩｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照：バーストで全セル行う。パリティデータに基づく誤り訂正は行わない。）、以降、ＰＯＦＦ、ＰＯＮ、Ｂｕｒｓｔ−Ｒｅｆｒｅｓｈを任意回繰り返す。
【００３１】
その後、ＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、ＣＫＥ、ＣＳ、ＷＥ、ＣＡＳ、ＲＡＳの信号の組合せによる外部からのコマンドをデコードし、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエグジットコマンド（ＳＳＥＬＦＸ：図２の第３ラインのＥｘｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）を得ると、停止（ＳＴＯＰ）命令信号（ＤＥＣＯＤＥ）を制御信号１としてＥＣＣコントローラ６に送出する。停止命令信号（ＤＥＣＯＤＥ）は、図２の第５ラインに立ち上がっている部分として示されている。ＥＣＣコントローラ６は、停止命令信号（ＤＥＣＯＤＥ）を受けると、インターナルクロック（ＩＣＬＫ：図２の第６ライン）を供給される。ＥＣＣコントローラ６は、インターナルクロックを供給されて、ＥＣＣ−ＣＯＤＥＣ回路７に、デコードを動作モード信号４として送出する。
【００３２】
ＥＣＣ−ＣＯＤＥＣ回路７は、デコードを動作モード信号４として受けると、デコード動作を開始する。すなわち、ＥＣＣ−ＣＯＤＥＣ回路７は、パリティデータを読出すと共に、そのデータとメモリの持つ情報データに基づいて、情報データの誤りを訂正し再書込みする（Ｃｏｒｒｅｃｔ ｗｉｔｈ Ｒｅｆｒｅｓｈ：図２のラストラインのＩｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）。この誤り訂正及び再書き込みをメモリ領域の全セルについて実施する。
【００３３】
ＥＣＣ−ＣＯＤＥＣ回路７による誤り訂正及び再書き込みが終了すると、ＥＣＣコントローラ６は、終了信号（ＲＥＡＤＹ）を内部コマンド２として入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８に出力する。
【００３４】
入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、終了信号（ＲＥＡＤＹ）を内部コマンド２として受け付けデコードすると、停止命令信号（ＤＥＣＯＤＥ：図２の第５ライン）のＥＣＣコントローラ６への供給を停止する。ＥＣＣコントローラ６は、インターナルクロック（ＩＣＬＫ：図２の第６ライン）の供給も停止される。
【００３５】
これにより、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを抜け出し、通常動作（図示の場合は、通常のＳｅｌｆ−Ｒｅｆｒｅｓｈ動作）に戻る。この通常のＳｅｌｆ−Ｒｅｆｒｅｓｈ動作も、外部からのＳｅｌｆ−Ｒｅｆｒｅｓｈエグジットコマンド（ＳＥＬＦＸ：図２の第３ラインのＥｘｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）で終了する。
【００３６】
すなわち、この半導体集積回路装置は、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエントリコマンド（ＳＳＥＬＦ）を外部から得た時に、図２の最上部に添え書きされたＥＮＴＲＹ−ＴＩＭＥに入る。このＥＮＴＲＹ−ＴＩＭＥでは、全ビットの読出しを実行しながらパリティビットを生成し、書き込む。続いて、図２の最上部に添え書きされたＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ（長周期のセルフリフレッシュ）に移行し、そのリフレッシュは通常リフレッシュの実力以上の長周期で行い、発生したエラーは放置する。
【００３７】
さらに、この半導体集積回路装置は、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエグジットコマンド（ＳＳＥＬＦＸ）を外部から得た時に、図２の最上部に添え書きされたＥＸＩＴ−ＴＩＭＥに入る。このＥＸＩＴ−ＴＩＭＥでは、全ビットを読出しながらパリティビットを用い、長周期のリフレッシュの際に発生した誤りデータを訂正し、再書込みする。
【００３８】
図１において、この半導体集積回路装置は、上述したように、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作のため、ＥＣＣコントローラ６及びＥＣＣ−ＣＯＤＥＣ回路（元のメモリデータからパリティビットを生成するＣｏｄｅｒ回路と、そのパリティビットとメモリからの読出しデータにより、誤り訂正済みメモリデータを生成するＤｅｃｏｄｅｒ回路とからなる）７をＳＤＲＡＭ１０に単純に追加搭載し、ＤＲＡＭ１０の回路にはほとんど変更を加えない。ＥＣＣコントローラ６は、単独でＳＤＲＡＭ１０への内部コマンド２、内部アドレス３を発行し、入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、外部コマンド（すなわち、外部命令）のみならず、内部コマンド（すなわち、内部命令）２をも受け付ける構成をとる。ＥＣＣコントローラ６は、ＥＣＣ−ＣＯＤＥＣ回路７への制御命令としてＣＯＤＥＣ動作モード４を発行し、ＥＣＣ−ＣＯＤＥＣ回路７からの誤り検出（ＥＲＲＯＲ）／誤り位置検出（ＬＯＣＡＴＩＯＮ）信号５を受け付け、効率的にパリティビット生成・書き込み、誤り訂正動作を実施する。
【００３９】
図３を参照すると、ＥＣＣコントローラ６は、コマンド発生部（ＣＯＭＭＡＮＤ−ＧＥＮＥＲＡＴＯＲ）１１と、アドレス発生部（ＡＤＤＲＥＳＳ−ＧＥＮＥＲＡＴＯＲ）１２と、レジスタ回路１３〜１７とを有する。コマンド発生部１１及びアドレス発生部１２は、いずれも、単相同期回路である。ＥＣＣコントローラ６は、ＳＤＲＡＭ１０（図１）内のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９（図１）から発生する制御信号（ＥＮＣＯＤＥ＝起動命令信号、ＤＥＣＯＤＥ＝停止命令信号、ＭＯＤＥ＝動作モード指定信号）１及びＥＣＣ−ＣＯＤＥＣ回路７から発生する制御信号（ＥＲＲＯＲ及びＬＯＣＡＴＩＯＮ＝誤り訂正時に使用する誤りの発生とその位置を知らせる信号）５を受け、ＣＯＤＥＣ動作モード信号４を決定し、内部コマンド２、内部アドレス３を発生する。幾つかの信号はレジスタ回路１４〜１７を経て、ＥＣＣコントローラ６外へ出力する。なお、レジスタ回路１３〜１７の各々は、入力端子ＩＮ、出力端子ＯＵＴ、インターナルクロック（ＩＣＬＫ）を供給される端子ＣＬＫ、リセット信号ＲＳＴを供給される端子ＣＬＲＢ等で構成される。
【００４０】
図４（Ａ）に、レジスタ回路１３〜１７の各々として用いられるＦＦ（フリップフロップ）回路を示し、図４（Ｂ）に、そのＦＦ回路の内部構成を示す。
【００４１】
図４（Ａ）において、このＦＦ回路は、入力端子ＩＮの信号を受け、クロックＣＬＫ及びＣＬＫＢにより制御されるスイッチ４１と、スイッチ４１の出力信号を受け、クロックＣＬＫ及びＣＬＫＢにより制御されるスイッチ４２と、スイッチ４２の出力信号を受け、クロックＣＬＫ及びＣＬＫＢにより制御されるスイッチ４３と、スイッチ４３の出力信号を受け、クロックＣＬＫ及びＣＬＫＢにより制御されるスイッチ４４とを有する。スイッチ４４の出力信号は出力端子ＯＵＴに送出される。このＦＦ回路は、更に、スイッチ４１の出力信号及び端子ＣＬＲＢの信号を受けるナンドゲート４５と、ナンドゲート４５の出力信号を反転し、スイッチ４３に入力信号として送出するインバータ４６と、スイッチ４３の出力信号及び端子ＣＬＲＢの信号を受けるナンドゲート４７と、ナンドゲート４７の出力信号を反転し、出力端子ＯＵＴに送出するインバータ４８とを有する。ナンドゲート４７の出力信号は、出力端子ＯＵＴＢに送出される。
【００４２】
図４（Ａ）及び（Ｂ）において、端子ＣＬＫＢは、図５から明らかなように、端子ＣＬＫのクロックを反転したクロックを供給される端子である。図５にＦＦ回路の動作例を示す。
【００４３】
図３に戻って、ＥＣＣコントローラ６は、出力信号のうち、終了信号（ＲＥＡＤＹ）を、ＳＤＲＡＭ１０（図１）内のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９（図１）に出力する。終了信号（ＲＥＡＤＹ）は、パリティデータの生成及び書き込み（Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ ｗｉｔｈ Ｒｅｆｒｅｓｈ：図２のラストライン）が終了した時及びパリティデータを基に情報データの誤りの訂正及び再書込み（Ｃｏｒｒｅｃｔ ｗｉｔｈ Ｒｅｆｒｅｓｈ：図２のラストライン）が終了した時に出力される。
【００４４】
ＣＯＤＥＣＥ（ＣＯＤＥＣ Ｅｎａｂｌｅ）、ＳＹＮＤＲＯＭＥ、ＰＡＲＩＴＹ、ＣＯＲＲＥＣＴ、ＩＮＩＴは、ＣＯＤＥＣ動作モード信号４としてＥＣＣ−ＣＯＤＥＣ回路７で使われ、ＥＣＣに伴う各種動作（ＣＯＤＥＣやメモリ回路を活性化、パリティデータの生成とその書き込み、誤り訂正データの生成とその書き込み等）を決定する。
【００４５】
ＩＲＡＳ、ＩＣＡＳ、ＩＷＥは、内部メモリの制御信号で、ＳＤＲＡＭ１０における、ＲＡＳ、ＣＡＳ、ＷＥに相当する。また、図３において、ＩＡ（０）〜ＩＡ（１２）、ＩＡ（１３）、ＩＢＡ（０）、及びＩＢＡ（１）は、それぞれ内部のＲｏｗ／Ｃｏｌｕｍｎアドレス（多重信号）と、バンクアドレスに相当する。図３は、いずれも後に図示する図１７及び図１８に示すような２５６ＭｂＳＤＲＡＭに適用かつパリティビットをＲｏｗ方向に増設した例であり、ＩＡ（１３）はパリティビット選択のため増設されたＲｏｗアドレス信号である（外部アドレス信号として存在しない）。
【００４６】
図３のＥＣＣコントローラ６について、更に詳細に説明する。
【００４７】
図３において、ＥＣＣコントローラ６は、上述したように、コマンド発生部１１、アドレス発生部１２、出力レジスタ回路（フリップフロップ回路）１３〜１７を有し、ＳＤＲＡＭＴ１０（図１）及びＥＣＣ−ＣＯＤＥＣ回路（符号化復号回路）７（図１）を内部からオペレーションし、Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ及びＣｏｒｒｅｃｔ動作（図２参照）を行うことを目的としている。
【００４８】
Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードは、前述の特許文献１に説明される通り、外部コマンドによりオペレーション可能な動作である。本発明では、ＥＣＣコントローラ６と称する回路を設け、内部オペレーションにより自己完結的に動作することで、ユーザーはエントリ／イグジットコマンド（図２のＳＳＥＬＦ及びＳＳＥＬＦＸ）のみを制御すればよく、ユーザーの負担を軽減する目的もある。
【００４９】
コマンド発生部１１及びアドレス発生部１２は、ＮＡＮＤ、ＮＯＲ等の組合せ回路とフリップフロップ回路で構成される単相同期の順序回路であり、（現存する、あるいは簡素な）論理合成ツールで設計が可能である。
【００５０】
さらに、コマンド発生部１１及びアドレス発生部１２の出力信号は、出力レジスタ回路１４〜１７を通じてＥＣＣ−ＣＯＤＥＣ回路７やＳＤＲＡＭ１０のコントロールロジック２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８へ出力され、内部同期クロック信号（ＩＣＬＫ）からの遅延時間を極力小さくし、十分な動作マージンを確保した同期動作を実現している。コマンド発生部１１からアドレス発生部１２へ送られる制御信号についても出力レジスタ回路１３を通じて行われ、徹底して動作マージンを確保している。同様なレジスタ回路を通じたデータのやり取りは、他にも行われる。
【００５１】
ＥＣＣ−ＣＯＤＥＣ回路７からコマンド発生部１１へ返信される誤り検出信号（ＥＲＲＯＲ、 ＬＯＣＡＴＩＯＮ）５も出力レジスタ回路（後に図示する図２２の７８）を通じて送信され、さらには、ＭＡ（メインアンプ）出力（出力データ）が出力レジスタ（Ｄａｔａ Ｏｕｔｐｕｔ Ｒｅｇｉｓｔｅｒ：図１及び後に図示する図１７及び図１８参照）に一旦、バッファされてからデータ出力バッファ回路（ＤＱ）から外部出力されるのと同様、ＥＣＣ−ＣＯＤＥＣ回路７へ入力される出力データ（ＭＡ出力信号）も一旦、出力レジスタ回路（後に図示する図３０に“ＦＦ”で示される）へバッファされる構成をとっている。逆に、データ入力バッファ回路（ＤＱ）からの入力データが入力レジスタ（Ｄａｔａ Ｉｎｐｕｔ Ｒｅｇｉｓｔｅｒ：図１及び後に図示する図１７及び図１８参照）に一旦、バッファされてから、ＷＢ（ライトバッファ）へ送られるのと同様、ＥＣＣ−ＣＯＤＥＣ回路７から出力されるパリティビットも一旦、出力レジスタ回路にバッファされてからＷＢへ送られメモリセルへ書き込まれても良い（厳密には、レジスタの要否は、クロックの動作スピードに依存し、低速の場合は不要となる。後に図示する図３０及び図３１には無い）。
【００５２】
以下に説明するように、上記のレジスタ回路を入れる意味あいは、回路により多少異なる。
【００５３】
コマンド発生部１１及びアドレス発生部１２は大規模な順序回路となるため、その出力信号には少なからずハザードが発生し、誤動作を引き起こす。また、動作タイミングによってその出力遅延時間は大きく異なってしまう。これらの動作マージン縮小要因を消すために、出力レジスタ回路は挿入されている。
【００５４】
ＥＣＣ−ＣＯＤＥＣ回路７の配置はＥＣＣコントローラ６から遠く、その出力、誤り検出信号（ＥＲＲＯＲ、 ＬＯＣＡＴＩＯＮ）に発生する遅延時間は無視できないものになる。誤りの検出・訂正は内部コマンド発生の停止、誤り訂正書込み動作といった割り込み動作のトリガーになるため、遅延時間は極力小さくなければならない（１クロック内におさめなければならない）が、出力レジスタ回路を挿入しなかった場合、ＥＣＣ−ＣＯＤＥＣ回路７でのＳＹＮＤＲＯＭＥ演算時間もその遅延時間にみえてしまい、ＥＣＣコントローラ６との同期動作は困難なものになる。つまり、レジスタ回路に一旦、バッファすることで誤り検出信号の遅延を極力小さくするため、出力レジスタ回路が挿入される。
【００５５】
ＤＱの入出力レジスタ回路はＣＡＳレイテンシー、バースト動作に対応するため、設けられる（これは既存の構成）が、ＥＣＣ−ＣＯＤＥＣ回路７とＭＡ／ＷＢ間のレジスタ回路も同様である。
【００５６】
ここで、図３のＥＣＣコントローラの入出力信号について以下に説明しておく。
【００５７】
ＥＮＣＯＤＥ ・・・ Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ起動／停止信号。コマンド発生部の入力信号ＥＴＲＩＧ。
【００５８】
図２に示すように本信号がＨＩＧＨになることで、内部同期クロック（ＩＣＬＫ）に同期して、Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ動作が開始される。ＬＯＷになると自らをリセット（初期化）し、動作を停止する。
【００５９】
ＤＥＣＯＤＥ ・・・ Ｃｏｒｒｅｃｔ動作起動／停止信号。コマンド発生部の入力信号ＤＴＲＩＧ。
【００６０】
図２に示すように本信号がＨＩＧＨになることで、内部同期クロック（ＩＣＬＫ）に同期して、Ｃｏｒｒｅｃｔ動作が開始される。ＬＯＷになると自らをリセット（初期化）し、動作を停止する。
【００６１】
ＭＯＤＥ ・・・ ＥＣＣコントローラの動作モード信号。例えば、以下のようなものがある。
【００６２】
４Ｂ、２Ｂ、１Ｂ、ＨＢ、ＱＢ ・・・ ＰＡＳＲ（Ｐａｒｔｉａｌ Ａｒｒａｙ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ）モードに対応し、符号化領域（アクセス領域）を変更する。
【００６３】
４Ｂ： ４バンク（全ビット）を対象。デフォルト状態。 ２Ｂ： Ｂａｎｋ０、１の２バンクを対象。 １Ｂ： Ｂａｎｋ０の１バンクを対象。 ＨＢ： Ｂａｎｋ０の１／２（Ｘアドレス下位）のみ対象。 ＱＢ： Ｂａｎｋ０の１／４（Ｘアドレス下位）のみ対象。
【００６４】
ＰＡＳＲモードとは、セルフリフレッシュ領域を絞りデータ保持電流を低減するモード。
【００６５】
ＳＳＲＯＰ： 内部オペレーションを４バンク同時に行うか、１バンク毎に行うか変更する。図１の構成の場合に（更には、後に図示の図１７の場合も）、ＩＯ線毎にＥＣＣ−ＣＯＤＥＣ回路を配置しているため、１バンク毎の動作しか選択できないが、後に図示の図１８の場合のように、各バンクのＭＡ／ＷＢ毎にＥＣＣ−ＣＯＤＥＣ回路を配置した場合には選択可能となる。４バンク同時動作は消費電流が大きくなるが、符号化・復号の時間を１／４に短くできる。
【００６６】
ＣＯＤＥ１、 ＣＯＤＥ２： ２つの符号による積符号であった場合、どちらか一方のみの符号を動作させる。ディフォルトは両符号を動作させるが、プローブテスト（ｐｒｏｂｉｎｇ ｔｅｓｔ）のときには、あえてどちらか一方のみの動作で訂正能力を下げ、訂正の取りこぼしを効率的に冗長救済できるようする。
【００６７】
ＥＲＲＯＲ ・・・ 誤り検出信号。 ＥＣＣ−ＣＯＤＥＣでのＳＹＮＤＲＯＭＥ演算後、誤りがある場合はＨＩＧＨ、無い場合はＬＯＷとなる。
【００６８】
ＥＲＲＯＲ＝ＨＩＧＨ（誤りあり）の場合、誤り位置検出動作へ移行する。
【００６９】
ＬＯＣＡＴＩＯＮ ・・・ 誤り位置検出信号。 誤り位置検出動作で誤り位置にヒットした場合、ＨＩＧＨとなり、訂正ＷＲＩＴＥ動作を行う。
【００７０】
ＩＣＬＫ ・・・ 内部同期クロック信号。 Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ／Ｃｏｒｒｅｃｔ動作は全て本クロックを基準に動作する。
【００７１】
ＲＳＴ ・・・ リセット信号。 電源投入時や＜ＭＲＳ＞コマンド入力のスタートアップ時にパルス信号が全チップへ発信される。
【００７２】
ＲＥＡＤＹ ・・・ 図２に示すように、Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ／Ｃｏｒｒｅｃｔ動作が終了するとパルス信号を出力する。
【００７３】
ＣＯＤＥＣＥ、 ＳＹＮＤＲＯＭＥ、 ＰＡＲＩＴＹ、 ＣＯＲＲＥＣＴ、 ＩＮＩＴ ・・・ ＥＣＣ−ＣＯＤＥＣ回路の動作モード信号（図６も合わせて参照）。
【００７４】
Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ／Ｃｏｒｒｅｃｔの各動作タイミングに応じてその動作モードを切り替える。
【００７５】
ＣＯＤＥＣＥ： 本信号がＨＩＧＨのとき、ＣＣＬＫ／ＣＣＬＫ２はＩＣＬＫをもとにつくられ、ＥＣＣ−ＣＯＤＥＣ回路へ入力される。つまり、本信号がＨＩＧＨのとき、ＥＣＣ−ＣＯＤＥＣ回路は巡回シフト動作をすることができる（後に図示する図２５参照）。
【００７６】
ＳＹＮＤＲＯＭＥ： 本信号がＨＩＧＨのとき、ＭＡから出力ビットを１ビットずつ逐次取りこみ、シンドローム演算、パリティビット演算を行うことができる（シフトレジスタは順進・巡回シフトを行う）。
【００７７】
ＰＡＲＩＴＹ： 本信号がＨＩＧＨのとき、演算されたパリティビット（各シフトレジスタのビット）を１ビットずつ逐次、ＷＢへ出力することができる。そのとき、シフトレジスタは逐次リセットされていく（シフトレジスタは順進・巡回シフト）。
【００７８】
ＣＯＲＲＥＣＴ： 本信号がＨＩＧＨのとき、外部とのデータ入出力は一切行わず、シフトレジスタのみで逆進・巡回シフト動作（誤り位置検出動作）を行うことができる。
【００７９】
ＩＮＩＴ： 本信号がＨＩＧＨのとき、シフトレジスタを巡回シフトしながらリセットする。
【００８０】
ＩＲＡＳ、 ＩＣＡＳ、 ＩＷＥ ・・・ 内部コマンド信号。仕様は外部コマンドと同じ。内部オペレーションではＣＳは不要のため無い。
【００８１】
Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ／Ｃｏｒｒｅｃｔ動作のタイミングに応じたコマンドが出力される。
【００８２】
ＩＡ（０）〜ＩＡ（１２）、ＩＡ（１３）、ＢＡ（０）、ＢＡ（１） ・・・ 内部アドレス、内部バンクアドレス。
【００８３】
Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ／Ｃｏｒｒｅｃｔ動作のタイミングに応じたアドレスが出力される。
【００８４】
図６を参照すると、図１の半導体集積回路装置で用いられるＥＣＣ−ＣＯＤＥＣ回路７が示されている。このＥＣＣ−ＣＯＤＥＣ回路７は、Ｃｏｄｅｒ回路（符号化器）とＤｅｃｏｄｅｒ回路（復号器）とが組合わさってできている。
【００８５】
このＥＣＣ−ＣＯＤＥＣ回路７をＣｏｄｅｒ回路として動作させる場合は、メインアンプＭＡ（或いは、メモリからの読出しデータを格納しているＤａｔａ Ｏｕｔｐｕｔ Ｒｅｇｉｓｔｅｒ）からの読出しデータ（すなわち元のメモリデータ）が、ＳＹＮＤＲＯＭＥ信号で制御されるＡＮＤゲート７１とその先のＥＸ−ＯＲ（排他的論理和）回路７２を経て、左右シフト型のフィードバックシフトレジスタ（ＦＳＲ）Ｓ０〜Ｓ１５とＥＸ−ＯＲ回路とで構成された循環回路７３に入り、論理演算が施された後、ＰＡＲＩＴＹ信号で制御されるスイッチ７４を経て、パリティデータとしてライトバッファＷＢ（或いは、Ｄａｔａ Ｉｎｐｕｔ Ｒｅｇｉｓｔｅｒ）へデータ出力し、メモリ又はパリティデータの蓄積部へ書きこみデータとして書きこまれる。
【００８６】
図７及び図８を参照すると、図６のＥＣＣ−ＣＯＤＥＣ回路７において行われる、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例１が示されている。図７は、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例１のＰａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ（１）（パリティビット演算）を示しており、図８は、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例１のＰａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ（２）（パリティビット書き込み）を示している。デバイス内の内部クロック（Ｉｎｔｅｒｎａｌ ＣＬＫ）に同期してメモリの活性化（ＡＣＴＶ）と読出し動作（ＲＥＡＤ）のコマンドが実行される。同時に、Ｒｏｗアドレス（ＸＡ）とＣｏｌｕｍｎアドレス（ＹＡ）が取りこまれ、そのアドレスに基づいて、Ｃｏｌｕｍｎをインクリメントしながら、１０２４ビットのメモリデータをメインアンプＭＡに読み出すとともにこの読出しデータは、図６の循環回路７３のシフトレジスタ（Ｓ０〜Ｓ１５）に取りこまれ、演算が施された後、元のメモリデータに基づくパリティデータが生成され、続くサイクルでライトバッファＷＢに逐次１ビットずつ出力する。このとき、デバイス内の内部クロック（Ｉｎｔｅｒｎａｌ ＣＬＫ）に同期してメモリの活性化（ＡＣＴＶ）と書込み動作（ＷＲＩＴ）のコマンドが実行されると同時に、パリティビット領域に対応したＲｏｗアドレス（ＸＡ）とＣｏｌｕｍｎアドレス（ＹＡ）が取りこまれ、そのアドレスに基づいて、Ｃｏｌｕｍｎをインクリメントしながら、１６ビットのパリティビットがメモリセルへ書き込まれる（詳述は避けるがハミング符号［１０４０，１０２４］に対応。）。
【００８７】
図６において、この読出しデータは、循環回路７３のシフトレジスタ（Ｓ０〜Ｓ１５）に取りこまれ、演算が施された後、元のメモリデータに基づくパリティデータが生成され、ライトバッファＷＢに出力する。
【００８８】
このＥＣＣ−ＣＯＤＥＣ回路７をＤｅｃｏｄｅｒ回路として動作させる場合は、メインアンプＭＡから同様にパリティデータを、ＳＹＮＤＲＯＭＥ信号で制御されるＡＮＤゲート７１とその先のＥＸ−ＯＲ回路７２を経てシフトレジスタ（Ｓ０〜Ｓ１５）とＥＸ−ＯＲ回路で構成された循環回路７３に入れると共に、逆方向にシフトし、論理演算を施すと共に、シフトレジスタ（Ｓ０〜Ｓ１４）の出力のＯＲ論理をとるＯＲ回路７５の出力と、最終段シフトレジスタ（Ｓ１５）の出力とから、メモリデータの不良の生じている位置（ＬＯＣＡＴＩＯＮ）の情報を生成し、位置（ＬＯＣＡＴＩＯＮ）の情報とメインアンプＭＡ上の読出したメモリデータとのＥＸ−ＯＲ論理をＥＸ−ＯＲ回路７６で取り、不良を訂正したデータを生成し、ＣＯＲＲＥＣＴ信号で制御されるスイッチ７７を経て、誤り訂正済みデータとしてライトバッファＷＢに出力する。
【００８９】
図９及び図１０を参照すると、図６のＥＣＣ−ＣＯＤＥＣ回路７において行われる、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例２が示されている。図９は、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例２のＣｏｒｒｅｃｔ（１）（シンドローム演算）を示しており、図１０は、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例２のＣｏｒｒｅｃｔ（２）（誤り位置検出・訂正書き込み）を示している。デバイス内の内部クロック（Ｉｎｔｅｒｎａｌ ＣＬＫ）に同期して図７及び図８の要領で、元のメモリデータとパリティデータを読み込む。図６の循環回路７３内で逆方向シフトと論理演算を施し、不具合のアドレスを検出する。不具合のアドレスに基づいて、デバイス内の内部クロック（Ｉｎｔｅｒｎａｌ ＣＬＫ）に同期してメモリの活性化（ＡＣＴＶ）と読出し動作（ＲＥＡＤ）のコマンドが実行される。メインアンプＭＡ上に現れたその読出しデータは、誤りの有る情報なので、そのデータを反転し、ライトバッファＷＢ上に出力され、同時に、書き込みコマンド（ＷＲＩＴ）が発生し、訂正済みデータとして前記メモリの該当アドレスに書き込みが実施される。以降同じ動作が繰り返され、誤りデータの訂正処理が、全ビットに対して行われる。
【００９０】
ここで、図２及び図７及び図８を参照して、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモード／Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ動作について、より詳細に説明する。
【００９１】
（１）Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエントリ後、ＳＤＲＡＭ１０のコントロールロジック２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、ＥＮＣＯＤＥ信号をＨｉｇｈにセットする。同時に内部同期クロック信号ＩＣＬＫの発振動作を開始する（ＳＤＲＡＭ１０のスタートアップ動作の段階でＥＣＣコントローラ６内のフリップフロップ回路などは初期化されている。）。
【００９２】
（２）ＥＣＣコントローラ６は、ＥＮＣＯＤＥ信号を受け、Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ（符号化）の内部オペレーションを開始する。（１０４０、１０２４）符号（情報ビット１０２４、パリティビット１６）を例に以下、説明する。
【００９３】
（３）ＩＮＩＴ信号をＨＩＧＨ（ＣＯＤＥＣ初期化モード）にした後、ＣＯＤＥＣＥ（ＣＯＤＥＣイネーブル）を１６サイクル分、ＨＩＧＨとし、ＥＣＣ−ＣＯＤＥＣ回路７内のシフトレジスタ（Ｓ０〜Ｓ１５）を初期化する（図６参照）。終了後、ＣＯＤＥＣモード信号をＬＯＷに戻す。
【００９４】
（４）ＳＹＮＤＲＯＭＥ信号をＨＩＧＨ（ＣＯＤＥＣシンドロームモード）にした後、図７及び図８に示すように、内部オペレーションコマンド＜ＡＣＴＶ＞＜ＲＥＡＤ＞・・・＜ＰＲＥ＞の発行を繰り返し、バースト長１６あるいは３２でＸスキャンをしながら、１０２４ビットのＲＥＡＤ動作を行う。このとき、読み出しデータの出力タイミングに合わせ、ＣＯＤＥＣＥ信号をＨＩＧＨにし、シフトレジスタを巡回シフトしながら１０２４ビットのデータをＣＯＤＥＣへ１ビットずつ逐次取りこむ。これにより、情報ビット１０２４ビットに対するパリティビットが演算され１６ビットのシフトレジスタにその結果が残る。それが１６ビットのパリティビットとなる。終了後、ＣＯＤＥＣモード信号をＬＯＷに戻す。
【００９５】
（５）ＰＡＲＩＴＹ信号をＨＩＧＨ（ＣＯＤＥＣパリティモード）にした後、内部オペレーションコマンド＜ＡＣＴＶ＞＜ＷＲＩＴ＞・・・＜ＰＲＥ＞の発行を行い、バースト長１６でメモリセルへ書き込みを行う。このとき、書き込みデータの出力タイミングに合わせ、ＣＯＤＥＣＥ信号をＨＩＧＨにし、シフトレジスタを巡回シフトしながら１６ビットのデータをＣＯＤＥＣから１ビットずつ逐次出力する。同時にシフトレジスタは逐次リセットされていく（初期化の手間を省ける回路構成になっている。）。
【００９６】
（６）上記（４）シンドロームモード、（５）パリティモードを繰り返し、全ビットに対してパリティビットの生成を行う。
【００９７】
（７）全ビットのパリティビット生成が終了したら、ＲＥＡＤＹ信号（１クロックパルス）を出力し、ＥＣＣコントローラ７の動作は終了する。ＲＥＡＤＹ信号を受け、ＳＤＲＡＭ１０のコントロールロジック２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８はＥＮＣＯＤＥ信号をＬＯＷに下げ、長周期セルフリフレッシュ制御へ移行する。
【００９８】
ここで、図２及び図９及び図１０を参照して、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモード／Ｃｏｒｒｅｃｔ動作について、より詳細に説明する。
【００９９】
（１）Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ エグジットコマンド（ＳＳＥＬＦＸ）を受け、ＳＤＲＡＭ１０のコントロールロジック２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、ＤＥＣＯＤＥ信号をＨｉｇｈにセットする。同時に内部同期クロック信号ＩＣＬＫの発振動作を開始する。
【０１００】
（２）ＥＣＣコントローラ６は、ＤＥＣＯＤＥ信号を受け、Ｃｏｒｒｅｃｔ（復号）の内部オペレーションを開始する。（１０４０、１０２４）符号（情報ビット１０２４、 パリティビット１６）を例に以下、説明する。
【０１０１】
（３）ＩＮＩＴ信号をＨＩＧＨ（ＣＯＤＥＣ初期化モード）にした後、ＣＯＤＥＣＥ（ＣＯＤＥＣイネーブル）を１６サイクル分、ＨＩＧＨとし、ＥＣＣ−ＣＯＤＥＣ回路７内のシフトレジスタ（Ｓ０〜Ｓ１５）を初期化する（図６参照）。終了後、ＣＯＤＥＣモード信号をＬＯＷに戻す。
【０１０２】
（４）ＳＹＮＤＲＯＭＥ信号をＨＩＧＨ（ＣＯＤＥＣシンドロームモード）にした後、図７及び図８に示すように、内部オペレーションコマンド＜ＡＣＴＶ＞＜ＲＥＡＤ＞・・・＜ＰＲＥ＞の発行を繰り返し、バースト長１６あるいは３２でＸスキャンをしながら、情報ビット１０２４ビットに続けてパリティビット１６ビットのＲＥＡＤ動作を行う（符号語１０４０ビットのＲＥＡＤ動作を行う）。このとき、読み出しデータの出力タイミングに合わせ、ＣＯＤＥＣＥ信号をＨＩＧＨにし、シフトレジスタを巡回シフトしながら１０４０ビットのデータをＣＯＤＥＣへ１ビットずつ逐次取りこむ。これにより、この符号語に対するシンドロームパターンが演算され１６ビットのシフトレジスタにその結果が残る。終了後、ＣＯＤＥＣモード信号をＬＯＷに戻す。
【０１０３】
（５）シンドロームパターンが全て０であった場合、その符号語には誤りがないと判定され、次の符号語のシンドローム演算を行うため、上記（３）、（４）の動作へ移行する。シンドロームパターンが全て０でない場合、その符号語には誤りがあると判定され、誤り位置の検出動作へ移行する。図６に示すように誤り検出信号ＥＲＲＯＲは、シンドロームパターンが全て０であった場合にＬＯＷとなり、それ以外ではＨＩＧＨとなり、ＥＣＣコントローラ７へ誤りの有無を送信する。
【０１０４】
（６）ＣＯＲＲＥＣＴ信号をＨＩＧＨ（ＣＯＤＥＣコレクトモード）にした後、図９及び図１０に示すように、内部オペレーションコマンドは発行せずＣＯＤＥＣＥ信号をＨＩＧＨにし、シフトレジスタの（逆進）巡回シフトのみを繰り返し実行する。ただし、内部アドレスの発生はシフトレジスタの（逆進）巡回シフトに対応し、シンドローム演算時とは逆進で実行される。このとき、１回目の（逆進）巡回シフトは第１ビット目（最後に取りこんだビット）のシンドロームパターンに対応し、「最上位ビット（Ｓ１５）のみ１で、残り全てが０」の場合、そのビットが誤っていると判定される。「最上位ビット（Ｓ１５）のみ１で、残り全てが０」以外の場合は、（逆進）巡回シフトを繰り返す。誤りビットを検出した場合は、ＣＯＤＥＣＥをＬＯＷに下げ、（逆進）巡回シフトは停止状態にし、図９及び図１０に示すように、内部コマンド＜ＡＣＴＶ＞＜ＲＥＡＤ＞＜ＷＲＩＴ＞＜ＰＲＥ＞を発行し、反転（訂正）書き込みが行われる。
【０１０５】
図６に示すように、「最上位ビット（Ｓ１５）のみ１で、残り全てが０」のとき、誤り位置検出信号ＬＯＣＡＴＩＯＮはＨＩＧＨとなり、それ以外ではＬＯＷとなる。ＣＯＲＲＥＣＴモードのとき、ＬＯＣＡＴＩＯＮがＨＩＧＨなら、読み出されたデータの反転データがＷＢへ送られる。
【０１０６】
この割り込み処理が終わると、再び符号語の最後まで（逆進）巡回シフトが行われる。 上記処理が１符号語（１０４０ビット）に対して終わると、ＣＯＤＥＣモード信号をＬＯＷに戻し、次の符号語の処理のため、上記（３）へ移行する。
【０１０７】
（７）上記（３）（４）（５）（６）を繰り返し、全ビットに対し、誤り訂正処理を行う。終了したら、ＲＥＡＤＹ信号（１クロックパルス）を出力し、ＥＣＣコントローラ７の動作は終了する。ＲＥＡＤＹ信号を受け、ＳＤＲＡＭ１０のコントロールロジック２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、ＤＥＣＯＤＥ信号をＬＯＷに下げ、通常のセルフリフレッシュ制御へ移行する。
【０１０８】
次に、図２、図７、図８、図９、及び図１０を参照して、ＥＣＣコントローラ６の動作を説明する。
【０１０９】
Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモード中、パリティビット生成や誤り訂正動作を実現するため、ＥＣＣコントローラ６は、ＳＤＲＡＭ１０側への内部コマンド／アドレス、ＥＣＣ−ＣＯＤＥＣ回路７への制御信号を単相同期にて出力する。コントローラ６単独でＳＤＲＡＭ１０をオペレーションする。
【０１１０】
図２の動作については、上述したが、ここではさらに補足する。通常動作から、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエントリコマンド（ＳＳＥＬＦ）が発生し、スーパーセルフリフレッシュモードに入ると、前記ＥＮＣＯＤＥ信号が発生し、パリティデータの生成（メモリ回路への新規データの書き込みに伴う処理）とメモリのパリティデータエリアへのそのデータの書き込み処理（Ｐａｒｉｔｙ Ｇｅｎｅｒａｔｉｏｎ ｗｉｔｈ Ｒｅｆｒｅｓｈ）を行う（以上はＥＮＴＲＹ−ＴＩＭＥでの動作）。その後、電源ＯＦＦ動作を伴って、スーパーセルフリフレッシュが実施されます。内部信号ＧＥＮＯＦＦに従って、内部の電源（セルアレイ部や、周辺回路部への内部電源発生回路）の大部分がＯＦＦ（＝０ｖ）し、長期のＰＡＵＳＥ（内部電源０ｖ停止でウエイト）状態に入る。また内部信号ＧＳＴＡＴＥが発生し、内部電源が完全に立ちあがっていることを示している。
【０１１１】
Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ期間において、この信号が立ちあがっている時、すなわち再度電源を立上げた時に、全セルのリフレッシュを連続的に行う、Ｂｕｒｓｔ−Ｒｅｆｒｅｓｈ 動作が行われます。但しこのＲｅｆｒｅｓｈ 動作では、メモリセルの誤り訂正は実施しない。
【０１１２】
この 内部電源ＯＦＦ、長期のＰＡＵＳＥ、内部電源ＯＮ、Ｂｕｒｓｔ−Ｒｅｆｒｅｓｈ動作 を任意回繰り返し（以上はＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈでの動作）た後に、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ エグジットコマンド（ＳＳＥＬＦＸ）が発生し、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈが終了すると共に、長期間のリフレッシュ停止の影響で生じたメモリセルデータの誤りを訂正し再書き込み（Ｃｏｒｒｅｃｔ ｗｉｔｈ Ｒｅｆｒｅｓｈ）を実行する（以上はＥＸＩＴ−ＴＩＭＥでの動作）。
【０１１３】
最後に、リフレッシュモードを抜け出し（Ｅｘｉｔ２）、通常動作に戻る。
【０１１４】
上述した実施例の効果を説明する。
【０１１５】
▲１▼ 上記の構成をとることで、最適な回路規模で煩雑な回路設計を回避することができる。
【０１１６】
▲２▼ 出力レジスタ回路により、各ブロックの出力遅延をみえなくし、かつ、ハザードを消すことができる。
【０１１７】
▲３▼ 単相同期回路の採用、上記▲２▼の出力整形により、コマンド／アドレス発生部に論理合成ツールを適用できる。
【０１１８】
すなわち、本発明の実施例による半導体集積回路装置は、ＥＣＣコントロ−ラ６を有し、このＥＣＣコントロ−ラ６は、ＥＣＣ−ＣＯＤＥＣ回路７とＳＤＲＡＭ１０のコントロールロジック２０９に少なくとも接続している。
【０１１９】
この制御回路は、外部仕様（すなわち外部から入力するコマンド信号：ＲＡＳ，ＣＡＳ，ＷＥ やコマンド系アドレス信号｛従来のアクセス番地の指定用のアドレスとして働くのではなく、時分割で動作モード決定用のコマンド信号として働くアドレス信号｝の論理レベル）に基づいてデバイス内の動作モードを決定するのと同様の形式で、内部発生のコマンド信号｛図３：ＩＲＡＳ−ＩＷＥ｝やコマンド系アドレス信号｛図３：ＩＡ（０）−ＩＢＡ（１）｝を生成する。その信号は、外部クロック（又はそれから生じる内部クロック）に単相同期（単相同期：クロックのＲｉｓｅ又はＦａｌｌのどちらか一方に同期すること：）してラッチされ、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ に関する動作モードを発生させるよう機能する。 好ましくはＳＤＲＡＭの入力バッファの部分で前記外部から入力するコマンド／アドレス信号か前記内部発生のコマンド／アドレス信号を選択的に取り込み、前記のようにデバイス内の動作を決定する。 またＥＣＣコントロ−ラ６は、回路構成的にコマンド発生部１１、アドレス発生部（従来のアドレスとコマンド系アドレスを時分割で発生）１２、出力用レジスタ回路（ラッチ又はＦＦ）１４〜１７を少なくとも含んで構成される。
【０１２０】
このようにＥＣＣコントロ−ラ６を構成し、ＥＣＣ−ＣＯＤＥＣ回路７とＳＤＲＡＭ（のコントロールロジック）に接続して Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ に関する制御を行います。上記▲１▼に示すように、特に外部コマンド信号、アドレス信号（コマンド系アドレス）をラッチして動作モードを決定する部分で、従来のＳＤＲＡＭに備わっている、「コマンド／アドレス信号を選択的に取り込み、デバイス内の動作を決定」する回路を流用することで、最適な回路規模を実現し、煩雑な回路設計を回避することができる。
【０１２１】
また、図３及び上記▲２▼に示すように、レジスタ回路１３〜１７を設けて、内部クロックに同期して出力データを発生させることにより、各ブロックの出力遅延をみえなくし、かつ、内部信号の遅延により生じるハザードを消すことができる。
【０１２２】
また、前記の単相同期で処理すれば、制御方式が単純化し、ＥＣＣコントロ−ラ６内のコマンド信号の発生部やアドレス信号の発生部の具体的回路構成を、論理合成ツールを使用して設計することができる効果が有る。
【０１２３】
図１１を参照すると、図１の半導体集積回路装置においてＥＣＣコントロ−ラ６の代りに用いられるＥＣＣコントロ−ラ６’を示している。このＥＣＣコントロ−ラ６’は、図３のＥＣＣコントロ−ラ６のレジスタ回路１６を有していないので、ＩＲＡＳ、ＩＣＡＳ、ＩＷＥの信号は、図３のＥＣＣコントロ−ラよりも、１サイクル速く出力される。この点を除けば、このＥＣＣコントロ−ラ６’は、図３のＥＣＣコントロ−ラ６と同じである。
【０１２４】
図１２は、図１の半導体集積回路装置においてＥＣＣコントロ−ラ６の代りに用いられるＢＩＳＴ（ＢＵＩＬＴ−ＩＮ ＳＥＬＦ ＴＥＳＴ：デバイス内蔵の自己診断テスト）コントロ−ラ６”を示している。この場合、図１の半導体集積回路装置においてＥＣＣ−ＣＯＤＥＣ回路７の代りに誤り検出回路（後に図示）が設けられる。以下、図１のＥＣＣ−ＣＯＤＥＣ回路７を誤り検出回路として説明する。
【０１２５】
このＢＩＳＴコントロ−ラ６”は、図１１のＥＣＣコントロ−ラ６’と同様に、コマンド発生部（ＣＯＭＭＡＮＤ−ＧＥＮＥＲＡＴＯＲ）１１と、アドレス発生部（ＡＤＤＲＥＳＳ−ＧＥＮＥＲＡＴＯＲ）１２と、レジスタ回路１３、１４、１５、及び１７とを有するが、図１１のＥＣＣコントロ−ラ６’とは以下に述べる点が異なる。
【０１２６】
すなわち、ＢＩＳＴコントロ−ラ６”は、ＳＤＲＡＭ１０（図１）内のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９（図１）から発生する制御信号（ＣＨＥＣＫ＝起動命令信号、ＭＯＤＥ＝動作モード指定信号）１を受け、ＢＩＳＴ（ＢＵＩＬＴ−ＩＮ ＳＥＬＦ ＴＥＳＴ：デバイス内蔵の自己診断テスト）関係の信号（ＢＩＳＴＲ、 ＢＩＳＴＷ、 ＴＰＨ、 ＤＣＫＥ、 ＥＣＫＥ）を、動作モード信号４として（図１のＥＣＣ−ＣＯＤＥＣ回路７の代りとしての）誤り検出回路に出力すると共に、内部アドレスＩＸＡ（０）〜ＩＸＡ（１２）、 ＩＹＡ（０）〜ＩＹＡ（８）、内部バンクアドレスＩＢＡ（０）、ＩＢＡ（１）を、内部アドレス３として発生する。
【０１２７】
図１３は、図１２のＢＩＳＴコントロ−ラ６”のＢＩＳＴ機能に関する動作シーケンスを示している。
【０１２８】
図１３を参照して、図１の半導体集積回路装置に図１２のＢＩＳＴコントロ−ラ６”を設けた場合の ＳＥＬＦ−ＴＥＳＴ動作を簡単に説明する。
【０１２９】
この半導体集積回路装置において、ＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、ＣＳ、ＷＥ、ＣＡＳ、ＲＡＳの信号の組合せによる外部からのコマンドをデコードし、ＢＩＳＴエントリコマンド（ＢＩＳＴ：図１３の第２のラインのＥｘｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）を得ると、起動（ＳＴＡＲＴ）命令信号（ＣＨＥＣＫ）を制御信号１としてＢＩＳＴコントロ−ラ６”に送出する。起動命令信号（ＣＨＥＣＫ）は、図１３の第４ラインに立ち上がっている部分として示されている。ＳＤＲＡＭ１０は、入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８がＢＩＳＴエントリコマンド（ＢＩＳＴ）を得た時点で、外部クロック（ＣＬＫ：図１３の第１ライン参照）の供給を停止されている。ＢＩＳＴコントロ−ラ６”は、起動命令信号（ＣＨＥＣＫ）を受けると、インターナルクロック（ＩＣＬＫ：図１３の第５ライン参照）を供給される。ＢＩＳＴコントロ−ラ６”は、インターナルクロックを供給されて、（図１のＥＣＣ−ＣＯＤＥＣ回路７の代りとしての）誤り検出回路に、チェックを動作モード信号４として送出する。
【０１３０】
（図１のＥＣＣ−ＣＯＤＥＣ回路７の代りとしての）誤り検出回路は、チェックを動作モード信号４として受けると、チェック動作を開始する。すなわち、誤り検出回路は、メモリの各バンクの持つ情報データに基づいて、パリティデータ（誤り検出訂正用の検査ビット）を生成し、生成したデータをメモリの各バンクのパリティメモリ領域へ書き込む（ＳＥＬＦ−ＴＥＳＴ：図１３の第１１ライン（ラストライン）のＩｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）。この後、何らかの試験用ディスターブが実施されても良い。
【０１３１】
続いて、誤り検出回路は、パリティデータを読出すと共に、そのデータとメモリの持つ情報データに基づいて、情報データの誤りを検出する（ＳＥＬＦ−ＴＥＳＴ：図１３のラストラインのＩｎｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）。この誤り検出をメモリ領域の全セルについて実施する。
【０１３２】
このように、ＢＩＳＴのコマンドが実行されると、メモリデータの誤りを検出する作業が行われ、誤りが検出されると、ＥＲＲＯＲ信号（ＥＲＲＯＲ：図１３の第６ライン参照）が発生すると共に、図示されないが、誤り位置の検出と訂正動作が行われる。
【０１３３】
誤り検出回路において上記したセルフテスト（ＳＥＬＦ−ＴＥＳＴ）が終了すると、ＢＩＳＴコントロ−ラ６”は、終了信号（ＲＥＡＤＹ：図１３の第１０ライン参照）を内部コマンド２として入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８に出力する。
【０１３４】
入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、終了信号（ＲＥＡＤＹ）を内部コマンド２として受け付けデコードすると、起動命令信号（ＣＨＥＣＫ：図１３の第４ライン）のＢＩＳＴコントロ−ラ６”への供給を停止する。ＢＩＳＴコントロ−ラ６”は、インターナルクロック（ＩＣＬＫ：図１３の第５ライン）の供給も停止される。
【０１３５】
これにより、ＳＥＬＦ−ＴＥＳＴ ＴＩＭＥを抜け出し、外部からのＢＩＳＴエグジットコマンド（ＢＩＳＴＸ：図１３の第２ラインのＥｘｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）で終了する。
【０１３６】
ここで、図１２のＢＩＳＴコントロ−ラ６”の入出力信号について以下に説明しておく。
【０１３７】
ＢＩＳＴＲ、 ＢＩＳＴＷ、 ＴＰＨ、 ＤＣＫＥ、 ＥＣＫＥ ・・・ 誤り検出回路（一例を図１４に図示する）の動作モード信号。
【０１３８】
ＢＩＳＴＲ： ＲＥＡＤモード。本信号がＨＩＧＨのとき、ＭＡ出力データを取りこみ、動作タイミング（内部アドレス）に応じた期待値との比較（誤り判定）が可能となる。
【０１３９】
ＢＩＳＴＷ： ＷＲＩＴＥモード。本信号がＨＩＧＨのとき、動作タイミング（内部アドレス）に応じた入力データ（期待値）をＷＢへ出力し、メモリセルへ書き込みが行われる。
【０１４０】
ＴＰＨ： 期待値データ（書込みデータ、読出しデータ）の０／１切り替え。例えば、ＬＯＷのとき、０データとなる。
【０１４１】
ＤＣＫＥ： 本信号がＨＩＧＨのとき、ＤＣＬＫがＩＣＬＫからつくられ、期待値が誤り判定回路へ送られる。
【０１４２】
ＥＣＫＥ： 本信号がＨＩＧＨのとき、ＥＣＬＫがＩＣＬＫからつくられ、誤り記録回路に判定結果が記録される（常にＥＣＬＫが動作した場合、誤った判定結果を取りこむことになる。）。
【０１４３】
ＩＸＡ（０）〜ＩＸＡ（１２）、 ＩＹＡ（０）〜ＩＹＡ（８）、ＩＢＡ（０）、ＩＢＡ（１） ・・・ 内部アドレス（Ｘ／Ｙそれぞれを出力）、内部バンクアドレス。
【０１４４】
期待値ＷＲＩＴＥ／ＲＥＡＤ動作のタイミングに応じたアドレスが出力される。
【０１４５】
図１４を参照すると、図１の半導体集積回路装置においてＥＣＣ−ＣＯＤＥＣ回路７と置き換えて使用できる誤り検出回路７’が示されている。
【０１４６】
この誤り検出回路７’は、ＥＸ−ＯＲ回路を有するデータスクランブラ２１と、データスクランブラ２１の出力に接続された２段のクロック（ＣＬ）調整用フリップフロップ回路２３と、ＥＸ−ＯＲ回路を有する誤り判定回路２２と、２段のフリップフロップ回路を有する誤り記録回路２４とを有する。
【０１４７】
誤り判定回路２２において、メモリからの読出しデータ｛ＤＯＵＴ（Ｉ）｝ と、フリップフロップ回路２３を２段通して出力する誤り無しデータを比較して、誤りが検出された場合にＨレベルとなるＥＲＲＯＲ信号が出力する。この信号は、さらに誤り記録回路２４内のフリップフロップ回路２４を２段通してＤＣ的にＨレベルが保持され、エラー状態信号ＥＳＴＡＴＥ（図１３の第９ライン参照）としてスイッチを通して出力する。
【０１４８】
図１５は、図１の半導体集積回路装置においてＥＣＣ−ＣＯＤＥＣ回路７に対して、上述の誤り記録回路２４を追加し、特にＥＲＲＯＲ信号のＨレベル出力をＤＣ的に保持するようにしたものである。Ｃｏｒｒｅｃｔ動作でＥＣＣ−ＣＯＤＥＣは誤り検出動作を行うため、これをＢＩＳＴ動作に応用した回路である。ＥＣＬＫは誤り判定サイクル（１符号語のシンドローム演算を終え、誤りの有り無し判定が出力さているサイクル）で１クロックのクロックイング動作を行い、誤り記録回路はＥＲＲＯＲ信号をＥＴＲＩＧ信号として保持する。ＥＴＲＩＧ信号はＬＯＷからＨＩＧＨへ遷移すると、誤り記録信号ＥＳＴＡＴＥをＨＩＧＨにし、ＲＥＳＥＴ信号が入力されない限り、その状態を保持する。つまり、Ｃｏｒｒｅｃｔ動作で読み出したデータに１ビットでも誤りがあれば、誤り記録信号ＥＳＴＡＴＥがＨＩＧＨになり、保持される。これを、ＢＩＳＴ動作終了時に外部からのＢＩＳＴエグジットコマンド（ＢＩＳＴＸ：図１３の第２ライン参照）で誤り記録回路２４からその結果ＥＳＴＡＴＥ（図１３の第９ライン参照）を読み出す。
【０１４９】
図１６は、誤り検出回路をＥＣＣコントローラ６（図３）或いはＥＣＣコントローラ６’（図１１）に追加し、ＢＩＳＴ動作に応用した回路を示している。図１６のＥＣＣコントロ−ラ６或いは６’は、誤りを発見すると、誤り位置検出動作へ移行し、ＥＣＣ−ＣＯＤＥＣ回路７へ出力するＣＯＲＲＥＣＴ信号がＨレベルになるが、その状態（Ｈレベル）をＤＣ的に保持するための、Ｄ−フリップフロップ回路２５が追加されている。このＤ−フリップフロップ回路２５により、ＤＣ的にＨレベルが保持され、ＥＣＣ−ＣＯＤＥＣ回路７とＥＣＣコントロ−ラ６’と間のＢＩＳＴ動作に伴うマッチングが良くなる。
【０１５０】
すなわち、ＥＣＣコントロ−ラ６’のＣＯＲＲＥＣＴ信号は、Ｓｙｎｄｒｏｍｅ演算の結果、誤りがある場合のみＨＩＧＨになり、その後、誤り位置の検出、訂正へと動作は移行する。この誤りがある場合のみＨＩＧＨになる特性を利用し、ＣＯＲＲＥＣＴ信号が１度でもＨＩＧＨになったか否かを検出する例である。この場合には、ＥＣＣ−ＣＯＤＥＣ回路７側の変更は不要となる。
【０１５１】
以上の構成により、特にＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ 機能に備わる、メモリデータの誤り検出／訂正機能を使用し、それをＢＩＳＴ回路へ応用することによって、ＢＩＳＴエグジットコマンド（ＢＩＳＴＸ：図１３の第２ライン参照）が実行されると、前記セルフテスト（ＳＥＬＦ−ＴＥＳＴ：図１３のラストライン参照）によりメモリデータの誤りを検出する作業が行われ、誤りが検出されると、ＥＲＲＯＲ信号が発生すると共に、図示されないが、誤り位置の検出と訂正動作が行うことができ、自己診断テストを行うことができる。
【０１５２】
ここで、図１に関して、補足すると、ＳＤＲＡＭ１０は、６４ＭｂＳＤＲＡＭ、×８（語構成）での実施例である。Ｘアドレス（バンクアドレス含む）は計１４ビット、Ｙアドレスは計９ビットである。パリティビット格納領域を各バンクのＹ方向へ増設している。パリティビット格納領域へのアクセスのため、Ｙアドレスは９ビットでは足りなくなり、１０（＝９＋１）ビットである。これに合わせ、Ｙアドレスレジスタ、Ｙアドレス配線、Ｙ（ＣＯＬＵＭＮ）デコーダ、センスアンプ（ＳＥＮＳＥ ＡＭＰＬＩＦＩＥＲＳ）等は増設されている。
【０１５３】
ＥＣＣ−ＣＯＤＥＣ回路７内には、ＥＣＣ−ＣＯＤＥＣが、ＩＯ配線毎に配置される。この例では内部Ｉ／Ｏは８ビットであり、ＥＣＣ−ＣＯＤＥＣ回路７内に、８台のＣＯＤＥＣが配置されることになる。パリティビットにＳｏｌｉｄ不良があった場合には、通常ビットと同様に、冗長救済が実施される。
【０１５４】
ＥＣＣ−ＣＯＤＥＣ回路７の配置場所は、内部ＩＯバス上のどこでもよく、レイアウト上の自由度があり、チップサイズオーバーヘッドをおさえる効果がある。
【０１５５】
図１７を参照すると、本発明の別の実施例による半導体集積回路装置が示されている。この半導体集積回路装置においては、ＳＤＲＡＭ１０は、２５６ＭｂＳＤＲＡＭ、×１６（語構成）での実施例である。Ｘアドレス（バンクアドレス含む）は計１５ビット、Ｙアドレスは計９ビットである。パリティビット格納領域を各バンクのＸ方向へ増設している。パリティビット格納領域へのアクセスのため、Ｘアドレスは１５ビットでは足りなくなり、１６ビット（＝１５＋１）となる。これに合わせ、Ｘアドレスレジスタ、Ｘアドレス配線、Ｘ（ＲＯＷ）デコーダ、ワードドライバ等は増設されている。
【０１５６】
また、リフレッシュサイクルは、通常８１９２サイクルであるが、８１９２＋Ｐサイクルとなる。例えば、（１０４０、１０２４）符号を適用した場合には、パリティビットは４Ｍビット（８１９２×１２８×４バンク）、リフレッシュサイクルは８３２０（８１９２＋１２８）サイクルとなる。
【０１５７】
ＥＣＣ−ＣＯＤＥＣ回路７内には、ＥＣＣ−ＣＯＤＥＣが、ＩＯ配線毎に配置される。この例では内部Ｉ／Ｏは１６ビットであり、ＥＣＣ−ＣＯＤＥＣ回路７内に、１６台のＣＯＤＥＣが配置されることになる。ＥＣＣ−ＣＯＤＥＣ回路７の配置場所は、内部ＩＯバス上のどこでもよく、レイアウト上の自由度があり、チップサイズオーバーヘッドをおさえる効果がある。
【０１５８】
図１８を参照すると、本発明の更に別の実施例による半導体集積回路装置が示されている。この半導体集積回路装置においては、図１７と同じく、２５６ＭｂＳＤＲＡＭ、×１６（語構成）での実施例であるが、ＥＣＣ−ＣＯＤＥＣ回路７を各メモリバンクのＩ／Ｏ毎に配置した例である。この場合、各ＥＣＣ−ＣＯＤＥＣ回路７内には、１６台のＥＣＣ−ＣＯＤＥＣが配置される。すなわち、１６台／バンク、計６４台のＥＣＣ−ＣＯＤＥＣが配置されることになり、チップサイズオーバーヘッドの点では不利である。レイアウト上の自由度はなく、個々のＭＡ（メインアンプ）、ＷＢ（ライトバッファ）の近くにＥＣＣ−ＣＯＤＥＣを配置しなければならない。
【０１５９】
しかし、４バンク同時のメモリアクセスを行うことで、図１７に比べ１／４の時間で、符号化（Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ）、復号（Ｃｏｒｒｅｃｔ）動作の処理ができるメリットがある。符号化（Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ）、復号（Ｃｏｒｒｅｃｔ）動作の消費電流という面では、４バンク同時のメモリアクセスは２倍以上にもなりデメリットではあるが、いずれを選択するかは処理時間とのトレードオフで決まる。内部クロックの速度を調節してもよい。符号化（Ｐａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ）の処理時間は、Ｓｕｐｅｒ Ｓｅｌｆ−ＲｅｆｒｅｓｈモードへのＥＮＴＲＹ時間となるが、この時間はユーザーにはみえない。仮に処理中にＥＸＩＴ命令が入ってもデータは壊れていないので、何もせずそのまま通常状態へ移行すればよい。つまり、短くする必要がないため、１バンクごとのメモリアクセスでもかまわない。
【０１６０】
逆に、復号（Ｃｏｒｒｅｃｔ）の処理時間は、Ｓｕｐｅｒ Ｓｅｌｆ−ＲｅｆｒｅｓｈモードのＥＸＩＴ時間であり、この時間はユーザーにみえてしまう。当然、壊れたデータの訂正が終わらなければ、通常状態には復帰できないので、ユーザーは処理が終わるまで待たなければならないことになる。よって、復号時間は短いほど望ましく、４バンク同時のメモリアクセスを行う価値がある。
【０１６１】
本構成は、チップサイズの点では不利であるが、ＥＸＩＴ時間と消費電流を選択できるフレキシビリティがある（実使用では、データ保持状態で待機している時間が圧倒的に長いため、ＥＮＴＲＹ／ＥＸＩＴの消費電流はバッテリー寿命に影響しないといってよい。）。
【０１６２】
図１９を参照すると、図１２のＢＩＳＴコントロ−ラ６”のＳＥＬＦ−ＴＥＳＴ動作の例１（バースト長１、誤り無し）が示され、図２０を参照すると、図１２のＢＩＳＴコントロ−ラ６”のＳＥＬＦ−ＴＥＳＴ動作の例２（バースト動作、誤り有り、結果の読み出し）が示されている。ここで、図１９及び図２０を参照して、図１２のＢＩＳＴコントロ−ラ６”の動作について補足説明しておく。
【０１６３】
図１のＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、ＳＥＬＦ−ＴＥＳＴエントリコマンド（ＢＩＳＴ）を受けると、起動信号ＣＨＥＣＫをＨＩＧＨとする。図１２のＢＩＳＴコントロ−ラ６”は、起動信号ＣＨＥＣＫのＨＩＧＨに応答し、図１９及び図２０に示すように、内部オペレーションコマンド、アドレス、期待値の出力を行いながら、全ビットに対してアクセスを行う。ＢＩＳＴコントロ−ラ６”に入るＭＯＤＥ信号により、試験内容が選択され、Ｘ−ＭＡＲＣＨＩＮＧ（１０Ｎ）等のアドレスパターン、データパターンが決定される。図１４において、発行される期待値は、データスクランブラ２１、ＴＰＨにより、０／１（ＬＯＷ／ＨＩＧＨ）の選択が行われ、ＤＣＬＫにより読み出しデータのタイミングと合わせられる（ＣＡＳレイテンシーへ対応できるようになっている）。
【０１６４】
図１４において、読み出されたデータは、期待値（Ｅｘｐｅｃｔａｔｉｏｎ−Ｄａｔａ→Ｃｏｍｐａｒｉｏｎ−Ｄａｔａ）と比較され、比較結果ＥＲＲＯＲはＥＣＬＫによりフリップフロップ回路からなる誤り記録回路２４に記録される。また、そのエラー検出記録は、ＲＥＳＥＴ信号により消去されない限り、保持され続ける。
【０１６５】
図１のＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８は、一連のＳＥＬＦ−ＴＥＳＴオペレーションが終了すると、前記ＲＥＳＥＴ信号をパルス出力し、起動信号ＣＨＥＣＫをＬＯＷに下げ、外部コマンドの受付けが可能となる。
【０１６６】
図１のＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８がＳＥＬＦ−ＴＥＳＴエグジットコマンド（図１３のＢＩＳＴＸ）を受けると、ＣＯＭＯＰＡＲＥ信号がＨＩＧＨとなり、図１４において、エラー記録ＥＳＴＡＴＥが出力バッファから外部出力される。この例では、誤り有りはＨＩＧＨ、誤り無しはＬＯＷである。
【０１６７】
上記のようなＢＩＳＴの効果は今更言うまでもなく、安価な装置での選別試験を可能にし、大幅なテストコスト削減にある。
【０１６８】
図１９に関して補足すると、ＷＲＩＴＥ動作のときは、ＢＩＳＴＷをＨＩＧＨとし、演算された期待値（Ｅｘｐｅｃｔａｔｉｏｎ−Ｄａｔａ）をＷＢ（ライトバッファ）ヘ送り出し、ＲＥＡＤ動作のときは、ＢＩＳＴＲをＨＩＧＨとし、読み出しデータを誤り検出回路へ取り込み、期待値と比較しているが、ＢＩＳＴＷ、 ＢＩＳＴＲを同一信号とし、ＳＥＬＦ−ＴＥＳＴ中は常にＨＩＧＨでも動作に支障はない。
【０１６９】
読み出しデータを期待値と比較するが、期待値と一致し、誤りは記録されていない。
【０１７０】
図２０に関して、補足すると、期待値は＜ＲＥＡＤ＞コマンドに合わせて発行され、ＤＣＬＫにより読み出しデータとのタイミング調整が行われている。また、読み出しデータとの比較結果ＥＲＲＯＲは、ＥＣＬＫにより取り込まれ、ＥＴＲＩＧ信号となる。ＥＴＲＩＧ信号が１度でもＨＩＧＨになると、誤り検出記録ＥＳＴＡＴＥは、ＨＩＧＨとなり、ＲＥＳＥＴされない限り消去されない。この例では、読み出しデータの４ビット目で期待値と異なるデータがあったため、ＥＳＴＡＴＥはＨＩＧＨ（誤り有り）が記録されている。最後にＣＯＭＰＡＲＥ信号がＨＩＧＨとなり、ＥＳＴＡＴＥが外部へ読み出されている。
【０１７１】
図２１及び図２２を参照すると、図６に示されたＥＣＣ−ＣＯＤＥＣ回路７の具体例が示されている。図２１及び図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７は、図６のＥＣＣ−ＣＯＤＥＣ回路７において説明した循環回路７３やＥＸ−ＯＲ回路７６を有する。図２１及び図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７においては、誤り位置検出信号（ＬＯＣＡＴＩＯＮ）の出力パスにはレジスタ回路７８が３段、挿入されている。
【０１７２】
図２３（Ａ）、（Ｂ）、及び（Ｃ）には、図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７の循環回路７３中の左右シフト型のシフトレジスタ７３１、７３２、及び７３３がそれぞれ具体的に示されている。
【０１７３】
図２４には、図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７の循環回路７３中のＥＸ−ＯＲ回路７３４が具体的に示されている。
【０１７４】
図２１及び図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７では、ＥＣＣコントローラ６（図３）がインターナルクロックＩＣＬＫによる単相同期回路であること、出力にレジスタ回路を挿入したこと、さらに、誤り位置検出信号（ＬＯＣＡＴＩＯＮ）の出力パスにもレジスタ回路７８を１段挿入したことで、リアルタイムの誤り位置検出信号（図２２のＬ０）に対するレスポンスは３クロック遅延することになる。そのため、前記３段のレジスタ回路７８により、３クロック前の検出結果をストアしておき、誤り訂正動作を行う必要が生じる。
【０１７５】
図２５を参照すると、図２１及び図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７へクロック（ＣＣＬＫ，ＣＣＬＫＢ，ＣＣＬＫ２，ＣＣＬＫ２Ｂ）を供給する回路（ＣＯＤＥＣ−ＣＬＫ ＧＥＮＥＲＡＴＯＲ回路）が示されている。図２５に図示の回路は、インバータ２段からなる遅延回路ＤＬ１と、インバータ４段からなる遅延回路ＤＬ２とを有し、ＣＣＬＫ，ＣＣＬＫＢのクロック動作とＣＣＬＫ２，ＣＣＬＫ２Ｂのクロック動作に遅延を持たせ、図２３に示す左右シフト型のレジスタ回路の動作マージンを確保している。この動作マージンについて、図２３（Ａ）を例に説明する。左右シフト型のレジスタ回路は、左右２つのラッチ回路の開閉をする制御クロックＣＣＬＫ２，ＣＣＬＫ２Ｂと、ラッチ回路のデータを隣のラッチ回路へコピーする制御クロックＣＣＬＫ，ＣＣＬＫＢによりシフト動作を行う。まず、ＣＣＬＫが先にＬＯＷからＨＩＧＨへ遷移すると左右２つのラッチ回路のデータは同じになる。遅れてＣＣＬＫ２がＬＯＷからＨＩＧＨへ遷移しても結果に影響はない。次にＣＣＬＫがＨＩＧＨからＬＯＷへ戻るとき、遅れてＣＣＬＫ２がＬＯＷからＨＩＧＨへ戻ると、右ラッチ回路は閉じ、左ラッチ回路は開いているため、データは右ラッチ回路から隣のシフトレジスタの左ラッチ回路へコピーされてしまい、データは右から左へ流れてしまう。つまり、順進シフトにならない。先にＣＣＬＫ２がＬＯＷからＨＩＧＨへ戻れば、右ラッチ回路は開き、左ラッチ回路は閉じているため、データは隣のシフトレジスタの左ラッチ回路から右ラッチ回路へコピーされ、順進シフトが行うことができる。逆進シフト動作のときは、ＣＣＬＫ，ＣＣＬＫＢとＣＣＬＫ２，ＣＣＬＫ２Ｂを逆相動作させるが、同じようにＣＣＬＫ２，ＣＣＬＫ２Ｂのクロック動作を先に行う必要がある。
【０１７６】
図２５において、ＣＯＤＥＣＥ（ｉ）は、ＥＣＣコントローラ６（図３）からバンク毎に送信されるＣＯＤＥＣイネーブル信号である。なお、ｉはバンクアドレスを意味する（ｉ＝０，１，２，３）。
【０１７７】
また、ＢＡＥ（ｊ）は、図１のＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８から各バンクへ送信されるバンクイネーブル信号である。ＰＡＳＲモードに対応して、活性化可能なバンクはＨＩＧＨとなる。ここで、ｊはバンクアドレスを意味する。（ｊ＝０，１，２，３）。
【０１７８】
例えば、ＰＡＳＲモードが４バンク（フルバンク、ディフォルト）のときは、ＢＡＥ（０）〜ＢＡＥ（３）全てがＨＩＧＨとなる。２バンクであれば、ＢＡＥ（０），ＢＡＥ（１）のみＨＩＧＨとなる。ＢＡＥ（ｊ）がＬＯＷのとき、ＥＣＣ−ＣＯＤＥＣ回路７（図２１及び図２２）へのＣＣＬＫは供給されないことになる。
【０１７９】
本回路は、インターナルクロックＩＣＬＫからＥＣＣ−ＣＯＤＥＣ回路７（図２１及び図２２）へ供給する４本のクロック信号（ＣＬＫ，ＣＬＫＢ，ＣＬＫ２，ＣＬＫ２Ｂ）を生成し、複数のＥＣＣ−ＣＯＤＥＣ回路７に出力する。ＳＹＮＤＲＯＭＥモードのとき、ＣＬＫ、ＣＬＫ２は同相で動作するが、ＣＯＲＲＥＣＴモードのときは、ＣＬＫ、ＣＬＫ２は逆相で動作する。この同相・逆相動作の切り替えによりＥＣＣ−ＣＯＤＥＣ回路７（図２１及び図２２）はシフトレジスタの順進・逆進動作を可能にしている。
【０１８０】
図２６を参照すると、図１に示された半導体集積回路装置の別のＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作シーケンス（Ｅｎｔｒｙ／Ｅｘｉｔ Ｓｃｈｅｍｅ）が示されている。
【０１８１】
図２に示したＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作シーケンスのＥｎｔｒｙ／Ｅｘｉｔ方式では、従来からある通常のＳｅｌｆ−Ｒｅｆｒｅｓｈコマンドとは別に“Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ”用のコマンド（Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエントリコマンド（ＳＳＥＬＦ）及びＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈエグジットコマンド（ＳＳＥＬＦＸ））を、図１のＳＤＲＡＭ１０のコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９の入力バッファ回路（ＣＯＭＭＡＮＤ ＤＥＣＯＤＥ）８に入れるなど、一般的な方式とはいえない。つまり、ユーザーは汎用ＳＤＲＡＭとは別の制御方式（チップセットやソフトウェア）を開発しなければならず、Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを使うために、開発コスト、期間の点で犠牲を払うことなる。
【０１８２】
これに対し、図２６に示されたＥｎｔｒｙ／Ｅｘｉｔ方式は、汎用ＳＤＲＡＭのユーザーが対応できるようにした例である。“Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ”用のコマンドは持たず、通常のＳｅｌｆ−Ｒｅｆｒｅｓｈコマンド（Ｓｅｌｆ−Ｒｅｆｒｅｓｈエントリコマンド（ＳＥＬＦ：図２６の第３ラインのＥｘｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照）及びＳｅｌｆ−Ｒｅｆｒｅｓｈエグジットコマンド（ＳＥＬＦＸ：図２６の第３ラインのＥｘｔｅｒｎａｌ Ｏｐｅｒａｔｉｏｎ参照））をそのまま使用し、Ｅｎｔｒｙ／Ｅｘｉｔ方式は基本的にはＳｅｌｆ−Ｒｅｆｒｅｓｈコマンドと同じとした。
【０１８３】
ただし、Ｅｘｉｔコマンド（ＳＥＬＦＸ）投入後、定義されたＥＸＩＴ−ＴＩＭＥ（Ｃｏｒｒｅｃｔ動作終了までの時間）の間、一般的に行われる分散リフレッシュオペレーション（２５６ＭｂＳＤＲＡＭの場合、リフレッシュサイクルは８ｋサイクル（８１９２サイクル）であるため、リフレッシュ規格の６４ｍｓを満足するため、約７．８μｓｅｃの周期で＜ＲＥＦ＞コマンドを投入する）のみを行うとした。Ｃｏｒｒｅｃｔ動作中はＥＣＣコントローラから発行される内部コマンドを受け付けるため、外部から投入された＜ＲＥＦ＞コマンドは無視される。Ｃｏｒｒｅｃｔ動作が完了したら、Ｉｄｌｅ状態に復帰するため、外部から投入された＜ＲＥＦ＞コマンドを受け、リフレッシュ動作を行うことになる。これにより、長周期リフレッシュ動作で生じるポーズ不良のエラー率により変動するＣｏｒｒｅｃｔ動作時間（ＥＸＩＴ−ＴＩＭＥ）を吸収し、訂正されたデータを保持しながら、通常のメモリアクセス動作へ移行することができる。
【０１８４】
図２に示すＥｘｉｔ方式では、Ｃｏｒｒｅｃｔ動作に要する時間が変動し確定しないことから、Ｃｏｒｒｅｃｔ動作終了後に自動的にＳｅｌｆ−Ｒｅｆｒｅｓｈモードに移行するとしているが、Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードとは前記の分散リフレッシュ動作を内部で自動的に行っている動作にすぎず、図２６も実効的には同じである。いずれの方式を選択するかはユーザーに依存する。
【０１８５】
通常のＳｅｌｆ−Ｒｅｆｒｅｓｈの場合にもＥＸＩＴ−ＴＩＭＥは存在し、その時間は１００ｎｓ程度であるが、この場合にはＣｏｒｒｅｃｔ動作終了までの時間となるため、数１００ｍｓ程度となる。一般に、ＳＤＲＡＭを使用する場合には、常に分散リフレッシュオペレーションを行い、その＜ＲＥＦ＞コマンド間に所望のオペレーションコマンドが投入される。つまり、図２６のＥｘｉｔ方式は、ＥＸＩＴ−ＴＩＭＥが長いものの、何ら特別な動作ではなく、基本的には通常のＳｅｌｆ−Ｒｅｆｒｅｓｈと同じといえる。
【０１８６】
なお、Ｅｎｔｒｙ／ＥｘｉｔコマンドはＳｅｌｆ−Ｒｅｆｒｅｓｈコマンドと同じとし、ＭＲＳあるいはＥＭＲＳの設定により、そのコマンドの意味が“Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ”か、通常のＳｅｌｆ−Ｒｅｆｒｅｓｈか、切り替えるようにしてもよい。
【０１８７】
“Ｃｏｒｒｅｃｔ動作に要する時間が変動する”と書いたが、図２及び図２６の方式の場合、内部発生のＩＣＬＫを同期クロックとして動作させているため、その周期の製造ばらつきがあり、ＥＮＴＲＹ時間（Ｐａｒｉｔｙ−Ｇｅｎｅｔａｔｉｏｎに要する時間）も正確には外部にみえない。あえて図示はしないが、Ｅｎｔｒｙ／Ｅｘｉｔ期間中は、外部からＣＬＫを受け付け、Ｅｎｔｒｙ／Ｅｘｉｔ時間をサイクル数で規定してもよい。
【０１８８】
図２及び図２６の方式に対応した状態遷移図を、図２７及び図２８に示す。これらは、Ｍｏｂｉｌｅ ＲＡＭの状態遷移図をベースにＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードを追加した例である。
【０１８９】
図２７の状態遷移図は、図２の方式に対応し、ユーザーによってＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ Ｅｘｉｔ（ＳＳＲ ＥＸＩＴ）が入力されると、Ｃｏｒｒｅｃｔ状態（ＥＲＲＯＲ ＣＯＲＲＥＣＴＩＯＮ）に移行し、それが終了すると自動的にＳｅｌｆ−Ｒｅｆｒｅｓｈ状態に移行する。ここで、Ｓｅｌｆ−Ｒｅｆｒｅｓｈ Ｅｘｉｔ（ＳＲ ＥＸＩＴ）が入力されて、はじめてＥｘｉｔ完了する。
【０１９０】
図２８の状態遷移図は、図２６の方式に対応し、“Ｓｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ”用のコマンドとして、図２７におけるＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ Ｅｎｔｒｙ（ＳＳＲ ＥＮＴＲＹ）及びＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ Ｅｘｉｔ（ＳＳＲ ＥＸＩＴ）の代りに、Ｓｅｌｆ−Ｒｅｆｒｅｓｈ Ｅｎｔｒｙ（ＳＲ ＥＮＴＲＹ）及びＳｅｌｆ−Ｒｅｆｒｅｓｈ Ｅｘｉｔ（ＳＲ ＥＸＩＴ）を用いる例である。ユーザーによってＳｅｌｆ−ＲｅｆｒｅｓｈＥｘｉｔ（ＳＲ ＥＸＩＴ）が入力されると、Ｃｏｒｒｅｃｔ状態（ＥＲＲＯＲ ＣＯＲＲＥＣＴＩＯＮ）に移行し、それが終了すると単純にＥｘｉｔを完了する。
【０１９１】
図２９の状態遷移図は、図２７の状態遷移図と同様に、ユーザーによってＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ Ｅｘｉｔ（ＳＳＲ ＥＸＩＴ）が入力されると、Ｃｏｒｒｅｃｔ状態（ＥＲＲＯＲ ＣＯＲＲＥＣＴＩＯＮ）に移行する。そのＣｏｒｒｅｃｔ状態（ＥＲＲＯＲ ＣＯＲＲＥＣＴＩＯＮ）が終了すると、単純にＥｘｉｔを完了する。
【０１９２】
図３０を参照すると、図１８に示す構成のＥＣＣコントローラ６及びＥＣＣ−ＣＯＤＥＣ回路７などの接続関係について詳細に示されている。ＥＣＣコントローラ６からは６４台のＥＣＣ−ＣＯＤＥＣ（図２１及び図２２）へＣＯＤＥＣ−ＭＯＤＥ信号（ＩＮＩＴ，ＰＡＲＩＴＹ，ＳＹＮＤＲＯＭＥ，ＣＯＲＲＥＣＴ，ＣＯＤＥＣＥ）が共通に供給され、ＩＣＬＫ−ＧＥＮＥＲＡＴＯＲからは、ＥＣＣコントローラ６（または図１１の６’）、ＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９へＩＣＬＫ（内部同期クロック信号）が共通に供給されている。ＩＣＬＫ−ＧＥＮＥＲＡＴＯＲはＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）２０９からの発振開始命令（ＩＣＬＫＯＮがＨＩＧＨ）を受け、発振を開始する。逆に発振停止命令（ＩＣＬＫＯＮがＬＯＷ）を受け、発振を停止する。ＥＣＣ−ＣＯＤＥＣへのクロック信号はＩＣＬＫがＣＣＬＫ−ＧＥＮＥＲＡＴＯＲ（図２５）を通じて４本の同期クロック（ＣＣＬＫ，ＣＣＬＫＢ，ＣＣＬＫ２，ＣＣＬＫ２Ｂ）へ変換され、ＥＣＣ−ＣＯＤＥＣ４台ごとに共通供給されている。つまり、１バンクあたり１６台のＥＣＣ−ＣＯＤＥＣのため、ＣＣＬＫ−ＧＥＮＥＲＡＴＯＲ（図２５）は４台配置される。ＥＣＣ−ＣＯＤＥＣへのクロック信号は、ＣＯＤＥＣＥ（コーデックイネーブル）信号がＨＩＧＨのとき出力されるが、各バンクごとに４本あり、それぞれを必要に応じてＥＣＣコントローラ６が制御することで、バンク単位の動作も可能にしている。ＭＡ（メインアンプ）出力は通常パスとＥＣＣ−ＣＯＤＥＣへの出力パスの２系統を持ち、通常モードとＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードに応じて切り替えられる。通常モードで読み出されたデータは通常パスで共通Ｉ／Ｏ−ＢＵＳを通り、ＤＡＴＡ−ＯＵＴＰＵＴ−ＲＥＧＩＳＴＥＲへバッファされ外部出力される。Ｓｕｐｅｒ Ｓｅｌｆ−ＲｅｆｒｅｓｈモードのＰａｒｉｔｙ−ＧｅｎｅｒａｔｉｏｎあるいはＣｏｒｒｅｃｔ動作で読み出されたデータは、ＥＣＣ−ＣＯＤＥＣへの出力パスを通り、レジスタ回路（図３０のＦＦ）へバッファされた後、ＥＣＣ−ＣＯＤＥＣ内のシフトレジスタへ逐次取り込まれる。ＷＢ（ライトバッファ）にも通常パスとＥＣＣ−ＣＯＤＥＣからの入力パスの２系統があり、通常モードとＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈモードに応じて切り替えられる。通常モードでは外部入力された書込みデータがＤＡＴＡ−ＩＮＰＵＴ−ＲＥＧＩＳＴＥＲにバッファされ、共通Ｉ／Ｏ−ＢＵＳを通り、通常パスからＷＢ（ライトバッファ）へ入力される。Ｓｕｐｅｒ Ｓｅｌｆ−ＲｅｆｒｅｓｈモードのＰａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎでは、ＥＣＣ−ＣＯＤＥＣから出力されるパリティビットがＥＣＣ−ＣＯＤＥＣからの入力パスを通り、ＷＢ（ライトバッファ）へ入力される。図３０及び図３１には無いが通常モード同様、パリティビットをレジスタ回路にバッファしてから入力する場合もある。ＥＣＣ−ＣＯＤＥＣからは、誤り位置検出信号ＬＯＣＡＴＩＯＮ、誤り検出信号ＥＲＲＯＲがＥＣＣコントローラ６へ供給されるが、１バンク１６台のＥＣＣ−ＣＯＤＥＣの出力はＯＲをとられ、最終的にバンク毎の誤り位置検出信号ＬＯＣＡＴＩＯＮ、誤り検出信号ＥＲＲＯＲとなる。位置検出信号ＬＯＣＡＴＩＯＮは、単純に４バンクのＬＯＣＡＴＩＯＮ信号のＯＲがとられ、１本のＬＯＣＡＴＩＯＮ信号がＥＣＣコントローラ６へ入力されるが、誤り検出信号ＥＲＲＯＲはＰＡＳＲ（パーシャルセルフリフレッシュ）モードに応じて活性化するバンクイネーブル信号ＢＡＥ（ｊ）とのＡＮＤをとった後、１本のＥＲＲＯＲ信号となり、ＥＣＣコントローラ６へ入力される。例えば、ＰＡＳＲモードが２バンクのとき、バンクイネーブル信号ＢＡＥ（０），ＢＡＥ（１）はＨＩＧＨ、それ以外はＬＯＷとなり、誤り検出信号ＥＲＲＯＲはバンク０、１からのＥＲＲＯＲ信号のみがＯＲ処理され、ＥＣＣコントローラ６に入力される。これにより、動作保証外のバンク２、３のＥＲＲＯＲ信号は無視できるため、ＥＣＣコントローラ６はＣｏｒｒｅｃｔ動作の無駄な内部コマンド発行、オペレーションを省くことができる。
【０１９３】
次に図３２及び図３３を参照して、図９及び図１０のＣｏｒｒｅｃｔ動作に関して補足する。図３２及び図３３は、図１１に示すＥＣＣコントローラ６’及び図２１及び図２２に示す具体的なＥＣＣ−ＣＯＤＥＣ回路７を用いた場合のＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作におけるシンドローム演算から誤り位置検出までの詳細動作（図９及び図１０のＣｏｒｒｅｃｔ動作に対応）の左半分及び右半分を示している。
【０１９４】
ＥＣＣコントローラ６’の出力はレジスタ回路１４、１５、及び１７を介して行われるため、コマンド発生部１１及びアドレス発生部１２の出力はレジスタ回路１４、１５、及び１７により１サイクル遅れて出力される。まず、図９に示したシンドローム演算では、データの流れはＥＣＣコントローラからコントロールロジック及びＥＣＣ−ＣＯＤＥＣ回路への１方向であるため、ＥＣＣコントローラの出力がコマンド発生部及びアドレス発生部の出力より１サイクル遅れるだけで、図９と同じである。図２５のクロック供給回路（ＣＣＬＫ−ＧＥＮＥＲＡＴＯＲ）から供給される４クロックＣＣＬＫ，ＣＣＬＫＢ，ＣＣＬＫ２，ＣＣＬＫ２Ｂは、遅延回路ＤＬ１（図２５）により、ＣＣＬＫ，ＣＣＬＫＢのクロックのほうをＣＣＬＫ２，ＣＣＬＫ２Ｂのクロックより遅く動作するように設定し、ＥＣＣ−ＣＯＤＥＣ回路の巡回シフト動作の動作マージンを確保している。この遅延関係が逆になると、シフトレジスタはデータを破壊してしまう。コマンド発生部はシンドローム演算のコマンド発行を終えてから、誤り検出信号ＥＲＲＯＲを受け付ける（ＥＲＲＯＲ Ｄｅｔｅｃｔ）が、６４台のＥＣＣ−ＣＯＤＥＣ回路出力からＯＲ処理を経てＥＣＣコントローラへ到達する遅延時間に対してマージンをもって待つ。図３２及び図３３の例では最後の＜ＰＲＥ＞コマンドを発行してから３サイクル目にＥＲＲＯＲを受け付けている。ＥＲＲＯＲがＨＩＧＨであった場合、ＥＣＣコントローラは次のように誤り位置検出動作に移行する。まず、ＣＯＲＲＥＣＴ信号をＨＩＧＨへ上げ、ＩＣＬＫと無関係にＣＣＬＫ，ＣＣＬＫＢを反転出力させる。この動作でシフトレジスタ回路（図２３）に記憶されたデータは、左のラッチ回路に記憶したデータが右のラッチ回路へコピーされ、左右のラッチ回路のデータが同じになる。次の１サイクルでＳＹＮＤＲＯＭＥ信号をＬＯＷへ下げ、４クロックＣＣＬＫ，ＣＣＬＫＢ，ＣＣＬＫ２，ＣＣＬＫ２Ｂを反転させると同時にＣＯＲＲＥＣＴＢを反転させ、１ビットの逆進・巡回シフトが行われる。ここでも、ＣＣＬＫ，ＣＣＬＫＢのクロックのほうをＣＣＬＫ２，ＣＣＬＫ２Ｂのクロックより遅く動作させ、シフト動作の動作マージンを確保している。これは、図２５のクロック供給回路（ＣＣＬＫ−ＧＥＮＥＲＡＴＯＲ）の遅延回路ＤＬ２により確保される。この遅延関係は、これ以降のクロッキング動作においても、図２５のクロック供給回路（ＣＣＬＫ−ＧＥＮＥＲＡＴＯＲ）の遅延回路ＤＬ１により常に維持される。また、このＳＹＮＤＲＯＭＥ，ＣＯＲＲＥＣＴ信号の制御により、ＥＣＣ−ＣＯＤＥＣ回路はＳＹＮＤＲＯＭＥモードからＣＯＲＥＣＴモードへ以降する。ＣＣＬＫ，ＣＣＬＫＢとＣＣＬＫ２，ＣＣＬＫ２Ｂは逆相クロックとなり、逆進・巡回シフト動作が可能になる。この１ビットシフトによりシンドローム演算の最後にメモリセルから読み出したビットに対するシンドロームパターンがＥＣＣ−ＣＯＤＥＣ内の１６ビットのシフトレジスタに現れる。ここで、最上位ビットのみがＨＩＧＨ、それ以外のビットはＬＯＷとなったとき、誤り位置検出信号ＬＯＣＡＴＩＯＮはＨＩＧＨとなり、ＥＣＣコントローラは当該ビットが誤りであることを検出する。続く読み出しビットの誤り判定を行うため、ＣＯＤＥＣＥ（コーデックイネーブル）信号をＨＩＧＨとし図２５のクロック供給回路（ＣＣＬＫ−ＧＥＮＥＲＡＴＯＲ）から４クロックＣＣＬＫ，ＣＣＬＫＢ，ＣＣＬＫ２，ＣＣＬＫ２Ｂを供給し、逆進・巡回シフトを行い、続く読み出しビットの誤り判定を行っていく。それに平行してアドレス発生部は内部アドレスの逆進を行うが、ＣＯＤＥＣＥ（コーデックイネーブル）信号をＨＩＧＨとしてから３サイクル後にアドレスの逆進は開始される。続くシフトレジスタの逆進・巡回シフトの結果、誤り位置検出信号ＬＯＣＡＴＩＯＮがＨＩＧＨになった場合、ＥＣＣコントローラはそれを受け、ＣＯＤＥＣＥ信号をＬＯＷに下げ、ＥＣＣ−ＣＯＤＥＣ回路の動作を停止するが、まず、ＬＯＣＡＴＩＯＮ信号を受けるとるサイクルで１サイクル巡回シフトが行われてしまう。さらに、コマンド発生部の出力はレジスタ回路を介して出力されるため、ＥＣＣ−ＣＯＤＥＣ回路の停止は１サイクル遅れる。さらに、誤り位置検出信号ＬＯＣＡＴＩＯＮもレジスタを介して出力されるため、ＥＣＣ−ＣＯＤＥＣ回路から１サイクル遅れて出力されているおり、１ビット前の判定結果をみていることなる。つまり、誤り位置検出は３サイクル遅延することなる。したがって、ＥＣＣ−ＣＯＤＥＣ回路（図２１及び図２２）はＬＯＣＡＴＩＯＮ信号を記憶するレジスタを３つ設け、３サイクル前の値（Ｌ３）まで記憶しておき、その値により再書込みデータの反転（図２２の７６）を制御する。前記のアドレス発生部が内部アドレス逆進動作を３サイクル遅延させているのも、このためである。ＥＣＣコントローラは誤り位置検出信号ＬＯＣＡＴＩＯＮのＨＩＧＨを受け付けると、ＥＣＣ−ＣＯＤＥＣ回路、アドレス発生部の逆進を停止、誤りビットの反転再書込みのため、内部コマンドを発行するが、前記の遅延制御により、当該ビットの誤り判定及びアドレスが一致し、正しい誤り訂正動作が可能となる。ＥＣＣコントローラは前記内部コマンドを発行を終え、次の誤り位置検出動作のため、ＥＣＣ−ＣＯＤＥＣ回路の逆進・巡回シフト、アドレス発生部の逆進を開始するが、前記３サイクルの遅延関係は保たれる。
【０１９５】
【発明の効果】
以上説明したように本発明によれば、ＳＤＲＡＭのコントロールロジック（ＣＯＮＴＲＯＬ ＬＯＧＩＣ）の制御下でＥＣＣ−ＣＯＤＥＣ回路をコントロールするＥＣＣコントローラを備えた半導体集積回路装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体集積回路装置のブロック図である。
【図２】図１に示された半導体集積回路装置のＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作シーケンス（Ｅｎｔｒｙ／Ｅｘｉｔ Ｓｃｈｅｍｅ）を示した波形図である。
【図３】図１に示された半導体集積回路装置のＥＣＣコントローラのブロック図である。
【図４】（Ａ）は図３に示されたＥＣＣコントローラのレジスタ回路の各々として用いられるＦＦ（フリップフロップ）回路を示す図であり、（Ｂ）はそのＦＦ回路の内部構成を示す図である。
【図５】図４に示されたＦＦ回路の動作例を示す波形図である。
【図６】図１に示された半導体集積回路装置のＥＣＣ−ＣＯＤＥＣ回路のブロック図である。
【図７】図６に示されたＥＣＣ−ＣＯＤＥＣ回路において行われるＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例１のＰａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ（１）（パリティビット演算）を示した図である。
【図８】図６に示されたＥＣＣ−ＣＯＤＥＣ回路において行われるＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例１のＰａｒｉｔｙ−Ｇｅｎｅｒａｔｉｏｎ（２）（パリティビット書き込み）を示した図である。
【図９】図６に示されたＥＣＣ−ＣＯＤＥＣ回路において行われるＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例２のＣｏｒｒｅｃｔ（１）（シンドローム演算）を示した図である。
【図１０】図６に示されたＥＣＣ−ＣＯＤＥＣ回路において行われるＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ内部動作の例２のＣｏｒｒｅｃｔ（２）（誤り位置検出・訂正書き込み）を示した図である。
【図１１】図１の半導体集積回路装置においてＥＣＣコントロ−ラ６の代りに用いられるＥＣＣコントロ−ラ６’を示したブロック図である。
【図１２】図１の半導体集積回路装置においてＥＣＣコントロ−ラ６の代りに用いられるＢＩＳＴコントロ−ラ６”を示したブロック図である。
【図１３】図１２に示すＢＩＳＴコントロ−ラ６”のＢＩＳＴ機能に関する動作シーケンスを示している。
【図１４】図１の半導体集積回路装置においてＥＣＣ−ＣＯＤＥＣ回路７と置き換えて使用できる誤り検出回路７’を示した図である。
【図１５】図１の半導体集積回路装置においてＥＣＣ−ＣＯＤＥＣ回路７に対して、誤り記録回路２４を追加した例を示したブロック図である。
【図１６】誤り検出回路がＥＣＣコントローラ６或いはＥＣＣコントローラ６’に追加された例を示した図である。
【図１７】本発明の別の実施例による半導体集積回路装置のブロック図である。
【図１８】本発明の更に別の実施例による半導体集積回路装置のブロック図である。
【図１９】図１２のＢＩＳＴコントロ−ラ６”のＳＥＬＦ−ＴＥＳＴ動作の例１（バースト長１、誤り無し）を示した図である。
【図２０】図１２のＢＩＳＴコントロ−ラ６”のＳＥＬＦ−ＴＥＳＴ動作の例２（バースト動作、誤り有り、結果の読み出し）を示した図である。
【図２１】図６に示されたＥＣＣ−ＣＯＤＥＣ回路７の具体例の左半分を示した図である。
【図２２】図６に示されたＥＣＣ−ＣＯＤＥＣ回路７の具体例の右半分を示した図である。
【図２３】図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７の循環回路７３中の左右シフト型のシフトレジスタ７３１、７３２、及び７３３を具体的に示した図である。
【図２４】図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７の循環回路７３中のＥＸ−ＯＲ回路７３４を具体的に示した図である。
【図２５】図２１及び図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７へクロックを供給する回路を示した図である。
【図２６】図１に示された半導体集積回路装置の別のＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作シーケンス（Ｅｎｔｒｙ／Ｅｘｉｔ Ｓｃｈｅｍｅ）を示した波形図である。
【図２７】図２の方式に対応した状態遷移図を示した図である。
【図２８】図２６の方式に対応した状態遷移図を示した図である。
【図２９】図２７の状態遷移図と同様の状態遷移図を示した図である。
【図３０】図１８に示す半導体集積回路装置のＥＣＣコントローラ６及びＥＣＣ−ＣＯＤＥＣ回路７等の接続関係の詳細の左半分を示した図である。
【図３１】図１８に示す半導体集積回路装置のＥＣＣコントローラ６及びＥＣＣ−ＣＯＤＥＣ回路７等の接続関係の詳細の右半分を示した図である。
【図３２】図１１に示す具体的なＥＣＣコントローラ６’及び図２１及び図２２に示す具体的なＥＣＣ−ＣＯＤＥＣ回路７を用いた場合のＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作におけるシンドローム演算から誤り位置検出までの詳細動作の左半分を示す図である。
【図３３】図１１に示す具体的なＥＣＣコントローラ６’及び図２１及び図２２に示す具体的なＥＣＣ−ＣＯＤＥＣ回路７を用いた場合のＳｕｐｅｒ Ｓｅｌｆ−Ｒｅｆｒｅｓｈ動作におけるシンドローム演算から誤り位置検出までの詳細動作の右半分を示す図である。
【符号の説明】
１ 制御信号
２ 内部コマンド
３ 内部アドレス
４ 動作モード信号
５ 誤り検出／誤り位置検出信号
６ ＥＣＣコントローラ
６’ ＥＣＣコントローラ
６” ＢＩＳＴコントロ−ラ
７ ＥＣＣ−ＣＯＤＥＣ回路
７’ 誤り検出回路
８ 入力バッファ回路
９ セルフリフレッシュコントロール回路
１０ ＳＤＲＡＭ
１１ コマンド発生部
１２ アドレス発生部
１３ レジスタ回路
１４ レジスタ回路
１５ レジスタ回路
１６ レジスタ回路
１７ レジスタ回路
２０９ コントロールロジック
Claims (12)
- ダイナミック型ＲＡＭを有する半導体集積回路装置であって、前記ダイナミック型ＲＡＭは、メモリアレイと、ＲＡＭコントロール部と、ＥＣＣ−コーデック回路と、ＥＣＣコントローラとを有し、前記ＲＡＭコントロール部は、前記ダイナミック型ＲＡＭの外部からの外部コマンドを受け付け、当該外部コマンドをデコードするコマンドデコード部と、スーパーセルフリフレッシュコントロール回路とを有している前記半導体集積回路装置において、
前記コマンドデコード部は、前記ダイナミック型ＲＡＭの内部で発生した内部コマンドをも受け付け可能であり、当該内部コマンドをもデコードすることができるものであり、
前記ＥＣＣコントローラは、コマンド発生部と、アドレス発生部とを有し、
前記コマンドデコード部は、前記外部コマンドとしてエントリコマンドをデコードすると、エンコードを表わす起動命令信号を前記ＥＣＣコントローラに送出し、
前記ＥＣＣコントローラの前記コマンド発生部は、前記起動命令信号を受けると、前記ＥＣＣ−コーデック回路に、前記エンコードを表わす第１の動作モード信号を送出すると共に、前記ＥＣＣコントローラの前記アドレス発生部に、前記第１の動作モード信号の動作タイミングに応じたアドレスを順次発生させ、前記メモリアレイに供給し、
前記ＥＣＣ−コーデック回路は、前記第１の動作モード信号を受けると、前記メモリアレイの持つ情報データに基づいて、誤り検出訂正用の検査ビットを生成し、生成した検査ビットを前記メモリアレイの所定領域へ書き込むエンコード動作を行い、
前記ＥＣＣコントローラの前記コマンド発生部は、前記ＥＣＣ−コーデック回路による前記エンコード動作が終了すると、第１の終了信号を前記内部コマンドとして前記コマンドデコード部に出力し、
前記コマンドデコード部が前記第１の終了信号を前記内部コマンドとして受け付けデコードしたとき、前記ＲＡＭコントロール部の前記スーパーセルフリフレッシュコントロール回路は、前記検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内でリフレッシュ周期を長くしたスーパーセルフリフレッシュ動作を開始させることを特徴とする半導体集積回路装置。 - 請求項１に記載の半導体集積回路装置において、
前記エントリコマンドはユーザーによって前記ダイナミック型ＲＡＭに入力されるものであることを特徴とする半導体集積回路装置。 - 請求項１に記載の半導体集積回路装置において、
前記コマンドデコード部は、前記外部コマンドとしてエグジットコマンドをデコードすると、デコードを表わす停止命令信号を前記ＥＣＣコントローラに送出し、前記ＲＡＭコントロール部の前記スーパーセルフリフレッシュコントロール回路は、前記コマンドデコード部が前記エグジットコマンドをデコードしたとき、前記スーパーセルフリフレッシュ動作を終了し、
前記ＥＣＣコントローラの前記コマンド発生部は、前記停止命令信号を受けると、前記ＥＣＣ−コーデック回路に、前記デコードを表わす第２の動作モード信号を送出すると共に、前記ＥＣＣコントローラの前記アドレス発生部に、前記第２の動作モード信号の動作タイミングに応じたアドレスを順次発生させ、前記メモリアレイに供給し、
前記ＥＣＣ−コーデック回路は、前記第２の動作モード信号を受けると、前記メモリアレイの前記所定部から前記誤り検出訂正用の検査ビットを読出すと共に、その検査ビットと前記メモリアレイの持つ情報データに基づいて、情報データの誤りを訂正し再書込みするデコード動作を行い、
前記ＥＣＣコントローラの前記コマンド発生部は、前記ＥＣＣ−コーデック回路による前記デコード動作が終了すると、第２の終了信号を前記内部コマンドとして前記コマンドデコード部に出力することを特徴とする半導体集積回路装置。 - 請求項３に記載の半導体集積回路装置において、
前記ＥＣＣコントローラの前記コマンド発生部は、前記ＥＣＣ−コーデック回路による前記デコード動作が終了すると、第２の終了信号を前記内部コマンドとして前記ＲＡＭコントロール部の前記コマンドデコード部に出力し、
前記ＲＡＭコントロール部は、前記第２の終了信号に応答して自動的にセルフリフレッシュ動作に入り、データ保持をすることを特徴とする半導体集積回路装置。 - 請求項３に記載の半導体集積回路装置において、
前記ＥＣＣコントローラの前記コマンド発生部は、前記ＥＣＣ−コーデック回路による前記デコード動作が終了すると、第２の終了信号を前記内部コマンドとして前記ＲＡＭコントロール部の前記コマンドデコード部に出力し、
前記ＲＡＭコントロール部は、続いて外部からリフレッシュ動作命令を受け、データ保持をすることを特徴とする半導体集積回路装置。 - 請求項３に記載の半導体集積回路装置において、
前記エントリコマンド及び前記エグジットコマンドはユーザーによって前記ダイナミック型ＲＡＭに入力されるものであることを特徴とする半導体集積回路装置。 - ダイナミック型ＲＡＭを有する半導体集積回路装置であって、前記ダイナミック型ＲＡＭは、メモリアレイと、ＲＡＭコントロール部と、誤り検出回路と、ＢＩＳＴ（ＢＵＩＬＴ−ＩＮ ＳＥＬＦ ＴＥＳＴ）コントローラとを有し、前記ＲＡＭコントロール部は、前記ダイナミック型ＲＡＭの外部からの外部コマンドを受け付け、当該外部コマンドをデコードするコマンドデコード部を有している前記半導体集積回路装置において、
前記コマンドデコード部は、前記ダイナミック型ＲＡＭの内部で発生した内部コマンドをも受け付け可能であり、当該内部コマンドをもデコードすることができるものであり、
前記ＢＩＳＴコントローラは、コマンド発生部と、アドレス発生部とを有し、前記コマンドデコード部は、前記外部コマンドとしてＢＩＳＴエントリコマンドをデコードすると、チェックを表わす起動命令信号を前記誤り検出回路に送出し、
前記ＢＩＳＴコントローラの前記コマンド発生部は、前記起動命令信号を受けると、前記誤り検出回路に、前記チェックを表わす動作モード信号を送出すると共に、前記ＢＩＳＴコントローラの前記アドレス発生部に、前記動作モード信号の動作タイミングに応じたアドレスを順次発生させ、前記メモリアレイに供給し、
前記誤り検出回路は、前記動作モード信号を受けると、逐次発生したアドレスに応じて書込みデータを生成し、生成した書込みデータを前記メモリアレイの所定領域あるいは全領域へ書込み、続いて、逐次発生したアドレスに応じて期待値データを生成し、メモリアレイから読み出した情報データとを比較し、情報データの誤りを検出し、誤りの検出が終了すると、終了信号を前記内部コマンドとして前記コマンドデコード部に出力し、
前記コマンドデコード部が前記終了信号を前記内部コマンドとして受け付けデコードしたとき、前記動作モード信号の送出を停止することを特徴とする半導体集積回路装置。 - 請求項７に記載の半導体集積回路装置において、
前記ＢＩＳＴエントリコマンドはユーザーによって前記ダイナミック型ＲＡＭに入力されるものであることを特徴とする半導体集積回路装置。 - 請求項７に記載の半導体集積回路装置において、
前記ＢＩＳＴコントローラは、更に、レジスタ回路を有し、このレジスタ回路に前記誤りの検出の結果を保持するものであり、
前記ＢＩＳＴコントローラは、前記コマンドデコード部が前記外部コマンドとして読み出し命令を受けると、前記レジスタ回路に前記誤りの検出の結果を外部出力させることを特徴とする半導体集積回路装置。 - 請求項３に記載の半導体集積回路装置において、
前記ＥＣＣ−コーデック回路は、更に、レジスタ回路を有し、このレジスタ回路に前記ＥＣＣ−コーデック回路の誤り検出信号を誤り検出結果として保持するものであり、
前記ＥＣＣ−コーデック回路は、前記コマンドデコード部が前記外部コマンドとして読み出し命令を受けると、前記レジスタ回路に前記誤り検出結果を外部出力させることを特徴とする半導体集積回路装置。 - 請求項３に記載の半導体集積回路装置において、
前記ＥＣＣコントローラは、更に、レジスタ回路を有し、このレジスタ回路に前記ＥＣＣコントローラの誤り位置検出命令を誤り検出結果として保持するものであり、
前記ＥＣＣコントローラは、前記コマンドデコード部が前記外部コマンドとして読み出し命令を受けると、前記レジスタ回路に前記誤り検出結果を外部出力させることを特徴とする半導体集積回路装置。 - 請求項３に記載の半導体集積回路装置において、
前記スーパーセルフリフレッシュ動作における誤り訂正符号として逐次復号法を用い、誤り位置検出動作を巡回シフトレジスタの逆進・巡回シフト動作、それ以外を順進・巡回シフトにより実施することを特徴とする半導体集積回路装置。
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