CN101789794A - 低密度奇偶校验码的解码方法及其电路 - Google Patents

Abstract

本发明系关于低密度奇偶校验码的解码方法及其电路，所述低密度奇偶校验码的解码方法包含下列步骤：将低密度奇偶校验码的奇偶校验矩阵内的非零次矩阵和零次矩阵标示为1和0，以形成简化矩阵；根据所述简化矩阵内各行的相依度排序所述矩阵行；以及根据所述矩阵行的次序更新解码数据。

Description

低密度奇偶校验码的解码方法及其电路

技术领域

本发明涉及低密度奇偶校验(Low Density Parity Check，LDPC)码，尤其涉及低密度奇偶校验码的解码方式和解码电路。

背景技术

低密度奇偶校验码是一种错误更正码，其多数使用于通信系统中，且是众多错误更正码中第一个成功逼近信息理论中所定义的香农极限(Shannon limit)的错误更正码。虽然低密度奇偶校验码在发明之初因其运算复杂度过高而无实际运用，然而随着集成电路相关技术的进步，昔日无法完成的运算已不再困难。由于低密度奇偶校验码优越的错误更正能力，电机电子工程师协会(Institute of Electrical and Electronics Engineers，IEEE)所制定的标准802.11n无线通信网络应用了低密度奇偶校验码为其错误更正码。

置信传播算法(belief propagation algorithm)是现行主流的低密度奇偶校验码的解码算法，其通过持续更新低密度奇偶校验码的奇偶校验矩阵(parity check matrix)内的条目(entry)以达到错误更正的目的。图1显示常规的低密度奇偶校验码的解码电路。所述解码电路100包含存储器110、第一循环移位模块120、更新单元130和第二循环移位模块140。所述存储器110用以存储低密度奇偶校验码的奇偶校验矩阵内的条目。所述第一循环移位模块120连接到所述存储器110，用以进行解码算法中所需的循环移位。所述更新单元130连接到所述第一循环移位模块120，用以进行所述奇偶校验矩阵内的条目的更新，其包含校验节点(check node)和变量节点(variable node)的更新。所述第二循环移位模块140连接到所述更新单元130，用以进行所述第一循环移位模块120的反向操作以还原所述奇偶校验矩阵内的条目的次序。

低密度奇偶校验码的解码过程包含四个步骤：(a)进行初始设定，计算各编码位的内部信息(intrinsic information)；(b)更新校验节点；(c)更新变量节点；(d)硬决策(hard decision)运算。在初始设定时，所述存储器110接收带有软信息(soft information)的输入，其中软信息即隐含各编码位为0或1的机率。在低密度奇偶校验码的解码过程中，所述存储器110的输入即切换成所述第二循环移位模块140的输出值，并持续重复步骤(b)到步骤(d)的运算直到找到有效的码字(codeword)或重复运算的次数超过一阈值为止。

在扩散式(flooding type)置信传播算法中，校验节点和变量节点依序更新。换句话说，在所有校验节点均更新之后才进行变量节点的更新。然而在穿梭式(shuffled type)置信传播算法中，校验节点和变量节点交错更新。换句话说，当更新校验节点时，其相连接的变量节点即接着更新，反之亦然。理论上，穿梭式置信传播算法中因更新次数较频繁而收敛速度较快。然而在实际操作中，校验节点更新时，其接续的变量节点更新时常发生所述校验节点更新尚未完成的情况，反之亦然。此时，可选择待所述校验节点更新完成再更新所述变量节点，然而此举会降低解码速度。或可选择不待所述校验节点更新完成而沿用所述校验节点为更新的值，然而此举会降低解码的成功率。

此外，当所述解码过程以较高脉冲运作时，所述更新步骤常以并行处理方式进行，其高速读取所述存储器110所需的高带宽和高耗电还进一步增加电路设计上的困难。

因此，如果能够提供一种低密度奇偶校验码的解码方式和解码电路以降低存储器的存取率，那么不仅可增加解码正确率，还能降低耗电和减轻电路设计上的负担。

发明内容

本发明的实施例揭示低密度奇偶校验码的解码方式和解码电路，其根据针对解码数据的解码次序进行排序，以达到降低存储器的存取率的目的。

本发明的一实施例的低密度奇偶校验码的解码方法包含下列步骤：标示低密度奇偶校验码的奇偶校验矩阵内的非零次矩阵为1和零次矩阵为0，以形成简化矩阵；根据所述简化矩阵内各行的相依度排序所述矩阵行；以及根据所述矩阵行的次序更新解码数据。

本发明的另一实施例的低密度奇偶校验码的解码电路包含存储器、第一循环移位模块、更新单元和第二循环移位模块。所述第一循环移位模块为所述第二循环移位模块的反向操作，并可切换接收所述存储器的输出值或所述更新单元的输出值。所述存储器用以存储低密度奇偶校验码的解码数据，并可切换接收待解码输入值或所述第二循环移位模块的输出值。所述更新单元用以更新所述第一循环移位模块的输出值。所述第二循环移位模块用以循环移位所述更新单元的输出值。

本发明的另一实施例的低密度奇偶校验码的解码电路包含存储器、第一循环移位模块、第三循环移位模块、更新单元、第二循环移位模块、第四循环移位模块以及高速缓冲存储器。所述存储器用以存储低密度奇偶校验码的解码数据，并可切换接收待解码输入值或所述第四循环移位模块的输出值。所述第一循环移位模块为所述第二循环移位模块的反向操作，并可切换接收所述存储器的输出值或所述更新单元的输出值。所述第三循环移位模块用以循环移位所述存储器的输出值。所述更新单元用以更新所述第一循环移位模块和所述第三循环移位模块的输出值。所述第二循环移位模块用以循环移位所述更新单元的输出值。所述第四循环移位模块用以循环移位所述更新单元的输出值。所述高速缓冲存储器可切换接收并暂存所述存储器的输出值或所述更新单元的输出值。

附图说明

图1显示常规的低密度奇偶校验码的解码电路；

图2显示本发明的一实施例的低密度奇偶校验码的解码方法的流程图；

图3显示本发明的一实施例的低密度奇偶校验码的解码电路；

图4显示本发明的一实施例的奇偶校验矩阵；

图5显示本发明的一实施例的简化矩阵；

图6显示本发明的一实施例的低密度奇偶校验码的解码方法的排序结果；

图7显示本发明的另一实施例的低密度奇偶校验码的解码电路；以及

图8显示本发明的另一实施例的低密度奇偶校验码的解码电路。

具体实施方式

图2显示本发明的一实施例的低密度奇偶校验码的解码方法的流程图。在步骤201，标示低密度奇偶校验码的奇偶校验矩阵内的非零次矩阵为1和零次矩阵为0，以形成简化矩阵，并进入步骤202。在步骤202，根据所述简化矩阵内各行的相依度排序所述矩阵行，并进入步骤203。在步骤203，根据所述矩阵行的次序更新解码数据。

图3显示本发明的一实施例的低密度奇偶校验码的解码电路。所述解码电路300包含存储器310、第一循环移位模块320、更新单元330和第二循环移位模块340。所述存储器310用以存储低密度奇偶校验码的解码数据，并可切换接收具有软信息的待解码输入值或所述第二循环移位模块340的输出值，而其输出则连接到硬决策输出端。所述第一循环移位模块320可切换接收所述存储器310或所述更新单元330的输出值，并循环移位其所接收的输入值。所述更新单元330用以更新所述第一循环移位模块的输出值，即进行校验节点和变量节点的更新。所述第二循环移位模块340用以循环移位所述更新单元330的输出值。在部分实施例中，所述循环移位模块可由桶式移位器(barrel shifter)实现。

图4显示802.11n无线通信网络中所应用的低密度奇偶校验码的奇偶校验矩阵，所述奇偶校验矩阵还可应用于例如符合IEEE 802.11的无线收发装置。所述奇偶校验矩阵的每一条目代表一27乘27的次矩阵，其中以′-′表示的条目为零矩阵，以数字表示的条目为经循环移位(cyclic shift)所述数字后的单元矩阵。如图4所示，由于所述奇偶校验矩阵的结构特性，各校验节点可并行同步更新。换句话说，在解码过程中可同时更新27个校验节点，因此其相对应的连续27个解码数据可视为同一解码区块而存储于同一存储器地址。

应用图2的解码方法对图4所对应的无线通信网络信号进行解码。在步骤201，标示所述以′-′表示的条目为0，其余条目为1，如图5所示。在步骤202，根据图5的简化矩阵内各行的相依度排序所述矩阵行。在本实施例中，将所述矩阵行视为二进制数字，并根据其大小排序。如果将最左列视为所述二进制数字的最高项次，那么所述矩阵行的排列次序为第9行、第2行、第8行、第6行、第11行、第3行、第4行、第1行、第12行、第7行、第5行和第10行。然而，在其它实施例中，所述矩阵行还可根据互斥或(XOR)运算的结果或格雷码(Gray code)的编码方法排序。在步骤203，根据所述矩阵行排序的次序更新解码数据。

应用本发明的实施例的低密度奇偶校验码的解码方法和解码电路，由于所述奇偶校验矩阵内的所述矩阵行已根据其相依度重新排列，因此对于一矩阵行来说，其上下行与所述矩阵行的相依度较高。换句话说，所述矩阵行与其上下行具有较多在相同矩阵列的条目，其中在相同矩阵列的条目对应的次矩阵的解码数据存储于相同地址。因此，当根据所述矩阵行的次序更新解码数据时，存在许多连续对相同地址的解码数据进行更新的动作。对于所述更新动作来说，可直接再次对其进行更新，即第一循环移位模块320可直接接收所述更新单元330的输出值进行循环移位运算，再输出到所述更新单元330进行下一次更新动作，而无需将所述解码数据存储到所述存储器310。如此，可减少对于所述存储器310的存取动作。

在某些实施例中，所述更新单元330依序更新各矩阵行的条目所对应的解码数据。为了减少更新时所产生的写后读的数据错乱问题(read-after-write hazard)，所述实施例还针对各矩阵行内的条目的读取和写入对进行排序：根据希望更新的解码数据所在的矩阵行与其上下行的相依度决定所述矩阵行内的条目所对应的解码数据的更新次序。在部分实施例中，即考虑如果希望更新的解码数据的条目在其所在的矩阵列和上下矩阵行还有待更新的解码数据所对应的条目，那么最后读取所述希望更新的解码数据，且在更新后优先写入所述解码数据，其中所述希望更新的解码数据的读取和写入次序相反。

图6显示在所述实施例中，针对图5的简化矩阵第一矩阵行内的条目进行读取和写入动作排序的结果，其中RS代表读取第S条目对应的解码数据，P代表更新动作，L代表管线延迟，而WS′代表写入第S′条目对应的解码数据。根据上述排序方法，即比对第一矩阵行与第四和第十二矩阵行内的条目，得到第一、第五和第九矩阵列在上述三个矩阵行均存在希望更新的解码数据所对应的条目。如图6所示，在进行第一矩阵行的更新时，即将所述第一、第五和第九条目所对应的解码数据的读取动作列在末位，并在更新后优先进行所述第一、第五和第九条目所对应的解码数据的写入动作。在进行十二矩阵行的更新时，还将所述第一、第五和第九条目所对应的解码数据的读取动作列在末位并在更新后优先进行所述第一、第五和第九条目所对应的解码数据的写入动作。如图6所示，所述第一矩阵行在所述第一、第五和第九条目的写入动作均早于所述第十二矩阵行在所述第一、第五和第九条目的读取动作，而不会发生写后读的数据错乱问题。然而，针对某些仍会造成写后读的数据错乱问题的写入和读取动作，可利用高速缓冲存储器存储所述希望写入的解码数据，以避免所述数据错乱的问题。

图7显示本发明的另一实施例的低密度奇偶校验码的解码电路，所述电路可应用于例如符合IEEE 802.11的无线收发装置。所述解码电路700在图3的解码电路300外新增高速缓冲存储器750，其中所述高速缓冲存储器750可切换接收所述存储器310或所述更新单元330的输出值。所述硬决策输出端也均可切换接收所述存储器310或所述更新单元330的输出值，并可由一开关实现。所述第一循环移位模块320可切换接收所述存储器310、所述更新单元330或所述高速缓冲存储器750的输出值。如图7所示，所述高速缓冲存储器750可存储解码数据更新后的值，以避免写后读的数据错乱问题。

图8显示本发明的另一实施例的低密度奇偶校验码的解码电路。所述解码电路800在图7的解码电路700外又新增第三循环移位模块860和第四循环移位模块870，其中所述循环移位模块还可由桶式移位器实现。所述第三循环移位模块860用以循环移位所述存储器310的输出值，并输出到所述更新单元330。所述第四循环移位模块870用以循环移位所述更新单元330的输出值。所述高速缓冲存储器750可切换接收所述存储器310或所述更新单元330的输出值。所述硬决策输出端可切换所述存储器310或所述第二循环移位模块340的输出值，并可由一开关实现。所述第一循环移位模块320可切换接收所述更新单元330或所述高速缓冲存储器750的输出值。所述存储器310可切换接收具有软信息的待解码输入值或所述第四循环移位模块870的输出值。如图8所示，所述解码电路800将解码路径分为直接存入所述存储器310的路径，以及可跳过所述存储器310并利用所述高速缓冲存储器750进行接续解码的路径，以提高解码过程的弹性。

综上所述，本发明的实施例的低密度奇偶校验码的解码方法和解码电路可大幅减少存储器的存取率，其不仅可增加解码成功率，还能降低耗电和减轻电路设计上的负担。

上文已揭示本发明的技术内容和技术特点，然而所属领域的技术人员仍可能基于本发明的教示和揭示而作出种种不背离本发明精神的替换和修改。因此，本发明的保护范围应不限于实施例所揭示的内容，而是应包括各种不背离本发明的替换和修改，并由所附权利要求书涵盖。

Claims (18)

1.一种低密度奇偶校验码的解码方法，其特征在于其包含下列步骤：

将低密度奇偶校验码的奇偶校验矩阵内的非零次矩阵和零次矩阵标示为1和0，以形成简化矩阵；

根据所述简化矩阵内各矩阵行的相依度排序所述矩阵行；以及

根据所述矩阵行的次序更新解码数据。

2.根据权利要求1所述的解码方法，其特征在于其中所述非零次矩阵是单元矩阵或循环移位后的单元矩阵。

3.根据权利要求1所述的解码方法，其特征在于其中所述排序所述矩阵行的步骤是将所述矩阵行以数字表示，并根据所述数字进行相依度排序。

4.根据权利要求3所述的解码方法，其特征在于其是根据所述数字的大小进行排序。

5.根据权利要求1所述的解码方法，其特征在于其中所述更新解码数据的步骤是根据希望更新的解码数据所在的矩阵行与其上下行的相依度决定所述矩阵行内的条目所对应的解码数据的更新次序。

6.根据权利要求5所述的解码方法，其特征在于其中如果希望更新的解码数据的条目在其所在的矩阵列和上下矩阵行还有待更新的解码数据所对应的条目，那么最后读取所述希望更新的解码数据，且在更新后优先写入所述解码数据。

7.根据权利要求6所述的解码方法，其特征在于其中所述希望更新的解码数据的读取和写入次序相反。

8.根据权利要求1所述的解码方法，其特征在于其应用于电机电子工程师协会所制定的802.11n无线通信网络。

9.一种低密度奇偶校验码的解码电路，其特征在于其包含：

存储器，其用以存储低密度奇偶校验码的解码数据；

第一循环移位模块；

更新单元，其用以更新所述第一循环移位模块的输出值；以及

第二循环移位模块，其用以循环移位所述更新单元的输出值；

其中所述第一循环移位模块是所述第二循环移位模块的反向操作，所述存储器可切换接收待解码输入值或所述第二循环移位模块的输出值，所述第一循环移位模块可切换接收所述存储器的输出值或所述更新单元的输出值。

10.根据权利要求9所述的解码电路，其特征在于其中所述循环移位模块以桶式移位器实现。

11.根据权利要求9所述的解码电路，其特征在于其中所述存储器的输出连接到硬决策输出端。

12.根据权利要求9所述的解码电路，其特征在于其进一步包含：

高速缓冲存储器，其可切换接收并暂存所述存储器的输出值或所述更新单元的输出值；

其中所述存储器可切换接收待解码输入值、所述第二循环移位模块的输出值或所述高速缓冲存储器的输出值。

13.根据权利要求12所述的解码电路，其特征在于其进一步包含：

开关，其用以将所述存储器的输出值或所述更新单元的输出值切换到硬决策输出端。

14.根据权利要求9所述的解码电路，其特征在于其应用于电机电子工程师协会所制定的标准802.11n无线通信网络。

15.一种低密度奇偶校验码的解码电路，其特征在于其包含：

存储器，其用以存储低密度奇偶校验码的解码数据；

第一循环移位模块；

第三循环移位模块，其用以循环移位所述存储器的输出值；

更新单元，其用以更新所述第一循环移位模块和所述第三循环移位模块的输出值；

第二循环移位模块，其用以循环移位所述更新单元的输出值；

第四循环移位模块，其用以循环移位所述更新单元的输出值；以及

高速缓冲存储器，其可切换接收并暂存所述存储器的输出值或所述更新单元的输出值；

其中所述第一循环移位模块是所述第二循环移位模块的反向操作，所述第三循环移位模块是所述第四循环移位模块的反向操作，所述存储器可切换接收待解码输入值或所述第四循环移位模块的输出值，所述第一循环移位模块可切换接收所述存储器的输出值或所述更新单元的输出值。

16.根据权利要求15所述的解码电路，其特征在于其中所述循环移位模块以桶式移位器实现。

17.根据权利要求15所述的解码电路，其特征在于其进一步包含：

开关，其用以将所述存储器的输出值或所述第一循环移位模块的输出值切换到硬决策输出端。

18.根据权利要求15所述的解码电路，其特征在于其应用于电机电子工程师协会所制定的标准802.11n无线通信网络。

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