TWI755291B - 半導體記憶裝置 - Google Patents

Abstract

[課題]提供可以迴避由於列捶擊問題之資料破壞，且抑制耗電之增大之半導體記憶裝置。 [解決手段]半導體記憶裝置10，包括：控制部(第一控制部)16，根據從外部輸入之包含於特定指令之有關於記憶胞之更新(refresh)間隔之資訊，設定前述記憶胞之更新間隔。

Description

半導體記憶裝置

本發明係有關於半導體記憶裝置。

DRAM(Dynamic Random Access Memory)為一種半導體記憶裝置，是經由在構成記憶胞之電容器中積蓄電荷以儲存資訊，若不供給電源時，會失去儲存之資訊的揮發性記憶體。因為經過一定時間後，積蓄於電容器之電荷會放電，DRAM必須定期進行所謂充電更新之記憶保持動作。

此外，到下一次更新進行為止的期間，針對同樣的列(row)位址，若集中過多的讀取及/或寫入要求，便可能發生列捶擊(Row Hammer)問題。列捶擊問題，是一定時間內針對同樣的列位址集中了過多的存取的情況下，由於對應於與該列位址物理上鄰接之列位址所對應之資料位元之電荷放電，導致的資料破壞問題。

針對半導體記憶裝置之讀寫存取要求之態樣以及更新間隔之間的關係之一例如第1圖所示。在第1圖所示的範例中，假設每經過一定時間(間隔I1)便進行更新。如第1圖(a)所示，沒有頻繁地要求讀寫存取的情況下，記憶體之資料保持特性不會受損。然而，如第1圖(b)所示，若頻繁地要求讀寫存取，記憶體之資料保持特性會受損(也就是資料位元的電荷會放電)，資料保持時間會變短。因此，會有發生資料破壞的可能性。

為了解決上述列捶擊問題，舉例而言，可以考慮將記憶胞之更新間隔(I1)常態地設定為較短。然而，這種情況下，因為更新變成以較短的間隔頻繁地進行，半導體記憶裝置的耗電有增大之虞。

有鑑於上述課題而產生，本發明提供可以迴避由於列捶擊問題之資料破壞，且抑制耗電之增大之半導體記憶裝置。

為了解決上述課題，本發明提供一種半導體記憶裝置，包括：第一控制部，根據從外部輸入之包含於特定指令之有關於記憶胞之更新間隔之資訊，設定前述記憶胞之更新間隔。

依據本發明之半導體記憶裝置，不只可以抑制耗電之增大，也可以迴避由於列捶擊問題之破壞。

以下，針對關於本發明之各實施例的半導體記憶裝置，參照所附圖式進行詳細說明。然而，以下實施例僅為例示，本發明不限於此。另外，在本說明書中，「第一」、「第二」等記述，係為了將一些元件與其它元件進行區別而使用之用語，並非用以限定該元件之數量、順序、或優先度等。舉例而言，存在「第一元件」以及「第二元件」之記載的情況下，並不代表只採用「第一元件」以及「第二元件」兩個元件，也不代表「第一元件」必須排列在「第二元件」之前。

第2圖顯示關於本發明之第一實施例之半導體記憶裝置之構成例之方塊圖。關於本實施例之半導體記憶裝置10，具備I/O(輸入輸出)部11；指令解碼器12；位址解碼器13；資料匯流排控制器14；記憶芯15；更新控制部16；以及ECC(錯誤修正碼)控制部17。半導體記憶裝置10內之各部11~17，可以由專用硬體裝置或邏輯電路構成。另外，在本實施例中，為了簡化說明，不顯示例如電源電路、時脈產生器等其他眾所周知的構成。

關於本實施例之半導體記憶裝置，可以為DRAM或被配置以從內部控制更新動作之pSRAM(pseudo-Static Random Access Memory)。舉例而言，在習知的DRAM中，設置有藉由登錄干擾字元線位址且追加更新動作將資料回復等，以解決列捶擊問題之專用電路。然而，由於pSRAM往小型化邁進，難以像習知的DRAM可確保在pSRAM中設置專用電路的空間。另外，假設像這樣的專用電路設置於pSRAM，pSRAM的成本恐怕會增加。

因此，關於本實施例之半導體記憶裝置若為pSRAM時，不設置專用電路，並在抑制耗電增大的同時，可以迴避由於列捶擊問題之資料破壞，是較合適的。

I/O部11，配置為在與外部裝置(例如記憶體控制器等)之間進行傳送、接收訊號。具體來說，I/O部11將從外部裝置輸入之指令訊號輸出到指令解碼器12。另外，I/O部11將從外部裝置輸入之位址訊號輸出到位址解碼器13。更進一步地，I/O部11將從外部裝置輸入之資料訊號(以下稱為「資料」)輸出到資料匯流排控制器14，將從資料匯流排控制器14輸出之資料輸出到外部裝置。

指令解碼器12，解碼從外部通過I/O部11輸入之指令訊號，生成內部指令。此處，生成之內部指令，舉例而言，包括激活訊號、讀取訊號、寫入訊號、預充電訊號等。另外，指令解碼器12生成內部指令時，將訊號輸出到記憶芯15的列解碼器15a(詳述於後)，該訊號用以活化成為讀取或寫入存取或更新等之對象的字元線。更進一步地，指令解碼器12生成內部指令時，將訊號輸出到記憶芯15的行解碼器15b(詳述於後)，該訊號用以活化成為讀取或寫入存取或更新等之對象的位元線。另外，更進一步地，指令解碼器12也可以將生成之內部指令輸出到位址解碼器13以及資料匯流排控制器14，根據內部指令控制各個位址解碼器13以及資料匯流排控制器14。

另外，在用以設定半導體記憶裝置10之機能的暫存器寫入指令(特定指令)通過外部裝置輸入I/O部11時，在顯示第一構成暫存器的設定內容之第一構成暫存器資訊(如第3圖所示)被包含於暫存器寫入指令的情況下，指令解碼器12會將第一構成暫存器資訊記憶於第一構成暫存器(圖示未顯示)之中。更進一步地，包含第一構成暫存器資訊之暫存器寫入指令被輸入時，指令解碼器12將暫存器寫入指令輸出到更新控制部16。另外，更進一步地，在每次高位準的更新訊號srefz(如第4圖所示)從更新控制部16輸入時，指令解碼器12將訊號輸出到位址解碼器13，該訊號顯示成為更新對象之記憶胞的位址。

參照第3圖，針對第一構成暫存器的構成例進行說明。第3圖顯示利用HyperBus ^TM介面之pSRAM的第一構成暫存器(CR0)之一例。如第3圖所示，第一構成暫存器被配置為使用半導體記憶裝置10的電力模式或存取協議之動作條件等的定義，可以從外部指定在特定數之位元(此例為16 bit)內被分配的數種機能(此例為「允許深度斷電(Deep power down enable)」、「驅動強度」、「更新間隔」、「初期延遲」、「固定延遲」、「混合叢發模式」、「叢發長度」)。另外，由於有關第3圖所示之「更新間隔」以外的其他機能與本發明沒有特別的關係，因此省略詳細說明。

本實施例中，第一構成暫存器之位元11~9被配置為可以指定更新間隔。在第3圖的示例中，可以指定根據第一構成暫存器之位元11~9的數值之複數個模式(此例為4個模式「模式A」、「模式B」、「模式C」、及「模式D」)以及通常動作(預設)模式之中的任一模式。此處，各模式皆為本發明中「有關更新間隔之資訊」的一例。在第3圖的示例中，第一構成暫存器位元11~9的數值為000b時指定模式A、第一構成暫存器位元11~9的數值為001b時指定模式B、第一構成暫存器位元11~9的數值為010b時指定模式C、第一構成暫存器位元11~9的數值為011b時指定模式D、第一構成暫存器位元11~9的數值為111b時指定通常模式。各模式的更新間隔互不相同，在本實施例中，更新間隔之配置以通常模式、模式A、模式B、模式C、模式D的順序越來越短。

舉例而言，第3圖所示第一構成暫存器的內容，可以經由在電源輸入半導體記憶裝置10時，從外部裝置輸入包含第一構成暫存器資訊之暫存器寫入指令，寫入半導體記憶裝置10內的第一構成暫存器。另外，在電源輸入半導體記憶裝置10的時間內，包含第一構成暫存器資訊之暫存器寫入指令可以在任意的時序輸入。

回到第2圖，位址解碼器13解碼通過I/O部11從外部輸入的位址訊號，或從指令解碼器12輸入並顯示成為更新對象之記憶胞之位址的訊號，生成列位址訊號，該列位址訊號顯示記憶芯15之記憶胞陣列15c內的複數個字元線之中被活性化的字元線。接著，位址解碼器13將生成之列位址訊號輸出到記憶芯15的列解碼器15a。

另外，位址解碼器13解碼從外部通過I/O部11輸入之位址訊號，生成顯示記憶芯15之記憶胞陣列15c內的複數個位元線中被活化之位元線之行位址訊號。接著，位址解碼器13將生成之行位址訊號輸出到記憶芯15之行解碼器15b。

資料匯流排控制器14，將從外部通過I/O部11輸入之資料，輸出到記憶芯15之感應放大器(圖示未顯示)及ECC控制部17。另外，資料匯流排控制器14將從記憶芯15之感應放大器或ECC控制部17輸出之資料輸出到I/O部11。

記憶芯15包括：列解碼器15a；行解碼器15b；記憶胞陣列15c；ECC胞陣列15d；以及感應放大器(圖示未顯示)。

列解碼器15a在用以活化成為讀取或寫入存取或更新等之對象的字元線之訊號從指令解碼器12輸入時，在記憶胞陣列15c內之複數個字元線之中，經由位址解碼器13輸出之列位址訊號活性化(驅動)顯示之字元線。

行解碼器15b在用以活化成為讀取或寫入存取或更新等之對象的位元線之訊號從指令解碼器12輸入時，在記憶胞陣列15c內之複數個位元線之中，經由位址解碼器13輸出之行位址訊號活性化(驅動)顯示之位元線。

記憶胞陣列15c，包含行列(陣列)狀配置之複數個記憶胞(圖示未顯示)。各記憶胞中，記憶從外部通過I/O部11輸入之資料。各記憶胞可以是眾所周知的1T1C(1電晶體1電容)型之記憶胞。另外，各記憶胞可以連接複數個字元線之中任一者之字元線，以及複數個位元線之中任一者之位元線。更進一步地，複數個字元線各自與列解碼器15a連接，複數個位元線各自與行解碼器15b以及感應放大器連接。

ECC胞陣列15d與記憶胞陣列15c同樣地，包含行列狀配置之複數個記憶胞(圖示未顯示)。各記憶胞中，記憶從ECC控制部17輸出之檢查資料(同位資料，parity data)。各記憶胞可以是1T1C型之記憶胞。另外，各記憶胞連接複數個字元線之中任一者之字元線，以及複數個位元線中任一者之位元線。更進一步地，複數個字元線各自與列解碼器15a連接，複數個位元線各自與行解碼器15b以及感應放大器連接。

另外，由於有關記憶胞陣列15c以及ECC胞陣列15d之每個記憶胞的資料控制細節為眾所周知的技術，在此處省略其說明。

更新控制部16生成更新訊號srefz，輸出到指令解碼器12。此處，在包含第一構成暫存器資訊之暫存器寫入指令(特定指令)從指令解碼器12輸入時，更新控制部16被配置為根據包含於暫存器寫入指令之有關記憶胞更新間隔之資訊，設定記憶胞之更新間隔。另外，更新控制部16為本發明中「第一控制部」之一例。

另外，更新控制部16也可以在每次從外部輸入包含第一構成暫存器資訊之暫存器寫入指令(特定指令)時，根據包含於暫存器寫入指令之有關記憶胞更新間隔之資訊，設定記憶胞之更新間隔。

參照第4圖，針對更新控制部16之構成以及動作之一例進行說明。如第4圖(a)所示，更新控制部16具備振盪電路16a以及除頻器16b。振盪電路16a以特定頻率生成用以開始更新動作之更新觸發訊號bsclk，輸出到除頻器16b。

除頻器16b，將從振盪電路16a輸出之更新觸發訊號bsclk，對應包含於暫存器寫入指令之記憶胞之更新間隔(此處為模式A、模式B、模式C、模式D中任一模式)進行除頻。接著，除頻器16b將已除頻之訊號作為更新訊號srefz輸出到指令解碼器12。另外，此處省略針對通常模式之說明。

除頻器16b之構成例顯示於第4(b)圖。如第4(b)圖所示，除頻器16b具備串聯連接之3個T正反器以及4個開關sw_ModeA、sw_ModeB、sw_ModeC、sw_ModeD。

從振盪電路16a輸出之更新觸發訊號bsclk，輸入到三個T正反器之中的第一段T正反器，以及對應4個模式之中的模式D之sw_ModeD開關之一端。若sw_ModeD開關開啟，會將更新觸發訊號bsclk作為更新訊號srefz輸出。

從第一段T正反器輸出之訊號，輸入到三個T正反器之中的第二段T正反器，以及對應4個模式之中的模式C之sw_ModeC開關之一端。若sw_ModeC開關開啟，會將從第一段T正反器輸出之訊號作為更新訊號srefz輸出。

從第二段T正反器輸出之訊號，輸入到三個T正反器之中的第三段T正反器，以及對應4個模式之中的模式B之sw_ModeB開關之一端。若sw_ModeB開關開啟，會將從第二段T正反器輸出之訊號作為更新訊號srefz輸出。

從第三段T正反器輸出之訊號，輸入到對應4個模式之中的模式A之sw_ModeA開關之一端。若sw_ModeA開關開啟，會將從第三段T正反器輸出之訊號作為更新訊號srefz輸出。

根據所述構成，更新訊號srefz的頻率，如第4(c)圖所示，以模式A、模式B、模式C、模式D的順序越來越高(也就是更新間隔以模式A、模式B、模式C、模式D的順序越來越短)。

更新控制部16回應包含於暫存器寫入指令記憶胞之更新間隔，控制除頻器16b之各開關sw_ModeA、sw_ModeB、sw_ModeC、sw_ModeD之中的任一開關為唯一開啟，控制其他開關關閉。舉例而言，包含於暫存器寫入指令之記憶胞之更新間隔為模式A時，控制開關sw_ModeA開啟，控制其他開關sw_ModeB、sw_ModeC、sw_ModeD關閉。

ECC控制部17生成對應從資料匯流排控制器14輸出到記憶胞陣列15c之資料的錯誤訂正碼(編碼資料)，將生成之錯誤訂正碼內之檢查資料(同位資料)記憶於ECC胞陣列15d。另外，在生成錯誤訂正碼之資料從記憶胞陣列15c輸出(被讀取)時，ECC控制部17利用記憶於ECC胞陣列15d之檢查資料進行該資料之錯誤偵測及訂正處理。接著，ECC控制部17將錯誤偵測及訂正處理後之資料輸出到資料匯流排控制器14。

另外，在本實施例中，ECC控制部17具備：錯誤訂正碼生成部17a(如第6圖所示)，生成對應記憶於記憶胞陣列15c之資料之錯誤訂正碼(編碼資料)；以及錯誤偵測及訂正部17b(如第6圖所示)，從記憶胞陣列15c讀取生成的錯誤訂正碼之資料時，進行該資料之錯誤偵測及訂正處理。

此處，舉例而言，錯誤訂正碼之生成以及錯誤訂正處理，可以藉由漢明碼(hamming code)或BCH碼(Bose-Chaudhuri-Hocquenghem code)等眾所周知的方法進行。另外，成為編碼資料之來源資料的長度以及檢查資料的長度可以任意選擇，此處以編碼資料之來源資料的長度為8位元，檢查資料的長度為4位元的情況作為一例進行說明。另外，在此情況下，8位元之資料之中的1位元進行錯誤訂正。

在本實施例中，包含行列(陣列)狀配置之複數個記憶胞的記憶胞陣列15c被分割為複數個區塊時，ECC控制部17被配置為選擇複數個區塊之中任一區塊。更進一步地，ECC控制部17將對應記憶於被選擇的區塊內之複數個記憶胞之資料所生成之錯誤訂正碼內的檢查資料，記憶於ECC胞陣列15d(特定記憶區域)。另外，ECC控制部17在本發明中為「第二控制部」之一例。

另外，在從外部輸入包含第二構成暫存器資訊(顯示於第5圖)之暫存器寫入指令(特定指令)時，ECC控制部17也可以根據包含於暫存器寫入指令之選擇區塊之資訊，選擇複數個區塊之中任一區塊。藉此，由於從外部輸入暫存器寫入指令(特定指令)時，會根據關於包含於該指令之選擇區塊之資訊，選擇複數個區塊之中任一區塊，藉由將該指令從外部裝置(例如記憶體控制器等)傳送到半導體記憶裝置10，可以從外部設定(選擇)複數個區塊之中任一區塊(此處為記憶成為錯誤訂正碼生成對象之資料的區塊)。

此處，根據包含於暫存器寫入指令之有關選擇區塊之資訊選擇任一區塊時，指令解碼器12通過I/O部11從外部裝置輸入包含第二構成暫存器資訊之暫存器寫入指令(特定指令)時，將第二構成暫存器資訊記憶於第二構成暫存器(圖示未顯示)。另外，指令解碼器12在包含第二構成暫存器資訊之暫存器寫入指令輸入時，將暫存器寫入指令輸出到ECC控制部17。

參照第5圖，針對第二構成暫存器之構成例進行說明。第5圖顯示利用HyperBus ^TM介面之pSRAM之第二構成暫存器(CR1)之一例。第二構成暫存器，如第5圖所示，被配置為可以從外部指定在特定數之位元(此例為16 bit)內被分配的機能(此例為「ECC適用區塊控制」)。

在本實施例中，在第二構成暫存器之位元11~9中被配置為可以指定(選擇)ECC適用區塊(也就是成為錯誤訂正碼生成對象之資料被記憶之區塊)。在第5圖所示之例子中，可以根據第二構成暫存器的位元11~9之值選擇複數個(此例為4個)區塊之中任一區塊。此處，第5圖所示各區塊，係在本發明中「關於選擇區塊之資訊」之一例。第5圖所示之例子中，第二構成暫存器之位元11~9之值為000b時，選擇區塊n-3(n為3以上之整數)；第二構成暫存器之位元11~9之值為001b時，選擇區塊n-2；第二構成暫存器之位元11~9之值為010b時，選擇區塊n-1；第二構成暫存器之位元11~9之值為011b時，選擇區塊n。另外，第二構成暫存器之位元11~9之值為111b時，指定通常模式(無選擇區塊，也就是不選擇區塊)。

舉例而言，第5圖所示之第二構成暫存器之內容，可以在半導體記憶裝置10電源輸入時，藉由從外部裝置輸入包含第二構成暫存器資訊之暫存器寫入指令，寫入半導體記憶裝置10內之第二構成暫存器。另外，包含第二構成暫存器資訊之暫存器寫入指令，也可以在電源輸入半導體記憶裝置10期間的任意時序輸入。

另外，在第5圖的示例中，在各個複數個區塊以及通常模式之中，顯示複數個開關(在此例為sw0、sw1、sw2、sw3、/sw0、/sw1、/sw2、/sw3)之開關狀態。針對上述將參照第6圖進行說明。

參照第6圖，針對本實施例之半導體記憶裝置10中資料控制之一例進行說明。本實施例中，如第6圖所示，記憶胞陣列15c被分割為列位址連續之複數個區塊(在此例為區塊0、…區塊n-3、區塊n-2、區塊n-1、區塊n)。在各區塊中，資料的記憶容量可以相同，也可以不同。舉例而言，記憶胞陣列15c之記憶容量為64M位元，各區塊之記憶容量為2M位元的情況下，記憶胞陣列15c可以被分割為32個區塊。另外，在這個情況下，若成為編碼資料之來源資料的長度為8位元，檢查資料的長度為4位元，ECC胞陣列15d之記憶容量為1M位元。

首先，針對於記憶胞陣列15c記憶資料的情況進行說明。從資料匯流排控制器14輸出之資料，輸入到記憶胞陣列15c之各區塊的輸入側。另外，輸入到各區塊之中被選擇之區塊(此處為區塊n-2)的資料，也會通過開關部SW_A輸入到ECC控制部17的錯誤訂正碼生成部17a。

此處，ECC控制部17也可以根據有關於包含於暫存器寫入指令之選擇區塊之資訊，選擇區塊(此處為區塊n-2)。另外，ECC控制部17，在資料輸入各區塊之中的被選擇區塊(此處為區塊n-2)時，也可以控制開關部SW_A將該資料輸入錯誤訂正碼生成部17a。

舉例而言，在暫存器寫入指令選擇區塊n-2時，ECC控制部17回應對應區塊n-2之各開關之開關狀態，控制開關部SW_A內的各開關。此處，在第6圖所示之例子中，開關部SW_A內設有4個開關/sw0、/sw1、/sw2、/sw3。開關部SW_A之開關/sw0之一端連接區塊n-3之輸入側，開關/sw0之另一端連接錯誤訂正碼生成部17a。開關部SW_A之開關/sw1之一端連接區塊n-2之輸入側，開關/sw1之另一端連接錯誤訂正碼生成部17a。開關部SW_A之開關/sw2之一端連接區塊n-1之輸入側，開關/sw2之另一端連接錯誤訂正碼生成部17a。開關部SW_A之開關/sw3之一端連接區塊n之輸入側，開關/sw3之另一端連接錯誤訂正碼生成部17a。

另外，在第5圖的示例中，選擇區塊n-2時，設定開關/sw1為開啟，開關/sw0、/sw2、/sw3為關閉。在此情況下，ECC控制部17控制開關部SW_A之開關/sw1開啟，控制開關部SW_A之開關/sw0、/sw2、/sw3關閉。藉此，輸入到記憶胞陣列15c之區塊n-2之資料，也會通過開關部SW_A輸入到ECC控制部17之錯誤訂正碼生成部17a。

另外，ECC控制部17之錯誤訂正碼生成部17a，在通過開關部SW_A之開關/sw1將資料輸入到被選擇區塊(此處為區塊n-2)時，生成對應該資料之錯誤訂正碼(編碼資料)，將生成之錯誤訂正碼內之檢查資料記憶於ECC胞陣列15d。

接下來，針對從記憶胞陣列15c輸出資料的情況進行說明。從記憶胞陣列15c之各區塊之中的被選擇區塊(此處為區塊n-2)以外的其他區塊輸出之資料，通過開關部SW_B輸入到資料匯流排控制器14。另外，從各區塊之中被選擇區塊(此處為區塊n-2)輸出的資料，不會通過開關部SW_B輸入到資料匯流排控制器14，而是通過開關部SW_C輸入到ECC控制部17之錯誤偵測及訂正部17b。

此處，ECC控制部17，在從各區塊之中被選擇的區塊(此處為區塊n-2)輸出資料時，也可以將該資料輸入到ECC控制部17之錯誤偵測及訂正部17b以控制開關部SW_B、SW_C。舉例而言，在暫存器寫入指令選擇區塊n-2時，ECC控制部，回應對應區塊n-2之各開關之開關狀態，控制開關部SW_B以及開關部SW_C的各開關。此處，在第6圖的示例中，開關部SW_B內設有4個開關sw0、sw1、sw2、sw3。開關部SW_B之開關sw0的一端連接區塊n-3之輸出側，開關sw0的另一端連接資料匯流排控制器14。開關部SW_B之開關sw1的一端連接區塊n-2之輸出側，開關sw1的另一端連接資料匯流排控制器14。開關部SW_B之開關sw2的一端連接區塊n-1之輸出側，開關sw2的另一端連接資料匯流排控制器14。開關部SW_B之開關sw3的一端連接區塊n之輸出側，開關sw3的另一端連接資料匯流排控制器14。

另外，在第6圖的示例中，開關部SW_C內設有4個開關/sw0、/sw1、/sw2、/sw3。開關部SW_C之開關/sw0的一端連接到區塊n-3之輸出側以及開關部SW_B之開關sw0之間，開關/sw0的另一端連接到錯誤偵測及訂正部17b。開關部SW_C之開關/sw1的一端連接到區塊n-2之輸出側以及開關部SW_B之開關sw1之間，開關/sw1的另一端連接到錯誤偵測及訂正部17b。開關部SW_C之開關/sw2的一端連接到區塊n-1之輸出側以及開關部SW_B之開關sw2之間，開關/sw2的另一端連接到錯誤偵測及訂正部17b。開關部SW_C之開關/sw3的一端連接到區塊n之輸出側以及開關部SW_B之開關sw3之間，開關/sw3的另一端連接到錯誤偵測及訂正部17b。

具體而言，在第5圖中，選擇區塊n-2時，設定開關/sw1、sw0、sw2、sw3開啟，開關/sw0、/sw2、/sw3、sw1關閉。此時，ECC控制部17控制開關部SW_B之開關sw0、sw2、sw3開啟，開關部SW_B之開關sw1關閉。另外，ECC控制部17控制開關部SW_C之開關/sw1開啟，開關部SW_C之開關/sw0、/sw2、/sw3關閉。藉此，從記憶胞陣列15之區塊n-2輸出之資料，可以通過開關部SW_C輸入到ECC控制部17之錯誤偵測及訂正部17b。

ECC控制部17之錯誤偵測及訂正部17b，在從被選擇區塊(此處為區塊n-2)輸出之資料通過開關部SW_C之開關/sw1輸入時，利用記憶於ECC胞陣列15d之檢查資料，對應輸入之資料進行錯誤偵測及訂正處理。

接著，ECC控制部17也可以控制開關部SW_D，將錯誤偵測及訂正處理後之資料，通過開關部SW_D輸出到資料匯流排控制器14。此處，ECC控制部17，將錯誤偵測及訂正處理後之資料，作為從各區塊之中被選擇的區塊(此處為區塊n-2)輸出之資料輸出到資料匯流排控制器14。

舉例而言，在暫存器輸入指令中，區塊n-2被選擇時，ECC控制部17回應對應區塊n-2之各開關之開關狀態，控制開關部SW_D之各開關。此處，在第6圖的示例中，開關部SW_D內設有4個開關/sw0、/sw1、/sw2、/sw3。開關部SW_D之開關/sw0之一端連開關部SW_B之開關sw0及資料匯流排控制器14之間，開關/sw0之另一端連接錯誤偵測及訂正部17b。開關部SW_D之開關/sw1之一端連開關部SW_B之開關sw1及資料匯流排控制器14之間，開關/sw1之另一端連接錯誤偵測及訂正部17b。開關部SW_D之開關/sw2之一端連開關部SW_B之開關sw2及資料匯流排控制器14之間，開關/sw2之另一端連接錯誤偵測及訂正部17b。開關部SW_D之開關/sw3之一端連開關部SW_B之開關sw3及資料匯流排控制器14之間，開關/sw3之另一端連接錯誤偵測及訂正部17b。

另外，在第5圖的示例中，區塊n-2被選擇時，開關被設定為/sw1為開啟，開關/sw0、/sw2、/sw3為關閉。此時，ECC控制部17控制開關部SW_D之開關/sw1開啟，控制開關部SW_D之開關/sw0、/sw2、/sw3關閉。藉此，從錯誤偵測及訂正部17b輸出之資料可以通過開關部SW_D之開關/sw1輸入資料匯流排控制器14。

接下來，參照第7圖，針對控制更新間隔時，本實施例之半導體記憶裝置10之動作進行說明。輸入電源到半導體記憶裝置10時，半導體記憶裝置10辨別是否已接收包含第一構成暫存器資訊之暫存器寫入指令(步驟S100)。具體來說，指令解碼器12判別暫存器寫入指令是否已通過I/O部11從外部裝置輸入。

在半導體記憶裝置10已接收暫存器寫入指令的情況下(步驟S100：是)，半導體記憶裝置10判別暫存器寫入指令是否指定4個模式(模式A、模式B、模式C、模式D)之中的任一模式(步驟S101)。具體來說，指令解碼器12，將輸入之暫存器寫入指令輸出到更新控制部16。另一方面，更新控制部16根據包含於輸入之暫存器寫入指令之更新間隔，判別是否指定任一模式。

接著，半導體記憶裝置10，在指定4個模式(模式A、模式B、模式C、模式D)之中的任一模式的情況下(步驟S101：是)，根據被指定之模式控制更新間隔(步驟S102)。具體而言，更新控制部16生成對應指定之模式的更新訊號srefz，輸出到指令解碼器12。接著，半導體記憶裝置10回到步驟S100。

另外，半導體記憶裝置10，在沒有指定4個模式(模式A、模式B、模式C、模式D)之中任一模式的情況下(步驟S101：否)，根據預設之設定控制更新間隔(步驟S103)。具體來說，更新控制部16生成對應通常模式之更新訊號srefz，輸出到指令解碼器12。接著，半導體記憶裝置10回到步驟S100。

另外，半導體記憶裝置10，在步驟S100之處理中，在沒有接收到暫存器寫入指令的情況下(步驟S100：否)，也回到步驟S100。

如上所述，根據本實施例之半導體記憶裝置10，從外部輸入暫存器寫入指令(特定指令)時，由於可以根據包含於暫存器寫入指令之有關更新間隔之資訊設定記憶胞之更新間隔，藉由將暫存器寫入指令從外部裝置(例如記憶體控制器等) 傳送到半導體記憶裝置10，可以從外部設定記憶胞之更新間隔。藉此，由於可以任意地設定記憶胞之更新間隔，與一直將記憶胞之更新間隔設定得很短相較之下，不只可以抑制耗電之增大，也可以迴避起因於列捶擊問題之資料破壞。

另外，在本實施例中，暫存器寫入指令(特定指令)被配置作為用以設定半導體記憶裝置之機能的指令。藉此，在設定半導體記憶裝置之機能的時序(例如輸入電源時等)中，可以設定記憶胞之更新間隔。

更進一步地，在本實施例中，更新控制部16(第一控制部)被配置為每次從外部輸入暫存器寫入指令(特定指令)時，根據包含於暫存器寫入指令之有關記憶胞之更新間隔之資訊，設定記憶胞之更新間隔。藉此，由於可以在每次從外部輸入暫存器寫入指令時設定記憶胞之更新間隔，記憶胞之更新間隔可以適當地變更。

另外，更進一步地，關於本實施例之半導體記憶裝置10具備ECC控制部17(第二控制部)，在包含陣列狀配置之複數個記憶胞之記憶胞陣列15c被分割為複數個區塊的情況下，選擇複數個區塊中任一區塊，將對應被選擇區塊內被記憶於複數個記憶胞之資料所生成之錯誤訂正碼，記憶於ECC胞陣列15d(特定記憶區域)。藉此，由於可以只對應記憶於記憶胞陣列15c內複數個區塊中被選擇的區塊之資料，生成錯誤訂正碼，可以提高被記憶於被選擇區塊之資料的保持特性。另外，與對應記憶於記憶胞陣列15c之所有資料生成錯誤訂正碼的情況相較之下，可以抑制記憶檢查資料等的電路規模增大，因而可以降低區域損失。

另外，在本實施例中，記憶檢查資料的區域(特定區域)，被設置為與記憶胞陣列15c相異之ECC胞陣列15d(其他記憶胞陣列)。藉此，由於可以將錯誤訂正碼內之檢查資料，記憶於與記憶資料之記憶胞陣列15c不同之ECC胞陣列15d，可以藉由在同樣的記憶胞記憶檢查資料，抑制資料之記憶容量降低。

以下，針對本發明之第二實施例進行說明。本實施例之半導體記憶裝置10與第一實施例不同處在於ECC胞陣列15d被設置在記憶胞陣列15c內。以下針對與第一實施例不同之構成進行說明。

第8圖顯示有關第二實施例之半導體記憶裝置10之構成例。如第8圖所示，ECC胞陣列15d，設置於記憶胞陣列15c之內。如同上述第一實施例，由於ECC胞陣列15d可以與記憶胞陣列15c為同樣之構成，ECC胞陣列15d可以包含於記憶胞陣列15c之內。

參照第9圖，針對在本實施例之半導體記憶裝置10中資料控制之一例進行說明。在本實施例中，如第9圖所示，記憶胞陣列15c內之複數個區塊(在此例為區塊0、…、區塊n-4、區塊n-3、區塊n-2、區塊n-1、區塊n)之中與被選擇區塊(在此例為區塊n-3)相異之其他區塊(在此例為區塊n)內之子區塊(在此例為子區塊n_a)，被配置為ECC胞陣列15d。另外，區塊n之記憶容量比ECC胞陣列15d之記憶容量更大的情況下，區塊n內之ECC胞陣列15d用的子區塊(子區塊n_a)以外之其他子區塊(在此例為子區塊n_b)，也可以被配置作為與記憶胞陣列15c內之其他區塊同樣之資料用之記憶區域。另外，本實施例中，各開關部SW_A、SW_B、SW_C、SW_D之控制方法與上述第一實施例相同。

在本實施例中，ECC控制部17也可以自動自記憶胞陣列15c內之複數個區塊之中，選擇其中之一配置作為ECC胞陣列15d之區塊。例如，ECC控制部17也可以在記憶胞陣列15c內之複數個區塊之中，選擇在特定期間沒有資料被記憶之區塊，配置作為ECC胞陣列15d之區塊，在被選擇之區塊內配置ECC胞陣列15d。

另外，未滿足用以在記憶胞陣列15c內配置ECC胞陣列15d的特定條件(例如在特定期間內不存在被頻繁存取之區塊等)的情況下，記憶胞陣列15c內之ECC胞陣列15d(在第9圖的例子中為子區塊n_a)，也可以不被配置為檢查資料用之記憶區域，而配置作為資料用之記憶區域。此時，可以將記憶胞陣列15c內之所有區塊作為用以記憶資料之記憶區域來使用(即，不配置ECC胞陣列15d)。

如上所述，在本實施例中，記憶檢查資料的區域(特定記憶區域)，被設置為與記憶胞陣列15c內之複數個區塊之中被選擇的區塊(此處為區塊n-3)相異之其他區塊(此處為區塊n)。藉此，由於可以將錯誤訂正碼內之檢查資料，記憶於與記憶資料之記憶胞陣列15c相同之記憶胞陣列，因此可以抑制電路規模之增大。

以下，針對本發明之第三實施例進行說明。本實施例之半導體記憶裝置10與上述各實施例不同處在於其設有2T2C胞陣列15e。以下，針對與上述各實施例不同之構成進行說明。

第10圖顯示有關第三實施例之半導體記憶裝置之構成例。如第10圖所示，半導體記憶裝置10，設有2T2C胞陣列15e以替代上述各實施例中的 ECC胞陣列15d，設有2T2C控制部18以替代上述各實施例中的ECC控制部17。另外，2T2C控制部18，也可以由專用的硬體裝置或邏輯電路構成。

2T2C胞陣列15e，包含行列(陣列)狀配置之複數個記憶胞(圖示未顯示)。各記憶胞中記憶通過I/O部11從外部輸入之資料。各記憶胞可以是眾所周知的2T2C(2電晶體2電容)型之記憶胞。另外，由於對應各記憶胞之資料控制細節亦為眾所周知的技術，在本實施例中省略其說明。

2T2C控制部18，將從資料匯流排控制器14輸出到記憶胞陣列15c之資料記憶於2T2C胞陣列15e。另外，2T2C控制部18，在資料從記憶胞陣列15c輸出(被讀取)時，將記憶於2T2C胞陣列15e之資料輸出到資料匯流排控制器14。

另外，2T2C控制部18被配置為，在包含行列(陣列)狀配置之2T2C型之複數個記憶胞的記憶胞陣列被分割為複數個區塊的情況下，選擇複數個區塊之中任一區塊。更進一步地，2T2C控制部18被配置為將記憶於被選擇區塊內之複數個記憶胞的資料，記憶於以2T2C型記憶胞構成之2T2C胞陣列15e。另外，2T2C控制部18在本發明中為「第二控制部」之一例。

更進一步地，2T2C控制部18，可以在每次從外部輸入包含第二構成暫存器資訊(如第11圖所示)之暫存器寫入指令(特定指令)時，根據包含於暫存器寫入指令之有關選擇區塊之資訊，選擇複數個區塊之中任一區塊。藉此，從外部輸入暫存器寫入指令(特定指令) 時，由於可以根據包含於該指令之有關選擇區塊之資訊，選擇複數個區塊之中任一區塊，可以藉由將該指令從外部裝置(例如記憶體控制器等)傳送到半導體記憶裝置10，從外部設定(選擇)複數個區塊之中任一區塊(此處為輸入於2T2C胞陣列15e所記憶之資料的區塊)。

此處，根據包含於暫存器寫入指令之有關選擇區塊之資訊選擇任一區塊的情況下，指令解碼器12在包含第二構成暫存器資訊之暫存器寫入指令(特定指令)從外部裝置通過I/O部11輸入時，將第二構成暫存器資訊記憶於第二構成暫存器(圖示未顯示)。另外，指令解碼器12在輸入包含第二構成暫存器資訊之暫存器寫入指令時，將暫存器寫入指令輸出到2T2C控制部18。

參照第11圖，針對本實施例中之第二構成暫存器之構成例進行說明。第5圖顯示利用HyperBus ^TM介面之pSRAM之第二構成暫存器(CR1)之一例。如第11圖所示，第二構成暫存器被配置為可以從外部指定在特定數之位元(此例為16位元)內被分配的機能(此例為「2T2C適用區塊控制」)。

在本實施例中，第二構成暫存器之位元11~9被配置為可以指定(選擇)2T2C適用區塊(也就是被輸入記憶於2T2C胞陣列15e之資料之區塊)。在第11圖的示例中，經由第二構成暫存器之位元11~9之值選擇複數個(在此例為4個)區塊之中任一區塊。另外，第11圖所示第二構成暫存器之構成，除了機能從「ECC適用控制區塊」變成「2T2C控制區塊」之外，其他與第5圖所示之構成相同。

舉例而言，第11圖所示第二構成暫存器之內容，可以藉由在半導體記憶裝置10電源輸入時，從外部裝置輸入包含第二暫存器資訊之暫存器寫入指令， 寫入半導體記憶裝置10內之第二構成暫存器。另外，包含第二構成暫存器資訊之暫存器寫入指令，可以在電源輸入半導體記憶裝置10的期間的任意時序輸入。

參照第12圖，針對本實施例之半導體記憶裝置10中資料控制之一例進行說明。此處，第12圖所示之構成，除了作為ECC控制部17以及ECC胞陣列15d之替代，設有2T2C控制部18以及2T2C胞陣列15e，以及除了沒有設置開關部SW_C之外，與第一實施例相同。本實施例中，與第一實施例同樣地，記憶胞陣列15c被分割為複數個區塊(在此例為區塊0、…區塊n-3、區塊n-2、區塊n-1、區塊n)。另外，2T2C胞陣列15e之記憶容量，也可以與各區塊之記憶容量相同。舉例而言，記憶胞陣列15c內之各區塊之記憶容量為2M位元的情況下，2T2C胞陣列15e的記憶容量為2M位元。

首先，針對於記憶胞陣列15c記憶資料的情況進行說明。記憶胞陣列15c之各區塊之輸入側，輸入(記憶)從資料匯流排控制器14輸出之資料。另外，輸入到各區塊之中被選擇之區塊(在此例為區塊n-2)之資料，也會通過開關部SW_A輸入到2T2C控制部18。

此處，2T2C控制部18可以與上述各實施例中ECC控制部17同樣地，根據包含於暫存器寫入指令之有關選擇區塊之資訊，選擇區塊(此處為區塊n-2)。另外，2T2C控制部18，在輸入被記憶於各區塊之中被選擇的區塊(此處為區塊n-2)之資料時，也控制開關部SW_A將該資料輸入(記憶)到2T2C胞陣列15e。

舉例而言，2T2C控制部18，與上述各實施例中ECC控制部17同樣地，控制開關部SW_A之開關/sw1開啟，控制開關部SW_A之開關/sw0、/sw2、/sw3關閉。藉此，輸入到記憶胞陣列15c之區塊n-2之資料，也會通過開關部SW_A輸入到2T2C胞陣列15e。

接下來，針對從記憶胞陣列15c輸出資料的情況進行說明。從記憶胞陣列15c之各區塊之中被選擇的區塊(此處為區塊n-2)以外之其他區塊輸出之資料，通過開關部SW_B輸入資料匯流排控制器14。另一方面，從各區塊之中被選擇的區塊(此處為區塊n-2)輸出之資料，不會通過開關部SW_B輸入到資料匯流排控制器14。作為替代，2T2C控制部18會將記憶於2T2C胞陣列15e之資料通過開關部SW_D輸出到資料匯流排控制器14。此處，2T2C控制部18控制開關部SW_B、SW_D，將記憶於2T2C胞陣列15e之資料，作為從各區塊之中被選擇的區塊(此處為區塊n-2)輸出之資料，輸入到資料匯流排控制器14。

舉例而言，2T2C控制部18，控制開關部SW_B之開關sw0、sw2、sw3開啟，控制開關部SW_B之開關sw1關閉。另外，2T2C控制部18，控制開關部SW_D之開關/sw1開啟，控制開關/sw0、/sw2、/sw3關閉。藉此，可以將從2T2C胞陣列15e輸出之資料，通過開關部SW_D輸入到資料匯流排控制器14。

藉此，可以只將記憶於記憶胞陣列15c內之複數個區塊之中被選擇區塊(區塊n-2)之資料，記憶於已知與1T1C型記憶胞相較之下資料保持特性更高之2T2C型記憶胞，並同時將該資料從2T2C型之記憶胞陣列中輸出。

另外，本實施例中，雖然以設有作為替代ECC胞陣列15d以及ECC控制部17的2T2C胞陣列15e以及2T2C控制部18作為例子進行說明，上述這些也可以全部配置於半導體記憶裝置10中。

如上所述，根據本實施例之半導體記憶裝置10，由於可以只將被記憶於記憶胞陣列15c內複數個區塊之中被選擇之區塊的資料，記憶於2T2C型之記憶胞陣列，可以提高被記憶於被選擇區塊之資料的保持特性。另外，本實施例中，由於不需要將記憶胞陣列15c的所有記憶胞都配置為2T2C型，因此，與記憶胞陣列15c內所有記憶胞由2T2C型構成相較之下，根據本實施例之半導體記憶裝置10，可以抑制電路規模之增大。

以上各實施例是為了使本發明容易理解而記載，上述記載並非用以限制本發明。因此，上述各實施例所揭露之各元件，目的為包含屬於本發明之技術範圍內之所有設計變更或均等物。

舉例而言，上述各實施例中，雖然以選擇記憶胞陣列15c內複數個區塊之中任一區塊的情況作為一例進行說明，本發明不限定於此情況。例如，也可以選擇複數個區塊之中兩個以上之區塊，將記憶於被選擇的區塊之資料記憶於ECC胞陣列15d及/或2T2C胞陣列15e。

另外，上述各實施例中，雖然以暫存器寫入指令包含有關更新間隔之資訊以及有關選擇區塊之資訊的情況作為一例進行說明，本發明不限於此情況。例如，有關更新間隔之資訊及/或有關選擇區塊之資訊，也可以被包含於其他指令(例如讀取指令、寫入指令等)之中。

更進一步地，雖然上述各實施例中，以ECC控制部17以及2T2C控制部18各自根據包含於暫存器寫入指令之有關選擇區塊之資訊，選擇複數個區塊之中任一區塊的情況作為一例進行說明，本發明不限於此情況。舉例而言，ECC控制部17及/或2T2C控制部18，也可以選擇複數個區塊之中滿足特定條件之區塊。此處，舉例而言，特定條件可以是特定期間內最頻繁被存取(讀取及/或寫入)之區塊。例如，選擇特定期間內最頻繁被存取之區塊的情況下，ECC控制部17及/或2T2C控制部18，可以選擇記憶了在特定期間內被集中存取之資料(例如全域變數等)的區塊。在此情況下，ECC控制部17及/或2T2C控制部18，可以根據從位址解碼器13輸出之列位址訊號，藉由計算複數個區塊中每個區塊的存取數，決定(選擇)特定期間內最頻繁被存取之區塊。另外，ECC控制部17及/或2T2C控制部18，可以每到特定的時序(例如每次經過特定時間等)便進行區塊之選擇。藉此，可以適當地變更被選擇的區塊。

更進一步地，在上述各實施例中，半導體記憶裝置10內之各部11~18之構成僅為一例，也可以採用其他各種構成，適宜地進行變更。

10:半導體記憶裝置

11:I/O部

12:指令解碼器

13:位址解碼器

14:資料匯流排控制器

15:記憶芯

15a:列解碼器

15b:行解碼器

15c:記憶胞陣列

15d:ECC胞陣列

15e:2T2C胞陣列

16:更新控制部

16a:振盪電路

16b:除頻器

17:ECC控制部

17a:錯誤訂正碼生成部

17b:錯誤偵測及訂正部

18:2T2C控制部

SW_A~SW_D:開關部

sw_ModeA~sw_ModeD:開關

S100~S103:流程圖步驟

第1圖顯示對習知的半導體記憶裝置進行讀寫存取要求之態樣與更新間隔之間的關係之一例。 第2圖顯示關於本發明之第一實施例之半導體記憶裝置之構成例之方塊圖。 第3圖顯示第一構成暫存器之構成例之示意圖。 第4圖(a)顯示更新控制部之構成例，第4圖(b)顯示除頻器之構成例，第4(c)圖顯示複數個模式，每次更新要求訊號之時序圖。 第5圖顯示第二構成暫存器之構成例之示意圖。 第6圖顯示在本實施例之半導體記憶裝置中，資料控制之一例之說明圖。 第7圖顯示設定更新間隔時，半導體記憶裝置之處理之一例之流程圖。 第8圖顯示關於本發明第二實施例之半導體記憶裝置之構成例之示意圖。 第9圖顯示在本實施例之半導體記憶裝置中的構成例之示意圖。 第10圖顯示關於本發明之第三實施例之半導體記憶裝置之構成例之示意圖。 第11圖顯示第二構成暫存器之構成例之示意圖。 第12圖顯示在本實施例之半導體記憶裝置中，資料控制之一例之說明圖。

10:半導體記憶裝置

11:I/O部

12:指令解碼器

13:位址解碼器

14:資料匯流排控制器

15:記憶芯

15a:列解碼器

15b:行解碼器

15c:記憶胞陣列

15d:ECC胞陣列

16:更新控制部

17:ECC控制部

Claims (9)

1. 一種半導體記憶裝置，包括：第一控制部，根據包含於從外部輸入之特定指令之有關於記憶胞之更新(refresh)間隔之資訊，設定前述記憶胞之更新間隔；以及第二控制部，在包含陣列狀配置之複數個記憶胞陣列被分割為複數個區塊的情況下，選擇前述複數個區塊中之任一區塊，將錯誤訂正碼內的檢查資料儲存於特定記憶區域，前述檢查資料係針對被選擇之區塊內之複數個記憶胞中儲存之資料所生成。
2. 如請求項1之半導體記憶裝置，其中前述特定指令為用以設定前述半導體記憶裝置之機能之指令。
3. 如請求項1之半導體記憶裝置，其中前述第一控制部，在每次從外部輸入前述特定指令時，根據包含於前述特定指令之有關於記憶胞之更新間隔之資訊，設定前述記憶胞之更新間隔。
4. 如請求項2之半導體記憶裝置，其中前述第一控制部，在每次從外部輸入前述特定指令時，根據包含於前述特定指令之有關於記憶胞之更新間隔之資訊，設定前述記憶胞之更新間隔。
5. 如請求項1之半導體記憶裝置，其中前述第二控制部，根據從外部輸入之包含於特定指令之有關於選擇區塊之資訊，選擇前述複數個區塊中之任一區塊。
6. 如請求項1之半導體記憶裝置，其中前述特定記憶區域，設置於與前述記憶胞陣列相異之其他記憶胞陣列中。
7. 如請求項1之半導體記憶裝置，其中前述特定記憶區 域，設置於與前述複數個區塊中所被選擇之區塊相異之其他區塊。
8. 如請求項1至4中任一項之半導體記憶裝置，更包括：第二控制部，在包含陣列狀配置之1電晶體1電容型之複數個記憶胞陣列被分割為複數個區塊的情況下，選擇前述複數個區塊中之任一區塊，將儲存於被選擇之區塊內之複數個記憶胞之資料，儲存於由2電晶體2電容型之記憶胞所構成之特定記憶區域。
9. 如請求項8之半導體記憶裝置，其中前述第二控制部，根據從外部輸入之包含於特定指令之有關於選擇區塊之資訊，選擇前述複數個區塊中之任一區塊。

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