JPH1139861A - ダイナミック型半導体記憶装置 - Google Patents

ダイナミック型半導体記憶装置

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JPH1139861A
JPH1139861A JP9191440A JP19144097A JPH1139861A JP H1139861 A JPH1139861 A JP H1139861A JP 9191440 A JP9191440 A JP 9191440A JP 19144097 A JP19144097 A JP 19144097A JP H1139861 A JPH1139861 A JP H1139861A
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Natsuki Kushiyama
夏樹 串山
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Abstract

(57)【要約】 【課題】 チップ面積の増大を抑え、通常のアクセスに
遅延を生じず、しかも、リフレッシュ電流を削減して、
リテンション特性の悪いセルを救済することが困難であ
った。 【解決手段】 リフレッシュモード時、アドレス比較回
路はリテンション不良ロウ記憶素子３０７ａ〜３０７ｃ
に記憶されたアドレスとリフレッシュロウアドレスカウ
ンタ３０５の出力信号とを比較し、これらが一致した場
合、リフレッシュロウアドレス変換回路３１２、ロウア
ドレスマルチプレクサ３１４により、正常ロウとともに
リテンション不良ロウをリフレッシュし、リテンション
不良ロウの選択回数を増加させてリフレッシュ周期を短
縮する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばダイナミッ
ク型半導体記憶装置に係わり、特に、そのリフレッシュ
に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）において、セルキャパシタに蓄積された電
荷は、セルキャパシタから次第に漏れ出る。このため、
ある一定期間内にメモリセルにデータを再書き込みし、
リフレッシュする必要がある。このリフレッシュ動作は
一般的にＤＲＡＭチップ上の全てのロウアドレスを１つ
ずつ順番に選択し、ロウアクセス動作する。すなわち、
ワード線の電位を上げ、セルキャパシタに蓄えられてい
た電荷を、セルトランジスタを介してビット線に転送
し、センスアンプを活性化してビット線対のデータをセ
ンス、増幅する。このビット線対の電位差が十分開いた
時点で、ワード線の電位を下げる。この一連の動作によ
りリフレッシュが実行される。
【０００３】ロウアドレスの選択周期、すなわち何回リ
フレッシュ動作を行うとロウアドレスが一周して同じア
ドレスに戻ってくるかをリフレッシュサイクルと呼ぶ。
また、メモリセルがデータを保持しているためにはどの
くらいの期間内に全てのロウをリフレッシュしなければ
ならないかを示す時間をリフレッシュインターバルと呼
ぶ。
【０００４】最近の６４ＭＤＲＡＭを例に取るとロウア
ドレスが４，０９６（４ｋ）あり、それらを６４ｍＳの
間に１つづつ選択してリフレッシュを行う４ｋ ｒｅｆ
ｒｅｓｈ／６４ｍＳという規格が一般的である。つま
り、リフレッシュインターバルが６４ｍＳであり、リフ
レッシュサイクルが４ｋサイクルである。６４ｍＳとい
う時間で４ｋあるロウアドレスを等間隔で順番に選択し
てリフレッシュを行うものと仮定すると、６４ｍＳ／４
ｋ＝１５．６２５μＳという時間間隔で１つのロウをリ
フレッシュすれば良いことになる。この時間間隔のこと
をリフレッシュピリオドと呼ぶ。したがって、リフレッ
シュサイクル、リフレッシュインターバル、リフレッシ
ュピリオドの間には、（１）式に示す関係が成立する。
【０００５】 リフレッシュインターバル ＝リフレッシュピリオド×リフレッシュサイクル …（１） 近年、ノートブックパソコンなどの携帯型コンピュータ
が急速に普及している。携帯型コンピュータはバッテリ
ーで駆動されることが多いため、使用可能時間を延ばす
ためにできる限りメモリの消費電力を抑える必要があ
る。そこで、キーボードやマウス等の入力装置からの入
力が無い時、コンピュータに搭載されているメモリの動
作を止めることにより、平均の消費電力を低下させてい
る。しかし、メインメモリとして使われているＤＲＡＭ
は上述の通りメモリセルのデータが消失しないよう、定
期的にリフレッシュ動作を行う必要がある。したがっ
て、このリフレッシュ時の平均電流をいかに減少できる
かがバッテリーの使用可能時間を決定する大きな要因と
なる。リフレッシュ時の平均電流は、（２）式で表わさ
れる。
【０００６】 リフレッシュ時の平均電流 ＝リフレッシュ１ロウ分の電流×１ロウアクセスの時間 ×リフレッシュサイクル／リフレッシュインターバル …（２） 例えば前記６４Ｍ ＤＲＡＭを例に取ると リフレッシュ１ロウ分の電流＝１００ｍＡ １ロウアクセスの時間＝８０ｎｓ リフレッシュサイクル＝４ｋ ｃｙｃｌｅ リフレッシュ間隔＝６４ｍＳ であるため、リフレッシュ時の平均電流は １００ｍＡ×８０ｎｓ×４，０９６／６４ｍＳ＝５１２
μＡ となる。１９９６年現在で低消費電力版ＤＲＡＭのスペ
ックでは、リフレッシュ電流が２５０μＡ未満であるこ
とが求められている。上述のＤＲＡＭではリフレッシュ
電流が５１２μＡであるため、このスペックを満たして
いないことになる。
【０００７】上記（２）式より、リフレッシュ電流を減
らすためにはリフレッシュインターバルを延ばせば良い
ことがわかる。リフレッシュ電流を２５０μＡ未満にす
るにはリフレッシュインターバルを４倍の２５６ｍＳに
できれば良い。しかし、リフレッシュインターバルを延
ばせば延ばすほどリテンション（ポーズ）特性の悪いセ
ルは、セルキャパシタから電荷が抜けてしまい、データ
が破壊されてしまう。従来のＤＲＡＭでは、このリテン
ション特性の悪いセルを予めＤＲＡＭチップ内に装備し
た冗長なロウ、カラム（冗長エレメント）で置き換える
ことにより、ＤＲＡＭチップ内の全てのセルが２５６ｍ
Ｓ以上のリテンションを持つようにしている。
【０００８】今、仮に１２８ｍＳ以上、２５６ｍＳ以下
のリテンションタイムを持つセルが平均で１チップあた
り２００個あり、それ以外のセルは２５６ｍＳ以上のリ
テンションタイムを持つものと仮定する。一般的に、こ
のようなリテンション特性の悪いセル（リインション不
良ビット）は完全にランダムにウェハ上に発生するた
め、その分布はポアッソン分布に従うものと考えられ
る。その場合、９０％の歩留りを得ようとすると６４Ｍ
ｂｉｔ中の任意の２１８ビットを置き換えられるような
冗長エレメントを搭載すれば良いという計算結果がポア
ッソン分布を仮定したコンピュータシミュレーションか
ら得られた。
【０００９】ところが、一般的なＤＲＡＭではメモリセ
ルアレイは小さな複数のサブアレイに分割されており、
冗長エレメントも各サブアレイの中にそのサブアレイ専
用に設けられている場合が多い。例えば６４Ｍビットの
セルアレイが３２個の２Ｍビットのサブアレイに分割さ
れているとした場合、その各２Ｍビットのサブアレイ内
にある冗長エレメントでは、その同じサブアレイの中に
あるセルしか置き換えることはできない。すなわち、他
のサブアレイのセルを置き換えることができない。冗長
エレメントで自由に置き換えることができるセルアレイ
の広さ（置き換え領域）が広ければ広いほどリダンダン
シの置き換え効率は高い。
【００１０】例えば、６４Ｍビットのセルアレイ内の任
意の位置にある６４ビットを６４個の冗長エレメントで
置き換えられるリダンダンシシステムと、６４Ｍビット
を３２個の２Ｍビットサブアレイに分割し、その２Ｍサ
ブアレイ内の任意の位置にある２ビットを２個の冗長エ
レメントで置き換えられるリダンダンシシステムでは、
両者とも６４Ｍビットのチップ内にある冗長エレメント
の数は６４で等しい。しかし、前者のリダンダンシシス
テムの方がはるかに置き換え効率が高い。なぜなら、後
者リダンダンシシステムでは２Ｍビットサブアレイの中
に３個のリテンション不良ビットが存在するだけで、置
き換えができなくなるのに対し、前者のリダンダンシシ
ステムでは２Ｍビットサブアレイ中に６４個のリテンシ
ョン不良ビットが集中しても置き換えることができるか
らである。前記１チップに平均２００個のリテンション
の悪いセルを含む例では、置き換え領域が６４Ｍビット
の場合には２１８個の冗長エレメントを装備するだけで
９０％の歩留りを得ることができる。
【００１１】しかし、置き換え領域を２Ｍビットにして
しまうとチップ全体では実に４４８の冗長エレメント
（２Ｍビットサブアレイ当たり１４個の冗長エレメン
ト）を装備しないと９０％の歩留りが得られないことが
ポアッソン分布を仮定したコンピュータシミュレーショ
ンから分かった。例えばこの４４８の冗長エレメントを
冗長ロウで構成する場合を考える。
【００１２】ここでは、６４Ｍビットのメモリを想定す
る。この６４Ｍビットのメモリは４個の１６Ｍビットブ
ロックから成っている。さらに、各１６Ｍビットブロッ
クは８個の２Ｍビットサブアレイに分割しており、各２
Ｍビットサブアレイは縦５１２ロウ、横４，０９６カラ
ムから成っている。この２Ｍビットサブアレイには５１
２本のワード線があることになる。上述のように、６４
Ｍビットあたり平均で２００個のリテンション不良ビッ
トが発生すると仮定した場合、９０％の歩留りを得るた
めには２Ｍビットあたり１４個の冗長エレメントが必要
である。
【００１３】通常、ワード線の置き換えはワード線１本
毎の置き換えではなく、ロウデコーダ単位で行われる。
１ロウデコーダには４本のワード線が含まれるので、１
４個の冗長エレメントを入れるには１４個の冗長ロウデ
コーダ（４×１６＝５６ワード線に相当）を入れること
になる。すると、２Ｍビットのサブアレイでは正規のワ
ード線５１２本（ロウデコーダ１２８個）と冗長ワード
線５６本（ロウデコーダ１４個）の合計５６８本のワー
ド線（ロウデコーダ１４２個）が必要になる。１９９６
年現在の技術ではロウデコーダの占める幅は約４．４μ
ｍ程度、チップの横幅は１１ｍｍ程度なのでチップサイ
ズの増加分は 冗長ロウデコーダの幅×冗長ロウデコーダの数×チップ
横幅＝４．４μｍ×１１２×１１，０００μｍ＝５．４
２平方ミリ となり、冗長ロウデコーダを入れただけでチップサイズ
が５．４２平方ミリも大きくなってしまうことがわか
る。
【００１４】チップサイズを大きくする要因は冗長エレ
メントだけではない。冗長エレメントでリテンション特
性の悪いセルを選択するにはそのセルのアドレスを記憶
しておく手段が必要になる。一般的にはレーザー溶断ヒ
ューズが用いられる。この場合、ロウデコーダの数が１
２８であるため、その中から１つのロウデコーダを選択
するには７本のアドレス線が必要であり、これらに同
数、すなわち、７本のヒューズが接続される。さらに、
このヒューズがプログラムされていることを示す１本の
イネーブルヒューズがある。このため計８本のヒューズ
セットが必要であり、このヒューズセットが４４８組必
要であるため、６４Ｍビットのチップでは ４４８×（７＋１）＝３，５７４本 ものヒューズが必要となる。
【００１５】レーザー溶断ヒューズ１本とそれに付随す
る回路の合計の面積は１９９６年現在の技術では０．０
００５平方ミリ程度である。この３，５８４本のヒュー
ズが占める面積は０．０００５×３，５８４＝１．７９
２平方ミリにもなる。前記冗長ロウデコーダの面積増を
加えると、これらの合計面積は５．４２＋１．７９２＝
７．２１平方ミリになる。１９９６年現在において冗長
回路を含まない６４ＭビットＤＲＡＭのチップサイズは
約７５平方ミリ程度と予想できるので、 （７５＋７．２１）／７５＝１．０９６ より、６４Ｍビットあたり平均２００ビット発生するリ
テンション不良ビットを歩留り９０％を狙い、冗長ロウ
で救済するためにチップサイズが９．６％も大きくなっ
てしまうことが分かる。
【００１６】以上、冗長ロウを搭載することによってチ
ップサイズが大きくなってしまうという弊害について説
明してきたが、その他にも問題がある。次にその問題を
説明する。
【００１７】図１２は、従来のロウリダンダンシ回路で
ある。チップ上のセルをテストしてリテンション特性が
悪いセルが見つかった場合、そのセルを冗長ロウで置き
換えるため、そのセルのロウアドレスを例えばレーザー
溶断ヒューズからなるリテンション不良ビット記憶素子
１０１にプログラムする。
【００１８】メモリアクセスの際、チップ外部からは外
部ロウアドレス信号がロウアドレス入力回路１０３に供
給される。ロウアドレス入力回路１０３は外部ロウアド
レス信号を波形整形し、内部ロウアドレス信号として出
力する。アドレス比較回路１０５は、リテンション不良
ビット記憶素子１０１にプログラムされている冗長ロウ
アドレス信号と内部ロウアドレス信号とを比較する。こ
の比較の結果、これらが一致している場合、一致指示信
号線１０７がハイレベル“Ｈ”となり、冗長ロウデコー
ダ１１０が活性化され、冗長ワード線が駆動される。ま
た、予め不一致指示線プリチャージ回路１０８によって
“Ｈ”にプリチャージされていた不一致指示信号線１０
９がローレベル“Ｌ”に引き落とされる。このため、正
規ロウデコーダ１１１は非活性となり、正規ワード線は
駆動されない。
【００１９】一方、アドレス比較結果が不一致の場合、
不一致指示信号線１０９は“Ｈ”を保持するため、正規
ロウデコーダ１１１により選択される正規ワード線が駆
動される。この例では簡単のために３組のロウ冗長エレ
メントだけしか図示していないが、実際には多数（上述
の例では４４８組）存在する。この４４８組それぞれに
アドレス比較回路１０５が接続されるため、内部ロウア
ドレス信号を伝送する信号線は、これら４４８個のアド
レス比較回路に接続されなればならない。このように多
数のアドレス比較回路に内部ロウアドレス信号を供給す
る場合、そのための配線の負荷容量により、正規ロウデ
コーダ１１１へのアドレス伝達が遅くなるという問題が
発生する。また、その負荷容量の充放電のために内部ア
ドレス信号の配線で消費される電力が多くなり、ＤＲＡ
Ｍチップ全体の消費電力が大きくなるという問題も起き
る。
【００２０】
【発明が解決しようとする課題】上述したように、チッ
プ内のセルアレイをより小さいサブアレイに分割し、そ
のサブアレイ内に冗長エレメントを装備し、リテンショ
ン特性の悪いセルをその冗長エレメントで置き換える従
来の手法には以下のような問題が存在する。
【００２１】（１）リテンション特性の悪いメモリセル
を冗長エレメントで救済するために、チップ内に冗長エ
レメントを加える必要があり、チップサイズが増大す
る。 （２）メモリセルアレイをより小さいサブアレイに分割
しているため、リテンション特性が悪いセルの救済効率
が低下し、より多くの冗長エレメントを装備する必要が
あり、一層チップサイズが増大する。
【００２２】（３）通常のメモリアクセスに用いるアド
レス線が、アドレス線上のアドレスと、救済すべきメモ
リセルのアドレスとを比較するアドレス比較回路に接続
されているため、内部アドレス線に余計な負荷が加わ
り、アドレス伝達速度が低下する。
【００２３】（４）（３）と同じ理由から内部アドレス
線で消費される電力が増大する。本発明は上記課題を解
決するためになされたものであり、その目的とするとこ
ろは、チップ面積を増大させること無く、通常動作時
（メモリアクセス時）のアドレス伝達遅延を防止でき、
しかも、通常動作時の消費電力を増加させること無く、
リテンション特性の悪いビットを救済できるとともに、
リフレッシュ時の電力が小さく、歩留りが良好な半導体
記憶装置を提供することにある。
【００２４】
【課題を解決するための手段】上記課題を解決するため
に本発明は次のような構成を有している。すなわち、本
発明は、一定の時間内にメモリセルのリフレッシュを必
要とするダイナミック型半導体記憶装置であって、チッ
プが特定のリフレッシュモードに遷移したことをチップ
内の回路に伝えるリフレッシュモード指示回路と、リテ
ンション時間がリテンション時間がある時間よりも短い
セルが存在するリフレッシュアドレスを記憶する記憶手
段と、リフレッシュアドレスを生成する生成手段と、前
記リフレッシュモード指示回路からの指示に基づいて前
記生成手段により生成されたリフレッシュアドレスと前
記記憶手段に記憶されたアドレス情報とを比較するアド
レス比較回路と、前記アドレス比較回路の比較結果に基
づいて前記特定のリフレッシュモード以外の場合に選択
されるロウの数の２倍の数のロウをほぼ同時にリフレッ
シュするリフレッシュ手段と具備している。
【００２５】また、本発明は、一定の時間内にメモリセ
ルのリフレッシュを必要とするダイナミック型半導体記
憶装置電であって、特定のリフレッシュモードにチップ
の状態が遷移したことをチップ内の回路に伝えるリフレ
ッシュモード指示回路と、リテンション時間がある時間
よりも短いセルに対し、そのリフレッシュアドレスと、
そのセルのリテンション時間が他の正常なセルと比較し
てどれだけ短いかの度合を示す情報とを記憶する記憶手
段と、リフレッシュアドレスを生成する生成手段と、前
記リフレッシュモード指示回路からの指示に基づいて前
記生成手段により生成されたリフレッシュアドレスと前
記記憶手段に記憶されたアドレスとを比較するアドレス
比較回路と、前記アドレス比較回路の比較結果および前
記記憶手段に記憶されているリテンション時間の短さの
度合いに基づいて前記特定のリフレッシュモード以外の
場合に選択されるロウの数よりも多くの数のロウをほぼ
同時にリフレッシュするリフレッシュ手段とを具備して
いる。
【００２６】また、本発明は、一定の時間内にメモリセ
ルの２のｍ乗サイクルのリフレッシュを必要とするダイ
ナミック型半導体記憶装置であって、特定のリフレッシ
ュモードにチップの状態が遷移したことをチップ内の回
路に伝えるリフレッシュモード指示回路と、リテンショ
ン時間がある時間よりも短いセルに対し、そのリフレッ
シュアドレスを記憶する記憶手段と、リフレッシュアド
レスを生成する生成手段と、前記リフレッシュモード指
示回路からの指示に基づいて前記生成手段により生成さ
れたｍ＋ｎビットのリフレッシュアドレスと、前記リフ
レッシュアドレスの上位ｎビットがある特定の順列にな
った場合、前記リフレッシュアドレスの下位ｍビットで
選択されるロウをリフレッシュし、前記リフレッシユア
ドレスの上位ｎビットが上記特定の順列以外の場合には
前記リフレッシュアドレス記憶手段に記憶されているロ
ウアドレスで指示されるロウをリフレッシュするリフレ
ッシュ手段を具備している。
【００２７】
【実施の形態】以下、図面を参照して本発明の実施の形
態について説明する。図２は、本発明の第１の実施例に
関わるＤＲＡＭのメモリセルアレイの構成図である。こ
のメモリセル１１は全体で６４Ｍビットの容量を持ち、
４個の１６Ｍビットサブアレイ１１ａ〜１１ｄに分割さ
れているものとする。１６Ｍビットサブアレイが１，０
２４（１ｋ）のロウと１６，３８４（１６ｋ）のカラム
で構成されている。各サブアレイ１１ａ〜１１ｄの図示
せぬワード線にはロウデコーダ１１ｅ〜１１ｇがそれぞ
れ接続され、各サブアレイ１１ａ〜１１ｄの図示せぬビ
ット線にはカラムデコーダ１１ｉが接続されている。こ
のカラムデコーダ１１ｉ及び前記ロウデコーダ１１ｅ〜
１１ｇには周辺回路１１ｊが接続されている。
【００２８】メモリセル１１は、６４Ｍビット全体で４
ｋのロウを持っているので１つずつロウを選択するのに
必要なアドレスは１２ビットであり、これをＲＡＤＲ＜
１１：０＞と表現する。４個あるサブアレイを指定する
ために上位２ビットのＲＡＤＲ＜１１：１０＞を用いる
が、この上位２ビットのＲＡＤＲ＜１１：１０＞に限り
アドレス線をＲＡＤＲ＜１１＞とその反転信号のＢＲＡ
ＤＲ＜１１＞，ＲＡＤＲ＜１０＞とその反転信号のＢＲ
ＡＤＲ＜１０＞の相補信号としておく。ＲＡＤＲ＜１
１：１０＞と選択されるサブアレイ番号との関係を以下
のように定義する。
【００２９】 RADR<11> BRADR<11> RADR<10> BRADR<10> 選択されるサブアレイ番号 ０ １ ０ １ ０のみ ０ １ １ ０ １のみ １ ０ ０ １ ２のみ １ ０ １ １ ３のみ １ １ ０ １ ０と２ １ １ １ ０ １と３ 通常のメモリアクセス時、ＲＡＤＲ＜１１＞とＢＲＡＤ
Ｒ＜１１＞は決して同時に１になることはないので、必
ず１つの１６Ｍビットサブアレイだけが選択される。各
１６Ｍビットサブアレイには１ｋのロウがあり、各ロウ
はＲＡＤＲ＜９：０＞の１２本のロウアドレスで選択さ
れるものとする。これらの１０本のロウアドレスは相補
信号ではないので、いかなる時でもサブアレイ内の１つ
のロウだけが選択される。
【００３０】図１は、本発明の第１の実施例に関わるＤ
ＲＡＭのリフレッシュ回路部の構成を示すブロック図で
ある。このＤＲＡＭはリフレッシュサイクルが４ｋサイ
クルであり、ある特定のリフレッシュモードに入った場
合、６２．５μｓのリフレッシュピリオドでリフレッシ
ュされるものと仮定する。したがって、このＤＲＡＭの
リフレッシュインターバルは６２．５μｓ×４，０９６
＝２５６ｍｓとなる。
【００３１】図１において、リフレッシュモード指示回
路３０１は、ＤＲＡＭチップがある特定のリフレッシュ
モードに入ると、ＲＥＦＭＯＤＥ信号３０２を“Ｈ”に
するこのＲＥＦＭＯＤＥ信号３０２は、リフレッシュタ
イマ３０３に供給される。このリフレッシュタイマ３０
３は、ＲＥＦＭＯＤＥ信号３０２が“Ｈ”になると動作
を開始し、６２．５μｓ毎に１回ＲＥＦＲＥＳＨパルス
信号３０４を発生する。このＲＥＦＲＥＳＨパルス信号
３０４は、リフレッシュロウアドレスカウンタ３０５に
供給される。このリフレッシュロウアドレスカウンタ３
０５は、１２ビットの２進カウンタである。このリフレ
ッシュロウアドレスカウンタ３０５は、初期値が“００
００００００００００”であり、１回ＲＥＦＲＥＳＨパ
ルス信号３０４を受けるとカウント出力であるリフレッ
シュロウアドレス３０６を１つインクリメントする。こ
のカウント出力が“１１１１１１１１１１１１”の場合
にＲＥＦＲＥＳＨパルス信号３０４を受けると、カウン
ト出力が“００００００００００”に戻る。
【００３２】リテンション不良記憶素子３０７ａ、３０
７ｂ、３０７ｃは、リテンション時間の短いセルが含ま
れているロウアドレスを記憶するものであり、例えば不
揮発性メモリにより構成されている。これらリテンショ
ン不良記憶素子３０７ａ、３０７ｂ、３０７ｃは、ロウ
アドレス１２ビットとイネーブル１ビットの計１３ビッ
トを１セットとし、必要セット数分の容量を有してい
る。例えばリテンション時間が短いロウの数が２００を
超えないと予想される場合は、ヒューズセットを２００
セット分用意しておけば良い。リテンション不良記憶素
子３０７ａ、３０７ｂ、３０７ｃの出力信号は、アドレ
ス比較回路３０９ａ、３０９ｂ、３０９ｃにそれぞれ供
給される。これらアドレス比較回路３０９ａ、３０９
ｂ、３０９ｃには前記リフレッシュロウアドレスカウン
タ３０５のカウント出力が供給されている。
【００３３】前記アドレス比較回路３０９ａ、３０９
ｂ、３０９ｃは、リフレッシュロウアドレス３０６とリ
テンション不良ロウ記憶素子のアドレス記憶領域の情報
を比較する。これらアドレス比較回路３０９ａ、３０９
ｂ、３０９ｃの出力端には、不一致指示線プリチャージ
回路３１１が接続されている。この不一致指示線プリチ
ャージ回路３１１は、前記ＲＥＦＲＥＳＨパルス信号に
先だって不一致指示線３１０を“Ｈ”にプリチャージす
る。アドレス比較回路３０９ａ、３０９ｂ、３０９ｃの
比較結果が真、すなわち、リテンション不良記憶素子３
０７ａ、３０７ｂ、３０７ｃから出力されるリテンショ
ン不良ロウアドレス信号３０８ａ、３０８ｂ、３０８ｃ
と、リフレッシュロウアドレスカウンタ３０５から出力
されるリフレッシュロウアドレス３０６が等しい場合、
アドレス比較回路３０９ａ、３０９ｂ、３０９ｃの出力
端としての不一致指示線３１０を“Ｌ”とする。
【００３４】一方、アドレス比較回路３０９ａ、３０９
ｂ、３０９ｃの比較結果が偽、すなわち、リテンション
不良ロウアドレス３０８ａ、３０８ｂ、３０８ｃとリフ
レッシュロウアドレス３０６が等しくない場合、不一致
指示線３１０は“Ｈ”を保持する。
【００３５】前記不一致指示線３１０とリフレッシュロ
ウアドレスカウンタ３０５の出力端は、リフレッシュロ
ウアドレス変換回路３１２に接続されている。図３は、
リフレッシュロウアドレス変換回路３１２の回路図を示
している。リフレッシュロウアドレス信号の下位１１ビ
ットＲＥＦＡＤＲ＜１０：０＞はそれぞれインバータ４
１１、４１２で増幅されて変換済リフレッシュロウアド
レス信号ＲＥＦＡＤＲ′＜１０：０＞が生成される。し
たがって、ＲＥＦＡＤＲ＜１０：０＞とＲＥＦＡＤＲ′
＜１０：０＞の論理値は同一である。
【００３６】一方、最上位リフレッシュロウアドレス信
号ＲＥＦＡＤＲ＜１１＞は、不一致指示線３１０の信号
ＵＮＭＡＴＣＨと論理が取られて変換済リフレッシュロ
ウアドレス信号ＲＥＦＡＤＲ′＜１１＞とＢＲＥＦＡＤ
Ｒ′＜１１＞が作られる。すなわち、リフレッシュロウ
アドレス信号ＲＥＦＡＤＲ＜１１＞は、インバータ４１
４により反転された信号ＵＮＭＡＴＣＨととともにオア
回路４１３に供給され、インバータ４１６により反転さ
れたリフレッシュロウアドレス信号ＲＥＦＡＤＲ＜１１
＞は、インバータ４１４により反転された信号ＵＮＭＡ
ＴＣＨととともにオア回路４１５に供給される。前記オ
ア回路４１３から変換済リフレッシュロウアドレス信号
ＲＥＦＡＤＲ′＜１１＞が出力され、前記オア回路４１
５から変換済リフレッシュロウアドレス信号ＢＲＥＦＡ
ＤＲ′＜１１＞が出力される。
【００３７】前記アドレス比較結果が偽の場合、すなわ
ち、信号ＵＮＭＡＴＣＨが“Ｈ”の場合、信号ＲＥＦＡ
ＤＲ′＜１１＞は信号ＲＥＦＡＤＲ＜１１＞と同じ論理
値を有し、信号ＢＲＥＦＡＤＲ′＜１１＞は信号ＲＥＦ
ＡＤＲ＜１１＞の反転信号となる。
【００３８】一方、アドレス比較結果が真の場合、すな
わち、信号ＵＮＭＡＴＣＨが“Ｌ”の場合、信号ＲＥＦ
ＡＤＲ′＜１１＞の値にかかわらず、信号ＲＥＦＡＤ
Ｒ′＜１１＞と信号ＢＲＥＦＡＤＲ′＜１１＞の両方が
“Ｈ”になる。
【００３９】図１において、ロウアドレス入力回路３１
６には、外部ロウアドレス信号３１５が供給される。こ
のロウアドレス入力回路３１６は、外部ロウアドレス信
号３１５を内部アドレス信号３１７に変換する。この内
部アドレス信号３１７と前記リフレッシュロウアドレス
変換回路３１２から出力される変換済リフレッシュロウ
アドレス信号ＢＲＥＦＡＤＲ′＜１１＞は、ロウアドレ
スマルチプレクサ３１４に供給される。このロウアドレ
スマルチプレクサ３１４には前記リフレッシュモード指
示回路３０１から出力されるＲＥＦＭＯＤＥ信号３０２
が供給されている。ロウアドレスマルチプレクサ３１４
は、ＲＥＦＭＯＤＥ信号３０２が“Ｈ”の場合、すなわ
ち、このＤＲＡＭチップがある特定のリフレッシュモー
ドにある場合、メモリセルアレイ１１へ変換済リフレッ
シュロウアドレスを伝え、ＲＥＦＭＯＤＥ信号３０２が
“Ｌ”の場合、メモリセルアレイ１１へ内部ロウアドレ
ス３１７を伝える。
【００４０】次に、図４乃至図６を参照して、上記回路
を搭載したＤＲＡＭの動作について説明する。このＤＲ
ＡＭのウェハ状態でのテストの際、先ず、リテンション
時間をリフレッシュインターバルの１／２の時間である
１２８ｍｓとして全メモリセルをテストする。その時、
６４Ｍビット全てのメモリセルがパスするものと仮定す
る。
【００４１】すなわち、先ず、図４に示すように、各サ
ブアレイ０〜３の全てのメモリセルにデータを書き込
み、１２８ｍｓ経過した後に全てのメモリセルを順番に
読み出し、書き込んだデータと読み出したデータとが等
しいか否かがチェックされる。仮に、全て等しければ全
てのメモリセルが少なくとも１２８ｍｓ以上のリテンシ
ョン時間を持つことが保証されたことになる。
【００４２】次に、図５に示すように、リテンション時
間を２５６ｍｓに変更して同様に全メモリセルをテスト
する。この時、サブアレイ０内のアドレスが２進数表記
でＡＤＲ＜９：０＞＝“０００００００００１”で表わ
されるロウ上に１ビットの不良が出たと仮定する。この
ロウのアドレスはＡＤＲ＜１１：０＞＝“００００００
０００００１”と表わすことができる。このテストによ
り６４Ｍビットあるセルアレイの内、この１ビットのメ
モリセルだけが１２８ｍｓ以上、２５６ｍｓ未満のリテ
ンション時間を持ち、それ以外のメモリセルは２５６ｍ
ｓ以上のリテンション時間を持つことがわかる。
【００４３】そこで、図６に示すように、リテンション
不良記憶素子のどれかのヒューズセットのアドレス記憶
領域にこのメモリセルのロウアドレス＝“００００００
０００００１”の最上位ビットを反転した“１００００
００００００１”を書き込み、さらに、このヒューズセ
ットのイネーブルビット記憶領域に“１”を書き込ん
で、このヒューズセットを有効にする。
【００４４】図７に示すように、このＤＲＡＭが外部か
らの指示によって、あるいは自発的にリフレッシュモー
ドに入り、リフレッシュモード指示信号ＲＥＦＭＯＤＥ
が“Ｈ”になる。すると、このリフレッシュモード指示
信号を受け、リフレッシュタイマ３０３が動作を開始
し、６２．５μｓ毎にリフレッシュパルス信号ＲＥＦＰ
ＵＬＳＥを出力し、チップにリフレッシュ動作を命じ
る。リフレッシュパルス信号が出力される度に、リフレ
ッシュロウアドレスカウンタ３０５の出力がＲＥＦＡＤ
Ｒ＜１１：０＞＝“００００００００００００”から１
つずつインクリメントされ、そのアドレスに対応するロ
ウのリフレッシュが行われていく。サブアレイ番号０、
１のサブアレイ１１ａ、１１ｂのリフレッシュが完了
し、サブアレイ番号２のサブアレイ１１ｃの２番目のロ
ウ、すなわちＲＡＤＲ＜１１：０＞＝“１００００００
００００１”までリフレッシュロウアドレスカウンタ３
０５が進んだ時、ＲＥＦＡＤＲ＜１１：０＞は先ほどリ
テンション不良ロウ記憶素子に書き込んだアドレス“１
００００００００００１”と等しくなる。すると、不一
致指示信号ＵＮＭＡＴＣは“Ｌ”に引き落とされ、リフ
レッシュアドレス変換回路３１２の出力信号は、ＲＥＦ
ＡＤＲ′＜１１＞＝“Ｈ”、ＢＲＥＦＡＤＲ′＜１１＞
＝“Ｌ”、ＲＥＦＡＤＲ＜１０：０＞＝“００００００
００００１”となる。これにより、サブアレイ番号０の
サブアレイ１１ａの“００００００００００１”のロウ
と、サブアレイ番号２のサブアレイ１１ｃの“００００
００００００１”の２本のロウが同時にリフレッシュ動
作されたことがわかる。
【００４５】このように、リフレッシュロウアドレスカ
ウンタ３０５が“００００００００００００”から“１
１１１１１１１１１１１”まで進む間に、ＲＡＤＲ＜１
１：０＞＝“０００００００００００１”で表わされる
ロウは、ＲＥＦＡＤＲ＜１１：０＞が“０００００００
００００１”と“１００００００００００１”の場合の
２度選択されるが、それ以外のロウは１度だけしか選択
されない。つまり、ＲＡＤＲ＜１１：０＞＝“００００
０００００００１”で表わされるロウは１２８ｍｓ毎に
１度リフレッシュされるが、それ以外のロウは２５６ｍ
ｓ毎に一度リフレッシュされることになる。ＲＡＤＲ＜
１１：０＞＝“０００００００００００１”で表わされ
るロウ上のメモリセルは１２８ｍｓ以上２５６ｍｓ未満
のリテンション時間を持つことがすでに確かめられてい
るが、不良にはならない。したがって、チップ全体で見
ればあたかも全メモリセルが２５６ｍｓのリテンション
時間を持つかのように見える。
【００４６】この実施例によれば、リテンション時間の
短いセルを有するロウをリテンション不良ロウ記憶素子
３０７ａ〜３０７ｃに記憶し、リテンション時間の短い
セルに対して、正常なセルに比べて短い周期でリフレッ
シュしている。したがって、リテンション時間の短いセ
ルを救済するために、冗長ロウ、冗長カラムを必要とし
ないため、チップ面積の増大を防止できる。
【００４７】また、リテンション時間の短いセルに対し
ては、１２８ｍｓ毎にリフレッシュし、リテンション時
間を十分確保したセルに対しては、２５６ｍｓ毎にリフ
レッシュしている。したがって、全セルを１２８ｍｓ毎
にリフレッシュする必要がないため、リフレッシュ周期
を実質的に長くすることができるため、消費電流を削減
できる。
【００４８】さらに、アドレス比較回路３０９ａ〜３０
９ｃは、リテンション不良ロウ記憶素子３０７ａ〜３０
７ｃから出力されるリテンション不良ロウアドレス信号
と、内部ロウアドレス信号とは分離されたリフレッシュ
ロウアドレスカウンタ３０５から出力されるリフレッシ
ュロウアドレスアドレス信号とを比較している。したが
って、内部ロウアドレス信号が伝送される配線の負荷容
量の増大を防止できるため、メモリセルに対する通常の
アクセスタイムの遅延を防止でき、高速アクセスが可能
である。
【００４９】次に、本発明の第２の実施例について説明
する。第２の実施例も第１の実施例と同様に、図２に示
すＤＲＡＭのメモリセルアレイを用いるものとする。ア
ドレスとアクセスされるサブアレイ番号との関係も第１
の実施例と同様である。
【００５０】図８は、本発明の第２の実施例に関わるＤ
ＲＡＭのリフレッシュ回路部の構成を示すブロック図で
ある。このＤＲＡＭはリフレッシュサイクルが４ｋサイ
クルであり、ある特定のリフレッシュモードに入った場
合、６２．５μｓのリフレッシュピリオドでリフレッシ
ュされるものと仮定する。したがって、このＤＲＡＭの
リフレッシュインターバルは６２．５μｓ×４，０９６
＝２５６ｍｓとなる。
【００５１】図８において、リフレッシュモード指示回
路５０１は、このＤＲＡＭチップがある特定のリフレッ
シュモードに入った場合、リフレッシュモード指示信号
ＲＥＦＭＯＤＥを“Ｈ”とする。このリフレッシュモー
ド指示信号はリフレッシュタイマ５０３に供給される。
このリフレッシュタイマ５０３は、リフレッシュモード
指示信号が“Ｈ”になると動作を開始し、６２．５μｓ
毎に１回リフレッシュパルス信号ＲＥＦＰＵＬＳＥを発
生する。このリフレッシュパルス信号は、例えば１２ビ
ットの２進カウンタからなるリフレッシュロウアドレス
カウンタ５０５に供給される。このリフレッシュロウア
ドレスカウンタ５０５は、初期値が“００００００００
００００”であり、１回リフレッシュパルス信号を受け
ると、このカウンタ５０５の出力信号であるリフレッシ
ュロウアドレス信号ＲＥＦＡＤＲ＜１１：０＞を１つイ
ンクリメントし、このリフレッシュロウアドレス信号Ｒ
ＥＦＡＤＲ＜１１：０＞が“１１１１１１１１１１１
１”の場合に、リフレッシュパルス信号を受けるとリフ
レッシュロウアドレス信号ＲＥＦＡＤＲ＜１１：０＞が
“００００００００００”に復帰される。
【００５２】リフレッシュロウアドレス信号ＲＥＦＡＤ
Ｒ＜１１：０＞の下位１１ビットＲＥＦＡＤＲ＜１０：
０＞は、アドレスデコーダ５０９に供給され、最上位ビ
ットであるＲＥＦＡＤＲ＜１１＞は、インバータ５０８
により反転されてアドレスデコーダ５０９に供給され
る。アドレスデコーダ５０９は供給された１２ビットの
アドレス信号により、４，０９６ビットのリテンション
不良ロウ記憶素子５１０から１ビットを選択する。アド
レスデコーダ５０９の出力端は、リテンション不良ロウ
記憶素子５１０に接続されている。このリテンション不
良ロウ記憶素子５１０は、４，０９６ビットの記憶素子
を有し、これら記憶素子の１ビットずつがメモリセルア
レイの各ロウに対応している。これら記憶素子のうち、
リテンション時間の短いセルが含まれているロウに対応
するビットには“１”が書き込まれる。例えば、ロウア
ドレス信号ＲＡＤＲ＜１１：０＞＝“００００００００
００００”に対応するロウにリテンションの悪いセルが
含まれている場合、ＲＥＦＡＤＲ＜１１：０＞＝“００
００００００００００”に対応するビットに“１”が書
き込まれる。リテンション不良ロウ記憶素子５１０の出
力端には、読み出し回路５１１が接続されている。この
読み出し回路５１１はアドレスデコーダ５０９に入力さ
れたアドレスで示されるビットに書き込まれている情報
を読み出すものである。この読み出し回路５１１から出
力される読み出し信号は、リテンション不良ロウ記憶素
子５１０に記憶されている情報が“１”である場合、
“Ｈ”となり、リテンション不良ロウ記憶素子５１０に
記録されている情報が“０”である場合、“Ｌ”とな
る。この読み出し回路５１１の出力信号は、リフレッシ
ュロウアドレスカウンタ５０５から出力されるリフレッ
シュロウアドレス信号とともに、リフレッシュロウアド
レス変換回路５１３に供給される。
【００５３】図９は、リフレッシュロウアドレス変換回
路の回路図を示している。リフレッシュロウアドレス信
号の下位１１ビットＲＥＦＡＤＲ＜１０：０＞はそれぞ
れインバータ６１４、６１５により増幅されて変換済リ
フレッシュロウアドレス信号ＲＥＳＡＤＲ′＜１０：０
＞となる。したがって、ＲＥＦＡＤＲ＜１０：０＞とＲ
ＥＦＡＤＲ′＜１０：０＞の論理値は同一である。
【００５４】一方、最上位リフレッシュロウアドレス信
号ＲＥＦＡＤＲ＜１１＞は、前記読み出し回路５１１か
ら出力される読み出し信号と論理が取られて変換済リフ
レッシュロウアドレス信号ＲＥＦＡＤＲ′＜１１＞とＢ
ＲＥＦＡＤＲ′＜１１＞が作られる。
【００５５】すなわち、最上位リフレッシュロウアドレ
ス信号ＲＥＦＡＤＲ＜１１＞は、読み出し信号とともに
例えばオア回路６１１に供給され、インバータ回路６１
２により反転された最上位リフレッシュロウアドレス信
号ＲＥＦＡＤＲ＜１１＞は、読み出し信号とともに例え
ばオア回路６１３に供給される。
【００５６】この回路において、前記読み出し信号が
“Ｌ”の場合、ＲＥＦＡＤＲ′＜１１＞はＲＥＦＡＤＲ
＜１１＞と同じ論理値を有し、ＢＲＥＦＡＤＲ′＜１１
＞はＲＥＦＡＤＲ＜１１＞の反転信号になる。一方、読
み出し信号が“Ｈ”の場合、ＲＥＦＡＤＲ＜１１＞の値
にかかわらず、ＲＥＦＡＤＲ′＜１１＞とＢＲＥＦＡＤ
Ｒ′＜１１＞の両方が“Ｈ”になる。
【００５７】図８において、ロウアドレス入力回路５１
７は、外部から供給される外部ロウアドレス信号を内部
ロウアドレス信号に変換する。この内部ロウアドレス信
号は、前記リフレッシュロウアドレス変換回路５１３か
ら出力される変換済リフレッシュロウアドレス信号ＲＥ
ＦＡＤＲ′＜１１：０＞とともに、ロウアドレスマルチ
プレクサ５１５に供給される。このロウアドレスマルチ
プレクサ５１５には前記リフレッシュモード指示回路５
０１から出力されるリフレッシュモード指示信号ＲＥＦ
ＭＯＤＥが供給される。このロウアドレスマルチプレク
サ５１５は、リフレッシュモード指示信号ＲＥＦＭＯＤ
Ｅが“Ｈ”の場合、すなわち、このＤＲＡＭチップがあ
る特定のリフレッシュモードにある場合、変換済リフレ
ッシュロウアドレスをメモリセルアレイに伝え、リフレ
ッシュモード指示信号ＲＥＦＭＯＤＥが“Ｌ”の場合、
メモリセルアレイへ内部ロウアドレス信号を伝える。
【００５８】次に、図１０乃至図１１を参照して、この
実施例の回路を搭載したＤＲＡＭの動作を説明する。先
ず、このＤＲＡＭのウェハ状態でのテストの際、第１の
実施例と同様に、リテンション時間をリフレッシュイン
ターバルの１／２の時間である１２８ｍｓとして全メモ
リセルをテストする（図４参照）。その時、６４Ｍビッ
ト全てのメモリセルがパスするものと仮定する。これで
全てのメモリセルが少なくとも１２８ｍｓ以上のリテン
ション時間を持つことが保証されたことになる。
【００５９】次に、図１０（ａ）に示すように、リテン
ション時間を２５６ｍｓに変更して同様に全メモリセル
をテストした場合、サブアレイ番号が０、サブアレイ内
のアドレスが２進数表記でＡＤＲ＜９：０＞＝“０００
０００００００”で表わされるロウ上に１ビットの不良
が発生しと仮定する。このロウのアドレスはＲＡＤＲ＜
１１：０＞＝“００００００００００００”と表わすこ
とができる。６４Ｍビットあるセルアレイの内、この１
ビットのメモリセルだけが１２８ｍｓ以上、２５６ｍｓ
未満のリテンション時間を持ち、それ以外のメモリセル
は２５６ｍｓ以上のリテンション時間を持つことがわか
る。
【００６０】そこで、図１０（ｂ）に示すように、この
リテンション不良記憶素子５１０のＲＡＤＲ＜１１：０
＞＝“０００００００００００”に対応するビットのヒ
ューズに“１”を書き込む。図１０（ｂ）は、各ロウに
対応する４０９６のヒューズを示している。
【００６１】図１１に示すように、このＤＲＡＭが外部
からの指示によって、あるいは自発的にあるリフレッシ
ュモードに入り、リフレッシュモード指示信号ＲＥＦＭ
ＯＤＥが“Ｈ”になる。すると、この信号を受け、リフ
レッシュタイマ５０３が動作を開始し、６２．５μｓ毎
にリフレッシュパルス信号ＲＥＦＰＬＵＳＥを出力し、
チップにリフレッシュ動作を命じる。リフレッシュロウ
アドレスカウンタ５０５は、リフレッシュパルスが供給
される度に、その出力信号としてのリフレッシュロウア
ドレス信号がＲＥＦＡＤＲ＜１１：０＞＝“０００００
０００００００”からひとつずつインクリメントされ、
そのたびにリテンション不良記憶素子５１０からデータ
が読み出される。サブアレイ０，１のリフレッシュが完
了し、サブアレイ２の２番目のロウ、すなわち、ＲＡＤ
Ｒ＜１１：０＞＝“１０００００００００００”までリ
フレッシュロウアドレスカウンタ５０５が進んだ時、ア
ドレスデコーダ５０９の入力アドレスは“００００００
００００００”になる。つまり、インバータ５０８によ
り最上位ビットが“１”が“０”に反転するためであ
る。このアドレス信号に対応するビットのヒューズには
先ほど“１”が書かれたため、読み出し回路５１１から
出力される読み出し信号は“Ｈ”になる。
【００６２】すると、リフレッシュロウアドレス変換回
路５１３から出力される変換済リフレッシュロウアドレ
ス信号は、ＲＥＦＡＤＲ′＜１１＞＝“Ｈ”，ＢＲＥＦ
ＡＤＲ′＜１１＞＝“Ｌ”，ＲＥＦＡＤＲ＜１０：０＞
＝“０００００００００００”となる。これにより、サ
ブアレイ０、２の“０００００００００００”の２本の
ロウが同時にリフレッシュ動作が行われることがわか
る。
【００６３】したがって、リフレッシュロウアドレスカ
ウンタ５０５が“００００００００００００”から“１
１１１１１１１１１１１”まで進む間に、ＲＡＤＲ＜１
１：０＞＝“００００００００００００”で表されるロ
ウはＲＥＦＡＤＲ＜１１：０＞が“０００００００００
０００”と“１０００００００００００”の場合の２度
選択されるが、それ以外のロウは１度だけしか選択され
ない。つまり、ＲＡＤＲ＜１１：０＞＝“００００００
０００００”で表わされるロウは１２８ｍｓ毎に１度リ
フレッシュされるが、それ以外のロウは２５６ｍｓ毎に
一度リフレッシュされることになる。ＲＡＤＲ＜１１：
０＞＝“００００００００００００”で表わされるロウ
上のメモリセルは１２８ｍｓ以上２５６未満のリテンシ
ョン時間を持つことがすでに確かめられているが、不良
にはならない。したがって、チップ全体で見ればあたか
も全メモリセルが２５６ｍｓのリテンション時間を持つ
かのように見える。
【００６４】なお、上記両実施例において、リテンショ
ン時間が短いセルは、リテンション時間が１２８ｍｓ以
上２５６未満と表わしたが、リテンション時間はこれに
限定されるものではなく、一般的には、通常のリフレッ
シュ時間をＴとした場合、リテンション時間がＴの１／
（２のｎ乗）より長く、Ｔより短いセルと表わせる。
【００６５】また、上記第１の実施例は、チップ上のメ
モリセルをリテンション時間がある一定時間以上のもの
と一定時間以下のものとに分類し、リテンション時間が
一定時間以下のメモリセルに関しては、リテンション時
間が一定時間以上のメモリセルの半分の周期でリフレッ
シュしている。しかし、次のように変形することも可能
である。
【００６６】すなわち、チップ上のメモリセルをリテン
ション時間がある一定時間以上のものと、一定時間以下
ではあるがその一定時間の半分の時間よりは長いもの、
その一定時間の半分の半分以下ではあるがその一定時間
の１／４の時間よりは長いもの３種類に分類する。前記
リテンション時間が一定時間以下ではあるがその一定時
間の半分の時間よりは長いものに関しては、リテンショ
ン時間が一定時間以上のメモリセルの半分の時間でリフ
レッシュし、その一定時間の半分の半分以下ではあるが
その一定時間の１／４の時間よりは長いものに関して
は、リテンション周期が一定時間以上のメモリセルの１
／４の時間でリフレッシュするようにしてもよい。
【００６７】この場合、これら分類された各ロウアドレ
スをそれぞれ第１、第２の不揮発性記憶手段に記憶し、
ロウアドレスの内、最上位１ビットを除くビット列部分
が、リフレッシュロウアドレスの内、最上位１ビットを
除くビット列部分と等しい場合、ロウアドレスで選択さ
れるロウとほぼ同時にリフレッシュロウアドレスで選択
されるロウをリフレッシュし、ロウアドレスの内、最上
位２ビットを除くビット列部分が、リフレッシュロウア
ドレスの内、最上位２ビットを除くビット列部分と等し
い場合、ロウアドレスで選択されるロウとほぼ同時にリ
フレッシュロウアドレスで選択されるロウをリフレッシ
ュするようにすればよい。
【００６８】また、メモリセルのリテンション時間をｎ
種類に分類し、それぞれのセルのリテンション時間に応
じて、一定時間に対して１／２，１／４，１／８，…，
１／ｎの周期でリフレッシュするようにしてもよい。
【００６９】また、上記第１、第２の実施例において、
リフレッシュロウアドレスは、チップ内部に設けられた
リフレッシュロウアドレスカウンタにより生成したが、
これに限定されるものではなく、チップ外部から供給す
るようにしてもよい。
【００７０】さらに、上記第１、第２の実施例におい
て、不揮発性記憶手段は、レーザにより溶断されるヒュ
ーズを用いたが、これに限定されるものではなく、電流
を用いて溶断されるヒューズ、ＥＰＲＯＭ（電気的にプ
ログラム可能な読み出し専用半導体記憶装置）、ＥＥＰ
ＲＯＭ（電気的に消去可能で電気的にプログラム可能な
読み出し専用半導体記憶装置）、ＦＲＡＭ（強誘電体半
導体記憶装置）を適用することも可能である。その他、
この発明の要旨を変えない範囲において、種々変形実施
可能なことは勿論である。
【００７１】
【発明の効果】以上、詳述したように、本発明によれば
次の効果を得ることができる。 （１）リテンション時間が短いセルを置き換えるための
冗長ロウ、冗長カラムを必要としない。したがって、チ
ップ面積を増大することなく、リテンション時間が短い
セルを救済でき、リフレッシュできる。しかも、リテン
ション時間が短いセルに対してのみ、正常なセルより短
い周期でリフレッシュしているため、リフレッシュ電流
の増大を防止できる。
【００７２】（２）リテンション不良ロウ記憶素子はサ
ブアレイ毎に設ける必要がなく、しかも、これらリテン
ション不良ロウ記憶素子は何れにサブアレイに存在する
リテンション時間の短いセルをも救済できる。すなわ
ち、例えば２００セットのリテンション不良ロウ記憶素
子を設ければ、チップ内のいかなる場所に２００ビット
のリテンション不良セルが集中しようとしても救済可能
であるため、リテンション不良セルの救済効率が高く、
歩留りを向上できる。
【００７３】（３）リテンション不良ロウアドレスの検
出は、内部ロウアドレス信号とは分離されたリフレッシ
ュロウアドレスカウンタから出力されるリフレッシュロ
ウアドレスアドレス信号を用いて行っている。したがっ
て、内部ロウアドレス信号が伝送される配線の負荷容量
の増大を防止できるため、メモリセルに対する通常のア
クセスタイムの遅延を防止でき、高速アクセスが可能で
ある。
【００７４】（４）冗長ロウ、冗長カラム置き換える通
常のリダンダンシ回路は、内部アドレスと置き換えアド
レスとを比較する必要があるため、内部アドレスバスの
近傍にレイアウトしなければならない。しかし、この発
明の場合、リテンシヨン不良救済回路はクリティカルパ
スにはならないため、チップ上のどこにでもレイアウト
できる。したがって、チップ上の空き領域を利用してリ
テンシヨン不良救済回路をレイアウトできるため、レイ
アウト効率が良好であり、集積度を向上できる利点を有
している。
【図面の簡単な説明】
【図１】この発明の第１の実施例を示す構成図。
【図２】この発明の第１の実施例に適用されるメモリセ
ルを示す構成図。
【図３】図１に示すリフレッシュロウアドレス変換回路
の構成を示す回路図。
【図４】図１の動作を説明するために示す図。
【図５】図１の動作を説明するために示す図。
【図６】図１の動作を説明するために示す図。
【図７】図１の動作を説明するために示す図。
【図８】この発明の第２の実施例を示す構成図。
【図９】図８に示すリフレッシュロウアドレス変換回路
の構成を示す回路図。
【図１０】図８の動作を説明するために示す図。
【図１１】図８の動作を説明するために示す図。
【図１２】従来のロウリダンダンシ回路を示す構成図。
【符号の説明】
１１…メモリセルアレイ、 １１ａ〜１１ｄ…サブアレイ、 １１ｅ〜１１ｈ…ロウデコーダ、 １１ｉ…カラムデコーダ、 １１ｊ…周辺回路、 ３０１、５０１…リフレッシュモード指示回路、 ３０３、５０３…リフレッシュタイマ、 ３０５、５０５…リフレッシュロウアドレスカウンタ、 ３０７ａ〜３０７ｃ、５１０…リテンション不良ロウ記
憶素子、 ３０９ａ〜３０９ｃ…アドレス比較回路、 ３１１…不一致指示線プリチャージ回路、 ３１２、５１３…リフレッシュロウアドレス変換回路、 ３１６、５１７…ロウアドレス入力回路、 ３１４、５１５…ロウアドレスマルチプレクサ、 ５０９…アドレスデコーダ、 ５１１…読み出し回路。

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 ロウ方向、カラム方向に配置され、ある
    一定の時間Ｔ以内に一度リフレッシュを必要とするダイ
    ナミック型メモリセル群を有するダイナミック型半導体
    記憶装置であって、 リテンション時間がＴの１／（２のｎ乗）、（ｎは正の
    整数）より長く、Ｔより短いセルを含むロウのアドレス
    を記憶する記憶手段と、 リフレッシュされるロウを示すリフレッシュロウアドレ
    スを生成する生成手段と、 前記記憶手段に記憶されているロウアドレスの最上位ｎ
    ビットを除くビット列部分が、前記生成手段により生成
    されたリフレッシュロウアドレスの最上位ｎビットを除
    くビット列部分と等しい場合、前記記憶手段に記憶され
    ているロウアドレスで選択されるロウを、前記リフレッ
    シュロウアドレスで選択されるロウとほぼ同時にリフレ
    ッシュする手段とを具備することを特徴とするダイナミ
    ック型半導体記憶装置。
  2. 【請求項２】 前記記憶手段は、リテンション時間がＴ
    の１／２より長く、Ｔより短いセルを含むロウのアドレ
    スを記憶することを特徴とする請求項１記載のダイナミ
    ック型半導体記憶装置。
  3. 【請求項３】 ロウ方向、カラム方向に配置され、ある
    一定の時間Ｔ以内に一度リフレッシュを必要とするダイ
    ナミック型メモリ群を有するダイナミック型半導体記憶
    装置であって、 リテンション時間がＴの１／２より長く、Ｔより短いセ
    ルを含むロウのアドレスを記憶する第１の記憶手段と、 リテンション時間がＴの１／４より長く、Ｔの１／２よ
    り短いセルを含むロウのアドレスを記憶する第２の記憶
    手段と、 リフレッシュされるロウを示すリフレッシュロウアドレ
    スを生成する生成手段と、 前記第１の記憶手段に記憶されているロウアドレスの
    内、最上位１ビットを除くビット列部分が、前記生成手
    段により生成されたリフレッシュロウアドレスの内、最
    上位１ビットを除くビット列部分と等しい場合、前記第
    １の記憶手段に記憶されているロウアドレスで選択され
    るロウを、前記リフレッシュロウアドレスで選択される
    ロウとほぼ同時にリフレッシュする第１のリフレッシュ
    手段と、 前記第２の記憶手段に記憶されているロウアドレスの内
    最上位２ビットを除くビット列部分が、前記リフレッシ
    ュロウアドレスの内最上位２ビットを除くビット列部分
    と等しい場合、前記第２の記憶手段に記憶されているロ
    ウアドレスで選択されるロウを、前記リフレッシュロウ
    アドレスで選択されるロウとほぼ同時にリフレッシュす
    る第２のリフレッシュ手段とを具備してなることを特徴
    とするダイナミック型半導体記憶装置。
  4. 【請求項４】 ロウ方向、カラム方向に配置され、ある
    一定の時間Ｔ以内に一度リフレッシュを必要とするダイ
    ナミック型メモリセル群を有するイナミック型半導体記
    憶装置であって、 リテンション時間がＴの１／２より長く、Ｔより短いセ
    ルを含むロウのアドレスを記憶する第１の記憶手段と、 リテンション時間がＴの１／４より長く、Ｔの１／２よ
    り短いセルを含むロウのアドレスを記憶する第２の記憶
    手段と、 リテンション時間がＴの１／（２のｎ−１乗）、（ｎは
    ２以上の整数）より長く、Ｔの１／（２のｎ−２乗）よ
    り短いセルを含むロウのアドレスを記憶する第ｎ−１の
    記憶手段と、 リテンション時間がＴの１／（２のｎ乗）より長く、Ｔ
    の１／（２のｎ−１乗）よりは短いセルを含むロウのア
    ドレスを記憶する第ｎの記憶手段と、 リフレッシュされるロウを示すリフレッシュロウアドレ
    スを生成する生成手段と、 前記第１の記憶手段に記憶されているロウアドレスの内
    最上位１ビットを除くビット列部分が、前記生成手段に
    より生成されたリフレッシュロウアドレスの内最上位１
    ビットを除くビット列部分と等しい場合、前記記憶手段
    に記憶されているロウアドレスで選択されるロウを、前
    記リフレッシュロウアドレスで選択されるロウとほぼ同
    時にリフレッシュする第１のリフレッシュ手段と、 前記第２の記憶手段に記憶されているロウアドレスの内
    最上位２ビットを除くビット列部分が、前記リフレッシ
    ュロウアドレスの内最上位２ビットを除くビット列部分
    と等しい場合、前記第２の記憶手段に記憶されているロ
    ウアドレスで選択されるロウを、前記リフレッシュロウ
    アドレスで選択されるロウとほぼ同時にリフレッシュす
    る第２のリフレッシュ手段と、 前記第ｎ−１の記憶手段に記憶されているロウアドレス
    の内最上位ｎ−１ビットを除くビット列部分が、前記リ
    フレッシュロウアドレスの内最上位ｎ−１ビットを除く
    ビット列部分と等しい場合、前記第ｎ−１の記憶手段に
    記憶されているロウアドレスで選択されるロウを、前記
    リフレッシュロウアドレスで選択されるロウとほぼ同時
    にリフレッシュする第ｎ−１のリフレッシュ手段と、 前記第ｎの記憶手段に記憶されているロウアドレスの内
    最上位ｎビットを除くビット列部分が、前記リフレッシ
    ュロウアドレスの内最上位ｎビットを除くビット列部分
    と等しい場合、前記第ｎの記憶手段に記憶されているロ
    ウアドレスで選択されるロウを、前記フレッシュロウア
    ドレスで選択されるロウとほぼ同時にリフレッシュする
    第ｎのリフレッシュ手段とを具備してなることを特徴と
    するダイナミック型半導体記憶装置。
  5. 【請求項５】 ロウ方向、カラム方向に配置され、各ロ
    ウがある一定の時間Ｔ以内に一度リフレッシュを必要と
    し、２のｍ乗サイクル群で全てのロウのリフレッシュが
    完了するようなダイナミック型メモリセル群がロウ方向
    に２のｐ乗個のサブアレイに分割されて成るようなダイ
    ナミック型半導体記憶装置であって、 リテンション時間がＴ／２より長く、Ｔより短いセルを
    含むロウのアドレスを記憶する記憶手段と、 リフレッシュされるロウを示すリフレッシュロウアドレ
    スを生成する生成手段と、 前記記憶手段に記憶されているロウアドレスの内サブア
    レイ内メモリアドレスを示す（ｍ−ｐ）ビットのビット
    列部分が、前記生成手段により生成されたリフレッシュ
    ロウアドレスの内、サブアレイ内のメモリアドレスを示
    す（ｍ−ｐ）ビットのビット列部分と等しく、且つ、前
    記リフレッシュロウアドレスの内、サブアレイを示すｐ
    ビットのアドレスの最上位ビットを除く（ｐ−１）ビッ
    トのビット列部分と等しい場合、前記記憶手段に記憶さ
    れているロウアドレスで選択されるロウを、前記リフレ
    ッシュロウアドレスで選択されるロウとほぼ同時にリフ
    レッシュするリフレッシュ手段とを具備してなることを
    特徴とするダイナミック型半導体記憶装置。
  6. 【請求項６】 ロウ方向、カラム方向に配置され、各ロ
    ウがある一定の時間Ｔ以内に一度リフレッシュを必要と
    し、２のｍ乗サイクル群で全てのロウのリフレッシュが
    完了するようなダイナミック型メモリセル群がロウ方向
    に２のｐ乗個のサブアレイに分割されて成るダイナミッ
    ク型半導体記憶装置であって、 リテンション時間がＴ／２より長く、Ｔより短いセルを
    含むロウのアドレスを記憶する第１の記憶手段と、 リテンション時間がＴ／４より長く、Ｔ／２より短いセ
    ルを含むロウのアドレスを記憶する第２の記憶手段と、 リフレッシュされるロウを示すリフレッシュロウアドレ
    スを生成する生成手段と、 前記第１の記憶手段に記憶されているロウアドレスの
    内、サブアレイ内メモリアドレスを示す（ｍ−ｐ）ビッ
    トのビット列部分が、前記生成手段により生成されたリ
    フレッシュロウアドレスの内、サブアレイ内メモリアド
    レスを示す（ｍ−ｐ）ビットのビット列部分と等しく、
    且つ前記リフレッシュロウアドレスの内、サブアレイを
    示すｐビットのアドレスの最上位ビットを除く（ｐ−
    １）ビットのビット列部分と等しい場合には、前記第１
    の記憶手段に記憶されているロウアドレスで選択される
    ロウを、前記リフレッシュロウアドレスで選択されるロ
    ウとほぼ同時にリフレッシュする第１のリフレッシュ手
    段と、 前記第２の記憶手段に記憶されているロウアドレスの
    内、サブアレイ内のメモリアドレスを示す（ｍ−ｐ）ビ
    ットのビット列部分が、前記リフレッシュロウアドレス
    の内、サブアレイ内のメモリアドレスを示す（ｍ−ｐ）
    ビットのビット列部分と等しく、且つ前記リフレッシュ
    ロウアドレスの内、サブアレイを示すｐビットのアドレ
    スの最上位ビットを除く（ｐ−２）ビットのビット列部
    分と等しい場合、前記第２の記憶手段に記憶されている
    ロウアドレスで選択されるロウを、前記リフレッシュロ
    ウアドレスで選択されるロウとほぼ同時にリフレッシュ
    する第２のリフレッシュ手段とを具備してなることを特
    徴とするダイナミック型半導体記憶装置。
  7. 【請求項７】 ロウ方向、カラム方向に配置され、各ロ
    ウがある一定の時間Ｔ以内に一度リフレッシュを必要と
    し、２のｍ乗サイクル群で全てのロウのリフレッシュが
    完了するようなダイナミック型メモリセル群がロウ方向
    に２のｐ乗個のサブアレイに分割されて成るダイナミッ
    ク型半導体記憶装置であって、 リテンション時間がＴ／２より長く、Ｔより短いセルを
    含むロウのアドレスを記憶する第１の記憶手段と、 リテンション時間がＴ／４より長く、Ｔ／２より短いセ
    ルを含むロウのアドレスを記憶する第２の記憶手段と、 リテンション時間がＴの１／（２のｎ−１乗）より長
    く、Ｔの１／（２のｎ−２乗、ｎは２以上の整数）より
    短いセルを含むロウのアドレスを記憶する第ｎ−１の記
    憶手段と、 リテンション時間がＴの１／（２のｎ乗）より長く、Ｔ
    の１／（２のｎ−１乗）より短いセルを含むロウのアド
    レスを記憶する第ｎの記憶手段と、 リフレッシュされるロウを示すリフレッシュロウアドレ
    スを生成する生成手段と、 前記第１の記憶手段に記憶されているロウアドレスの
    内、サブアレイ内のメモリアドレスを示す（ｍ−ｐ）ビ
    ットのビット列部分が、前記生成手段により生成された
    リフレッシュロウアドレスの内、サブアレイ内のメモリ
    アドレスを示す（ｍ−ｐ）ビットのビット列部分と等し
    く、且つ前記リフレッシュロウアドレスの内、サブアレ
    イを示すｐビットのアドレスの最上位ビットを除く（ｐ
    −１）ビットのビット列部分と等しい場合、前記第１の
    記憶手段に記憶されているロウアドレスで選択されるロ
    ウを、前記リフレッシュロウアドレスで選択されるロウ
    とほぼ同時にリフレッシュする第１のリフレッシュ手段
    と、 前記第２の記憶手段に記憶されているロウアドレスの
    内、サブアレイ内のメモリアドレスを示す（ｍ−ｐ）ビ
    ットのビット列部分が、前記リフレッシュロウアドレス
    の内、サブアレイ内のメモリアドレスを示す（ｍ−ｐ）
    ビットのビット列部分と等しく、且つ前記リフレッシュ
    ロウアドレスの内、サブアレイを示すｐビットのアドレ
    スの最上位ビットを除く（ｐ−２）ビットのビット列部
    分と等しい場合、前記第２の記憶手段に記憶されている
    ロウアドレスで選択されるロウを、前記リフレッシュロ
    ウアドレスで選択されるロウとほぼ同時にリフレッシュ
    する第２のリフレッシュ手段と、 前記第ｎ−１の記憶手段に記憶されているロウアドレス
    の内、サブアレイ内のメモリアドレスを示す（ｍ−ｐ）
    ビットのビット列部分が、前記リフレッシュロウアドレ
    スの内、サブアレイ内のメモリアドレスを示す（ｍ−
    ｐ）ビットのビット列部分と等しく、且つ前記リフレッ
    シュロウアドレスの内、サブアレイを示すｐビットのア
    ドレスの最上位ビットを除く（ｐ−２）ビットのビット
    列部分と等しい場合、前記第ｎ−１の記憶手段に記憶さ
    れているロウアドレスで選択されるロウを、前記リフレ
    ッシュロウアドレスで選択されるロウとほぼ同時にリフ
    レッシュする第ｎ−１のリフレッシュ手段と、 前記第ｎの記憶手段に記憶されているロウアドレスの
    内、サブアレイ内のメモリアドレスを示す（ｍ−ｐ）ビ
    ットのビット列部分が、前記リフレッシュロウアドレス
    の内、サブアレイ内のメモリアドレスを示す（ｍ−ｐ）
    ビットのビット列部分と等しく、且つ前記リフレッシュ
    ロウアドレスの内、サブアレイを示すｐビットのアドレ
    スの最上位ビットを除く（ｐ−ｎ）ビットのビット列部
    分と等しい場合、前記第ｎの記憶手段に記憶されている
    ロウアドレスで選択されるロウを、前記リフレッシュロ
    ウアドレスで選択されるロウとほぼ同時にリフレッシュ
    する第ｎのリフレッシュ手段とを具備することを特徴と
    するダイナミック型半導体記憶装置。
  8. 【請求項８】 ロウ方向、カラム方向に配置され、各ロ
    ウがある一定の時間Ｔ以内に一度リフレッシュを必要と
    し、２のｍ乗サイクルで全てのロウのリフレッシュが完
    了するようなダイナミック型メモリセル群を有するダイ
    ナミック型半導体記憶装置であって、 リテンション時間がＴの１／２より長く、Ｔより短いセ
    ルがあるロウに含まれている場合、そのロウのアドレス
    の最上位ビットを反転したアドレスに対応するビットに
    “１”（または“０”）を記憶させることができる２の
    ｍ乗ビットの容量を持つ記憶手段と、 リフレッシュされるロウを示すリフレッシュロウアドレ
    スを生成する生成手段と、 前記記憶手段内の、前記生成手段により生成されたリフ
    レッシュロウアドレスで示されるビットに記憶されてい
    る情報を読み出す読み出し手段と、 前記読み出し手段の読み出し結果が“１”（または
    “０”）の場合、前記リフレッシュロウアドレスの最上
    位１ビットを反転したロウアドレスのロウをほぼ同時に
    リフレッシュするリフレッシュ手段とを具備することを
    特徴とするダイナミック型半導体記憶装置。
  9. 【請求項９】 ロウ方向、カラム方向に配置され、各ロ
    ウがある一定の時間Ｔ以内に一度リフレッシュを必要と
    し、２のｍ乗サイクルで全てのロウのリフレッシュが完
    了するようなダイナミック型メモリセル群を持つダイナ
    ミック型半導体記憶装置であって、 リテンション時間がＴの１／２より長く、Ｔより短いセ
    ルがあるロウに含まれている場合、そのロウのアドレス
    の下位ｎビットを除く、最上位１ビットを反転したアド
    レスに対応するビットに“１”（または“０”）を記憶
    させることができる２の（ｍ−ｎ）乗ビットの容量を持
    つ記憶手段と、 リフレッシュされるロウを示すリフレッシュロウアドレ
    スを生成する生成手段と、 前記記憶手段内の、前記生成手段により生成されたリフ
    レッシュロウアドレスの上位（ｍ−ｎ）ビットで示され
    るビットに記憶されている情報を読み出す読み出し手段
    と、 前記読み出し手段の読み出し結果が“１”（または
    “０”）の場合、前記リフレッシュロウアドレスの最上
    位ビットを反転したロウアドレスのロウをほぼ同時にリ
    フレッシュするリフレッシュ手段とを具備してなること
    を特徴とするダイナミック型半導体記憶装置。
  10. 【請求項１０】 ロウ方向、カラム方向に配置され、各
    ロウがある一定の時間Ｔ以内に一度リフレッシュを必要
    とし、２のｍ乗サイクルで全てのロウのリフレッシュが
    完了するようなダイナミック型メモリセル群を持つダイ
    ナミック型半導体記憶装置であって、 リテンション時間がＴの１／２より長く、Ｔより短いセ
    ルがあるロウに含まれている場合、そのロウのアドレス
    に対応するビットに“１”（または“０”）を記憶させ
    ることができる２のｍ乗ビットの容量を持つ記憶手段
    と、 リフレッシュされるロウを示すリフレッシュロウアドレ
    スを生成する生成手段と、 前記記憶手段内の、前記生成手段により生成されたリフ
    レッシュロウアドレスの最上位ビットを反転したアドレ
    スで示されるビットに記憶されている情報を読み出す読
    み出し手段と、 前記読み出し手段の読み出し結果が“１”（または
    “０”）の場合、前記リフレッシュロウアドレスの最上
    位１ビットを反転したロウアドレスのロウをほぼ同時に
    リフレッシュするリフレッシュ手段とを具備してなるこ
    とを特徴とするダイナミック型半導体記憶装置。
  11. 【請求項１１】 ロウ方向、カラム方向に配置され、各
    ロウがある一定の時間Ｔ以内に一度リフレッシュを必要
    とし、２のｍ乗サイクルで全てのロウのリフレッシュが
    完了するようなダイナミック型メモリセル群を持つダイ
    ナミック型半導体記憶装置であって、 リテンション時間がＴの１／２より長く、Ｔより短いセ
    ルがあるロウに含まれている場合、そのロウのアドレス
    の下位ｎビットを除くアドレスに対応するビットに
    “１”（または“０”）を記憶させることができる２の
    （ｍ−ｎ）乗ビットの容量を持つ記憶手段と、 リフレッシュされるロウを示すリフレッシュロウアドレ
    スを生成する生成手段と、 前記記憶手段内の、前記生成手段により生成されたリフ
    レッシュロウアドレスの最上位ビットを反転したアドレ
    スの上位ｍ−ｎビットで示されるビット列に記憶されて
    いる情報を読み出す読み出し手段と、 前記読み出し手段の読み出し結果が“１”（または
    “０”）の場合、前記リフレッシュロウアドレスの最上
    位ビットを反転したロウアドレスのロウをほぼ同時にリ
    フレッシュするリフレッシュ手段とを具備してなること
    を特徴とするダイナミック型半導体記憶装置。
  12. 【請求項１２】 ロウ方向、カラム方向に配置され、各
    ロウがある一定の時間Ｔ以内に一度リフレッシュを必要
    とし、２のｍ乗サイクルで全てのロウのリフレッシュが
    完了するようなダイナミック型メモリセル群を持つダイ
    ナミック型半導体記憶装置であって、 リテンション時間がＴの１／２より長く、Ｔより短いセ
    ルがあるロウに含まれている場合、そのロウのアドレス
    に対応するビットに“１”（または“０”）を記憶させ
    ることができる２のｍ乗ビットの容量を持つ記憶手段
    と、 リフレッシュされるロウを示す（ｍ＋１）ビットのリフ
    レッシュロウアドレスを生成する生成手段と、 前記リフレッシュロアアドレスの最上位ビットが“１”
    （または“０”）の場合、前記リフレッシュロウアドレ
    スの下位ｍビットで示されるロウのリフレッシュを行
    い、前記リフレッシュアドレスの最上位ビットが“１”
    （または“０”）の場合、前記記憶手段に記憶されてい
    る情報が“１”（または“０”）であるロウに限ってリ
    フレッシュするリフレッシュ手段とを具備してなること
    を特徴とするダイナミック型半導体記憶装置。
  13. 【請求項１３】 ロウ方向、カラム方向に配置され、各
    ロウがある一定の時間Ｔ以内に一度リフレッシュを必要
    とし、２のｍ乗サイクルで全てのロウのリフレッシュが
    完了するようなダイナミック型メモリセル群を持つダイ
    ナミック型半導体記憶装置であって、 リテンション時間がＴの１／（２のｎ乗）より長く、Ｔ
    より短いセルがあるロウに含まれている場合、そのロウ
    のアドレスに対応するビットに“１”（または“０”）
    を記憶させることができる２のｍ乗ビットの容量を持つ
    記憶手段と、 リフレッシュされるロウを示す（ｍ＋ｎ）ビットのリフ
    レッシュロウアドレスを生成する生成手段と、 前記リフレッシュロウアドレスの上位ｎビットがある特
    定の組合せの場合、前記リフレッシュロウアドレスの下
    位ｍビットで示されるロウのリフレッシュを行い、前記
    リフレッシュロウアドレスの上位ｎビットが前記特定の
    組合せ以外の場合には、前記記憶手段に記憶されている
    情報が“１”（または“０”）であるロウに限ってリフ
    レッシュするリフレッシュ手段とを具備してなることを
    特徴とするダイナミック型半導体記憶装置。
  14. 【請求項１４】 ロウ方向、カラム方向に配置され、各
    ロウがある一定の時間Ｔ以内に一度リフレッシュを必要
    とし、２のｍ乗サイクルで全てのロウのリフレッシュが
    完了するようなダイナミック型メモリセル群を持つダイ
    ナミック型半導体記憶装置であって、 リテンション時間がＴの１／２より長く、Ｔより短いセ
    ルがあるロウのアドレスを記憶する記憶手段と、 リフレッシュされるロウを示す（ｍ＋ｎ）ビットのリフ
    レッシュロウアドレスを生成する生成手段と、 前記リフレッシュロウアドレスの最上位１ビットが
    “１”（または“０”）の場合、前記リフレッシュロウ
    アドレスの下位ｍビットで示されるロウのリフレッシュ
    を行い、前記リフレッシュロウアドレスの最上位１ビッ
    トが“０”（または“１”）の場合、前記記憶手段に記
    憶されている情報が“１”（または“０”）であるロウ
    に限ってリフレッシュするリフレッシュ手段とを具備し
    てなることを特徴とするダイナミック型半導体記憶装
    置。
  15. 【請求項１５】 ロウ方向、カラム方向に配置され、各
    ロウがある一定の時間Ｔ以内に一度リフレッシュを必要
    とし、２のｍ乗サイクルで全てのロウのリフレッシュが
    完了するようなダイナミック型メモリセル群を持つダイ
    ナミック型半導体記憶装置であって、 リテンション時間がＴの１／（２のｎ乗）より長く、Ｔ
    より短いセルがあるロウのアドレスを記憶する記憶手段
    と、 リフレッシュされるロウを示す（ｍ＋ｎ）ビットのリフ
    レッシュロウアドレスを生成する生成手段と、 前記リフレッシュロウアドレスの最上位ｎビットがある
    特定の順列の場合、リフレッシュロウアドレスの下位ｍ
    ビットで示されるロウのリフレッシュを行い、前記リフ
    レッシュロウアドレスの上位ｎビットが前記特定の順列
    以外の場合、前記記憶手段に記載されている情報が
    “１”（または“０”）であるロウに限ってリフレッシ
    ュするリフレッシュ手段とを具備してなることを特徴と
    するダイナミック型半導体記憶装置。
  16. 【請求項１６】 一定の時間内にメモリセルのリフレッ
    シュを必要とするダイナミック型半導体記憶装置であっ
    て、 チップが特定のリフレッシュモードに遷移したことをチ
    ップ内の回路に伝えるリフレッシュモード指示回路と、 リテンション時間がある時間よりも短いセルが存在する
    リフレッシュアドレスを記憶する記憶手段と、 リフレッシュアドレスを生成する生成手段と、 前記リフレッシュモード指示回路からの指示に基づいて
    前記生成手段により生成されたリフレッシュアドレスと
    前記記憶手段に記憶されたアドレス情報とを比較するア
    ドレス比較回路と、 前記アドレス比較回路の比較結果に基づいて前記特定の
    リフレッシュモード以外の場合に選択されるロウの数の
    ２倍の数のロウをほぼ同時にリフレッシュするリフレッ
    シュ手段とを具備することを特徴とするダイナミック型
    半導体記憶装置。
  17. 【請求項１７】 一定の時間内にメモリセルのリフレッ
    シュを必要とするダイナミック型半導体記憶装置であっ
    て、 特定のリフレッシュモードにチップの状態が遷移したこ
    とをチップ内の回路に伝えるリフレッシュモード指示回
    路と、 リテンション時間がある時間よりも短いセルに対し、そ
    のリフレッシュアドレスと、そのセルのリテンション時
    間が他の正常なセルと比較してどれだけ短いかの度合を
    示す情報とを記憶する記憶手段と、 リフレッシュアドレスを生成する生成手段と、 前記リフレッシュモード指示回路からの指示に基づいて
    前記生成手段により生成されたリフレッシュアドレスと
    前記記憶手段に記憶されたアドレスとを比較するアドレ
    ス比較器と、 前記アドレス比較器の比較結果および前記記憶手段に記
    憶されているリテンション時間の短さの度合いに基づい
    て前記特定のリフレッシュモード以外の場合に選択され
    るロウの数よりも多くの数のロウをほぼ同時にリフレッ
    シュするリフレッシュ手段とを具備することを特徴とす
    るダイナミック型半導体記憶装置。
  18. 【請求項１８】 一定の時間内にメモリセルの２のｍ乗
    サイクルのリフレッシュを必要とするダイナミック型半
    導体記憶装置であって、 特定のリフレッシュモードにチップの状態が遷移したこ
    とをチップ内の回路に伝えるリフレッシュモード指示回
    路と、 リテンション時間がある時間よりも短いセルに対し、そ
    のリフレッシュアドレスを記憶する記憶手段と、 リフレッシュアドレスを生成する生成手段と、 前記リフレッシュモード指示回路からの指示に基づいて
    前記生成手段により生成されたｍ＋ｎビットのリフレッ
    シュアドレスと、前記リフレッシュアドレスの上位ｍビ
    ットがある特定の順列になった場合、前記リフレッシュ
    アドレスの下位ｎビットで選択されるロウをリフレッシ
    ュし、前記リフレッシユアドレスの上位ｍビットが上記
    特定の順列以外の場合には前記リフレッシュアドレス記
    憶手段に記憶されているロウアドレスで指示されるロウ
    をリフレッシュするリフレッシュ手段とを具備すること
    を特徴とするダイナミック型半導体記憶装置。
  19. 【請求項１９】 ロウ方向、カラム方向に配置され、あ
    る一定の時間以内に一度リフレッシュを必要とするダイ
    ナミック型メモリセル群を有するダイナミック型半導体
    記憶装置であって、 第１のリテンション時間を有する第１のメモリセル群よ
    り短い第２のリテンション時間を有する第２のメモリセ
    ルを含むロウのアドレスを記憶する記憶手段と、 前記第１のメモリセル群を前記第１のリテンション時間
    より短い周期で順次リフレッシュすると同時に、前記記
    憶手段に記憶されたロウアドレスで示されるロウの前記
    第２のメモリセルを前記第２のリテンション時間より短
    い周期でリフレッシュするリフレッシュ手段とを具備す
    ることを特徴とするダイナミック型半導体記憶装置。
  20. 【請求項２０】 前記記憶手段は、レーザー光線を用い
    て溶断されるヒューズであることを特徴とする請求項
    １、３乃至１９の何れかに記載のダイナミック型半導体
    記憶装置。
  21. 【請求項２１】 前記記憶手段は、電流を用いて溶断さ
    れるヒューズであることを特徴とする請求項１、３乃至
    １９の何れかに記載のダイナミック型半導体記憶装置。
  22. 【請求項２２】 前記記憶手段は、ＥＰＲＯＭであるこ
    とを特徴とする請求項１、３乃至１９の何れかに記載の
    ダイナミック型半導体記憶装置。
  23. 【請求項２３】 前記記憶手段は、ＥＥＰＲＯＭである
    ことを特徴とする請求項１、３乃至１９の何れかに記載
    のダイナミック型半導体記憶装置。
  24. 【請求項２４】 前記記憶手段は、ＦＲＡＭであること
    を特徴とする請求項１、３乃至１９の何れかに記載のダ
    イナミック型半導体記憶装置。
  25. 【請求項２５】 前記生成手段は、前記ダイナミック型
    半導体記憶装置の内部、前記ダイナミック型半導体記憶
    装置の外部の一方に設けられていることを特徴とする請
    求項１、３乃至１８の何れかに記載のダイナミック型半
    導体記憶装置。
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