JP2006338759A

JP2006338759A - 半導体装置

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Publication number: JP2006338759A
Application number: JP2005160948A
Authority: JP
Inventors: Chiaki Dono; 千晶堂野; Koji Koshikawa; 康二越川
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2005-06-01
Filing date: 2005-06-01
Publication date: 2006-12-14
Anticipated expiration: 2025-06-01
Also published as: TWI309417B; US7301844B2; CN1877737A; JP4524645B2; TW200703335A; CN100580805C; US20070008799A1

Abstract

【課題】リテンション時間の短いメモリセルの救済方法として倍増リフレッシュを行う場合には、チップ内部の電源ドロップが大きくＶＰＰ電源回路の面積が大きくする必要があり、チップコストの上昇を招くという問題がある。
【解決手段】電源電圧ＶＰＰを監視し、下限値を下回る場合には倍増リフレッシュ方式として、次のリフレッシュサイクルに割り込ませるシリアルリフレッシュする。シリアルリフレッシュとすることで電源電圧ＶＰＰの低下を抑制することができる半導体装置。
【選択図】図１

Description

本発明は、半導体装置に係り、リフレッシュ救済時のＶＰＰ電源電圧値により、倍増リフレッシュ動作方式を変更する半導体装置に関する。

半導体装置として、大容量で、かつランダムアクセス可能なダイナミック型ランダムアクセスメモリ（以下、DRAMと称する。）がある。DRAMは、キャパシタに蓄えられた電荷量を記憶情報とすることから、これらの電荷量が失われる前に読み出し、増幅して元の状態に戻すリフレッシュ動作が必要である。DRAMにおけるメモリセルのキャパシタに蓄えられた電荷量が失われる時間（情報保持時間、または、リテンション時間と称される。）はメモリセルにより異なり、一定ではない。

これらのリテンション時間は短いものから長いものまで連続的に分布している。メモリセルに書き込まれた“HIGHデータ”の電荷量が接合リークにより失われることが主たる理由であるが、表面リークとか、その他隣接セルとの関係によってもリテンション時間は影響される。メモリセルにおけるリテンション時間は、大部分のメモリセルは長い時間を有しているが、ごく一部分のメモリセルが短い時間となっている。これらのリテンション時間の短いセルは、冗長メモリセルに置換されることで救済される。しかし、冗長回路数の制限から救済されずに、リテンション時間の短いメモリセルがそのまま存在することがある。

リテンション時間の短いメモリセルが存在した場合には、その半導体装置は規格外品で不良製品となり、製品の歩留まりを低下させ、製品コストを上昇させることになる。そのために冗長回路を数多く備え、全てのリテンション時間の短いメモリセルを救済する方法がある。しかし、数多くの冗長回路を備えた場合には、半導体装置のチップ面積が増大することで、逆に製品コストが上昇させるという新たな問題点が発生する。

このような問題に対応したものとしては、例えば、下記特許文献に記載されたような技術が提案されている。これらの文献によれば、リテンション時間の短いメモリセルに対して短周期のリフレッシュを行うことで、冗長回路に置換することなく救済することができる。特許文献１に記載された半導体装置では、リテンション時間の短い特定のセルに対するリフレッシュを他のセルに対するリフレッシュよりも頻繁に行っている。また特許文献２には、リテンション時間の短いメモリセルのアドレスをヒューズ回路群に記憶させ、長周期または短周期で半導体装置をリフレッシュさせる。長周期と特定されたメモリセルにおいては短周期のリフレッシュをスキップすることで、ヒューズ回路情報に従って短周期、または長周期のリフレッシュを行う半導体装置が示されている。

また特許文献３には、データリテンション時間が短いメモリセルを救済する手段として、倍増リフレッシュが開示されている。倍増リフフレッシュについて図４のタイミングチャートを用いて説明する。倍増リフレッシュとは、１つのリフレッシュコマンドにより２つのワード線を活性化させ、リフレッシュを行うものである。例えば時刻Ｔ０においてリフレッシュコマンドが入力され、ワード線“００００”がリフレッシュされるとする。このときワード線“００００”とペア関係にあるワード線“１０００”のデータリテンション時間が短いメモリセルを含むアレイであるか、どうかを判定する。データリテンション時間が短いと判定された場合にはワード線“００００”と、同時にワード線“１０００”も活性化しリフレッシュするものである。

ペアワード線 “１０００”はワード線“００００”のリフレッシュ時と、自分のワード線“１０００”のリフレッシュ時との２回リフレッシュされる。従ってデータリテンション時間の短いワード線“１０００”は、通常のリフレッシュ周期の半分の短周期でリフレッシュされることになる。データリテンション時間の短いワード線“１０００”は、短リフレッシュ周期でリフレッシュされることで救済される。以下の説明においては、ロウアドレスによりワード線が選択されることから、ロウアドレス“００００”とワード線“００００”は同じ意味として扱う。

この倍増リフレッシュとしては図４（Ａ）に示すように、倍増リフレッシュ時のアレイを活性化するタイミングとして、リフレッシュサイクル内を前半、後半に時分割し、倍増時分割リフレッシュを行う方式がある。また、図４（Ｂ）に示すように、倍増リフレッシュ時のアレイを活性化するタイミングとして、リフレッシュサイクル内で同時に行う倍増パラレルリフレッシュを行う方式とがある。ここでペアワード線のデータリテンション時間が通常以上に長い場合には、ペアアドレス線のリフレッシュは行われない。これらの倍増リフレッシュ方式（Ａ），（Ｂ）は、設計時あるいはウエハ出荷時に決められた任意の動作方式として設定されていた。

しかし、これらの倍増リフレッシュの場合に、1つのリフレッシュサイクル内で２つのワード線を活性化される。さらにデータリテンション時間が短いワード線が連続した場合を想定すると、半導体装置内部で昇圧されワード線へ供給される電源電圧ＶＰＰの供給能力を通常リフレッシュの２倍にする必要がある。そのために電源電圧ＶＰＰを発生させるＶＰＰ電源回路の面積が大きくなり、チップコストの上昇を招くという問題がある。

特開平４−０１０２９７号公報特開平８−３０６１８４号公報特開２００５−１１６１０６号公報

上記したように半導体装置にはリテンション時間の短いメモリセルが存在し、歩留まりを低下させるという問題がある。また倍増リフレッシュを適用した場合には、チップ内部の電源ドロップが大きくＶＰＰ電源回路の面積が通常の２倍必要となり、チップコストの上昇を招くという問題が発生する。

本発明の課題は，上記した問題に鑑み、ＶＰＰ電源回路の供給電源電圧値に応じた倍増リフレッシュ動作方式を提供することである。具体的にはチップ内部のＶＰＰ電源回路の出力電圧ＶＰＰを監視し、その出力電圧値により倍増リフレッシュの動作方式を変更し、出力電圧値の低下を抑制することで、リテンション時間の短いメモリセルを救済できる半導体装置を提供することにある。

本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれる。

本発明の半導体装置は、倍増リフレッシュが適用され、内部発生電源電圧値により倍増リフレッシュ動作方式を変更することを特徴とする。

本発明の半導体装置においては、前記内部発生電圧値と基準となる下限電圧値とを比較判定するレベル検知回路と、該レベル検知回路からのリフレッシュ制御信号により前記倍増リフレッシュ動作方式を変更する多重リフレッシュ制御回路とを備えたことを特徴とする。

本発明の半導体装置においては、前記内部発生電源電圧値が前記下限電圧値よりも高い場合には、リフレッシュコマンドが入力されたサイクルにおいてアドレスセレクタが選択したアドレス及びペアアドレスをリフレッシュし、前記下限電圧値よりも低い場合には、リフレッシュコマンドが入力されたサイクルにおいてアドレスセレクタが選択したアドレスをリフレッシュし、次のリフレッシュコマンドが入力されたサイクルにおいて前記アドレスセレクタが選択したアドレスのペアアドレスをリフレッシュすることを特徴とする。

本発明の半導体装置においては、前記内部発生電源電圧値が前記下限電圧値よりも高い場合には、リフレッシュコマンドが入力されたサイクルの前半においてアドレスセレクタが選択したアドレスをリフレッシュし、前記サイクルの後半においてペアアドレスをリフレッシュすることを特徴とする。

本発明の半導体装置においては、前記内部発生電源電圧値が下限電圧値よりも高い場合には、リフレッシュコマンドが入力されたサイクルにおいてアドレスセレクタが選択するアドレス及びペアアドレスを同時にリフレッシュすることを特徴とする。

本発明の半導体装置においては、倍増リフレッシュが必要なアドレスが記憶されたヒューズ回路群をさらに備え、該ヒューズ回路群は、アドレスセレクタが選択するアドレスと、前記ヒューズ回路群に記憶されたアドレスとを比較することで、前記アドレスセレクタが選択したアドレスのペアアドレスが倍増リフレッシュを必要とする場合にヒット信号を出力することを特徴とする。

本発明の半導体装置においては、前記多重リフレッシュ制御回路は、前記ヒット信号と前記リフレッシュ制御信号とを入力され、前記内部発生電源電圧値が下限電圧値よりも低い場合には、リフレッシュカウンタのカウントアップを停止するホールド信号を出力することを特徴とする。

倍増リフレッシュが適用される半導体装置において、チップ内部のＶＰＰ電源回路の出力電圧ＶＰＰを監視し、最適な倍増リフレッシュ動作方式を決めることで、内部発生電源電圧ＶＰＰの低下を抑制し、倍増リフレッシュによるリフレッシュ特性が向上できる半導体装置が得られる。

本発明の半導体装置について、図面を参照して説明する。

実施例１として、図１、図３を用いて説明する。図１には実施例１に係るタイミングチャート図、図３には本発明に係る半導体装置の概略ブロック図を示す。図３には本発明に関係する構成部の概略ブロック図を示し、通常の半導体装置と同一構成については省略している。本実施例では、倍増リフレッシュの動作方式として、ＶＰＰ電源回路の出力電圧ＶＰＰが一定電圧以上の場合には１つのリフレッシュサイクルを時分割してリフレッシュを行う時分割リフレッシュを行う。また出力電圧ＶＰＰが一定電圧未満の場合には次のリフレッシュコマンドサイクルに割り込ませるシリアルリフレッシュを行うものである。

最初に図３に示す本発明に係る半導体装置を説明する。半導体装置は、コントローラ１、ＶＰＰ電源回路２、リフレッシュカウンタ３、アドレスセレクタ４、アドレスバッファ５、ヒューズ回路群６、多重リフレッシュ制御回路７、プリデコーダ８、選択回路９、ロウデコーダ１０、メモリアレイ１１、センスアンプ１２、Ｙスイッチ１３、カラムデコーダ１４及びＩ／Ｏ回路１５から構成される。さらにＶＰＰ電源回路２はレベル検知回路１６、オシレータ回路１７、チャージポンプ回路１８を備えている。

コントローラ１は外部入力端子２１から入力されるコマンドＣＯＭをデコードし、コマンドに従って内部回路に制御信号を送り、半導体装置の各種動作を制御する。ＶＰＰ電源回路２は外部供給電圧を昇圧し、ワード線ドライバ等に使用される内部発生電源電圧ＶＰＰ（以下、電源電圧ＶＰＰと略する）を発生させる。ＶＰＰ電源回路２のレベル検知回路１６は、コントローラ１からの基準電圧と電源電圧ＶＰＰとを比較し、基準電圧以下の場合にはリフレッシュ制御信号２６をオシレータ回路１７、多重リフレッシュ制御回路７に送る。オシレータ回路１７はリフレッシュ制御信号２６によりチャージポンプ回路１８にクロックを送る。チャージポンプ回路１８はオシレータ回路１７からのクロックにより外部から供給される電源電圧を昇圧し、昇圧された電源電圧ＶＰＰを内部回路に供給する。このＶＰＰ電源回路２の基本構成は従来からの一般的な回路構成であり、基準電圧（ここでは下限電圧Ｖｐｐｍｉｎ相当）と電源電圧ＶＰＰとを比較し、リフレッシュ制御信号２５を出力する回路が付加されたものである。

リフレッシュカウンタ３は入力されるリフレッシュコマンドＲＥＦの回数をカウントアップし、アドレスセレクタ４にカウント数を出力する。リフレッシュ回数が設定回数になるとリセットされ、再び最初からカウントアップする。アドレスセレクタ４はリフレッシュカウンタ３のカウント数に従ってリフレッシュすべきアドレスを自動発生させる。アドレスバッファ５は外部入力端子２２からのアドレスまたはアドレスセレクタ４からのアドレスが入力され、プリデコーダ８、ロウデコーダ１０、カラムデコーダ１４及びヒューズ回路群６にアドレスを出力する。

ヒューズ回路群６はリテンション時間が短く短周期での倍増リフレッシュを必要とするメモリセルのロウアドレスを記憶している。入力されたアドレスのペアアドレスが記憶された倍増リフレッシュすべきロウアドレスと一致しているかを判定する。多重リフレッシュ制御回路７はコントローラ１、レベル検知回路１６及びヒューズ回路群６からの信号を入力され、リフレッシュカウンタ３、選択回路９を制御し、最適な倍増リフレッシュ動作方式を選択する。プリデコーダ８はロウデコーダの一部でメモリアレイの各ブロックを選択するデコーダである。選択回路９はプリデコーダ８からの出力に対し、さらに多重リフレッシュ制御回路７からの制御信号ＩＮＴ２７、ＭＵＬＴＩ２８を加味し、ロウデコーダ１０を制御する。

複数のロウデコーダ１０は入力されるアドレス信号及び選択回路からの信号により、メモリアレイ１１のそれぞれのワード線を活性化する。複数のメモリアレイ１１には、それぞれメモリセルがマトリクス状に配置され、ワード線及びビット線の交点にメモリセルが配置されている。配置されるメモリセルは一定期間毎にリフレッシュされる必要がある。各ビット線はセンスアンプＳＡ１２に接続されている。各センスアンプはカラムデコーダ１４により選択されたＹＳＷ１３によりＩ／Ｏ回路１５とデータをやり取りする。Ｉ／Ｏ回路１５はＤＱピン２３により外部とのデータをやり取りする。

ここでメモリアレイ１１及びロウデコーダ１０は４つのブロックに分かれている。例えば、全体として８１９２本のワード線であり、１つのブロックは２０４８本のワード線で構成されている。各ブロックはワード線００００〜２０４７、２０４８〜４０９５、４０９６〜６１４３、６１４４〜８１９１と配置されている。通常のリフレッシュはリフレッシュコマンドＲＥＦにより、順次ワード線が活性化され、リフレッシュ周期である６４ｍｓ毎にリフレッシュされる。

例えばワード線０００３のメモリアレイのリテンション時間が短く短周期リフレッシュしたい場合には、ワード線０００３のリフレッシュ時とともにワード線４０９９（４０９６＋０００３）のリフレッシュ時にもワード線０００３をリフレッシュする。このリフレッシュとすることでリフレッシュは半分の短周期３２ｍｓ毎に行われることになる。リテンション時間が短いメモリに対して短周期リフレッシュを行うことで、リテンション時間が短いメモリを救済することができる。ワード線０００３と、ワード線４０９９（４０９６＋０００３）との関係をそれぞれペアワード線と呼ぶ。

さらにワード線０００３のリフレッシュ時とともに、ワード線２０５１（２０４８＋０００３）、ワード線４０９９（２０４８ｘ２＋０００３）、ワード線６１４７（２０４８ｘ３＋０００３）のリフレッシュ時にもリフレッシュする。これらのリフレッシュとすることで、リフレッシュは通常リフレッシュ周期の１／４である１６ｍｓ毎に行われることになる。このような倍増リフレッシュを行うためには、アドレスセレクタ４で自動発生されるアドレスに従ってリフレッシュされるワード線と、ペアとなるワード線が別ブロックであり、同時にリフレッシュされるように構成すればよい。従って、１／２の短周期リフレッシュの場合には２ブロック以上が必要であり、１／４の短周期リフレッシュの場合には４ブロック以上の構成とすればよい。従って図３においては、メモリアレイ１１及びロウデコーダ１０は４つのブロックに分かれているが、特にこれらに限定されるものではない。

リフレッシュされるワード線と、そのペアワード線の関係は別ブロックであり、センスアンプが共有されてなく、短周期リフレッシュとして同時にリフレッシュできるように構成されていればよい。以下の記載においては、説明が単純化できるように、１／２の短周期リフレッシュを行う倍増リフレッシュとし、最上位のアドレスビットが反転した関係にあるワード線同士をペアワード線とする。従ってワード線“０００３”と、ワード線“１００３”がペアとなる。アドレスセレクタ４で自動発生されたアドレスが“１００３”であれば、アドレス“０００３”がペアアドレスである。またワード線はアドレスにより規定されることからアドレス“０００３”、ワード線“０００３”は同意語として扱う。

図１のタイミングチャートを説明する。図１には、コマンド（ＣＯＭ）としてのリフレッシュコマンドＲＥＦと、そのとき選択されるＲＯＷＡｄｄと、電源電圧ＶＰＰの電圧を示している。時刻Ｔ０に、第１番目のリフレッシュコマンドＲＥＦが入力され、ワード線“００００”がリフレッシュされることになる。またワード線“００００”のペアワード線“１０００”のリテンション時間が短く、倍増リフレッシュの対象であるかどうかが判定される。ここではペアワード線“１０００”が倍増リフレッシュの対象であり、倍増リフレッシュが行われる。

この時刻Ｔ０においては、電源電圧ＶＰＰは設定された設計値の下限電圧Ｖｐｐｍｉｎより高い電圧であることから、１つのリフレッシュサイクル内の前半でワード線“００００”、後半でペアワード線“１０００”が時分割されてリフレッシュされる。このようにペアアドレスの倍増リフレッシュが、同一サイクル内で時分割にリフレッシュされる動作方式を時分割リフレッシュと呼ぶ。このサイクルではワード線“００００”、ペアワード線“１０００”の２つのワード線が活性化されリフレッシュされることから、電源電圧ＶＰＰの電圧は低下し、下限電圧Ｖｐｐｍｉｎを下回ることから、レベル検知回路からのリフレッシュ制御信号２６は“Ｈ”から“Ｌ”へ変化する。

時刻Ｔ１に、第２番目のリフレッシュコマンドＲＥＦが入力され、ワード線“０００１”がリフレッシュされることになる。またワード線“０００１”のペアワード線“１００１”のリテンション時間が短く、倍増リフレッシュの対象であるかどうかが判定される。ここではペアワード線“１００１”が倍増リフレッシュの対象であり、倍増リフレッシュが行われることになる。しかし、この時刻Ｔ１においては、電源電圧ＶＰＰは下限電圧Ｖｐｐｍｉｎより低い電圧に低下し、リフレッシュ制御信号２６は“Ｌ”となっていることから、シリアルリフレッシュ動作方式が選択される。第２番目のリフレッシュサイクル内においてはワード線“０００１”のみがリフレッシュされ、ペアワード線“１００１”のリフレッシュ動作は保留される。このとき多重リフレッシュ制御回路７からのホールド信号２５によりリフレッシュカウンタ３は停止される。

時刻Ｔ２に、第３番目のリフレッシュコマンドＲＥＦが入力され、本来ならワード線“０００２”がリフレッシュされることになる。しかし、リフレッシュカウンタ３は、多重リフレッシュ制御回路７からのホールド信号２５によりカウントアップが停止されている。そのためアドレスセレクタ４は、カウントアップせず、前と同じアドレス“０００１”を出力する。保留されていたペアワード線“１００１”の倍増リフレッシュ動作が割り込まれ、リフレッシュされる。ペアワード線“１００１”が倍増リフレッシュされることで、多重リフレッシュ制御回路７からのホールド信号２５は非活性化される。このようにペアワード線の倍増リフレッシュが、次のリフレッシュサイクルに割り込まれリフレッシュされる動作方式をシリアルリフレッシュと呼ぶ。

時刻Ｔ３に、第４番目のリフレッシュコマンドＲＥＦが入力され、ワード線“０００２”がリフレッシュされることになる。またワード線“０００２”のペアワード線“１００２”が倍増リフレッシュの対象であり、倍増リフレッシュが行われることになる。しかし、この時刻Ｔ３においても、依然として電源電圧ＶＰＰは下限電圧Ｖｐｐｍｉｎより低い電圧であることから、シリアルリフレッシュ動作方式が選択される。第４番目のリフレッシュサイクル内においてはワード線“０００２”のみがリフレッシュされ、ペアワード線“１００２”のリフレッシュ動作は保留される。また多重リフレッシュ制御回路７からのホールド信号２５によりリフレッシュカウンタ３は、再び停止される。この第４番目のリフレッシュサイクルの途中で電源電圧ＶＰＰは下限値Ｖｐｐｍｉｎまで回復することでレベル検知回路１６からのリフレッシュ制御信号２６は“Ｈ”レベルに変化する。

時刻Ｔ４に、第５番目のリフレッシュコマンドＲＥＦが入力され、本来ならワード線“０００３”がリフレッシュされることになる。しかし、リフレッシュカウンタ３は、多重リフレッシュ制御回路７からのホールド信号２５によりカウントアップが停止されている。そのためアドレスセレクタ４はアドレス“０００２”を出力する。保留されていたペアワード線“１００２”の倍増リフレッシュ動作が割り込まれ、リフレッシュされる。ペアワード線“１００２”が倍増リフレッシュされることで、多重リフレッシュ制御回路７からのホールド信号２５は非活性化される。

時刻Ｔ５に、第６番目のリフレッシュコマンドＲＥＦが入力され、ワード線“０００３”がリフレッシュされることになる。またワード線“０００３”のペアワード線“１００３”が倍増リフレッシュの対象であり、倍増リフレッシュが行われる。この時刻Ｔ５においては、電源電圧ＶＰＰは設定された設計値の下限電圧Ｖｐｐｍｉｎより高い電圧に復帰していることから、第６番目のリフレッシュサイクル内の前半でワード線“０００３”、後半でペアワード線“１００３”が時分割リフレッシュされる。

このようにリテンション時間が短いペアワード線に対して、電源電圧ＶＰＰが下限電圧Ｖｐｐｍｉｎより高い場合には時分割リフレッシュ動作方式、低い場合にはシリアルリフレッシュ動作方式による倍増リフレッシュを行う。電源電圧ＶＰＰが低い場合にシリアルリフレッシュとすることで電源電圧ＶＰＰが回復し、電源電圧ＶＰＰの低下を抑制できる。電源電圧ＶＰＰにより倍増リフレッシュ動作方式を変更する。このように倍増リフレッシュ動作方式を変更し、電源電圧ＶＰＰの低下を抑制することで、リテンション時間の短いメモリセルが救済できる。

ここで再び図３を参照して、それぞれのタイミングにおける半導体装置の回路ブロックの動作を説明する。時刻Ｔ０において、第１番目のリフレッシュコマンドＲＥＦが入力され、コントローラ１からリフレッシュ動作のコマンドが出力される。リフレッシュカウンタ３からのカウント信号によりアドレスセレクタ４はリフレッシュすべきアドレスを発生させる。図１においては最初のアドレス“００００”が発生され、アドレスバッファ５に送られる。アドレスバッファ５からのアドレスはヒューズ回路群６、プリデコーダ８及びロウデコーダ１０に入力される。

ヒューズ回路群６は入力されたアドレスとヒューズにプログラムされたアドレス情報とを比較する。入力されたアドレスのペアアドレスであるワード線が倍増リフレッシュを必要である場合にはヒット信号を活性化させる。通常リフレッシュの場合にはヒット信号を非活性のままとする。アドレス“００００”の場合にはペアアドレス “１０００”は倍増リフレッシュであることから、ヒット信号は活性化される。活性化されたヒット信号が入力された多重リフレッシュ制御回路７は制御信号ＩＮＴ２７、ＭＵＬＴＩ２８を選択回路９に出力する。制御信号ＩＮＴ２７、ＭＵＬＴＩ２８はリフレッシュ動作方式を選択制御する信号である。

図１の時刻Ｔ０においては、電源電圧ＶＰＰが設定された設計値の下限電圧Ｖｐｐｍｉｎより高い電圧であり、レベル検知回路１６のリフレッシュ制御信号２６は“Ｈ”レベルで、時分割リフレッシュ動作方式が選択される。時分割リフレッシュは、例えば制御信号ＩＮＴ２７“Ｈ”、ＭＵＬＴＩ２８“Ｈ”が出力されることで選択される。選択回路９、ロウデコーダ１０によりワード線“００００”が活性化されリフレッシュされる。つづいてペアワード線“１０００”が活性化されリフレッシュされる。第１番目のリフレッシュサイクルの前半でワード線“００００”、後半でペアワード線“１０００”が時分割されリフレッシュされる。このときプリデコーダ８の出力はペアワード線“１０００”を有するブロックは非選択であるが、選択回路９により選択される。従って制御信号ＩＮＴ２７、ＭＵＬＴＩ２８を直接プリデコーダ８に入力する構成とすることもできる。

１番目のリフレッシュコマンドサイクルにおいては、２回のリフレッシュ動作が行われた。一般的にＶＰＰ電源回路の供給能力は、リフレッシュコマンドサイクルにおいては１回のリフレッシュ動作に対応して設計されている。しかし、ここでは２回のリフレッシュ動作が行われることから、ＶＰＰ電源回路の供給能力を上回る消費電流が消費され、電源電圧ＶＰＰは低下し、設計値の下限電圧Ｖｐｐｍｉｎを下回る。電源電圧ＶＰＰは設定された設計値の下限電圧Ｖｐｐｍｉｎより低下することで、レベル検知回路１６からのリフレッシュ制御信号２６は“Ｌ”レベルに変化する。設計値の下限電圧Ｖｐｐｍｉｎとは、半導体装置の高速動作（ライト、リード動作）は悪化するが、リフレッシュ動作は行われる電源電圧である。

設定された時間が経過し、第２番目のリフレッシュ時刻Ｔ１となる。第２番目のリフレッシュコマンドＲＥＦが入力されたコントローラ１はリフレッシュカウンタ３をカウントアップさせ、アドレスセレクタ４に出力する。アドレスセレクタ４は、アドレスをカウントアップさせ、アドレス“０００１”を指定する。アドレス“０００１”はアドレスバッファ５に送られる。アドレスバッファ５からのアドレスはヒューズ回路群６、プリデコーダ８、及びロウデコーダ１０に入力される。

ヒューズ回路群６は入力されたアドレスとヒューズにプログラムされたアドレス情報とを比較する。入力されたアドレス“０００１”の場合にはペアアドレス “１００１”は倍増リフレッシュが必要であることから、ヒット信号が活性化される。活性化されたヒット信号が入力された多重リフレッシュ制御回路７は制御信号ＩＮＴ２７、ＭＵＬＴＩ２８を選択回路９に出力する。ここでは、電源電圧ＶＰＰが下限電圧Ｖｐｐｍｉｎより低い電圧であることから、シリアルリフレッシュ動作方式が選択される。また、シリアルリフレッシュであることからホールド信号２５が活性化され、リフレッシュカウンタ３に出力される。

シリアルリフレッシュは２つのリフレッシュコマンドに関係するため、多重リフレッシュ制御回路７は次のリフレッシュコマンドが入力され、リフレッシュ動作が終るまでシリアルリフレッシュの情報を保持している。最初のリフレッシュコマンドサイクルでは、入力されたアドレスに相当するワード線“０００１”がリフレッシュされ、次のコマンドサイクルでペアワード線“１００１”がリフレッシュされる。従って時刻Ｔ１では、制御信号ＩＮＴ２７“Ｌ”、ＭＵＬＴＩ２８“Ｌ”が出力される。ワード線“０００１”が活性化されリフレッシュされ、ペアワード線“１００１”のリフレッシュは保留される。ここでのリフレッシュコマンドサイクルにおいては、１回のリフレッシュ動作が実施されることで、低下した電源電圧ＶＰＰは昇圧状態となる。

設定された時間が経過し、第３番目のリフレッシュ時刻Ｔ２となる。第３番目のリフレッシュコマンドＲＥＦが入力されるが、リフレッシュカウンタ３はホールド信号２５によりカウントアップしない。そのためアドレスセレクタ４も、アドレスをアップさせないで、アドレス“０００１”をそのまま出力させる。アドレス“０００１”はアドレスバッファ５に送られる。アドレスバッファ５からのアドレスはヒューズ回路群６、プリデコーダ８、及びロウデコーダ１０に入力される。

ヒューズ回路群６は入力されたアドレスとヒューズにプログラムされたアドレス情報とを比較する。アドレス“０００１”の場合にはペアアドレス “１００１”は倍増リフレッシュが必要であることから、ヒット信号が活性化される。しかし、多重リフレッシュ制御回路７は、前のリフレッシュコマンドでのシリアルリフレッシュ動作方式で保留されたペアワード線“１００１”のリフレッシュを選択する。そのため多重リフレッシュ制御回路７は制御信号ＩＮＴ２７“Ｈ”、ＭＵＬＴＩ２８“Ｌ”を選択回路９に出力する。選択回路はペアワード線を含むブロックを選択することで、ペアワード線“１００１”がリフレッシュされる。ペアワード線がリフレッシュされることで、多重リフレッシュ制御回路７からのホールド信号２５は非活性化される。時刻Ｔ１，Ｔ２におけるシリアルリフレッシュは完了し、多重リフレッシュ制御回路７のシリアルリフレッシュ情報はリセットされる。

再び設定された時間が経過し、第４番目のリフレッシュ時刻Ｔ３となる。第４番目のリフレッシュコマンドＲＥＦが入力されたコントローラ１はリフレッシュカウンタ３をカウントアップさせ、アドレスセレクタ４に出力する。アドレスセレクタ４は、アドレスをアップさせ、アドレス“０００２”を指定する。アドレス“０００２”はアドレスバッファ５に送られる。アドレスバッファ５からのアドレスはヒューズ回路群６、プリデコーダ８、及びロウデコーダ１０に入力される。

ヒューズ回路群６は入力されたアドレスとヒューズにプログラムされたアドレス情報とを比較する。入力されたアドレス“０００２”の場合にはペアアドレス “１００２”は倍増リフレッシュが必要であることから、ヒット信号が活性化される。活性化されたヒット信号が入力された多重リフレッシュ制御回路７は制御信号ＩＮＴ２７、ＭＵＬＴＩ２８を選択回路９に出力する。ここでは、電源電圧ＶＰＰが下限電圧Ｖｐｐｍｉｎより低い電圧であることから、シリアルリフレッシュが選択される。また、シリアルリフレッシュであることからホールド信号２５が活性化され、リフレッシュカウンタ３に出力される。

シリアルリフレッシュでは、最初のコマンドサイクルで入力されたアドレスに相当するワード線“０００２”がリフレッシュされ、次のコマンドサイクルでペアワード線“１００２”がリフレッシュされる。従って時刻Ｔ３では、制御信号ＩＮＴ２７“Ｌ”、ＭＵＬＴＩ２８“Ｌ”が出力される。ワード線“０００２”が活性化されリフレッシュされ、ペアワード線“１００２”のリフレッシュは保留される。時刻Ｔ１からＴ３の間では１サイクル中には１回のリフレッシュ動作であることから電源電圧ＶＰＰは昇圧される。下限電圧Ｖｐｐｍｉｎ以上に回復することで、レベル検知回路１６からのリフレッシュ制御信号２６は“Ｈ”レベルに変化する。しかし、この時点ではシリアルリフレッシュの途中であり、シリアルリフレッシュの動作が優先される。すなわちワード線“０００２”のリフレッシュ、次のコマンドサイクルでペアワード線“１００２”のリフレッシュが実施される。

設定された時間が経過し、第５番目のリフレッシュ時刻Ｔ４となる。第５番目のリフレッシュコマンドＲＥＦが入力されるが、リフレッシュカウンタ３はホールド信号２５によりカウントアップしない。そのためアドレスセレクタ４も、アドレスをカウントアップさせないで、アドレス“０００２”をそのまま出力させる。アドレス“０００２”はアドレスバッファ５に送られる。アドレスバッファ５からのアドレスはヒューズ回路群６、プリデコーダ８、及びロウデコーダ１０に入力される。

ヒューズ回路群６は入力されたアドレスとヒューズにプログラムされたアドレス情報とを比較する。アドレス“０００２”の場合にはペアアドレス “１００２”は倍増リフレッシュが必要であることから、ヒット信号が活性化される。しかし、多重リフレッシュ制御回路７は、前のリフレッシュサイクルにおけるシリアルリフレッシュ動作方式で保留されたペアワード線“１００２”のリフレッシュを選択する。そのため多重リフレッシュ制御回路７は制御信号ＩＮＴ２７“Ｈ”、ＭＵＬＴＩ２８“Ｌ”を選択回路９に出力する。選択回路はペアワード線を含むブロックを選択することで、ペアワード線“１００２”がリフレッシュされる。ペアワード線がリフレッシュされることで、多重リフレッシュ制御回路７からのホールド信号２５は非活性化される。

再び設定された時間が経過し、第６番目のリフレッシュ時刻Ｔ５となる。第６番目のリフレッシュコマンドＲＥＦが入力されたコントローラ１はリフレッシュカウンタ３をカウントアップさせ、アドレスセレクタ４に出力する。アドレスセレクタ４は、アドレスをアップさせ、アドレス“０００３”を指定する。アドレス“０００３”はアドレスバッファ５に送られる。アドレスバッファ５からのアドレスはヒューズ回路群６、プリデコーダ８、及びロウデコーダ１０に入力される。

ヒューズ回路群６は入力されたアドレスとヒューズにプログラムされたアドレス情報とを比較する。アドレス“０００３”の場合にはペアアドレス “１００３”は倍増リフレッシュであることから、ヒット信号は活性化される。活性化されたヒット信号が入力された多重リフレッシュ制御回路７は制御信号ＩＮＴ２７、ＭＵＬＴＩ２８を選択回路９に出力する。電源電圧ＶＰＰが下限電圧Ｖｐｐｍｉｎより高い電圧にすでに復帰していることから、時分割リフレッシュ動作方式が選択される。時分割リフレッシュは、例えば制御信号ＩＮＴ２７“Ｈ”、ＭＵＬＴＩ２８“Ｈ”が出力されることで選択される。ワード線“０００３”が活性化されリフレッシュされる。つづいてペアワード線“１００３”が活性化されリフレッシュされる。

以下、図示していない第７番目以降のリフレッシュコマンドが入力された場合にも、電源電圧ＶＰＰが設計値の下限電圧Ｖｐｐｍｉｎより高いか、又は低いかにより、倍増リフレッシュ動作方式が選択される。また、ヒューズ回路群６で比較されたペアアドレスが倍増リフレッシュに該当しない場合には、ヒット信号が活性化されず、多重リフレッシュ制御回路７からは制御信号ＩＮＴ２７“Ｌ”、ＭＵＬＴＩ２８“Ｌ”が出力され、通常のリフレッシュ動作が選択される。

本実施例においては、ＶＰＰ電源回路の供給能力は、１つのリフレッシュコマンドサイクルにおいては１回のリフレッシュ動作に対応できるように設計されているとした。しかし、特にＶＰＰ電源回路の供給能力は制限されるものではない。ＶＰＰ電源回路の供給能力は通常のリフレッシュ時の消費電流の何倍に設定するかは、時分割リフレッシュ動作方式における電圧ドロップ量と、ＶＰＰ電源回路の搭載面積のトレードオフで決定することができる。すなわちＶＰＰ電源回路の供給能力を大きくすれば、連続して時分割リフレッシュ動作方式を選択できるが、ＶＰＰ電源回路の面積が大きくなり、チップコストが上昇する。一方、ＶＰＰ電源回路の供給能力を小さくすれば、ＶＰＰ電源回路の面積は小さくなるが、時分割リフレッシュ動作方式を選択できる回数が減少し、シリアルリフレッシュ動作方式を選択する回数が増加する。シリアルリフレッシュの場合には、２つのリフレッシュコマンドことにアドレスがカウントアップされることで、シリアルリフレッシュの回数に相当してリフレッシュ周期が長くなる短所がある。

本実施例においては、電源電圧ＶＰＰの電圧を監視し、その電圧値により倍増リフレッシュ動作方式を選択する。電源電圧ＶＰＰが下限電圧Ｖｐｐｍｉｎより高い電圧の場合には、リフレッシュコマンドサイクル内で時分割に倍増リフレッシュを行う時分割リフレッシュとする。また、下限電圧Ｖｐｐｍｉｎより低い電圧の場合には、次のリフレッシュコマンドサイクルに割り込ませたシリアルリフレッシュを行う。電源電圧ＶＰＰの電圧値により最適なリフレッシュ動作方式とすることで電源電圧の電圧低下が抑制できる。最適なリフレッシュ動作方式を選択することで冗長回路に置換することなく、リテンション時間の短いメモリセルを救済できる半導体装置が得られる。

本発明の実施例２について図２、図３を用いて説明する。本実施例は電源電圧ＶＰＰが下限電圧Ｖｐｐｍｉｎより高い電圧の場合にはパラレルリフレッシュ動作方式とし、低い電圧の場合には、シリアルリフレッシュ動作方式とした実施例である。図２にタイミングチャート図、図３に本発明に係る半導体装置の概略ブロック図を示す。

図２のタイミングチャートには、コマンド（ＣＯＭ）としてのリフレッシュコマンドＲＥＦと、そのとき選択されるＲＯＷＡｄｄと、電源電圧ＶＰＰの電圧を示している。時刻Ｔ０に、リフレッシュコマンドＲＥＦが入力され、ワード線“００００”がリフレッシュされることになる。またペアワード線“１０００”が倍増リフレッシュの対象であり、倍増リフレッシュが行われる。この時刻Ｔ０においては、電源電圧ＶＰＰは設定された設計値の下限電圧Ｖｐｐｍｉｎより高い電圧であることから、１つのリフレッシュサイクル内でワード線“００００”、ペアワード線“１０００”が同時にリフレッシュされる。

このように１つのリフレッシュサイクル内でワード線、ペアワード線“が同時にリフレッシュされることをパラレルリフレッシュと呼ぶ。ここでも２つのリフレッシュ動作が同時に行われることから、ＶＰＰ電源回路の供給能力を上回る消費電流が消費され、電源電圧ＶＰＰは低下し、設計値の下限電圧Ｖｐｐｍｉｎを下回る。電源電圧ＶＰＰは設定された設計値の下限電圧Ｖｐｐｍｉｎより低下することで、レベル検知回路１６からのリフレッシュ制御信号２６は“Ｌ”レベルに変化する。

以下、時刻Ｔ１における第２番目のリフレッシュコマンドサイクルには、アドレスセレクタから出力されたアドレスにより選択されたワード線“０００１”がリフレッシュされる。時刻Ｔ２における第３番目のリフレッシュコマンドサイクルには、ペアワード線“１００１”がリフレッシュされる。時刻Ｔ３における第４番目のリフレッシュコマンドサイクルには、アドレスセレクタから出力されたアドレスにより選択されたワード線“０００２”がリフレッシュされる。時刻Ｔ４における第５番目のリフレッシュコマンドサイクルには、ペアワード線“１００２”がリフレッシュされる。これらの時刻Ｔ１における第２番目のリフレッシュコマンドＲＥＦの入力から、時刻Ｔ４における第５番目のリフレッシュコマンドＲＥＦの入力までは実施例１のタイミングと同様であることから、その詳細な説明を省略する。

時刻Ｔ５に、第６番目のリフレッシュコマンドＲＥＦが入力され、ワード線“０００３”がリフレッシュされることになる。またペアワード線“１００３”が倍増リフレッシュの対象であり、倍増リフレッシュが行われる。この時刻Ｔ５においては、電源電圧ＶＰＰは下限電圧Ｖｐｐｍｉｎより高い電圧に復帰していることから、第６番目のリフレッシュサイクル内のワード線“００００”、ペアワード線“１０００”が同時にパラレルリフレッシュされる。

このようにリテンション時間が短いペアワード線に対して、電源電圧ＶＰＰが下限電圧Ｖｐｐｍｉｎより高い場合にはパラレルリフレッシュ動作方式、低い場合にはシリアルリフレッシュ動作方式による倍増リフレッシュを行う。電源電圧ＶＰＰが低い場合にシリアルリフレッシュとすることで電源電圧ＶＰＰが回復し、電源電圧ＶＰＰの低下を抑制できる。電源電圧ＶＰＰにより倍増リフレッシュ動作方式を変更する。このように倍増リフレッシュ動作方式を変更し、電源電圧ＶＰＰの低下を抑制することで、リテンション時間の短いメモリセルが救済できる。

図３を参照して、各タイミングにおける半導体装置の回路ブロックの動作を説明する。時刻Ｔ０において、第１番目のリフレッシュコマンドＲＥＦが入力され、コントローラ１からリフレッシュ動作のコマンドが出力される。リフレッシュカウンタ３からのカウント信号によりアドレスセレクタ４はリフレッシュすべきアドレスを発生させる。図２においては最初のアドレス“００００”が発生され、アドレスバッファ５に送られる。アドレスバッファ５からのアドレスはヒューズ回路群６、プリデコーダ８及びロウデコーダ１０に入力される。

ヒューズ回路群６は入力されたアドレスとヒューズにプログラムされたアドレス情報とを比較する。アドレス“００００”の場合にはペアアドレス “１０００”は倍増リフレッシュであることから、ヒット信号は活性化される。活性化されたヒット信号が入力された多重リフレッシュ制御回路７は制御信号ＩＮＴ２７、ＭＵＬＴＩ２８を選択回路９に出力する。時刻Ｔ０においては、電源電圧ＶＰＰが設定された設計値の下限電圧Ｖｐｐｍｉｎより高い電圧であることから、パラレルリフレッシュ動作方式が選択される。パラレルリフレッシュは、例えば制御信号ＩＮＴ２７“Ｌ”、ＭＵＬＴＩ２８“Ｈ”が出力されることで選択される。制御信号ＩＮＴ２７、ＭＵＬＴＩ２８により選択回路を制御することでワード線“００００”、ペアワード線“１０００”が同時に活性化され、リフレッシュされる。

以下のタイミングにおける各回路ブロックの動作は、時刻Ｔ１から時刻Ｔ４までは実施例１の時刻Ｔ１から時刻Ｔ４までと同様であり、時刻Ｔ５における回路動作は時刻Ｔ０と同様であることからその説明を省略する。

本実施例においては、電源電圧ＶＰＰの電圧を監視し、その電圧値により倍増リフレッシュ動作方式を選択する。電源電圧ＶＰＰが設定された設計値の下限電圧Ｖｐｐｍｉｎより高い電圧の場合には、リフレッシュコマンドサイクル内で同時に倍増リフレッシュを行うパラレルリフレッシュ動作方式とする。また、電源電圧ＶＰＰが下限電圧Ｖｐｐｍｉｎより低い電圧の場合には、次のリフレッシュコマンドサイクルに割り込ませた倍増リフレッシュを行うシリアルリフレッシュ動作方式とする。電源電圧ＶＰＰの電圧値により最適なリフレッシュ動作方式とすることで電源電圧の電圧低下が抑制できる。最適なリフレッシュ動作方式を選択することで冗長回路に置換することなく、リテンション時間の短いメモリセルを救済できる半導体装置が得られる。

以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、本願に含まれることはいうまでもない。

実施例１に係るタイミングチャート図である。実施例２に係るタイミングチャート図である。本発明に係る半導体装置の概略ブロック図である。従来のリフレッシュ方式に係る（Ａ）時分割リフレッシュ、（Ｂ）パラレルリフレッシュのタイミングチャート図である。

符号の説明

１コントローラ
２ＶＰＰ電源回路
３リフレッシュカウンタ
４アドレスセレクタ
５アドレスバッファ
６ヒューズ回路群
７多重リフレッシュ制御回路
８プリデコーダ
９選択回路
１０ロウデコーダ
１１メモリアレイ
１２センスアンプ
１３Ｙスイッチ
１４カラムデコーダ
１５Ｉ／Ｏ回路
１６レベル検知回路
１７オシレータ回路
１８チャージポンプ回路

Claims

倍増リフレッシュが適用される半導体装置において、内部発生電源電圧値により倍増リフレッシュ動作方式を変更することを特徴とする半導体装置。
前記内部発生電圧値と基準となる下限電圧値とを比較判定するレベル検知回路と、該レベル検知回路からのリフレッシュ制御信号により前記倍増リフレッシュ動作方式を変更する多重リフレッシュ制御回路とを備えたことを特徴とする請求項１に記載の半導体装置。
前記内部発生電源電圧値が前記下限電圧値よりも高い場合には、リフレッシュコマンドが入力されたサイクルにおいてアドレスセレクタが選択したアドレス及びペアアドレスをリフレッシュし、前記下限電圧値よりも低い場合には、リフレッシュコマンドが入力されたサイクルにおいてアドレスセレクタが選択したアドレスをリフレッシュし、次のリフレッシュコマンドが入力されたサイクルにおいて前記アドレスセレクタが選択したアドレスのペアアドレスをリフレッシュすることを特徴とする請求項２に記載の半導体装置。
前記内部発生電源電圧値が前記下限電圧値よりも高い場合には、リフレッシュコマンドが入力されたサイクルの前半においてアドレスセレクタが選択したアドレスをリフレッシュし、前記サイクルの後半においてペアアドレスをリフレッシュすることを特徴とする請求項３に記載の半導体装置。
前記内部発生電源電圧値が下限電圧値よりも高い場合には、リフレッシュコマンドが入力されたサイクルにおいてアドレスセレクタが選択するアドレス及びペアアドレスを同時にリフレッシュすることを特徴とする請求項３に記載の半導体装置。
倍増リフレッシュが必要なアドレスが記憶されたヒューズ回路群をさらに備え、該ヒューズ回路群は、アドレスセレクタが選択するアドレスと、前記ヒューズ回路群に記憶されたアドレスとを比較することで、前記アドレスセレクタが選択したアドレスのペアアドレスが倍増リフレッシュを必要とする場合にヒット信号を出力することを特徴とする請求項３に記載の半導体装置。
前記多重リフレッシュ制御回路は、前記ヒット信号と前記リフレッシュ制御信号とを入力され、前記内部発生電源電圧値が下限電圧値よりも低い場合には、リフレッシュカウンタのカウントアップを停止するホールド信号を出力することを特徴とする請求項６に記載の半導体装置。