JP2001184865A

JP2001184865A - 半導体記憶装置

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Publication number: JP2001184865A
Application number: JP36280299A
Authority: JP
Inventors: Koji Kato; 好治加藤
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1999-12-21
Filing date: 1999-12-21
Publication date: 2001-07-06
Anticipated expiration: 2019-12-21
Also published as: US6288963B1; KR20010082504A; JP4651766B2; KR100627079B1; TW490673B

Abstract

(57)【要約】【課題】データリテンションモードへの移行、同モー
ドからの復帰の際に、電源電圧ＶＤＤと基板電圧ＶＢＢ
の過渡的な電圧値のアンバランスにより、メモリセルの
蓄積電荷の保持特性が悪化することを防止可能な半導体
記憶装置を提供することを目的とする。【解決手段】データリテンションモードへ移行した際
の電源電圧ＶＤＤの降下に伴う基板電圧ＶＢＢの変動を
検出し、この変動期間中のリフレッシュ動作の周期を短
縮したり、あるいは同時に複数のメモリセルをリフレッ
シュしたりすることにより、この過渡期間におけるメモ
リセルの電荷保持特性の改善を図る。過渡期間終了後
は、リフレッシュ周期を本来の動作周期に戻すことによ
り、データリテンションモードにおける効果的な消費電
力の低減を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（以下、ＤＲＡＭ）に代表される、
メモリセルに蓄積された電荷の保持のために、定期的に
電荷を再充電する動作であるリフレッシュ動作を必要と
する半導体記憶装置に関し、特に、電荷の再充電動作の
みを行う待機状態において消費電力の低減を図ることが
可能となり、携帯機器に使用した場合に長時間使用を可
能ならしめる半導体記憶装置に関するものである。

【０００２】

【従来の技術】近年、ノート型パソコンやモバイル型パ
ソコン等の携帯機器には、高機能化に伴い大容量で且つ
高速なメモリが多数搭載されている。ＤＲＡＭはその代
表的なメモリであり、その大容量性及び高速性から上記
機器の標準的なメモリとして使用されている。

【０００３】一方、携帯機器は製品の性格上、一充電で
長時間の動作が要求されており搭載される部品は電力消
費の少ないことが必要とされる。ＤＲＡＭにおいてはメ
モリセルに蓄積された電荷を保持するため定期的にリフ
レッシュ動作を行いメモリセルの蓄積電荷を再充電する
必要があり、データの入出力のない待機状態においても
電力が消費される。従って、低消費電力化のためにはリ
フレッシュ動作時における電力消費も低減する必要があ
る。

【０００４】上記のような要求に応えるためＤＲＡＭに
おいては、いわゆるデータリテンションモードなる待機
時の電力消費の低減を図ったリフレッシュ動作を行って
いる。以下、データリテンションモードについて、図３
８から図４３を参照しつつ説明する。

【０００５】図３８は、ＤＲＡＭの回路ブロック構成３
００を示した図である。制御回路３０１は、／ＲＡＳ
（ＲｏｗＡｄｄｒｅｓｓＳｔｒｏｂｅ）信号、／Ｃ
ＡＳ（ＣｏｌｕｍｎＡｄｄｒｅｓｓＳｔｒｏｂｅ）
信号、／ＷＥ（ＷｒｉｔｅＥｎａｂｌｅ）信号、ＣＬ
Ｋ（Ｃｌｏｃｋ）信号、／ＣＳ（ＣｈｉｐＳｅｌｅｃ
ｔ）信号等の外部信号を受け、アドレスの入力、データ
の入出力、リフレッシュ制御等の制御をする。また、カ
ラムデコーダ３０２はカラムアドレス（ＣＡ）により選
択されるビットライン（ＢＬ）をデータバス（図示せ
ず）に接続し、データの入出力等を行う。内部降圧電圧
発生回路３０３は内部電圧降圧回路を表し、高集積化に
伴いデバイスに要求される電源電圧と外部電源電圧との
間に不整合が生ずる場合、外部電源電圧を降圧するため
にＤＲＡＭ内に搭載されるものである。更に、基板電圧
発生回路３０４は、メモリセルアレイ３０５領域の基板
部を後述の理由により負電圧にバイアスする電圧を発生
する回路である。

【０００６】さて、ＤＲＡＭでは、メモリセルアレイ３
０５上にマトリックス状にメモリセル群が配置され、ロ
ウアドレス信号に対応して選択されるワード線（図中、
ＷＬ）に多数のメモリセルが接続されている。このメモ
リセルアレイ３０５は、例えば６つのブロックＢＬＫ１
〜ＢＬＫ６で構成されている。リフレッシュ動作におい
ては、リフレッシュ時間計時回路３０６により設定され
たリフレッシュ周期に基づき、リフレッシュアドレス計
数回路３０７によりリフレッシュすべきロウアドレス
（ＲＡｒｅｆ）がカウントアップされて、ロウアドレス
選択回路３０８に供給される。そしてロウアドレス選択
回路３０８は、外部ロウアドレス（ＲＡ）とリフレッシ
ュロウアドレス（ＲＡｒｅｆ）のうちリフレッシュロウ
アドレス（ＲＡｒｅｆ）を選択し、このリフレッシュロ
ウアドレス（ＲＡｒｅｆ）の一部はセルアレイブロック
選択回路３０９に供給され、残りはワード線選択回路３
１０に供給される。ワード線駆動回路３１１は、セルア
レイブロック選択回路３０９及びワード線選択回路３１
０の出力に応答して、リフレッシュアドレス（ＲＡｒｅ
ｆ）に対応するブロック内の対応するワード線を活性化
する。

【０００７】選択されたワード線ＷＬに接続されている
メモリセルの電荷は、ビットラインＢＬに読み出され、
センスアンプ（不図示）により増幅されることによりメ
モリセルに蓄積されている電荷量が回復する。この動作
をメモリセルの電荷が消失しない時間内に、順次ワード
線ＷＬを選択することによりリフレッシュ動作を行う。

【０００８】図３９は、メモリセルアレイ３０５におけ
るメモリセル３１３、ワード線ＷＬ、及びビット線ＢＬ
（図３９中、ＢＬ１、／ＢＬ１、／ＢＬ２）の配置関係
を模式的に示した図であり、図３８のＢの領域を拡大し
たものである。図中の○印はメモリセル３１３を表し、
ワード線ＷＬと交差するメモリセル群がワード線ＷＬの
選択により選択され、交差するビット線ＢＬ（図３９
中、ＢＬ１、／ＢＬ１、／ＢＬ２）上に電荷を入出力す
る。メモリセル３１３は、千鳥配列にレイアウトされて
おりワード線ＷＬ、ビット線ＢＬ（図３９中、ＢＬ１、
／ＢＬ１、／ＢＬ２）等を含む相互の配置関係は最も集
積されたものとなっている。

【０００９】図３９のビット線ＢＬ１に沿ったメモリセ
ル３１３の断面構造を図４０に表す。メモリセル３１３
のＭ１及びＭ２は、Ｐ型基板３１４上に構成された１つ
のＮＭＯＳトランジスタ３１５と１つのセルキャパシタ
３１６とから構成され、その周囲は厚いフィールド酸化
膜３１７によって隣接セルから分離されている。隣接セ
ルは、フィールド酸化膜３１７を介して背あわせに配置
されており、フィールド酸化膜３１７上には紙面垂直方
向に隣接するメモリセル３１３を選択するワード線ＷＬ
のＷＬ２が配線されている。本構成のメモリセル３１３
では、セルキャパシタ３１６にデータとなる電荷を蓄積
し、ＮＭＯＳトランジスタ３１５をスイッチとして電荷
の入出力及び保持を行っている。

【００１０】近年、高集積化の進展によりＮＭＯＳトラ
ンジスタの閾値は基板を接地した場合０．４Ｖ程度であ
るが、この低閾値ではセルキャパシタ３１６からメモリ
セル３１３のスイッチ用ＮＭＯＳトランジスタ３１５を
介してのリーク電流（図４０のリーク電流（１））によ
り蓄積電荷量が減少してしまい電荷保持特性上好ましく
ない場合がある。また、メモリセル３１３のレイアウト
上の構造から、隣接するセルキャパシタ３１６部の拡散
層がフィールド酸化膜３１７を挟みフィールド酸化膜３
１７上のワード線ＷＬのＷＬ２をゲートとしてＮＭＯＳ
トランジスタ構造を構成している（以下、フィールドＭ
ＯＳトランジスタと呼ぶ。図３９及び４０中、ＭＦ
１。）。高集積化によりフィールドＭＯＳトランジスタ
ＭＦ１の閾値も浅くなる傾向にあり、基板が接地電位の
状態では他のワード線ＷＬのＷＬ２の駆動により、隣接
セルキャパシタ３１６間の電流リーク（図４０のリーク
電流（２））が問題となる場合があり、いわゆるディス
ターブの問題として知られている。以上の対策として、
近年のＤＲＡＭにおいては、基板３１４に負電圧ＶＢＢ
をバイアスすることによりＭＯＳトランジスタの基板バ
イアス効果を利用してスイッチ用ＮＭＯＳトランジスタ
３１５、及びフィールドＭＯＳトランジスタＭＦ１の閾
値を深く設定してリーク電流等の防止を図っている。

【００１１】ここでリフレッシュ動作は、データの入出
力を伴わずビット線ＢＬ上に読み出されたセルキャパシ
タ３１６の電荷をセンスアンプにて増幅し、セルキャパ
シタへ電荷を再注入すれば目的は達成される。また、同
動作の頻度は、メモリセル３１３の電荷保持能力に応じ
て製品規格の範囲内で動作周期を長く設定すればよく、
高速なアクセススピードが要求される通常のデータ入出
力動作とは異なり動作の高速性は要求されない。

【００１２】すなわち、リフレッシュ動作においては電
源電圧を降圧することができ、その結果、ワード線ＷＬ
にかかる電圧も下げることができるので基板バイアス効
果を弱めてもディスターブの問題の改善を図ることがで
き、図４０におけるリーク電流（２）を低減できる。加
えて、基板バイアス効果を弱めるためＶＢＢ電圧を負電
圧で高く（以下、「ＶＢＢが浅い」と表現する。）する
ので、メモリセル３１３のセルキャパシタ３１６部の拡
散層と基板との接合にかかる電界も緩和されるため、図
４０の接合のリーク電流（３）も低減できる。尚、この
場合の基板バイアス効果の低減はＮＭＯＳスイッチ３１
５を介してのリーク電流（図４０のリーク電流（１））
が問題にならないレベルである。

【００１３】図４３は、縦軸にメモリセル３１３の蓄積
電荷量を、横軸に時間をとり、時刻ｔ＝０にてセルキャ
パシタ３１６に充電した後、時間と共に蓄積電荷量が減
少していく様子を模式的に示したグラフである。符号Ａ
は通常の動作状態における蓄積電荷減少の推移を、符号
Ｃは電源電圧を降圧した上記の状態での蓄積電荷減少の
推移を示す。両者ともリーク電流は一定であると仮定し
ており、蓄積電荷量は直線的に減少するものとする（符
号Ｂについては後述。）。図４３に示すように符号Ｃに
おけるメモリセル３１３の蓄積電荷量の減少スピード
は、通常動作状態におけるスピードよりも低減し、リフ
レッシュ動作による再充電をすべき電荷量（Ｑｃｒｉ
ｔ）まで減少する時間（図４３中、ｔｒｅｆ）が通常の
動作状態における時間（図４３中、ｔｎ）よりも長くな
る。ゆえに、リフレッシュ動作の間隔を長く設定するこ
とができることとなる。

【００１４】以上の動作を待機状態でのリフレッシュ動
作において応用することにより、電源電圧ＶＤＤを降下
すると共に、リフレッシュ動作の周期を長く設定できる
ことから消費電流も低減でき、両者の積である消費電力
は２乗の効果で低減を図ることができる。本動作は、い
わゆるデータリテンションモードとして携帯機器に搭載
されるＤＲＡＭに必須の技術として採用されている。

【００１５】

【発明が解決しようとする課題】しかしながら、前記し
た従来のデータリテンションモードでは、同モードに移
行する際、また、同モードから復帰する際にメモリセル
に加わる電源電圧ＶＤＤ、あるいはチップ内部で内部降
圧する場合は降圧した内部降圧電圧Ｖｉｎｔと、基板電
圧ＶＢＢとの過渡的な電圧値のアンバランスにより、デ
ータリテンションモードにおいて十分な低消費電力性能
を実現することができないという問題があり、加えて、
復帰時に電荷が消失してしまうという問題がある。

【００１６】以上の問題点につき、図４１〜４３に基づ
き説明する。図４１はＤＲＡＭのチップレイアウト３１
８の一例を示す模式図である。メモリセルアレイ３０５
は、便宜上６つのセルアレイブロック（ＢＬＫ１〜ＢＬ
Ｋ６）に分割され、チップ３１８上に配置されているも
のとする。かかるメモリセルアレイ３０５領域は図にも
示すとおり、チップ３１８上大きな面積を専有する。一
方、基板電圧発生回路３０４は、メモリセルアレイ３０
５領域の基板電位をバイアスするためＶＢＢ電圧を生
成、供給するが、かかる基板領域３１４は大きな面積を
有し大容量の基板容量成分３１９を構成している（図３
８参照）のに対して、基板電圧発生回路３０４が搭載で
きるチップ３１８上の占有面積の制約から、同回路の駆
動能力は制限されるので、生成されるＶＢＢの過渡応答
特性は制約を受け、急激な基板電圧の変化に対する追従
性には一定の限界がある。

【００１７】従って、図４２（ａ）に示すようにデータ
リテンションモードへの移行により電源電圧ＶＤＤ、あ
るいは内部降圧電圧Ｖｉｎｔが降下すると、基板電圧発
生回路３０４はこれらの電源電圧に応じた基板電圧ＶＢ
Ｂが出力されるように設定値が変化するが、メモリセル
アレイ３０５の基板容量成分３１９に蓄積された電荷を
積極的に放電する能力が制限されているので、基板電位
ＶＢＢが新たな設定電圧に収斂するまでには一定の過渡
期間を要することとなる（図４２（ａ）中、Ｂの領
域）。

【００１８】かかる過渡期間においては、電源電圧（Ｖ
ＤＤ、あるいはＶｉｎｔ）が降下しているにも関わら
ず、ＶＢＢが負電圧で低い（以下、「ＶＢＢが深い」と
表現する。）状態が続いており、両電圧のバランスは崩
れている。すなわち、メモリセル３１３のセルキャパシ
タ３１６には電源電圧が印加されて電荷蓄積が行われる
ので、この電源電圧の降下によりセルキャパシタ３１６
に蓄積できる電荷量は減少する。しかるに、セルキャパ
シタ３１６の電荷蓄積層である拡散層と基板３１４との
間に印加される基板電圧ＶＢＢは、この過渡期間では深
いままであり、接合にかかる電界は大きく、従って、リ
ーク電流（図４０のリーク電流（３））は大きい状態で
ある。図４３の符号Ｂにこの様子を示す。電源電圧の降
下直後が最もリーク電流が多く、その後の時間経過に伴
い基板電圧ＶＢＢが電源電圧降下後の新たな設定値に収
斂していくにつれて浅くなっていくので、蓄積電荷量の
時間推移は下に凸の曲線として表されている。図４３か
らも明らかなように、蓄積電荷量に比してリーク電流が
大きいアンバランスな状態であり、蓄積電荷量の減少ス
ピードは電源電圧降下後の通常動作状態（図４３中、符
号Ｃ）の場合よりも早く、また、条件によっては電源電
圧降下前の通常の動作状態（図４３中、符号Ａ）におけ
るよりも悪化してしまう場合もあり、電荷の保持特性が
悪化する。

【００１９】従って、データリテンションモードにおけ
るリフレッシュ周期の実力が通常の動作状態での実力よ
り高く、リフレッシュ間隔を長く設定できる能力を持っ
ているにも関わらず、同モードへの移行期におけるＶＢ
Ｂの過渡応答の遅れによるメモリセル３１３の蓄積電荷
の保持特性の悪化のため、リフレッシュ動作の周期を短
く設定せざるを得ない。すなわち、データリテンション
モードへの移行後もこの短い周期のままで動作せざるを
得なくなり、同モードでの消費電流は当初の目的に反し
て大きいままであり、消費電力の低減の効果が電源電圧
の降下分のみに留まり、十分な低消費電力化が図れない
という問題がある。

【００２０】また、図４２（ｂ）に示すようにデータリ
テンションモードからの復帰により電源電圧ＶＤＤ、あ
るいは内部降圧電圧Ｖｉｎｔが上昇すると、基板電圧発
生回路３０４はこれらの電源電圧に応じた基板電圧ＶＢ
Ｂが出力されるように設定値が変化するが、メモリセル
アレイ３０５の基板容量成分３１９に蓄積された電荷を
充電する能力の制約から、基板電圧ＶＢＢが新たな設定
電圧に収斂するまでには一定の過渡期間を要することと
なる。

【００２１】かかる過渡期間においては、電源電圧（Ｖ
ＤＤ、あるいはＶｉｎｔ）が高いにも関わらず、基板電
圧ＶＢＢが浅い状態が続いており、両電圧のバランスは
崩れている。この間に、隣接するメモリセル３１３のセ
ルキャパシタ３１６間を通過するワード線ＷＬが連続し
て選択されて高電圧になると、隣接セルキャパシタ３１
６の電荷がハイレベルとローレベルとの組み合わせであ
る場合、同ワード線ＷＬを挟むセルキャパシタ３１６の
拡散層間にフィールドＭＯＳトランジスタＭＦ１の効果
によるリーク電流（図４０のリーク電流（２））が発生
し、ハイレベル側の蓄積電荷がローレベル側の拡散層に
リークしてしまい、電荷が消失してしまう虞があり、い
わゆるディスターブの問題が発生してしまうという問題
がある。

【００２２】さらに、上記以外の動作状態において、電
源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎｔや基板電
圧ＶＢＢが変動し、それぞれの電圧のバランスが崩れた
場合も同様な理由によりメモリセル３１３の電荷保持特
性が悪化し、電荷の消失が発生するという問題がある。

【００２３】本発明は前記従来における問題点を解消す
るためになされたものであり、データリテンションモー
ドへの移行、及び復帰時の過渡期間におけるメモリセル
の電荷蓄積能力の一時的な低下を補完し、また、能力低
下を発生しないようにすることにより、データリテンシ
ョンモード時における低消費電力化を可能とする半導体
記憶装置を提供することを目的とする。同時に、電源電
圧、あるいは内部降圧電圧と基板電圧との間におけるそ
の他の過渡的な変動に対して、メモリセルの電荷保持特
性を悪化させることがない半導体記憶装置を提供するこ
とを目的とする。

【００２４】

【課題を解決するための手段】前記目的を達成するため
請求項１に係る半導体記憶装置は、第１の電源電圧で動
作する第１の動作モードと、第１の電源電圧よりも低い
第２の電源電圧でメモリセルのリフレッシュ動作を実行
する第２の動作モードを有し、メモリセル領域の基板部
に印加する基板電圧を発生する基板電圧発生回路と、メ
モリセルのリフレッシュ動作を第１の動作モードにおい
て所定周期で行うリフレッシュ部とを有する半導体記憶
装置において、第１の動作モードから第２の動作モード
へ遷移する際の基板電圧の変動期間中に、所定周期より
も短縮された第１周期でリフレッシュ動作を実行するよ
うにリフレッシュ部を制御するリフレッシュ制御部とを
備えたことを特徴とする。そして、前記目的を達成する
ため請求項２に係る半導体記憶装置は、請求項１の半導
体記憶装置において、リフレッシュ制御部は、変動期間
が経過した後、所定周期よりも長い第２周期でリフレッ
シュ動作を実行するようにリフレッシュ部を制御するこ
とを特徴とする。

【００２５】請求項１の半導体記憶装置によれば、第１
の動作モードから第２の動作モードへ動作モードが遷移
して電源電圧が降下する際の基板電圧の変動期間中に、
リフレッシュ制御部は、所定周期よりも短縮された第１
周期でリフレッシュ動作を実行するようにリフレッシュ
部を制御する。これにより、電源電圧の降下後の基板電
圧の変動期間におけるメモリセルの電荷保持特性の悪化
を防止することが可能となる。そして、請求項２の半導
体記憶装置によれば、リフレッシュ動作の周期は、電源
電圧の降下により基板電圧が変動する期間が経過した後
は、所定周期よりも長い第２周期となるので、低消費電
流でのリフレッシュ動作が可能となる。従って、データ
リテンションモードへの移行後の基板電圧変動期間にお
けるデータの消失を防止しながら、変動期間経過後のリ
フレッシュ周期を長く設定して、同モードでの低消費電
力動作を可能とする。

【００２６】また、前記目的を達成するため請求項３に
係る半導体記憶装置は、請求項２の半導体記憶装置にお
いて、変動期間中に所定周期を短縮して第１周期を設定
する周期設定回路を備え、リフレッシュ制御部は、周期
設定回路により設定された第１周期でリフレッシュ動作
を行うようにリフレッシュ部を制御することを特徴とす
る。そして、前記目的を達成するため請求項４に係る半
導体記憶装置は、請求項３の半導体記憶装置において、
第１周期は、周期設定回路に印加される駆動電源電圧を
高くすることにより設定されることを特徴とする。更
に、前記目的を達成するため請求項５に係る半導体記憶
装置は、請求項３の半導体記憶装置において、第１周期
は、周期設定回路に印加される駆動電流を高くすること
により設定されることを特徴とする。また、前記目的を
達成するため請求項６に係る半導体記憶装置は、請求項
３の半導体記憶装置において、周期設定回路は、ループ
状に接続された奇数個のインバータと、変動期間中に奇
数個のインバータの一部を短絡する短絡回路とを備えた
ことを特徴とする。

【００２７】請求項３の半導体記憶装置によれば、電源
電圧の降下による基板電圧の変動期間中には、所定周期
よりも短縮された第１周期でリフレッシュ動作を行うの
で、この期間のメモリセルの電荷保持特性の悪化を防止
することが可能となる。また、請求項４の半導体記憶装
置によれば、リフレッシュ動作の周期を短縮された第１
周期にするためには、周期設定回路の駆動電源電圧を高
めてやればよく、これにより周期設定回路の駆動能力が
向上するので高速動作をすることとなり、動作周期を第
１周期に短縮することを可能とする。更に、請求項５の
半導体記憶装置によれば、周期設定回路の駆動電流を高
くすることにより周期設定回路を高速に動作させて、所
定周期より短縮された第１周期で動作させることが可能
となる。また、請求項６の半導体記憶装置によれば、周
期設定回路は、ループ状に奇数個のインバータを接続す
ることにより周期を設定するので、奇数個のインバータ
の一部を短絡回路により短絡することにより信号経路が
短縮されるので、リフレッシュ動作の周期を所定周期よ
り短縮された第１周期に短縮するすることが可能とな
る。

【００２８】そして、前記目的を達成するため請求項７
に係る半導体記憶装置は、請求項１の半導体記憶装置に
おいて、リフレッシュ制御部は、基板電圧の変動期間中
に基板電圧に応答して第１周期を長くすることを特徴と
する。

【００２９】請求項７の半導体記憶装置によれば、リフ
レッシュ制御部は基板電圧の変動期間中に、基板電圧に
応答して第１周期を長くするので、リフレッシュ動作を
必要以上に短縮せず、基板電圧に対応したメモリセルの
電荷保持性能に適した周期でリフレッシュ動作を実行す
ることができ、リフレッシュ動作に伴う無駄な電流消費
を削減することが可能である。

【００３０】また、前記目的を達成するため請求項８に
係る半導体記憶装置は、請求項１の半導体記憶装置にお
いて、リフレッシュ制御部は、第１の動作モードにおい
て１回のリフレッシュ動作で選択されるメモリセルの数
よりも多い数のメモリセルを変動期間中に選択してリフ
レッシュ動作が行われるように、リフレッシュ部を制御
することを特徴とする。

【００３１】請求項８の半導体記憶装置によれば、基板
電圧の変動期間中に、リフレッシュ動作の頻度を高める
ために、第１の動作モードにおける１回のリフレッシュ
動作で選択されるよりも多くのメモリセルを選択してリ
フレッシュ動作を実行する。１回に選択されるメモリセ
ルを多くすることでリフレッシュ動作を高速化すること
なくリフレッシュの頻度を高めることができる。

【００３２】また、前記目的を達成するため請求項９に
係る半導体記憶装置は、第１の電源電圧で動作する第１
の動作モードと、第１の電源電圧よりも低い第２の電源
電圧でメモリセルのリフレッシュ動作を実行する第２の
動作モードを有し、メモリセル領域の基板部に印加する
基板電圧を発生する基板電圧発生回路と、メモリセルの
リフレッシュ動作を第１の動作モードにおいて所定周期
で行うリフレッシュ部とを有する半導体記憶装置におい
て、第１の動作モードから第２の動作モードへ遷移する
際の基板電圧の変動期間中に、基板電圧を所定電圧に接
続させる基板電圧制御回路とを備えたことを特徴とす
る。

【００３３】請求項９の半導体記憶装置によれば、第１
の動作モードから第２の動作モードへ動作モードが遷移
して電源電圧が降下する際の基板電圧の変動期間中に、
基板電圧制御回路は、基板電圧を所定電圧に接続するこ
とにより第２の電源電圧と基板電圧との電圧のアンバラ
ンス状態を迅速に解消し、アンバランス状態における電
荷保持性能の悪化現象を防止することが可能となる。

【００３４】また、前記目的を達成するため請求項１０
に係る半導体記憶装置は、第１の電源電圧で動作する第
１の動作モードと、第１の電源電圧よりも低い第２の電
源電圧でメモリセルのリフレッシュ動作を実行する第２
の動作モードを有し、メモリセル領域の基板部に印加す
る基板電圧を発生する基板電圧発生回路と、第１の電源
電圧から第２の電源電圧を生成する降圧電圧発生回路と
を備え、降圧電圧発生回路は、第１の動作モードから第
２の動作モードへ遷移する際の基板電圧の変化に応答し
て、第２の電源電圧のレベルを降下させることを特徴と
する。

【００３５】請求項１０の半導体記憶装置によれば、第
１の動作モードから第２の動作モードへ遷移する際の基
板電圧の変化に応じて第２の電源電圧のレベルを降圧す
るので、第２の動作モードでのメモリセルのリフレッシ
ュ動作における第２の電源電圧と基板電圧との電圧値の
アンバランス状態は発生せず、メモリセルの電荷保持性
能の悪化現象を防止することが可能である。

【００３６】また、前記目的を達成するため請求項１１
に係る半導体記憶装置は、第１の電源電圧で動作する第
１の動作モードと、第１の電源電圧よりも低い第２の電
源電圧でメモリセルのリフレッシュ動作を実行する第２
の動作モードを有し、メモリセル領域の基板部に印加す
る基板電圧を発生する基板電圧発生回路と、第１の電源
電圧から第２の電源電圧を生成する降圧電圧発生回路
と、降圧電圧発生回路は、第１の動作モードから第２の
動作モードへ遷移する際、基板電圧が所定のレベルに達
した後、第１の電源電圧を第２の電源電圧に降下させる
ことを特徴とする。

【００３７】請求項１１の半導体記憶装置によれば、第
１の動作モードから第２の動作モードへ遷移する際、基
板電圧が変化して所定のレベルに達した後に、降圧電圧
発生回路が第１の電源電圧を第２の電源電圧に降下させ
るので、基板電圧の変動期間中に第２の電源電圧でメモ
リセルのリフレッシュ動作が実行されることはない。従
って、変動期間中は、セルキャパシタに印加される電源
電圧は高く保たれ、蓄積電荷量が減少することはなく電
荷の保持特性を良好に保つことができ、基板電圧の変動
期間中における電荷保持性能の悪化を防止することがで
きる。

【００３８】また、前記目的を達成するため請求項１２
に係る半導体記憶装置は、第１の電源電圧で動作する第
１の動作モードと、第１の電源電圧よりも低い電源電圧
でメモリセルのリフレッシュ動作を実行する第２の動作
モードを有し、メモリセル領域の基板部に印加する基板
電圧を生成する基板電圧発生回路を備え、第２の動作モ
ードから第１の動作モードへ移行する期間中、基板電圧
発生回路の駆動能力を増大させることを特徴とする。

【００３９】請求項１２の半導体記憶装置によれば、第
２の動作モードから第１の動作モードへ移行する期間
中、基板電圧発生回路の駆動能力を増大させるので、第
２の電源電圧から第１の電源電圧への電源電圧の上昇に
応答して基板電圧を迅速に追従させることができる。従
って、電源電圧の上昇に伴う基板電圧の変動現象は抑制
され、電源電圧と基板電圧との電圧値のアンバランス状
態は迅速に解消され、電荷保持性能の悪化現象を防止す
ることができる。従って、データリテンションモードか
らの復帰時のディスターブの問題は発生せず、メモリセ
ルは確実にデータを保持することが可能である。

【００４０】また、前記目的を達成するため請求項１３
に係る半導体記憶装置は、請求項１２の半導体記憶装置
において、基板電圧発生回路は、常時動作状態を継続す
る第１基板電圧発生回路、及び、移行する期間中一時的
に動作する第２基板電圧発生回路とを有することを特徴
とする。更に、前記目的を達成するため請求項１４に係
る半導体記憶装置は、請求項１２の半導体記憶装置にお
いて、基板電圧発生回路は、チャージポンプ回路から構
成されており、移行する期間中にチャージポンプ回路の
ポンピング周波数を高くすることを特徴とする。

【００４１】請求項１３の半導体記憶装置によれば、第
２の電源電圧から第１の電源電圧への電源電圧の上昇に
基板電圧を迅速に追従させるため、第２の動作モードか
ら第１の動作モードへ移行する期間中に、一時的に動作
する第２基板電圧発生回路を備えたので、基板電圧は電
源電圧の上昇に迅速に追従することが可能となる。ま
た、請求項１４の半導体記憶装置によれば、第２の電源
電圧から第１の電源電圧への電源電圧の上昇に基板電圧
を迅速に追従させるため、チャージポンプ回路により構
成された基板電圧発生回路のポンピング周波数を高くす
るので、基板電圧発生回路の駆動能力が向上し、基板電
圧は電源電圧の上昇に迅速に追従することが可能とな
る。従って、請求項１３及び１４の半導体記憶装置にお
いて、電源電圧の上昇に伴う基板電圧の変動現象は抑制
され、電源電圧と基板電圧との電圧値のアンバランス状
態は迅速に解消され、電荷保持性能の悪化現象を防止す
ることができる。

【００４２】

【発明の実施の形態】以下、本発明に係る半導体記憶装
置について、本発明を具体化した第１乃至第７実施形態
に基づき図面を参照しつつ詳細に説明する。図１は本発
明を具体化した第１実施形態の半導体記憶装置を示す。
図１の構成の内、従来の技術で示したものと同一の構成
部分は、同一の符号を付して示し、その説明を省略す
る。本実施形態は、ＤＲＡＭにおいて、データリテンシ
ョンモードへ移行する際、電源電圧ＶＤＤを通常の動作
電圧より降下させるが、この時、メモリセルアレイ領域
の基板部の容量成分が大きく、また、基板からのリーク
電流も小さいため、基板電圧ＶＢＢが電源電圧ＶＤＤの
降下に追従性良く変化することができず、両者の電圧値
の関係にアンバランスが生じ、メモリセルの電荷保持性
能が悪化する期間が発生する。そこで、このアンバラン
ス期間を、電源電圧ＶＤＤの降下に伴う基板電圧ＶＢＢ
の変動を検出し、この変動期間中のリフレッシュ動作の
周期を短縮したり、あるいは同時に従来よりも多くのメ
モリセルをリフレッシュしたりすることにより、メモリ
セルの電荷保持特性の改善を図るものである。図１にお
いて、基板電圧検出回路１は電源電圧ＶＤＤ及び基板電
圧ＶＢＢを常時モニタしており、電源電圧ＶＤＤの降下
による基板電圧ＶＢＢの変動を検出し、一定期間のロー
パルス（／φＡ）を出力する。／φＡはリフレッシュ時
間計時回路６、セルアレイブロック選択回路９、あるい
はワード線選択回路１０のいずれかに入力され、／φＡ
のローパルスの期間中、リフレッシュ動作の周期を短縮
する。

【００４３】図２は、本実施形態に使用される具体例で
ある基板電圧検出回路１を示す。ＰＭＯＳトランジスタ
Ｔ１１は、ソースが電源電圧ＶＤＤに、ゲートが接地電
位に接続されることにより、ゲート・ソース間は電源電
圧ＶＤＤの電圧がバイアスされてオンする。そして、Ｐ
ＭＯＳトランジスタＴ１２は、ドレインが接地電位に、
ゲートが基板電圧ＶＢＢに接続されてオンしており、Ｐ
ＭＯＳトランジスタＴ１１のドレインとＰＭＯＳトラン
ジスタＴ１２のソースとの接続点Ｎ１１には、電源電圧
ＶＤＤを分圧した電圧が出力される。そして、ノードＮ
１１の電圧はＮＭＯＳトランジスタＴ１３のゲートに入
力される。ＮＭＯＳトランジスタＴ１３は、ソースが接
地電位に、ドレインが抵抗Ｒ１１に接続されると共にイ
ンバータ１１に入力される。抵抗Ｒ１１の他端は電源電
圧ＶＤＤに接続される。

【００４４】ＰＭＯＳトランジスタＴ１１は上述した通
り、ゲート・ソース間に電源電圧ＶＤＤの電圧がバイア
スされてオンし、ＰＭＯＳトランジスタＴ１１のドレイ
ンノードＮ１１の電圧に応じたドレイン電流を流す。こ
の電流は、ＰＭＯＳトランジスタＴ１２を通してソース
である接地電位に流れるので、ＰＭＯＳトランジスタＴ
１２のゲート電圧ＶＢＢに対してこの電流を流す条件に
適合した電圧をノードＮ１１の電圧として自己バイアス
されてバランスを取っている。即ち、ＰＭＯＳトランジ
スタＴ１１、Ｔ１２は能動的な抵抗成分として作用して
おり、その中間ノードであるＮ１１は、電源電圧ＶＤＤ
が分圧された電圧を出力している。

【００４５】次に、具体的な回路動作について、図３の
タイムチャートに沿って説明する。図中、領域は通常
の動作状態である。電源電圧ＶＤＤは高く、基板電圧Ｖ
ＢＢは深く設定されており、この状態で設定されるノー
ドＮ１１の電圧はＮＭＯＳトランジスタＴ１３の閾値電
圧Ｖｔｈ３より大きく、ＮＭＯＳトランジスタＴ１３が
オンし、ドレインノードはローレベルに引き抜かれる。
よって、インバータ１１の出力／φＡはハイレベルを保
っている。領域では、データリテンションモードへ移
行する際の状態を示す。移行により電源電圧ＶＤＤが降
下し始めると共に、基板電圧ＶＢＢも浅く変化すること
になるが、基板の容量成分により基板電圧ＶＢＢの上昇
は電源電圧ＶＤＤの降下には追従せず変化は遅い。従っ
て、電源電圧ＶＤＤの降下に比して基板電圧ＶＢＢの上
昇が間に合わず、ＰＭＯＳトランジスタＴ１１のゲート
・ソース間電圧の減少に伴うドレイン電流の減少に対
し、ＰＭＯＳトランジスタＴ１２のゲートの実効的な電
圧は低い状態であり、この電流を流すためノードＮ１１
の電圧は降下する。そして、Ｎ１１の電圧降下が進み、
ＮＭＯＳトランジスタＴ１３の閾値を下回ると、ＮＭＯ
ＳトランジスタＴ１３はオフし、インバータの出力／φ
Ａは反転してローレベルとなる。領域では、電源電圧
ＶＤＤの降下に対して基板電圧ＶＢＢが所定の電圧値よ
り低い状態が続いており、インバータ１１の出力／φＡ
はローレベルを維持する。領域では、電源電圧ＶＤＤ
の降下後、基板の容量成分の放電が進み、基板電圧ＶＢ
Ｂが上昇してくると、ＰＭＯＳトランジスタＴ１２のゲ
ート電圧ＶＢＢが上昇するので、同一の電流を流すため
ノードＮ１１の電圧が上昇し、ＮＭＯＳトランジスタＴ
１３を再びオンするのでインバータ１１の出力／φＡが
再反転してハイレベルとなる。以上より、インバータ１
１の出力／φＡがローレベルである期間が基板電圧ＶＢ
Ｂの変動期間として設定される。

【００４６】図２の基板電圧検出回路１は、電源電圧Ｖ
ＤＤと基板電圧ＶＢＢを常時検出することにより、基板
電圧ＶＢＢの変動期間を設定する方式の回路であるが、
同回路の変形として、図２のインバータ１１に代えて、
後述の第２実施形態に示すデータリテンションエントリ
ー判定回路２ａ（図１８参照）を接続してもよい。この
場合の基板電圧ＶＢＢの変動期間は、データリテンショ
ンエントリー判定回路２ａを構成するカウンタ回路１６
にて、図２の期間を最長の限度として自由に設定でき
る。

【００４７】図４は、本実施形態に使用される具体例で
あるリフレッシュ時間計時回路６ａを示す。この回路
は、オシレート信号φＯＳＣに応答して一定時間毎にリ
フレッシュパルスφＲＥＦを発生するカウンタ部１４
と、該カウンタ部１４に前記オシレート信号φＯＳＣを
供給するオシレータ部１３と、オシレータ部１３のオシ
レータ回路１５に供給する駆動電流を制御するオシレー
タ電流制限回路１２からなる。

【００４８】カウンタ部１４のカウンタ回路１６は、標
準的なカウンタとして非同期式のカウンタを例示してあ
る。オシレータ部１３のオシレータ回路１５の出力信号
は、２段のインバータを介することにより波形成形、駆
動能力の調整等を施した上で、オシレート信号φＯＳＣ
としてカウンタ回路１６に入力され、カウンタ回路１６
は、そのオシレート信号φＯＳＣをカウントする。カウ
ンタ回路１６がオシレート信号φＯＳＣを２^(Nー¹⁾回カ
ウントすると、カウンタ回路１６の出力信号Ｑｎがパル
ス発生回路１７に入力される。この出力信号Ｑｎはナン
ドゲート１９の一方の端子に直接入力されると共に、奇
数段のインバータ列等の遅延素子１８を介して、反転さ
れた信号としてナンドゲート１９のもう一方の端子に入
力される。そして、カウンタ回路１６が所定のカウント
を完了してハイレベルの信号Ｑｎを出力するとナンド１
９は遅延素子１８の遅延時間に応じた負のパルスを出力
し、インバータ２０で反転されて正のリフレッシュパル
スφＲＥＦを出力する。本具体例では標準的なカウンタ
として非同期式のカウンタ回路１６で構成したが、同様
の機能を奏する回路であれば、同期式のカウンタ回路等
の他のカウンタ回路や、アナログ的なタイマも使用でき
ることはいうまでもない。また、パルス発生回路１７も
ナンドゲート１９に代えてノアゲートを使用すれば、本
具体例とは反対の信号遷移を捉えてパルスを生成できる
こともいうまでもなく、回路の組み合わせを適当に選べ
ば様々な構成の形態が考えられる。

【００４９】オシレータ部１３のオシレータ回路１５
は、インバータ２（ｎ）（ｎ≦Ｎ：奇数）を所定の奇数
段数だけ接続して、最終のインバータ２（Ｎ）の出力を
初段のインバータ２（１）の入力に戻した構成を基本構
成とするものである。更に、各構成インバータ２（ｎ）
の電源端子には、ＰＭＯＳトランジスタＴＰ１ｎ（ｎ≦
Ｎ：奇数）のドレインが接続され、同トランジスタのソ
ースが電源電圧ＶＤＤに接続される。また、各構成イン
バータ２（ｎ）の接地端子には、ＮＭＯＳトランジスタ
ＴＮ１ｎ（ｎ≦Ｎ：奇数）のドレインが接続され、同ト
ランジスタのソースが接地電位に接続される。また、各
ＰＭＯＳトランジスタＴＰ１ｎのゲートはノードＶＰと
して共通に接続され、オシレータ電流制限回路１２のＰ
ＭＯＳトランジスタＴ１４のドレインに接続されると共
にゲートにも接続されており、ＰＭＯＳトランジスタＴ
１４のソースが電源電圧ＶＤＤに接続されて、これらの
ＰＭＯＳトランジスタはカレントミラー回路を構成して
いる。同様に、各ＮＭＯＳトランジスタＴＮ１ｎのゲー
トはノードＶＮとして共通に接続され、オシレータ電流
制限回路１２のＮＭＯＳトランジスタＴ１５のドレイン
に接続されると共にゲートにも接続されており、ＮＭＯ
ＳトランジスタＴ１５のソースが接地電位に接続され、
これらのＮＭＯＳトランジスタはカレントミラー回路を
構成している。また、各ＰＭＯＳトランジスタＴＰ１ｎ
の共通ゲートノードＶＰは、オシレータ電流制限回路１
２において抵抗Ｒ１２に接続され、抵抗Ｒ１２の他端は
抵抗Ｒ１３に接続されると共に、ＮＭＯＳトランジスタ
Ｔ１６のドレインに接続されている。そして、抵抗Ｒ１
３の他端とＮＭＯＳトランジスタＴ１６のソースは共
に、オシレータ部１３の各ＮＭＯＳトランジスタＴＮ１
ｎの共通ゲートノードＶＮに接続されている。更に、Ｎ
ＭＯＳトランジスタＴ１６のゲートはインバータ２１を
介して基板電圧検出回路１の出力／φＡが接続されてい
る。そして、所定の発信周波数が得られるようにインバ
ータの接続段数を設定すると共に、オシレータ電流制限
回路１２により、オシレータ部１３のオシレータ回路１
５のインバータの負荷駆動電流を制限することにより発
振周期を微調整している。

【００５０】図５により具体的動作を説明する。図中、
領域は、通常動作の状態であり／φＡがハイレベル
で、インバータ２１を介してＮＭＯＳトランジスタＴ１
６のゲートはローレベルに保たれオフしている。従っ
て、オシレータ電流制限回路１２は、ＰＭＯＳトランジ
スタＴ１４、抵抗Ｒ１２、Ｒ１３、そしてＮＭＯＳトラ
ンジスタＴ１５で電源電圧ＶＤＤを分圧し、ノードＶＰ
は相対的に高い電圧レベルに、ノードＶＮは相対的に低
い電圧レベルに設定される。ＰＭＯＳトランジスタＴ１
４、ＮＭＯＳトランジスタＴ１５のゲート・ソース間電
圧は低く抑えられることとなり、カレントミラー回路の
電流値は低く抑えられる。これが、オシレータ回路１５
のインバータの負荷駆動電流となり、結果としてオシレ
ート信号φＯＳＣの周期Ｔ１は相対的に長くなる。そし
てこの周期Ｔ１にてカウンタ部１４はカウントアップさ
れ、ｎサイクルのカウントがされる毎にリフレッシュパ
ルス信号φＲＥＦに応答して１回のリフレッシュ動作が
行われる。次に図中、領域は、データリテンションモ
ードに移行して電源電圧ＶＤＤが降下すると共に／φＡ
がローレベルに反転した状態であり、ＮＭＯＳトランジ
スタＴ１６はオンし、抵抗Ｒ１３を短絡する。オシレー
タ電流制限回路１２は、ＰＭＯＳトランジスタＴ１４、
抵抗Ｒ１２、そしてＮＭＯＳトランジスタＴ１５で電源
電圧ＶＤＤを分圧することとなり、ノードＶＰは通常状
態より相対的に低い電圧レベルに、ノードＶＮは通常状
態より相対的に高い電圧レベルに設定される。これによ
り、通常状態（領域）と比べ両トランジスタのゲート
・ソース電圧は大きくなり、両カレントミラー回路の設
定電流値は大きくなる。従って、オシレータ回路１５の
インバータの負荷駆動電流が大きくなり、オシレータ回
路１５は通常動作の状態（領域）より短い周期Ｔ２
（Ｔ１＞Ｔ２）で発振動作を行う。短いＴ２の周期のオ
シレート信号φＯＳＣをｎ回カウントする毎にリフレッ
シュパルス信号φＲＥＦに応答して１回のリフレッシュ
動作が行われることとなる。図中、領域は、基板電圧
ＶＢＢの変動期間が終了し／φＡがハイレベルに戻った
状態であり、ＮＭＯＳトランジスタＴ１６がオフして、
再び抵抗Ｒ１３が電源電圧ＶＤＤの分圧に寄与するとと
もに、電源電圧ＶＤＤ自体も降下しているので、ＰＭＯ
ＳトランジスタＴ１４、ＮＭＯＳトランジスタＴ１５の
ゲート・ソース間電圧は通常動作での電圧値より更に低
く抑えられ、オシレータ回路１５のインバータの負荷駆
動電流は最小となり、オシレート信号φＯＳＣの周期は
Ｔ３となる（Ｔ３＞Ｔ１、Ｔ３＞Ｔ２）。そして長いＴ
３の周期のオシレート信号φＯＳＣをｎ回カウントする
毎に１回のリフレッシュ動作が行われることとなる。よ
って、データリテンションモードにおいて、移行直後の
基板電圧ＶＢＢの変動期間には、リフレッシュ周期が短
くなり電荷保持性能を維持すると共に、変動期間終了後
の周期は長く設定され低消費電力が実現できる。

【００５１】図６には、リフレッシュ時間計時回路の第
１の変形例６ｂを示す。本変形例は図４のリフレッシュ
時間計時回路６ａと同じカウンタ部１４とオシレータ部
１３を備える。また、オシレータ電流制限回路１２ｂに
おいて電源電圧ＶＤＤを分圧してオシレータ部１３のオ
シレータ回路１５のインバータ負荷駆動電流を制限する
ＰＭＯＳトランジスタＴ１４、抵抗Ｒ１２、Ｒ１３、そ
してＮＭＯＳトランジスタＴ１５の接続部分も同一であ
る。本変形例では、図４の具体例におけるＮＭＯＳトラ
ンジスタＴ１６、インバータ２１に代えて、抵抗Ｒ１３
の両端を短絡する手段として、ＰＭＯＳトランジスタＴ
１６ｂのソースが抵抗Ｒ１２と抵抗Ｒ１３との接続点に
接続され、ＰＭＯＳトランジスタＴ１６ｂのドレインが
抵抗Ｒ１３の他端とＮＭＯＳトランジスタＴ１５のドレ
インとの接続点であるノードＶＮに接続されている。更
に、ＰＭＯＳトランジスタＴ１６ｂのゲートには、負側
の電源端子を基板電圧ＶＢＢに接続したインバータ２３
の出力が接続され、インバータ２３の入力には、同じく
負側の電源端子を基板電圧ＶＢＢに接続したインバータ
２４の出力が接続され、インバータ２４の入力が基板電
圧検出回路１の出力／φＡに接続されている。

【００５２】次に、本変形例における動作を図７により
説明する。通常動作状態での動作は図７の領域に示す
部分であり、図４の具体例と同じリフレッシュ周期を計
時する。図７の領域に示す部分は、データリテンショ
ンモードに移行し基板電圧ＶＢＢの変動時間に対応する
／φＡがローレベルである期間であり、インバータ２
４、２３の出力が反転してＰＭＯＳトランジスタＴ１６
ｂのゲートを基板電圧ＶＢＢの電圧レベルにまで降下さ
せＰＭＯＳトランジスタＴ１６ｂをオンする。抵抗Ｒ１
３が短絡され図４の具体例と同様にノードＶＰの電圧が
降下、及びノードＶＮの電圧が上昇し、ＰＭＯＳトラン
ジスタＴ１４、及びＮＭＯＳトランジスタＴ１５のゲー
ト・ソース間電圧が大きく設定され、従って、カレント
ミラー回路の設定電流値が大きく設定され、オシレータ
回路１５のインバータの負荷駆動電流が大きくなり、短
い周期でのオシレータ部１３の発振が行われるため、リ
フレッシュ動作も短い周期で行われる。

【００５３】ここで、ＰＭＯＳトランジスタＴ１６ｂを
オンするときのゲート電圧は基板電圧ＶＢＢである。そ
して、基板電圧ＶＢＢは電源電圧ＶＤＤの降下直後から
徐々に浅い電圧になって（図７の領域を参照）、降下
後の電源電圧ＶＤＤにより設定される電圧値に収斂して
いく（図７の領域の電圧値）。従って、ＰＭＯＳトラ
ンジスタＴ１６ｂのゲートには、電源電圧ＶＤＤの降下
直後に最も低い電圧が印加され、コンダクタンスが最大
となり抵抗Ｒ１３の両端を最低の抵抗成分で接続し、そ
の後徐々にコンダクタンスが低下して抵抗成分が大きく
なるという動作をする。即ち、電源電圧ＶＤＤの降下直
後にはノードＶＰが最低、及びノードＶＮが最大の電圧
になり（図７の領域を参照）、カレントミラー回路の
電流設定用ＰＭＯＳトランジスタＴ１４、ＮＭＯＳトラ
ンジスタＴ１５のゲート・ソース間電圧を大きくして、
大きなオシレータ回路１５のインバータ負荷駆動電流を
流すことによりリフレッシュ周期を短縮すると共に、基
板電圧ＶＢＢが浅くなり電源電圧ＶＤＤとのアンバラン
スが解消されてくると、ノードＶＰの電圧が上昇、及び
ノードＶＮの電圧が降下して（図７の領域を参照）、
設定電流値を小さくする方向に動作し、周期短縮動作が
緩和される方向に動作する。これは、基板電圧ＶＢＢの
変動期間内のリフレッシュ周期短縮期間内において、更
に、自己バイアス的に調整してリフレッシュ周期を必要
以上に短縮しない動作であり、メモリセルの電荷保持性
能に適したリフレッシュ周期が得られ、リフレッシュ動
作に伴う無駄な電流消費を削減できる。基板電圧ＶＢＢ
の変動時間が終了し、／φＡがハイレベルに戻れば（図
７の領域を参照）ＰＭＯＳトランジスタＴ１６ｂが再
びオフされるが、この時の電源電圧ＶＤＤは降下してい
るのでノードＶＰの電圧は電源電圧ＶＤＤの降下前より
も上昇、及びノードＶＮの電圧は降下前よりも降下し
て、リフレッシュ周期は降下前より長くなり、データリ
テンションモードでの消費電流を削減できる。

【００５４】図８には、リフレッシュ時間計時回路の第
２の変形例６ｃを示す。本変形例も図４のリフレッシュ
時間計時回路６ａと同じカウンタ部１４、オシレータ電
流制限回路１２を持ち、及びオシレータ部１３のオシレ
ータ回路１５を備える。オシレータ回路１５の電源端子
への電流供給については図４と同様に負荷駆動電流を制
限して供給している点で共通している。更に、オシレー
タ回路１５の各インバータ２（ｎ）の接地端子には、Ｎ
ＭＯＳトランジスタＴ１７、Ｔ１８のドレインが接続さ
れており、ＮＭＯＳトランジスタＴ１７のソースは接地
電位に、ＮＭＯＳトランジスタＴ１８のソースは基板電
圧ＶＢＢに接続されている。そして、ＮＭＯＳトランジ
スタＴ１７のゲートには基板電圧検出回路１の出力／φ
Ａが、ＮＭＯＳトランジスタＴ１８のゲートにはインバ
ータ２５を介して／φＡを反転した信号が入力されてい
る。

【００５５】基板電圧ＶＢＢの変動期間の前後、即ち、
／φＡがハイレベルの期間では、ＮＭＯＳトランジスタ
Ｔ１７がオン、ＮＭＯＳトランジスタＴ１８がオフし、
オシレータ回路１５の各インバータ２（ｎ）の接地端子
はＮＭＯＳトランジスタＴ１７を介して接地電位に接続
される。また、オシレータ回路１５の各インバータ２
（ｎ）の電源端子は、前述の具体例（図４、図５を参
照）と同じ構成であり、同様の駆動能力で電流が供給さ
れている。従って、本変形例での／φＡがハイレベルで
の動作は、図４の具体例に比して、対接地端子の駆動電
流の制限がないが、インバータ２（ｎ）自身の駆動能力
を調整すれば実質的に同様な駆動能力を得ることは可能
であり、また、電源端子側は同一構成であるので、同一
の動作となる（図９の領域、を参照）。

【００５６】／φＡがローレベルとなると、ＮＭＯＳト
ランジスタＴ１７がオフし、ＮＭＯＳトランジスタＴ１
８がオンしてオシレータ回路１５の各インバータ２
（ｎ）の接地端子はＮＭＯＳトランジスタＴ１８を介し
て基板電圧ＶＢＢに接続される。オシレータ回路１５の
各インバータ２（ｎ）の負側の電圧が降下し印加される
駆動電圧が大きくなるので、電源端子の負荷駆動電流が
大きくなることと相俟って、駆動能力が増し、オシレー
タ部１３の発振周期が短くなって、リフレッシュ周期も
短縮される。更に、負側の電源は基板電圧ＶＢＢであり
時間の経過と共に徐々に浅くなっていき（図９の領域
を参照）、自己バイアス的に負荷駆動電流が低下してく
る。即ち、第１の変形例（図６、図７を参照）と同様
に、基板電圧ＶＢＢの変動期間内のリフレッシュ周期短
縮期間内において、更に、自己バイアス的に調整してリ
フレッシュ周期を必要以上に短縮しない動作であり、リ
フレッシュ動作に伴う無駄な電流消費を削減できる。
尚、本変形例の負荷駆動電流の制限方式として、図６の
第１の変形例６ｂの方式を使用することも可能である。

【００５７】図１０には、リフレッシュ時間計時回路の
第３の変形例６ｄを示す。本変形例は、図４のリフレッ
シュ時間計時回路６ａと同じカウンタ部１４、及びオシ
レータ部１３のオシレータ回路１５を備える。更に、Ｐ
ＭＯＳトランジスタＴ１９とＮＭＯＳトランジスタＴ２
０とは、ソース及びドレインの端子を相互に接続してス
イッチ回路を構成している。このスイッチ回路の一端が
オシレータ回路１５のインバータ列２６の入力端子Ｎ１
２に接続され、他端がオシレータ回路１５のインバータ
列２６の出力端子Ｎ１３に接続されており、更に、スイ
ッチ回路を構成するＰＭＯＳトランジスタＴ１９のゲー
トには、基板電圧検出回路１の出力／φＡが、ＮＭＯＳ
トランジスタＴ２０のゲートには、インバータ２７を介
して／φＡが接続されている。

【００５８】基板電圧検出回路１が基板電圧ＶＢＢの変
動期間を検出して／φＡがローレベルになると、上記ス
イッチ回路をオンしてオシレータ回路１５のノードＮ１
２とノードＮ１３を短絡して、この間のインバータ列２
６をバイパスする。従って、オシレータ回路１５を構成
するインバータ列の段数が削減されることとなり、オシ
レータ回路１５の発振周期が短くなり、結果としてリフ
レッシュ周期が短縮される。変動期間が終了し／φＡが
ハイレベルに反転すれば、インバータ列２６が元に戻
り、周期は元に戻る。

【００５９】図１１には、リフレッシュ時間計時回路の
第４の変形例６ｅを示す。本変形例は、図４のリフレッ
シュ時間計時回路６ａのカウンタ部１４を構成するもの
と同じカウンタ回路１６とパルス発生回路１７、及びオ
シレータ回路１５を備えている。更に、ＰＭＯＳトラン
ジスタＴ２１とＮＭＯＳトランジスタＴ２２とのソース
及びドレインの端子は相互に接続されてスイッチ回路２
８を構成し、その一端をカウンタ回路１６のノードＱｎ
に、他端をパルス発生回路１７の入力端子に接続され
る。加えて、ＰＭＯＳトランジスタＴ２３とＮＭＯＳト
ランジスタＴ２４とのソース及びドレインの端子は相互
に接続されてスイッチ回路２９を構成し、その一端をカ
ウンタ回路１６のノードＱｎ−１に、他端をパルス発生
回路１７の入力端子に接続される。ここで、カウンタ回
路１６のノードＱｎ−１はノードＱｎより低位のビット
出力端子であり、図１１では、１ビット低位である。ま
た、ＮＭＯＳトランジスタＴ２２のゲートととＰＭＯＳ
トランジスタＴ２３のゲートは共に基板電圧検出回路１
の出力／φＡに、ＰＭＯＳトランジスタＴ２１のゲート
とＮＭＯＳトランジスタＴ２４のゲートは共にインバー
タ３０を介して／φＡが接続されている。

【００６０】基板電圧ＶＢＢの変動期間の前後において
／φＡがハイレベルの時は、上記スイッチ回路のうちＰ
ＭＯＳトランジスタＴ２３のゲートはハイレベル、ＮＭ
ＯＳトランジスタＴ２４のゲートはローレベルとなり、
スイッチ回路２９はオフし、ＰＭＯＳトランジスタＴ２
１のゲートはローレベル、ＮＭＯＳトランジスタＴ２２
のゲートはハイレベルとなり、スイッチ回路２８はオン
する。従って、カウンタ回路１６のノードＱｎのビット
でカウントされる周期でリフレッシュ動作が行われる。

【００６１】基板電圧ＶＢＢの変動期間中において／φ
Ａローレベルになると、スイッチ回路２８及び２９のゲ
ート電圧のレベルが反転するので、スイッチ回路２８は
オフし、スイッチ回路２９はオンする。パルス発生回路
１７へはカウンタ回路１６のノードＱｎ−１が接続され
る。Ｑｎ−１はＱｎに対して低位のビットであるのでカ
ウント周期は短縮され、リフレッシュ周期が短縮され
る。変動期間が終了し／φＡがハイレベルに反転すれ
ば、パルス発生回路１７へのカウンタ出力の接続がＱｎ
に戻り周期は元に戻る。

【００６２】図１２には、リフレッシュ時間計時回路の
第５の変形例６ｆを示す。本変形例は、図４のリフレッ
シュ時間計時回路６ａのカウンタ部１４、及びオシレー
タ回路１５を備えている。そして、ＮＭＯＳトランジス
タＴ２５のドレイン及びゲートが電源電圧ＶＤＤに接続
され、ソースがＮＭＯＳトランジスタＴ２６のドレイン
及びゲートに接続されると共に、ＰＭＯＳトランジスタ
Ｔ２７のソースに接続されている。更に、ＮＭＯＳトラ
ンジスタＴ２６のソース、及びＰＭＯＳトランジスタＴ
２７のドレインが相互に接続されると共に、オシレータ
回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣに
接続されている。また、ＰＭＯＳトランジスタＴ２７の
ゲートには基板電圧検出回路１の出力である／φＡが接
続されている。

【００６３】基板電圧ＶＢＢの変動期間の前後において
／φＡがハイレベルの時は（図１３の領域、を参
照）、ＰＭＯＳトランジスタＴ２７のゲートはハイレベ
ルであり、ＰＭＯＳトランジスタＴ２７はオフである。
従って、オシレータ回路１５の各インバータ２（ｎ）の
電源端子ＶＯＳＣには、電源電圧ＶＤＤがＮＭＯＳトラ
ンジスタＴ２５及びＮＭＯＳトランジスタＴ２６を介し
て接続される。この場合の各ＮＭＯＳトランジスタの接
続は、いわゆるダイオード接続と称される接続であり、
オシレータ回路１５の各インバータ２（ｎ）の電源端子
ＶＯＳＣには、電源電流に応じて各ＮＭＯＳトランジス
タのダイオード特性で決まる電圧だけ降下した電圧が印
加される（図１３の領域、を参照）。

【００６４】基板電圧ＶＢＢの変動期間中において／φ
Ａローレベルになると（図１３の領域を参照）、ＰＭ
ＯＳトランジスタＴ２７のゲートはローレベルとなり、
ＰＭＯＳトランジスタＴ２７はオンとなる。従って、ダ
イオード接続されたＮＭＯＳトランジスタＴ２６のソー
ス・ドレイン間は短絡され、この部分で発生していた電
圧の降下はなくなる。従って、オシレータ回路１５の各
インバータ２（ｎ）の電源端子ＶＯＳＣにおける電源電
圧ＶＤＤの降下を減らすことができ、通常の動作電源電
圧ＶＤＤより高い電圧で駆動することができ（図１３の
領域を参照）、リフレッシュ周期が短縮できる。

【００６５】図１４には、リフレッシュ時間計時回路の
第６の変形例６ｇを示す。本変形例は、図４のリフレッ
シュ時間計時回路６ａのカウンタ部１４、及びオシレー
タ回路１５を備えている。そして、ＰＭＯＳトランジス
タＴ２８とＮＭＯＳトランジスタＴ２９とのソース及び
ドレインの端子は相互に接続されてスイッチ回路３１を
構成し、その一端を電源電圧ＶＤＤに、他端をオシレー
タ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳＣ
に接続される。更に、ＰＭＯＳトランジスタＴ３０とＮ
ＭＯＳトランジスタＴ３１とのソース及びドレインの端
子は相互に接続されてスイッチ回路３２を構成し、その
一端を内部降圧電圧Ｖｉｎｔに、他端をオシレータ回路
１５の各インバータ２（ｎ）の電源端子ＶＯＳＣに接続
される。また、ＰＭＯＳトランジスタＴ２８のゲートと
ＮＭＯＳトランジスタＴ３１のゲートは共に基板電圧検
出回路１の出力／φＡに、ＮＭＯＳトランジスタＴ２９
のゲートとＰＭＯＳトランジスタＴ３０のゲートは共に
インバータ３３を介して／φＡが接続されている。ここ
で、内部降圧電圧Ｖｉｎｔは電源電圧ＶＤＤより低い電
圧であり、プロセステクノロジーの進歩に伴い、外部供
給電圧をＤＲＡＭ内部で降圧して内部回路の電源電圧Ｖ
ＤＤとして使用するものである。

【００６６】基板電圧ＶＢＢの変動期間の前後において
／φＡがハイレベルの時は（図１５の領域、を参
照）、ＰＭＯＳトランジスタＴ２８のゲートはハイレベ
ル、ＮＭＯＳトランジスタＴ２９のゲートはローレベル
となり、スイッチ回路３１はオフし、ＰＭＯＳトランジ
スタＴ３０のゲートはローレベル、ＮＭＯＳトランジス
タＴ３１のゲートはハイレベルとなり、スイッチ回路３
２はオンする。従って、オシレータ回路１５の各インバ
ータ２（ｎ）の電源端子ＶＯＳＣには、内部降圧電圧Ｖ
ｉｎｔが印加される（図１５の領域、を参照）。

【００６７】基板電圧ＶＢＢの変動期間中において／φ
Ａローレベルになると、スイッチ回路３１及び３２のゲ
ート電圧のレベルが反転するので、スイッチ回路３１は
オンし、スイッチ回路３２はオフする。従って、オシレ
ータ回路１５の各インバータ２（ｎ）の電源端子ＶＯＳ
Ｃには、電源電圧ＶＤＤが印加される（図１５の領域
を参照）。この期間中には、印加される電源電圧ＶＤＤ
が大きくなりオシレータ回路１５の発振周期が短くなる
結果、リフレッシュ周期が短縮される。

【００６８】図１６に、リフレッシュ時間計時回路の第
７の変形例としてセルアレイブロック選択回路９を示
す。本変形例は、図１６におけるリフレッシュ時間計時
回路６に代えて、セルアレイブロック選択回路９を設け
たものである。セルアレイブロック選択回路９は、入力
されたロウアドレスにより選択されるべきセルアレイの
ブロックを決定する回路である。本説明においては、便
宜上メモリセルアレイは６つの領域に分割されているも
のとし、通常動作においては、この内の一つのブロック
が選択されて動作するものとする。図１６において、ロ
ウアドレスの上位ビットをデコードした信号であるＡＤ
Ｄａ〜ＡＤＤｃ（図１６においてはＡＤＤａを示す。以
下同じ。）が２組のナンドゲート３４、３５に入力され
ている。一方のナンドゲート３４には、更に、ＡＤＤａ
〜ＡＤＤｃを決定するアドレスより１ビット下位のアド
レスであるＲＡｎと、基板電圧検出回路１の出力／φＡ
とが入力されたナンドゲート３６の出力が入力され、ま
た、他方のナンドゲート３５には、ＲＡｎをインバータ
４０で反転した信号と、基板電圧検出回路１の出力／φ
Ａとが入力されたナンドゲート３７の出力が入力されて
いる。そして、上記２組のナンドゲート３４、３５の出
力はそれぞれにインバータ３８、３９を介して出力信号
φＢＬＫ１〜φＢＬＫ６（図１６においては、インバー
タ３８の出力としてＢＬＫ１、インバータ３９の出力と
してＢＬＫ６）が各セルアレイブロックを選択する信号
として出力される。

【００６９】図１６に示されている回路図は、セルアレ
イブロック選択回路９の１部であり、同様の回路が更に
２組ある。そして、デコード信号ＡＤＤｂと下位アドレ
スＲＡｎに対してはＢＬＫ２、また、デコード信号ＡＤ
Ｄｂと下位アドレスＲＡｎの反転信号に対してはＢＬＫ
５が出力されるものとする。また、デコード信号ＡＤＤ
ｃと下位アドレスＲＡｎに対してはＢＬＫ３、また、デ
コード信号ＡＤＤｃと下位アドレスＲＡｎの反転信号に
対してはＢＬＫ４が出力されるものとする。

【００７０】次に、図１６に基づいて回路動作について
説明する。通常の動作状態においては、／φＡはハイレ
ベルであり、ナンドゲート３６、３７は下位アドレスＲ
Ａｎの反転信号が出力される。上位アドレスのデコード
によりＡＤＤａが選択されると下位アドレスＲＡｎによ
り一つのブロックが選択される。即ち、下位アドレスＲ
Ａｎがローレベルの場合には、ナンドゲート３６の出力
がハイレベルとなり、ＢＬＫ１が選択される。また、下
位アドレスＲＡｎがハイレベルの場合には、ナンドゲー
ト３７の出力がハイレベルとなり、ＢＬＫ６が選択され
る。この時、ＡＤＤｂ、ＡＤＤｃは非選択でありローレ
ベルであるのでＢＬＫ２〜ＢＬＫ５は非選択状態を維持
しており、結果として、唯一のブロックのみが選択され
る。図には示されていないが、ＡＤＤｂ、ＡＤＤｃが選
択された場合も同様にＢＬＫ１〜ＢＬＫ６が択一的に選
択される。即ち、通常の動作状態では、１つのブロック
のみが選択されて、リフレッシュ動作を行う。

【００７１】データリテンションモードに移行し基板電
圧ＶＢＢの変動期間の状態では、／φＡはローレベルと
なり、ナンドゲート３６、３７は下位アドレスＲＡｎに
関わりなくハイレベルが出力される。従って、上位アド
レスのデコードによりＡＤＤａが選択されるとＢＬＫ
１、ＢＬＫ６が共に選択されて同時に２つのブロックが
選択される。ＡＤＤｂ、ＡＤＤｃは非選択でありＢＬＫ
２〜ＢＬＫ５は非選択状態を維持するのは通常の動作状
態と同じである。また、ＡＤＤｂ、ＡＤＤｃが選択され
た場合も同様にＢＬＫ２とＢＬＫ５、ＢＬＫ３とＢＬＫ
４がそれぞれ同時に選択される。即ち、データリテンシ
ョンモードでは、２つのブロックが同時に選択されて、
リフレッシュ動作を行う。従って、同時にリフレッシュ
されるメモリセルの数が増加するので、リフレッシュに
周期が短縮するのと同様な効果が得られる。

【００７２】図１７は本発明を具体化した第２実施形態
の半導体記憶装置を示す。図１７の構成の内、従来の技
術で示したものと同一の構成部分は、同一の符号を付し
て示し、その説明を省略する。本実施形態はＤＲＡＭに
おいて、データリテンションモードへ移行する際の電源
電圧ＶＤＤと基板電圧ＶＢＢとのアンバランス期間を設
定するために、データリテンションモードに移行したこ
とを外部からの信号により判定し、この判定時点を起点
として一定の期間を変動期間として計時することにより
行う。そして、この期間中、リフレッシュ動作の周期を
短縮したり、あるいは同時に複数のメモリセルをリフレ
ッシュしたりすることにより電荷保持特性の改善を図る
ものである。本実施形態は、第１実施形態に対して基板
電圧ＶＢＢの変動期間を計時する方法の第１の別形態を
示したものであり、計時期間中の電荷保持特性を改善す
る方法は第１実施形態と同じである。ＤＲＡＭ外部から
の専用端子を介してのエントリー信号の入力、あるいは
既存端子に入力される信号の特定の組み合わせにより、
データリテンションモードにエントリーしたことをデー
タリテンションモードエントリー判定回路２により検出
し、基板電圧ＶＢＢを変動期間を計時するものである。

【００７３】図１８は、本実施形態に使用される具体例
であるデータリテンションモードエントリー判定回路２
ａを示す。ＤＲＡＭの外部より入力されたデータリテン
ションエントリー信号φＤＲはインバータ４１に入力さ
れる。インバータ４１の出力はオシレータ回路１５ａの
入力段を構成している３入力のノアゲート４２に入力さ
れると共に、後段のノアゲート４３にも入力されてい
る。オシレータ回路１５ａの次段以降は偶数段のインバ
ータ列で構成され、その最終段φＯＳＣはノアゲート４
２の入力にフィードバックされることによりオシレータ
を構成すると共に、オシレータ回路１５ａの出力として
カウンタ回路１６に入力される。このカウンタ回路１６
は、第１実施形態、及び本実施形態に使用されるリフレ
ッシュ時間計時回路６ａ〜６ｇの回路と同じものであ
る。カウンタ回路１６の出力Ｑｎはノアゲート４３のも
う一つの入力に入力されている。さらに、ノアゲート４
３の出力はインバータ４４に入力され、インバータ４４
の出力は、オシレータ回路１５ａの入力段であるノアゲ
ート４２に入力されると共にデータリテンションエント
リー判定回路２ａの出力となっている。

【００７４】引き続いて図１９に、データリテンション
モードエントリー判定回路の第１の変形例２ｂを示す。
本変形例は図１８のデータリテンションモードエントリ
ー判定回路２ａに対して、エントリーの判定に複数の外
部信号を使用するため、初段のゲートが３入力のナンド
ゲート４５で構成されている点が異なる他は、図１８の
データリテンションモードエントリー判定回路２ａと同
じである。

【００７５】次に、図２０に具体的動作を示す。図１８
の判定回路２ａの場合にはエントリー信号φＤＲがハイ
レベルになり、また、図１９の判定回路２ｂの場合には
エントリー信号の全てがハイレベルになると、図示され
ていないワンショットパルス生成回路により生成された
パルス信号φＲＳＴにより、カウンタ回路１６の全ビッ
トがリセットされＱｎはローレベルとなる。また、イン
バータ４１の出力、あるいはナンドゲート４５の出力も
ローレベルであり、ノアゲート４３を介して出力される
／φＡがローレベルとなり（図２０の領域を参照）、
リフレッシュ周期の短縮を開始する。更に、これと同時
に、オシレータ回路１５ａに入力される信号がローレベ
ルとなるためオシレータ回路１５ａは動作を開始し、φ
ＯＳＣが発振動作を行う。φＯＳＣの信号を受けたカウ
ンタ回路１６は、φＯＳＣ信号を所定回数カウントする
ことにより、出力Ｑｎをハイレベルに反転し、／φＡを
ハイレベルとして変動期間の計時を完了する（図２０の
領域を参照）。尚、基板電圧ＶＢＢの変動期間の計時
期間中に電荷保持の特性を改善する方法は、前述したと
おり第１実施形態と同じであるのでここでは説明を省略
する。

【００７６】図２１は本発明を具体化した第３実施形態
の半導体記憶装置を示す。図２１の構成の内、従来の技
術で示したものと同一の構成部分は、同一の符号を付し
て示し、その説明を省略する。本実施形態はＤＲＡＭに
おいて、データリテンションモードへ移行する際の電源
電圧ＶＤＤと基板電圧ＶＢＢとのアンバランス期間を設
定するために、データリテンションモードに移行する時
の電源電圧ＶＤＤの降下を検出する。この検出信号から
一定の期間を変動期間として計時することにより、リフ
レッシュ動作の周期を短縮して電荷保持特性の改善を図
るものである。本実施形態は、第１実施形態に対して基
板電圧ＶＢＢの変動期間を計時する方法の第２別形態を
示したものであり、計時期間中の電荷保持特性を改善す
る方法は第１実施形態と同じである。電源電圧ＶＤＤの
降下からデータリテンションモードにエントリーしたこ
とを検出するＶＤＤ電圧変化検出回路５を備え、この検
出信号をデータリテンションエントリー判定回路２ａに
入力することにより一定時間を計時して、基板電圧ＶＢ
Ｂの変動期間として計時するものである。

【００７７】図２２は、本実施形態に使用される具体例
であるＶＤＤ電圧変化検出回路５を示す。差動増幅回路
（比較器）４６、電源電圧ＶＤＤ分圧回路４７、フラッ
ト電圧発生回路４８、及び第２実施形態におけると同一
のデータリテンションモード判定回路２ａから構成され
る。

【００７８】差動増幅回路（比較器）４６は、ＮＭＯＳ
トランジスタＴ３２のゲートが電源電圧ＶＤＤ分圧回路
４７の分圧電圧の出力ノードＮ１４に接続され、ＮＭＯ
ＳトランジスタＴ３３のゲートがフラット電圧発生回路
４８の出力ノードＶＦＬＴに接続され、そして、両ＮＭ
ＯＳトランジスタのソースが共通に接続され、差動対を
構成している。また、ＮＭＯＳトランジスタＴ３２のド
レインにはＰＭＯＳトランジスタＴ３４のドレイン及び
ゲートが接続されると共に、ＰＭＯＳトランジスタＴ３
５のゲートが接続されており、ＰＭＯＳトランジスタＴ
３５のドレインはＮＭＯＳトランジスタＴ３３のドレイ
ンに接続され、更に、両ＰＭＯＳトランジスタのソース
が電源電圧ＶＤＤに接続されて、差動増幅回路４６の能
動負荷を構成している。また、差動増幅回路４６のバイ
アス源としてソースが接地電位に、ゲートが電源電圧Ｖ
ＤＤにそれぞれ接続されたＮＭＯＳトランジスタＴ３６
のドレインがＮＭＯＳトランジスタＴ３２、Ｔ３３の共
通のソースに接続されている。ＰＭＯＳトランジスタＴ
３５のドレインとＮＭＯＳトランジスタＴ３３のドレイ
ンとの接続点／φＤＲから取り出された比較結果は、イ
ンバータを介してデータリテンションモード判定回路２
ａのインバータ４１の入力端子に接続される。

【００７９】電源電圧ＶＤＤ分圧回路４７は、一端が電
源電圧ＶＤＤに接続された抵抗Ｒ１４と、一端が接地電
位に接続された抵抗Ｒ１５とから構成され、抵抗Ｒ１４
とＲ１５との他端同士を接続してノードＮ１４にて分圧
された電源電圧ＶＤＤを出力する回路である。フラット
電圧発生回路４８は、電源電圧ＶＤＤに依存しない一定
の電圧を出力する回路である。

【００８０】図２３に差動増幅回路（比較器）４６の比
較動作を具体的に示す。図中、領域では電源電圧ＶＤ
Ｄがフラット電圧発生回路４８の設定電圧以下であり、
同回路の出力電圧ＶＦＬＴは電源電圧ＶＤＤに追従して
変化する。電源電圧ＶＤＤの電圧がフラット電圧発生回
路４８の設定電圧を越えて上昇し、同回路の動作範囲に
移行すると、領域に移行しＶＦＬＴ電圧は設定された
一定電圧を示す。以後、電源電圧ＶＤＤが更に上昇して
もフラット電圧発生回路４８は一定のＶＦＬＴ電圧の出
力を続ける。一方、電源電圧ＶＤＤ分圧回路４７は、電
源電圧ＶＤＤを抵抗分圧した電圧をＮ１４に出力するの
で、Ｎ１４は電源電圧ＶＤＤに比例して上昇する。ＶＦ
ＬＴ電圧とＮ１４電圧とは特定の電源電圧ＶＤＤで等し
くなり、電源電圧ＶＤＤがそれよりも低ければＶＦＬＴ
電圧がＮ１４電圧よりも高く、電源電圧ＶＤＤが高けれ
ばＶＦＬＴ電圧がＮ１４電圧よりも低い状態になる。従
って、差動増幅回路（比較器）４６の出力はＮ１４電圧
とＶＦＬＴ電圧とが等しくなる特定の電源電圧ＶＤＤを
境界にして反転する。即ち、図中、領域及びでは、
ＶＦＬＴ電圧に比してＮ１４電圧が低く差動増幅回路
（比較器）４６の出力／φＤＲはローレベルを出力し、
領域では、ＶＦＬＴ電圧に比してＮ１４電圧が高く差
動増幅回路（比較器）４６の出力／φＤＲはハイレベル
を出力する。

【００８１】通常動作での電源電圧ＶＤＤが領域に、
そして、データリテンションモードでの電源電圧ＶＤＤ
が領域にくるようにＶＦＬＴ電圧、Ｎ１４電圧を設定
しておけば、データリテンションモードへの移行による
電源電圧ＶＤＤの降下により、図中、ＶＤＤ電圧変化検
出回路５の状態が領域から領域に遷移し、／φＤＲ
がローレベルに反転して次段のデータリテンションモー
ド判定回路２ａにおいて計時が開始される。

【００８２】尚、計時する回路は、第２実施形態（図１
７参照）に使用される具体例であるデータリテンション
モードエントリー判定回路２ａ（図１８参照）と同一で
あるので説明は省略する。また、基板電圧ＶＢＢの変動
期間の計時期間中に電荷保持の特性を改善する方法は、
前述したとおり第１実施形態と同じであるので本項にお
いては説明を省略する。

【００８３】図２４は本発明を具体化した第４実施形態
の半導体記憶装置を示す。図２４の構成の内、従来の技
術で示したものと同一の構成部分は、同一の符号を付し
て示し、その説明を省略する。本実施形態はＤＲＡＭに
おいて、データリテンションモードへ移行する際の電源
電圧ＶＤＤと基板電圧ＶＢＢとのアンバランス期間を解
消するために、データリテンションモードへの移行を検
出した際、電源電圧ＶＤＤに降下に伴う基板電圧ＶＢＢ
の上昇を補助することにより電源電圧ＶＤＤの変化に追
従させて、両電圧のバランスを保つことにより、電荷保
持特性の維持を図るものである。本実施形態は、第１〜
第３実施形態とは異なり、データリテンションモードへ
の移行期の過渡的な電荷保持特性の悪化自体を解消する
ものである。図２４において、基板電圧検出回路１、デ
ータリテンションエントリー判定回路２、あるいはＶＤ
Ｄ電圧変化検出回路５等により基板電圧ＶＢＢが変動し
たことを示す検出信号を受け、基板電圧変化補助回路８
を動作させる。

【００８４】図２５は、本実施形態に使用される具体例
を示す。本具体例の基板電圧変化補助回路８は、複数の
ＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎで構成され、その
ゲートには共通に、基板電圧検出回路１、データリテン
ションエントリー判定回路２、あるいはＶＤＤ電圧変化
検出回路５のいずれかの回路の出力／φＡがインバータ
４９を介して入力される。更に、ＮＭＯＳトランジスタ
Ｔ４１〜Ｔ４Ｎのドレインは接地電位に接続され、ソー
スは基板電圧ＶＢＢに接続される。また、ＮＭＯＳトラ
ンジスタＴ４１〜Ｔ４Ｎは、チップ内に均等に分散して
配置されている。

【００８５】通常動作状態においては／φＡはハイレベ
ルであるので、ＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎは
オフしている。データリテンションモードへの移行によ
り基板電圧ＶＢＢの変動期間として／φＡがローレベル
を出力すると、ＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎは
オンし、基板電圧ＶＢＢを接地電位に短絡する。電源電
圧ＶＤＤの降下により基板電圧ＶＢＢが浅くシフトする
場合に、基板電圧ＶＢＢを接地電位に短絡することによ
り、基板電圧発生回路３０４の駆動能力を補助してメモ
リセル領域の基板部の大きな容量成分Ｃｓｕｂを急速に
放電することができ、データリテンションモードへの移
行時の過渡期間においても電源電圧ＶＤＤと基板電圧Ｖ
ＢＢのバランスを良好に保つことができる。また、短絡
用ＮＭＯＳトランジスタＴ４１〜Ｔ４Ｎをチップ内に均
等に分散配置することにより、基板電圧ＶＢＢを均等に
変化することができ、局所的な電圧のアンバランスも防
止することができる。

【００８６】図２６は本発明を具体化した第５実施形態
の半導体記憶装置を示す。図２６の構成の内、従来の技
術で示したものと同一の構成部分は、同一の符号を付し
て示し、その説明を省略する。本実施形態は、電源電圧
ＶＤＤを内部にて降圧して内部降圧電圧Ｖｉｎｔとして
使用するタイプのＤＲＡＭにおけるものであり、データ
リテンションモードへ移行する際の内部降圧電圧Ｖｉｎ
ｔと基板電圧ＶＢＢとのアンバランス期間を解消するた
めに、データリテンションモードへの移行を検出した
際、基板電圧ＶＢＢの上昇に追従させて内部降圧電圧Ｖ
ｉｎｔの変化を遅らせる。それにより、両者の電圧のバ
ランスを維持して電荷保持特性の維持を図るものであ
る。本実施形態は、第１〜第３実施形態とは異なり、第
４実施形態と同様にデータリテンションモードへの移行
期の過渡的な電荷保持特性の悪化自体を解消するもので
ある。尚、基板電圧ＶＢＢの変動期間を検出、あるいは
計時する方法については第１〜第３実施形態と同じであ
り、基板電圧検出回路１、データリテンションエントリ
ー判定回路２、あるいはＶＤＤ電圧変化検出回路５等に
より基板電圧ＶＢＢの変動したことを示す検出信号を受
ける。その出力信号／φＡが電圧制御機能付の内部降圧
電圧発生回路３に入力されている。

【００８７】図２７は、本実施形態に使用される具体例
である電圧制御機能付の内部降圧電圧回路３を示す。内
部降圧電圧用基準電圧回路５０、内部降圧電圧出力回路
５１、内部降圧電圧設定回路５２、差動増幅回路（比較
器）５３、パルス発生回路１７ａからなり、パルス発生
回路１７ａは第１実施形態におけるリフレッシュ時間計
時回路６ａに使用した回路と同様の回路である（図４参
照）。

【００８８】内部降圧電圧出力回路５１のＮＭＯＳトラ
ンジスタＴ４３、及び内部降圧電圧設定回路５２のＮＭ
ＯＳトランジスタＴ４５のドレインは共に電源電圧ＶＤ
Ｄに接続されており、ゲートは共に内部降圧電圧用基準
電圧回路５０の出力であるＶＲＥＦに接続されている。
また、ＮＭＯＳトランジスタＴ４３のソースはＮＭＯＳ
トランジスタＴ４４のドレインに接続されると共に、Ｎ
ＭＯＳトランジスタＴ４４のソースは接地電位に、ゲー
トは差動増幅回路（比較器）５３の出力ノードＮ１５及
びＮＭＯＳトランジスタＴ５１のドレインに接続されて
内部降圧電圧出力回路５１を構成しており、ＮＭＯＳト
ランジスタＴ４３のソースが内部降圧電圧Ｖｉｎｔとし
て差動増幅回路（比較器）５３の入力であるＮＭＯＳト
ランジスタＴ４７のゲートに接続されると共に、チップ
内のセルアレイ及び内部回路５４に供給されている。一
方、ＮＭＯＳトランジスタＴ４５のソースは抵抗Ｒ１６
を介して接地電位に接続されて内部降圧電圧設定回路５
２を構成している。更に、ＮＭＯＳトランジスタＴ４５
のソースは差動増幅回路（比較器）５３の入力であるＮ
ＭＯＳトランジスタＴ４６のゲートに接続される。

【００８９】差動増幅回路（比較器）５３は、ＮＭＯＳ
トランジスタＴ４５のソースが入力されるＮＭＯＳトラ
ンジスタＴ４６が負の入力端子を構成し、ＮＭＯＳトラ
ンジスタＴ４３のソースであるＶｉｎｔが入力されるＮ
ＭＯＳトランジスタＴ４７が正の入力端子を構成し、両
入力ＮＭＯＳトランジスタのソースが共通に接続され、
差動対を構成している。また、ＮＭＯＳトランジスタＴ
４７のドレインにはＰＭＯＳトランジスタＴ４９のドレ
イン及びゲートが接続されると共に、ＰＭＯＳトランジ
スタＴ４８のゲートが接続されており、ＰＭＯＳトラン
ジスタＴ４８のドレインはＮＭＯＳトランジスタＴ４６
のドレインに接続され、差動増幅回路（比較器）５３の
出力Ｎ１５としてＮＭＯＳトランジスタＴ４４のゲート
及びＮＭＯＳトランジスタＴ５１のドレインに接続され
る。また、ＰＭＯＳトランジスタＴ４８、Ｔ４９のソー
スは電源電圧ＶＤＤに接続されて、差動増幅回路の能動
負荷を構成している。更に、差動増幅回路のバイアス源
としてソースが接地電位に、ゲートがインバータ５５の
出力にそれぞれ接続されたＮＭＯＳトランジスタＴ５０
のドレインがＮＭＯＳトランジスタＴ４６、Ｔ４７の共
通のソースに接続され差動増幅回路（比較器）にバイア
ス電流を供給している。そして、負の入力端子であるＮ
ＭＯＳトランジスタＴ４６のゲート電圧が、正の入力端
子であるＮＭＯＳトランジスタＴ４７のゲート電圧に比
して、高い場合に出力ノードＮ１５はローレベルを出力
し、低い場合にはハイレベルを出して差動増幅（比較）
動作を行う。

【００９０】パルス発生回路１７ａは、／φＡ信号を受
け、その出力はインバータ５５とＮＭＯＳトランジスタ
Ｔ５１のゲートに接続されている。また、ＮＭＯＳトラ
ンジスタＴ５１のソースは接地電位に接続されている。

【００９１】次に、具体的な回路動作について、図２８
に沿って説明する。図中、領域は通常の動作状態であ
る。電源電圧ＶＤＤは高く基板電圧ＶＢＢは深く設定さ
れており、また、内部降圧電圧Ｖｉｎｔも通常動作に合
わせた電圧に設定されている。半導体記憶装置は、この
状態で動作をする。

【００９２】データリテンションモードに移行すると電
源電圧ＶＤＤは降下し、／φＡはローレベルに反転し、
図中、領域に移る。基板電圧ＶＢＢの設定値は電源電
圧ＶＤＤに合わせて浅くなるが、基板の容量成分のため
電圧値の上昇は緩やかである。同様に、内部降圧電圧Ｖ
ｉｎｔも内部降圧電圧用基準電圧回路５０の出力ＶＲＥ
Ｆの電圧値が電源電圧ＶＤＤに合わせて降下するが、セ
ルアレイ及び内部回路５４に供給されており大きな容量
成分に接続されているので電圧値の降下は緩やかであ
る。また、この時のパルス発生回路１７ａの出力はハイ
レベルであるので、ＮＭＯＳトランジスタＴ５１はオ
ン、インバータ５５を介してＮＭＯＳトランジスタＴ５
０はオフに保持され、差動増幅回路（比較器）５３の出
力Ｎ１５はＮＭＯＳトランジスタＴ５１によりローレベ
ルに引き抜かれてＮＭＯＳトランジスタＴ４４はオフを
保ち、内部降圧電圧Ｖｉｎｔの引き抜きは補助されず、
基板電圧ＶＢＢとのバランスを取りながら緩やかに変化
する。

【００９３】そして、基板電圧ＶＢＢの変動期間が終了
し、／φＡがハイレベルに反転して図中、領域に移る
と、パルス発生回路１７ａは遅延素子１８ａの遅延時間
に応じてナンドゲート１９ａから負パルスを出力する。
この期間、ＮＭＯＳトランジスタＴ５１がオフになり、
また同時に、インバータ５５を介してＮＭＯＳトランジ
スタＴ５０はオンになって差動増幅回路（比較器）５３
が活性状態となり、内部降圧電圧Ｖｉｎｔ（ＮＭＯＳト
ランジスタＴ４７のゲート）と内部降圧電圧設定回路５
２の設定値（ＮＭＯＳトランジスタＴ４６のゲート）と
の比較動作を行う。この時点では、内部降圧電圧Ｖｉｎ
ｔの方が高いので差動増幅回路（比較器）５３の出力Ｎ
１５はハイレベルとなり、ＮＭＯＳトランジスタＴ４４
をオンして、電圧値が迅速に引き下げられ、電源電圧Ｖ
ＤＤの降下による設定値に速やかにバランスする。

【００９４】以上により、電源電圧ＶＤＤを内部にて降
圧して内部降圧電圧Ｖｉｎｔとして使用するタイプにお
いて、データリテンションモードへ移行する際の電源電
圧ＶＤＤの降下による基板電圧ＶＢＢの変動期間に追従
させて内部降圧電圧Ｖｉｎｔの変化を遅らせることによ
り、両電圧のバランスを維持して電荷保持特性の悪化自
体を解消することができる。

【００９５】尚、ＮＭＯＳトランジスタＴ４４をチップ
内に均等に分散して配置すれば、内部降圧電圧Ｖｉｎｔ
をチップ内で均等且つ迅速に変化させることができ、局
所的な電圧のアンバランスを防止することができる。

【００９６】図２９は本発明を具体化した第６実施形態
の半導体記憶装置を示す。図２９の構成の内、従来の技
術で示したものと同一の構成部分は、同一の符号を付し
て示し、その説明を省略する。本実施形態はＤＲＡＭに
おいて、データリテンションモードから復帰する際の電
源電圧ＶＤＤと基板電圧ＶＢＢとのアンバランス期間を
解消するために、データリテンションモードからの復帰
を検出した際、電源電圧ＶＤＤの上昇に伴う基板電圧Ｖ
ＢＢの降下を補助することにより電源電圧ＶＤＤの変化
に追従させて、両電圧のバランスを保つことにより、電
荷保持特性の維持を図るものであり、過渡的な電荷保持
特性の悪化自体を解消するものである。図２９におい
て、データリテンションイグジット検出回路７によりデ
ータリテンションモードから復帰したことを検出して、
基板電圧発生補助回路４ａ、あるいは基板電圧発生回路
４ｂを動作させ、基板電圧ＶＢＢの供給能力を一時的に
強化する。

【００９７】図３０は、本実施形態に使用される具体例
であるデータリテンションイグジット検出回路７ａを示
す。フラット電圧発生回路４８は第３実施形態にて使用
したものと（図２２、図２３参照。）、差動増幅回路
（比較器）５６、５７は第５実施形態にて使用した差動
増幅回路（比較器）５３（図２７参照。）と同じ構成で
ある。本検出回路は、電源電圧ＶＤＤの上昇に際して、
負のパルス／φＡを発生する回路である。

【００９８】差動増幅回路（比較器）５６の負の入力端
子には、フラット電圧発生回路４８からの出力ＶＦＬＴ
が接続され、正の入力端子には、電源電圧ＶＤＤに一端
が接続された抵抗Ｒ１９と、一端が接地電位に接続され
た抵抗Ｒ２０とが互いに接続されて入力されている（ノ
ードＮ１８）。また、バイアス電流源であるＮＭＯＳト
ランジスタＴ５２は、ドレインが両入力ＮＭＯＳトラン
ジスタのソースに、ソースが接地電位に接続されると共
に、ゲートが電源電圧ＶＤＤに接続されている。更に、
差動増幅回路（比較器）５６の出力φ１は、インバータ
を２段介して、ナンドゲート５８に入力されている。

【００９９】差動増幅回路（比較器）５７の負の入力端
子には、フラット電圧発生回路４８からの出力ＶＦＬＴ
に一端が接続された抵抗Ｒ１７と、一端が接地電位に接
続された抵抗Ｒ１８とが互いに接続されて入力されてい
る（ノードＮ１７）。また、正の入力端子には、電源電
圧ＶＤＤに一端が接続された抵抗Ｒ２１と、一端が基板
電圧ＶＢＢに接続された抵抗Ｒ２２とが互いに接続され
て入力されている（ノードＮ１９）。そして、バイアス
電流源であるＮＭＯＳトランジスタＴ５３は、ドレイン
が両入力ＮＭＯＳトランジスタのソースに、ソースが接
地電位に接続されると共に、ゲートがインバータ５９の
出力に接続されており（ノードφ３）、このインバータ
５９はナンドゲート５８の出力を受けている。更に、差
動増幅回路（比較器）５７の出力φ２は、ナンドゲート
５８に入力されている。また、ノードφ３は、インバー
タ６０を介して／φＡとして基板電圧発生補助回路４
ａ、あるいは基板電圧発生回路４ｂに入力されている。

【０１００】次に、具体的な回路動作について、図３１
に沿って説明する。図中、領域はデータリテンション
モードでの動作状態である。電源電圧ＶＤＤは低く、基
板電圧ＶＢＢは浅く設定されている。この状態で低消費
電力にてリフレッシュ動作を行っている。この状態で
は、差動増幅回路（比較器）５６の正の入力端子である
ノードＮ１８は、負の入力端子であるＶＦＬＴより低く
設定されており、差動増幅回路（比較器）５６の出力φ
１はローレベルである。従って、ナンドゲート５８の入
力もローレベルとなり、φ３もローレベルとなって、差
動増幅回路（比較器）５７は非活性状態のままハイレベ
ルを維持している（図中、領域）。

【０１０１】データリテンションモードから復帰すると
電源電圧ＶＤＤは上昇し、差動増幅回路（比較器）５６
の正の入力端子であるノードＮ１８も上昇するが、負の
入力端子であるＶＦＬＴは一定電圧を出力しているの
で、差動増幅回路（比較器）５６の出力φ１は反転して
ハイレベルを出力する。一方、差動増幅回路（比較器）
５７は、移行直後は基板電圧ＶＢＢが浅いまま電源電圧
ＶＤＤが上昇するのでノードＮ１９は上昇すると共に、
φ１の反転によりナンドゲート５８及びインバータ５９
を介してφ３がハイレベルとなって動作を開始するの
で、出力φ２はハイレベルを維持し続ける。この時、φ
３がハイレベルゆえ、インバータ６０を介して／φＡが
ローレベルとなる。

【０１０２】電源電圧ＶＤＤの上昇によりノードＮ１９
は一旦上昇するが、その後の時間経過と共に、基板電圧
ＶＢＢが徐々に深くなり、ノードＮ１９が徐々に降下す
る。そして、差動増幅回路（比較器）５７の負の入力端
子であるノードＮ１７の電圧レベルを下回ると、差動増
幅回路（比較器）５７の出力φ２が反転してローレベル
となるので、ナンドゲート５８及びインバータを２段介
して、／φＡはハイレベルに反転する。以上の動作によ
り、電源電圧ＶＤＤの上昇をトリガとして／φＡに負の
パルスが出現する（図中、領域）。

【０１０３】図３２は、本実施形態に使用されるデータ
リテンションイグジット検出回路の第１の変形例７ｂを
示す。第２実施形態におけるデータリテンションモード
エントリー判定回路２ａにおけるインバータ４１を削除
した構成であり、ＤＲＡＭ外部からの専用端子を介して
のデータリテンションモード設定信号をトリガとするも
のである。イグジット時を捉える必要からデータリテン
ションモードエントリー判定回路２ａとは反転した信号
で動作する構成である。尚、詳細な回路動作について
は、前述のデータリテンションモードエントリー判定回
路２ａと同様であり、ここでの説明は省略する。

【０１０４】図３３は、本実施形態に使用されるデータ
リテンションイグジット検出回路の第２の変形例７ｃを
示す。第２実施形態におけるデータリテンションモード
エントリー判定回路２ｂに対してインバータ６１を追加
した構成である。上述の第１の変形例（図３２）と同趣
旨のものであり、ＤＲＡＭの既存端子に入力される信号
の特定な組み合わせにより、データリテンションモード
を設定する場合に有効である。尚、詳細な回路動作につ
いては、前述のデータリテンションモードエントリー判
定回路２ｂと同様であり、ここでの説明は省略する。

【０１０５】次に、データリテンションイグジット検出
回路７ａ〜７ｃから出力された／φＡのローパルスを受
け、基板電圧ＶＢＢの発生を補強する回路の具体例につ
いて説明する。まず、具体例として基板電圧発生補助回
路４ａについて図３４に示す。

【０１０６】図３４には、従来から使用されている基板
電圧発生回路３０４も合わせて表してある。基板電圧発
生回路３０４はポンピング回路４０１とオシレータ回路
４０２とから構成されている。さらに、ポンピング回路
４０１は、ポンピングロジック４１０、ＮＭＯＳスイッ
チ４１１、ポンプ用ＰＭＯＳキャパシタ４１２、ＮＭＯ
Ｓダイオード４１３から構成されている。オシレータ４
０２の発振に合わせ、ポンピングロジック４１０の２つ
の出力が交互にスイッチングすることにより基板電圧Ｖ
ＢＢから電荷をくみ出すことにより負電圧を生成してい
る。即ち、ＮＭＯＳスイッチ４１１をオンしてＮＭＯＳ
ダイオード４１３のカソード側を接地電位にプリチャー
ジし、次のサイクルで、ポンプ用ＰＭＯＳキャパシタ４
１２を負側に引っ張ることによりＶＢＢ端子からＮＭＯ
Ｓダイオード４１３を介して電荷をくみ出して負の電圧
を生成している。

【０１０７】基板電圧発生補助回路４ａは、同ポンピン
グ回路４０１のオシレータ入力にノアゲート６３を入力
している。ノアゲート６３は、オシレータ４０２からの
信号と、前記／φＡが入力されている。通常の動作状態
では、／φＡはハイレベルでありノアゲートの出力はロ
ーレベルに固定され、基板電圧発生補助回路４ａ内のポ
ンピング回路４０１は停止状態にある。上記の説明のよ
うに、／φＡがローパルスを発生したときに、同ポンピ
ング回路４０１が動作を開始し、通常動作におけるポン
ピング回路４０１に加わり、基板電圧ＶＢＢ発生の動作
するので基板電圧発生回路３０４の駆動能力が実効的に
強化され、電源電圧ＶＤＤの上昇に追従して基板電圧Ｖ
ＢＢを変化させることができる。

【０１０８】図３５に、変形例である基板電圧発生補助
回路４ｂを示す。本変形例は、／φＡがローパルスのと
きのみ、オシレータ周期を短縮して基板電圧発生回路の
能力を強化する構成である。この構成は、第１実施形態
におけるリフレッシュ時間計時回路の第３の変形例６ｄ
と同じ構成を備える（図１０参照）。第１実施形態にお
いてリフレッシュ周期を短縮するために、オシレータ回
路１５の発振周期を短縮した構成と同様の構成を基板電
圧発生回路のポンピング周波数を高める目的に適用した
ものである。オシレータ４０２を構成するインバータ列
の段数を削減することにより発信周波数を高めている。
詳細な説明については省略する。

【０１０９】図３６は本発明を具体化した第７実施形態
の半導体記憶装置を示す。図３６の構成の内、従来の技
術で示したものと同一の構成部分は、同一の符号を付し
て示し、その説明を省略する。本実施形態は、電源電圧
ＶＤＤを内部にて降圧して内部降圧電圧Ｖｉｎｔとして
使用するタイプのＤＲＡＭにおけるものであり、データ
リテンションモードへの移行及び同モードからの復帰の
際、内部降圧電圧Ｖｉｎｔと基板電圧ＶＢＢとのアンバ
ランス期間を解消するために、基板電圧ＶＢＢの変動に
合わせて内部降圧電圧Ｖｉｎｔを変化させる。即ち、同
モードへの移行に際しては、基板電圧ＶＢＢの上昇に合
わせて内部降圧電圧Ｖｉｎｔを降下させ、復帰に際して
は、基板電圧ＶＢＢの降下に合わせて内部降圧電圧Ｖｉ
ｎｔを上昇させる。それにより、両電圧のバランスを維
持して電荷保持特性の維持を図るものである。本実施形
態は第４〜６の実施形態と同様、過渡的な電荷保持特性
の悪化自体を解消するものである。図３６においては、
電圧制御機能付の内部降圧電圧回路３ａを備え、基板電
圧ＶＢＢに応じた内部降圧電圧Ｖｉｎｔを出力する構成
となっている。

【０１１０】図３７においては、本実施形態に使用され
る具体例である電圧制御機能付の内部降圧電圧回路３ａ
である。内部降圧電圧用基準電圧回路５０、内部降圧電
圧出力回路５１ａ、内部降圧電圧設定回路５２ａ、差動
増幅回路（比較器）５３ａから構成されている。

【０１１１】内部降圧電圧出力回路５１ａのＰＭＯＳト
ランジスタＴ５４のゲートは差動増幅回路（比較器）５
３ａの出力Ｎ２０に、ソースは電源電圧ＶＤＤに接続さ
れ、ドレインは抵抗Ｒ２３の一端に接続されて内部降圧
電圧Ｖｉｎｔを出力している。抵抗Ｒ２３の他端は、他
端を接地電位に接続された抵抗Ｒ２４の一端に接続され
ると共に、内部降圧電圧ＶｉｎｔのモニターノードＮ２
２として差動増幅回路（比較器）５３ａにフィードバッ
クされる。

【０１１２】内部降圧電圧設定回路５２ａのＰＭＯＳト
ランジスタＴ５５のソースは内部降圧電圧用基準電圧回
路５０の出力ＶＲＥＦに接続され、ドレインはＰＭＯＳ
トランジスタＴ５６のソースに接続されて設定電圧Ｎ２
１を出力している。また、ＰＭＯＳトランジスタＴ５６
のドレイン及びゲートは接地電位に、ＰＭＯＳトランジ
スタＴ５５のゲートは基板電圧ＶＢＢに接続されてい
る。

【０１１３】差動増幅回路（比較器）５３ａは、ゲート
に内部降圧電圧設定回路５２ａの出力Ｎ２１が入力され
るＮＭＯＳトランジスタＴ５７のソースと、ゲートに内
部降圧電圧出力回路５１ａからのフィードバック信号が
入力されるＮＭＯＳトランジスタＴ５８のソースとが共
通に接続され、差動対を構成している。また、ＮＭＯＳ
トランジスタＴ５８のドレインにはＰＭＯＳトランジス
タＴ６０のドレイン及びゲートが接続されると共にＰＭ
ＯＳトランジスタＴ５９のゲートが接続されており、Ｐ
ＭＯＳトランジスタＴ５９のドレインはＮＭＯＳトラン
ジスタＴ５７のドレインに接続され、差動増幅回路（比
較器）５３ａの出力Ｎ２０として前述の内部降圧電圧出
力回路５１ａのＰＭＯＳトランジスタＴ５４のゲートに
接続される。また、ＰＭＯＳトランジスタＴ５９、Ｔ６
０のソースは共に電源電圧ＶＤＤに接続されて、差動増
幅回路（比較器）５３ａの能動負荷を構成している。更
に、バイアス源としてソースが接地電位に、ゲートが電
源電圧ＶＤＤにそれぞれ接続されたＮＭＯＳトランジス
タＴ６１のドレインがＮＭＯＳトランジスタＴ５７、Ｔ
５８のソースに接続されている。

【０１１４】次に、具体的な回路動作について説明す
る。内部降圧電圧設定回路５２ａのＰＭＯＳトランジス
タＴ５５は、ソースに印加される一定電圧のＶＲＥＦに
対してゲートに印加される負電圧のＶＢＢの大きさに応
じてコンダクタンスが決定され、ＰＭＯＳトランジスタ
Ｔ５６を介して接地電位に電流が流れる。従って、ＰＭ
ＯＳトランジスタＴ５５の電流能力に整合してＰＭＯＳ
トランジスタＴ５６が電流を流すことができるように、
自己バイアスされてノードＮ２１の電圧が定まる。即
ち、ＶＢＢ電圧が深くなると、ＰＭＯＳトランジスタＴ
５５のコンダクタンスが大きくなり、これとバランスを
取るようにＰＭＯＳトランジスタＴ５６のコンダクタン
スを大きくするためノードＮ２１の電圧は上昇する。逆
に、ＶＢＢ電圧が浅くなると、小さいコンダクタンスの
ＰＭＯＳトランジスタＴ５５に合わせて、ＰＭＯＳトラ
ンジスタＴ５６のコンダクタンスも小さくてよいのでノ
ードＮ２１の電圧は降下する。負電圧であるＶＢＢ電圧
が深くなれば、正電圧のノードＮ２１は上昇し、浅くな
れば降下して、ＶＢＢ電圧に応じて制御される。

【０１１５】更に、差動増幅回路（比較器）５３ａは内
部降圧電圧出力回路５１ａと共に、フィードバック回路
を構成しており、差動増幅回路（比較器）５３ａの両入
力が常に同じ電圧になるように制御される。即ち、ノー
ドＮ２１が上昇しノードＮ２２より大きくなると、差動
対を構成するＮＭＯＳトランジスタＴ５７とＴ５８で
は、Ｔ５７を介してバイアス電流が流れることとなり、
出力Ｎ２０をローレベルに引き下げる。これは、内部降
圧電圧出力回路５１ａのＰＭＯＳトランジスタＴ５４を
オンさせ、内部降圧電圧Ｖｉｎｔ、そして、ノードＮ２
２を上昇させる。この状態はノードＮ２２がノードＮ２
１に等しくなるまで続く。逆に、ノードＮ２１が降下し
ノードＮ２２より小さくなると、差動対を構成するＮＭ
ＯＳトランジスタＴ５７とＴ５８では、Ｔ５８を介して
バイアス電流が流れることとなり、ＰＭＯＳトランジス
タＴ６０を介してＰＭＯＳトランジスタＴ５９から電流
が供給され、出力Ｎ２０はハイレベルに上昇する。これ
は、内部降圧電圧出力回路５１ａのＰＭＯＳトランジス
タＴ５４をオフさせ、内部降圧電圧Ｖｉｎｔは半導体記
憶装置内の内部回路に消費され降下し、ノードＮ２２を
降下させる。この状態はノードＮ２２がノードＮ２１に
等しくなるまで続く。上記の動作を繰り返し、最終的に
ノードＮ２１とノードＮ２２とが等しくなってバランス
する。尚、この時の電圧関係は、Ｖｉｎｔ＝（（Ｒ２３＋Ｒ２４）／Ｒ２４）×Ｖ（Ｎ２
１）であり、適当にＲ２３、Ｒ２４、Ｖ（Ｎ２１）を設定す
れば、ＶＢＢ電圧に対して最適なＶｉｎｔ電圧が得られ
る。

【０１１６】本実施形態は、基板電圧ＶＢＢの変動に対
し、常時バランスのとれた最適な内部降圧電圧Ｖｉｎｔ
が得られるので、データリテンションモードへの移行及
び同モードからの復帰の際の基板電圧ＶＢＢの変動によ
る過渡的な電荷保持特性の悪化自体を解消できるもので
ある。

【０１１７】以上説明した第１〜７の実施形態は、それ
ぞれ単独に使用できることはもちろんであるが、複数の
形態を同時に使用して実施することも可能である。特
に、第１〜５の実施形態と第６、７実施形態とを組み合
わせて使用すれば、データリテンションモードへの移行
及び同モードからの復帰の双方の動作において、メモリ
セルの電荷保持特性を共に改善でき好適である。

【０１１８】以上詳細に説明したとおり、本実施形態に
係る半導体記憶装置では、データリテンションモードへ
の移行の際、電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖ
ｉｎｔの降下による基板電圧ＶＢＢの変動期間における
過渡的なメモリセルの電荷保持特性の劣化を、変動期間
の検出、あるいは計時により、回復、または、解消する
ことができる。また、データリテンションモードからの
復帰の際、電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉ
ｎｔの上昇による基板電圧ＶＢＢの変動期間における過
渡的なメモリセルの電荷保持特性の劣化を、変動期間の
検出、あるいは計時により、回復、または、解消するこ
ともできる。これにより、データリテンションモードに
おいて、電源電圧ＶＤＤ、あるいは内部降圧電圧Ｖｉｎ
ｔを降下させた状態で、長いリフレッシュ周期で動作さ
せることができ、低消費電力化に最適である。また、本
発明は、通常動作状態とデータリテンションモードとの
間の過渡的な期間のみに限定されて効果を奏するもので
はなく、その他の電源電圧ＶＤＤ、あるいは内部降圧電
圧Ｖｉｎｔと基板電圧ＶＢＢとの間のアンバランスな電
圧状態においても同様な効果を奏するものである。尚、
本発明は前記の実施形態に限定されるものではなく、本
発明の要旨を逸脱しない範囲内で種々の改良、変形が可
能であることはもちろんである。

【０１１９】

【発明の効果】以上説明したとおり、請求項１に記載の
半導体記憶装置装置では、第１の動作モードから第２の
動作モードへ動作モードが遷移して電源電圧が降下する
際の基板電圧の変動期間中に、リフレッシュ制御部は、
所定周期よりも短縮された第１周期でリフレッシュ動作
を実行するようにリフレッシュ部を制御する。これによ
り、電源電圧の降下後の基板電圧の変動期間におけるメ
モリセルの電荷保持特性の悪化を防止することが可能と
なる。そして、請求項２の半導体記憶装置では、リフレ
ッシュ動作の周期は、電源電圧の降下により基板電圧が
変動する期間が経過した後は、所定周期よりも長い第２
周期となるので、低消費電流でのリフレッシュ動作が可
能となる。従って、データリテンションモードへの移行
後の基板電圧変動期間におけるデータの消失を防止しな
がら、変動期間経過後のリフレッシュ周期を長く設定し
て、同モードでの低消費電力動作を可能とする。

【０１２０】請求項３の半導体記憶装置では、電源電圧
の降下による基板電圧の変動期間中には、所定周期より
も短縮された第１周期でリフレッシュ動作を行うので、
この期間のメモリセルの電荷保持特性の悪化を防止する
ことが可能となる。また、請求項４の半導体記憶装置で
は、リフレッシュ動作の周期を短縮された第１周期にす
るためには、周期設定回路の駆動電源電圧を高めてやれ
ばよく、これにより周期設定回路の駆動能力が向上する
ので高速動作をすることとなり、動作周期を第１周期に
短縮することを可能とする。更に、請求項５の半導体記
憶装置では、周期設定回路の駆動電流を高くすることに
より周期設定回路を高速に動作させて、所定周期より短
縮された第１周期で動作させることが可能となる。ま
た、請求項６の半導体記憶装置では、周期設定回路は、
ループ状に奇数個のインバータを接続することにより周
期を設定するので、奇数個のインバータの一部を短絡回
路により短絡することにより信号経路が短縮されるの
で、リフレッシュ動作の周期を所定周期より短縮された
第１周期に短縮するすることが可能となる。

【０１２１】請求項７に記載の半導体記憶装置では、リ
フレッシュ制御部は基板電圧の変動期間中に、基板電圧
に応答して第１周期を長くするので、リフレッシュ動作
を必要以上に短縮せず、基板電圧に対応したメモリセル
の電荷保持性能に適した周期でリフレッシュ動作を実行
することができ、リフレッシュ動作に伴う無駄な電流消
費を削減することが可能である。

【０１２２】請求項８に記載の半導体記憶装置では、基
板電圧の変動期間中に、リフレッシュ動作の頻度を高め
るために、第１の動作モードにおける１回のリフレッシ
ュ動作で選択されるよりも多くのメモリセルを選択して
リフレッシュ動作を実行する。１回に選択されるメモリ
セルを多くすることでリフレッシュ動作を高速化するこ
となくリフレッシュの頻度を高めることができる。

【０１２３】請求項９に記載の半導体記憶装置では、第
１の動作モードから第２の動作モードへ動作モードが遷
移して電源電圧が降下する際の基板電圧の変動期間中
に、基板電圧制御回路は、基板電圧を所定電圧に接続す
ることにより第２の電源電圧と基板電圧との電圧のアン
バランス状態を迅速に解消し、アンバランス状態におけ
る電荷保持性能の悪化現象を防止することが可能とな
る。

【０１２４】請求項１０に記載の半導体記憶装置では、
第１の動作モードから第２の動作モードへ遷移する際の
基板電圧の変化に応じて第２の電源電圧のレベルを降圧
するので、第２の動作モードでのメモリセルのリフレッ
シュ動作における第２の電源電圧と基板電圧との電圧値
のアンバランス状態は発生せず、メモリセルの電荷保持
性能の悪化現象を防止することが可能である。

【０１２５】請求項１１に記載の半導体記憶装置では、
第１の動作モードから第２の動作モードへ遷移する際、
基板電圧が変化して所定のレベルに達した後に、降圧電
圧発生回路が第１の電源電圧を第２の電源電圧に降下さ
せるので、基板電圧の変動期間中に第２の電源電圧でメ
モリセルのリフレッシュ動作が実行されることはない。
従って、変動期間中は、セルキャパシタに印加される電
源電圧は高く保たれ、蓄積電荷量が減少することはなく
電荷の保持特性を良好に保つことができ、基板電圧の変
動期間中における電荷保持性能の悪化を防止することが
できる。

【０１２６】請求項１２に記載の半導体記憶装置では、
第２の動作モードから第１の動作モードへ移行する期間
中、基板電圧発生回路の駆動能力を増大させるので、第
２の電源電圧から第１の電源電圧への電源電圧の上昇に
応答して基板電圧を迅速に追従させることができる。従
って、電源電圧の上昇に伴う基板電圧の変動現象は抑制
され、電源電圧と基板電圧との電圧値のアンバランス状
態は迅速に解消され、電荷保持性能の悪化現象を防止す
ることができる。従って、データリテンションモードか
らの復帰時のディスターブの問題は発生せず、メモリセ
ルは確実にデータを保持することが可能である。

【０１２７】請求項１３に記載の半導体記憶装置では、
第２の電源電圧から第１の電源電圧への電源電圧の上昇
に基板電圧を迅速に追従させるため、第２の動作モード
から第１の動作モードへ移行する期間中に、一時的に動
作する第２基板電圧発生回路を備えたので、基板電圧は
電源電圧の上昇に迅速に追従することが可能となる。ま
た、請求項１４の半導体記憶装置では、第２の電源電圧
から第１の電源電圧への電源電圧の上昇に基板電圧を迅
速に追従させるため、チャージポンプ回路により構成さ
れた基板電圧発生回路のポンピング周波数を高くするの
で、基板電圧発生回路の駆動能力が向上し、基板電圧は
電源電圧の上昇に迅速に追従することが可能となる。従
って、請求項１３及び１４の半導体記憶装置において、
電源電圧の上昇に伴う基板電圧の変動現象は抑制され、
電源電圧と基板電圧との電圧値のアンバランス状態は迅
速に解消され、電荷保持性能の悪化現象を防止すること
ができる。

【０１２８】（付記）（１）本願に係る半導体記憶装置においては、第１の
電源電圧で動作する第１の動作モードと、第１の電源電
圧よりも低い第２の電源電圧でメモリセルのリフレッシ
ュ動作を実行する第２の動作モードを有し、メモリセル
領域の基板部に印加する基板電圧を発生する基板電圧発
生回路と、メモリセルのリフレッシュ動作を第１の動作
モードにおいて所定周期で行うリフレッシュ部とを有す
る半導体記憶装置において、第１の動作モードから第２
の動作モードへ遷移する際の基板電圧の変動期間中に、
所定周期よりも短縮された第１周期でリフレッシュ動作
を実行するようにリフレッシュ部を制御するリフレッシ
ュ制御部とを備えることが望ましい。

【０１２９】前記（１）の半導体記憶装置によれば、第
１の動作モードから第２の動作モードへ動作モードが遷
移して電源電圧が降下する際の基板電圧の変動期間中
に、リフレッシュ制御部は、所定周期よりも短縮された
第１周期でリフレッシュ動作を実行するようにリフレッ
シュ部を制御する。これにより、電源電圧の降下後の基
板電圧の変動期間におけるメモリセルの電荷保持特性の
悪化を防止することが可能となる。

【０１３０】（２）本願に係る半導体記憶装置におい
ては、（１）の半導体記憶装置において、リフレッシュ
制御部は、変動期間が経過した後、所定周期よりも長い
第２周期でリフレッシュ動作を実行するようにリフレッ
シュ部を制御することが望ましい。

【０１３１】前記（２）の半導体記憶装置によれば、リ
フレッシュ動作の周期は、電源電圧の降下により基板電
圧が変動する期間が経過した後は、所定周期よりも長い
第２周期となるので、低消費電流でのリフレッシュ動作
が可能となる。従って、データリテンションモードへの
移行後の基板電圧変動期間におけるデータの消失を防止
しながら、変動期間経過後のリフレッシュ周期を長く設
定して、同モードでの低消費電力動作を可能とする。

【０１３２】（３）本願に係る半導体記憶装置におい
ては、（２）の半導体記憶装置において、変動期間中に
所定周期を短縮して第１周期を設定する周期設定回路を
備え、リフレッシュ制御部は、周期設定回路により設定
された第１周期でリフレッシュ動作を行うようにリフレ
ッシュ部を制御することが望ましい。

【０１３３】前記（３）の半導体記憶装置によれば、電
源電圧の降下による基板電圧の変動期間中には、所定周
期よりも短縮された第１周期でリフレッシュ動作を行う
ので、この期間のメモリセルの電荷保持特性の悪化を防
止することが可能となる。

【０１３４】（４）本願に係る半導体記憶装置におい
ては、（３）の半導体記憶装置において、第１周期は、
周期設定回路に印加される駆動電源電圧を高くすること
により設定されることが望ましい。

【０１３５】前記（４）の半導体記憶装置によれば、リ
フレッシュ動作の周期を短縮された第１周期にするため
には、周期設定回路の駆動電源電圧を高めてやればよ
く、これにより周期設定回路の駆動能力が向上するので
高速動作をすることとなり、動作周期を第１周期に短縮
することを可能とする。

【０１３６】（５）本願に係る半導体記憶装置におい
ては、（３）の半導体記憶装置において、第１周期は、
周期設定回路に印加される駆動電流を高くすることによ
り設定されることが望ましい。

【０１３７】前記（５）の半導体記憶装置によれば、周
期設定回路の駆動電流を高くすることにより周期設定回
路を高速に動作させて、所定周期より短縮された第１周
期で動作させることが可能となる。

【０１３８】（６）本願に係る半導体記憶装置におい
ては、（３）の半導体記憶装置において、周期設定回路
は、ループ状に接続された奇数個のインバータと、変動
期間中に奇数個のインバータの一部を短絡する短絡回路
とを備えることが望ましい。

【０１３９】前記（６）の半導体記憶装置によれば、周
期設定回路は、ループ状に奇数個のインバータを接続す
ることにより周期を設定するので、奇数個のインバータ
の一部を短絡回路により短絡することにより信号経路が
短縮されるので、リフレッシュ動作の周期を所定周期よ
り短縮された第１周期に短縮するすることが可能とな
る。

【０１４０】（７）本願に係る半導体記憶装置におい
ては、（１）の半導体記憶装置において、リフレッシュ
制御部は、基板電圧の変動期間中に基板電圧に応答して
第１周期を長くすることが望ましい。

【０１４１】前記（７）の半導体記憶装置によれば、リ
フレッシュ制御部は基板電圧の変動期間中に、基板電圧
に応答して第１周期を長くするので、リフレッシュ動作
を必要以上に短縮せず、基板電圧に対応したメモリセル
の電荷保持性能に適した周期でリフレッシュ動作を実行
することができ、リフレッシュ動作に伴う無駄な電流消
費を削減することが可能である。

【０１４２】（８）本願に係る半導体記憶装置におい
ては、（１）の半導体記憶装置において、リフレッシュ
制御部は、第１の動作モードにおいて１回のリフレッシ
ュ動作で選択されるメモリセルの数よりも多い数のメモ
リセルを変動期間中に選択してリフレッシュ動作が行わ
れるように、リフレッシュ部を制御することが望まし
い。

【０１４３】前記（８）の半導体記憶装置によれば、基
板電圧の変動期間中に、リフレッシュ動作の頻度を高め
るために、第１の動作モードにおける１回のリフレッシ
ュ動作で選択されるよりも多くのメモリセルを選択して
リフレッシュ動作を実行する。１回に選択されるメモリ
セルを多くすることでリフレッシュ動作を高速化するこ
となくリフレッシュの頻度を高めることができる。

【０１４４】（９）本願に係る半導体記憶装置におい
ては、第１の電源電圧で動作する第１の動作モードと、
第１の電源電圧よりも低い第２の電源電圧でメモリセル
のリフレッシュ動作を実行する第２の動作モードを有
し、メモリセル領域の基板部に印加する基板電圧を発生
する基板電圧発生回路と、メモリセルのリフレッシュ動
作を第１の動作モードにおいて所定周期で行うリフレッ
シュ部とを有する半導体記憶装置において、第１の動作
モードから第２の動作モードへ遷移する際の基板電圧の
変動期間中に、基板電圧を所定電圧に接続させる基板電
圧制御回路とを備えることが望ましい。

【０１４５】前記（９）の半導体記憶装置によれば、第
１の動作モードから第２の動作モードへ動作モードが遷
移して電源電圧が降下する際の基板電圧の変動期間中
に、基板電圧制御回路は、基板電圧を所定電圧に接続す
ることにより第２の電源電圧と基板電圧との電圧のアン
バランス状態を迅速に解消し、アンバランス状態におけ
る電荷保持性能の悪化現象を防止することが可能とな
る。

【０１４６】（１０）本願に係る半導体記憶装置にお
いては、第１の電源電圧で動作する第１の動作モード
と、第１の電源電圧よりも低い第２の電源電圧でメモリ
セルのリフレッシュ動作を実行する第２の動作モードを
有し、メモリセル領域の基板部に印加する基板電圧を発
生する基板電圧発生回路と、第１の電源電圧から第２の
電源電圧を生成する降圧電圧発生回路とを備え、降圧電
圧発生回路は、第１の動作モードから第２の動作モード
へ遷移する際の基板電圧の変化に応答して、第２の電源
電圧のレベルを降下させることが望ましい。

【０１４７】前記（１０）の半導体記憶装置によれば、
第１の動作モードから第２の動作モードへ遷移する際の
基板電圧の変化に応じて第２の電源電圧のレベルを降圧
するので、第２の動作モードでのメモリセルのリフレッ
シュ動作における第２の電源電圧と基板電圧との電圧値
のアンバランス状態は発生せず、メモリセルの電荷保持
性能の悪化現象を防止することが可能である。

【０１４８】（１１）本願に係る半導体記憶装置にお
いては、第１の電源電圧で動作する第１の動作モード
と、第１の電源電圧よりも低い第２の電源電圧でメモリ
セルのリフレッシュ動作を実行する第２の動作モードを
有し、メモリセル領域の基板部に印加する基板電圧を発
生する基板電圧発生回路と、第１の電源電圧から第２の
電源電圧を生成する降圧電圧発生回路と、降圧電圧発生
回路は、第１の動作モードから第２の動作モードへ遷移
する際、基板電圧が所定のレベルに達した後、第１の電
源電圧を第２の電源電圧に降下させることが望ましい。

【０１４９】前記（１１）の半導体記憶装置によれば、
第１の動作モードから第２の動作モードへ遷移する際、
基板電圧が変化して所定のレベルに達した後に、降圧電
圧発生回路が第１の電源電圧を第２の電源電圧に降下さ
せるので、基板電圧の変動期間中に第２の電源電圧でメ
モリセルのリフレッシュ動作が実行されることはない。
従って、変動期間中は、セルキャパシタに印加される電
源電圧は高く保たれ、蓄積電荷量が減少することはなく
電荷の保持特性を良好に保つことができ、基板電圧の変
動期間中における電荷保持性能の悪化を防止することが
できる。

【０１５０】（１２）本願に係る半導体記憶装置は、
第１の電源電圧で動作する第１の動作モードと、第１の
電源電圧よりも低い電源電圧でメモリセルのリフレッシ
ュ動作を実行する第２の動作モードを有し、メモリセル
領域の基板部に印加する基板電圧を生成する基板電圧発
生回路を備え、第２の動作モードから第１の動作モード
へ移行する期間中、基板電圧発生回路の駆動能力を増大
させることが望ましい。

【０１５１】前記（１２）の半導体記憶装置によれば、
第２の動作モードから第１の動作モードへ移行する期間
中、基板電圧発生回路の駆動能力を増大させるので、第
２の電源電圧から第１の電源電圧への電源電圧の上昇に
応答して基板電圧を迅速に追従させることができる。従
って、電源電圧の上昇に伴う基板電圧の変動現象は抑制
され、電源電圧と基板電圧との電圧値のアンバランス状
態は迅速に解消され、電荷保持性能の悪化現象を防止す
ることができる。従って、データリテンションモードか
らの復帰時のディスターブの問題は発生せず、メモリセ
ルは確実にデータを保持することが可能である。

【０１５２】（１３）本願に係る半導体記憶装置にお
いては、（１２）の半導体記憶装置において、基板電圧
発生回路は、常時動作状態を継続する第１基板電圧発生
回路、及び、移行する期間中一時的に動作する第２基板
電圧発生回路とを有することが望ましい。

【０１５３】前記（１３）の半導体記憶装置によれば、
第２の電源電圧から第１の電源電圧への電源電圧の上昇
に基板電圧を迅速に追従させるため、第２の動作モード
から第１の動作モードへ移行する期間中に、一時的に動
作する第２基板電圧発生回路を備えたので、基板電圧は
電源電圧の上昇に迅速に追従することが可能となる。従
って、電源電圧の上昇に伴う基板電圧の変動現象は抑制
され、電源電圧と基板電圧との電圧値のアンバランス状
態は迅速に解消され、電荷保持性能の悪化現象を防止す
ることができる。

【０１５４】（１４）本願に係る半導体記憶装置にお
いては、（１２）の半導体記憶装置において、基板電圧
発生回路は、チャージポンプ回路から構成されており、
移行する期間中にチャージポンプ回路のポンピング周波
数を高くすることが望ましい。

【０１５５】前記（１４）の半導体記憶装置によれば、
第２の電源電圧から第１の電源電圧への電源電圧の上昇
に基板電圧を迅速に追従させるため、チャージポンプ回
路により構成された基板電圧発生回路のポンピング周波
数を高くするので、基板電圧発生回路の駆動能力が向上
し、基板電圧は電源電圧の上昇に迅速に追従することが
可能となる。従って、電源電圧の上昇に伴う基板電圧の
変動現象は抑制され、電源電圧と基板電圧との電圧値の
アンバランス状態は迅速に解消され、電荷保持性能の悪
化現象を防止することができる。

【０１５６】（１５）本願に係る半導体記憶装置にお
いては、（４）の半導体記憶装置において、基板電圧発
生回路により発生される基板電圧は負電圧に設定されて
おり、第１周期は、周期設定回路の基準電圧端子に、負
電圧からなる基板電圧を印加することにより設定される
ことが望ましい。

【０１５７】前記（１５）の半導体記憶装置によれば、
周期設定回路の駆動電圧を高めるために、周期設定回路
の基準電圧端子を負電圧である基板電圧に接続する。基
準電圧端子への接続をより低い電位である負電圧に接続
することで、周期設定手回路段に印加される駆動電圧を
高くすることができ、周期設定回路の駆動能力が向上し
てリフレッシュ周期を第１周期に短縮することが可能と
なる。

【０１５８】（１６）本願に係る半導体記憶装置にお
いては、（４）の半導体記憶装置において、電源電圧と
周期設定回路の電源端子との間に接続されるとともに、
電源端子に対して電源電圧よりも降圧された降圧電圧を
供給する電源電圧降圧回路と、電源電圧降圧回路の入力
及び出力間を短絡する短絡回路とを備え、前記所定周期
は、電源電圧降圧回路を介して降圧された降圧電圧を周
期設定回路に印加することにより設定され、第１周期
は、短絡回路を作動させて降圧電圧よりも高い電圧を周
期設定回路に印加することにより設定されることが望ま
しい。

【０１５９】前記（１６）の半導体記憶装置によれば、
周期設定回路に電源電圧を供給する際、通常の動作状態
においては、短絡回路を作動させることなく、電源電圧
降圧回路を介して降圧された電圧を供給し、所定周期で
動作をさせ、リフレッシュ周期を短縮したい場合には短
絡回路を作動させて、電源電圧降圧回路をバイパスして
やれば、より高い電圧を周期設定回路に供給することが
可能となる。これにより周期設定回路に印加される駆動
電圧を高くすることができ、周期設定回路の駆動能力が
向上してリフレッシュ周期を所定周期よりも短い第１周
期に短縮することが可能となる。

【０１６０】（１７）本願に係る半導体記憶装置にお
いては、（４）の半導体記憶装置において、電源電圧よ
りも低い電圧を発生する内部降圧電圧発生回路と、周期
設定回路の電源端子と電源電圧又は内部降圧電圧発生回
路との接続状態を切り替える切替回路とを備え、所定周
期は、切替回路を介して周期設定回路と内部降圧電圧発
生回路とを接続し、周期設定回路に対して電源電圧より
も低い電圧を印加することにより設定され、第１周期
は、切替回路を介して周期設定回路と電源電圧とを接続
し、周期設定回路に対して電源電圧を印加することによ
り設定されることが望ましい。

【０１６１】前記（１７）の半導体記憶装置によれば、
通常の動作状態では切替回路を介して周期設定回路と内
部降圧電圧発生回路とを接続し、周期設定回路に電源電
圧よりも低い電圧を供給することにより所定周期でリフ
レッシュ動作を行わせ、また、電源電圧の低下に基づき
基板電圧が変動する変動期間においては、切替回路を介
して周期設定回路と電源電圧とを接続して内部降圧電圧
よりも高い電圧を供給することにより、周期設定手段の
駆動能力を向上してリフレッシュ周期を第１周期に短縮
することが可能となる。

【０１６２】（１８）本願に係る半導体記憶装置にお
いては、（５）の半導体記憶装置において、周期設定回
路に印加する駆動電流を制御する駆動電流制御回路を備
え、駆動電流制御回路は、変動期間以外の期間において
は所定の駆動電流を周期設定回路に印加し、変動期間中
には所定の駆動電流よりも高い電流値を有する電流を周
期設定回路に印加することが望ましい。

【０１６３】前記（１８）の半導体記憶装置によれば、
駆動電流の向上は駆動電流制御回路で制御し、変動期間
中には所定の駆動電流よりも高い電流値を有する電流を
周期設定回路に印加することができ、リフレッシュ動作
の周期を第１周期に短縮することが可能となる。

【０１６４】（１９）本願に係る半導体記憶装置にお
いては、（８）の半導体記憶装置において、選択手段
は、各メモリセルに対応するワード線を同時に選択する
ことが望ましい。

【０１６５】前記（１９）の半導体記憶装置によれば、
同時に選択されるワード線の数を増やすことにより、同
時にリフレッシュされるメモリセルの数を増やすことが
可能である。そして、これらの選択手段はごく簡単な論
理構成により達成可能である。

【０１６６】（２０）本願に係る半導体記憶装置にお
いては、（８）の半導体記憶装置において、選択手段
は、複数のメモリセルを集合してなるセルアレイブロッ
クを同時に選択することが望ましい。

【０１６７】前記（２０）の半導体記憶装置によれば、
同時に選択されるセルブロックアレイの数を増やすこと
により、同時にリフレッシュされるメモリセルの数を増
やすことが可能である。そして、これらの選択手段はご
く簡単な論理構成により達成可能である。

【０１６８】（２１）本願に係る半導体記憶装置にお
いては、（９）の半導体記憶装置において、基板電圧制
御回路は、変動期間中に基板電圧が基準電位に接続さ
れ、半導体記憶装置内に分散配置されていることが望ま
しい。

【０１６９】前記（２１）の半導体記憶装置によれば、
電源電圧の降下によって基板電圧が変動した際、基板端
子を基準電位に接続することにより、基板部分の電位を
急速に所定値に収斂させることが可能である。電源電圧
と基板電圧とのアンバランス状態を迅速に解消し、アン
バランス状態における電荷保持性能の悪化現象を発生し
ない。この場合、基板電圧制御手段を半導体記憶装置内
に分散して複数ユニットを配置することにより、メモリ
セル領域内の大きな容量成分を持った基板部分を迅速且
つ均等に所定の設定値に収斂させることが可能とな
る。、

【０１７０】（２２）本願に係る半導体記憶装置にお
いては、（１０）又は（１１）の半導体記憶装置におい
て、電圧制御回路は、半導体記憶装置内で分散配置され
ていることが望ましい。

【０１７１】前記（２２）の半導体記憶装置によれば、
基板電圧の変動期間中における内部降圧電圧の変動を制
御する制御回路を半導体記憶装置内に分散して複数ユニ
ットを配置することにより、内部降圧電圧を迅速且つ均
等に所定の設定値に制御することが可能となる。

【図面の簡単な説明】

【図１】本発明を具体化した第１実施形態の半導体記憶
装置のブロック回路図。

【図２】第１実施形態に使用する基板電圧検出回路の具
体例。

【図３】第１実施形態に使用する基板電圧検出回路の具
体例の動作を説明するためのタイムチャート。

【図４】第１実施形態に使用するリフレッシュ時間計時
回路の具体例。

【図５】第１実施形態に使用するリフレッシュ時間計時
回路の具体例の動作を説明するためのタイムチャート。

【図６】第１実施形態に使用するリフレッシュ時間計時
回路の第１の変形例。

【図７】第１実施形態に使用するリフレッシュ時間計時
回路の第１の変形例の動作を説明するためのタイムチャ
ート。

【図８】第１実施形態に使用するリフレッシュ時間計時
回路の第２の変形例。

【図９】第１実施形態に使用するリフレッシュ時間計時
回路の第２の変形例の動作を説明するためのタイムチャ
ート。

【図１０】第１実施形態に使用するリフレッシュ時間計
時回路の第３の変形例。

【図１１】第１実施形態に使用するリフレッシュ時間計
時回路の第４の変形例。

【図１２】第１実施形態に使用するリフレッシュ時間計
時回路の第５の変形例。

【図１３】第１実施形態に使用するリフレッシュ時間計
時回路の第５の変形例の動作を説明するためのタイムチ
ャート。

【図１４】第１実施形態に使用するリフレッシュ時間計
時回路の第６の変形例。

【図１５】第１実施形態に使用するリフレッシュ時間計
時回路の第６の変形例の動作を説明するためのタイムチ
ャート。

【図１６】第１実施形態に使用するリフレッシュ時間計
時回路の第７の変形例。

【図１７】本発明を具体化した第２実施形態の半導体記
憶装置のブロック回路図。

【図１８】第２実施形態に使用するデータリテンション
モードエントリー判定回路の具体例。

【図１９】第２実施形態に使用するデータリテンション
モードエントリー判定回路の第１の変形例。

【図２０】第２実施形態に使用するデータリテンション
モードエントリー判定回路の第１の変形例の動作を説明
するためのタイムチャート。

【図２１】本発明を具体化した第３実施形態の半導体記
憶装置のブロック回路図。

【図２２】第３実施形態に使用するＶＤＤ電圧変化検出
回路の具体例。

【図２３】第３実施形態に使用するＶＤＤ電圧変化検出
回路の具体例における差動増幅回路（比較器）の比較動
作を説明するためのタイムチャート。

【図２４】本発明を具体化した第４実施形態の半導体記
憶装置のブロック回路図。

【図２５】第４実施形態に使用する基板電圧変化補助回
路の具体例。

【図２６】本発明を具体化した第５実施形態の半導体記
憶装置のブロック回路図。

【図２７】第５実施形態に使用する電圧制御機能付の内
部降圧電圧回路の具体例。

【図２８】第５実施形態に使用する電圧制御機能付の内
部降圧電圧回路の具体例の動作を説明するためのタイム
チャート。

【図２９】本発明を具体化した第６実施形態の半導体記
憶装置のブロック回路図。

【図３０】第６実施形態に使用するデータリテンション
イグジット検出回路の具体例。

【図３１】第６実施形態に使用するデータリテンション
イグジット検出回路の具体例の動作を説明するためのタ
イムチャート。

【図３２】第６実施形態に使用するデータリテンション
イグジット検出回路の第１の変形例。

【図３３】第６実施形態に使用するデータリテンション
イグジット検出回路の第２の変形例。

【図３４】第６実施形態に使用するデータリテンション
イグジット検出回路からの信号／φＡを受け入れ、基板
電圧ＶＢＢの発生を補強する基板電圧発生補助回路の具
体例。

【図３５】第６実施形態に使用するデータリテンション
イグジット検出回路からの信号／φＡを受け入れ、基板
電圧ＶＢＢの発生を補強する基板電圧発生補助回路の変
形例。

【図３６】本発明を具体化した第７実施形態の半導体記
憶装置のブロック回路図。

【図３７】第７実施形態に使用する電圧制御機能付の内
部降圧電圧回路の具体例。

【図３８】従来技術における半導体記憶装置のブロック
回路図。

【図３９】半導体記憶装置のメモリセルアレイにおける
メモリセル、ワード線、及びビット線の配置関係の模式
図。

【図４０】半導体記憶装置のビット線に沿ったメモリセ
ルの断面構造図

【図４１】半導体記憶装置のチップレイアウトの一例を
示す模式図

【図４２】（ａ）：半導体記憶装置におけるデータリテ
ンションモードへの移行に伴う電源電圧ＶＤＤ（内部降
圧電圧Ｖｉｎｔ）の降下の際の基板電圧ＶＢＢの変化を
示すタイムチャート。（ｂ）：半導体記憶装置における
データリテンションモードからの復帰に伴う電源電圧Ｖ
ＤＤ（内部降圧電圧Ｖｉｎｔ）の上昇の際の基板電圧Ｖ
ＢＢの変化を示すタイムチャート。

【図４３】メモリセルの蓄積電荷量の時間推移を模式的
に示したグラフ。

【符号の説明】

１基板電圧検出回路２データリテンションエントリー
判定回路３、３ａ、３０３内部降圧電圧発生回路４、４ａ基板電圧発生補助回路４ｂ、３０４基板電圧発生回路５ＶＤＤ電圧変化検出回路６リフレッシュ時間計時回路７データリテンションイグジッ
ト検出回路８基板電圧変化補助回路９、３０９セルアレイブロック選択回路１０、３１０ワード線選択回路３０５メモリセルアレイ３１３メモリセル３１５ＮＭＯＳスイッチ３１６セルキャパシタ３１７フィールド酸化膜／ＲＡＳＲｏｗＡｄｄｒｅｓｓＳ
ｔｒｏｂｅ信号／ＣＡＳＣｏｌｕｍｎＡｄｄｒｅｓ
ｓＳｔｒｏｂｅ信号／ＷＥＷｒｉｔｅＥｎａｂｌｅ信
号ＣＬＫＣｌｏｃｋ信号ＷＬワード線ＢＬビット線ＲＡロウアドレスＲＡｒｅｆリフレッシュ用ロウアドレスＣＡカラムアドレスＭ１、Ｍ２メモリセルＭＦ１フィールドＭＯＳトランジス
タ

Claims

【特許請求の範囲】

【請求項１】第１の電源電圧で動作する第１の動作モ
ードと、該第１の電源電圧よりも低い第２の電源電圧で
メモリセルのリフレッシュ動作を実行する第２の動作モ
ードを有し、メモリセル領域の基板部に印加する基板電圧を発生する
基板電圧発生回路と、前記メモリセルの前記リフレッシュ動作を前記第１の動
作モードにおいて所定周期で行うリフレッシュ部とを有
する半導体記憶装置において、前記第１の動作モードから第２の動作モードへ遷移する
際の前記基板電圧の変動期間中に、前記所定周期よりも
短縮された第１周期で前記リフレッシュ動作を実行する
ように前記リフレッシュ部を制御するリフレッシュ制御
部とを備えたことを特徴とする半導体記憶装置。
【請求項２】前記リフレッシュ制御部は、前記変動期
間が経過した後、前記所定周期よりも長い第２周期でリ
フレッシュ動作を実行するように前記リフレッシュ部を
制御することを特徴とする請求項１記載の半導体記憶装
置。
【請求項３】前記変動期間中に前記所定周期を短縮し
て前記第１周期を設定する周期設定回路を備え、前記リフレッシュ制御部は、前記周期設定回路により設
定された前記第１周期で前記リフレッシュ動作を行うよ
うに前記リフレッシュ部を制御することを特徴とする請
求項２記載の半導体記憶装置。
【請求項４】前記第１周期は、前記周期設定回路に印
加される駆動電源電圧を高くすることにより設定される
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】前記第１周期は、前記周期設定回路に印
加される駆動電流を高くすることにより設定されること
を特徴とする請求項３記載の半導体記憶装置。
【請求項６】前記周期設定回路は、ループ状に接続さ
れた奇数個のインバータと、前記変動期間中に前記奇数個のインバータの一部を短絡
する短絡回路とを備えたことを特徴とする請求項３記載
の半導体記憶装置。
【請求項７】前記リフレッシュ制御部は、前記基板電
圧の変動期間中に前記基板電圧に応答して前記第１周期
を長くすることを特徴とする請求項１記載の半導体記憶
装置。
【請求項８】前記リフレッシュ制御部は、前記第１の
動作モードにおいて１回のリフレッシュ動作で選択され
るメモリセルの数よりも多い数のメモリセルを前記変動
期間中に選択して前記リフレッシュ動作が行われるよう
に、前記リフレッシュ部を制御することを特徴とする請
求項１記載の半導体記憶装置。
【請求項９】第１の電源電圧で動作する第１の動作モ
ードと、該第１の電源電圧よりも低い第２の電源電圧で
メモリセルのリフレッシュ動作を実行する第２の動作モ
ードを有し、メモリセル領域の基板部に印加する基板電圧を発生する
基板電圧発生回路と、前記メモリセルの前記リフレッシ
ュ動作を前記第１の動作モードにおいて所定周期で行う
リフレッシュ部とを有する半導体記憶装置において、前記第１の動作モードから第２の動作モードへ遷移する
際の前記基板電圧の変動期間中に、前記基板電圧を所定
電圧に接続させる基板電圧制御回路とを備えたことを特
徴とする半導体記憶装置。
【請求項１０】第１の電源電圧で動作する第１の動作
モードと、該第１の電源電圧よりも低い第２の電源電圧
でメモリセルのリフレッシュ動作を実行する第２の動作
モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する
基板電圧発生回路と、前記第１の電源電圧から前記第２
の電源電圧を生成する降圧電圧発生回路とを備え、前記降圧電圧発生回路は、前記第１の動作モードから第
２の動作モードへ遷移する際の前記基板電圧の変化に応
答して、前記第２の電源電圧のレベルを降下させること
を特徴とする半導体記憶装置。
【請求項１１】第１の電源電圧で動作する第１の動作
モードと、該第１の電源電圧よりも低い第２の電源電圧
でメモリセルのリフレッシュ動作を実行する第２の動作
モードを有し、メモリセル領域の基板部に印加する基板電圧を発生する
基板電圧発生回路と、前記第１の電源電圧から前記第２の電源電圧を生成する
降圧電圧発生回路と、前記降圧電圧発生回路は、前記第１の動作モードから第
２の動作モードへ遷移する際、前記基板電圧が所定のレ
ベルに達した後、前記第１の電源電圧を前記第２の電源
電圧に降下させることを特徴とする半導体記憶装置。
【請求項１２】第１の電源電圧で動作する第１の動作
モードと、該第１の電源電圧よりも低い第２の電源電圧
でメモリセルのリフレッシュ動作を実行する第２の動作
モードを有し、メモリセル領域の基板部に印加する基板電圧を生成する
基板電圧発生回路を備え、前記第２の動作モードから前記第１の動作モードへ移行
する期間中、前記基板電圧発生回路の駆動能力を増大さ
せることを特徴とする半導体記憶装置。
【請求項１３】前記基板電圧発生回路は、常時動作状
態を継続する第１基板電圧発生回路、及び、前記移行す
る期間中一時的に動作する第２基板電圧発生回路とを有
することを特徴とする請求項１２記載の半導体記憶装
置。
【請求項１４】前記基板電圧発生回路は、チャージポ
ンプ回路から構成されており、前記移行する期間中に前記チャージポンプ回路のポンピ
ング周波数を高くすることを特徴とする請求項１２記載
の半導体記憶装置。