JP2003132679A

JP2003132679A - 半導体装置

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Publication number: JP2003132679A
Application number: JP2001324458A
Authority: JP
Inventors: Takesada Akiba; 武定秋葉; Shinji Horiguchi; 真志堀口
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 2001-10-23
Filing date: 2001-10-23
Publication date: 2003-05-09

Abstract

(57)【要約】【課題】外部プラス電源電圧が低電圧から高電圧まで
の広い電圧範囲で、出力電圧が一定で安定に動作し、し
かも素子の信頼性を確保した内部昇圧回路、および半導
体チップを実現する。【解決手段】チップ内に１機の降圧回路１２と２機の
昇圧回路１３，１４を設け、降圧回路１２では外部電圧
ＶＤＤから一定電圧ＶＡＲＹを発生してビット線に電圧
を供給し、第１の昇圧回路１３は外部電圧ＶＤＤを供給
して内部昇圧電圧ＶＰＰＬを発生し、ビット線のプリチ
ャージ回路に電圧を供給し、第２の昇圧回路１４は内部
昇圧電圧ＶＰＰＬを供給して内部昇圧電圧ＶＰＰＨを発
生し、ワード線に電圧を供給する。ＶＰＰＬとＶＡＲＹ
との電圧差は一定とし、プリチャージ回路を構成するＭ
ＯＳのしきい値より高く調整し、ＶＰＰＨとＶＡＲＹと
の電圧差は一定とし、メモリセルを構成するＭＯＳのし
きい値より高く調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ装置
の電源回路に係わり、特に出力電圧の安定化と消費電流
低減に適した回路方式に適用して有効な技術に関する。

【０００２】

【従来の技術】本発明者が検討した技術として、半導体
メモリ装置の電源回路に関しては、以下のような技術が
考えられる。

【０００３】多くの技術的進歩によって、集積回路、す
なわち「チップ」は単一のモノリシックデバイス上に数
百万ものトランジスタを組み込んだものとなっている。
それにより、速度の向上およびサイズの減少をはじめと
して、多くの利益が得られている。しかし、トランジス
タの数が多くなるにつれ、チップ速度、消費電力、信頼
性がより関心を引くようになっている。その結果、多く
のチップについて外部プラス電源電圧は低下してきてい
る。例えば、従来の１６Ｍビット・ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）は５．０Ｖから
３．３Ｖの外部プラス電源電圧を用いているが、２５６
ＭビットＤＲＡＭでは３．３Ｖか２．５Ｖの外部プラス
電源電圧を用いている。低い外部プラス電源電圧を用い
るとＤＲＡＭの速度を遅くさせるかもしれないが、消費
電力を低減できる。さらに、薄いトランジスタのゲート
膜やメモリセルの誘電体に、非常に高い電界強度を加え
ることにより引き起こされる破壊等の信頼性の問題も低
減できる。

【０００４】このように外部プラス電源電圧ＶＤＤが低
くなっていく一方で、ＤＲＡＭの内部では、ＶＤＤ以上
の高い電圧が必要である。例えば２．５Ｖの外部プラス
電源電圧を使用する２５６ＭビットＤＲＡＭでは、メモ
リセルを制御するワード線の電圧は３．６ＶとＶＤＤよ
り高い電圧を使用している。このため、ＤＲＡＭのチッ
プ内には、ＶＤＤを供給源として、ＶＤＤより高い電圧
を発生する昇圧回路を搭載している。

【０００５】図１４に、従来からダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）で一般的に使用され
ている昇圧回路の一例を示す。参照番号８０は２．５Ｖ
の外部プラス電源電圧ＶＤＤで動作するＤＲＡＭのチッ
プである。このチップは、周辺回路１５、ワードデコー
ダ１６、アレイ制御回路１７、アレイブロック１８、降
圧回路８１および８２と昇圧回路８３で構成されてい
る。なお、アレイブロック１８は、複数のワード線ＷＬ
とビット対ＢＬＴ，ＢＬＢの交点に、トランジスタ２０
と蓄積容量ＣｓからなるメモリセルＭＣを配置し、各ビ
ット線対ＢＬＴ，ＢＬＢにはセンスアンプ２５と、ＮＭ
ＯＳトランジスタ２２，２３，２４で構成するプリチャ
ージ回路が接続されている。

【０００６】降圧回路８１では、外部プラス電源ＶＤＤ
から降圧した内部電圧ＶＰＥＲＩ（例えば２．２Ｖ）を
発生し、周辺回路１５に供給する。また、降圧回路８２
では、外部プラス電源ＶＤＤから降圧した内部電圧ＶＡ
ＲＹ（例えば１．８Ｖ）を発生し、アレイブロック１８
のセンスアンプ２５に供給する。さらに昇圧回路８３
は、外部プラス電源ＶＤＤを昇圧して、ＶＤＤより高い
内部電圧ＶＰＰ（例えば３．６Ｖ）を発生し、ワードデ
コーダ１６に供給する。

【０００７】なお、前述したプリチャージ回路の制御信
号ＰＣを発生するアレイ制御回路１７の電源８６は、外
部プラス電源ＶＤＤの場合（第１の形態）と内部昇圧電
圧ＶＰＰ（第２の形態）の場合がある。

【０００８】さらに、図１５を参照して、従来の昇圧回
路について説明する。従来の昇圧回路８３はＶＰＰ制御
回路８４とチャージポンプ回路８５で構成され、両回路
とも外部プラス電圧ＶＤＤから電圧と電流を供給されて
いる。チャージポンプ回路８５は昇圧容量とこれを充放
電するトランジスタで構成され、外部プラス電圧ＶＤＤ
を昇圧容量で２倍の電圧に昇圧してＶＤＤより高い内部
電圧を発生し、ＶＰＰに電圧と電流を供給する。一方、
ＶＰＰ制御回路８４は電圧センス回路と発振回路で構成
され、ＶＡＲＹの電圧に基づいてＶＰＰの電圧が一定電
圧（例えば３．６Ｖ）より低くなると信号振幅がＶＤＤ
の周期信号ＯＳＣを出力してチャージポンプ回路８５を
活性化し、ＶＰＰが一定電圧（３．６Ｖ）より高くなる
とＯＳＣを固定してチャージポンプ回路８５を停止させ
る。このようにＶＰＰ制御回路８４によってチャージポ
ンプ回路８５の活性、停止を繰り返すことによって、出
力ＶＰＰを一定の電圧３．６Ｖに保持している。

【０００９】次に、チップ動作を説明する。待機状態で
は、プリチャージ信号ＰＣによってビット線対はＶＢＬ
Ｒ（ＶＡＲＹの１／２：０．９Ｖ）にセットされてい
る。外部入力の信号が入ると、周辺回路でアドレス信号
ＡＸが選択される。このＡＸを受けてアレイ制御回路１
７によってプリチャージ信号ＰＣがＬｏｗとなり、ほぼ
同時にワードデコーダ１６で一本のワード線ＷＬが選択
されてＶＰＰレベルになる。これによってメモリセルＭ
Ｃのトランジスタ２０がオンし、蓄積容量Ｃｓに蓄積さ
れた電荷に従ってビット線ＢＬＴに微小信号が読み出さ
れる。この微小信号をセンスアンプ２５でＶＡＲＹ
（１．８Ｖ）まで増幅して外部に読み出しを行う（読み
出し回路は図示省略）。増幅されたビット線電圧ＶＡＲ
Ｙはトランジスタ２０を介して蓄積容量Ｃｓに再度蓄積
され、ワード線ＷＬがＬｏｗになる。この後、プリチャ
ージ信号ＰＣがＨｉｇｈになり、ビット線対をＶＢＬＲ
に戻して動作が完了する。

【００１０】

【発明が解決しようとする課題】ところで、前記のよう
な半導体メモリ装置の電源回路の技術について、本発明
者が検討した結果、以下のようなことが明らかとなっ
た。

【００１１】半導体チップでは、携帯機器への搭載が進
むと共に、消費電力の低減のため、外部プラス電源電圧
ＶＤＤの低電圧化が急速に進んでいる。また、携帯機器
では蓄電池による電源電圧供給となるため、電流消費に
よって電源電圧が低下してくる。このため、半導体チッ
プには広い電圧領域での動作が要求されている。例え
ば、代表的な半導体メモリである、ＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリ）では、外部プラス
電圧が１．８Ｖ〜２．５Ｖと、低電圧化とともに、広い
電圧領域での動作が実現されている。さらに待機時では
外部プラス電源電圧を１．２Ｖと低くして、データ保持
の消費電流を低減している。携帯機器への採用が進むＤ
ＲＡＭについても、同様の低電圧化と、広い電圧領域で
の動作が望まれている。

【００１２】しかし、低電圧化と広い電圧領域での安定
動作を両立することは、図１４に示す従来のＤＲＡＭの
チップ構成および昇圧回路構成では、回路動作の安定、
電流供給能力、素子耐圧の面で問題があった。以下、外
部プラス電源電圧が１．２Ｖ〜２．５Ｖの範囲で動作す
る場合を例にして、その問題点について説明する。

【００１３】まず、外部プラス電源電圧１．２Ｖ時の内
部電圧について説明する。このような低電圧時には、ビ
ット線の電圧ＶＡＲＹも下がる（例えば１．０Ｖ）。し
かし、ワード線の電圧であるＶＰＰは、２．８Ｖ程度ま
でしか下げることはできない。これは、メモリセルＭＣ
のトランジスタ２０のしきい値電圧Ｖｔｍが高いため
（例えば１．２Ｖ）である。トランジスタ２０のしきい
値電圧Ｖｔｍを下げるとアレイのノイズによる蓄積電荷
のリークが大きくなり、リフレッシュ特性が悪化するた
め、しきい値電圧Ｖｔｍを下げることはできない。ビッ
ト線の電圧ＶＡＲＹ（１．０Ｖ）を蓄積容量Ｃｓに書き
込むためには、ＶＡＲＹ（１．０Ｖ）にメモリセルＭＣ
のトランジスタ２０のしきい値電圧Ｖｔｍ（１．２Ｖ）
を加えた電圧（２．２Ｖ）以上の電圧がＶＰＰに必要
で、書込み速度を考慮すると２．８Ｖ程度の電圧が必要
である。このため、昇圧回路では、外部プラス電圧ＶＤ
Ｄの１．２Ｖから２．８Ｖの高電圧を発生することが必
要となる。

【００１４】しかし、図１５の従来の昇圧回路８３で
は、ＶＤＤを２倍しても２．４Ｖまでしか昇圧できない
ので、出力ＶＰＰは２．８Ｖまで到達できない。この対
策として、チャージポンプ回路８５に昇圧容量を２個直
列に設け、ＶＤＤの３倍の電圧に昇圧する回路構成もあ
る。この場合、ＶＤＤが１．２Ｖでも３．６Ｖの内部高
電圧を発生することができるため、ＶＰＰに２．８Ｖを
安定に供給することができるが、信頼性の問題が生じ
る。外部プラス電圧ＶＤＤが２．５Ｖと高い領域になる
と、内部で発生する３倍のＶＤＤは７．５Ｖにも達す
る。低電圧化のために素子は微細化されて、ゲート酸化
膜や接合部（ジャンクション）の耐圧が下がっているた
め、３倍のＶＤＤでは素子破壊が発生し、チップの信頼
性が低下してしまうといった問題が発生する。

【００１５】また、図１４に示す従来のチップ構成で
は、ビット線対のプリチャージ信号ＰＣをＶＤＤまたは
ＶＰＰとしていたが、外部プラス電源電圧ＶＤＤが１．
２Ｖと低電圧化された場合、回路動作が安定しないとい
った別の問題も生じる。この問題について、以下で説明
する。

【００１６】図１４の従来での第１の形態であるプリチ
ャージ回路の電源にＶＤＤを使用した場合には、ＶＤＤ
が１．２Ｖと低い場合には、ビット線の電圧ＶＡＲＹ
（１．０Ｖ）に対してプリチャージ回路のＮＭＯＳトラ
ンジスタ２２，２３，２４が十分にオンできないため、
ビット線対のプリチャージ動作が遅くなり、サイクル時
間が遅くなってしまう。最悪の場合は、ビット線対に微
小な電圧差が残り、読み出し時に誤動作に至る。

【００１７】一方、プリチャージ信号ＰＣにＶＰＰを用
いる場合は、ワード線に加えてプリチャージ信号ＰＣの
充放電電流も昇圧回路８３で負担することになり、昇圧
回路が過負荷になって出力電圧が安定しなくなる。

【００１８】以上で述べたように、従来のチップ構成お
よび昇圧回路構成では、低電圧での安定動作と高電圧で
の信頼性の確保を両立することはできなかった。

【００１９】そこで、本発明の目的は、上記の問題点を
解決し、外部プラス電源電圧が低電圧から高電圧までの
広い電圧範囲で、出力電圧が一定で安定に動作し、しか
も素子の信頼性を確保した内部昇圧回路、およびチップ
構成を提供することにある。

【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２２】すなわち、本発明は、上記目的を達成する
ために、チップ内に１機の内部降圧回路と２機の昇圧回
路を設ける。内部降圧回路では、外部電圧ＶＤＤから一
定電圧ＶＡＲＹを発生してビット線に電圧を供給する。
第１の昇圧回路は、外部電圧ＶＤＤから電圧と電流を供
給して第１の内部昇圧電圧ＶＰＰＬを発生し、ビット線
のプリチャージ回路に電圧を供給する。第２の昇圧回路
は、第１の内部昇圧電圧ＶＰＰＬから電圧と電流を供給
して第２の内部昇圧電圧ＶＰＰＨを発生し、ワード線に
電圧を供給する。なお、第１の内部昇圧電圧ＶＰＰＬと
ビット線電圧ＶＡＲＹとの電圧差は一定とし、その電圧
差はビット線対のプリチャージ回路を構成するＭＯＳト
ランジスタのしきい値Ｖｔｃより高く調整する。また、
第２の内部昇圧電圧ＶＰＰＨとビット線電圧ＶＡＲＹと
の電圧差は一定とし、その電圧差はメモリセルを構成す
るＭＯＳトランジスタのしきい値Ｖｔｍより高く調整す
る。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する構成要素に
は同一の符号を付し、その繰り返しの説明は省略する。

【００２４】実施の形態の各ブロックを構成する回路素
子は、特に制限されないが、公知のＣＭＯＳ（相補型Ｍ
ＯＳトランジスタ）等の集積回路技術によって、単結晶
シリコンのような１個の半導体基板上に形成される。Ｍ
ＯＳトランジスタの回路記号は矢印をつけないものはＮ
形ＭＯＳトランジスタ（ＮＭＯＳ）を表わし、矢印をつ
けたＰ形ＭＯＳトランジスタ（ＰＭＯＳ）と区別され
る。なお、以下では説明を明確にするため、外部プラス
電源ＶＤＤが１．２Ｖ〜２．５Ｖの場合を例にして、具
体的な内部電圧を示して説明するが、本発明はこれらの
電圧値に限定されるものではない。

【００２５】（実施の形態１）図１に実施の形態１とな
る本発明を適用したＤＲＡＭのチップ構成を示す。本実
施の形態では、昇圧回路を２機設け、第１の昇圧回路１
３には外部プラス電源ＶＤＤを供給して第１の昇圧電圧
ＶＰＰＬを出力し、第２の昇圧回路１４にはＶＰＰＬを
供給して第２の昇圧電圧ＶＰＰＨを出力していることが
特徴である。その他の構成は、図１４の従来構成と同一
であり、参照番号も同一であるが、低電圧化に伴って各
回路の動作電圧が各々低くなっている。

【００２６】まず、回路構成について説明する。参照番
号１０は１．２Ｖ〜２．５Ｖの外部プラス電源ＶＤＤで
動作するＤＲＡＭのチップである。このチップは、周辺
回路１５、ワードデコーダ１６、アレイ制御回路１７、
アレイブロック１８、降圧回路１１および１２、昇圧回
路１３と１４で構成されている。降圧回路１１では、外
部電源ＶＤＤから降圧した内部電圧ＶＰＥＲＩ（例えば
１．２Ｖ）を発生し、周辺回路に電圧を供給する。ま
た、降圧回路１２では、外部電源ＶＤＤから降圧した内
部電圧ＶＡＲＹ（例えば１．０Ｖを発生し、アレイブロ
ックのセンスアンプ２５に電圧を供給する。さらに第１
の昇圧回路１３は、外部電源ＶＤＤを昇圧して、内部昇
圧電圧ＶＰＰＬ（例えば１．９Ｖ）を発生しアレイ制御
回路１７に電圧を供給する。一方、第２の昇圧回路１４
は、内部昇圧電圧ＶＰＰＬから電圧と電流を供給して、
第２の内部昇圧電圧ＶＰＰＨ（例えば２．８Ｖ）を発生
し、ワードデコーダ１６に電圧を供給する。

【００２７】さらに、図２を参照して、昇圧回路１３，
１４のブロック構成を説明する。第１の昇圧回路１３
は、ＶＰＰＬ制御回路３０とチャージポンプ回路３１で
構成され、両回路とも外部プラス電圧ＶＤＤから電圧と
電流を供給される。チャージポンプ回路３１は昇圧容量
とこれを充放電するトランジスタで構成され、外部プラ
ス電圧ＶＤＤを昇圧容量で２倍の電圧に昇圧してＶＤＤ
（１．２Ｖ〜２．５Ｖ）より高い内部電圧（２．４Ｖ〜
５．０Ｖ）を発生し、出力ＶＰＰＬに電圧と電流を供給
する。一方、ＶＰＰＬ制御回路３０は電圧センス回路と
発振回路で構成され、ＶＡＲＹの電圧に基づいてＶＰＰ
Ｌの電圧が一定電圧（例えば１．９Ｖ）より低くなると
信号振幅がＶＤＤの周期信号ＯＳＣＬを出力してチャー
ジポンプ回路３１を活性化し、ＶＰＰＬが一定電圧
（１．９Ｖ）より高くなるとＯＳＣＬを固定してチャー
ジポンプ回路３１を停止させる。このようにＶＰＰＬ制
御回路３０によってチャージポンプ回路３１の活性、停
止を繰り返すことによって、出力ＶＰＰＬを一定の電圧
（１．９Ｖ）に保持している。この構成では、ＶＤＤが
１．２Ｖと低い場合でも、チャージポンプ回路３１で２
倍のＶＤＤである２．４Ｖの内部電圧を発生できるた
め、出力ＶＰＰＬ（１．９Ｖ）を安定して供給できる。
また、ＶＤＤが２．５Ｖと高い場合でも、チャージポン
プ回路３１の内部では２倍のＶＤＤである５Ｖが最も高
い電圧であり、素子耐圧の限界を超えることはない。

【００２８】次に、第２の昇圧回路１４は、ＶＰＰＨ制
御回路３２とチャージポンプ回路３３で構成され、両回
路とも第１の昇圧回路１３で発生したＶＰＰＬから電圧
と電流を供給される。チャージポンプ回路３３は昇圧容
量とこれを充放電するトランジスタで構成され、第１の
昇圧回路１３で発生したＶＰＰＬを昇圧容量で２倍の電
圧に昇圧してＶＰＰＬより高い内部電圧（３．８Ｖ）を
発生し、出力ＶＰＰＨ（２．８Ｖ）に電圧と電流を供給
する。一方、ＶＰＰＨ制御回路３２は電圧センス回路と
発振回路で構成され、ＶＡＲＹの電圧に基づいてＶＰＰ
Ｈの電圧が一定電圧（例えば２．８Ｖ）より低くなると
信号振幅がＶＰＰＬの周期信号ＯＳＣＨを出力してチャ
ージポンプ回路３３を活性化し、ＶＰＰＨが一定電圧
（２．８Ｖ）より高くなるとＯＳＣＨを固定してチャー
ジポンプ回路３３を停止させる。なお、チャージポンプ
回路３３がＶＰＰＬレベルで動作するので、これを制御
するＯＳＣＨの信号振幅もＶＰＰＬレベルとするため、
ＶＰＰＨ制御回路３２にもＶＰＰＬから電圧を供給して
いる。このようにＶＰＰＨ制御回路３２によってチャー
ジポンプ回路３３の活性、停止を繰り返すことによっ
て、出力ＶＰＰＨを一定の電圧（２．８Ｖ）に保持して
いる。この構成では、ＶＤＤが１．２Ｖと低い場合で
も、チャージポンプ回路３３で２倍のＶＰＰＬである
３．８Ｖの内部電圧を発生できるため、出力ＶＰＰＨ
（２．８Ｖ）を安定して供給できる。また、ＶＤＤが
２．５Ｖと高い場合でも、一定電圧であるＶＰＰＬ
（１．９Ｖ）を電圧供給源とするチャージポンプ回路３
３の内部では２倍のＶＰＰＬである３．８Ｖが最も高い
電圧であり、素子耐圧の限界を超えることはない。

【００２９】図３を参照して、本実施の形態におけるチ
ップ内部電圧と外部プラス電源ＶＤＤについて説明す
る。ＶＤＤの通常動作範囲３４は１．２Ｖ〜２．５Ｖの
間にある。この領域において、内部電圧ＶＡＲＹ，ＶＰ
ＥＲＩ，ＶＰＰＬ，ＶＰＰＨはそれぞれ１．０Ｖ、１．
２Ｖ、１．９Ｖ、２．８Ｖで一定である。ここで、ＶＰ
ＰＬは、ＶＡＲＹに対してＶ１（０．９Ｖ）だけ高く調
整している。この電圧差Ｖ１は、図１のアレイブロック
１８のプリチャージ回路を構成するＮＭＯＳトランジス
タ２２，２３，２４のしきい値電圧Ｖｔｃより大きく設
定している。また、ＶＰＰＨは、ＶＡＲＹに対してＶ２
（１．８Ｖ）だけ高く調整している。この電圧差Ｖ２
は、図１のアレイブロック１８のメモリセルＭＣを構成
するトランジスタ２０のしきい値電圧Ｖｔｍより大きく
設定している。

【００３０】なお、ＶＤＤが２．５Ｖ以上の領域でも、
各内部電圧は一定で示してあるが、信頼性のためのバー
ンイン試験時には、各内部電圧を通常動作領域３４での
電圧に対してそれぞれ高くすることも可能である。

【００３１】次に、図４を参照して図１のチップ動作を
説明する。待機状態では、プリチャージ信号ＰＣによっ
てビット線対はＶＢＬＲ（ＶＡＲＹの１／２の電圧：
０．５Ｖ）にセットされている。外部からの入力信号が
入ると、周辺回路１５でアドレス信号ＡＸが動作する。
このＡＸを受けてアレイ制御回路１７によってプリチャ
ージ信号ＰＣがＬｏｗとなり、ほぼ同時にワードデコー
ダ１６で一本のワード線ＷＬが選択され、メモリセルの
蓄積容量Ｃｓに蓄積された電圧に従って、ビット線ＢＬ
Ｔに微小信号が読み出される。この微小信号をセンスア
ンプでＶＡＲＹ（１．０Ｖ）まで増幅して外部に読み出
しを行う（読み出し回路は図示省略）。増幅したビット
線の電圧ＶＡＲＹ（１．０Ｖ）はトランジスタ２０を介
して蓄積容量Ｃｓに蓄積される。このとき、ワード線Ｗ
Ｌの電圧はＶＰＰＨ（２．８Ｖ）である。このＶＰＰＨ
電圧は、ＶＡＲＹ（１．０Ｖ）にトランジスタ２０のし
きい値電圧Ｖｔｍ（例えば１．２Ｖ）より高い電圧差Ｖ
２（１．８Ｖ）を加えた電圧であるため、トランジスタ
２０が十分にオンし、ビット線の電圧ＶＡＲＹ（１．０
Ｖ）が減少することなく、蓄積容量Ｃｓに蓄積される。
この後ＷＬがＬｏｗになり、メモリセルへの再書込みが
完了する。続いて、プリチャージ信号ＰＣがＶＰＰＬレ
ベル（１．９Ｖ）になり、ビット線対をショートしてＶ
ＢＬＲ（０．５Ｖ）レベルに戻して動作が完了する。こ
のとき、プリチャージ信号ＰＣの電圧はＶＰＰＬ（１．
９Ｖ）である。このＶＰＰＬ電圧は、ＶＡＲＹ（１．０
Ｖ）にＮＭＯＳトランジスタ２２，２３，２４のしきい
値電圧Ｖｔｃ（例えば０．４Ｖ）より高い電圧差Ｖ１
（０．９Ｖ）を加えた昇圧電圧であるため、ＮＭＯＳト
ランジスタ２２，２３，２４が十分にオンし、ビット線
対ＢＬＴ，ＢＬＢを高速にショートすることができる。
なお、ＶＰＰＬは一定電圧であるため、外部プラス電源
ＶＤＤが１．２Ｖと低くなってもビット線対のショート
動作が遅くなることはない。また、図１４の従来構成の
第２の形態のようにワード線の電圧ＶＰＰＨ（２．８
Ｖ）をプリチャージ信号ＰＣに供給する場合に比べて、
電圧がＶＰＰＬ（１．９Ｖ）と低くなっている。このた
め、プリチャージ信号ＰＣの充放電電流は少なくなり、
第１の昇圧回路が過負荷となることはなく、出力電圧Ｖ
ＰＰＬは安定している。また、同じ理由でチップの消費
電流も低減される。

【００３２】なお、本実施の形態では、チップ内部で降
圧したビット線電圧ＶＡＲＹを基準にして、第１の昇圧
電圧ＶＰＰＬおよび第２の昇圧電圧ＶＰＰＨの電圧を決
定している。もし、ＶＰＰＬおよびＶＰＰＨの電圧をＶ
ＡＲＹに連動しない一定電圧にした場合は、電圧トリミ
ングや電源電圧変動などによってＶＡＲＹが高くなる
と、ＶＰＰＬおよびＶＰＰＨの電圧とＶＡＲＹの電圧差
が小さくなる。このため、メモリセルのトランジスタ２
０、およびプリチャージ回路を構成するトランジスタ２
２，２３，２４が十分にオンすることができなくなり、
メモリセルへの書込みとビット線対のショートが不安定
になるといった問題が発生する。一方、本実施の形態の
ようにビット線電圧ＶＡＲＹを基準にして、第１の昇圧
電圧ＶＰＰＬおよび第２の昇圧電圧ＶＰＰＨの電圧を決
定する構成では、電圧トリミングや電源電圧変動などに
よってビット線の電圧ＶＡＲＹが変化した場合でも、Ｖ
ＰＰＬおよびＶＰＰＨの電圧もＶＡＲＹの変化に連動し
て電圧が変わるため、常にＶＡＲＹとの電圧差を一定に
保持することができる。このため、ＶＡＲＹが変化した
場合でも、常にメモリセルのトランジスタ２０、および
プリチャージ回路を構成するトランジスタ２２，２３，
２４が十分にオンすることができ、メモリセルへの書込
みとビット線対のショートが安定して動作する。

【００３３】以上で述べたように、本実施の形態では、
２機の昇圧回路を設け、第１の昇圧回路１３には外部電
源ＶＤＤを供給して第１の昇圧電圧ＶＰＰＬを出力し、
第２の昇圧回路１４にはＶＰＰＬを供給して第２の昇圧
電圧ＶＰＰＨを出力し、ＶＰＰＬはアレイブロックのビ
ット線対のプリチャージ回路の制御信号ＰＣに電圧を供
給し、ＶＰＰＨはアレイブロックのワード線に電圧を供
給する構成とした。これによって外部プラス電源ＶＤＤ
が１．２Ｖ〜２．５Ｖの間で、内部の昇圧電圧を安定し
て供給できるとともに、素子耐圧を超える高電圧になる
こともない。また、ビット線対のプリチャージ回路の制
御信号ＰＣにワード線電圧ＶＰＰＨより低いＶＰＰＬ電
圧を供給したことにより、消費電流も低減される。した
がって、広い外部電源電圧領域で安定して動作し、消費
電流の小さい、信頼性の高いチップを実現できる。

【００３４】（実施の形態２）図５に実施の形態２とな
る内部昇圧回路の構成を示す。本実施の形態では、第２
の昇圧回路１４ｂの構成が、図２に示した第２の昇圧回
路１４と異なり、それ以外は図１および図２の実施の形
態１と同じである。

【００３５】本実施の形態における第２の昇圧回路１４
ｂは、ＶＰＰＨ制御回路３２ｂ、レベル変換回路３５、
チャージポンプ回路３３で構成され、ＶＰＰＨ制御回路
３２ｂには外部プラス電源ＶＤＤが供給され、レベル変
換回路３５とチャージポンプ回路３３にはＶＰＰＬが供
給されていることが特徴である。ＶＰＰＨ制御回路３２
ｂは供給電圧がＶＤＤである以外は図２のＶＰＰＨ制御
回路３２と同じ構成であり、その動作も同じである。ま
た、チャージポンプ回路３３は図２のチャージポンプ回
路３３と同じものである。本実施の形態の構成では、Ｖ
ＰＰＨ制御回路３２ｂの出力信号ＯＳＣＨがＶＤＤ振幅
であり、これをレベル変換回路３５でＶＰＰＬレベルの
信号ＯＳＣＨ２に変換して、ＶＰＰＬレベルで動作する
チャージポンプ回路３３を駆動している。これによっ
て、電圧センス回路および発振回路で構成されるＶＰＰ
Ｈ制御回路３２ｂでの消費電流を外部プラス電圧ＶＤＤ
で供給できる。したがって、第１の昇圧回路１３の電流
負担を軽減できるので、ＶＰＰＬの出力電圧の安定化が
図れる。

【００３６】なお、図５ではＶＰＰＨ制御回路３２ｂに
外部プラス電源ＶＤＤを供給する場合で説明したが、Ｖ
ＰＰＬと異なる電圧であれば、同様の構成となることは
明白である。例えば、図１に示した周辺回路で使用する
降圧電圧ＶＰＥＲＩ（１．２Ｖ）を使用することも可能
である。この場合、ＶＰＥＲＩの負荷電流が微増する
が、周辺回路１５の消費電流に比べて小さいため、ＶＰ
ＥＲＩの動作は安定している。

【００３７】（実施の形態３）図６に実施の形態３とな
る内部昇圧回路の構成を示す。本実施の形態では、第２
の昇圧回路１４ｃの構成が、図２に示した第２の昇圧回
路１４と異なり、それ以外は図１および図２の実施の形
態１と同じである。

【００３８】本実施の形態における第２の昇圧回路１４
ｃは、ＶＰＰＨ制御回路３２ｂとチャージポンプ回路３
３ｃで構成され、ＶＰＰＨ制御回路３２ｂには外部プラ
ス電源ＶＤＤが供給され、チャージポンプ回路３３ｃに
はＶＤＤとＶＰＰＬが供給されていることが特徴であ
る。ＶＰＰＨ制御回路３２ｂは図５のＶＰＰＨ制御回路
３２と同じ構成であり、その動作も同じである。しか
し、チャージポンプ回路３３ｃはＶＤＤとＶＰＰＬの両
方から電圧と電流を供給されている点が、図２と異な
る。ＶＤＤとＶＰＰＬの両方から電圧と電流を供給する
ことにより、ＶＰＰＬからの供給電流を軽減でき、ＶＰ
ＰＬの動作が安定する。

【００３９】図７を参照してチャージポンプ回路３３ｃ
の構成を説明する。参照番号３３ｃは本発明によるチャ
ージポンプ回路を示している。この回路では、ＶＤＤお
よび内部昇圧したＶＰＰＬを供給電源として、ＶＰＰＨ
制御回路からの出力信号ＯＳＣＨによって駆動される。
回路は複数のインバータ４１，４２、複数の容量Ｃ１，
Ｃ２，Ｃ３，Ｃ４、複数のＮＭＯＳトランジスタ４３，
４４，４５，４６で構成され、各インバータ４１，４２
はＶＤＤ電圧が供給されて各容量Ｃ１，Ｃ２，Ｃ３をＶ
ＤＤレベルで駆動する。また各ＮＭＯＳトランジスタ４
３，４４，４５はＶＰＰＬと各容量Ｃ１，Ｃ２，Ｃ３間
に接続される。チャージポンプ回路３３ｃの動作は、さ
らにノードＮ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６における信号
を検討することにより説明される。

【００４０】図８をも参照すると、ノードＮ２，Ｎ３は
ＯＳＣＨの波形を反転したものである。ノードＮ５，Ｎ
６の波形はＮＭＯＳトランジスタ４４および４５により
ＶＰＰＬにプリチャージされた電位から、ノードＮ２お
よびＮ３がＶＤＤ振幅で容量Ｃ２，Ｃ３をポンピングす
ることで生成される。同様に、ノードＮ４の波形はＮＭ
ＯＳトランジスタ４３によりＶＰＰＬにプリチャージさ
れた電位から、ＯＳＣＨがＶＤＤ振幅で容量Ｃ１をポン
ピングすることで生成される。その結果、ノードＮ５，
Ｎ６のＨｉｇｈレベルはＶＤＤ電圧とＶＰＰＬ電圧
（１．９Ｖ）の和に等しくなる。ＮＭＯＳトランジスタ
４６は整流用トランジスタでノードＮ５の電圧を出力Ｖ
ＰＰＨに伝達する。また、容量Ｃ４は大きなデカップリ
ング容量であり、ＶＰＰＨ電圧の変動を防止するのに助
けとなっている。

【００４１】図７のチャージポンプ回路３３ｃの有利な
他の点は、ＶＤＤを供給源としても、内部の電圧が素子
の信頼性限界を超えることがないことである。図８に示
したように、内部のノードはＶＤＤとＶＰＰＬの和が最
も高い。したがって、外部プラス電源電圧ＶＤＤが２．
５Ｖの場合でも、一定電圧であるＶＰＰＬ（１．９Ｖ）
との和は４．４Ｖと比較的低く、素子を破壊することは
ない。

【００４２】なお、図６ではチャージポンプ回路３３ｃ
に外部プラス電源ＶＤＤとＶＰＰＬを供給する場合で説
明したが、ＶＰＰＬと異なる電圧であれば、同様の構成
となることは明白である。例えば、図１に示した周辺回
路で使用する降圧電圧ＶＰＥＲＩ（１．２Ｖ）を使用す
ることも可能である。

【００４３】（実施の形態４）図９に実施の形態４とな
る内部昇圧回路の構成を示す。本実施の形態では、第１
の昇圧回路１３ｄおよび第２の昇圧回路１４ｄに、降圧
電圧ＶＰＥＲＩを供給していることが特徴で、その他の
構成は図６と同じである。

【００４４】本実施の形態における第１の昇圧回路１３
ｄは、ＶＰＥＲＩ（１．２Ｖ）で電圧と電流を供給さ
れ、チャージポンプ回路３１ｄの内部でＶＰＥＲＩの２
倍の電圧（２．４Ｖ）を発生し、出力ＶＰＰＬ（１．９
Ｖ）に電圧と電流を供給する。一方、第２の昇圧回路１
４ｄでは、ＶＰＥＲＩとＶＰＰＬから電圧と電流が供給
され、チャージポンプ回路の内部でＶＰＥＲＩ(１．２
Ｖ)とＶＰＰＬ（１．９Ｖ）の和に等しい電圧（３．１
Ｖ）を発生し、出力ＶＰＰＨ（２．８Ｖ）に電圧と電流
を供給する。

【００４５】さらに、図１０を参照して、本実施の形態
の第２の昇圧回路１４ｄのチャージポンプ回路３３ｄの
具体的回路構成を説明する。この回路はインバータ５
１，５２およびＯＳＣＨがＶＰＥＲＩレベルである以外
は、図７と同じである。回路動作は、ノードＮ５，Ｎ６
のＨｉｇｈレベルが、ＶＰＥＲＩ電圧（１．２Ｖ）とＶ
ＰＰＬ電圧（１．９Ｖ）の和に等しい電圧（３．１Ｖ）
になり、ＮＭＯＳトランジスタ４６を介して出力ＶＰＰ
Ｈ（２．８Ｖ）に電圧と電流を供給する。

【００４６】このように、チップ内部で発生した一定電
圧ＶＰＥＲＩとＶＰＰＬを供給源としたことにより、外
部プラス電源ＶＤＤに依存しないで、最も高い内部ノー
ドを３．１Ｖと低く設定できるので、信頼性の高いチッ
プを実現できる。

【００４７】これまでの実施の形態では、本発明による
２機の昇圧回路は、それぞれ別個に電圧センサ回路と発
振回路を設け、動作するタイミングも別個に決定されて
いた。このため、２機の昇圧回路が同時に動作する場合
もあり、比較的大きな昇圧容量の動作によるノイズが同
相となって大きなチップ内ノイズが発生する。このよう
な大きなチップ内ノイズは回路動作を不安定にするた
め、問題である。このような問題に対する対策を次に示
す。

【００４８】（実施の形態５）図１１に実施の形態５と
なる内部昇圧回路の構成を示す。本実施の形態では、第
１の昇圧回路１３ｅおよび第２の昇圧回路１４ｅと、両
回路に共通の発振回路６３を設けたことが特徴である。
その他の構成は図５と同じである。

【００４９】本実施の形態における第１の昇圧回路１３
ｄは、ＶＰＰＬ電圧センス回路６１とチャージポンプ回
路３１で構成される。また、第２の昇圧回路１４ｅはＶ
ＰＰＨ電圧センス回路６２とレベル変換回路３５および
チャージポンプ回路３３で構成されている。ＶＰＰＬ電
圧センス回路６１の出力信号ＬＥおよびＶＰＰＨ電圧セ
ンス回路６２の出力信号ＨＥが、共通に設けた発振回路
６３に入力し、その出力信号ＯＳＣ１，ＯＳＣ２でＶＰ
ＰＬを発生するチャージポンプ回路３１およびＶＰＰＨ
を発生するチャージポンプ回路３３を制御している。

【００５０】図１２を参照して動作を説明する。負荷電
流によってＶＰＰＬが低下した期間６５では、ＶＰＰＬ
電圧センス回路６１の出力信号ＬＥがＨｉｇｈになり、
発振回路６３が動作を開始する。これによって出力信号
ＯＳＣ１に周期信号が出力され、ＶＰＰＬを発生するチ
ャージポンプ回路３１が駆動される。これによってＶＰ
ＰＬを所定の電圧（１．９Ｖ）まで復帰させて動作が完
了する。なお、この期間６５では、ＶＰＰＨ電圧センス
回路６２の出力信号ＨＥはＬｏｗで、発振回路６３の出
力信号ＯＳＣ２もＬｏｗ固定である。このため、ＶＰＰ
Ｈを発生するチャージポンプ回路３３は停止している。

【００５１】次に、負荷電流によってＶＰＰＨが低下し
た期間６６では、ＶＰＰＨ電圧センス回路６２の出力信
号ＨＥがＨｉｇｈになり、発振回路６３が動作を開始す
る。これによって出力信号ＯＳＣ２に周期信号が出力さ
れ、ＶＰＰＨを発生するチャージポンプ回路３３が駆動
される。これによってＶＰＰＨを所定の電圧（２．８
Ｖ）まで復帰させて動作が完了する。なお、ＶＰＰＨを
発生するチャージポンプ回路３３が動作すると、電流供
給源であるＶＰＰＬは次第に低下してくる。このため、
暫く遅れてＶＰＰＬ電圧センス回路６１の出力信号ＬＥ
もＨｉｇｈになり、発振回路６３の出力信号ＯＳＣ１も
出力されるが、ＯＳＣ１とＯＳＣ２には一定の遅延時間
６７を設ける。ＯＳＣ１によってＶＰＰＬを発生するチ
ャージポンプ回路３１も駆動され、ＶＰＰＬを所定の電
圧まで復帰させる。このように、ＶＰＰＨが低下する
と、ＶＰＰＨを発生するチャージポンプ回路３３に続い
てＶＰＰＬを発生するチャージポンプ回路３１も動作を
開始するが、共通の発振回路６３で一定の遅延時間６７
を設けているため、両回路のノイズが同相となることは
ない。したがって、チップ内ノイズは小さくでき、安定
した回路動作を実現できる。なお、発振回路６３の出力
信号間の一定の遅延時間６７は、第１の昇圧回路１３ｅ
のノイズと第２の昇圧回路１４ｅのノイズが同相となら
ないように設定し、逆相となるように設定することで、
最もノイズを小さくできる。

【００５２】図１１の構成にしたことによる、他の有利
な点は、発振回路を１機にできるため、レイアウト面積
および消費電流を低減できることである。

【００５３】なお、図１１では、図５の実施の形態２に
対して発振回路を共通化した場合を示したが、他の実施
の形態である図２、図６および図９に対しても同様に適
用できる。

【００５４】以上では、本発明によって設けた２機の昇
圧回路で発生する昇圧電圧ＶＰＰＬ，ＶＰＰＨについ
て、ＶＰＰＬはビット線対のプリチャージ回路の制御信
号ＰＣに、ＶＰＰＨはメモリセルのワード線ＷＬにそれ
ぞれ電圧を供給する場合で説明してきた。しかし、これ
以外の回路でも、昇圧した電圧を使用することができ
る。その一例を次に示す。

【００５５】（実施の形態６）図１３に実施の形態６と
なるＤＲＡＭのチップ構成を示す。本実施の形態では、
内部で昇圧した電圧ＶＰＰＬをビット線選択信号ＳＨ
ａ，ＳＨｂに供給していることが特徴である。

【００５６】まず、チップ構成を説明する。参照番号７
０は１．２Ｖ〜２．５Ｖまでの外部プラス電圧ＶＤＤで
動作するＤＲＡＭのチップである。このチップは、周辺
回路１５、降圧回路１１および１２、昇圧回路１３と１
４、ワードデコーダ１６ａ，１６ｂ、アレイ制御回路１
７、ビット線選択回路７５ａ，７５ｂおよびアレイブロ
ック１８ｆで構成されている。アレイブロック１８ｆで
は、ワードデコーダ１６ａで選択される複数のワード線
ＷＬａとビット対ＢＬＴａ，ＢＬＢａの交点に、トラン
ジスタ２０と蓄積容量ＣｓからなるメモリセルＭＣを配
置し、各ビット線対ＢＬＴａ，ＢＬＢａはＮＭＯＳトラ
ンジスタ７１，７２を介してセンスアンプ２５と接続さ
れている。さらに、ワードデコーダ１６ｂで選択される
複数のワード線ＷＬｂとビット対ＢＬＴｂ，ＢＬＢｂの
交点にメモリセルＭＣを配置し、各ビット線対ＢＬＴ
ｂ，ＢＬＢｂはＮＭＯＳトランジスタ７３，７４を介し
てセンスアンプ２５と接続されている。そしてＮＭＯＳ
トランジスタ２２，２３，２４で構成するプリチャージ
回路がセンスアンプのノードＳＡＴ，ＳＡＢに接続され
ている。降圧回路１１では、外部電源ＶＤＤから降圧し
た内部電圧ＶＰＥＲＩ（例えば１．２Ｖ）を発生し、周
辺回路に電圧を供給する。また、降圧回路１２では、外
部電源ＶＤＤから降圧した内部電圧ＶＡＲＹ（例えば
１．０Ｖ）を発生し、アレイブロックのセンスアンプ２
５に電圧を供給する。さらに第１の昇圧回路１３は、外
部電源ＶＤＤを昇圧して、内部昇圧電圧ＶＰＰＬ（例え
ば１．９Ｖ）を発生しアレイ制御回路１７とビット線選
択回路７５ａ，７５ｂに電圧を供給する。一方、第２の
昇圧回路１４は、内部昇圧電圧ＶＰＰＬから電圧と電流
を供給して、第２の内部昇圧電圧ＶＰＰＨ（例えば２．
８Ｖ）を発生し、ワードデコーダ１６ａ，１６ｂに電圧
を供給する。

【００５７】次に、チップ動作を説明する。待機状態で
は、ビット線選択信号ＳＨａとＳＨｂはＶＰＰＬレベル
で、プリチャージ信号ＰＣによってビット線対はＶＢＬ
Ｒ（ＶＡＲＹの１／２の電圧：０．５Ｖ）にセットされ
ている。外部からの入力信号が入ると、周辺回路でアド
レス信号ＡＸが動作する。このＡＸによってアレイ制御
回路１７の出力であるプリチャージ信号ＰＣがＬｏｗと
なり、ほぼ同時にワードデコーダ１６ａで一本のワード
線ＷＬａが選択される。このときビット線選択回路７５
ｂの出力ＳＨｂがＬｏｗとなり、ＮＭＯＳトランジスタ
７３，７４がオフしてビット線対ＢＬＴｂ，ＢＬＢｂが
センスアンプ２５から切り離される。続いて、メモリセ
ルの蓄積容量Ｃｓに蓄積された電圧に従って、ビット線
ＢＬＴａに微小信号が読み出される。この微小信号をセ
ンスアンプでＶＡＲＹ（１．０Ｖ）まで増幅して外部に
読み出しを行う（読み出し回路は図示省略）。増幅した
センスアンプの電圧はＮＭＯＳトランジスタ７１，７２
を介してビット線対ＢＬＴａ，ＢＬＢａに伝達される。
このとき、ＳＨａはＶＰＰＬ（１．９Ｖ）レベルであ
り、ＶＡＲＹ（１．０Ｖ）に対してＮＭＯＳトランジス
タ７１，７２のしきい値電圧より高い電圧差Ｖ１（０．
９Ｖ）を加えた電圧とするため、ＮＭＯＳトランジスタ
７１，７２が十分にオンする。このため、センスアンプ
の電圧ＶＡＲＹ（１．０Ｖ）が減少することなくビット
線対ＢＬＴａ，ＢＬＢａに伝達され、トランジスタ２０
を介して蓄積容量Ｃｓに蓄積される。この後ＷＬがＬｏ
ｗになり、メモリセルへの再書込みが完了する。続い
て、プリチャージ信号ＰＣとビット線選択信号ＳＨｂが
ＶＰＰＬレベル（１．９Ｖ）になり、ビット線対をショ
ートしてＶＢＬＲ（０．５Ｖ）レベルに戻して動作が完
了する。

【００５８】このように、ビット線の選択信号ＳＨａ，
ＳＨｂにＶＰＰＬ（１．９Ｖ）を使用することで、外部
プラス電源ＶＤＤが１．２Ｖと低くなってもセンスアン
プの電圧ＶＡＲＹ（１．０Ｖ）をビット線対に伝達でき
る。また、図１４の従来構成の第２の形態のようにＶＰ
ＰＨ（２．８Ｖ）をビット線選択信号に供給する場合に
比べて、電圧がＶＰＰＬ（１．９Ｖ）と低くなってい
る。このため、ビット線選択信号の充放電電流は少なく
なり、第１の昇圧回路が過負荷となることはなく、出力
電圧ＶＰＰＬは安定している。また、同じ理由でチップ
の消費電流も低減される。

【００５９】なお、これまでの実施の形態では、センス
アンプに供給するビット線電圧ＶＡＲＹそのものをＶＰ
ＰＬおよびＶＰＰＨの基準とした場合で説明してきた
が、ＶＡＲＹと連動する他の内部電圧を基準にＶＰＰＬ
およびＶＰＰＨの電圧を決定してもよい。例えば、ＶＡ
ＲＹと同じ電圧を出力する降圧回路を設け、その出力Ｖ
ＲＥＦを基準としてＶＰＰＬおよびＶＰＰＨの電圧を決
定する構成としても、上記で示した各実施の形態と同様
の効果を得ることができる。この場合、ＶＲＥＦを基準
とすることで、センスアンプ動作時の過渡的なＶＡＲＹ
の変動によるＶＰＰＬおよびＶＰＰＨの電圧変動を排除
できる。

【００６０】さらに、これまでの説明では、図７に示す
ような昇圧容量をポンピングする方式での昇圧回路で説
明してきたが、本発明はこの構成に限られたものではな
く、外部プラス電源電圧から昇圧する回路方式に対して
広く適用でき、同様の効果が得られる。

【００６１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００６２】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００６３】（１）外部プラス電源電圧が低電圧から高
電圧までの広い電圧範囲で、出力電圧が一定で安定に動
作し、しかも素子の信頼性を確保した内部昇圧回路、お
よび半導体チップを実現できる。また、チップの消費電
流も低減できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１であるチップ構成を示す
ブロック図である。

【図２】本発明の実施の形態１において、図１の昇圧回
路を示すブロック図である。

【図３】本発明の実施の形態１において、図１の内部電
圧を示す説明図である。

【図４】本発明の実施の形態１において、図１のチップ
動作を示す波形図である。

【図５】本発明の実施の形態２において、昇圧回路を示
すブロック図である。

【図６】本発明の実施の形態３において、昇圧回路を示
すブロック図である。

【図７】本発明の実施の形態３において、図６のチャー
ジポンプ回路を示す回路図である。

【図８】本発明の実施の形態３において、図７のチャー
ジポンプ回路の動作を示す波形図である。

【図９】本発明の実施の形態４において、昇圧回路を示
すブロック図である。

【図１０】本発明の実施の形態４において、図９のチャ
ージポンプ回路を示す回路図である。

【図１１】本発明の実施の形態５において、昇圧回路を
示すブロック図である。

【図１２】本発明の実施の形態５において、図１１の昇
圧回路の動作を示す波形図である。

【図１３】本発明の実施の形態６であるチップ構成を示
すブロック図である。

【図１４】本発明の前提となる従来のチップ構成を示す
ブロック図である。

【図１５】本発明の前提となる従来の昇圧回路を示すブ
ロック図である。

【符号の説明】

１０，７０，８０チップ１１，１２，８１，８２降圧回路１３，１３ｄ，１３ｅ，８３第１の昇圧回路１４，１４ｂ，１４ｃ，１４ｄ，１４ｅ第２の昇圧回
路１５周辺回路１６，１６ａ，１６ｂワードデコーダ１７アレイ制御回路１８，１８ｆアレイブロック２０メモリセルトランジスタ２２，２３，２４ＮＭＯＳトランジスタ２５センスアンプ３０，３０ｄＶＰＰＬ制御回路３１，３１ｄ，３３，３３ｃ，３３ｄ，８５チャージ
ポンプ回路３２，３２ｂ，３２ｄＶＰＰＨ制御回路３５レベル変換回路４１，４２，５１，５２インバータ４３，４４，４５，４６ＮＭＯＳトランジスタ６１，６２電圧センス回路６３発振回路６７遅延時間７１，７２，７３，７４ＮＭＯＳトランジスタ７５ａ，７５ｂビット線選択回路８４ＶＰＰ制御回路８６電源ＭＣメモリセルＣｓ蓄積容量ＷＬ，ＷＬａ，ＷＬｂワード線ＢＬＴ，ＢＬＢ，ＢＬＴａ，ＢＬＢａ，ＢＬＴｂ，ＢＬ
Ｂｂビット線ＰＣビット線プリチャージ信号ＳＨａ，ＳＨｂビット線選択信号ＶＤＤ外部プラス電源電圧ＶＰＰ従来の内部昇圧電圧ＶＰＰＬ第１の内部昇圧電圧ＶＰＰＨ第２の内部昇圧電圧ＶＰＥＲＩ周辺回路用内部降圧電圧ＶＡＲＹビット線用内部降圧電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者堀口真志東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 5F038 BG03 BG05 BG07 EZ20 5H730 AA14 AS04 BB02 BB86 DD04 FD01 5M024 AA02 AA04 AA24 BB02 BB08 BB13 BB15 BB35 BB36 CC22 CC62 FF02 FF03 FF13 FF23 HH11 PP01 PP02 PP03 PP07

Claims

【特許請求の範囲】

【請求項１】第１の電圧昇圧回路と第２の電圧昇圧回
路と第３の電圧降圧回路を有し、前記第１の電圧昇圧回
路は共通電源から電圧と電流を供給されて、電圧が一定
の第１の内部電圧を出力し、前記第２の電圧昇圧回路は
前記第１の内部電圧から電圧と電流を供給されて、電圧
が一定の第２の内部電圧を出力し、前記第３の電圧降圧
回路は前記共通電源から電圧と電流を供給されて、電圧
が一定の第３の内部電圧を出力し、前記第２の内部電圧
は前記第１の内部電圧より高い電圧であり、前記第１の
内部電圧は前記第３の内部電圧より高い電圧であること
を特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前
記第２の電圧昇圧回路は、前記共通電源と前記第１の内
部電圧の両方から電圧と電流を供給され、その出力電圧
である前記第２の内部電圧が、前記第１の内部電圧より
高いことを特徴とする半導体装置。
【請求項３】請求項２記載の半導体装置において、前
記第２の電圧昇圧回路は、さらに前記共通電源の電圧か
ら前記第１の内部電圧への信号電圧レベル変換手段を有
することを特徴とする半導体装置。
【請求項４】請求項１、２または３記載の半導体装置
において、前記第１の内部電圧は、前記第３の内部電圧
に対して第１の電圧差だけ高く設定し、前記第２の内部
電圧は、前記第３の内部電圧に対して第２の電圧差だけ
高く設定したことを特徴とする半導体装置。
【請求項５】請求項１、２、３または４記載の半導体
装置において、複数のワード線と複数のビット線対の交
点にメモリセルを配置したメモリアレイと、各ビット線
対をショートするための複数のプリチャージ回路と、前
記プリチャージ回路を活性化するプリチャージ信号を出
力するアレイ制御回路をさらに有し、前記第１の内部電
圧を前記アレイ制御回路に供給して前記プリチャージ信
号に前記第１の内部電圧を供給し、前記第２の内部電圧
を前記ワード線に供給することを特徴とする半導体装
置。
【請求項６】請求項５記載の半導体装置において、前
記プリチャージ回路は、前記ビット線対にドレインとソ
ースを接続したＮＭＯＳトランジスタで構成され、その
ゲートに前記プリチャージ信号を入力する構成であり、
前記プリチャージ回路を構成するＮＭＯＳトランジスタ
のしきい値電圧より、前記第１の電圧差が高いことを特
徴とする半導体装置。
【請求項７】請求項１、２、３または４記載の半導体
装置において、複数のワード線と複数のビット線対の交
点にメモリセルを配置したメモリアレイと、さらに各ビ
ット線対ごとにセンスアンプとスイッチ手段を有し、前
記スイッチ手段を介して前記各ビット線対と前記センス
アンプが接続され、前記第１の内部電圧が前記スイッチ
手段に供給されていることを特徴とする半導体装置。
【請求項８】請求項７記載の半導体装置において、前
記スイッチ手段は、前記ビット線対にドレイン、前記セ
ンスアンプにソースを接続したＮＭＯＳトランジスタで
構成され、そのゲートに前記第１の内部電圧が入力する
構成であり、前記スイッチ手段を構成するＮＭＯＳトラ
ンジスタのしきい値電圧より、前記第１の電圧差が高い
ことを特徴とする半導体装置。
【請求項９】請求項５、６、７または８記載の半導体
装置において、前記メモリセルは、ＮＭＯＳトランジス
タと蓄積容量で構成され、前記ＮＭＯＳトランジスタは
ビット線にドレイン、前記蓄積容量にソースを接続し、
そのゲートがワード線に接続する構成であり、前記メモ
リセルを構成するＮＭＯＳトランジスタのしきい値電圧
より、前記第２の電圧差が高いことを特徴とする半導体
装置。
【請求項１０】請求項５、６、７、８または９記載の
半導体装置において、前記第３の電圧降圧回路で発生す
る前記第３の内部電圧が、前記センスアンプに供給さ
れ、前記ビット線のＨｉｇｈ電圧であることを特徴とす
る半導体装置。
【請求項１１】請求項１、２、３、４、５、６、７、
８、９または１０記載の半導体装置において、前記共通
電源は、チップ外部から供給される外部電源であること
を特徴とする半導体装置。
【請求項１２】第１の電圧昇圧回路と第２の電圧昇圧
回路を有し、前記第１の電圧昇圧回路は共通電源から電
圧と電流を供給されて、電圧が一定の第１の内部電圧を
出力し、前記第２の電圧昇圧回路は前記第１の内部電圧
から電圧と電流を供給されて、電圧が一定の第２の内部
電圧を出力し、前記第２の内部電圧は前記第１の内部電
圧より高い電圧であり、前記第１の電圧昇圧回路は第１
の電圧センサと第１のチャージポンプ回路で構成され、
前記第２の電圧昇圧回路は第２の電圧センサと第２のチ
ャージポンプ回路で構成され、さらに前記第１の電圧セ
ンサと前記第２の電圧センサで制御される共通の発振回
路を有し、前記発振回路によって前記第１の電圧センサ
の出力では前記第１のチャージポンプ回路が、前記第２
の電圧センサの出力では前記第２のチャージポンプ回路
がそれぞれ駆動されることを特徴とする半導体装置。
【請求項１３】請求項１２記載の半導体装置におい
て、前記発振回路は、前記第１の電圧センサの出力と前
記第２の電圧センサの出力が同時期に出力した場合、前
記第１のチャージポンプ回路と前記第２のチャージポン
プ回路の駆動タイミングに時間差を設けたことを特徴と
する半導体装置。
【請求項１４】請求項１２または１３記載の半導体装
置において、前記第２の電圧昇圧回路は、前記共通電源
と前記第１の内部電圧の両方から電圧と電流を供給さ
れ、その出力電圧である前記第２の内部電圧が、前記第
１の内部電圧より高いことを特徴とする半導体装置。
【請求項１５】請求項１４記載の半導体装置におい
て、前記第２の電圧昇圧回路は、さらに前記共通電源の
電圧から前記第１の内部電圧への信号電圧レベル変換手
段を有することを特徴とする半導体装置。
【請求項１６】請求項１２、１３、１４または１５記
載の半導体装置において、さらに第３の電圧降圧回路を
有し、前記第３の電圧降圧回路は前記共通電源から電圧
と電流を供給されて、電圧が一定の第３の内部電圧を出
力し、前記第２の内部電圧は前記第１の内部電圧より高
い電圧であり、前記第１の内部電圧は前記第３の内部電
圧より高い電圧であることを特徴とする半導体装置。
【請求項１７】請求項１６記載の半導体装置におい
て、前記第１の内部電圧は、前記第３の内部電圧に対し
て第１の電圧差だけ高く設定し、前記第２の内部電圧
は、前記第３の内部電圧に対して第２の電圧差だけ高く
設定したことを特徴とする半導体装置。
【請求項１８】請求項１２、１３、１４、１５、１６
または１７記載の半導体装置において、複数のワード線
と複数のビット線対の交点にメモリセルを配置したメモ
リアレイと、各ビット線対をショートするための複数の
プリチャージ回路と、前記プリチャージ回路を活性化す
るプリチャージ信号を出力するアレイ制御回路をさらに
有し、前記第１の内部電圧を前記アレイ制御回路に供給
して前記プリチャージ信号に前記第１の内部電圧を供給
し、前記第２の内部電圧を前記ワード線に供給すること
を特徴とする半導体装置。
【請求項１９】請求項１８記載の半導体装置におい
て、前記プリチャージ回路は、前記ビット線対にドレイ
ンとソースを接続したＮＭＯＳトランジスタで構成さ
れ、そのゲートに前記プリチャージ信号を入力する構成
であり、前記プリチャージ回路を構成するＮＭＯＳトラ
ンジスタのしきい値電圧より、前記第１の電圧差が高い
ことを特徴とする半導体装置。
【請求項２０】請求項１２、１３、１４、１５、１６
または１７記載の半導体装置において、複数のワード線
と複数のビット線対の交点にメモリセルを配置したメモ
リアレイと、さらに各ビット線対ごとにセンスアンプと
スイッチ手段を有し、前記スイッチ手段を介して前記各
ビット線対と前記センスアンプが接続され、前記第１の
内部電圧が前記スイッチ手段に供給されていることを特
徴とする半導体装置。
【請求項２１】請求項２０記載の半導体装置におい
て、前記スイッチ手段は、前記ビット線対にドレイン、
前記センスアンプにソースを接続したＮＭＯＳトランジ
スタで構成され、そのゲートに前記第１の内部電圧が入
力する構成であり、前記スイッチ手段を構成するＮＭＯ
Ｓトランジスタのしきい値電圧より、前記第１の電圧差
が高いことを特徴とする半導体装置。
【請求項２２】請求項１８、１９、２０または２１記
載の半導体装置において、前記メモリセルは、ＮＭＯＳ
トランジスタと蓄積容量で構成され、前記ＮＭＯＳトラ
ンジスタはビット線にドレイン、前記蓄積容量にソース
を接続し、そのゲートがワード線に接続する構成であ
り、前記メモリセルを構成するＮＭＯＳトランジスタの
しきい値電圧より、前記第２の電圧差が高いことを特徴
とする半導体装置。
【請求項２３】請求項１８、１９、２０、２１または
２２記載の半導体装置において、前記第３の電圧降圧回
路で発生する前記第３の内部電圧が、前記センスアンプ
に供給され、前記ビット線のＨｉｇｈ電圧であることを
特徴とする半導体装置。
【請求項２４】請求項１２、１３、１４、１５、１
６、１７、１８、１９、２０、２１、２２または２３記
載の半導体装置において、前記共通電源は、チップ外部
から供給される外部電源であることを特徴とする半導体
装置。