JP2002124084A

JP2002124084A - 内部電圧レベル制御回路および半導体記憶装置並びにそれらの制御方法

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Publication number: JP2002124084A
Application number: JP2001223499A
Authority: JP
Inventors: Hiroyuki Takahashi; 弘行高橋; Atsushi Nakagawa; 敦中川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-07-25
Filing date: 2001-07-24
Publication date: 2002-04-26
Anticipated expiration: 2021-07-24
Also published as: JP3869690B2

Abstract

(57)【要約】【課題】消費電力の節減を図った電圧レベル制御回路
および制御方法を提供する。【解決手段】外部信号ＰＬが”Ｈ”になると、ラッチ
１１の出力信号Ｌａが”Ｈ”となり、Ｎ・ＦＥＴ１４，
１７，２４がオンとなる。これにより回路が能動状態と
なり、ブースト電圧Ｖbt（ワード線駆動電圧）を制御す
る信号Ａとして”Ｈ”が出力される。ブースト電圧Ｖbt
が上昇し、基準電圧Ｖref2に達すると、電圧Ｖ２が”
Ｈ”となり、これにより、信号Ａが”Ｌ”となる。信号
Ａが”Ｌ”になると、ラッチ１１がスルーとなり、この
時、信号ＰＬが”Ｌ”であることから、ラッチ１１の出
力信号Ｌａが”Ｌ”となり、Ｎ・ＦＥＴ１４，１７，２
４がオフとなる。このように、必要以外の時間帯におい
て、Ｎ・ＦＥＴ１４，１７，２４をオフとし、電力の節
減を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電圧レベル制御回
路およびその制御方法に関し、さらに半導体記憶装置や
その他の電子回路において使用される内部電圧のレベル
を制御する電圧レベル制御回路およびその制御方法並び
にこの電圧レベル制御回路を使用した、半導体装置、特
にメモリーセルをリフレッシュするためのリフレッシュ
信号を内部で発生する擬似ＳＲＡＭ等の半導体記憶装置
に関する。

【０００２】

【従来の技術】従来、携帯電話等の各種携帯機器におい
て、半導体メモリ等の半導体回路が広く使用されてい
る。この携帯機器に使用される半導体回路においては、
いかに消費電力を低減するかが大きな課題である。特開
昭６３−２５５８９７号公報、特開平１１−１６３６８
号公報に、消費電力低減に関する従来技術が開示されて
いる。

【０００３】図１１は、特開昭６３−２５５８９７号公
報に開示されている半導体記憶装置（ＤＲＡＭ；ダイナ
ミックラム）の要部の構成を示すブロック図である。半
導体記憶装置は、ワード線駆動信号φWLを発生するφWL
発生回路１５２を有する。φWL発生回路１５２は、外部
から／ＲＡＳ信号（／は負論理の信号であることを示
す、ＲＡＳはローアドレスストローブを示す）の入力を
受け、この入力された／ＲＡＳ信号に従ってワード線駆
動信号φWLを発生する。半導体記憶装置は、さらにロー
デコーダ１５５を有する。ローデコーダ１５５は、φWL
発生回路１５２の出力側に接続され、φWL発生回路１５
２から出力されたワード線駆動信号φWLの入力を受け
る。さらに半導体記憶装置は、ワード線駆動信号φWLを
昇圧するφWL昇圧回路１５３、並びにφWL比較回路１５
４を有する。φWL比較回路１５４は、外部からの基準電
圧Ｖｒｅｆの入力を受けると共に、φWL発生回路１５２
の出力側に接続され、φWL発生回路１５２から出力され
たワード線駆動信号φWLの入力を受けることで、ワード
線駆動信号φWLと基準電圧Ｖｒｅｆとを比較し、この比
較した結果を比較結果信号Ｓ４として出力する。更に、
φWL昇圧回路１５３は、／ＲＡＳ信号の入力を受けると
共に、φWL比較回路１５４の出力側に接続され、比較結
果信号Ｓ４の入力を受け、／ＲＡＳ信号とφWL比較回路
１５４の出力信号Ｓ４に基づいてワード線駆動信号φWL
を昇圧する。ロウデコーダ１５５はワード線駆動信号φ
WLを、アドレス信号が指定するワード線ＷＬへ出力す
る。

【０００４】前記回路の動作を図１２のタイミングチャ
ートに基づき説明する。／ＲＡＳ信号が立ち下がると、
この／ＲＡＳ信号を受けたφWL発生回路１５２が、ワー
ド線駆動信号φWLを時刻ｔ1において電源電圧Ｖccレベ
ルに立ち上げる。これと同時に、／ＲＡＳ信号を受けた
φWL昇圧回路１５３が、ワード線駆動信号φWLを昇圧
し、Ｖcc以上のハイレベルとする。その後、／ＲＡＳ信
号が立ち上がる時刻ｔ2において、φWL比較回路１５４
がワード線駆動信号φWLのレベルＶWLと基準電圧Ｖref
とを比較し、その結果を示す信号Ｓ４をφWL昇圧回路１
５３へ出力する。ＶWL＜Ｖrefであった場合は、φWL昇
圧回路１５３は、ワード線駆動信号φWLの昇圧を行う。
ＶWL＞Ｖrefであった場合は、φWL昇圧回路１５３は、
ワード線駆動信号φWLの昇圧を行わない。このように、
図１１の回路は、アクティブサイクルの終了時における
昇圧を、必要な場合は自動的に行い、不必要な場合は行
わないことによって回路の消費電力の節減を図ってい
る。

【０００５】また、図１３は、特開平１１−１６３６８
号公報に開示されている半導体記憶装置（ＳＲＡＭ；ス
タティックラム）の要部の構成を示すブロック図であ
る。図１４は同半導体記憶装置の動作を説明するための
タイミングチャートである。ＡＴＤ回路１１０は、アド
レス信号Ａ0〜Ａnもしくはチップ選択信号ＣＥの変化を
検知して、パルス信号φＯＳを発生させる。ＸＥ発生回
路１１１は、ＡＴＤ回路１１０からのアドレス遷移検知
を示すパルス信号φＯＳとチップ選択信号ＣＥを入力
し、ワード線活性化信号ＸＥを出力する。このＸＥ発生
回路１１１は、書込制御信号／ＷＥの制御を受けないの
で、書き込み、読み出しサイクルともに、信号ＸＥの動
作は同じであり、次のサイクルのアドレス変化による信
号φＯＳによってリセットされるまでハイレベルを出力
し続ける。ロウデコーダ１０２は、ロウアドレス信号を
入力し、ワード線を選択するロウ選択信号を出力する。

【０００６】昇圧信号発生回路１１４は、ワード線活性
化信号ＸＥと書込制御信号／ＷＥを入力として、昇圧を
指示する昇圧信号／φＢＥＮを発生する。すなわち、こ
の昇圧信号発生回路１１４は、書込制御信号／ＷＥがロ
ーレベルとなる書き込みサイクルにおいては、ワード線
活性化信号ＸＥがローレベルとなるリセット期間を除き
ローレベルを出力し続ける。一方、書込制御信号／ＷＥ
がハイレベルとなる読み出しサイクルにおいては、一定
時間だけローレベルを出力し、その後、ハイレベルに戻
る。

【０００７】昇圧電位発生回路１１５は、昇圧信号／φ
ＢＥＮがローレベルの時作動し、昇圧電位ＶＢＳＴを発
生し、ワードドライバ１０４へ出力する。ワードドライ
バ１０４は、昇圧電位ＶＢＳＴを電源とし、ワード線活
性化信号ＸＥとロウ選択信号を入力してワード線を選択
する。選択されたワード線は、昇圧電位ＶＢＳＴまで上
昇し、メモリセルへの書き込みまたはメモリセルからの
読み出しを行う。センスアンプ活性信号発生回路１１２
は、ワード線活性化信号ＸＥと書込制御信号／ＷＥを入
力としてセンスアンプ活性信号φＳＥを出力する。信号
φＳＥは読み出しサイクルでのみ発生し、ワード線上昇
後、ある遅延時間の後ハイレベルとなる。このハイレベ
ルは次サイクルのアドレス変化による信号φＯＳによっ
てリセットされるまで維持され、センスアンプ１０６を
活性状態に保ち続ける。センスアンプ１０６は、カラム
デコーダ１０３の出力によりカラム選択スイッチ１０５
で選択された相補デジット線ＤＧ、ＤＧＢの信号を入力
とし、センスアンプ活性信号φＳＥがハイレベルの期
間、メモリセルからのデータを増幅して出力する。

【０００８】上述したように、図１３に示す回路は、読
み出しサイクル期間の初期においてのみ昇圧電位回路１
１５を動作させ、同読み出しサイクルの初期以外の期間
において昇圧電位回路１１５を不動作とすることによ
り、昇圧電位回路１１５の消費電力の低減を図ってい
る。

【０００９】しかしながら、これら従来のものは、ワー
ド線を駆動する電力を低減するという発想のものであ
り、それ以外の電力低減法については開示されていな
い。他方、近年、疑似ＳＲＡＭが開発され実用化されて
いる。この疑似ＳＲＡＭは、周知のように、ＤＲＡＭの
もつ大容量の利点とＳＲＡＭのもつ使いやすさ、スタン
バイ時の低消費電力等の利点を兼ね備えており、携帯機
器等に広く利用されつつある。しかし、この疑似ＳＲＡ
Ｍは、携帯機器に用いられる関係上さらなる低消費電力
化が望まれている。

【００１０】図１５は従来の疑似ＳＲＡＭの要部の構成
を示すブロック図である。図１６は同疑似ＳＲＡＭの動
作を説明するためのタイミングチャートである。この疑
似ＳＲＡＭは、電圧レベル制御回路１、メモリセルアレ
イ２、リングオッシレータ３、昇圧回路４、およびワー
ドデコーダ５を有する。更に、疑似ＳＲＡＭは、ロウデ
コーダ６、リフレッシュタイミング発生回路７並びにロ
ウイネーブル発生回路８を有する。電圧レベル制御回路
１は、メモリセルアレイ２のワード線へ印加するブース
ト電圧Ｖbtのレベルを制御する内部電圧レベル制御信号
Ａを、基準電圧Ｖref1、Ｖref2に基づいて発生する。リ
ングオッシレータ３の入力側は、電圧レベル制御回路１
の出力側に接続され、内部電圧レベル制御信号Ａは、リ
ングオッシレータ３へ入力される。リングオッシレータ
３は、発振回路であり、インバータを奇数個リング状に
直列接続して構成し得る。電圧レベル制御回路１から出
力された内部電圧レベル制御信号Ａが”Ｈ”（ハイレベ
ル）の時、リングオッシレータ３は、活性化され発振出
力Ｂを出力する。昇圧回路４の入力側は、リングオッシ
レータ３の出力側に接続され、この発振出力Ｂは昇圧回
路４に入力される。昇圧回路４はチャージポンプ回路で
構成し得る。昇圧回路４は、リングオッシレータ３の出
力Ｂを利用して電源電圧ＶDDを段階的に昇圧し、ワード
線を駆動するブースト電圧Ｖbtとして出力する。昇圧回
路４の出力側は、ワードデコーダ５に接続され、ブース
ト電圧Ｖbtはワードデコーダ５へ入力される。この場
合、ブースト電圧Ｖbtは、電源電圧ＶDDより高い電圧レ
ベル、例えば（ＶDD＋1.5V）または（ＶDD＋２Ｖ）であ
る。ワードデコーダ５は、ロウデコーダ６の出力側に接
続され、ロウデコーダ６からの出力によって選択された
ワード線へブースト電圧Ｖbtを供給する。メモリセルア
レイ２は、ＤＲＡＭのメモリセルアレイと同様の構成を
有するメモリセルアレイである。

【００１１】リフレッシュタイミング発生回路７は、一
定時間間隔で、メモリセルアレイ２中のメモリセルをリ
フレッシュするためのリフレッシュ信号およびリフレッ
シュすべきメモリセルのアドレスを指定するリフレッシ
ュアドレスを発生する。リフレッシュタイミング発生回
路７の出力側は、ロウイネーブル発生回路８へ接続さ
れ、リフレッシュ信号をロウイネーブル発生回路８へ入
力する。また、リフレッシュアドレスをロウデコーダ６
へ入力する。ロウイネーブル発生回路８は、ライトイネ
ーブル信号ＷＥ、チップセレクト信号ＣＳおよびメモリ
セルアレイ２の読出／書込アドレスＡｄｄの入力を受
け、アドレスＡｄｄが変化する毎に、ロウイネーブル信
号ＬＴを発生する。また、このロウイネーブル発生回路
８は、リフレッシュタイミング発生回路７がリフレッシ
ュ信号を出力するタイミングで信号ＬＴを発生する。ロ
ウイネーブル発生回路８の出力側は、ロウデコーダ６お
よび電圧レベル制御回路１に接続され、ロウイネーブル
信号ＬＴを電圧レベル制御回路１およびロウデコーダ６
へ入力する。ロウデコーダ６は、ロウイネーブル信号Ｌ
Ｔの入力を受けた時点で外部入力された読出／書込アド
レスＡｄｄをデコードし、デコード結果をワードデコー
ダ５へ入力する。

【００１２】図１５は、図１４に示した回路の動作を説
明するためのタイミングチャートである。ライトイネー
ブル信号ＷＥが例えば”Ｌ”（ローレベル）となり、ま
た、チップセレクト信号ＣＳが”Ｈ”となった後、アド
レスＡｄｄが変化すると、ロウイネーブル発生回路８か
らロウイネーブル信号ＬＴが出力され、電圧レベル制御
回路１へ入力される。電圧レベル制御回路１は、ブース
ト電圧Ｖbtと基準電圧Ｖref1とを比較し、ブースト電圧
Ｖbtが基準電圧Ｖref1より低い場合は、時刻ｔ１におい
て内部電圧レベル制御信号Ａを”Ｈ” （ハイレベル）
とする。この内部電圧レベル制御信号Ａが”Ｈ”になる
と、リングオッシレータ３が発振を開始し、発信出力Ｂ
を出力する。出力された発信出力Ｂは、昇圧回路４へ入
力される。昇圧回路４はこの発信出力Ｂを使用してブー
スト電圧Ｖbtを昇圧する。ブースト電圧Ｖbtが上昇し、
基準電圧Ｖref2に達すると、電圧レベル制御回路１が内
部電圧レベル制御信号Ａを時刻ｔ２で”Ｌ”（ローレベ
ル）とする。これにより、リングオッシレータ３の発信
が停止し、昇圧回路４による昇圧が停止する。

【００１３】このように、従来の疑似ＳＲＡＭは、電圧
レベル制御回路１がリングオッシレータ３および昇圧回
路４を必要時にのみ活性化する一方、不必要時には非活
性化状態とし、これによって、消費電力の節減を図って
いた。

【００１４】

【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置にあっては、メモリセルアレイに印加す
る電圧を発生する回路の省電力化が図られていたが、メ
モリセルアレイに印加する電圧を制御する回路すなわち
電圧レベル制御回路１の省電力化は全く考慮されていな
かった。通常のＤＲＡＭでは、リフレッシュタイミング
がシステム側で制御され、デバイス側は常に昇圧レベル
を保持する必要があり、したがって、メモリセルアレイ
に印加する電圧を制御する回路の省電力化は全く考慮す
る必要がなかった。また、スタンバイ時のパワー制限も
比較的厳しくなかった。これに対し、ＳＲＡＭ並の低消
費電力化が求められる疑似ＳＲＡＭでは、電圧レベル制
御回路に供給するパワーの可能な限りの低減が要求され
る。すなわち、疑似ＳＲＡＭにおいては、デバイス外部
からリフレッシュ動作が見えない仕様、つまり消費電力
の規格にリフレッシュ動作電流が考慮されない仕様にな
っており、一般的なＤＲＡＭよりさらに厳しい規格が要
求される。この発明は、前述の要求を満たすため開発さ
れたものであり、その目的は、消費電力の可能な限りの
低減を図った電圧レベル制御回路を提供することにあ
る。本発明の更なる目的は、消費電力の可能な限りの低
減を図る電圧レベル制御方法を提供することにある。本
発明の更なる目的は、消費電力が低減された電圧レベル
制御回路を有する半導体記憶装置を提供することにあ
る。本発明の更なる目的、構成並びに効果は、以下の説
明により明らかにする。

【００１５】

【課題を解決するための手段】この発明は上記の課題を
解決すべくなされたもので、本発明は、外部電源電圧に
基づき内部電圧レベルを発生する内部電圧レベル発生回
路に接続され、内部電圧レベルを検出して制御する電圧
レベル制御回路において、この電圧レベル制御回路は、
内部電圧レベル発生回路の出力側に接続され、前記内部
電圧レベルを、少なくとも1つの基準電圧に基づき比較
する比較手段と、この比較手段に接続され、比較手段を
活性状態又は非活性状態に制御する制御手段とを含むこ
とを特徴とする電圧レベル制御回路を提供する。制御手
段は、内部電圧レベル発生回路を活性状態にするとき、
制御手段は比較手段を活性状態にし、内部電圧レベル発
生回路を非活性状態にするとき、制御手段は比較手段を
非活性状態にすることが可能である。

【００１６】内部電圧レベル発生回路は、昇圧回路又は
降圧回路であることが可能である。比較手段は、基準電
圧の数と等しい数の比較回路からなり、この比較回路
は、対応する各基準電圧に基づき内部電圧レベルを比較
し、制御手段は、各比較回路に共通に接続される1つの
制御回路からなり、各比較回路は、1つの制御回路によ
り共通に、活性状態又は非活性状態が制御されることが
可能である。制御手段は、論理ゲート回路とラッチ回路
とを含み、論理ゲート回路の出力がラッチ回路の入力と
接続され、ラッチ回路の制御端子は、比較手段の出力側
に接続され、論理ゲート回路の出力信号又は比較手段の
出力信号に基づき比較手段の活性状態又は非活性状態が
制御されることが可能である。

【００１７】比較手段は、カレントミラー差動増幅器を
含むことが可能である。電圧レベル制御回路は、更に分
圧回路を含み、この分圧回路は内部電圧レベル発生回路
の出力側とグランド端子との間に直列に接続され、分圧
回路の出力は比較手段の入力に接続され、比較手段は、
内部電圧レベルの分圧電圧を基準電圧と比較することが
可能である。比較手段の入力は、内部電圧レベル発生回
路の出力側に直接接続され、比較手段は、内部電圧レベ
ルを基準電圧と直接比較することが可能である。前記少
なくとも1つの基準電圧は、単一の基準電圧からなり、
この単一の基準電圧に基づき内部電圧レベルの許容範囲
の下限を定めることで、内部電圧レベルが許容範囲の下
限以下となった場合、電圧レベル制御回路の出力信号を
活性状態にし、内部電圧レベル発生回路を活性化するこ
とが可能である。

【００１８】前記少なくとも1つの基準電圧は、単一の
基準電圧からなり、この単一の基準電圧に基づき内部電
圧レベルの許容範囲の上限を定めることで、内部電圧レ
ベルが許容範囲の上限以上となった場合、電圧レベル制
御回路の出力信号を活性状態にし、内部電圧レベル発生
回路を活性化することが可能である。前記少なくとも1
つの基準電圧は、２つの基準電圧からなり、この２つの
基準電圧に基づき内部電圧レベルの許容範囲の上限およ
び下限を定めることで、内部電圧レベルが許容範囲の上
限以上又は下限以下となった場合、電圧レベル制御回路
の出力信号を活性状態にし、内部電圧レベル発生回路を
活性化することが可能である。制御手段は、論理ゲート
回路からなり、論理ゲート回路の出力が比較手段に接続
され、内部電圧レベル発生回路の活性状態及び非活性状
態から独立して、論理ゲート回路の出力信号のみに基づ
き比較手段の活性状態又は非活性状態が制御されること
が可能である。

【００１９】更に、本発明は、外部電源電圧に基づき内
部電圧レベルを発生する内部電圧レベル発生回路の出力
側に接続され、内部電圧レベルを検出して、外部から入
力される少なくとも1つの基準電圧に基づき制御する電
圧レベル制御回路において、電圧レベル制御回路は、こ
の電圧レベル制御回路を活性状態又は非活性状態に制御
する制御手段を含むことを特徴とする電圧レベル制御回
路を提供する。

【００２０】電圧レベル制御回路は、さらに比較手段を
含み、この比較手段の入力側を、内部電圧レベル発生回
路の出力側に接続することで、前記内部電圧レベルを前
記少なくとも1つの基準電圧に基づき比較し、内部電圧
レベル発生回路を活性状態又は非活性状態に制御するた
めの内部電圧レベル発生回路制御信号を、比較手段の出
力側から出力し、前記制御手段は、この比較手段に接続
され、比較手段を活性状態又は非活性状態に制御するこ
とが可能である。制御手段は、内部電圧レベル発生回路
を活性状態にするとき、制御手段は比較手段を活性状態
にし、内部電圧レベル発生回路を非活性状態にすると
き、制御手段は比較手段を非活性状態にすることが可能
である。

【００２１】内部電圧レベル発生回路は、昇圧回路また
は降圧回路であることが可能である。比較手段は、基準
電圧の数と等しい数の比較回路からなり、この比較回路
は、対応する各基準電圧に基づき内部電圧レベルを比較
し、制御手段は、各比較回路に共通に接続される1つの
制御回路からなり、各比較回路は、1つの制御回路によ
り共通に、活性状態又は非活性状態が制御されることが
可能である。制御手段は、論理ゲート回路とラッチ回路
とを含み、論理ゲート回路の出力がラッチ回路の入力と
接続され、ラッチ回路の制御端子は、比較手段の出力側
に接続されることが可能である。

【００２２】比較手段は、カレントミラー差動増幅器を
含むことが可能である。電圧レベル制御回路は、更に分
圧回路を含み、この分圧回路は内部電圧レベル発生回路
の出力側とグランド端子との間に直列に接続され、分圧
回路の出力は比較手段の入力に接続され、比較手段は、
内部電圧レベルの分圧電圧を基準電圧と比較することが
可能である。比較手段の入力は、内部電圧レベル発生回
路の出力側に直接接続され、比較手段は、内部電圧レベ
ルを基準電圧と直接比較することが可能である。前記少
なくとも1つの基準電圧は、単一の基準電圧からなり、
この単一の基準電圧に基づき内部電圧レベルの許容範囲
の下限を定めることで、内部電圧レベルが許容範囲の下
限以下となった場合、電圧レベル制御回路の出力信号を
活性状態にし、内部電圧レベル発生回路を活性化するこ
とが可能である。前記少なくとも1つの基準電圧は、単
一の基準電圧からなり、この単一の基準電圧に基づき内
部電圧レベルの許容範囲の上限を定めることで、内部電
圧レベルが許容範囲の上限以上となった場合、電圧レベ
ル制御回路の出力信号を活性状態にし、内部電圧レベル
発生回路を活性化することが可能である。

【００２３】前記少なくとも1つの基準電圧は、２つの
基準電圧からなり、この２つの基準電圧に基づき内部電
圧レベルの許容範囲の上限および下限を定めることで、
内部電圧レベルが許容範囲の上限以上又は下限以下とな
った場合、電圧レベル制御回路の出力信号を活性状態に
し、内部電圧レベル発生回路を活性化することが可能で
ある。制御手段は、論理ゲート回路からなり、論理ゲー
ト回路の出力が比較手段に接続され、内部電圧レベル発
生回路の活性状態及び非活性状態から独立して、論理ゲ
ート回路の出力信号のみに基づき比較手段の活性状態又
は非活性状態が制御されることが可能である。

【００２４】更に、本発明は、複数のワード線を有する
メモリーセルアレイ領域と、この複数のワード線に接続
され、外部電源電圧に基づき内部電圧レベルを発生し、
この内部電圧レベルをワード線に供給する内部電圧レベ
ル発生回路と、この内部電圧レベル発生回路に接続さ
れ、内部電圧レベルを検出して制御する電圧レベル制御
回路とを含む半導体記憶装置において、更に前記電圧レ
ベル制御回路は、前記電圧レベル制御回路内部電圧レベ
ル発生回路の出力側に接続され、前記内部電圧レベル
を、少なくとも1つの基準電圧に基づき比較する比較手
段と、この比較手段に接続され、比較手段を活性状態又
は非活性状態に制御する制御手段とを含むことを特徴と
する半導体記憶装置を提供する。

【００２５】前記半導体記憶装置は、メモリーセルのリ
フレッシュ動作を行うためのリフレッシュ信号を自発的
に発生するリフレッシュ信号発生回路を更に含み、この
リフレッシュ信号発生回路の出力側が、前記電圧レベル
制御回路の制御手段に接続されることで、リフレッシュ
信号の入力を受けて、前記電圧レベル制御回路の制御手
段が、比較手段を非活性状態から活性状態にすることが
可能である。前記電圧レベル制御回路の制御手段は、論
理ゲート回路を含み、この論理ゲート回路の複数の入力
の第一の入力がリフレッシュ信号発生回路の出力側に接
続されることが可能である。

【００２６】前記半導体記憶装置は、リフレッシュ動作
時以外にワード線を活性化するためのロウイネーブル信
号を発生するロウイネーブル信号発生回路を更に含み、
このロウイネーブル信号発生回路の出力が前記論理ゲー
ト回路の第二の入力に接続され、前記リフレッシュ信号
およびロウイネーブル信号の少なくともいずれか1つが
論理ゲート回路に入力されたとき、制御手段が、比較手
段を非活性状態から活性状態にすることが可能である。
ロウイネーブル信号発生回路は、ロウイネーブル信号を
活性化するタイミングより一定時間だけ前に、パルス信
号を発生し、このパルス信号を論理ゲート回路に入力す
ることで、前記電圧レベル制御回路の制御手段が、比較
手段を非活性状態から活性状態にすると共に、内部電圧
レベル発生回路を非活性状態から活性状態にし、前記内
部電圧レベルが、前記少なくとも1つの基準電圧に基づ
き与えられる許容電圧レベル範囲に達した後、前記電圧
レベル制御回路の制御手段が、比較手段を活性状態から
非活性状態にすることが可能である。前記半導体記憶装
置がアクティブ状態にあるとき、前記制御手段は常に比
較手段を活性状態に維持し、前記半導体記憶装置がスタ
ンバイ状態にあるとき、前記制御手段は、制御信号に基
づき比較手段を活性状態又は非活性状態に制御すること
が可能である。

【００２７】前記半導体記憶装置は、内部電圧レベル発
生回路の出力側に接続され、内部電圧レベルに基づきグ
ランドレベルより低いレベルのバックバイアス電圧を発
生し、半導体記憶装置の特定半導体領域にバックバイア
ス電圧を供給するバックバイアス発生回路と、前記特定
半導体領域に接続され、特定半導体領域の電位を判定す
るバックバイアスレベル判定回路とを更に含み、バック
バイアスレベル判定回路は、バックバイアス電圧のレベ
ルが予め定められた許容範囲を超えた場合、バックバイ
アスレベル判定結果信号を活性化し、バックバイアスレ
ベル判定回路の出力が論理ゲート回路の第二の入力に接
続されることで、前記リフレッシュ信号および活性化さ
れたバックバイアスレベル判定結果信号の少なくともい
ずれか1つが論理ゲート回路に入力されたとき、制御手
段が、比較手段を非活性状態から活性状態にすることが
可能である。

【００２８】前記電圧レベル制御回路の制御手段は、さ
らにラッチ回路を含み、ラッチ回路の入力は前記論理ゲ
ート回路の出力に接続され、ラッチ回路の制御端子は前
記電圧レベル制御回路の出力に接続されることが可能で
ある。制御手段は、内部電圧レベル発生回路を活性状態
にするとき、制御手段は比較手段を活性状態にし、内部
電圧レベル発生回路を非活性状態にするとき、制御手段
は比較手段を非活性状態にすることが可能である。内部
電圧レベル発生回路は、昇圧回路または降圧回路である
ことが可能である。

【００２９】比較手段は、基準電圧の数と等しい数の比
較回路からなり、この比較回路は、対応する各基準電圧
に基づき内部電圧レベルを比較し、制御手段は、各比較
回路に共通に接続される1つの制御回路からなり、各比
較回路は、1つの制御回路により共通に、活性状態又は
非活性状態が制御されることが可能である。制御手段
は、論理ゲート回路とラッチ回路とを含み、論理ゲート
回路の出力がラッチ回路の入力と接続され、ラッチ回路
の制御端子は、比較手段の出力側に接続されることが可
能である。比較手段は、カレントミラー差動増幅器を含
むことが可能である。

【００３０】電圧レベル制御回路は、更に分圧回路を含
み、この分圧回路は内部電圧レベル発生回路の出力側と
グランド端子との間に直列に接続され、分圧回路の出力
は比較手段の入力に接続され、比較手段は、内部電圧レ
ベルの分圧電圧を基準電圧と比較することが可能であ
る。比較手段の入力は、内部電圧レベル発生回路の出力
側に直接接続され、比較手段は、内部電圧レベルを基準
電圧と直接比較することが可能である。前記少なくとも
1つの基準電圧は、単一の基準電圧からなり、この単一
の基準電圧に基づき内部電圧レベルの許容範囲の下限を
定めることで、内部電圧レベルが許容範囲の下限以下と
なった場合、電圧レベル制御回路の出力信号を活性状態
にし、内部電圧レベル発生回路を活性化することが可能
である。

【００３１】前記少なくとも1つの基準電圧は、単一の
基準電圧からなり、この単一の基準電圧に基づき内部電
圧レベルの許容範囲の上限を定めることで、内部電圧レ
ベルが許容範囲の上限以上となった場合、電圧レベル制
御回路の出力信号を活性状態にし、内部電圧レベル発生
回路を活性化することが可能である。前記少なくとも1
つの基準電圧は、２つの基準電圧からなり、この２つの
基準電圧に基づき内部電圧レベルの許容範囲の上限およ
び下限を定めることで、内部電圧レベルが許容範囲の上
限以上又は下限以下となった場合、電圧レベル制御回路
の出力信号を活性状態にし、内部電圧レベル発生回路を
活性化することが可能である。

【００３２】制御手段は、論理ゲート回路からなり、論
理ゲート回路の出力が比較手段に接続され、内部電圧レ
ベル発生回路の活性状態及び非活性状態に関係なく、論
理ゲート回路の出力信号のみに基づき比較手段の活性状
態又は非活性状態が制御されることが可能である。論理
ゲート回路の出力信号は、予め定められたパルス幅を有
するパルス信号であり、比較手段が活性状態になってか
ら、パルス幅に相当する時間が経過した後、内部電圧レ
ベル発生回路の活性状態及び非活性状態に関係なく、比
較手段が非活性状態になることが可能である。

【００３３】更に、本発明は、複数のワード線を有する
メモリーセルアレイ領域と、この複数のワード線に接続
され、外部電源電圧に基づき内部電圧レベルを発生し、
この内部電圧レベルをワード線に供給する内部電圧レベ
ル発生回路と、この内部電圧レベル発生回路に接続さ
れ、内部電圧レベルを検出して制御する電圧レベル制御
回路とを含む半導体記憶装置において、前記電圧レベル
制御回路は、この電圧レベル制御回路を活性状態又は非
活性状態に制御する制御手段を含むことを特徴とする半
導体記憶装置を提供する。電圧レベル制御回路は、さら
に比較手段を含み、この比較手段の入力側を、内部電圧
レベル発生回路の出力側に接続することで、前記内部電
圧レベルを前記少なくとも1つの基準電圧に基づき比較
し、内部電圧レベル発生回路を活性状態又は非活性状態
に制御するための内部電圧レベル発生回路制御信号を、
比較手段の出力側から出力し、前記制御手段は、この比
較手段に接続され、比較手段を活性状態又は非活性状態
に制御することが可能である。

【００３４】更に、本発明は、複数のワード線を有する
メモリーセルアレイ領域と、この複数のワード線に接続
され、外部電源電圧に基づき内部電圧レベルを発生し、
この内部電圧レベルをワード線に供給する内部電圧レベ
ル発生回路と、この内部電圧レベル発生回路に接続さ
れ、内部電圧レベルを検出して制御する電圧レベル制御
回路とを含む半導体記憶装置において、前記電圧レベル
制御回路は、前記ワード線の活性化信号に応答して活性
化し、前記ワード線に供給される内部電圧レベルが許容
電圧レベル範囲に達したとき非活性化することを特徴と
する半導体記憶装置を提供する。

【００３５】更に、本発明は、複数のワード線を有する
メモリーセルアレイ領域と、この複数のワード線に接続
され、外部電源電圧に基づき内部電圧レベルを発生し、
この内部電圧レベルをワード線に供給する内部電圧レベ
ル発生回路と、この内部電圧レベル発生回路に接続さ
れ、内部電圧レベルを検出して制御する電圧レベル制御
回路とを含む半導体記憶装置において、前記電圧レベル
制御回路は、前記ワード線の活性化信号の立ち上がり時
点より所定時間前に活性化し、前記ワード線に供給され
る内部電圧レベルが許容電圧レベル範囲に達したとき非
活性化することを特徴とする半導体記憶装置を提供す
る。

【００３６】更に、本発明は、複数のワード線を有する
メモリーセルアレイ領域と、この複数のワード線に接続
され、外部電源電圧に基づき内部電圧レベルを発生し、
この内部電圧レベルをワード線に供給する内部電圧レベ
ル発生回路と、この内部電圧レベル発生回路に接続さ
れ、内部電圧レベルを検出して制御する電圧レベル制御
回路とを含む半導体記憶装置において、前記電圧レベル
制御回路は、前記ワード線の活性化信号に応答して活性
化し、所定の時間だけ経過したときに非活性化すること
を特徴とする半導体記憶装置を提供する。

【００３７】更に、本発明は、複数のワード線を有する
メモリーセルアレイ領域と、リフレッシュ動作を制御す
るリフレッシュ信号を発生するリフレッシュ信号発生回
路と、前記複数のワード線に接続され、外部電源電圧に
基づき内部電圧レベルを発生し、この内部電圧レベルを
ワード線に供給する内部電圧レベル発生回路と、この内
部電圧レベル発生回路に接続され、内部電圧レベルを検
出して制御する電圧レベル制御回路とを含む半導体記憶
装置において、前記電圧レベル制御回路は、前記リフレ
ッシュ信号に応答して活性化および非活性化することを
特徴とする半導体記憶装置を提供する。

【００３８】更に、本発明は、複数のワード線を有する
メモリーセルアレイ領域と、この複数のワード線に接続
され、外部電源電圧に基づき内部電圧レベルを発生し、
この内部電圧レベルをワード線に供給する内部電圧レベ
ル発生回路と、この内部電圧レベル発生回路に接続さ
れ、内部電圧レベルを検出して制御する電圧レベル制御
回路とを含む半導体記憶装置において、前記半導体記憶
装置のスタンバイ状態において、前記電圧レベル制御回
路は、前記ワード線の活性化信号に応答して活性化し、
前記ワード線に供給される内部電圧レベルが許容電圧レ
ベル範囲に達したとき非活性化し、前記半導体記憶装置
のアクティブ状態において常時活性化することを特徴と
する半導体記憶装置を提供する。許容電圧レベル範囲
が、予め設定される第１の基準値と第２の基準値とで規
定されることが可能である。前記内部電圧レベル発生回
路は昇圧回路であることが可能である。前記内部電圧レ
ベル発生回路は降圧回路であることが可能である。

【００３９】更に、本発明は、外部電源電圧に基づき内
部電圧レベルを発生する内部電圧レベル発生回路と、こ
の内部電圧レベル発生回路に接続され内部電圧レベルの
供給を受ける内部回路と、この内部電圧レベル発生回路
に接続され、内部電圧レベルを検出して制御する電圧レ
ベル制御回路とを含む半導体装置において、前記電圧レ
ベル制御回路は、前記内部回路の活性化信号の立ち上が
りに応答して活性化し、前記内部回路に供給される内部
電圧レベルが許容電圧レベルに達し、かつ、前記内部回
路の活性化信号がオフとなったとき非活性化することを
特徴とする半導体装置を提供する。前記電圧レベル制御
回路は、前記電圧レベルを予め設定される基準値に等し
くなるように制御することが可能である。前記内部電圧
レベル発生回路は昇圧回路であることが可能である。前
記内部電圧レベル発生回路は降圧回路であることが可能
である。

【００４０】更に、本発明は、外部電源電圧に基づき発
生される内部電圧レベルを検出して制御する内部電圧レ
ベル制御回路の活性状態及び非活性状態を制御信号に基
づき制御する方法において、電圧レベル制御回路を活性
化した後、前記内部電圧レベルが許容電圧レベル範囲に
到達したときに前記内部電圧レベル制御回路を非活性化
することを特徴とする制御方法を提供する。前記許容電
圧レベル範囲は、予め設定される第１の基準値と第２の
基準値とで規定されることが可能である。前記内部電圧
レベルは外部電源電圧を昇圧した電圧レベルであること
が可能である。前記内部電圧レベルは外部電源電圧を降
圧した電圧レベルであることが可能である。前記内部電
圧レベルは半導体記憶装置のワード線に供給される電圧
レベルであり、前記制御信号は前記ワード線の活性化信
号であることが可能である。前記半導体記憶装置はリフ
レッシュ動作を必要とするメモリセルを有する半導体記
憶装置であって、前記ワード線の活性化信号は、半導体
記憶装置のメモリセルをリフレッシュするリフレッシュ
動作を制御する信号であり、前記内部電圧レベルが前記
許容電圧レベル範囲の上限値以上となったとき前記内部
電圧レベル制御回路を非活性化することが可能である。

【００４１】更に、本発明は、外部電源電圧から発生さ
れワード線に供給される電圧レベルを検出して制御する
電圧レベル制御回路を有する半導体記憶装置の電圧レベ
ル制御方法において、前記ワード線の活性化信号に応答
して前記電圧レベル制御回路を活性化し、前記ワード線
に供給される電圧レベルが許容電圧レベル範囲に達した
とき前記電圧レベル制御回路を非活性化することを特徴
とする半導体記憶装置の電圧レベル制御方法を提供す
る。

【００４２】更に、本発明は、半導体記憶装置のワード
線に供給するため、外部電源電圧に基づき発生される内
部電圧レベルを検出して制御する内部電圧レベル制御回
路の活性状態及び非活性状態を制御信号に基づき制御す
る方法において、前記ワード線の活性化信号の活性化の
タイミングより所定時間前に前記内部電圧レベル制御回
路を活性化し、前記ワード線に供給される内部電圧レベ
ルが許容電圧レベル範囲に達したとき前記電圧レベル制
御回路を非活性化することを特徴とする制御方法を提供
する。

【００４３】更に、本発明は、半導体記憶装置のワード
線に供給するため、外部電源電圧に基づき発生される内
部電圧レベルを検出して制御する内部電圧レベル制御回
路の活性状態及び非活性状態を制御信号に基づき制御す
る方法において、前記ワード線の活性化信号に応答して
前記内部電圧レベル制御回路を活性化し、所定の時間だ
け経過したときに前記電圧レベル制御回路を非活性化す
ることを特徴とする制御方法を提供する。

【００４４】更に、本発明は、リフレッシュ動作を必要
とするメモルセルを有する半導体記憶装置のワード線に
供給するため、外部電源電圧に基づき発生される内部電
圧レベルを検出して制御する内部電圧レベル制御回路の
活性状態及び非活性状態を制御信号に基づき制御する方
法において、リフレッシュ動作を制御する信号に応答し
て前記電圧レベル制御回路の活性化および非活性化を行
うことを特徴とする制御方法を提供する。

【００４５】更に、本発明は、半導体記憶装置のワード
線に供給するため、外部電源電圧に基づき発生される内
部電圧レベルを検出して制御する内部電圧レベル制御回
路の活性状態及び非活性状態を制御信号に基づき制御す
る方法において、半導体記憶装置のスタンバイ状態にお
いて、前記ワード線の活性化信号に応答して前記電圧レ
ベル制御回路を活性化し、前記ワード線に供給される電
圧レベルが許容電圧レベル範囲に達したとき前記電圧レ
ベル制御回路を非活性化し、半導体記憶装置のアクティ
ブ状態において、前記電圧レベル制御回路を常時活性状
態に維持することを特徴とする制御方法を提供する。前
記許容電圧レベル範囲は、予め設定される第１の基準値
と第２の基準値とで規定されることが可能である。前記
内部電圧レベルは外部電源電圧を昇圧した電圧レベルで
あることが可能である。前記内部電圧レベルは外部電源
電圧を降圧した電圧レベルであることが可能である。

【００４６】更に、本発明は、内部回路に供給するため
外部電源電圧に基づき発生される内部電圧レベルを検出
して制御する電圧レベル制御回路の活性状態及び非活性
状態を制御信号に基づき制御する方法において、前記内
部回路を活性化する活性化信号に応答して前記電圧レベ
ル制御回路を活性化し、前記内部回路に供給される内部
電圧レベルが許容電圧レベル範囲に達し、かつ、前記内
部回路の活性化信号がオフとなったとき、前記電圧レベ
ル制御回路を非活性化することを特徴とする制御方法を
提供する。前記電圧レベル制御回路は、前記内部電圧レ
ベルを予め設定される基準値に等しくなるように制御す
ることが可能である。前記内部電圧レベルは、外部電源
電圧を昇圧した電圧レベルであることが可能である。前
記内部電圧レベルは、外部電源電圧を降圧した電圧レベ
ルであることが可能である。

【００４７】

【発明の実施の形態】以下、図面を参照し本発明の実施
の形態について説明する。図１は本発明の第１の実施形
態による電圧レベル制御回路の構成を示す回路図であ
る。図２は図１に示す電圧レベル制御回路を有する疑似
ＳＲＡＭの要部の構成を示すブロック図である。図３は
図１に示す電圧レベル制御回路の動作を説明するための
タイミングチャートである。

【００４８】図２に示す本発明の回路が図１５に示す従
来技術の回路と異なる点は、論理ゲートが設けられたこ
とと、電圧レベル制御回路の構成である。デバイスの電
源投入時、デバイスのスタンバイ状態におけるリフレッ
シュ時、デバイスのアクティブ状態におけるリフレッシ
ュ時、およびデバイスのアクティブ状態における書込／
読出時において、デバイスに組込まれた電圧レベル制御
回路１０の各回路構成部がアクティブ状態になるが、そ
れ以外のとき、すなわちデバイスのスタンバイ状態にお
ける非リフレッシュ時およびデバイスのアクティブ状態
における非リフレッシュ時、非書込／読出時において
は、電圧レベル制御回路１０の各回路構成部がインアク
ティブ状態とされる。これにより、電圧レベル制御回路
１０で消費される電力の節減を図っている。

【００４９】本発明に係る疑似ＳＲＡＭは、電圧レベル
制御回路１０、メモリセルアレイ２、リングオッシレー
タ３、昇圧回路４、およびワードデコーダ５、ロウデコ
ーダ６、リフレッシュタイミング発生回路７並びにロウ
イネーブル発生回路８に加えオアゲート９を有する。こ
のオアゲート９は、デバイスの電源投入時に電圧レベル
制御回路１０の各回路構成部をアクティブ状態にするた
め設けられる。

【００５０】電圧レベル制御回路１０は、メモリセルア
レイ２のワード線へ印加する内部電圧としてのブースト
電圧Ｖbtのレベルを制御する内部電圧レベル制御信号Ａ
を、基準電圧Ｖref1、Ｖref2に基づいて発生する。リン
グオッシレータ３の入力側は、電圧レベル制御回路１０
の出力側に接続され、内部電圧レベル制御信号Ａは、リ
ングオッシレータ３へ入力される。リングオッシレータ
３は、発振回路であり、インバータを奇数個リング状に
直列接続して構成し得る。電圧レベル制御回路１から出
力された内部電圧レベル制御信号Ａが”Ｈ”（ハイレベ
ル）の時、リングオッシレータ３は、アクティブ状態に
なり、発振出力Ｂを出力する。

【００５１】昇圧回路４の入力側は、リングオッシレー
タ３の出力側に接続され、この発振出力Ｂは昇圧回路４
に入力される。昇圧回路４はチャージポンプ回路で構成
し得る。昇圧回路４は、リングオッシレータ３の出力Ｂ
を利用して電源電圧ＶDDを段階的に昇圧し、ワード線を
駆動するブースト電圧Ｖbtとして出力する。昇圧回路４
の出力側は、ワードデコーダ５に接続され、ブースト電
圧Ｖbtはワードデコーダ５へ入力される。この場合、ブ
ースト電圧Ｖbtは、電源電圧ＶDDより高い電圧レベル、
例えば（ＶDD＋1.5V）または（ＶDD＋２Ｖ）である。ワ
ードデコーダ５は、ロウデコーダ６の出力側に接続さ
れ、ロウデコーダ６からの出力によって選択されたワー
ド線へブースト電圧Ｖbtを供給する。メモリセルアレイ
２は、ＤＲＡＭのメモリセルアレイと同様の構成を有す
るメモリセルアレイである。

【００５２】リフレッシュタイミング発生回路７は、一
定時間間隔で、メモリセルアレイ２中のメモリセルをリ
フレッシュするためのリフレッシュ信号およびリフレッ
シュすべきメモリセルのアドレスを指定するリフレッシ
ュアドレスを発生する。この一定時間間隔は、データ保
持が保証される期間内に定められる。尚、リフレッシュ
信号を発生する時間間隔は、データ保持が保証される期
間内であれば常に一定でなくとも良い。リフレッシュタ
イミング発生回路７の出力側は、ロウイネーブル発生回
路８へ接続され、リフレッシュ信号をロウイネーブル発
生回路８へ入力する。また、リフレッシュアドレスをロ
ウデコーダ６へ入力する。

【００５３】ロウイネーブル発生回路８は、ライトイネ
ーブル信号ＷＥ、チップセレクト信号ＣＳおよびメモリ
セルアレイ２の読出／書込アドレスＡｄｄの入力を受
け、アドレスＡｄｄが変化する毎に、ロウイネーブル信
号ＬＴを発生する。また、このロウイネーブル発生回路
８は、リフレッシュタイミング発生回路７がリフレッシ
ュ信号を出力するタイミングで信号ＬＴを発生する。ロ
ウイネーブル発生回路８の出力側は、ロウデコーダ６に
接続され、ロウイネーブル信号ＬＴをロウデコーダ６へ
入力する。ロウデコーダ６は、ロウイネーブル信号ＬＴ
の入力を受けた時点で外部入力された読出／書込アドレ
スＡｄｄをデコードし、デコード結果をワードデコーダ
５へ入力する。

【００５４】オアゲート９は、第一及び第二の入力を有
する。第一の入力には、電源投入時に外部からパワーオ
ンリセット信号ＰＯＲが入力される。第二の入力は、ロ
ウイネーブル発生回路８の出力側に接続され、ロウイネ
ーブル信号ＬＴの入力を受ける。更に、オアゲート９の
出力は、電圧レベル制御回路１０に接続される。オアゲ
ート９は、パワーオンリセット信号ＰＯＲとロウイネー
ブル信号ＬＴとの論理和（オア）をとり、その結果を論
理和信号ＰＬとして出力し、この論理和信号ＰＬを電圧
レベル制御回路１０へ入力する。ここで、パワーオンリ
セット信号ＰＯＲは、電源投入時に一定期間”Ｈ”（ハ
イレベル）となり、ブースト電圧Ｖbtを所定のレベルま
で昇圧することで、パワーオンして間もない期間におけ
るリフレッシュ、データ読出し、データ書込み動作を保
証する。また、ロウイネーブル信号ＬＴは、外部入力さ
れる読出／書込アドレスＡｄｄが変化するタイミングお
よびリフレッシュタイミング発生回路７からリフレッシ
ュ信号が出力されるタイミングでロウイネーブル発生回
路８から出力される。

【００５５】電圧レベル制御回路１０は、昇圧回路４の
出力側に接続され、昇圧回路４から出力されたブースト
電圧Ｖbtが、ワードデコーダ５へ入力されるとともに、
電圧レベル制御回路１０へフィードバックされる。更
に、電圧レベル制御回路１０は、第一及び第二の基準電
圧Ｖｒｅｆ1およびＶｒｅｆ2の入力を受ける。第一の基
準電圧Ｖｒｅｆ1は、ブースト電圧Ｖbtの許容電圧レベ
ル範囲の下限を定めるものであり、一方、第二の基準電
圧Ｖｒｅｆ2は、ブースト電圧Ｖbtの許容電圧レベル範
囲の上限を定めるものである。すなわち、第一の基準電
圧Ｖｒｅｆ1は、ブースト電圧Ｖbtが許容電圧レベル範
囲の下限以下になったことを電圧レベル制御回路１０が
検出するための基準電圧である。第二の基準電圧Ｖｒｅ
ｆ2は、ブースト電圧Ｖbtが許容電圧レベル範囲の上限
以上になったことを電圧レベル制御回路１０が検出する
ための基準電圧である。許容電圧レベル範囲の下限を定
める第一の基準電圧Ｖｒｅｆ1は、メモリセルの読み出
し又は書き込みを正しく行うために必要な電圧範囲の最
小値に基づき定められる。許容電圧レベル範囲の上限を
定める第二の基準電圧Ｖｒｅｆ2は、電圧レベル制御回
路１０を使用する半導体装置の耐電圧規格に基づき定め
られる。

【００５６】電圧レベル制御回路１０は、第一の基準電
圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2に基づき定
まる許容電圧レベル範囲内にブースト電圧Ｖbtを維持す
るよう、内部電圧レベル制御信号Ａを出力する。前述し
たように、デバイスの電源投入時、デバイスのスタンバ
イ状態におけるリフレッシュ時、デバイスのアクティブ
状態におけるリフレッシュ時、およびデバイスのアクテ
ィブ状態における書込／読出時において、電圧レベル制
御回路１０の各回路構成部がアクティブ状態になる。デ
バイスのスタンバイ状態における非リフレッシュ時およ
びデバイスのアクティブ状態における非リフレッシュ
時、非書込／読出時においては、電圧レベル制御回路１
０の各回路構成部がインアクティブ状態になる。

【００５７】昇圧回路４の出力側からフィードバックさ
れたブースト電圧Ｖbtが、第一の基準電圧Ｖｒｅｆ1に
基づき定められる許容電圧レベル範囲の下限以下となっ
たとき、電圧レベル制御回路１０は、アクティブ状態に
なる。そして内部電圧レベル制御信号Ａをアクティブ状
態にして昇圧回路４をアクティブ状態にし、ブースト電
圧Ｖbtの電圧レベルを上昇させる。ブースト電圧Ｖbtの
電圧レベルが、第一の基準電圧Ｖｒｅｆ1および第二の
基準電圧Ｖｒｅｆ2で定まる許容電圧レベル範囲内にあ
るとき、電圧レベル制御回路１０は、アクティブ状態に
あり、内部電圧レベル制御信号Ａをアクティブ状態に維
持し、ブースト電圧Ｖbtは上昇し続ける。

【００５８】ブースト電圧Ｖbtの電圧レベルが、第二の
基準電圧Ｖｒｅｆ2に基づき定められる許容電圧レベル
範囲の上限以上となったとき、電圧レベル制御回路１０
は、アクティブ状態からインアクティブ状態になり、内
部電圧レベル制御信号Ａをアクティブ状態からインアク
ティブ状態にして、昇圧回路４をインアクティブ状態に
し、ブースト電圧Ｖbtの電圧レベルの上昇を停止させ
る。昇圧回路４をインアクティブ状態にすると、ブース
ト電圧Ｖbtの電圧レベルは、時間経過と共に徐々に低下
する。従って、ブースト電圧Ｖbtの電圧レベルは、許容
電圧レベル範囲内をゆっくり低下し、徐々に第一の基準
電圧Ｖｒｅｆ1に基づき定められる許容電圧レベル範囲
の下限に近づく。この間、電圧レベル制御回路１０は、
インアクティブ状態にあり、内部電圧レベル制御信号Ａ
をインアクティブ状態に維持する。例えば、デバイスが
スタンバイ状態にあるとき、リフレッシュ動作の間は、
電圧レベル制御回路１０がインアクティブ状態にあるた
め、電圧レベル制御回路１０で消費される電力が節減さ
れる。

【００５９】やがて、ブースト電圧Ｖbtの電圧レベル
が、第一の基準電圧Ｖｒｅｆ1に基づき定められる許容
電圧レベル範囲の下限以下となったとき、再び電圧レベ
ル制御回路１０は、インアクティブ状態からアクティブ
状態になり、内部電圧レベル制御信号Ａをインアクティ
ブ状態からアクティブ状態にする。これにより、昇圧回
路をインアクティブ状態からアクティブ状態にし、ブー
スト電圧Ｖbtの電圧レベルを上昇させる。

【００６０】電圧レベル制御回路１０は、以下の回路動
作をするように回路を構成する。すなわち、電圧レベル
制御回路１０は、第一の基準電圧Ｖｒｅｆ1および第二
の基準電圧Ｖｒｅｆ2が入力される第一及び第二の入力
と、昇圧回路４の出力側と接続され、昇圧回路４から出
力されたブースト電圧Ｖbtが入力される第三の入力と、
前記オアゲート９の出力と接続され、オアゲート９から
出力された論理和信号ＰＬが入力される第四の入力とを
有する。電圧レベル制御回路１０は、昇圧回路４から出
力されたブースト電圧Ｖbtを第一の基準電圧Ｖｒｅｆ1
および第二の基準電圧Ｖｒｅｆ2と比較する。電圧レベ
ル制御回路１０は、内部電圧レベル制御信号Ａをアクテ
ィブ状態およびインアクティブ状態に切り替えること
で、昇圧回路４をアクティブ状態およびインアクティブ
状態に切り替えて、昇圧回路４から出力されるブースト
電圧Ｖbtを、第一の基準電圧Ｖｒｅｆ1および第二の基
準電圧Ｖｒｅｆ2で定まる許容電圧レベル範囲内に維持
する。更に、内部電圧レベル制御信号Ａがアクティブ状
態にあるとき、電圧レベル制御回路１０はアクティブ状
態となる。そして、内部電圧レベル制御信号Ａがインア
クティブ状態であって、電源投入時、リフレッシュ動作
時、或いは書込／読出時のいずれかにおいて、電圧レベ
ル制御回路１０はアクティブ状態となる。しかし、内部
電圧レベル制御信号Ａがインアクティブ状態であって、
電源投入時、リフレッシュ動作時、或いは書込／読出時
のいずれでもない時、電圧レベル制御回路１０はインア
クティブ状態となる回路構成を有する。

【００６１】上述の説明では、電圧レベル制御回路１０
は、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖ
ｒｅｆ2の双方に基づきブースト電圧Ｖbtの電圧レベル
を制御した。すなわち、電圧レベル制御回路１０は、昇
圧回路４から出力されたブースト電圧Ｖbtの電圧レベル
を、第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖ
ｒｅｆ2に基づき定める許容電圧レベル範囲に維持する
よう制御する。しかしながら、電圧レベル制御回路１０
を組込む擬似ＳＲＡＭの動作条件によっては、必ずしも
第一の基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅ
ｆ2の双方が必要となるとは限らない。例えば、第一の
基準電圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2の少
なくとも1方に基づきブースト電圧Ｖbtの電圧レベルを
制御することも可能である。

【００６２】例えば、第一の基準電圧Ｖｒｅｆ1のみを
利用してブースト電圧Ｖbtの電圧レベルを制御する場
合、電圧レベル制御回路１０は以下のように動作する。
昇圧回路４の出力側からフィードバックされたブースト
電圧Ｖbtが、第一の基準電圧Ｖｒｅｆ1に基づき定めら
れる許容電圧レベル範囲の下限以下となったとき、電圧
レベル制御回路１０は、アクティブ状態になる。そして
内部電圧レベル制御信号Ａをアクティブ状態にして昇圧
回路４をアクティブ状態にし、ブースト電圧Ｖbtの電圧
レベルを上昇させる。電圧レベル制御回路１０がアクテ
ィブ状態となってから、予め定められた一定時間を経過
するまで、電圧レベル制御回路１０は、アクティブ状態
にあり、内部電圧レベル制御信号Ａをアクティブ状態に
維持し、ブースト電圧Ｖbtは上昇し続ける。

【００６３】電圧レベル制御回路１０がアクティブ状態
となってから、予め定められた一定時間を経過した後、
電圧レベル制御回路１０は、アクティブ状態からインア
クティブ状態になり、内部電圧レベル制御信号Ａをアク
ティブ状態からインアクティブ状態にして、昇圧回路４
をインアクティブ状態にし、ブースト電圧Ｖbtの電圧レ
ベルの上昇を停止させる。昇圧回路４をインアクティブ
状態にすると、ブースト電圧Ｖbtの電圧レベルは、その
後時間経過と共に徐々に低下する。従って、ブースト電
圧Ｖbtの電圧レベルは、許容電圧レベル範囲内をゆっく
り低下し、徐々に第一の基準電圧Ｖｒｅｆ1に基づき定
められる許容電圧レベル範囲の下限に近づく。この間、
電圧レベル制御回路１０は、インアクティブ状態にあ
り、内部電圧レベル制御信号Ａをインアクティブ状態に
維持する。例えば、デバイスがスタンバイ状態にあると
き、リフレッシュ動作の間は、電圧レベル制御回路１０
がインアクティブ状態にあるため、電圧レベル制御回路
１０で消費される電力が節減される。やがて、ブースト
電圧Ｖbtの電圧レベルが、再び第一の基準電圧Ｖｒｅｆ
1に基づき定められる許容電圧レベル範囲の下限以下と
なったとき、再び電圧レベル制御回路１０は、インアク
ティブ状態からアクティブ状態になり、内部電圧レベル
制御信号Ａをインアクティブ状態からアクティブ状態に
する。これにより、昇圧回路をインアクティブ状態から
アクティブ状態にし、ブースト電圧Ｖbtの電圧レベルを
上昇させる。

【００６４】第一の基準電圧Ｖｒｅｆ1に基づきブース
ト電圧Ｖbtの電圧レベルを制御する場合においても、電
圧レベル制御回路１０は、以下のように構成し得る。電
圧レベル制御回路１０は、第一の基準電圧Ｖｒｅｆ1が
入力される第一入力と、昇圧回路４の出力側と接続さ
れ、昇圧回路４から出力されたブースト電圧Ｖbtが入力
される第二の入力と、前記オアゲート９の出力と接続さ
れ、オアゲート９から出力された論理和信号ＰＬが入力
される第三の入力とを有する。電圧レベル制御回路１０
は、昇圧回路４から出力されたブースト電圧Ｖbtを第一
の基準電圧Ｖｒｅｆ1と比較する。電圧レベル制御回路
１０は、内部電圧レベル制御信号Ａをアクティブ状態お
よびインアクティブ状態に切り替えることで、昇圧回路
４をアクティブ状態およびインアクティブ状態に切り替
えて、昇圧回路４から出力されるブースト電圧Ｖbtを、
第一の基準電圧Ｖｒｅｆ1に基づき定められる許容電圧
レベル範囲の下限以上に維持する。更に、内部電圧レベ
ル制御信号Ａがアクティブ状態にあるとき、電圧レベル
制御回路１０はアクティブ状態となる。そして、内部電
圧レベル制御信号Ａがインアクティブ状態であって、電
源投入時、リフレッシュ動作時、或いは書込／読出時の
いずれかにおいて、電圧レベル制御回路１０はアクティ
ブ状態となる。しかし、内部電圧レベル制御信号Ａがイ
ンアクティブ状態であって、電源投入時、リフレッシュ
動作時、或いは書込／読出時のいずれでもない時、電圧
レベル制御回路１０はインアクティブ状態となる回路構
成を有する。

【００６５】例えば、第二の基準電圧Ｖｒｅｆ２のみを
利用してブースト電圧Ｖbtの電圧レベルを制御する場
合、電圧レベル制御回路１０は以下のように動作する。
電圧レベル制御回路１０がアクティブ状態にあり、内部
電圧レベル制御信号Ａをアクティブ状態にして昇圧回路
４をアクティブ状態にし、ブースト電圧Ｖbtの電圧レベ
ルを上昇させる。ブースト電圧Ｖbtの電圧レベルが、第
二の基準電圧Ｖｒｅｆ2に基づき定められる許容電圧レ
ベル範囲の上限より低い場合、電圧レベル制御回路１０
は、アクティブ状態にあり、内部電圧レベル制御信号Ａ
をアクティブ状態に維持し、ブースト電圧Ｖbtは上昇し
続ける。

【００６６】ブースト電圧Ｖbtの電圧レベルが、第二の
基準電圧Ｖｒｅｆ2に基づき定められる許容電圧レベル
範囲の上限以上となったとき、電圧レベル制御回路１０
は、アクティブ状態からインアクティブ状態になり、内
部電圧レベル制御信号Ａをアクティブ状態からインアク
ティブ状態にして、昇圧回路４をインアクティブ状態に
し、ブースト電圧Ｖbtの電圧レベルの上昇を停止させ
る。昇圧回路４をインアクティブ状態にすると、ブース
ト電圧Ｖbtの電圧レベルは、時間経過と共に徐々に低下
する。従って、ブースト電圧Ｖbtの電圧レベルは、許容
電圧レベル範囲内をゆっくり低下する。電圧レベル制御
回路１０がアクティブ状態からインアクティブ状態にな
って予め定められた一定期間中は、電圧レベル制御回路
１０は、インアクティブ状態にあり、内部電圧レベル制
御信号Ａをインアクティブ状態に維持する。例えば、デ
バイスがスタンバイ状態にあるとき、リフレッシュ動作
の間は、電圧レベル制御回路１０がインアクティブ状態
にあるため、電圧レベル制御回路１０で消費される電力
が節減される。

【００６７】やがて、電圧レベル制御回路１０がアクテ
ィブ状態からインアクティブ状態になって予め定められ
た一定期間が経過すると、再び電圧レベル制御回路１０
は、インアクティブ状態からアクティブ状態になり、内
部電圧レベル制御信号Ａをインアクティブ状態からアク
ティブ状態にする。これにより、昇圧回路をインアクテ
ィブ状態からアクティブ状態にし、ブースト電圧Ｖbtの
電圧レベルを上昇させる。

【００６８】第二の基準電圧Ｖｒｅｆ2の1方に基づきブ
ースト電圧Ｖbtの電圧レベルを制御する場合において
も、電圧レベル制御回路１０は、以下のように構成し得
る。電圧レベル制御回路１０は、第二の基準電圧Ｖｒｅ
ｆ2が入力される第一入力と、昇圧回路４の出力側と接
続され、昇圧回路４から出力されたブースト電圧Ｖbtが
入力される第二の入力と、前記オアゲート９の出力と接
続され、オアゲート９から出力された論理和信号ＰＬが
入力される第三の入力とを有する。電圧レベル制御回路
１０は、昇圧回路４から出力されたブースト電圧Ｖbtを
第二の基準電圧Ｖｒｅｆ2と比較する。電圧レベル制御
回路１０は、内部電圧レベル制御信号Ａをアクティブ状
態およびインアクティブ状態に切り替えることで、昇圧
回路４をアクティブ状態およびインアクティブ状態に切
り替えて、昇圧回路４から出力されるブースト電圧Ｖbt
を、第二の基準電圧Ｖｒｅｆ2に基づき定められる許容
電圧レベル範囲の上限以下に維持する。更に、内部電圧
レベル制御信号Ａがアクティブ状態にあるとき、電圧レ
ベル制御回路１０はアクティブ状態となる。そして、内
部電圧レベル制御信号Ａがインアクティブ状態であっ
て、電源投入時、リフレッシュ動作時、或いは書込／読
出時のいずれかにおいて、電圧レベル制御回路１０はア
クティブ状態となる。しかし、内部電圧レベル制御信号
Ａがインアクティブ状態であって、電源投入時、リフレ
ッシュ動作時、或いは書込／読出時のいずれでもない
時、電圧レベル制御回路１０はインアクティブ状態とな
る回路構成を有する。

【００６９】次に、本発明に係る新規な電圧レベル制御
回路１０の回路構成の1例について、図１を参照して詳
述する。図１に示す回路構成はあくまで図２に示す本発
明に係る新規な電圧レベル制御回路１０を具体的に実現
するための好適な１例であって、この回路構成に限るも
のではない。電圧レベル制御回路１０は、第一の基準電
圧Ｖｒｅｆ1および第二の基準電圧Ｖｒｅｆ2の双方に基
づきブースト電圧Ｖbtの電圧レベルを制御するものとす
る。すなわち、以下の回路構成は、内部電圧レベル制御
信号Ａをアクティブ状態およびインアクティブ状態に切
り替えることで、昇圧回路４をアクティブ状態およびイ
ンアクティブ状態に切り替えて、昇圧回路４から出力さ
れるブースト電圧Ｖbtを、第一の基準電圧Ｖｒｅｆ1お
よび第二の基準電圧Ｖｒｅｆ2で定まる許容電圧レベル
範囲内に維持することに加え、更に、内部電圧レベル制
御信号Ａがアクティブ状態にあるとき、電圧レベル制御
回路１０はアクティブ状態となり、そして、内部電圧レ
ベル制御信号Ａがインアクティブ状態であって、電源投
入時、リフレッシュ動作時、或いは書込／読出時のいず
れかにおいて、電圧レベル制御回路１０はアクティブ状
態となるが、しかし、内部電圧レベル制御信号Ａがイン
アクティブ状態であって、電源投入時、リフレッシュ動
作時、或いは書込／読出時のいずれでもない時、電圧レ
ベル制御回路１０はインアクティブ状態となる回路構成
である。

【００７０】図１に示すように、電圧レベル制御回路１
０は、ラッチ回路１１、ブースト電圧Ｖbtを分圧する分
圧抵抗１２、１３、ＮチャンネルＭＯＳフィールドエフ
ェクトトランジスタからなる第一のスイッチングトラン
ジスタ１４、第一及び第二のカレントミラー差動増幅器
２０、２７、ＰチャンネルＭＯＳフィールドエフェクト
トランジスタからなる第二及び第三のスイッチングトラ
ンジスタ３０、３１、第一及び第二のトランスファゲー
ト３４、３５、並びに第一及び第二のインバータ３６、
３７からなる。

【００７１】ラッチ回路１１の入力は、オアゲート９の
出力に接続され、論理和信号ＰＬの入力を受ける。ラッ
チ回路１１の制御端子は、電圧レベル制御回路１０の出
力に接続され、電圧レベル制御回路１０の出力から出力
された内部電圧レベル制御信号Ａは、ラッチ回路１１の
制御端子にフィードバックされる。ラッチ回路１１の出
力はノードＮ１に接続される。内部電圧レベル制御信号
Ａがハイレベル“Ｈ”、すなわち内部電圧レベル制御信
号Ａがアクティブ状態にある場合、入力信号ＰＬをラッ
チする。すなわち、ラッチ回路１１の出力には、入力信
号ＰＬは現れない。このときラッチ信号Ｌａはハイレベ
ル“Ｈ”となる。一方、内部電圧レベル制御信号Ａがロ
ウレベル“Ｌ”、すなわち内部電圧レベル制御信号Ａが
インアクティブ状態にある場合、入力信号ＰＬをラッチ
せずスルーさせる。すなわち、ラッチ回路１１の出力に
は、ラッチ回路１１をスルーした入力信号ＰＬがラッチ
信号Ｌａとして現れる。

【００７２】入力信号ＰＬは、デバイスの電力投入時、
デバイスのスタンバイ状態及びアクティブ状態における
リフレッシュ動作時、およびデバイスのアクティブ状態
における書込み/読出し時にハイレベル“Ｈ”になる。
一方、非リフレッシュ動作時および非書込み/読出し時
にはロウレベル“Ｌ”となる。よって内部電圧レベル制
御信号Ａがハイレベル“Ｈ”、すなわち内部電圧レベル
制御信号Ａがアクティブ状態にある場合、或いは内部電
圧レベル制御信号Ａがロウレベル“Ｌ”、すなわち内部
電圧レベル制御信号Ａがインアクティブ状態であっても
デバイスの電力投入時、デバイスのスタンバイ状態及び
アクティブ状態におけるリフレッシュ動作時、およびデ
バイスのアクティブ状態における書込み/読出し時に
は、ラッチ信号Ｌａはハイレベル“Ｈ”となる。一方、
内部電圧レベル制御信号Ａがロウレベル“Ｌ”、すなわ
ち内部電圧レベル制御信号Ａがインアクティブ状態であ
って非リフレッシュ動作時および非書込み/読出し時に
は、ラッチ信号Ｌａはロウレベル“Ｌ”となる。

【００７３】ブースト電圧Ｖbtを分圧する分圧抵抗１
２、１３および第一のスイッチングトランジスタ１４
は、昇圧回路４の出力とグランド端子との間に直列に接
続され、分圧回路を形成する。分圧抵抗１２は、昇圧回
路４の出力と分圧回路の出力との間に接続される。分圧
抵抗１３は、分圧回路の出力と第一のスイッチングトラ
ンジスタ１４との間に接続される。第一のスイッチング
トランジスタ１４は、分圧抵抗１３グランド端子との間
に直列に接続される。分圧回路の出力には分圧電圧ＶＢ
が現れる。分圧回路の出力は、ノードＮ２に接続され
る。第一のスイッチングトランジスタ１４のゲート電極
は、ノードＮ１に接続され、ラッチ信号Ｌａの入力を受
ける。第一のスイッチングトランジスタ１４は、Ｎチャ
ンネルＭＯＳフィールドエフェクトトランジスタなの
で、ラッチ信号Ｌａがハイレベル“Ｈ”のときオンし、
ラッチ信号Ｌａがロウレベル“Ｌ”のときオフする。

【００７４】内部電圧レベル制御信号Ａがハイレベル
“Ｈ”、すなわち内部電圧レベル制御信号Ａがアクティ
ブ状態にある場合、或いは内部電圧レベル制御信号Ａが
ロウレベル“Ｌ”、すなわち内部電圧レベル制御信号Ａ
がインアクティブ状態であってもデバイスの電力投入
時、デバイスのスタンバイ状態及びアクティブ状態にお
けるリフレッシュ動作時、およびデバイスのアクティブ
状態における書込み/読出し時には、ラッチ信号Ｌａは
ハイレベル“Ｈ”となるので、第一のスイッチングトラ
ンジスタ１４はオンし、分圧回路に電流ｉ３が流れる。
これによりブースト電圧Ｖbtの分圧電圧ＶＢが分圧回路
の出力に現れ、ノードＮ２のポテンシャルが分圧電圧Ｖ
Ｂと等しくなる。このとき分圧回路はアクティブ状態に
ある。

【００７５】一方、内部電圧レベル制御信号Ａがロウレ
ベル“Ｌ”、すなわち内部電圧レベル制御信号Ａがイン
アクティブ状態であって非リフレッシュ動作時および非
書込み/読出し時には、ラッチ信号Ｌａはロウレベル
“Ｌ”となるので、第一のスイッチングトランジスタ１
４はオフし、分圧回路に電流は流れない。このとき分圧
回路はインアクティブ状態にある。

【００７６】第一のカレントミラー差動増幅器２０は、
３つのＮチャンネルＭＯＳフィールドエフェクトトラン
ジスタ１５，１６、１７と２つのＰチャンネルＭＯＳフ
ィールドエフェクトトランジスタ１８、１９とからな
る。２つのＮチャンネルＭＯＳフィールドエフェクトト
ランジスタ１５，１７と１つのＰチャンネルＭＯＳフィ
ールドエフェクトトランジスタ１８は、外部電圧として
の電源電圧ＶDDとグランド線との間に直列接続される。
２つのＮチャンネルＭＯＳフィールドエフェクトトラン
ジスタ１６，１７と１つのＰチャンネルＭＯＳフィール
ドエフェクトトランジスタ１９は、外部電圧としての電
源電圧ＶDDとグランド線との間に直列接続される。

【００７７】ＮチャンネルＭＯＳフィールドエフェクト
トランジスタ１５のゲート電極は、ノードＮ２に接続さ
れ、分圧電圧ＶＢが印加される。ＮチャンネルＭＯＳフ
ィールドエフェクトトランジスタ１７のゲート電極は、
ノードＮ１に接続され、ラッチ信号Ｌａが印加される。
ＰチャンネルＭＯＳフィールドエフェクトトランジスタ
１８、１９のゲート電極は、互いに接続されると共に、
ＮチャンネルＭＯＳフィールドエフェクトトランジスタ
１５のドレインに接続される。ＮチャンネルＭＯＳフィ
ールドエフェクトトランジスタ１６のゲート電極には、
第一の基準電圧Ｖref1が印加される。ＮチャンネルＭＯ
Ｓフィールドエフェクトトランジスタ１６のドレイン
は、第一のカレントミラー差動増幅器２０の出力に接続
され、ＮチャンネルＭＯＳフィールドエフェクトトラン
ジスタ１６のドレイン電圧が、第一のカレントミラー差
動増幅器２０の出力に出力電圧Ｖ１として現れる。

【００７８】ラッチ信号Ｌａがハイレベル“Ｈ”になる
と、第一のスイッチングトランジスタ１４がオンし、分
圧回路に電流ｉ３が流れる。これによりブースト電圧Ｖ
btの分圧電圧ＶＢが分圧回路の出力に現れ、ノードＮ２
のポテンシャルがこの分圧電圧ＶＢと等しくなる。この
とき分圧回路はアクティブ状態にある。そして、この分
圧電圧ＶＢがＮチャンネルＭＯＳフィールドエフェクト
トランジスタ１５のゲート電極に印加される。さらにＮ
チャンネルＭＯＳフィールドエフェクトトランジスタ１
７のゲート電極にも、ハイレベル“Ｈ”のラッチ信号Ｌ
ａが印加され、ＮチャンネルＭＯＳフィールドエフェク
トトランジスタ１７がオンすることで、第一のカレント
ミラー差動増幅器２０がアクティブ状態になり、Ｎチャ
ンネルＭＯＳフィールドエフェクトトランジスタ１７に
電流ｉ１が流れる。すなわち、ラッチ信号Ｌａがハイレ
ベル“Ｈ”になると、第一のカレントミラー差動増幅器
２０がアクティブ状態になる。

【００７９】分圧電圧ＶＢが第一の基準電圧Ｖref1より
大きいとき、第一のカレントミラー差動増幅器２０の出
力電圧Ｖ１は、ハイレベル“Ｈ”になる。分圧電圧ＶＢ
が第一の基準電圧Ｖref1より小さいとき、第一のカレン
トミラー差動増幅器２０の出力電圧Ｖ１は、ロウレベル
“Ｌ”になる。従って、第一のカレントミラー差動増幅
器２０は、その出力電圧Ｖ１に基づき、分圧電圧ＶＢが
第一の基準電圧Ｖref1より大きいか小さいかを検出す
る。

【００８０】ラッチ信号Ｌａがロウレベル“Ｌ”になる
と、第一のスイッチングトランジスタ１４がオフし、分
圧回路には電流が流れず、分圧回路はインアクティブ状
態になる。さらに、ＮチャンネルＭＯＳフィールドエフ
ェクトトランジスタ１７のゲート電極にも、ロウレベル
“Ｌ”のラッチ信号Ｌａが印加され、ＮチャンネルＭＯ
Ｓフィールドエフェクトトランジスタ１７がオフするこ
とで、第一のカレントミラー差動増幅器２０がインアク
ティブ状態になる。すなわち、ラッチ信号Ｌａがロウレ
ベル“Ｌ”になると、第一のカレントミラー差動増幅器
２０がインアクティブ状態になる。

【００８１】第二のカレントミラー差動増幅器２７は、
３つのＮチャンネルＭＯＳフィールドエフェクトトラン
ジスタ２２，２３、２４と２つのＰチャンネルＭＯＳフ
ィールドエフェクトトランジスタ２５、２６とからな
る。２つのＮチャンネルＭＯＳフィールドエフェクトト
ランジスタ２２，２４と１つのＰチャンネルＭＯＳフィ
ールドエフェクトトランジスタ２５は、外部電圧として
の電源電圧ＶDDとグランド線との間に直列接続される。
２つのＮチャンネルＭＯＳフィールドエフェクトトラン
ジスタ２３，２４と１つのＰチャンネルＭＯＳフィール
ドエフェクトトランジスタ２６は、外部電圧としての電
源電圧ＶDDとグランド線との間に直列接続される。

【００８２】ＮチャンネルＭＯＳフィールドエフェクト
トランジスタ２２のゲート電極は、ノードＮ２に接続さ
れ、分圧電圧ＶＢが印加される。ＮチャンネルＭＯＳフ
ィールドエフェクトトランジスタ２４のゲート電極は、
ノードＮ１に接続され、ラッチ信号Ｌａが印加される。
ＰチャンネルＭＯＳフィールドエフェクトトランジスタ
２５、２６のゲート電極は、互いに接続されると共に、
ＮチャンネルＭＯＳフィールドエフェクトトランジスタ
２２のドレインに接続される。ＮチャンネルＭＯＳフィ
ールドエフェクトトランジスタ２３のゲート電極には、
第二の基準電圧Ｖｒｅｆ２が印加される。Ｎチャンネル
ＭＯＳフィールドエフェクトトランジスタ２３のドレイ
ンは、第二のカレントミラー差動増幅器２７の出力に接
続され、ＮチャンネルＭＯＳフィールドエフェクトトラ
ンジスタ２３のドレイン電圧が、第二のカレントミラー
差動増幅器２７の出力に出力電圧Ｖ２として現れる。

【００８３】ラッチ信号Ｌａがハイレベル“Ｈ”になる
と、第二のスイッチングトランジスタ１４がオンし、分
圧回路に電流ｉ３が流れる。これによりブースト電圧Ｖ
btの分圧電圧ＶＢが分圧回路の出力に現れ、ノードＮ２
のポテンシャルがこの分圧電圧ＶＢと等しくなる。この
とき分圧回路はアクティブ状態にある。そして、この分
圧電圧ＶＢがＮチャンネルＭＯＳフィールドエフェクト
トランジスタ２２のゲート電極に印加される。さらにＮ
チャンネルＭＯＳフィールドエフェクトトランジスタ２
４のゲート電極にも、ハイレベル“Ｈ”のラッチ信号Ｌ
ａが印加され、ＮチャンネルＭＯＳフィールドエフェク
トトランジスタ２４がオンすることで、第二のカレント
ミラー差動増幅器２７がアクティブ状態になり、Ｎチャ
ンネルＭＯＳフィールドエフェクトトランジスタ２４に
電流ｉ２が流れる。すなわち、ラッチ信号Ｌａがハイレ
ベル“Ｈ”になると、第二のカレントミラー差動増幅器
２７がアクティブ状態になる。

【００８４】分圧電圧ＶＢが第二の基準電圧Ｖｒｅｆ２
より大きいとき、第二のカレントミラー差動増幅器２７
の出力電圧Ｖ２は、ハイレベル“Ｈ”になる。分圧電圧
ＶＢが第二の基準電圧Ｖｒｅｆ２より小さいとき、第二
のカレントミラー差動増幅器２７の出力電圧Ｖ２は、ロ
ウレベル“Ｌ”になる。従って、第二のカレントミラー
差動増幅器２７は、その出力電圧Ｖ１に基づき、分圧電
圧ＶＢが第二の基準電圧Ｖｒｅｆ２より大きいか小さい
かを検出する。

【００８５】ラッチ信号Ｌａがロウレベル“Ｌ”になる
と、第二のスイッチングトランジスタ１４がオフし、分
圧回路には電流が流れず、分圧回路はインアクティブ状
態になる。さらに、ＮチャンネルＭＯＳフィールドエフ
ェクトトランジスタ２４のゲート電極にも、ロウレベル
“Ｌ”のラッチ信号Ｌａが印加され、ＮチャンネルＭＯ
Ｓフィールドエフェクトトランジスタ２４がオフするこ
とで、第二のカレントミラー差動増幅器２７がインアク
ティブ状態になる。すなわち、ラッチ信号Ｌａがロウレ
ベル“Ｌ”になると、第二のカレントミラー差動増幅器
２７がインアクティブ状態になる。

【００８６】すなわち、ラッチ信号Ｌａがハイレベル
“Ｈ”になると、分圧回路、並びに第一及び第二のカレ
ントミラー差動増幅器２０、２７は、アクティブ状態に
なり、分圧回路には電流ｉ３が流れ、第一のカレントミ
ラー差動増幅器２０には電流ｉ１が流れ、第二のカレン
トミラー差動増幅器２７には電流ｉ２が流れることで、
電力を消費する。一方、ラッチ信号Ｌａがロウレベル
“Ｌ”になると、分圧回路、並びに第一及び第二のカレ
ントミラー差動増幅器２０、２７は、インアクティブ状
態になり、電流が流れないため、電力を消費しない。

【００８７】ＰチャンネルＭＯＳフィールドエフェクト
トランジスタからなる第二のスイッチングトランジスタ
３０は、第一のカレントミラー差動増幅器２０の出力と
電源電圧との間に接続される。第二のスイッチングトラ
ンジスタ３０のゲート電極は、ノードＮ１と接続され、
ラッチ信号Ｌａが印加される。ＰチャンネルＭＯＳフィ
ールドエフェクトトランジスタからなる第三のスイッチ
ングトランジスタ３１は、第二のカレントミラー差動増
幅器２７の出力と電源電圧との間に接続される。第三の
スイッチングトランジスタ３１のゲート電極は、ノード
Ｎ１と接続され、ラッチ信号Ｌａが印加される。

【００８８】ラッチ信号Ｌａがハイレベル“Ｈ”になる
と、分圧回路、並びに第一及び第二のカレントミラー差
動増幅器２０、２７は、アクティブ状態になるが、この
とき第二及び第三のスイッチングトランジスタ３０、３
１はオフし、第一及び第二のカレントミラー差動増幅器
２０、２７の出力は、電源電圧ＶDDから切離される。ラ
ッチ信号Ｌａがロウレベル“Ｌ”になると、分圧回路、
並びに第一及び第二のカレントミラー差動増幅器２０、
２７は、インアクティブ状態になるが、このとき第二及
び第三のスイッチングトランジスタ３０、３１はオン
し、第一及び第二のカレントミラー差動増幅器２０、２
７の出力は、外部電圧としての電源電圧ＶDDと導通する
ことで、第一及び第二のカレントミラー差動増幅器２
０、２７の出力電圧が、電源電圧ＶDDまで強制的に引き
上げられる。

【００８９】第一のトランスファゲート３４は、第一の
カレントミラー差動増幅器２０の出力と第二のインバー
タ３７の入力との間に並列接続された、一組のＮチャン
ネルＭＯＳフィールドエフェクトトランジスタ及びＰチ
ャンネルＭＯＳフィールドエフェクトトランジスタから
なる。第二のトランスファゲート３５は、第二のカレン
トミラー差動増幅器２７の出力と第二のインバータ３７
の入力との間に並列接続された、一組のＮチャンネルＭ
ＯＳフィールドエフェクトトランジスタ及びＰチャンネ
ルＭＯＳフィールドエフェクトトランジスタからなる。
第一のトランスファゲート３４のＮチャンネルＭＯＳフ
ィールドエフェクトトランジスタのゲート電極は、第二
のトランスファゲート３５のＰチャンネルＭＯＳフィー
ルドエフェクトトランジスタのゲート電極と接続される
と共に、これらゲート電極は、第一のインバータ３６の
出力と接続される。第一のトランスファゲート３４のＰ
チャンネルＭＯＳフィールドエフェクトトランジスタの
ゲート電極は、第二のトランスファゲート３５のＮチャ
ンネルＭＯＳフィールドエフェクトトランジスタのゲー
ト電極と接続されると共に、これらゲート電極は、第一
のインバータ３６の入力と接続される。第二のインバー
タ３７の出力は、電圧レベル制御回路１０の出力と接続
されると共に、ラッチ回路１１の制御端子に接続され
る。

【００９０】第二のインバータ３７の出力がハイレベル
“Ｈ”になると、第一のトランスファゲート３４は、オ
フする。第二のインバータ３７の出力がロウレベル
“Ｌ”になると、第一のトランスファゲート３４は、オ
ンする。第二のインバータ３７の出力がハイレベル
“Ｈ”になると、第二のトランスファゲート３５は、オ
ンする。第二のインバータ３７の出力がロウレベル
“Ｌ”になると、第二のトランスファゲート３５は、オ
フする。

【００９１】次に、上述した回路の動作を図３に示すタ
イミングチャートを参照して説明する。まず、電源投入
時においては、ラッチ回路１１の初期リセットによって
ラッチ信号Ｌａが”Ｌ”となり、したがって、Ｐチャン
ネルＭＯＳフィールドエフェクトトランジスタ３０，３
１が共にオン状態となる。これにより、トランスファゲ
ート３４，３５のいずれがオン状態にあっても、レベル
制御回路１の出力信号Ａが”Ｌ”となる。信号Ａが”
Ｌ”となると、トランスファゲート３４がオン、３５が
オフとなる。またこの時、ＮチャンネルＭＯＳフィール
ドエフェクトトランジスタ１４，１７，２４はいずれも
オフ状態にある。

【００９２】このような状態において、パワーオンリセ
ット信号ＰＯＲがオアゲート９へ印加されると、オアゲ
ート９の出力信号ＰＬが”Ｈ”となる。この時、信号Ａ
は”Ｌ”であり、ラッチ回路１１はスルー状態にあり、
したがって、ラッチ信号Ｌａが”Ｈ”となる。ラッチ信
号Ｌａが”Ｈ”となると、ＰチャンネルＭＯＳフィール
ドエフェクトトランジスタ３０，３１が共にオフとなる
一方、ＮチャンネルＭＯＳフィールドエフェクトトラン
ジスタ１４，１７，２４がオンとなり、抵抗１２，１３
による分圧回路、カレントミラー差動増幅器２０，２７
が各々アクティブ状態となる。そして、この時、まだ、
リングオッシレータ３および昇圧回路４が共に動作を開
始していないことから、ブースト電圧Ｖbtが低レベルに
あり、したがって、電圧ＶBが基準電圧Ｖref1より小で
あり、カレントミラー差動増幅器２０の出力電圧Ｖ１
が”Ｌ”となり、レベル制御回路１の出力信号Ａが”
Ｈ”となる。信号Ａが”Ｈ”になると、トランスファゲ
ート３４がオフ、３５がオンとなり、以後、電圧Ｖ２
（この時点で”Ｌ”）がトランスファゲート３５を介し
てインバータ３７へ供給される。また、信号Ａが”Ｈ”
になると、ラッチ回路１１がその時の信号ＰＬの値”
Ｈ”をラッチする。

【００９３】信号Ａが”Ｈ”となり、この”Ｈ”信号が
リングオッシレータ３へ供給されると、リングオッシレ
ータ３が発振動作を開始し、発振信号Ｂが昇圧回路４へ
出力される。昇圧回路４はこの発振信号Ｂを利用してブ
ースト電圧Ｖbtを階段状に昇圧し、ワードデコーダ５へ
出力すると共に、電圧レベル制御回路１０へフィードバ
ックする。

【００９４】ブースト電圧Ｖbtが徐々に上昇し、基準電
圧Ｖref1より大になると、電圧Ｖ１が”Ｈ”となるが、
この時、トランスファゲート３４はオフであり、したが
って、回路動作に影響はない。ブースト電圧Ｖbtがさら
に上昇し、基準電圧Ｖref2より大になると、電圧Ｖ２
が”Ｈ”となる。これにより、信号Ａが”Ｌ”となり、
リングオッシレータ３，昇圧回路４の動作が停止する。
また、信号Ａが”Ｌ”になると、ラッチ回路１１がスル
ー状態となる。この時点で、パワーオンリセット信号Ｐ
ＯＲがすでに”Ｌ”になっていると、ラッチ信号Ｌａ
が”Ｌ”となり、これにより、ＰチャンネルＭＯＳフィ
ールドエフェクトトランジスタ３０，３１がオン、Ｎチ
ャンネルＭＯＳフィールドエフェクトトランジスタ１
４，１７，２４がオフとなる。

【００９５】このように、電源投入時において、ブース
ト電圧Ｖbtの昇圧動作が行われ、ブースト電圧Ｖbtを分
圧した電圧ＶBが基準電圧Ｖref2に達すると、昇圧動作
が終了する。以後、スタンバイ状態の場合は、約１６μ
sec毎にリフレッシュタイミング発生回路７からリフレ
ッシュ信号が出力され、ロウイネーブル発生回路８へ供
給される。ロウイネーブル発生回路８は該リフレッシュ
信号を受け、信号ＬＴを発生し、オアゲート９およびロ
ウデコーダ６へ出力する。また、リフレッシュタイミン
グ発生回路７は、リフレッシュ信号と同時にリフレッシ
ュアドレスを発生し、ロウデコーダ６へ出力する。ロウ
デコーダ６はそのリフレッシュアドレスをデコードし、
その結果をワードデコーダ５へ出力する。

【００９６】以下、上述したスタンバイ状態における電
圧レベル制御回路１０の動作を図３を参照しながら説明
する。いま、時刻ｔ１において、信号ＬＴ（”Ｈ”）が
オアゲート９へ供給されると、オアゲート９の出力信号
ＰＬが”Ｈ”となり、したがって、ラッチ信号Ｌａが”
Ｈ”となる。ラッチ信号Ｌａが”Ｈ”になると、前述し
たように、ＰチャンネルＭＯＳフィールドエフェクトト
ランジスタ３０，３１が共にオフとなる一方、Ｎチャン
ネルＭＯＳフィールドエフェクトトランジスタ１４，１
７，２４がオンとなり、抵抗１２，１３による分圧回
路、第一及び第二のカレントミラー差動増幅器２０，２
７が各々アクティブ状態となる。

【００９７】この時点で、電圧ＶBが第一及び第二の基
準電圧Ｖref1とＶref2の間にあったとすると、電圧Ｖ１
は”Ｈ”の状態を続け、一方、電圧Ｖ２は”Ｌ”とな
る。この時、トランスファゲート３５がオフ状態にあ
り、したがって、電圧Ｖ２の変化は回路動作に影響を与
えず、信号Ａは”Ｌ”の状態を続ける。なお、時刻ｔ１
において、電圧ＶBが第一の基準電圧Ｖref1以下であっ
た場合は、時刻ｔ１において電圧Ｖ１も”Ｌ”となる。

【００９８】信号ＬＴの立ち上がりにおいてリフレッシ
ュが開始されると、ブースト電圧Ｖbtの電力消費が大き
くなり、同電圧Ｖbtが徐々に低下する。そして、時刻ｔ
２において、電圧ＶBが第一の基準電圧Ｖref1より小に
なると、電圧Ｖ１が”Ｌ”となり、これにより、信号Ａ
が”Ｈ”となる。信号Ａが”Ｈ”になると、リングオッ
シレータ３，昇圧回路４の動作が開始され、以後ブース
ト電圧Ｖbtが順次上昇する。また、信号Ａが”Ｈ”にな
ると、ラッチ回路１１が、この時”Ｈ”状態にある信号
ＰＬをラッチし、また、トランスファゲート３４がオ
フ、３５がオンとなる。そして、トランスファゲート３
５がオンになると、以後、電圧Ｖ２（この時点で”
Ｌ”）がインバータ３７へ供給される。

【００９９】次に、ブースト電圧Ｖbtが上昇し、時刻ｔ
３において、電圧ＶBが第二の基準電圧Ｖref2より大に
なると、電圧Ｖ２が”Ｈ”となり、したがって、信号Ａ
が”Ｌ”となる。信号Ａが”Ｌ”になると、リングオッ
シレータ３，昇圧回路４の動作が停止する。また、信号
Ａが”Ｌ”になると、トランスファーゲート３４がオ
ン、３５がオフとなる。また、信号Ａが”Ｌ”になる
と、ラッチ回路１１がスルー状態となり、この時点で、
信号ＰＬがすでに”Ｌ”になっていることから、ラッチ
信号Ｌａが”Ｌ”となる。これにより、ＰチャンネルＭ
ＯＳフィールドエフェクトトランジスタ３０，３１がオ
ン、ＮチャンネルＭＯＳフィールドエフェクトトランジ
スタ１４，１７，２４がオフとなる。以後、リフレッシ
ュタイミング発生回路７からリフレッシュ信号が出力さ
れる毎に上記の動作が繰り返される。そして、例えば、
時刻ｔ４において、疑似ＳＲＡＭがスタンバイ状態から
アクティブ状態に移行し、時刻ｔ５においてチップセレ
クト信号ＣＳが立ち上がり、次いで、外部アドレスＡｄ
ｄが変化すると、ロウイネーブル発生回路８がこの変化
を検出し、信号ＬＴを出力する。以後、上記と同様の過
程によってブースト電圧Ｖbtの昇圧が行われる。

【０１００】このように、図１の回路は、信号ＬＴが立
ち上がると、ラッチ信号Ｌａが”Ｈ”となり、Ｎチャン
ネルＭＯＳフィールドエフェクトトランジスタ１４，１
７，２４がオンとなり、抵抗１２，１３の直列回路、カ
レントミラー差動増幅器２０、２７がアクティブ状態と
なる。これにより、抵抗１２，１３の直列回路、カレン
トミラー差動増幅器２０、２７に各々電流ｉ３、ｉ１、
ｉ２が流れる。そして、ブースト電圧Ｖbtが基準電圧Ｖ
ref2まで上昇した時点でラッチ信号Ｌａを”Ｌ”とし、
ＮチャンネルＭＯＳフィールドエフェクトトランジスタ
１４，１７，２４をオフとすることによって、抵抗１
２，１３の直列回路、カレントミラー差動増幅器２０、
２７に流れる電流ｉ３、ｉ１、ｉ２をいずれもオフとす
る。

【０１０１】上述したように、第１の実施形態において
は、メモリセルアレイ２がアクセスされる時、すなわ
ち、電源投入時、スタンバイ状態におけるリフレッシュ
時、アクティブ状態におけるリフレッシュ時、およびア
クティブ状態における書込／読出時において、電圧レベ
ル制御回路１０の各部がアクティブ状態とされ、それ以
外のタイミングにおいては、電圧レベル制御回路１０の
各部がインアクティブ状態とされる。これにより、レベ
ル制御回路１０で消費される電力の節減を図っている。
一般的なＤＲＡＭにおいてはリフレッシュタイミングが
システム側で制御されるため、不規則なリフレッシュタ
イミングが発生することになり、長いリフレッシュ間隔
が存在する。このとき電圧レベル制御回路をパワーオフ
してしまうと、放電によって、データ保持が保証される
レベル以下までワードレベルが低下する可能性がある。
つまり、ＤＲＡＭでは、ワードレベルを保持するために
常に昇圧する必要があるため、電圧レベル制御回路も常
にパワーオンとするのが一般的である。

【０１０２】これに対し、上述した疑似ＳＲＡＭは、デ
バイス外部からはリフレッシュ動作が見えない仕様とな
っており、デバイス内部で、規則的なリフレッシュタイ
ミングを自動的に発生する。この場合は、データ保持が
保証される範囲で次のリフレッシュタイミングが発生さ
れる。つまり、電圧レベル制御回路１０をパワーオフし
ても、データが破壊するレベルまでのワードレベルが低
下することがなく、したがって、データ保持の保証と電
流削減とを両立することができる。

【０１０３】次に本発明の第２の実施形態について図４
を参照しながら説明する。この実施形態が上述した第１
の実施形態と異なる点は、ロウイネーブル発生回路８に
おいて、図４に示すように、信号ＬＴの立ち上がりから
一定時間Ｔだけ前に立ち上がるパルス信号ＲＰを形成
し、信号ＬＴに変えてオアゲート９へ供給する点であ
る。また、この場合、基準電圧Ｖref1を高いレベルに設
定しておく。このような構成によれば、パルス信号ＲＰ
が立ち上がり、したがって信号ＰＬが立ち上がり、これ
によりラッチ１１の出力Ｌａが立ち上がると、電圧レベ
ル制御回路１０がアクティブ状態となると共に、信号Ａ
が立ち上がり、これによりブースト電圧Ｖbtの昇圧が開
始される。そして、電圧ＶBが基準電圧Ｖref2に達する
と、信号Ａが立ち下がり、したがって、ラッチ回路１１
の出力Ｌａが立ち下がり、電圧レベル制御回路１０がイ
ンアクティブ状態となる。この時点のわずか後に信号Ｌ
Ｔが立ち上がり、メモリセルアレイ２のアクセスが行わ
れる。この場合、ブースト電圧Ｖbtは既に充分にレベル
アップされており、したがって、アクセス途中において
電圧Ｖbtのブースト処理は必要ない。このように、上記
第２の実施形態では、信号ＬＴが立ち上がるわずか前に
ブースト電圧Ｖbtを基準電圧Ｖref2の高さまで上げてし
まう。このような構成によっても、上記第１の実施形態
と同様な効果を得ることができる。

【０１０４】次に、本発明の第３の実施形態について図
５を参照しながら説明する。この第３の実施形態におい
ては、信号ＬＴのパルス幅を、図５に示すように、ブー
スト電圧Ｖbtの昇圧に必要となる時間よりわずかに大と
しておく。また、図１におけるラッチ回路１１を設け
ず、オアゲート９の出力を直接ノードＮ１に接続する。
更に、第二のインバータ３７の出力を第一のインバータ
の入力に接続するが、ラッチ回路１１を設けないので、
第二のインバータ３７の出力からの出力信号がノードＮ
１にフィードバックされない。そして、オアゲート９の
出力から出力された信号ＰＬを直接ノードＮ１に供給す
る。

【０１０５】このような構成によれば、信号ＬＴが立ち
上がると同時に、電圧レベル制御回路１０がアクティブ
状態となり、電流ｉ１〜ｉ３が流れる。そして、電圧Ｖ
Bが基準電圧Ｖref1より小になるとブースト電圧Ｖbtの
昇圧が開始される。また、電圧ＶBが基準電圧Ｖref2に
達するとブースト電圧Ｖbtの昇圧が停止される。なお、
この時点で電圧レベル制御回路１０がインアクティブ状
態になることはない。次いで、信号ＬＴが立ち下がる
と、電流ｉ１〜ｉ３もオフとなり、電圧レベル制御回路
１０がインアクティブ状態となる。すなわち、電圧レベ
ル制御回路１０のアクティブ状態及びインアクティブ状
態は、出力信号Ａの活性状態及び非活性状態に依存せ
ず、オアゲート９からの出力信号ＰＬのみにしたがって
制御される。したがって、オアゲート９からの出力信号
ＰＬにより、電圧レベル制御回路１０がインアクティブ
状態になることで、電圧レベル制御回路１０で消費され
る電力を節減できる。

【０１０６】次に、本発明の第４の実施形態について図
６を参照しながら説明する。この第４の実施形態におい
ては、図６に示すように、電圧レベル制御回路１０が適
用されるデバイス、例えば擬似ＳＲＡＭのアクティブ状
態において、オアゲート９からの出力信号ＰＬをハイレ
ベル”Ｈ”に固定する。これにより、ラッチ回路１１の
出力信号Ｌａもハイレベル”Ｈ”に固定され、したがっ
て、擬似ＳＲＡＭのアクティブ状態にあるとき、電圧レ
ベル制御回路１０は、常時アクティブ状態に維持され、
ブースト電圧Ｖbtと基準電圧Ｖref1、Ｖref2との大小関
係のみでリングオッシレータ３および昇圧回路４の動作
が制御される。そして、擬似ＳＲＡＭがスタンバイ状態
に戻ると、オアゲート９からの出力信号ＰＬのハイレベ
ル”Ｈ”固定から解除され、これにより、ラッチ回路１
１の出力信号Ｌａもハイレベル”Ｈ” 固定から解除さ
れる。したがって、電圧レベル制御回路１０は、前記第
１の実施形態と同様の制御を受ける。したがって、擬似
ＳＲＡＭがスタンバイ状態にある時、電圧レベル制御回
路１０で消費される電力を節減できる。

【０１０７】次に、本発明の第５の実施形態について図
７を参照しながら説明する。図７は同実施形態の構成を
示す回路図であり、この図に示す回路は、ＤＲＡＭ、疑
似ＳＲＡＭ等の内部回路４５へ供給する電圧ＶＩＮＴの
レベルを制御する内部電圧レベル制御回路である。ここ
で、電圧ＶＩＮＴは、電源電圧ＶDDをＰチャンネルＭＯ
Ｓフィールドエフェクトトランジスタ４６によって降圧
した電圧であり、この回路は、通常、内部降圧回路とい
われる。

【０１０８】すなわち、本実施形態に係る回路は、オア
ゲート４８、ラッチ回路４９、カレントミラー差動増幅
器５８、第一及び第二のスイッチングトランジスタ４
６，６０、第一のインバータ６２、及び内部電圧レベル
を供給する内部回路４５とからなる。オアゲート４８の
第一の入力には、信号ＰＬが入力される。この信号ＰＬ
は図２に示す信号ＰＬと同じ信号であり、パワーオンリ
セット信号ＰＯＲおよび信号ＬＴのオアをとった信号で
ある。信号ＣＳはチップセレクト信号である。ラッチ回
路４９の入力は、オアゲート４８の出力に接続され、オ
アゲート４８から出力された論理和信号の入力を受け
る。ラッチ回路４９の制御端子は、インバータ６２の出
力と接続され、インバータ６２からの出力信号を受け
る。ラッチ回路４９は、インバータ６２からの出力信号
がハイレベル”Ｈ”の時、入力された論理和信号をラッ
チする。一方、インバータ６２からの出力信号がロウレ
ベル”Ｌ”の時、入力された論理和信号をスルーさせ
る。

【０１０９】カレントミラー差動増幅器５８は、３つの
ＮチャンネルＭＯＳフィールドエフェクトトランジスタ
５１，５２，５３及び２つのＰチャンネルＭＯＳフィー
ルドエフェクトトランジスタ５４、５５とからなる。２
つのＮチャンネルＭＯＳフィールドエフェクトトランジ
スタ５１，５３と１つのＰチャンネルＭＯＳフィールド
エフェクトトランジスタ５４は、外部電圧としての電源
電圧ＶDDとグランド線との間に直列接続される。２つの
ＮチャンネルＭＯＳフィールドエフェクトトランジスタ
５２，５３と１つのＰチャンネルＭＯＳフィールドエフ
ェクトトランジスタ５５は、外部電圧としての電源電圧
ＶDDとグランド線との間に直列接続される。

【０１１０】ＮチャンネルＭＯＳフィールドエフェクト
トランジスタ５１のゲート電極は、内部電圧ＶＩＮＴに
接続され、内部電圧ＶＩＮＴが印加される。Ｎチャンネ
ルＭＯＳフィールドエフェクトトランジスタ５３のゲー
ト電極は、ノードＮ１に接続され、ラッチ回路から出力
されたラッチ信号Ｌａが印加される。ＰチャンネルＭＯ
Ｓフィールドエフェクトトランジスタ５４、５５のゲー
ト電極は、互いに接続されると共に、ＮチャンネルＭＯ
Ｓフィールドエフェクトトランジスタ５１のドレインに
接続される。ＮチャンネルＭＯＳフィールドエフェクト
トランジスタ５２のゲート電極には、第一の基準電圧Ｖ
ref1が印加される。ＮチャンネルＭＯＳフィールドエフ
ェクトトランジスタ５２のドレインは、カレントミラー
差動増幅器５８の出力に接続され、ＮチャンネルＭＯＳ
フィールドエフェクトトランジスタ５２のドレイン電圧
が、カレントミラー差動増幅器５８の出力に出力電圧Ｖ
aとして現れる。

【０１１１】第一及び第二のスイッチングトランジスタ
４６、６０は、ＰチャンネルＭＯＳフィールドエフェク
トトランジスタからなる。第二のスイッチングトランジ
スタ６０は、電源電圧ＶDDとノードＮ２との間に接続さ
れる。第二のスイッチングトランジスタ６０のゲート電
極は、ノードＮ１に接続され、ラッチ回路４９から出力
されたラッチ信号Ｌａが印加される。第一のスイッチン
グトランジスタ４６は、電源電圧ＶDDと内部電圧ＶＩＮ
Ｔとの間に接続され、電源電圧ＶDDから内部電圧ＶＩＮ
Ｔの電圧レベルを降圧する降圧回路を形成する。第一の
スイッチングトランジスタ４６のゲート電極は、ノード
Ｎ２を介しカレントミラー差動増幅器５８の出力に接続
される。更に、第一のスイッチングトランジスタ４６の
ゲート電極は、インバータ６２を介して、ラッチ回路４
９の制御端子に接続される。したがって、降圧回路を形
成する第一のスイッチングトランジスタ４６は、カレン
トミラー差動増幅器５８からの出力信号Ｖａにしたがっ
て、そのアクティブ状態及びインアクティブ状態が制御
される。

【０１１２】ラッチ回路４９から出力されたラッチ信号
Ｌａが、ハイレベル“Ｈ”のとき、カレントミラー差動
増幅器５８は、アクティブ状態になり、カレントミラー
差動増幅器５８出力が接続されるノードＮ２は、電源電
圧ＶDDから切離され、カレントミラー差動増幅器５８の
出力信号Ｖａが降圧回路を形成する第一のスイッチング
トランジスタ４６のゲート電極に印加されると共に、イ
ンバータ６２を介してラッチ回路４９の制御端子にも印
加される。降圧回路を形成する第一のスイッチングトラ
ンジスタ４６がオン状態にあるとき、すなわち降圧回路
がアクティブ状態にあるとき、カレントミラー差動増幅
器５８の出力信号Ｖａは、ロウレベル“Ｌ”であるの
で、このロウレベル“Ｌ”はインバータ６２で反転さ
れ、ハイレベル“Ｈ”信号がラッチ回路４９の制御端子
に印加される。よって、ラッチ回路４９の出力信号Ｌａ
１は、ハイレベル“Ｈ”となり、カレントミラー差動増
幅器５８は、アクティブ状態になる。つまり降圧回路が
アクティブ状態にあるとき、カレントミラー差動増幅器
５８もアクティブ状態になる。

【０１１３】一方、降圧回路を形成する第一のスイッチ
ングトランジスタ４６がオフ状態にあるとき、すなわち
降圧回路がインアクティブ状態にあるとき、カレントミ
ラー差動増幅器５８の出力信号Ｖａは、ハイレベル
“Ｈ”であるので、このハイレベル“Ｈ”はインバータ
６２で反転され、ロウレベル“Ｌ”信号がラッチ回路４
９の制御端子に印加される。よって、ラッチ回路４９の
出力信号Ｌａ１は、オアゲート９からの論理和信号をス
ルーし、ノードＮ１に供給する。すなわち、カレントミ
ラー差動増幅器５８は、論理和信号がハイレベル“Ｈ”
のときアクティブ状態になり、論理和信号がロウレベル
“Ｌ”のときインアクティブ状態になる。つまり降圧回
路がインアクティブ状態にあるときは、カレントミラー
差動増幅器５８は、オアゲート９からの論理和信号にし
たがってそのアクティブ状態及びインアクティブ状態が
制御される。論理和信号がロウレベル“Ｌ”のとき、カ
レントミラー差動増幅器５８は、インアクティブ状態に
なるので、回路での電力消費を節減できる。

【０１１４】次に、上記構成によるレベル制御回路の動
作を図８に示すタイミングチャートを参照して更に説明
する。まず、初期状態において、ラッチ回路４９の出力
信号Ｌａ１は”Ｌ”となり、この結果、ＮチャンネルＭ
ＯＳフィールドエフェクトトランジスタ５３がオフ、Ｐ
チャンネルＭＯＳフィールドエフェクトトランジスタ６
０がオンとなる。ＮチャンネルＭＯＳフィールドエフェ
クトトランジスタ５３がオフになると、カレントミラー
差動増幅器５８がインアクティブ状態となる。また、Ｐ
チャンネルＭＯＳフィールドエフェクトトランジスタ６
０がオンになると、ＰチャンネルＭＯＳフィールドエフ
ェクトトランジスタ４６がオフとなり、内部回路４５へ
電圧供給が行われない。

【０１１５】次に、信号ＰＬが”Ｈ”となるか、また
は、チップセレクト信号ＣＳが”Ｈ”になると、ラッチ
４９の出力信号Ｌａ１が”Ｈ”となる。信号Ｌａ１が”
Ｈ”になると、ＮチャンネルＭＯＳフィールドエフェク
トトランジスタ５３がオンとなり、カレントミラー差動
増幅器５８がアクティブ状態となる。また、信号Ｌａ１
が”Ｈ”になると、ＰチャンネルＭＯＳフィールドエフ
ェクトトランジスタ６０がオフとなる。これにより、電
圧Ｖａが低下し、インバータ６２の出力が”Ｈ”となっ
てラッチ４９がオアゲート４８の出力”Ｈ”をラッチす
る。

【０１１６】以後、カレントミラー差動増幅器５８が、
電圧ＶＩＮＴと基準電圧Ｖrefとを比較し、その比較結
果によってＰチャンネルＭＯＳフィールドエフェクトト
ランジスタ４６を制御する。すなわち、電圧ＶＩＮＴが
基準電圧Ｖrefより低くなると、電圧Ｖａが低くなっ
て、ＰチャンネルＭＯＳフィールドエフェクトトランジ
スタ４６がオンとなり、内部回路４５に電流を供給しな
がら出力を充電し始める。あるレベルまで充電し、電圧
ＶＩＮＴが基準電圧Ｖrefより高くなると、電圧Ｖａが
上昇し、ＰチャンネルＭＯＳフィールドエフェクトトラ
ンジスタ４６がオフとなり、充電が停止する。また、電
圧Ｖａが一定値以上に上昇すると、インバータ６２の出
力が”Ｌ”となり、ラッチ４９がスルーとなる。これに
より、信号ＬＴが”Ｌ”となり、あるいは、チップセレ
クト信号ＣＳが”Ｌ”となった時点で信号Ｌａ１が”
Ｌ”となり、ＮチャンネルＭＯＳフィールドエフェクト
トランジスタ５３がオフ、ＰチャンネルＭＯＳフィール
ドエフェクトトランジスタ６０がオンとなる。

【０１１７】このように、上記第５の実施形態によれ
ば、電圧ＶＩＮＴが基準電圧Ｖrefより大となった後、
信号ＬＴまたはチップセレクト信号ＣＳが”Ｌ”になる
と、Ｎ・ＦＥＴ５３がオフとなり、カレントミラー差動
増幅器５８に流れる電流ｉが０となる。これにより、回
路電力の節減を図ることができる。

【０１１８】なお、上記第１〜第５の実施形態はそれぞ
れ、本発明を疑似ＳＲＡＭ、ＤＲＡＭ等の昇圧回路、内
部降圧回路に適用した場合であるが、この発明は、例え
ば、基板電圧レベル発生回路あるいは基板バックバイア
ス発生回路（ＢＢＧ回路）等にも適用することができ
る。

【０１１９】次に、本発明の第６の実施形態について図
9を参照しながら説明する。図9は本発明を基板バックバ
イアス発生回路（ＢＢＧ回路）に適用した際の回路構成
の一例を示す図である。基板バックバイアス発生回路
は、外部電源電圧ＶDDとグランドレベル（ＧＮＤ）との
間の電圧を用いてグランドレベルよりも低い電圧、例え
ば−１Ｖを内部基準電圧として発生する回路である。

【０１２０】本発明に係る回路は、電圧レベル制御回路
２０、リングオッシレータ３、昇圧回路４、リフレッシ
ュタイミング発生回路７、バックバイアス発生回路１
８、レベル判定回路１９及びオアゲート９を有する。こ
のオアゲート９は、リフレッシュ動作時及びバックバイ
アス発生回路１８をアクティブ状態にする時に電圧レベ
ル制御回路２０の各回路構成部をアクティブ状態にする
ため設けられる。

【０１２１】電圧レベル制御回路２０は、回路の内部電
圧としてのブースト電圧Ｖbtのレベルを制御する内部電
圧レベル制御信号Ａを、第一及び第二の基準電圧Ｖref
1、Ｖref2に基づいて発生する。リングオッシレータ３
の入力側は、電圧レベル制御回路２０の出力側に接続さ
れ、内部電圧レベル制御信号Ａは、リングオッシレータ
３へ入力される。リングオッシレータ３は、発振回路で
あり、インバータを奇数個リング状に直列接続して構成
し得る。電圧レベル制御回路２０から出力された内部電
圧レベル制御信号Ａが”Ｈ”（ハイレベル）の時、リン
グオッシレータ３は、アクティブ状態になり、発振出力
Ｂを出力する。

【０１２２】昇圧回路４の入力側は、リングオッシレー
タ３の出力側に接続され、この発振出力Ｂは昇圧回路４
に入力される。昇圧回路４はチャージポンプ回路で構成
し得る。昇圧回路４は、リングオッシレータ３の出力Ｂ
を利用して電源電圧ＶDDを段階的に昇圧し、回路の内部
電圧としてブースト電圧Ｖbtを出力する。この回路を擬
似ＳＲＡＭに適用する場合、昇圧回路４の出力側は、擬
似ＳＲＡＭのワードデコーダに接続され、ブースト電圧
Ｖbtはワードデコーダへ入力される。この場合、ブース
ト電圧Ｖbtは、電源電圧ＶDDより高い電圧レベル、例え
ば（ＶDD＋1.5V）または（ＶDD＋２Ｖ）である。昇圧回
路４の出力は、さらに電圧レベル制御回路２０にフィー
ドバックされる。

【０１２３】リフレッシュタイミング発生回路７は、一
定時間間隔で、メモリセルアレイ２中のメモリセルをリ
フレッシュするためのリフレッシュ信号およびリフレッ
シュすべきメモリセルのアドレスを指定するリフレッシ
ュアドレスを発生する。この一定時間間隔は、データ保
持が保証される期間内に定められる。尚、リフレッシュ
信号を発生する時間間隔は、データ保持が保証される期
間内であれば常に一定でなくとも良い。リフレッシュタ
イミング発生回路７の出力側は、オアゲート９の第一の
入力に接続され、リフレッシュ信号ＳＲが第一の入力に
入力される。

【０１２４】バックバイアス発生回路１８は、第一及び
第二の入力を有する。第一の入力は、昇圧回路４の出力
に接続され、ブースト電圧Ｖbtの入力を受け、このブー
スト電圧Ｖbtを利用してグランドレベルより低いバック
バイアス電圧ＶBBGを発生する。バックバイアス電圧ＶB
BGは、例えばＧＮＤ−１Ｖであってもよい。バックバイ
アス発生回路１８の出力は、バックバイアス電圧ＶBBG
を印加したい領域、例えば半導体基板に接続され、半導
体基板をグランドレベルより低いバックバイアス電圧Ｖ
BBGにする。

【０１２５】レベル判定回路１９の入力は、バックバイ
アス発生回路１８の出力が接続される領域、例えば半導
体基板と接続され、半導体基板の電位を検出する。レベ
ル判定回路１９の出力は、バックバイアス発生回路１８
の第二の入力に接続される。レベル判定回路１９の出力
は、オアゲート９の第二の入力に接続される。半導体基
板の電位は、グランドレベルより低いバックバイアス電
圧ＶBBGなので、リークにより時間変化する。すなわち
半導体基板の電位は、徐々に上昇する。よって、レベル
判定回路１９は、一定時間間隔で、アクティブ状態にな
り、半導体基板の電位を検出し、グランドレベルより低
い予め決められた許容電位範囲の上限を上回った場合、
判定結果Ｃをバックバイアス発生回路１８に入力し、バ
ックバイアス発生回路１８に、半導体基板の電位を下げ
させる。この判定結果Ｃは、同時にオアゲート９の第二
の入力にも入力され、オアゲート９は、レベル判定回路
１９からの判定結果Ｃとリフレッシュタイミング発生回
路７からのリフレッシュ信号との論理和（オア）をと
り、その結果を論理和信号ＰＬとして出力し、この論理
和信号ＰＬを電圧レベル制御回路２０へ入力する。

【０１２６】したがって、リフレッシュ動作が必要な時
又はバックバイアス発生回路１８をアクティブ状態にす
る必要がある時に、電圧レベル制御回路１０がアクティ
ブ状態になり電圧レベル制御回路２０で電力を消費する
が、デバイスがスタンバイ状態にあり、かつリフレッシ
ュ動作を行わないとき、かつバックバイアス発生回路１
８がインアクティブ状態にあるとき、電圧レベル制御回
路２０がインアクティブ状態になり電圧レベル制御回路
２０での電力消費を抑制する。

【０１２７】電圧レベル制御回路２０の回路構成とし
て、図１に開示の回路構成を適用できる。すなわち、電
源投入時、読出し/書込み時、並びにデバイスのアクテ
ィブ時およびスタンバイ時におけるリフレッシュ動作時
のみ昇圧回路４をアクティブ状態にする。その他の場
合、すなわち、スタンバイ時における非リフレッシュ動
作時には、昇圧回路４をインアクティブ状態にする。こ
の動作は、前述した通りである。レベル判定回路１９
は、既知の回路構成を適用し得る。

【０１２８】バックバイアス発生回路１８は、1例とし
て、図１０に示す回路構成で実現し得るが、これに限定
されるものではない。バックバイアス発生回路１８は、
トランスファトランジスタのゲートを駆動する回路を、
昇圧電圧で駆動するよう構成する。具体的には、バック
バイアス発生回路１８は、プリチャージトランジスタＰ
Ｔ、トランスファトランジスタＴＴ、制御論理ブロック
ＣＬＢ、第一の電流経路Ｐ１を形成する第一の出力駆動
回路Ｄ１および第一の容量Ｃ１と、第二の電流経路Ｐ２
を形成する第二の出力駆動回路Ｄ２および第二の容量Ｃ
２とから構成し得る。

【０１２９】トランスファトランジスタＴＴは、ｐチャ
ンネルＭＯＳトランジスタで構成し得る。トランスファ
トランジスタＴＴは、第二の電流経路Ｐ２とバックバイ
アス発生回路１８の出力との間に直列に接続される。ト
ランスファトランジスタＴＴのゲートは、第一の電流経
路Ｐ１を介して制御論理ブロックＣＬＢに接続される。
そして、トランスファトランジスタＴＴは、ノードＧに
現れる電位により、そのオン・オフ動作が制御される。
プリチャージトランジスタＰＴは、ｐチャンネルＭＯＳ
トランジスタで構成し得る。プリチャージトランジスタ
ＰＴは、グランドとノードＡとの間に接続される。ノー
ドＡは、第二の電流経路Ｐ２とトランスファトランジス
タＴＴとの接点とする。プリチャージトランジスタＰＴ
のゲートは、制御論理ブロックＣＬＢに接続される。

【０１３０】ここで、第一の出力駆動回路Ｄ１は、昇圧
回路に接続され昇圧電圧Ｖｂｔで駆動される。一方、第
二の出力駆動回路Ｄ２は、電源電圧ＶＤＤで駆動され
る。尚、第二の出力駆動回路Ｄ２を、電源電圧ＶＤＤに
代え昇圧電圧Ｖｂｔで駆動することも場合によって可能
である。すなわち第一の出力駆動回路Ｄ１の駆動電圧
は、電源電圧ＶＤＤより高く、かつ第二の出力駆動回路
Ｄ２の駆動電圧は、第一の出力駆動回路Ｄ１の駆動電圧
を超えない範囲で、設計変更が可能である。

【０１３１】電源電圧ＶＤＤが、低く設定された場合、
例えば１.８Ｖ程度の低電源電圧を場合を例にとり、バ
ックバイアス発生回路１８の動作を以下説明する。プリ
チャージトランジスタＰＴで、ノードＡをグランドレベ
ルすなわち０Ｖにプリチャージする。その後、第二の出
力駆動回路Ｄ２を駆動し、第二の容量Ｃ２によりノード
Ａの電位をマイナスの電位まで下げる。具体的には−
１.８Ｖ程度まで下げる。ここの時点では、ノードＧの
電位は、ハイレベルにあり、トランスファトランジスタ
ＴＴはオフ状態にある。次に、ノードＧの電位を下げ、
トランスファトランジスタＴＴをオンにして、ノードＡ
の負の電荷をトランスファトランジスタＴＴを介しバッ
クバイアス発生回路１８の出力ＶＢＢＧに伝える。すな
わち、出力ＶＢＢＧの電位をマイナスの電位に引き下げ
る。ここで、負の電荷を十分に出力ＶＢＢＧへトランス
ファするためには、トランスファトランジスタＴＴを十
分にオンすることが重要となる。もし、トランスファト
ランジスタＴＴが十分にオンされない場合、ノードＡの
負の電荷が、十分に出力ＶＢＢＧへトランスファされな
い。低電源電圧を使用する場合、トランスファトランジ
スタＴＴのオン能力が急激に低下し、上記問題を引起こ
す。この問題は、１.８Ｖ程度の低電源電圧により第一
の出力駆動回路Ｄ１及び第一の容量Ｃ１を駆動しノード
Ｇの電位を下げた場合に発生する。

【０１３２】しかしながら、前述したように、第一の出
力駆動回路Ｄ１及び第一の容量Ｃ１は、昇圧電圧により
駆動されるため、トランスファトランジスタＴＴのオン
能力が高まり、トランスファトランジスタＴＴは十分に
オンし、よってノードＡの負の電荷が、出力ＶＢＢＧへ
十分にトランスファされる。具体的には、昇圧回路によ
り低電源電圧ＶＤＤ＝１.８Ｖを１.７Ｖだけ昇圧し、
３.５Ｖの昇圧電圧で第一の出力駆動回路Ｄ１及び第一
の容量Ｃ１を駆動することで、ノードＧの電位−３.５
Ｖ付近まで下げることができる。従って、トランスファ
トランジスタＴＴのゲートを駆動する回路を、昇圧電圧
で駆動することによりトランスファトランジスタＴＴの
オン能力を高め、バックバイアス発生回路１８の正常動
作が可能となる。

【０１３３】リフレッシュ動作の周期は、半導体基板の
電位が、バックバイアス発生回路１８によりバックバイ
アス電圧ＶBBGまで下げられてから、グランドレベルよ
り低いバックバイアス電圧ＶBBG許容電位範囲の上限を
上回るまでの時間間隔に比較して、そのオーダーが異な
る程非常に短い。更に、レベル判定回路１９がアクティ
ブ状態となる期間および昇圧回路４がアクティブ状態と
なる期間は、リフレッシュ動作の周期に比較して、その
オーダーが異なる程非常に短い。したがって、本回路構
成を適用することによる基板に流れる基板電流の増加
は、ほぼゼロに近く無視できるほどである。

【０１３４】また、上記実施形態はいずれも半導体記憶
装置に関する実施形態であるが、本発明は半導体記憶装
置に限らず、外部電圧から内部電圧生成し、その内部電
圧を制御する各種の電子回路に適用可能である。また、
本発明は、上記各実施形態の構成に限定されるものでは
なく、本発明の要旨を逸脱しない範囲で種々の変形が可
能である。

【０１３５】

【発明の効果】以上説明したように、本発明によれば、
外部電源電圧から発生される内部電圧レベルを検出して
制御する電圧レベル制御回路を、必要時のみ活性化し、
それ以外の時には非活性にするので、電圧レベル制御回
路での消費電力を低減することができる。また、従来の
半導体記憶装置より消費電力を低減することができ、特
に、疑似ＳＲＡＭに適用した場合に好適である。すなわ
ち、システム側からの制御を受けずに、半導体記憶装置
の内部で能動的にリフレッシュを行う半導体記憶装置に
おいて、特に、リフレッシュのみが行われるスタンバイ
状態における電圧レベル制御回路での消費電力を節減す
ることができる。したがって、疑似ＳＲＡＭ等、内部リ
フレッシュが行われる半導体記憶装置に用いると好適で
ある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による電圧レベル制御
回路の構成を示す回路図である。

【図２】同電圧レベル制御回路を用いた疑似ＳＲＡＭの
要部の構成を示すブロック図である。

【図３】同実施形態の動作を説明するためのタイミング
チャートである。

【図４】本発明の第２の実施形態による電圧レベル制御
回路の動作を説明するためのタイミングチャートであ
る。

【図５】本発明の第３の実施形態による電圧レベル制御
回路の動作を説明するためのタイミングチャートであ
る。

【図６】本発明の第４の実施形態による電圧レベル制御
回路の動作を説明するためのタイミングチャートであ
る。

【図７】本発明の第５の実施形態による電圧レベル制御
回路の構成を示す回路図である。

【図８】同実施形態の動作を説明するためのタイミング
チャートである。

【図９】本発明の第６の実施形態による電圧レベル制御
回路をバックバイアス発生回路とともに用いる場合の回
路構成を示すブロック図である。

【図１０】本発明の第６の実施形態による電圧レベル制
御回路で使用するバックバイアス発生回路の回路図であ
る。

【図１１】従来のＤＲＡＭの要部の構成を示すブロック
図である。

【図１２】同ＤＲＡＭの動作を説明するためのタイミン
グチャートである。

【図１３】従来のＳＲＡＭの要部の構成を示すブロック
図である。

【図１４】同ＳＲＡＭの動作を説明するためのタイミン
グチャートである。

【図１５】従来の疑似ＳＲＡＭの要部の構成を示すブロ
ック図である。

【図１６】同疑似ＳＲＡＭの動作を説明するためのタイ
ミングチャートである。

【符号の説明】

２メモリセルアレイ３リングオッシレータ４昇圧回路５ワードデコーダ６ロウデコーダ７リフレッシュタイミング発生回路８ロウイネーブル発生回路９オアゲート１０電圧レベル制御回路１１ラッチ１２、１３抵抗１７、２４ＮチャンネルＭＯＳフィールドエフェクト
トランジスタ１８バックバイアス発生回路１９レベル判定回路２０、２７カレントミラー差動増幅器４８オアゲート４９ラッチ５３ＮチャンネルＭＯＳフィールドエフェクトトラン
ジスタ５８カレントミラー差動増幅器

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5H420 NA03 NA12 NB02 NB25 NB36 NE26 5M024 AA04 AA16 BB29 BB32 BB34 BB35 BB36 BB39 CC25 CC27 EE05 EE22 FF02 FF03 FF05 FF07 FF12 FF13 FF22 FF23 GG05 GG06 HH01 KK22 PP01 PP02 PP03 PP07

Claims

【特許請求の範囲】

【請求項１】外部電源電圧に基づき内部電圧レベルを
発生する内部電圧レベル発生回路に接続され、内部電圧
レベルを検出して制御する電圧レベル制御回路におい
て、前記電圧レベル制御回路は、内部電圧レベル発生回路の出力側に接続され、前記内部
電圧レベルを、少なくとも1つの基準電圧に基づき比較
する比較手段と、前記比較手段に接続され、比較手段を活性状態又は非活
性状態に制御する制御手段とを含むことを特徴とする電
圧レベル制御回路。
【請求項２】前記制御手段は、内部電圧レベル発生回
路を活性状態にするとき、制御手段は比較手段を活性状
態にし、内部電圧レベル発生回路を非活性状態にすると
き、制御手段は比較手段を非活性状態にすることを特徴
とする請求項１に記載の電圧レベル制御回路。
【請求項３】前記内部電圧レベル発生回路は、昇圧回
路又は降圧回路であることを特徴とする請求項１又は２
に記載の電圧レベル制御回路。
【請求項４】前記比較手段は、基準電圧の数と等しい
数の比較回路からなり、この比較回路は、対応する各基
準電圧に基づき内部電圧レベルを比較し、制御手段は、
各比較回路に共通に接続される1つの制御回路からな
り、各比較回路は、1つの制御回路により共通に、活性
状態又は非活性状態が制御されることを特徴とする請求
項１乃至３のいずれかに記載の電圧レベル制御回路。
【請求項５】前記制御手段は、論理ゲート回路とラッ
チ回路とを含み、論理ゲート回路の出力がラッチ回路の
入力と接続され、ラッチ回路の制御端子は、比較手段の
出力側に接続され、論理ゲート回路の出力信号又は比較
手段の出力信号に基づき比較手段の活性状態又は非活性
状態が制御されることを特徴とする請求項１乃至４のい
ずれかに記載の電圧レベル制御回路。
【請求項６】前記比較手段は、カレントミラー差動増
幅器を含むことを特徴とする請求項１乃至５のいずれか
に記載の電圧レベル制御回路。
【請求項７】前記電圧レベル制御回路は、更に分圧回
路を含み、この分圧回路は内部電圧レベル発生回路の出
力側とグランド端子との間に直列に接続され、分圧回路
の出力は比較手段の入力に接続され、比較手段は、内部
電圧レベルの分圧電圧を基準電圧と比較することを特徴
とする請求項１乃至６のいずれかに記載の電圧レベル制
御回路。
【請求項８】前記比較手段の入力は、内部電圧レベル
発生回路の出力側に接続され、比較手段は、内部電圧レ
ベルを基準電圧と直接比較することを特徴とする請求項
１乃至６のいずれかに記載の電圧レベル制御回路。
【請求項９】前記少なくとも1つの基準電圧は、単一
の基準電圧からなり、この単一の基準電圧に基づき内部
電圧レベルの許容範囲の下限を定めることで、内部電圧
レベルが許容範囲の下限以下となった場合、電圧レベル
制御回路の出力信号を活性状態にし、内部電圧レベル発
生回路を活性化することを特徴とする請求項１乃至８の
いずれかに記載の電圧レベル制御回路。
【請求項１０】前記少なくとも1つの基準電圧は、単
一の基準電圧からなり、この単一の基準電圧に基づき内
部電圧レベルの許容範囲の上限を定めることで、内部電
圧レベルが許容範囲の上限以上となった場合、電圧レベ
ル制御回路の出力信号を活性状態にし、内部電圧レベル
発生回路を活性化することを特徴とする請求項１乃至８
のいずれかに記載の電圧レベル制御回路。
【請求項１１】前記少なくとも1つの基準電圧は、２
つの基準電圧からなり、この２つの基準電圧に基づき内
部電圧レベルの許容範囲の上限および下限を定めること
で、内部電圧レベルが許容範囲の上限以上又は下限以下
となった場合、電圧レベル制御回路の出力信号を活性状
態にし、内部電圧レベル発生回路を活性化することを特
徴とする請求項１乃至８のいずれかに記載の電圧レベル
制御回路。
【請求項１２】前記制御手段は、論理ゲート回路から
なり、論理ゲート回路の出力が比較手段に接続され、内
部電圧レベル発生回路の活性状態及び非活性状態から独
立して、論理ゲート回路の出力信号のみに基づき比較手
段の活性状態又は非活性状態が制御されることを特徴と
する請求項１、３、４のいずれかに記載の電圧レベル制
御回路。
【請求項１３】外部電源電圧に基づき内部電圧レベル
を発生する内部電圧レベル発生回路の出力側に接続さ
れ、内部電圧レベルを検出して、外部から入力される少
なくとも1つの基準電圧に基づき制御する電圧レベル制
御回路において、電圧レベル制御回路は、この電圧レベル制御回路を活性
状態又は非活性状態に制御する制御手段を含むことを特
徴とする電圧レベル制御回路。
【請求項１４】前記電圧レベル制御回路は、さらに比
較手段を含み、この比較手段の入力側を、内部電圧レベ
ル発生回路の出力側に接続することで、前記内部電圧レ
ベルを前記少なくとも1つの基準電圧に基づき比較し、
内部電圧レベル発生回路を活性状態又は非活性状態に制
御するための内部電圧レベル発生回路制御信号を、比較
手段の出力側から出力し、前記制御手段は、この比較手段に接続され、比較手段を
活性状態又は非活性状態に制御することを特徴とする請
求項１３に記載の電圧レベル制御回路。
【請求項１５】前記制御手段は、内部電圧レベル発生
回路を活性状態にするとき、制御手段は比較手段を活性
状態にし、内部電圧レベル発生回路を非活性状態にする
とき、制御手段は比較手段を非活性状態にすることを特
徴とする請求項１３又は１４に記載の電圧レベル制御回
路。
【請求項１６】前記内部電圧レベル発生回路は、昇圧
回路または降圧回路であることを特徴とする請求項１３
乃至１５のいずれかに記載の電圧レベル制御回路。
【請求項１７】前記比較手段は、基準電圧の数と等し
い数の比較回路からなり、この比較回路は、対応する各
基準電圧に基づき内部電圧レベルを比較し、制御手段
は、各比較回路に共通に接続される1つの制御回路から
なり、各比較回路は、1つの制御回路により共通に、活
性状態又は非活性状態が制御されることを特徴とする請
求項１３乃至１５のいずれかに記載の電圧レベル制御回
路。
【請求項１８】前記制御手段は、論理ゲート回路とラ
ッチ回路とを含み、論理ゲート回路の出力がラッチ回路
の入力と接続され、ラッチ回路の制御端子は、比較手段
の出力側に接続されることを特徴とする請求項１３乃至
１７のいずれかに記載の電圧レベル制御回路。
【請求項１９】前記比較手段は、カレントミラー差動
増幅器を含むことを特徴とする請求項１３乃至１８のい
ずれかに記載の電圧レベル制御回路。
【請求項２０】前記電圧レベル制御回路は、更に分圧
回路を含み、この分圧回路は内部電圧レベル発生回路の
出力側とグランド端子との間に直列に接続され、分圧回
路の出力は比較手段の入力に接続され、比較手段は、内
部電圧レベルの分圧電圧を基準電圧と比較することを特
徴とする請求項１３乃至１９に記載の電圧レベル制御回
路。
【請求項２１】前記比較手段の入力は、内部電圧レベ
ル発生回路の出力側に直接接続され、比較手段は、内部
電圧レベルを基準電圧と直接比較することを特徴とする
請求項１３乃至２０のいずれかに記載の電圧レベル制御
回路。
【請求項２２】前記少なくとも1つの基準電圧は、単
一の基準電圧からなり、この単一の基準電圧に基づき内
部電圧レベルの許容範囲の下限を定めることで、内部電
圧レベルが許容範囲の下限以下となった場合、電圧レベ
ル制御回路の出力信号を活性状態にし、内部電圧レベル
発生回路を活性化することを特徴とする請求項１３乃至
２１のいずれかに記載の電圧レベル制御回路。
【請求項２３】前記少なくとも1つの基準電圧は、単
一の基準電圧からなり、この単一の基準電圧に基づき内
部電圧レベルの許容範囲の上限を定めることで、内部電
圧レベルが許容範囲の上限以上となった場合、電圧レベ
ル制御回路の出力信号を活性状態にし、内部電圧レベル
発生回路を活性化することを特徴とする請求項１３乃至
２１のいずれかに記載の電圧レベル制御回路。
【請求項２４】前記少なくとも1つの基準電圧は、２
つの基準電圧からなり、この２つの基準電圧に基づき内
部電圧レベルの許容範囲の上限および下限を定めること
で、内部電圧レベルが許容範囲の上限以上又は下限以下
となった場合、電圧レベル制御回路の出力信号を活性状
態にし、内部電圧レベル発生回路を活性化することを特
徴とする請求項１３乃至２１のいずれかに記載の電圧レ
ベル制御回路。
【請求項２５】前記制御手段は、論理ゲート回路から
なり、論理ゲート回路の出力が比較手段に接続され、内
部電圧レベル発生回路の活性状態及び非活性状態から独
立して、論理ゲート回路の出力信号のみに基づき比較手
段の活性状態又は非活性状態が制御されることを特徴と
する請求項１３、１４、１６，１７のいずれかに記載の
電圧レベル制御回路。
【請求項２６】複数のワード線を有するメモリーセル
アレイ領域と、この複数のワード線に接続され、外部電源電圧に基づき
内部電圧レベルを発生し、この内部電圧レベルをワード
線に供給する内部電圧レベル発生回路と、この内部電圧レベル発生回路に接続され、内部電圧レベ
ルを検出して制御する電圧レベル制御回路とを含む半導
体記憶装置において、更に前記電圧レベル制御回路は、内部電圧レベル発生回路の出力側に接続され、前記内部
電圧レベルを、少なくとも1つの基準電圧に基づき比較
する比較手段と、この比較手段に接続され、比較手段を活性状態又は非活
性状態に制御する制御手段とを含むことを特徴とする半
導体記憶装置。
【請求項２７】前記半導体記憶装置は、メモリーセル
のリフレッシュ動作を行うためのリフレッシュ信号を自
発的に発生するリフレッシュ信号発生回路を更に含み、
このリフレッシュ信号発生回路の出力側が、前記電圧レ
ベル制御回路の制御手段に接続されることで、リフレッ
シュ信号の入力を受けて、前記電圧レベル制御回路の制
御手段が、比較手段を非活性状態から活性状態にするこ
とを特徴とする請求項２６に記載の半導体記憶装置。
【請求項２８】前記電圧レベル制御回路の制御手段
は、論理ゲート回路を含み、この論理ゲート回路の複数
の入力の第一の入力がリフレッシュ信号発生回路の出力
側に接続されることを特徴とする請求項２７に記載の半
導体記憶装置。
【請求項２９】前記半導体記憶装置は、リフレッシュ
動作時以外にワード線を活性化するためのロウイネーブ
ル信号を発生するロウイネーブル信号発生回路を更に含
み、このロウイネーブル信号発生回路の出力が前記論理
ゲート回路の第二の入力に接続され、前記リフレッシュ
信号およびロウイネーブル信号の少なくともいずれか1
つが論理ゲート回路に入力されたとき、制御手段が、比
較手段を非活性状態から活性状態にすることを特徴とす
る請求項２８に記載の半導体記憶装置。
【請求項３０】前記ロウイネーブル信号発生回路は、
ロウイネーブル信号を活性化するタイミングより一定時
間だけ前に、パルス信号を発生し、このパルス信号を論
理ゲート回路に入力することで、前記電圧レベル制御回
路の制御手段が、比較手段を非活性状態から活性状態に
すると共に、内部電圧レベル発生回路を非活性状態から
活性状態にし、前記内部電圧レベルが、前記少なくとも
1つの基準電圧に基づき与えられる許容電圧レベル範囲
に達した後、前記電圧レベル制御回路の制御手段が、比
較手段を活性状態から非活性状態にすることを特徴とす
る請求項２９に記載の半導体記憶装置。
【請求項３１】前記半導体記憶装置がアクティブ状態
にあるとき、前記制御手段は常に比較手段を活性状態に
維持し、前記半導体記憶装置がスタンバイ状態にあると
き、前記制御手段は、制御信号に基づき比較手段を活性
状態又は非活性状態に制御することを特徴とする請求項
２６乃至３０のいずれかに記載の半導体記憶装置。
【請求項３２】前記半導体記憶装置は、内部電圧レベル発生回路の出力側に接続され、内部電圧
レベルに基づきグランドレベルより低いレベルのバック
バイアス電圧を発生し、半導体記憶装置の特定半導体領
域にバックバイアス電圧を供給するバックバイアス発生
回路と、前記特定半導体領域に接続され、特定半導体領域の電位
を判定するバックバイアスレベル判定回路とを更に含
み、バックバイアスレベル判定回路は、バックバイアス電圧
のレベルが予め定められた許容範囲を超えた場合、バッ
クバイアスレベル判定結果信号を活性化し、バックバイアスレベル判定回路の出力が論理ゲート回路
の第二の入力に接続されることで、前記リフレッシュ信
号および活性化されたバックバイアスレベル判定結果信
号の少なくともいずれか1つが論理ゲート回路に入力さ
れたとき、制御手段が、比較手段を非活性状態から活性
状態にすることを特徴とする請求項２８乃至３１のいず
れかに記載の半導体記憶装置。
【請求項３３】前記電圧レベル制御回路の制御手段
は、さらにラッチ回路を含み、ラッチ回路の入力は前記
論理ゲート回路の出力に接続され、ラッチ回路の制御端
子は前記電圧レベル制御回路の出力に接続されることを
特徴とする請求項２８乃至３２のいずれかに記載の半導
体記憶装置。
【請求項３４】前記制御手段は、内部電圧レベル発生
回路を活性状態にするとき、制御手段は比較手段を活性
状態にし、内部電圧レベル発生回路を非活性状態にする
とき、制御手段は比較手段を非活性状態にすることを特
徴とする請求項２６乃至３３のいずれかに記載の半導体
記憶装置。
【請求項３５】前記内部電圧レベル発生回路は、昇圧
回路または降圧回路であることを特徴とする請求項２６
乃至３４のいずれかに記載の半導体記憶装置。
【請求項３６】前記比較手段は、基準電圧の数と等し
い数の比較回路からなり、この比較回路は、対応する各
基準電圧に基づき内部電圧レベルを比較し、制御手段
は、各比較回路に共通に接続される1つの制御回路から
なり、各比較回路は、1つの制御回路により共通に、活
性状態又は非活性状態が制御されることを特徴とする請
求項２６乃至３５のいずれかに記載の半導体記憶装置。
【請求項３７】前記制御手段は、論理ゲート回路とラ
ッチ回路とを含み、論理ゲート回路の出力がラッチ回路
の入力と接続され、ラッチ回路の制御端子は、比較手段
の出力側に接続されることを特徴とする請求項２６乃至
３６のいずれかに記載の半導体記憶装置。
【請求項３８】前記比較手段は、カレントミラー差動
増幅器を含むことを特徴とする請求項２６乃至３７のい
ずれかに記載の半導体記憶装置。
【請求項３９】前記電圧レベル制御回路は、更に分圧
回路を含み、この分圧回路は内部電圧レベル発生回路の
出力側とグランド端子との間に直列に接続され、分圧回
路の出力は比較手段の入力に接続され、比較手段は、内
部電圧レベルの分圧電圧を基準電圧と比較することを特
徴とする請求項２６乃至３８のいずれかに記載の半導体
記憶装置。
【請求項４０】前記比較手段の入力は、内部電圧レベ
ル発生回路の出力側に直接接続され、比較手段は、内部
電圧レベルを基準電圧と直接比較することを特徴とする
請求項２６乃至３９のいずれかに記載の半導体記憶装
置。
【請求項４１】前記少なくとも1つの基準電圧は、単
一の基準電圧からなり、この単一の基準電圧に基づき内
部電圧レベルの許容範囲の下限を定めることで、内部電
圧レベルが許容範囲の下限以下となった場合、電圧レベ
ル制御回路の出力信号を活性状態にし、内部電圧レベル
発生回路を活性化することを特徴とする請求項２６乃至
４０のいずれかに記載の半導体記憶装置。
【請求項４２】前記少なくとも1つの基準電圧は、単
一の基準電圧からなり、この単一の基準電圧に基づき内
部電圧レベルの許容範囲の上限を定めることで、内部電
圧レベルが許容範囲の上限以上となった場合、電圧レベ
ル制御回路の出力信号を活性状態にし、内部電圧レベル
発生回路を活性化することを特徴とする請求項２６乃至
４０のいずれかに記載の半導体記憶装置。
【請求項４３】前記少なくとも1つの基準電圧は、２
つの基準電圧からなり、この２つの基準電圧に基づき内
部電圧レベルの許容範囲の上限および下限を定めること
で、内部電圧レベルが許容範囲の上限以上又は下限以下
となった場合、電圧レベル制御回路の出力信号を活性状
態にし、内部電圧レベル発生回路を活性化することを特
徴とする請求項２６乃至４０のいずれかに記載の半導体
記憶装置。
【請求項４４】前記制御手段は、論理ゲート回路から
なり、論理ゲート回路の出力が比較手段に接続され、内
部電圧レベル発生回路の活性状態及び非活性状態に関係
なく、論理ゲート回路の出力信号のみに基づき比較手段
の活性状態又は非活性状態が制御されることを特徴とす
る請求項２６乃至３３、及び３５乃至３６のいずれかに
記載の半導体記憶装置。
【請求項４５】前記論理ゲート回路の出力信号は、予
め定められたパルス幅を有するパルス信号であり、比較
手段が活性状態になってから、パルス幅に相当する時間
が経過した後、内部電圧レベル発生回路の活性状態及び
非活性状態に関係なく、比較手段が非活性状態になるこ
とを特徴とする請求項４４に記載の半導体記憶装置。
【請求項４６】複数のワード線を有するメモリーセル
アレイ領域と、この複数のワード線に接続され、外部電
源電圧に基づき内部電圧レベルを発生し、この内部電圧
レベルをワード線に供給する内部電圧レベル発生回路
と、この内部電圧レベル発生回路に接続され、内部電圧レベ
ルを検出して制御する電圧レベル制御回路とを含む半導
体記憶装置において、前記電圧レベル制御回路は、この電圧レベル制御回路を
活性状態又は非活性状態に制御する制御手段を含むこと
を特徴とする半導体記憶装置。
【請求項４７】前記電圧レベル制御回路は、さらに比
較手段を含み、この比較手段の入力側を、内部電圧レベ
ル発生回路の出力側に接続することで、前記内部電圧レ
ベルを前記少なくとも1つの基準電圧に基づき比較し、
内部電圧レベル発生回路を活性状態又は非活性状態に制
御するための内部電圧レベル発生回路制御信号を、比較
手段の出力側から出力し、前記制御手段は、この比較手段に接続され、比較手段を
活性状態又は非活性状態に制御することを特徴とする請
求項４６に記載の半導体記憶装置。
【請求項４８】複数のワード線を有するメモリーセル
アレイ領域と、この複数のワード線に接続され、外部電源電圧に基づき
内部電圧レベルを発生し、この内部電圧レベルをワード
線に供給する内部電圧レベル発生回路と、この内部電圧レベル発生回路に接続され、内部電圧レベ
ルを検出して制御する電圧レベル制御回路とを含む半導
体記憶装置において、前記電圧レベル制御回路は、前記ワード線の活性化信号
に応答して活性化し、前記ワード線に供給される内部電
圧レベルが許容電圧レベル範囲に達したとき非活性化す
ることを特徴とする半導体記憶装置。
【請求項４９】複数のワード線を有するメモリーセル
アレイ領域と、この複数のワード線に接続され、外部電源電圧に基づき
内部電圧レベルを発生し、この内部電圧レベルをワード
線に供給する内部電圧レベル発生回路と、この内部電圧レベル発生回路に接続され、内部電圧レベ
ルを検出して制御する電圧レベル制御回路とを含む半導
体記憶装置において、前記電圧レベル制御回路は、前記ワード線の活性化信号
の立ち上がり時点より所定時間前に活性化し、前記ワー
ド線に供給される内部電圧レベルが許容電圧レベル範囲
に達したとき非活性化することを特徴とする半導体記憶
装置。
【請求項５０】複数のワード線を有するメモリーセル
アレイ領域と、この複数のワード線に接続され、外部電源電圧に基づき
内部電圧レベルを発生し、この内部電圧レベルをワード
線に供給する内部電圧レベル発生回路と、この内部電圧レベル発生回路に接続され、内部電圧レベ
ルを検出して制御する電圧レベル制御回路とを含む半導
体記憶装置において、前記電圧レベル制御回路は、前記ワード線の活性化信号
に応答して活性化し、所定の時間だけ経過したときに非
活性化することを特徴とする半導体記憶装置。
【請求項５１】複数のワード線を有するメモリーセル
アレイ領域と、リフレッシュ動作を制御するリフレッシュ信号を発生す
るリフレッシュ信号発生回路と、前記複数のワード線に接続され、外部電源電圧に基づき
内部電圧レベルを発生し、この内部電圧レベルをワード
線に供給する内部電圧レベル発生回路と、この内部電圧レベル発生回路に接続され、内部電圧レベ
ルを検出して制御する電圧レベル制御回路とを含む半導
体記憶装置において、前記電圧レベル制御回路は、前記リフレッシュ信号に応
答して活性化および非活性化することを特徴とする半導
体記憶装置。
【請求項５２】複数のワード線を有するメモリーセル
アレイ領域と、この複数のワード線に接続され、外部電源電圧に基づき
内部電圧レベルを発生し、この内部電圧レベルをワード
線に供給する内部電圧レベル発生回路と、この内部電圧レベル発生回路に接続され、内部電圧レベ
ルを検出して制御する電圧レベル制御回路とを含む半導
体記憶装置において、前記半導体記憶装置のスタンバイ状態において、前記電
圧レベル制御回路は、前記ワード線の活性化信号に応答
して活性化し、前記ワード線に供給される内部電圧レベ
ルが許容電圧レベル範囲に達したとき非活性化し、前記
半導体記憶装置のアクティブ状態において常時活性化す
ることを特徴とする半導体記憶装置。
【請求項５３】前記許容電圧レベル範囲が、予め設定
される第１の基準値と第２の基準値とで規定されること
を特徴とする請求項４８乃至５２のいずれかに記載の半
導体記憶装置。
【請求項５４】前記内部電圧レベル発生回路は昇圧回
路であることを特徴とする請求項４８乃至５３のいずれ
かに記載の半導体記憶装置。
【請求項５５】前記内部電圧レベル発生回路は降圧回
路であることを特徴とする請求項４８乃至５３のいずれ
かに記載の半導体記憶装置。
【請求項５６】外部電源電圧に基づき内部電圧レベル
を発生する内部電圧レベル発生回路と、この内部電圧レベル発生回路に接続され内部電圧レベル
の供給を受ける内部回路と、この内部電圧レベル発生回路に接続され、内部電圧レベ
ルを検出して制御する電圧レベル制御回路とを含む半導
体装置において、前記電圧レベル制御回路は、前記内部回路の活性化信号
の立ち上がりに応答して活性化し、前記内部回路に供給
される内部電圧レベルが許容電圧レベルに達し、かつ、
前記内部回路の活性化信号がオフとなったとき非活性化
することを特徴とする半導体装置。
【請求項５７】前記電圧レベル制御回路は、前記電圧
レベルを予め設定される基準値に等しくなるように制御
することを特徴とする請求項５６に記載の半導体装置。
【請求項５８】前記内部電圧レベル発生回路は昇圧回
路であることを特徴とする請求項５６または５７に記載
の半導体装置。
【請求項５９】前記内部電圧レベル発生回路は降圧回
路であることを特徴とする請求項５６または５７に記載
の半導体装置。
【請求項６０】トランスファトランジスタと、このト
ランスファトランジスタのゲートを駆動する第一の駆動
回路とを少なくとも含むバックバイアス発生回路におい
て、前記第一の駆動回路が昇圧電圧により駆動されることを
特徴とするバックバイアス発生回路。
【請求項６１】前記バックバイアス発生回路は、制御
論理ブロックと、第一の電流経路に設けられた第一の駆
動回路と、第二の電流経路に設けられた第二の駆動回路
と、この第二の駆動回路と第一のノードを介し直列に接
続され、そのゲートが第一の駆動回路と接続されるトラ
ンスファトランジスタと、第一のノードとグランドとの
間に接続され、そのゲートが制御論理ブロックに接続さ
れるプリチャージトランジスタとからなり、前記トランスファトランジスタのゲートを駆動する前記
第一の駆動回路が昇圧電圧で駆動され、前記第二の駆動
回路が電源電圧で駆動されることを特徴とする請求項６
０に記載のバックバイアス発生回路。
【請求項６２】外部電源電圧に基づき発生される内部
電圧レベルを検出して制御する内部電圧レベル制御回路
の活性状態及び非活性状態を制御信号に基づき制御する
方法において、電圧レベル制御回路を活性化した後、前記内部電圧レベ
ルが許容電圧レベル範囲に到達したときに前記内部電圧
レベル制御回路を非活性化することを特徴とする制御方
法。
【請求項６３】前記許容電圧レベル範囲は、予め設定
される第１の基準値と第２の基準値とで規定されること
を特徴とする請求項６２に記載の制御方法。
【請求項６４】前記内部電圧レベルは外部電源電圧を
昇圧した電圧レベルであることを特徴とする請求項６２
または６３に記載の制御方法。
【請求項６５】前記内部電圧レベルは外部電源電圧を
降圧した電圧レベルであることを特徴とする請求項６２
または６３に記載の制御方法。
【請求項６６】前記内部電圧レベルは半導体記憶装置
のワード線に供給される電圧レベルであり、前記制御信
号は前記ワード線の活性化信号であることを特徴とする
請求項６２乃至６５のいずれかに記載の制御方法。
【請求項６７】前記半導体記憶装置はリフレッシュ動
作を必要とするメモリセルを有する半導体記憶装置であ
って、前記ワード線の活性化信号は、半導体記憶装置の
メモリセルをリフレッシュするリフレッシュ動作を制御
する信号であり、前記内部電圧レベルが前記許容電圧レ
ベル範囲の上限値以上となったとき前記内部電圧レベル
制御回路を非活性化することを特徴とする請求項６６に
記載の制御方法。
【請求項６８】外部電源電圧から発生されワード線に
供給される電圧レベルを検出して制御する電圧レベル制
御回路を有する半導体記憶装置の電圧レベル制御方法に
おいて、前記ワード線の活性化信号に応答して前記電圧レベル制
御回路を活性化し、前記ワード線に供給される電圧レベ
ルが許容電圧レベル範囲に達したとき前記電圧レベル制
御回路を非活性化することを特徴とする半導体記憶装置
の電圧レベル制御方法。
【請求項６９】半導体記憶装置のワード線に供給する
ため、外部電源電圧に基づき発生される内部電圧レベル
を検出して制御する内部電圧レベル制御回路の活性状態
及び非活性状態を制御信号に基づき制御する方法におい
て、前記ワード線の活性化信号の活性化のタイミングより所
定時間前に前記内部電圧レベル制御回路を活性化し、前
記ワード線に供給される内部電圧レベルが許容電圧レベ
ル範囲に達したとき前記電圧レベル制御回路を非活性化
することを特徴とする制御方法。
【請求項７０】半導体記憶装置のワード線に供給する
ため、外部電源電圧に基づき発生される内部電圧レベル
を検出して制御する内部電圧レベル制御回路の活性状態
及び非活性状態を制御信号に基づき制御する方法におい
て、前記ワード線の活性化信号に応答して前記内部電圧レベ
ル制御回路を活性化し、所定の時間だけ経過したときに
前記電圧レベル制御回路を非活性化することを特徴とす
る制御方法。
【請求項７１】リフレッシュ動作を必要とするメモル
セルを有する半導体記憶装置のワード線に供給するた
め、外部電源電圧に基づき発生される内部電圧レベルを
検出して制御する内部電圧レベル制御回路の活性状態及
び非活性状態を制御信号に基づき制御する方法におい
て、リフレッシュ動作を制御する信号に応答して前記電圧レ
ベル制御回路の活性化および非活性化を行うことを特徴
とする制御方法。
【請求項７２】半導体記憶装置のワード線に供給する
ため、外部電源電圧に基づき発生される内部電圧レベル
を検出して制御する内部電圧レベル制御回路の活性状態
及び非活性状態を制御信号に基づき制御する方法におい
て、半導体記憶装置のスタンバイ状態において、前記ワード
線の活性化信号に応答して前記電圧レベル制御回路を活
性化し、前記ワード線に供給される電圧レベルが許容電
圧レベル範囲に達したとき前記電圧レベル制御回路を非
活性化し、半導体記憶装置のアクティブ状態において、前記電圧レ
ベル制御回路を常時活性状態に維持することを特徴とす
る制御方法。
【請求項７３】前記許容電圧レベル範囲は、予め設定
される第１の基準値と第２の基準値とで規定されること
を特徴とする請求項６８乃至７２のいずれかに記載の制
御方法。
【請求項７４】前記内部電圧レベルは外部電源電圧を
昇圧した電圧レベルであることを特徴とする請求項６８
乃至７３のいずれかに記載の制御方法。
【請求項７５】前記内部電圧レベルは外部電源電圧を
降圧した電圧レベルであることを特徴とする請求項６８
乃至７３のいずれかに記載の制御方法。
【請求項７６】内部回路に供給するため外部電源電圧
に基づき発生される内部電圧レベルを検出して制御する
電圧レベル制御回路の活性状態及び非活性状態を制御信
号に基づき制御する方法において、前記内部回路を活性化する活性化信号に応答して前記電
圧レベル制御回路を活性化し、前記内部回路に供給され
る内部電圧レベルが許容電圧レベル範囲に達し、かつ、
前記内部回路の活性化信号がオフとなったとき、前記電
圧レベル制御回路を非活性化することを特徴とする制御
方法。
【請求項７７】前記電圧レベル制御回路は、前記内部
電圧レベルを予め設定される基準値に等しくなるように
制御することを特徴とする請求項７６に記載の制御方
法。
【請求項７８】前記内部電圧レベルは、外部電源電圧
を昇圧した電圧レベルであることを特徴とする請求項７
６または７７に記載の制御方法。
【請求項７９】前記内部電圧レベルは、外部電源電圧
を降圧した電圧レベルであることを特徴とする請求項７
６または７７に記載の制御方法。