JP2003068079A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源やアドレス信号、データバスを共有する
複数のチップを搭載したシステムでの非動作時での消費
電流を低減することが可能な半導体記憶回路を提供す
る。 【解決手段】 スイッチ手段を介して選択的に動作電圧
の供給と停止が可能とされメモリアレイを含んだ内部回
路を備え、所定の制御信号を受ける入力回路により上記
スイッチ手段による動作電圧の供給と停止を制御してメ
モリ動作を行わないときに直流電流及びリーク電流の削
減によって低消費電力化を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主としてリフレッ
シュ動作を必要とする半導体記憶回路に関し、等価的に
スタティック型ＲＡＭ（ランダム・アクセス・メモリ）
と同等に使用できるようにした擬似スタティック型ＲＡ
Ｍ等に利用して有効な技術に関する。

【０００２】

【従来の技術】ＤＲＡＭをＳＲＡＭ（スタティック型ラ
ンダム・アクセス・メモリ）と同様に扱うことができる
ようにするために、リード／ライト動作とリフレッシュ
動作とを１サイクル中にそれぞれの時間を割り振って実
施するようにしたり、あるいはリード／ライト動作とリ
フレッシュ動作とが競合したときにのみ上記２つの動作
を実施するという、いわゆるタイムマルチプレクス方式
のＤＲＡＭが、特開昭６１―７１４９４号公報において
提案されている。

【０００３】

【発明が解決しようとする課題】上記のようなタイムマ
ルチプレクス方式を含むＤＲＡＭにおいては、外部電源
ＶＤＤが印加された状態では、チップが非動作（待機
時）でもチップ内に搭載された内部電源回路での直流電
流と、データ保持のためのリフレッシュ電流が消費され
る。さらに、周辺回路を構成するＣＭＯＳ論理回路が停
止した状態でも、ＭＯＳＦＥＴのオフ電流が消費され
る。このオフ電流はＭＯＳＦＥＴのサブスレッショルド
特性に起因し、例えばＮチャンネル型ＭＯＳＦＥＴの場
合では、ゲート電圧が０Ｖでオフしていても、ドレイン
・ソース間に微少なオフ電流が流れる。例えば、約３２
Ｍ（メガ）ビットのような記憶容量のＤＲＡＭともなる
と、全体でのオフ電流は無視できなくなる。

【０００４】ＤＲＡＭチップをシステムに搭載した場合
は、他のメモリチップ（例えばＲＯＭ等）と電源ＶＤ
Ｄ，ＶＳＳおよび外部信号（アドレス信号Ａｉやデータ
バスＤＱ）が共通化される。この場合、ＤＲＡＭチップ
が非動作（待機時）でも、ＲＯＭチップのメモリアクセ
スのために電源ＶＤＤ、ＶＳＳは印加しておく必要があ
る。したがって、ＤＲＡＭチップは上記のような非動作
でも、無駄に消費電流を流し続ける。

【０００５】例えば、バッテリー駆動により動作する携
帯機器等に用いられるＤＲＡＭでは、幅広い温度領域で
の待機時電流低減が要求される。ＤＲＡＭにおける待機
時電流は、電源回路等が消費する直流電流、ＭＯＳＦＥ
Ｔの前記オフ電流、データリテンションのための前記リ
フレッシュ動作電流が挙げられる。上記のうち、最高動
作補償温度近傍ではオフ電流が占める割合が大きいた
め、オフ電流カット用ＭＯＳＦＥＴ（サブスレッショル
ドリーク対策用カットＭＯＳＦＥＴ）の採用等によるオ
フ電流低減が有効な待機時電流低減対策となる。一方、
より低い温度領域、特に日常的に使用される常温近傍で
は、殆どオフ電流が生しないため、リフレッシュ電流の
占める割合が大きくなってくる。しかし、前記のような
従来のＤＲＡＭにおいてはこのようなリフレッシュ電流
を低減させる有効な手段は見られない。

【０００６】上記ＤＲＡＭにおいてＳＲＡＭとの完全な
互換性を持たせたＤＲＡＭや、擬似ＳＲＡＭと呼ばれる
ＤＲＡＭの中には、常に内部タイマによるリフレッシュ
動作を行うものがある。これらのメモリは待機時であっ
ても常にリフレッシュ動作を行うため、待機時電流の交
流及び直流電流成分を切り分けた状態での解析が困難に
なる。又、常に内部タイマで決められた周期によるリフ
レッシュ動作電流しか評価できないため、リフレッシュ
サイクル延長によるさらなる低消費電流化を目的とした
解析にも支障をきたす。さらに、データリテンション特
性を評価する際も、内部タイマにより自動的にリフレッ
シュ動作が行われるため、真のデータリテンション特性
が得られないという問題が生じる。

【０００７】この発明の目的は、電源やアドレス信号、
データバスを共有する複数のチップを搭載したシステム
での非動作時での消費電流を低減することが可能な半導
体記憶回路を提供することにある。本発明の他の目的
は、より低い温度領域、特に日常的に使用される常温近
傍でのリフレッシュ動作電流削減により、待機時電流の
低減を計ったＤＲＡＭ等の半導体記憶回路を提供するこ
とに有る。本発明の更に目的は、より正確な特性評価が
可能となるＤＲＡＭ等の半導体記憶回路を提供する事に
ある。この発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。メモリ回路内にて、ＶＤＤもしくはＶ
ＳＳと電源回路の間にそれぞれスイッチ手段を設け、外
部信号から発生する内部信号にて上記スイッチ手段を制
御することによって、上記メモリ回路の非動作時の電源
回路の消費電流をカットし、この電源回路で発生する内
部回路への内部電圧も供給が停止されてそこでのリーク
電流もカットする。

【０００９】上記消費電流をカットする場合には出力回
路の出力端子をハイインピーダンスにしてシステム上の
他の回路の動作を確保し、リフレッシュ用タイマを持つ
メモリ回路ではリフレッシュ用タイマも停止させてリフ
レッシュ動作を停止させる。

【００１０】リフレッシュ動作を行うメモリ回路では、
データリテンション特性が温度依存を持ち、低温領域で
の特性が向上する事に着目してデータリテンションのた
めの内部リフレツシュタイマに温度依存を持たせ、内部
リフレツシユ動作信号を強制的に停止させる信号を設
け、リフレッシュ動作のタイミングを外部から制御でき
る機能を持たせる。

【００１１】

【発明の実施の形態】図１には、この発明に係るＤＲＡ
Ｍの一実施例のブロック図が示されている。この実施例
のメモリチップ１０ａを構成する各回路ブロックは、公
知のＭＯＳ集積回路の製造技術によって、単結晶シリコ
ンのような１個の半導体基板上において形成される。こ
の実施例のＤＲＡＭは、特に制限されないが、スタティ
ック型ＲＡＭとの置き換えを可能とするために、スタテ
ィック型ＲＡＭに対応した入出力インターフェイスを持
つようにされる。

【００１２】この実施例では、外部端子から供給される
電源電圧ＶＤＤは、スイッチ手段２０ａを介して内部電
源電圧ＶＤＤＩＮとし、入力回路１２と電源回路１３ａ
に動作電圧として供給される。上記スイッチ手段２０ａ
は、特に制限されないが、スタティック型ＲＡＭにおい
て低消費電力モード（ディープパワーダウンモード、以
下単にＤＰＤという）を指示する信号に対応した制御信
号ＣＳ２から発生するパワーダウン信号ＰＤで制御され
る。つまり、外部端子から入力された信号ＣＳ２は、外
部端子から供給された電源電圧ＶＤＤにより定常的に動
作状態にされる入力回路１１に入力され、かかる入力回
路１１を通して上記パワーダウン信号ＰＤが生成され
る。

【００１３】上記電源回路１３ａで形成された内部電圧
ＶＰＥＲＩは制御回路１５と読出回路１７に供給され、
昇圧電圧ＶＰＰと降圧電圧ＶＤＬはメモリアレイ１６に
供給される。上記内部電圧ＶＰＥＲＩで動作する読出回
路１７の出力ＭＯ、および制御回路１５で形成された出
力制御信号ＤＯＥＰは、出力制御回路１８ａを介して出
力回路１９に入力される。出力制御回路１８ａもパワー
ダウン信号ＰＤで制御される。

【００１４】上記出力回路１１は、前記のように外部端
子から供給される電源電圧ＶＤＤにより定常的に動作状
態にされるものであるのに対して、上記読出回路１７や
制御回路１５は、上記電源回路１３ａで生成された内部
電圧ＶＰＥＲＩにより動作させられる。上記内部電圧Ｖ
ＰＥＲＩは、スイッチ手段２０ａのオフ状態に対応した
電源回路１３ａの動作停止により遮断される。出力制御
回路１８ａは、上記外部端子から供給される電源電圧Ｖ
ＤＤにより定常的に動作し、上記信号ＰＤにより上記電
源遮断が行われる制御回路１５や読出回路１７で形成さ
れた信号ＤＯＥＰ、ＭＯの不定レベルによって出力回路
１９の動作が不安定になるのを防止する。

【００１５】この実施例では、前記のようなＤＰＤでの
消費電流を削減するために、リフレッシュ用のタイマ１
４も上記パワーダウン信号ＰＤにより制御し、低消費電
力モードでのリフレッシュ動作を停止させる。つまり、
制御回路１５や読出回路１７及びメモリアレイ１６の各
動作電圧ＶＰＥＲＩ、ＶＰＰ、ＶＤＬを遮断してしまう
ので、リフレッシュ用のタイマ１４も動作させる意味が
ないので停止させる。

【００１６】この実施例のＤＲＡＭにおいては、メモリ
アレイ１６は、複数のビット線ＢＬと複数のワード線Ｗ
Ｌに対応して設けられ、周期的に記憶情報の保持のため
のリフレッシュ動作を必要とする複数のメモリセルを含
む。このメモリセルは、例えば情報記憶用キャパシタと
アドレス選択ＭＯＳＦＥＴから構成される。アドレス選
択用ＭＯＳＦＥＴのゲートは上記ワード線に接続され、
ソース，ドレイン経路の一方は上記ビット線に接続さ
れ、ソース，ドレイン経路の他方は上記記憶用キャパシ
タの記憶ノードに接続される。

【００１７】上記ビット線は対とされて、差動ラッチ回
路からなるセンスアンプＳＡの入出力ノードに結合され
る。ワード線の選択動作によりビット線対の一方にメモ
リセルが接続され、他方のビット線にはメモリセルが接
続されない。センスアンプは、上記メモリセルが接続さ
れないビット線のプリチャージ電圧を参照電圧とし、メ
モリセルが接続されたビット線に読み出された読み出し
信号との微小電位差をハイレベルとロウレベルに増幅し
て、ワード線の選択動作によって失われかかった記憶キ
ャパシタの電荷の状態をもとの記憶状態に戻すという再
書き込み（又はリフレッシュ動作）を実施する。このよ
うな構成は、周知のダイナミック型ＲＡＭのそれと同一
のものを用いることができる。

【００１８】上記メモリアレイ１６においては、ワード
線ＷＬの選択のためにワードドライバＷＤが設けられ、
ビット線ＢＬの選択のためにカラム選択回路が設けられ
る。上記昇圧回路ＶＰＰは、上記ワードドライバＷＤに
供給されてワード線ＷＬの選択レベルを高くする。降圧
回路ＶＤＬは、センスアンプＳＡの動作電圧とされてメ
モリセルに記憶されるハイレベルを規定する。上記ＶＤ
ＬとＶＰＰとの差電圧は、上記アドレス選択用ＭＯＳＦ
ＥＴのゲート，ソース間の実効的なしきい値電圧と同じ
か若干高くされて、上記キャパシタへのフルライトを可
能にする。

【００１９】上記入力回路１２は、アドレス信号Ａｉや
チップ選択信号ＣＳ１Ｂを受ける入力回路であり、入力
された信号Ｃ１Ｂとアドレス信号ＡＢｉを制御回路１５
に供給する。制御回路１５は、特に制限されないが、ア
ドレス遷移検出回路を含み、ロー系コントロールやカラ
ム系のタイミング信号等を生成する。

【００２０】上記のようなダイナミック型メモリセル
は、記憶キャパシタに保持された情報電荷が時間の経過
とともに失われしまう。そこで、ダイナミック型メモリ
セルでは、かかる情報電荷が失われる前に読み出し動作
を行ない、もとの電荷の状態に戻すというリフレッシュ
動作を必要とする。リフレッシュ用のタイマ１４は、上
記メモリセルの情報保持能力に対応した一定時間信号を
形成する。このリフレッシュ用のタイマ１４の出力信号
ＲＦは、上記制御回路１５に入力され、リフレッシュア
ドレスカウンタで指定されたアドレスのリフレッシュを
実行するのに用いられる。

【００２１】特に制限されないが、この実施例のＤＲＡ
Ｍでは、制御回路１５において外部のローアドレス信号
の遷移、つまり、ローアドレス遷移検出回路の出力信号
と内部のリフレッシュタイマの出力信号ＲＦのうち早い
ほうを検出して、通常のメモリアクセスかリフレッシュ
動作のどちらかを実行させ、実行後は未実行動作を実行
させる制御をしている。これにより、内部リフレッシュ
動作と外部からのアクセスがぶつかり合っても不具合を
生じないため、外部からのリフレッシュ要求を不要にで
きる。

【００２２】図２には、前記図１の電源回路の内部電圧
の一実施例の特性図が示されている。外部端子から供給
される電源電圧ＶＤＤに対応した内部電圧ＶＤＤＩＮに
対して、内部降圧電圧ＶＤＬは１．８Ｖ、周辺回路用の
内部電圧ＶＰＥＲＩは２．３Ｖの一定電圧に降圧され
る。昇圧電圧ＶＰＰは３．６Ｖに昇圧される。特に制限
されないが、昇圧電圧ＶＰＰは、前記ＶＰＥＲＩ又はＶ
ＤＬをチャージポンプ回路に供給して形成することによ
り安定化される。

【００２３】図３には、前記図１の入力回路１１の一実
施例の回路図が示されている。入力回路は、ＣＳ２信号
を受けるためのものであり、外部端子から供給された電
源電圧ＶＤＤ及び回路の接地電位ＶＳＳにより動作状態
にされる３段のＣＭＯＳインバータ回路２６、２７及び
２８から構成される。このように動作電圧ＶＤＤ，ＶＳ
Ｓが定常的に供給されるため、いつでも動作可能であ
り、信号ＣＳ２の変化に対応したパワーダウン信号ＰＤ
を形成する。この実施例では、３つのインバータ回路２
６〜２８により、パワーダウン信号ＰＤが外部信号ＣＳ
２の反転信号となっているが、これに限定されず、外部
信号で制御されて、ＤＰＤモードのときにスイッチ手段
２０ａをオフにする信号で有れば良い。

【００２４】図４には、前記図１の出力制御回路１８ａ
の一実施例の回路図が示されている。出力制御回路１８
ａに入力される入力信号ＭＯ及びＤＯＥＰは、前記のよ
うな内部電圧ＶＰＥＲＩに対応した信号振幅であるのに
対し、出力回路１９の動作電圧は前記のように電源電圧
ＶＤＤであるので、レベル変換回路３０が設けられる。
レベル変換回路３０は、ＶＰＥＲＩレベルの信号ＭＯと
ＤＯＥＰをＶＤＤレベルの信号ＣＯとＤＯＥに変換す
る。入力信号ＤＯＥＰに対応したレベル変換部は、Ｐチ
ャンネル型ＭＯＳＦＥＴ３１と３３をラッチ形態にし、
上記ＭＯＳＦＥＴ３１のドレインと入力信号ＤＯＥＰと
の間にゲートにＶＰＥＲＩが印加されたＮチャンネル型
ＭＯＳＦＥＴ３２と、上記入力信号ＤＯＥＰを受けるＮ
チャンネル型ＭＯＳＦＥＴ３４とにより構成される。入
力信号ＭＯに対応したレベル変換回路３０も同様であ
る。

【００２５】電源電圧ＶＤＤで動作するインバータ回路
３９によって、パワーダウン信号ＰＤを反転したＰＤＢ
信号を形成し、レベル変換部に付加されたＮチャンネル
型ＭＯＳＦＥＴ３５、Ｐチャンネル型ＭＯＳＦＥＴ３６
を制御する。つまり、信号ＰＤＢのロウレベルによっ
て、ＭＯＳＦＥＴ３５がオフとなり、ＭＯＳＦＥＴ３６
がオンとなる。これによって入力信号ＤＯＥＰに因らず
内部ノードＮ０がハイレベルに固定されるとともに、Ｄ
ＯＥをロウレベルに固定し、チップの出力ＤＱをハイイ
ンピーダンスにする。このレベル変換回路３０において
は、上記のようなＤＰＤモードでは、ＭＯＳＦＥＴ３５
のオフ状態により直流電流がカットされて低消費電力と
なる。

【００２６】図５には、前記図１の出力回路１９の一実
施例の回路図が示されている。この実施例の出力回路
は、出力制御信号ＤＯＥで制御されるＮＡＮＤゲート回
路４２、４３およびインバータ回路４４で、Ｐチャンネ
ル型の出力ＭＯＳＦＥＴ４０とＮチャンネル型の出力Ｍ
ＯＳＦＥＴ４１とを制御する。データ信号ＣＯと、イン
バータ回路４５により形成された反転信号は、上記ゲー
ト回路４３と４２の他方の入力に供給される。出力制御
信号ＤＯＥがロウレベルのとき、駆動信号ＤＱＰがハイ
レベル、駆動信号ＤＱＮがロウレベルとなり、データ信
号ＣＯのレベルに無関係に上記出力ＭＯＳＦＥＴ４０と
４１を共にオフ状態にして出力ＤＱをハイインピーダン
スとする。上記データ信号ＣＯが前記出力制御回路１８
により対の差動信号とされる場合は、インバータ回路４
５が不要となり、バー信号（反転信号）をＮＡＮＤゲー
ト回路４２に入力させればよい。

【００２７】図６には、前記図１のＤＲＡＭの動作の一
例を説明するための動作波形図が示されている。ＤＲＡ
Ｍチップ１０ａは、電源電圧ＶＤＤ、信号ＣＳ２、ＣＳ
１Ｂによって、電源オフ、ＤＰＤ（ディープパワーダウ
ン）、待機、動作の４種の状態を持つようにされる。

【００２８】電源電圧ＶＤＤが印加された状態で、信号
ＣＳ２がロウレベルのときＤＰＤモード２２となる。こ
のとき、パワーダウン信号ＰＤはハイレベルとなり、ス
イツチ手段２０ａがオフしてＶＤＤＩＮがロウレベル
（０Ｖ）になる。したがって入力回路１２と電源回路１
３ａに対して電源遮断が行われて回路動作が停止し、か
かる電源回路１３ａの動作停止により内部電源の電圧Ｖ
ＰＥＲＩ、ＶＰＰ、ＶＤＬはすべてロウレベル（＝０
Ｖ）となる。これによって、電源回路１３ａ、入力回路
１２、制御回路１５、メモリアレイ１６、読出回路１７
の消費電流が０となる。また、ＰＤ号によってタイマ１
４も停止し、リフレッシュ動作電流も０となる。さらに
出力制御回路１８ａでは、ＰＤ信号によって出力回路の
活性化信号ＤＯＥがロウレベルとなり、出力ＤＱはハイ
インピーダンスとなる。

【００２９】電源電圧ＶＤＤが印加された状態で、信号
ＣＳ２がハイレベルとなると待機状態２３となる。パワ
ーダウンＰＤ信号がロウレベルとなり、スイッチ手段２
０ａがオンして内部電源電圧ＶＤＤＩＮがハイレベルと
なり、電源回路１３ａが動作状態となり、所定の電圧Ｖ
ＰＥＲＩ、ＶＰＰ及びＶＤＬを発生する。なお、この待
機期間では、タイマ１４が動作して、一定の周期２５ご
とにＲＦ信号を出力し、リフレッシュ動作をしてメモリ
アレイ１６のデータを保持する。

【００３０】電源電圧ＶＤＤが印加された状態で、ＣＳ
２がハイレベルで、ＣＳ１Ｂがロウレベルとなると動作
時２４とされ、外部アドレス信号Ａｉにしたがってメモ
リアレイ１６を選択し、データをＭＯに読み出す。制御
信号ＤＯＥＰによって出力回路が活性化しＤＱが出力さ
れる。そして、電源オフ状態２１では、外部電源電圧Ｖ
ＤＤそのものが遮断されるから、すべての回路が回路動
作を停止する。

【００３１】図７には、前記図４の出力制御回路及び図
５の出力回路の動作の一例を説明するための動作波形図
が示されている。待機時には、ＤＯＥはロウレベルで、
出力ＤＱはハイインピーダンスにされる。動作時には、
ＤＯＥＰにしたがってＤＯＥがハイレベルになり、読出
しデータ信号ＭＯおよびＣＯにしたがつて、出力ＤＱが
出力される。そして、ＤＰＤ時には、ＰＤ信号がハイレ
ベルになり、内部電源が停止されてＤＯＥＰやＭＯが不
定となっても、ＤＯＥＰやＭＯに関係なくＤＯＥがロウ
レベルになる。したがって、出力ＤＱはハイインピーダ
ンスとされる。

【００３２】図８には、この発明に係るＤＲＡＭの他の
一実施例のブロック図が示されている。この実施例で
は、ＶＤＤを２．５Ｖ程度に低くして使用する場合に向
けられている。このため、この実施例では、前記図１の
実施例と異なる部分は、周辺回路に供給される動作電圧
ＶＰＥＲＩ＝ＶＤＤとするものである。このため、制御
回路１５や読出回路１７には、スイッチ手段２０ｂを追
加し、かかるスイッチ手段２０ｂにより外部から供給さ
れる電源電圧ＶＤＤが内部電圧ＶＰＥＲＩとして上記各
回路１５，１７に供給される。

【００３３】上記のような動作電圧の設定に対応し、電
源回路１３ｂは、内部降圧電圧ＶＤＬと昇圧電圧ＶＰＰ
のみ発生するものとされる。この実施例でも、リーク電
流低減のため、ＤＰＤ時にＶＰＥＲＩをロウレベルとす
るため、スイッチ手段２０ｂが必要となり、前記入力回
路１１で形成されたパワーダウン信号ＰＤによりスイッ
チ２０ａ及び２０ｂが前記同様に制御される。他の構成
は前記図１の実施例と同じて、動作も同じて同様の効果
を得ることができる。

【００３４】図９には、前記図８の電源回路の内部電圧
の一実施例の特性図が示されている。この実施例では、
ＶＰＥＲＩ＝ＶＤＤとなる。ＶＤＬやＶＰＰは前記図８
と同様である。つまり、外部端子から供給される電源電
圧ＶＤＤに対応して周辺回路用の動作電圧ＶＰＥＲＩは
同じくされ、内部降圧電圧ＶＤＬは１．８Ｖ、昇圧電圧
ＶＰＰは３．６Ｖに昇圧される。

【００３５】図１０には、前記図８の出力制御回路１８
ｂの一実施例の回路図が示されている。この実施例にお
いては、待機時および動作時は、ＶＰＥＲＩ＝ＶＤＤの
ため、レベル変換が不要となる。したがって、図４のレ
ベル変換機能が省略されて、論理回路５０は、Ｐチャン
ネル型ＭＯＳＦＥＴ５１とＮチャンネル型ＭＯＳＦＥＴ
５２により信号ＤＯＥＰを受けるバッファ回路を構成
し、信号ＰＤＢにより制御されるＮチャンネル型ＭＯＳ
ＦＥＴ５３とＰチャンネル型ＭＯＳＦＥＴ５４が前記図
４の回路と同様に設けられる。つまり、論理回路は、５
１，５２，５３，５４からなるＮＡＮＤゲート回路を構
成して信号ＤＯＥＰとＰＤが供給され、その出力信号が
ＭＯＳＦＥＴ５５、５６からなるインバータ回路を介し
て信号ＤＯＥとして出力される。入力信号ＭＯに対応し
た論理回路５０も同様である。

【００３６】図１１には、前記図１０の出力制御回路１
８ｂの動作の一例を説明するための動作波形図が示さて
いる。待機時２３は、制御回路１５で発生するＤＯＥＰ
信号がロウレベルで、ＤＯＥをロウレベルにし、チップ
の出力ＤＱをハイインピーダンスにしている。動作時２
４には、読出回路１７の出力ＭＯに従つてデータ信号Ｃ
Ｏを出力するとともに、ＤＯＥＰもハイレベルになって
ＤＯＥをハイレベルにする。これによって出力回路１９
を活性化する。

【００３７】ＤＰＤ時２２には、ＰＤ信号がハイレベル
になり、ＰＤＢ信号がロウレベルになる。このため、Ｄ
ＯＥは強制的にロウレベルに固定され、チップの出力Ｄ
Ｑがハイインピーダンスになる。ＤＰＤ時には、ＶＰＥ
ＲＩへの電圧供給がカットされるため、ＶＰＥＲＩで動
作するＭＯ、ＤＯＥＰが不定となるが、ＰＤＢがロウレ
ベルとなることで、出力ＣＯ、ＤＯＥはロウレベルに固
定される。また、Ｎチャンネル型ＭＯＳＦＥＴ５３がオ
フしているため貫通電流も流さない。

【００３８】前記図１の実施例では、スイッチ手段２０
ａは、入力回路１２および電源回路１３ａに電圧ＶＤＤ
ＩＮと電流を供給するため大きな電流が流れる。スイッ
チ手段２０ａの寄生抵抗による電圧降下を小さくするた
めには、スイッチ手段２０ａを構成するＭＯＳＦＥＴの
定数を非常に大きくする必要があるが、レイアウト面積
が大きくなるといった問題が生じたり、チップ内にＶＤ
ＤＩＮ配線が加わり、配線の寄生抵抗も小さくするた
め、例えば数十μｍ程度の太い配線が必要となり、レイ
アウト面積がさらに増加する場合のあることも考えられ
る。

【００３９】図１２には、この発明に係るＤＲＡＭの他
の一実施例のブロック図が示されている。この実施例で
は、前記図１の実施例における前記のような問題を考慮
して、入力回路１２ｃ及び電源回路１３ｃで、それぞれ
別個にＤＰＤ時の電流カットを行うような工夫を行って
いる。つまり、外部端子から供給される電源電圧ＶＤＤ
がそれぞれ入力回路１２ｃ及び電源回路１３ｃに定常的
に供給されるとともに、入力回路１２ｃ、電源回路１３
ｃに信号ＰＤを供給して個別にＤＰＤ時の電流カットを
行うようにするものである。その他は、前記図１と同様
で動作も同じである。

【００４０】この実施例では、内部電源ＶＤＤＩＮの配
線が不要となり、レイアウト面積が低減できる。後述す
るように、電源回路１３ｃでは、電圧と電流を供給する
出力用ＭＯＳＦＥＴのゲート電圧を制御することで、Ｄ
ＰＤ時に電流がカットされる。これにより、図１のスイ
ッチ手段２０ａのような電流供給能力の大きなＭＯＳＦ
ＥＴは不要となり、出力用ＭＯＳＦＥＴのゲート電圧を
制御する小さな回路だけで構成でき、レイアウト面積を
低減できる。

【００４１】図１３には、前記図１２の入力回路１２ｃ
の一実施例の回路図が示されている。入力回路１２ｃ
は、外部入力信号に対応した複数の論理回路６５で構成
される。外部入力信号ＣＳ１Ｂに対応した論理回路６５
が代表として例示的に示されているように、ＭＯＳＦＥ
Ｔ６６，６７，６８，６９からなるＮＯＲゲート回路
と、ＭＯＳＦＥＴ７０，７１からなるインバータ回路で
構成され、外部端子から供給された電源電圧ＶＤＤで動
作させられる。

【００４２】上記信号ＣＳ１Ｂを含む他の信号Ａ０〜Ａ
ｉに対応した各論理回路６５には、パワーダウン信号Ｐ
Ｄ信号が制御信号として共通に供給される。この実施例
では、外部入力信号（チップ選択信号ＣＳ１Ｂ，アドレ
ス信号Ａｉ）とその出力信号（Ｃ１Ｂ、ＡＢｉ）は同相
の場合で示してあるが、出力信号を受ける次段の回路に
よっては、論理回路６５にインバータ回路を追加して、
反転した信号としてもよい。

【００４３】図１４には、前記図１３の入力回路１２ｃ
の動作の一例を説明するための動作波形図が示されてい
る。待機時２３および動作時２４には、信号ＣＳ２のハ
イレベルに対応してパワーダウン信号ＰＤはロウレベル
となり、外部入力信号（チップ選択信号ＣＳ１Ｂ，アド
レス信号Ａｉ）にしたがってＣ１Ｂ、ＡＢｉが出力さ
れ、次段の内部回路が動作する。

【００４４】信号ＣＳ２のロウレベルに対応したＤＰＤ
時２２にはパワーダウン信号ＰＤがハイレベルになり、
各論理回路６５のＭＯＳＦＥＴ６６がオフするとともに
ＭＯＳＦＥＴ６９がオンする。これによって内部ノード
Ｎ２がロウレベルに固定され、出力（Ｃ１Ｂ，ＡＢｉ）
はハイレベルに固定される。外部入力信号が遷移して
も、出力（Ｃ１Ｂ，ＡＢｉ）は変化しないため、消費電
流が０になる。また、論理回路６５のＰチャンネル型Ｍ
ＯＳＦＥＴ６６がオフしているため、外部入力信号が中
間電位でも貫通電流を流さない。

【００４５】図１５には、前記図１２の入力回路１２ｃ
の他の一実施例の回路図が示されている。この実施例の
入力回路１２ｃは、アドレス信号Ａ０〜Ａｉを受ける各
論理回路６５に、パワーダウン信号ＰＤではなくチップ
選択信号ＣＳ１Ｂの出力Ｃ１Ｂを入力していることが前
記図１３の実施例と異なる。待機時にチップ選択信号Ｃ
Ｓ１Ｂがハイレベルとなり、出力Ｃ１Ｂもハイレベルと
なる。これによってアドレス信号Ａ０〜Ａｉを受ける各
論理回路６５は、前記図１３の実施例でのＤＰＤ時と同
様にハイレベルに固定され待機時の消費電流を低減でき
る。この構成は、パワーダウン信号ＰＤを形成する入力
回路１１の負荷が分散されて軽くすることができる。

【００４６】前記図１３、図１５の実施例において、ア
ドレス信号Ａｉを用いて入力回路１２ｃの説明を行うも
のであるが、メモリチップによってはその他の外部入力
信号（書込制御信号やデータ入力信号など）についても
同様に適用できる。ただし、ＤＰＤを制御するＣＳ２を
受ける入力回路１１は除く。

【００４７】前記図１、図８、図１２の各実施例におい
て、書き込みデータを入力する信号経路が省略されてい
るが、出力回路１９にデータ入力回路が含まれ、読出回
路１７に書込アンプが含まれるものであると理解された
い。端子ＤＱは、データの出力と入力の双方に用いられ
るものであるが、必要ならばデータ入力端子を別個に設
けるものであってもよい。

【００４８】図１６には、前記図１２の電源回路の一実
施例のブロック図が示されている。この実施例では、基
準電圧回路７３、降圧回路７４、７５、電圧センサ７６
とポンプ回路７７およびスイッチ手段７８で構成され、
ＰＤ信号およびインバータ回路７９で反転したＰＤＢ信
号で各回路７３ないし７７が制御される。

【００４９】基準電圧回路７３、降圧回路７４、７５、
電圧センサ７６では、各回路にてＶＤＤおよびＶＳＳと
の間にスイツチ手段（８０〜８７）がそれぞれに設けら
れる。上記スイッチ手段８０〜８７は、上記インバータ
回路７９で形成されたＰＤＢ信号でスイッチ制御され
る。ＤＰＤ時には各スイッチ手段８０〜８７がオフとな
り各回路７３〜７７への電圧と電流の供給をカットされ
る。これによって、各回路７３〜７７での消費電流は０
となる。また、出力電圧であるＶＰＥＲＩ、ＶＤＬは電
圧の供給が停止するため０Ｖまで放電される。ポンプ回
路７７では、ＰＤ信号によってポンプ動作が停止して消
費電流を０となる。ＤＰＤ時にはスイッチ手段７８がオ
フし、昇圧電圧ＶＰＰも電圧の供給が停止されて０Ｖま
で放電される。

【００５０】以上のように、電源回路を構成する全電源
回路での消費電流が０となる。また、これら電源回路の
動作停止により内部電圧ＶＰＥＲＩ、ＶＤＬ、ＶＰＰも
電圧の供給が停止されて０Ｖになるため、これらの内部
電圧ＶＰＥＲＩ、ＶＤＬ、ＶＰＰで動作する回路（図１
２の制御回路１５、メモリアレイ１６、読出回路１７）
でも消費電流が０となる。

【００５１】図１７には、前記図１６の基準電圧回路の
一実施例の回路図が示されている。基準電圧回路は、基
準電圧発生回路と基準電圧レベル変換回路とで構成され
る。基準電圧発生回路は、バイポーラ型トランジスタ９
７と９８のエミッタ電流密度の差に対応したベース，エ
ミッタ間の差電圧を取り出し、それを抵抗９４に流して
定電流を形成し、それを電流ミラー回路により抵抗１０
１に流して基準電圧ＶＲＥＦを形成する。抵抗１０１に
はトランジスタ１０２のベース，エミッタ間電圧ＶＢＥ
が与えられて温度補償が行われる。

【００５２】基準電圧レベル変換回路は、上記基準電圧
ＶＲＥＦと、直列抵抗１１０〜１１３に電流Ｉ０を流す
ことにより形成されたノードＮ１０の電圧を差動ＭＯＳ
ＦＥＴ１０５と１０６で比較し、両者が一致するような
制御電圧ＶＰＧを形成し、上記電流Ｉ０を形成するＭＯ
ＳＦＥＴ１０９を制御する。上記の差動回路の動作によ
って、基準電圧ＶＲＥＦとノードＮ１０の電位が一致
し、それを直列抵抗回路１１０〜１１３により分圧し、
レベル変換された基準電圧ＶＲ１、ＶＲ２及びＶＲＴＲ
が形成される。

【００５３】ＤＰＤ時の電流カットのために追加したＭ
ＯＳＦＥＴ９５，９６のＮチャンネル型ＭＯＳＦＥＴ
と、９９、１０８、１１４のＰチャンネル型ＭＯＳＦＥ
Ｔが追加される。１０７のＮチャンネル型ＭＯＳＦＥＴ
は差動アンプの動作電流を形成する素子であり、それを
ＰＤＢ信号により制御することにより、ＤＰＤ時の電流
カットに利用するものである。

【００５４】この実施例の基準電圧回路の待機時及び動
作時の説明は次の通りである。ＶＲＥＦは温度、ＶＤＤ
に依存しない一定電圧となる。基準電圧レベル変換回路
では、ＶＲＥＦと内部ノードＮ１０が同電圧となるよう
にＶＰＧを制御する。Ｐチャンネル型ＭＯＳＦＥＴ１０
９に電流Ｉ０が流れる。この電流Ｉ０と抵抗１１０，１
１１，１１２，１１３によって内部ノードＮ１０の電圧
が決まる。この電流Ｉ０は温度、ＶＤＤに依存しない一
定電流となる。各出力電圧ＶＲ１，ＶＲ２，ＶＲＴＲは
電流Ｉ０と抵抗１１０，１１１，１１２，１１３で決ま
り、温度、ＶＤＤに依存しない一定電圧となる。

【００５５】ＤＰＤ時にはＰＤＢがロウレベルとなりＭ
ＯＳＦＥＴ９５、９６、１０７がオフしてＶＳＳ側との
電流経路をカットする。一方、Ｐチャンネル型ＭＯＳＦ
ＥＴ９９がオンしてノードＮ３を電源電圧ＶＤＤに引き
上げる。これによって、Ｎ３をゲート入力しているＰチ
ャンネル型ＭＯＳＦＥＴ９０，９１，１００がオフし
て、電源電圧ＶＤＤからの電流をカットする。また、同
様にＰチャンネル型ＭＯＳＦＥＴ１０８，１１４がオン
してノードＮ８およびＶＰＧをＶＤＤに引き上げる。こ
れによってＰチャンネル型ＭＯＳＦＥＴ１０３，１０
４，１０９がオフして、電源電圧ＶＤＤからの電流をカ
ットする。このように、ＶＤＤおよびＶＳＳからの電流
をカットされるため消費電流は０となる。

【００５６】各出力電圧ＶＲ１，ＶＲ２，ＶＲＴＲは抵
抗１１０，１１１，１１２，１１３で０Ｖに放電され
る。ＰＤＢ信号によりスイッチ制御されるＭＯＳＦＥＴ
９５、９６は動作の高速化と安定化のために加えている
もので、省略することも可能である。

【００５７】図１８には、前記図１６の降圧回路の一実
施例の回路図が示されている。この実施例は、基準電圧
ＶＲ１の２倍の電圧ＶＰＥＲＩを発生する回路である。
この回路は、ＭＯＳＦＥＴ１１７と１１８を含む差動ア
ンプ部と、ＭＯＳＦＥＴ１２２を含む出力部で構成され
る。つまり、出力ＭＯＳＦＥＴ１２２のドレインと、回
路の接地電位との間にダイオード形態のＰチャンネル型
ＭＯＳＦＥＴ１２３と１２４を設けられ、上記出力ＭＯ
ＳＦＥＴ１２２から電流が供給される。上記両ＭＯＳＦ
ＥＴ１２３と１２４の接続点であるノードＮ１３の電圧
と基準電圧ＶＲ１とを一致させるように差動アンプが動
作し、２つのダイオード形態のＭＯＳＦＥＴ１２３と１
２４の直列回路で形成される電圧を、基準電圧ＶＲ１の
２倍の電圧ＶＰＥＲＩに設定する。

【００５８】この実施例では、電流カット用にＰチャン
ネル型ＭＯＳＦＥＴ１２０、１２１を追加される。ＭＯ
ＳＦＥＴ１１９は差動アンプの動作電流を形成するもの
であり、これにＰＤＢ信号を供給してＤＰＤ時の動作電
流をカットするために利用するものである。

【００５９】待機時および動作時においては、前記のよ
うにＭＯＳＦＥＴ１２３と１２４からＶＰＥＲＩの１／
２の電圧をノードＮ１３に形成する。差動アンプ部では
ＶＲ１とノードＮ１３の電圧を比較し、ＶＲ１＞Ｎ１３
の時はノードＮ１１の電位が下がり、Ｐチャンネル型Ｍ
ＯＳＦＥＴ１２２によりＭＯＳＦＥＴ１２３、１２４へ
の電流供給を増やす。逆にＶＲｌ＜Ｎ１３の時はノード
Ｎ１１の電位が上がりＰチャンネル型ＭＯＳＦＥＴ１２
２によりＭＯＳＦＥＴ１２３、１２４への電流供給を減
少させる。ＶＲ１＝Ｎ１３となるように制御し、ＶＰＥ
ＲＩを一定電圧に保つようにするものである。

【００６０】ＤＰＤ時には、ＰＤＢ信号がロウレベルに
なり、ＭＯＳＦＥＴ１１９がオフし、ＶＳＳ側との電流
がカットされる。一方、Ｐチャンネル型ＭＯＳＦＥＴ１
２０、１２１がオンしてノードＮ１１，Ｎ１２をＶＤＤ
まで引き上げる。これによってＰチャンネル型ＭＯＳＦ
ＥＴ１１５、１１６、１２２がオフとなり、ＶＤＤから
の電流もカットされる。上記により、ＤＰＤ時の消費電
流を０にできる。

【００６１】降圧電圧ＶＰＥＲＩに電流を供給するＰチ
ャンネル型ＭＯＳＦＥＴ１２２には、大きな駆動能力が
必要であり、レイアウト面積も大きい。前記図１の実施
例のようにスイッチ手段２０ａをＰチャンネル型ＭＯＳ
ＦＥＴで構成して、このＰチャンネル型ＭＯＳＦＥＴ１
２２とＶＤＤの間に挿入する場合、各Ｐチャンネル型Ｍ
ＯＳＦＥＴは、図１８の場合の２倍の大きさが必要とな
り、レイアウト面積は４倍と大きくなる。一方、図１８
の構成の場合は、ＭＯＳＦＥＴ１２２のゲートに入力す
るノードＮ１１をＶＤＤに引き上げるＰチャンネル型Ｍ
ＯＳＦＥＴ１２１は駆動能力が小さくてもよいためレイ
アウト面積を小さくできる。

【００６２】図１９には、前記図１６の降圧回路の一実
施例の回路図が示されている。この実施例は、基準電圧
ＶＲ２の２倍の電圧ＶＤＬを発生する降圧回路である。
前記図１８の実施例に対して、差動アンプ部を２段構成
として、差動アンプの出力ノードＮ１７の振幅を大きく
している点が異なる。その他は図１８と同様である。差
動アンプの出力ノードＮ１７の振幅を大きくすることに
よって、出力用Ｐチャンネル型ＭＯＳＦＥＴ１４１のト
ランジスタサイズを小さくすることができる。つまり、
ゲート，ソース間電圧Ｖgsを大きくできるために、トラ
ンジスタサイズを小さくしても大きな電流を流すことが
できる。ＤＰＤ時のために電流カット用にＰチャンネル
型ＭＯＳＦＥＴ１３８，１３９，１４０が追加される。
以下は図１８の実施例と同様である。

【００６３】図２０には、前記図１６の電圧センサの一
実施例の回路図が示されている。この実施例の電圧セン
サは、ＶＰＰの電圧が一定電圧より低くなると、これを
感知してＶＰＳをハイレベルにし、ポンプ回路を活性化
してＶＰＰの電圧を高くするためのものであり、参照電
圧部、差動アンプ部、出力部で構成される。ダイオード
形態のＰチャンネル型ＭＯＳＦＥＴ１４５、１４６及び
１４７はＶＰＰを分圧するものであり、出力ノードＮ２
０から（ＶＰＰ−ＶＤＬ）／２の分圧電圧を形成する。
この電圧Ｎ２０と基準電圧ＶＲ２とを差動ＭＯＳＦＥＴ
１５１と１５２で比較し、その結果に従ってインバータ
回路１５５から検出信号ＶＰＳを出力する。この実施例
では、差動アンプ部が１段構成で説明したが、図１９で
使用した２段構成の差動アンプでもよい。

【００６４】ＤＰＤ時の電流カット用にＰチャンネル型
ＭＯＳＦＥＴ１４８，１５４が追加される。Ｎチャンネ
ル型ＭＯＳＦＥＴ１５３は、前記同様に差動アンプの構
成素子であるが、このＭＯＳＦＥＴ１５３のゲートにＰ
ＤＢ信号を供給し、ＤＰＤ時の差動アンプの電流カット
に利用するものである。

【００６５】図２１には、前記図２０の電圧センサの動
作の一例を説明するための動作波形図が示されている。
昇圧電圧ＶＰＰが供給される回路（図１２のメモリアレ
イ１６のワードドライバＷＤ）が動作するとＶＰＰが低
くなる。これによってＮ２０の電圧が下がりＮ２０＜Ｖ
Ｒ２（＝０．９Ｖ）となると、Ｎ２１がロウレベルとな
り、出力ＶＰＳがハイレベルとなる。このとき、ＶＰＰ
のポンプ回路が動作してＶＰＰが上昇する。ワード線が
非選択のときにポンプ回路が動作すること等によりＶＰ
Ｐが上昇してＮ２０の電圧が上がりＮ２０＞ＶＲ２（＝
０．９Ｖ）となると、Ｎ２１がハイレベルとなり、出力
ＶＰＳがロウレベルとなる。これによって、ＶＰＰのポ
ンプ回路の動作が停止する。このような電圧センサの出
力ＶＰＳによりポンプ回路の動作が制御されてほぼ一定
と見做させれるような昇圧電圧ＶＰＰを得ることができ
る。

【００６６】ＤＰＤ時においては、ＰＤＢ信号がロウレ
ベルになり、ＭＯＳＦＥＴ１５３がオフしてＶＳＳへの
電流をカットする。一方、Ｐチャンネル型ＭＯＳＦＥＴ
１４８、１５４がオンしてノードＮ２１、Ｎ２２をＶＤ
Ｄに引き上げる。このため、Ｐチャンネル型ＭＯＳＦＥ
Ｔ１４９，１５０がオフして、ＶＤＤからの電流をカッ
トする。またノードＮ２１がＶＤＤに固定されるため、
インバータ回路１５５は出力ＶＰＳをロウレベルに固定
し電流も流さない。

【００６７】図２２には、前記図１６のＶＰＰポンプ回
路７７の一実施例の回路図が示されている。ポンプ回路
７７は、発振回路１６０と昇圧容量１６１、１６２、１
６３および電荷の転送用Ｎチャンネル型ＭＯＳＦＥＴ１
６７，さらにプリチャージ用Ｎチャンネル型ＭＯＳＦＥ
Ｔ１６４，１６５，１６６で構成される。ポンプ回路の
出力電圧ＶＰＰＨは、特に制限されないが、スイッチ手
段７８を介して内部電圧ＶＰＰに供給される。上記スイ
ッチ手段７８は、Ｐチャンネル型ＭＯＳＦＥＴ１６８で
構成されてＰＤ信号で制御される。

【００６８】昇圧電圧ＶＰＰは、前記図１２の実施例の
メモリアレイ１６のワードドライバＷＤに供給される。
ワードドライバＷＤの出力はＰチャンネル型ＭＯＳＦＥ
Ｔ１７０とＮチャンネル型ＭＯＳＦＥＴ１７１で構成さ
れ、出力信号がワード線ＷＬの選択レベルとされる。待
機状態ではメインワード線ＭＷＬがＶＰＰとなり、Ｐチ
ャンネル型ＭＯＳＦＥＴ１７０がオフしているが微少な
オフ電流が流れる。ワード線ＷＬの本数は、記憶容量が
３２ＭビットのようなＤＲＡＭで、約１６０００本と多
いため、微少なオフ電流でもチップ全体では無視できな
い電流（数十μＡ）となる。このため、ＤＰＤ時には、
ＶＰＰへの電流供給をカットすることに意味がある。前
記のようにスイッチ手段７８をＰチャンネル型ＭＯＳＦ
ＥＴ１６８で構成し、これをＶＤＤ振幅のＰＤ信号で制
御することで、ＶＰＰへの電流供給を完全にカットでき
る。

【００６９】図２３には、前記図２２の発振回路１６０
の一実施例の回路図が示されている。この発振回路１６
０は、ＮＡＮＤゲート回路１７２とインバータ回路１７
３〜１７６からなるリングオシレータで構成される。上
記ＮＡＮＤゲート回路１７２とインバータ回路１７３〜
１７６を一定電圧の降圧電圧ＶＤＬで動作させることで
発振周期を一定化させる。つまり、電源電圧ＶＤＤで動
作させると、スペック内で電圧が変わり、発振周期が短
くなり過ぎると、ポンプ回路の変換効率が低下するし、
発振周期が長過ぎると電流の供給能力が低下するという
問題が生じる。この実施例では、一定電圧ＶＤＬにより
動作させることにより、所望の発振周期のパルスを安定
的に得ることができる。

【００７０】特に制限されないが、上記リングオシレー
タは電圧センサの出力信号ＶＰＳで制御され、ＶＰＳが
ハイレベルのとき発振、ＶＰＳがロウレベルのとき停止
する。このような発振回路の制御によって、前記のよう
なポンプ回路の動作の制御が行われる。１７７はレベル
変換回路で、インバータ回路１８６により相補的なパル
スＮ３１とＮ３２を形成し、Ｎチャンネル型ＭＯＳＦＥ
Ｔ１８２と１８５とＰチャンネル型ＭＯＳＦＥＴ１８１
と１８４からなるＣＭＯＳインバータ回路の入力に供給
し、上記Ｐチャンネル型ＭＯＳＦＥＴ１８１と１８４の
ドレインと電源電圧ＶＤＤとの間に、互いに他方のイン
バータ回路の出力を受けてラッチ動作を行うようなＰチ
ャンネル型ＭＯＳＦＥＴ１８０と１８３を設けて、リン
グオシレータの出力ノードＮ３０をＶＤＬレベルからＶ
ＤＤレベルに電圧を変換する。

【００７１】ＰＤＢ信号により制御されるＮチャンネル
型ＭＯＳＦＥＴ１８９とＰチャンネル型ＭＯＳＦＥＴ１
７９を追加し、ＤＰＤ時には、上記ＭＯＳＦＥＴ１８９
をオフに、１７９をオンにして出力信号ＯＳＣをロウレ
ベルに、ＯＳＣＢをハイレベルに固定する。

【００７２】図２４には、前記図２２のポンプ回路の動
作の一例を説明するための動作波形図が示されている。
待機時および動作時には、ＶＰＳがハイレベルになると
ＯＳＣによって内部ノードＮ２４が２ＶＤＤまで昇圧さ
れ、ＭＯＳＦＥＴ１６７と１６８を介してＶＰＰに電荷
が転送される。

【００７３】ＤＰＤ時には、Ｎ２４，Ｎ２５ともにＶＤ
Ｄに固定される。ポンプ回路の出力ＶＰＰＨはＮチャン
ネル型ＭＯＳＦＥＴ１６８によってＶＤＤ−Ｖｔｈまで
しか下がらない。しかし、スイッチ手段７８のＰチャン
ネル型ＭＯＳＦＥＴ１６８のゲートＰＤはＶＤＤである
ため、ソースよりゲート電圧が高〈なり、Ｐチャンネル
型ＭＯＳＦＥＴ１６８は完全にオフして、ＶＰＰは０Ｖ
まで放電される。このため、ワードドライバＷＤでのオ
フ電流は０にできる。

【００７４】通常ＤＲＡＭでは、メモリアレイの基板電
位をＶＳＳより低い負の電圧ＶＢＢとして、メモリセル
の情報保持特性を向上させている。前記図１、図８、図
１２の各実施例においては、この基板電圧ＶＢＢが省略
されているが、電源回路１３ａ，１３ｂ，１３ｃにＶＢ
Ｂ発生回路が含まれ、メモリアレイ１６にＶＢＢ電圧を
供給されるものであると理解されたい。

【００７５】上記ＶＢＢ発生回路は、前記図１６のＶＰ
Ｐ発生回路と同様の構成で、電圧センサとポンプ回路と
で構成される。電圧センサではＶＤＤおよびＶＳＳとの
間にスイッチ手段が設けられ、ＰＤＢ信号でスイッチ制
御されて、ＤＰＤ時には電圧と電流の供給がカットされ
る。また、ポンプ回路はＰＤＢ信号で動作が制御され、
ＤＰＤ時にはポンプ動作が停止して、ＶＢＢへの電流と
電圧の供給が停止される。このように、ＶＢＢ発生回路
においても、ＤＰＤ時の消費電流が０になる。

【００７６】図２５には、本発明が適用されたＤＲＡＭ
チップの消費電流の内訳の一例の説明図が示されてい
る。特に制限されないが、メモリ容量は約３２Ｍビット
であり、インターフェイスはスタティック型ＲＡＭと互
換性を持ち、かつリフレッシュ動作は前記のようにリー
ド／ライト動作とリフレッシュ動作とを１サイクル中に
それぞれの時間を割り振って実施するようにしたり、あ
るいはリード／ライト動作とリフレッシュ動作とが競合
したときにのみ上記２つの動作を実施するという、いわ
ゆるタイムマルチプレクス方式とされる。

【００７７】この実施例のＤＲＡＭでは、待機時には約
１７０μＡの消費電流がある。その内訳は、リフレッシ
ュ動作電流として約９０μＡ、ＭＯＳＦＥＴのオフ電流
（サブスレッショルドリーク電流）が約６０μＡ、電源
回路での直流電流として約２０μＡである。待機時、つ
まりデータの保持動作のみを行っているときにこれらの
消費電流を持つＤＲＡＭに対して、本発明のようなＤＰ
Ｄ機能あるいはＤＰＤモードを設けることにより、リフ
レッシュ動作の停止と電源回路の停止、および内部電圧
を０Ｖとすることで、内部電圧で動作する回路のオフ電
流を０にできる。前記のようなＤＰＤ時には、かかるＤ
ＰＤモードからの回復を指示するためのＣＳ２を受ける
入力回路１１、及びシステム上での他の回路と共存させ
る必要から出力制御回路１８ａ、出力回路１９には電源
電圧ＶＤＤが定常的に供給され結果、かかる電源ＶＤＤ
と各回路間に設けた各種スイッチ手段では、ＭＯＳＦＥ
Ｔでのオフ電流に対応した約５μＡが上記ＤＰＤ時の消
費電流となる。

【００７８】図２６には、この発明に係るメモリチップ
を含むシステムの一実施例のブロック図が示されてい
る。この実施例では、本発明に係るメモリチップ１０ａ
と他のチップ（ここではＲＯＭ）１９０とが同一基板に
実装される。かかる実装基板上には、ＶＤＤ，ＶＳＳの
ような電源供給線、アドレスバスＡｉ，データバスＤＱ
が設けられ、上記のような２個のチップ１０ａと１９０
が共通に接続される。

【００７９】上記実装基板上には、ＣＳ２，ＣＳ１Ｂの
ように本発明に係るメモリチップ１０ａに向けた制御信
号線、ＣＥＢのようにＲＯＭ１９０に向けた制御信号線
が設けられる。これらの専用の制御信号線は、それぞれ
のメモリチップ１０ａ及びＲＯＭ１９０に対応して接続
される。

【００８０】このようにシステム上においては複数のメ
モリチップ等が搭載されているので、例えはメモリチッ
プ１０ａに対して電源電圧ＶＤＤの供給を遮断してしま
うと、データバスＤＱに出力される出力回路の出力ＭＯ
ＳＦＥＴのゲート電圧が不定レベルとなり、ＲＯＭ１９
０等からの読み出し信号によって、データバスに出力さ
れるハイレベルにより形成される電流が上記メモリチッ
プ１０ａのオフ状態の出力ＭＯＳＦＥＴに流れ込んでし
まう等の問題が生じる。このため、メモリチップ１０ａ
は、何も動作しない状態であっても、データバスやアド
レスバスあるいは制御バス等に接続される回路について
は、電流が流れ込まないような対策を必要とするもので
ある。

【００８１】この実施例では、メモリチップ１０ａが何
も動作を行わない一定期間においては、前記バスに接続
されるＣＰＵ等のホストシステムからの指示によってＤ
ＰＤモードが指示される。これにより、ＤＲＡＭ等のメ
モリチップ１０ａにおいて、同じシステム上に搭載され
る他のＲＯＭ１９０等の動作を損なうことなく、前記の
ように約５μＡ程度の電流しか流さない、いわば超低消
費電流モードを実現することができる。

【００８２】図２７には、前記図２６の実施例の動作の
一例を説明するための動作波形図が示されている。ＣＰ
Ｕ等のホスト側からＣＳ２をハイレベルにすることで、
メモリチップ１０ａがＤＰＤモードから待機状態にな
る。このときＣＳ１Ｂによってチップが動作状態になる
と、アドレスＡｉにしたがって読出を行い、ＤＱにデー
タが出力される。次に、ＣＳ１Ｂがハイレベルに維持さ
れ、ＣＳ２がロウレベルになるとメモリチップ１０ａは
ＤＰＤ状態になり、消費電流を低減するとともに出力Ｄ
Ｑがハイインピーダンスになる。

【００８３】上記メモリチップ１０ａがＤＰＤ状態で
も、システム上においては電源電圧ＶＤＤは印加されて
いるので、ＲＯＭは動作可能である。つまり、ＣＥＢが
ロウレベルにされてＲＯＭが動作し、アドレスＡｉにし
たがってＲＯＭの読出しが行われ、ＤＱにデータが出力
される。このとき、ＤＰＤ状態のメモリチップ１０ａに
も、上記ＲＯＭの読み出しのためのアドレスＡｉが入力
するが、入力回路１２が動作を停止しているため消費電
流が増えることはない。

【００８４】前記実施例では、ＲＯＭとメモリチップ１
０ａとを実装する場合を示したが、これに限定されな
い。たとえば、メモリチップ１０ａは複数個が上記アド
レスバスＡｉ、データバスＤＱ及び電源供給線ＶＤＤ，
ＶＳＳに接続され、制御信号ＣＳ２，ＣＳ１Ｂを、それ
ぞれのメモリチップ１０ａにおいてチップ毎に設けるよ
うにすることにより、複数個のうちの任意のメモリチッ
プ１０ａを選択的にＤＰＤ状態にすることができる。こ
れにより、システムのメモリ領域の一部を待機状態のま
まとした情報を保持し、その他のメモリ領域はＤＰＤ状
態として、低消費電流化を図るような構成も可能とな
る，

【００８５】図２８には、この発明に係る半導体集積回
路装置の一実施例の構成図が示されている。この実施例
は、積層パッケージにて半導体集積回路装置が構成され
る場合に向けられている。例えば、パッケージ基板上１
９４に、ＲＯＭ１９０とメモリチップ１０ａとを重ねて
実装する。この場合、例えばメモリチップ１０ａが小さ
い場合には、チップサイズの小さい方が上にして積層構
造とされる。そして、パッケージの基板１９４から、各
チップにボンディングワイヤ１９２にて接続する。この
ボンディングワイヤ１９２が、前記図２６のアドレスバ
スＡｉ、データバスＤＱあるいは電源線ＶＤＤ，ＶＳＳ
及び制御信号線とされる。

【００８６】前記のようにバッテリー駆動により動作す
る携帯機器等に用いられるＤＲＡＭでは、幅広い温度領
域での待機時電流低減が要求される。このため、かかる
携帯機器にむけられるＤＲＡＭにおいては、幅広い温度
領域の中でのワーストケースに適合するような高温度で
もデータ保持が可能なようにリフレッシュ周期が設定さ
れる。しかしながら、携帯機器等においては、より低い
温度領域、特に日常的に使用される常温近傍での使用が
多いことに着目し、本願発明者にあっては、温度変化に
対応してリフレッシュ周期を制御することによりリフレ
ッシュ電流を低減させる発明に到達した。

【００８７】図２９には、この発明に係るＤＲＡＭに搭
載されるリフレッシュタイマの一実施例のブロック図が
示されている。同図において、２００は、メモリセルの
情報保持時間に対応した温度依存を持つ電流Ｉ１を生成
する電流源である。この電流源２００は、特に制限され
ないが、前記図１７の基準電圧回路で形成された電圧Ｖ
ＰＧ、ＶＢＥ及びＶＲＴＲを用いて温度依存性を持つ電
流Ｉ１を形成し、それを電流ミラー回路に供給してバイ
アス電圧ＮＢＩＡＳ１の形態として出力する。

【００８８】前記電流源２００で形成された外部電圧Ｖ
ＤＤを基準として生成された電流Ｉ１は、上記バイアス
電圧ＮＢＩＡＳ１の形態でレベル変換用電流源２０１に
伝えられ、ここで内部安定化電圧ＶＤＬを基準とする電
流Ｉ１に変換され、変換された電流Ｉ１を同様に電流ミ
ラー回路で形成されたバイアス電圧ＰＢＩＡＳ，ＮＢＩ
ＡＳの形態で出力する。２０２は、上記レベル変換用電
流源２０１により形成されたバイアス電圧ＰＢＩＡＳ，
ＮＢＩＡＳを受け、上記電流Ｉ１を動作電流とするリン
グオシレータである。そして、２０３は上記リングオシ
レータ２０２の出力ＴＯＵＴに応したリフレッシュ要求
信号ＲＦを生成する制御回路である。

【００８９】図３０には、前記図２９の電流源２００と
レベル変換用電流源２０１の一実施例の回路図が示され
ている。Ｐチャンネル型ＭＯＳＦＥＴ２０４のゲートに
前記基準電圧回路で形成された定電圧ＶＰＧを入力する
事で、前記図１７の基準電圧レベル変換回路の定電流源
（ＭＯＳＦＥＴ１０９）とカレントミラーを構成し、電
源電圧・温度依存性を殆ど持たない定電流Ｉ０と同等の
定電流Ｉ１’を得る。この定電流Ｉ１’の電流値は、前
記ＭＯＳＦＥＴ２０４と、前記図１７のＭＯＳＦＥＴ１
０９の定数比により決まり、この値が後に述べるリング
オシレータの最高動作周波数を決定する。この最高動作
周波数は、メモリセルの許容最高温度での情報保持時間
に対応した周期を持つようにされる。

【００９０】前記図１７で生成される比較用電圧ＶＲＴ
Ｒとバイポーラトランジスタ１０２のベース，エミッタ
間電圧ＶＢＥを入力とする差動アンプにより温度依存性
を持つ電流Ｉ１を得る。ここでＭＯＳＦＥＴ２０７、２
０８はカレントミラーを構成しない純粋な負荷ＭＯＳＦ
ＥＴ（抵抗手段）として機能する。前記電圧ＶＲＴＲは
電源電圧・温度に対する依存性がほぼ０であるが、電圧
ＶＢＥは温度に対して負の依存性を示すため、電流Ｉ１
は温度低下と共に減少する特性を示す。この特性は比較
用電圧ＶＲＴＲのレベルを変える事で調整することが出
来る。このようにして生成された電流Ｉ１は、電流源２
０１により内部安定化電源ＶＤＬを基準にするよう変換
される。

【００９１】上記レベル変換用の電流源２０１は、上記
電流Ｉ１が流れるダイオード接続のＭＯＳＦＥＴ２０８
によってバイアス電圧ＮＢＩＡＳ１の形態に変換され、
カレントミラー形態のＮチャンネル型ＭＯＳＦＥＴ２１
１、Ｐチャンネル型ＭＯＳＦＥＴ２０９、２１０及びＮ
チャンネル型ＭＯＳＦＥＴ２１２に上記同じ電流Ｉ１が
流れるようにされる。この電流Ｉ１によって、カレント
ミラー形態のＰチャンネル型ＭＯＳＦＥＴ２０９及びＮ
チャンネル型ＭＯＳＦＥＴ２１２によりバイアス電圧Ｐ
ＢＩＡＳ、ＮＢＩＡＳの形態で出力される。このような
レベル変換動作は、後に述べる電流Ｉ１を動作電流とす
るリングオシレータが安定動作のためＶＤＬで動作して
いることに対応させるものである。

【００９２】図３１には、前記図２９のリングオシレー
タ２０２の一実施例の回路図が示されている。２３１〜
２３５は、リングオシレータを構成するインバータ回路
である。Ｐチャンネル型ＭＯＳＦＥＴ２１３〜２１６
は、前記図３０で生成したバイアス電圧ＰＢＩＡＳを受
けて前記インバータ回路２３１〜２３５の充電電流を決
める電流源として動作する。Ｎチャンネル型ＭＯＳＦＥ
Ｔ２１７〜２２０は、前記図３０で生成したバイアス電
圧ＮＢＩＡＳを受けて前記インバータ回路２３１〜２３
５の放電側電流を決める電流源として動作する。

【００９３】２２１−２３０は、リングオシレータの周
期（周波数）を調整する負荷容量である。２４０はパワ
ーダウン信号ＰＤ若しくは後述するようなテスト信号Ｔ
ＳＴＯＰによりオシレータを停止させるための信号ＯＳ
ＣＳＴＯＰを生成するＮＯＲゲート回路である。２３６
−２３９は、上記信号ＯＳＣＳＴＯＰによりオシレータ
を停止させるためのＮＡＮＤゲートを構成するＭＯＳＦ
ＥＴである。

【００９４】上記Ｐチャンネル型ＭＯＳＦＥＴ２１３−
２１６及びＮチャンネル型ＭＯＳＦＥＴ２１７−２２０
により、本リングオシレータ２０２の動作周期は、前記
図３０の電流源２００で生成される電流Ｉ１により制御
される。よって、電流Ｉ１の温度特性により、その動作
周期は温度低下と共に延びて行く、つまりは周期が長く
なるという温度依存性を持つものとなる。

【００９５】図３２には、この発明に係るリフレッシュ
タイマの温度依存性を説明するための特性図が示されて
いる。前記図２９の制御回路２０３により、リングオシ
レータ２０２の動作周期毎、若しくは何倍かした周期で
リフレッシュ動作を行うように構成すると、リフレッシ
ュ周期ｔは図のように温度低下と共に延びていく。この
結果、リフレッシュ電流Ｉｒｅｆは温度低下と共に１／
Δｔの割合で減少する。

【００９６】Δｔは使用温度範囲に応じて調整される。
例えば、極低温領域での使用を考慮する必要がない場合
はＩｒｅｆの低減効果を優先しΔｔを大きく設定する。
極低温領域での使用を考えた場合、リングオシレータ２
０２の動作周期ｔがデータリテンション特性（情報保持
時間）を超える可能性があるため、メモリセルのデータ
保持動作を確保するためにマージンを持つた範囲でΔｔ
を設定する。

【００９７】図３３には、この発明に係るＤＲＡＭに搭
載されるリフレッシュタイマの他の一実施例のブロック
図が示されている。この実施例では、前記のような極低
温側でのマージン考慮を不要とするような工夫が行われ
ている。この実施例では、前記図２９の実施例に対し
て、電流Ｉ２を生成する電流源２４２が追加され、レベ
ル変換用の電流源２０１に代えて、前記電流源２００で
形成された電流Ｉ１と上記電流Ｉ２を加算させた電流Ｉ
３（＝Ｉ１＋Ｉ２）を形成する電流源２４３が設けられ
る。この電流源２４３は、前記図２９の電流源２０１と
同様にＶＤＤ基準の電流をＶＤＬ基準に変換するレベル
変換機能も併せ持つようにされる。上記電流源２４２
は、電流源２００の電流Ｉ１に対し温度依存性が小さい
電流Ｉ２を生成するものである。他の構成は、前記図２
９と同様である。

【００９８】図３４には、前記図３３の電流源２００、
２４２及び２４３の一実施例の回路図が示されている。
前記図３０と同様な温度依存を持つ電流源２００に加
え、定電圧ＶＰＧを受けるＰチャンネル型ＭＯＳＦＥＴ
２５１と、ダイオード形態のＮチャンネル型ＭＯＳＦＥ
Ｔ２５２により電流源２４２を構成し、電源電圧・温度
依存を持たない電流Ｉ２を生成する。上記電流源２００
と２４２で形成された電流Ｉ１、Ｉ２の電流値はＭＯＳ
ＦＥＴ２４６、２５１と前記図１７のＭＯＳＦＥＴ１０
９の定数比により決まる。

【００９９】電流源２４３を構成する並列形態のＮチャ
ンネル型ＭＯＳＦＥＴ２５５、２５６のゲートに、電流
源２００で形成された電流Ｉ１に対応したバイアス電圧
ＮＢＩＡＳ１と、電流源２４２で形成された電流Ｉ２に
対応したバイアス電圧ＮＢＩＡＳ２を供給して、その共
通接続されたドレインから電流Ｉ１とＩ２を加算した電
流Ｉ３を生成する。電流源２４３を構成する前記同様な
カレントミラー回路により、リングオシレータ２０２に
供給される上記電流Ｉ３に対応したバイアス電圧ＰＢＩ
ＡＳ，ＮＢＩＡＳを形成する。

【０１００】図３５には、前記図３４の電流源の温度依
存性を説明するための特性図が示されている。電流Ｉ１
は前記したように温度依存を持つため、同図の温度Ｔ
１、Ｔ２領域では温度低下と共に減少する。電流Ｉ２は
殆ど温度依存性を持たないため、全温度領域Ｔ１，Ｔ
２，Ｔ３においてほぼ一定の値を示す。

【０１０１】高温度領域Ｔ１でＩ１＞＞ｌ２となるよう
に設定しておけば、リングオシレータ２０２の周期を決
める電流Ｉ３は温度依存性を持つ電流Ｉ１が支配的とな
り、高温度Ｔ１、及び中温度領域Ｔ２では温度低下と共
に減少する。そして、温度低下により電流Ｉ１の電流値
が低下し、電流Ｉ２が支配的となる低温度領域Ｔ３まで
下がると電流Ｉ３は上記電流Ｉ２に対応して一定電流で
安定する特性を示すものとなる。

【０１０２】図３６には、前記図３３のリフレッシュタ
イマの温度依存性を説明するための特性図が示されてい
る。前記図３５の特性図からも明らかなように、リフレ
ッシュ周期ｔは高温度及び中温度領域Ｔ１，Ｔ２では温
度低下と共に延びて行くが、低温度領域Ｔ３では飽和す
る。上記特性により必要以上にリフレッシュ周期が延び
てしまいデータ破壊を招く恐れはなくなる。低温度領域
Ｔ３でのリフレッシュ電流Ｉｒｅｆ低減の効果がなくな
るが、この領域の消費電流は、リフレッシュ電流が小さ
くなって相対的に直流成分が占める割合が大きくなるた
め、リフレッシュ動作電流が多少変化しても待機時電流
の低減効果はさほど大きくない。

【０１０３】図３７には、前記図３３の電流源２００、
２４２及び２４３の他の一実施例の回路図が示されてい
る。この実施例では、電流源２００の差動アンプにフィ
ードバック用のＭＯＳＦＥＴ２６２が追加される。ＭＯ
ＳＦＥＴ２６２は、比較用電圧ＶＲＴＲ側の電流変化量
をＶＢＥ側に帰還させる事により、電流Ｉ１の温度に対
する変化量をより大きくする働きを持つ。ＭＯＳＦＥＴ
２６２によりフィードバック効果により、前記図３５の
特性図において、中温度領域Ｔ２における電流変化量が
大きくなる。

【０１０４】すなわち、このＭＯＳＦＥＴ２６２の定数
を調整することにより、温度によるタイマ周期の変化量
を調整することができる。これによって、中温度領域Ｔ
２でのデータリテンション特性にあわせてタイマ周期の
温度依存性を調整することができる。したがって、デー
タ破壊を招くことなく、各温度におけるリフレッシュ周
期を最適にまで伸ばせるため、リフレッシュ電流の低減
効果が大きくなる。

【０１０５】図３８には、前記図３３の電流源２００、
２４２及び２４３の更に他の一実施例の回路図が示され
ている。この実施例では、電流源２００の差動アンプの
負荷をカレントミラー型にしたものである。前記した図
３４や図３７の実施例では、前記図３５の特性図におい
て中温度領域Ｔ２における電流変化量は方物線を描いて
いたが、この実施例では任意の温度でデジタル的に電流
を変化させるようにすることができる。

【０１０６】図３９には、この発明に係るＤＲＡＭに搭
載されるリフレッシュタイマの更に他の一実施例のブロ
ック図が示されている。同図において、２００、２４２
は前記図３３の実施例と同様な電流源である。この実施
例では、これらの電流源２００、２４２に対応して、前
記図２９に示したようなレベル変換用電流源２０１ａ，
２０１ｂを設け、それにより形成されたバイアス電圧に
よってリングオシレータ２０２ａ、２０２ｂを制御する
ものである。これらのリングオシレータ２０２ａ、２０
２ｂは前記したリングオシレータ２０２と構成を同じも
のである。

【０１０７】２８３は２個のリングオシレータ２０２
ａ、２０２ｂの動作状態をモニタし、動作速度が遅いほ
うのタイマを信号ＴＳＴＯＰ１，ＴＳＴＯＰ２により停
止させ、出力ＴＯＵＴ１，ＴＯＵＴ２のうち動作速度が
速いほうの出力のみを有効にする判定回路である。２８
４は上記範囲回路２８３の出力ＴＯＵＴに応じたリフレ
ッシュ要求信号ＲＦを生成する制御回路である。

【０１０８】図４０には、前記図３９のリフレッシュタ
イマによるリフレッシュ動作を説明するための特性図で
ある。この実施例では、電流源、リングオシレータの構
成はこれまで述べてきたものに同じであり、それぞれの
電流源の電流Ｉ１，Ｉ２で動作する２個のリングオシレ
ータ２０２ａ、２０２ｂを選択動作させている。そのた
め、同図のようにリングオシレータ２０２ａの出力ＴＯ
ＵＴ１は温度低下と共に延びていく特性を示し、リング
オシレータ２０２ｂの出力ＴＯＵＴ２は温度によらずほ
ぼ一定の特性を示す。

【０１０９】上記出力ＴＯＵＴ１、ＴＯＵＴ２のうち、
その温度でより動作周期が早い方の出力でリフレッシュ
周期を決めてやれば、最終的なリフレッシュ周期はＴＯ
ＵＴで示す特性となり、前記図３６で示したものとほぼ
同等になる。この実施例では、リングオシレータを２個
設けることにより、回路規模がその分大きくなる反面、
温度領域Ｔ１、Ｔ２及びＴ３に対応してそれぞれのリン
グオシレータ２０２ａ，２０２ｂの周期を最適に設定で
きるものとなる。

【０１１０】図４１には、前記図３９のリフレッシュタ
イマの動作の一例を説明するための波形図が示されてい
る。同図は、温度領域Ｔ１でのリフレッシュタイマの動
作波形が示されている。温度領域Ｔ１では、２つのリン
グオシレータ２０２ａ、２０２ｂを同時に起動させる
と、動作速度が速い２０２ａの出力ＴＯＵＴ１が２０２
ｂの出力ＴＯＵＴ２よりも先に出力され、ＴＯＵＴ１が
出力された事を認知する信号ＴＯＮ１が出力される。

【０１１１】２個のリングオシレータが同時に停止し、
リフレッシュ動作が行われなくなるのを防ぐため、ＴＯ
Ｎ２をモニタし、ＴＯＵＴ２がまだ出力されていない事
を確認した上でＴＳＴＯＰ２を出力し２０２ｂを停止さ
せる。リングオシレータ２０２ａの動作周期毎、又は何
倍かした周期でリフレッシュ要求信号ＲＦを出力する。
このリフレッシュ要求信号ＲＦからリセット信号ＲＳＴ
を生成し、全ての状態をクリアする。以降同し動作を繰
り返す。また、温度領域Ｔ３領域ではリングオシレータ
２０２ａと２０２ｂの動作速度が逆転するため、上記と
は逆にリングオシレータ２０２ａが停止することにな
る。

【０１１２】図４２には、前記図３９のリフレッシュタ
イマの動作の他の一例を説明するための波形図が示され
ている。同図は、温度領域Ｔ２でのリフレッシュタイマ
の動作波形が示されている。この温度領域Ｔ２では、リ
ングオシレータ２０２ａ、２０２ｂの動作速度が接近す
るため、ＴＯＵＴ１、ＴＯＵＴ２が同時に出力される可
能性がある。このため、それぞれの動作認知信号ＴＯＮ
１、ＴＯＮ２が共に出力された場合はリングオシレータ
２０２ａ、２０２ｂとも停止しないようにする。リフレ
ッシュ要求信号ＲＦは、上記２つのＴＯＵＴ１、ＴＯＵ
Ｔ２のＡＮＤ信号により出力される。

【０１１３】図４３には、前記図３９の動作判定回路２
８３及び制御回路２８４の一実施例の論理回路図が示さ
れている。２８５はＴＯＵＴ１、ＴＯＵＴ２のＮＡＮＤ
信号ＴＯＵＴを得るためのＮＡＮＤゲートである。ＮＡ
ＮＤゲート回路２８６、２８７はＴＯＵＴ１の出力を認
知し、ＴＯＮ１を出力するためのラッチ回路を構成す
る。ＮＡＮＤゲート回路２８８、２８９はＴＯＵＴ２の
出力を認知し、ＴＯＮ２を出力するためのラッチ回路を
構成する。

【０１１４】２９２はＴＯＮ１とＴＯＮ２をモニタし、
ＴＳＴＯＰ１を出力するためのＮＯＲゲートである。２
９３はＴＯＮ１とＴＯＮ２をモニタし、ＴＳＴＯＰ２を
出力するためのＮＯＲゲートである。ゲート回路、イン
バータ回路２９６−３０５はＴＯＵＴをカウントするた
めのシフトレジスタを構成する。遅延回路３０６とゲー
ト回路３０７は、リフレッシュ要求信号ＲＦからＲＳＴ
用のワンショットパルスを生成する回路を構成する。２
９４はパワーダウン信号ＰＤ、及び前記ワンショット信
号によりＲＳＴを生成するためのＮＡＮＤゲートであ
る。

【０１１５】図４４には、この発明に係るリフレッシュ
タイマの更に他の一実施例のブロック図が示されてい
る。この実施例では、リフレッシュ要求停止モードが付
加される。つまり、内部リフレッシュタイマでデータリ
テンションを行っているメモリでは、データリテンショ
ン特性を測定する際も内部リフレッシュタイマによるリ
フレッシュ動作が行われるため真の特性が得られなくな
る。この実施例では、リフレッシュ動作停止信号ＴＲＥ
ＦＯＦＦＢを設け、リフレッシュ要求信号ＲＦを受け付
けないようにする。

【０１１６】この実施例では、リフレッシュ動作周期の
外部制御とリフレッシュ要求停止モード機能が付加され
る。外部からリフレッシュ動作を制御出来れば、任意の
リフレッシュ動作周期における消費電流を知る事が可能
になり、これまで述べてきたリフレッシュタイマの特性
設定に有効なデータを得ることが出来る。内部リフレッ
シュタイマでデータリテンションを行っているメモリで
は、データリテンション特性を測定する際も内部リフレ
ッシュタイマによるリフレッシュ動作が行われることに
なる。このためリフレッシュ要求を停止するモードが必
要になる。

【０１１７】上記のような機能を持たせるために、リフ
レッシュタイマ３０８に次のような回路が付加される。
４０３は外部からリフレッシュ要求信号を入力するため
のボンディングパツドである。３０９は上記ボンディン
グパッド４０３から入力されたリフレッシュ要求信号を
取り込むための入力バッファである。３０８は、前記説
明したようなリフレッシュタイマである。４００は選択
信号ＴＲＥＦＣによりリフレッシュタイマ３０８の出力
信号ＲＦと、入力バッファ３０９の出力信号ＥＸＴＲＦ
を選択するためのセレクタである。

【０１１８】４０１は信号ＴＲＥＦＯＦＢによりセレク
タ４００の出力ＳＲＦを無効にし、リフレッシュ起動信
号ＲＡＣＴを停止させるためのＮＡＮＤゲートである。
上記４０３は専用パッド若しくはアドレスピンなど、通
常動作で使用するパツドと兼用しても良い。上記信号Ｔ
ＲＥＦＣ，ＴＲＥＦＯＦＢはテストモードにより生成す
るか、専用パッドにより外部から入力される。

【０１１９】上記の実施例から得られる作用効果は、下
記の通りである。 （１） スイッチ手段を介して選択的に動作電圧の供給
と停止が可能とされメモリアレイを含んだ内部回路を備
え、所定の制御信号を受けた入力回路により上記スイッ
チ手段による動作電圧の供給と停止を制御することによ
り、メモリ動作を行わないときに直流電流及びリーク電
流の削減によって低消費電力化を実現した半導体記憶回
路を得ることができるという効果が得られる。

【０１２０】（２） 上記に加えて、上記メモリアレイ
からの信号を受けて出力信号を形成する出力回路を上記
動作電圧により定常的に動作させ、上記入力回路により
上記スイッチ手段をオフ状態にして内部回路への動作電
圧を停止するときに上記出力回路を出力ハイインピーダ
ンス状態にすることにより、半導体記憶回路を他の回路
ブロックと共通バスに接続し、半導体記憶回路のみを上
記低消費電力モードできるという効果が得られる。

【０１２１】（３） 上記に加えて、上記メモリアレイ
を記憶情報の保持のための周期的なリフレッシュ動作を
必要とするメモリセルで構成することにより、大記憶容
量化と高集積化を図りつつ、低消費電力化を実現するこ
とができるという効果が得られる。

【０１２２】（４） 上記に加えて、上記内部回路に上
記メモリセルの選択動作を行うアドレス選択回路に供給
する動作電圧発生回路を設け、かかる動作電圧発生回路
に前記スイッチ手段を介して外部端子から供給された動
作電圧の供給と停止を行うようにすることにより、簡単
な回路構成で内部回路に対する動作電圧の供給と停止の
切り替えを行うようにすることができるという効果が得
られる。

【０１２３】（５） 上記に加えて、前記メモリセルに
対して記憶情報の読み出しあるいは書き込みを行うメモ
リ動作と、上記メモリ動作とは異なるアドレス指定によ
るリフレッシュ動作とが時間的に競合したとき、かかる
メモリ動作の前又は後にリフレッシュ動作を実施するタ
イムマルチモードの半導体記憶回路とし、インターフェ
イスをスタティック型ＲＡＭに対応されたものとするこ
とにより、スタティック型ＲＡＭに匹敵する低消費電力
と使い勝手のよいメモリ動作を実現しつつ、ダイナミッ
ク型ＲＡＭに匹敵する大記憶容量の半導体記憶回路を実
現できるという効果が得られる。

【０１２４】（６） 記憶情報の保持のための周期的な
リフレッシュ動作を必要とするメモリセルを含む半導体
記憶回路に、上記メモリセルの情報保持時間の温度依存
性に対応して上記リフレッシュ動作の周期を変化させる
ことによりリフレッシュ動作に要する消費電流を大幅に
低減することができるという効果が得られる。

【０１２５】（７） 上記に加えて、リフレッシュ周期
が相対的に短くされる高温度側でのメモリセルの情報保
持時間に対応させて周期が変化させられる第１温度領域
と、リフレッシュ周期が相対的に長くされる低温度側で
メモリセルの情報保持時間より短いほぼ一定の周期にさ
れた第２温度領域とを設けることにより、低温度領域で
のデータ保持特性を維持しつつ、リフレッシュ動作に要
する消費電流を大幅に低減することができるという効果
が得られる。

【０１２６】（８） 上記に加えて、前記メモリセルに
対して記憶情報の読み出しあるいは書き込みを行うメモ
リ動作と、上記メモリ動作とは異なるアドレス指定によ
るリフレッシュ動作とが時間的に競合したとき、かかる
メモリ動作の前又は後にリフレッシュ動作を実施するタ
イムマルチモードとし、スタティック型ＲＡＭに対応さ
れたインターフェイス回路を設けることにより、スタテ
ィック型ＲＡＭに置き換え可能な低消費電力とメモリ動
作を実現しつつ、ダイナミック型ＲＡＭに匹敵する大記
憶容量の半導体記憶回路を実現できるという効果が得ら
れる。

【０１２７】（９） 上記に加えて、第１温度領域に対
応した温度依存性を持つ第１電流と、上記第２温度領域
に対応した定電流とを合成した電流によって動作する発
振回路の周期を用いたタイマ回路でリフレッシュ動作を
制御することにより、低温度領域でのデータ保持特性を
維持しつつ、リフレッシュ動作に要する消費電流を大幅
に低減することができるという効果が得られる。

【０１２８】（１０） 上記リフレッシュ動作を制御す
るタイマ回路として、第１温度領域に対応した温度依存
性を持つ第１電流により動作する第１発振回路と、上記
第２温度領域に対応した定電流により動作する第２発振
回路とを設け、上記第１発振回路と第２発振回路のうち
短い方の発振出力により上記リフレッシュ制御信号を形
成する出力選択回路により構成することにより、低温度
領域でのデータ保持特性を維持しつつ、リフレッシュ動
作に要する消費電流を大幅に低減することができるとい
う効果が得られる。

【０１２９】（１１） 上記に加えて、上記タイマ回路
の動作の動作を無効にして、上記メモリ動作によりメモ
リセルの情報保持時間の測定を可能にすることにより、
待機時電流の交流及び直流電流成分を切り分けた状態で
の解析や、リフレッシュサイクル延長によるさらなる低
消費電流化を目的とした解析、データリテンション特性
を評価する際に真の特性を評価できるという効果が得ら
れる。

【０１３０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リアレイは、ビット線方向及びワード線方向に複数に分
割し、かかる分割されたメモリセルアレイに対応して、
そのアドレス選択回路を複数設けるようにするものであ
ってもよい。ワード線やビット線は、メインワード線と
ローカルワード線のような階層ワード線方式、ビット線
もローカルビット線及びメインビット線等のように階層
ビット線方式を採用するものであってもよい。

【０１３１】また、公知のダイナミック型ＲＡＭに採用
されている素子構造、回路レイアウト技術を利用して、
前記メモリセルアレイ及びそのアドレス選択回路を構成
することができる。この実施例のようにリフレッシュ隠
蔽＋ページモードを有する同期式擬似ＳＲＡＭ、リフレ
ッシュ隠蔽＋ＤＲＡＭインターフェイス（アドレスマル
チおよびＲＡＳ・ＣＡＳ制御）を構成することもでき
る。

【０１３２】携帯電話等のような電子装置の高機能化に
伴い，大容量ワークＲＡＭの需要が急増している。通
常、ワークＲＡＭは非同期ＳＲＡＭで作られているが大
容量化に向かない。その代替メモリとして大容量のＤＲ
ＡＭが注目されているがリフレッシュが必要であり使い
勝手が悪い。この発明に係る半導体記憶装置は、非同期
ＳＲＡＭとの互換性を保つことができ、フラッシュメモ
リと一体化した構成とすることにより、電源遮断時での
不揮発情報機能を持つフラッシュメモリとの組み合わせ
によって種々のメモリ動作を発揮することができる。

【０１３３】半導体記憶回路は、前記のようなリフレッ
シュ動作を必要とする擬似ＳＲＡＭ、擬似同期式ＳＲＡ
Ｍ等のようなＤＲＡＭの他、フラッシュメモリ等のよう
な不揮発性メモリにおいても、メモリ動作を行わないと
きにチャージポンプ回路によって常に動作電流を流し続
けたり、あるいはＭＯＳＦＥＴによるリーク電流が無視
できないような低しきい値電圧のＭＯＳＦＥＴで構成さ
れる回路においては、非動作時の消費電流が大きくなる
から、この発明の適用によって低消費電力化とすること
ができる。

【０１３４】前記ＤＰＤモードに入る前に、タイマー回
路によって一定期間、リフレッシュ動作のみを停止させ
るものとしてもよい。つまり、ＣＳ２信号により、第１
段階としてはリフレッシュタイマ１４の動作を停止させ
て、図２５に示したリフレッシュ動作電流を削減する第
１モードとし、この第１モードが一定期間継続したこと
をタイマー回路により判定して、前記ＭＯＳオフ電流及
び電源回路ＤＣ電流を削減するＤＰＤモードに移行する
ようにしてもよい。この構成では、上記第１モードの期
間では、リフレッシュ動作が停止したのみであるから、
記憶データは破壊されるが、書き込み動作は直ちに行う
ことができる。これにより、高い応答性を確保すること
ができる。

【０１３５】この発明は、単体のメモリ装置の他、前記
実施例のようにマルチチップ構成とするもの、あるいは
ＣＰＵ、ＲＡＭ、ＤＲＡＭ等が搭載されてなるシステム
ＬＳＩのような半導体集積回路装置に形成される半導体
記憶回路を含む各種半導体記憶回路に広く利用できる。

【０１３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。スイッチ手段を介して選択的に動作電
圧の供給と停止が可能とされメモリアレイを含んだ内部
回路を備え、所定の制御信号を受ける入力回路により上
記スイッチ手段による動作電圧の供給と停止を制御する
ことにより、メモリ動作を行わないときに直流電流及び
リーク電流の削減によって低消費電力化を実現した半導
体記憶回路を得ることができる。

【図面の簡単な説明】

【図１】この発明に係るＤＲＡＭの一実施例を示すブロ
ック図である。

【図２】前記図１の電源回路の内部電圧の一実施例を示
す特性図である。

【図３】前記図１の入力回路１１の一実施例を示す回路
図である。

【図４】前記図１の出力制御回路１８ａの一実施例を示
す回路図である。

【図５】前記図１の出力回路１９の一実施例を示す回路
図である。

【図６】前記図１のＤＲＡＭの動作の一例を説明するた
めの動作波形図である。

【図７】前記図４の出力制御回路及び図５の出力回路の
動作の一例を説明するための動作波形図である。

【図８】この発明に係るＤＲＡＭの他の一実施例を示す
ブロック図である。

【図９】前記図８の電源回路の内部電圧の一実施例を示
す特性図である。

【図１０】前記図８の出力制御回路１８ｂの一実施例を
示す回路図である。

【図１１】前記図１０の出力制御回路１８ｂの動作の一
例を説明するための動作波形図である。

【図１２】この発明に係るＤＲＡＭの他の一実施例を示
すブロック図である。

【図１３】前記図１２の入力回路１２ｃの一実施例を示
す回路図である。

【図１４】前記図１３の入力回路１２ｃの動作の一例を
説明するための動作波形図である。

【図１５】前記図１２の入力回路１２ｃの他の一実施例
を示す回路図である。

【図１６】前記図１２の電源回路の一実施例を示すブロ
ック図である。

【図１７】前記図１６の基準電圧回路の一実施例を示す
回路図である。

【図１８】前記図１６の降圧回路の一実施例を示す回路
図である。

【図１９】前記図１６の降圧回路の一実施例を示す回路
図である。

【図２０】前記図１６の電圧センサの一実施例を示す回
路図である。

【図２１】前記図２０の電圧センサの動作の一例を説明
するための動作波形図である。

【図２２】前記図１６のＶＰＰポンプ回路７７の一実施
例を示す回路図である。

【図２３】前記図２２の発振回路１６０の一実施例を示
す回路図である。

【図２４】前記図２２のポンプ回路の動作の一例を説明
するための動作波形図である。

【図２５】本発明が適用されたＤＲＡＭチップの消費電
流の内訳の一例を示す説明図である。

【図２６】この発明に係るメモリチップを含むシステム
の一実施例を示すブロック図である。

【図２７】前記図２６の実施例の動作の一例を説明する
ための動作波形図である。

【図２８】この発明に係る半導体集積回路装置の一実施
例を示す構成図である。

【図２９】この発明に係るＤＲＡＭに搭載されるリフレ
ッシュタイマの一実施例を示すブロック図である。

【図３０】前記図２９の電流源２００とレベル変換用電
流源２０１の一実施例を示す回路図である。

【図３１】前記図２９のリングオシレータ２０２の一実
施例を示す回路図である。

【図３２】この発明に係るリフレッシュタイマの温度依
存性を説明するための特性図である。

【図３３】この発明に係るＤＲＡＭに搭載されるリフレ
ッシュタイマの他の一実施例を示すブロック図である。

【図３４】前記図３３の電流源２００、２４２及び２４
３の一実施例を示す回路図である。

【図３５】前記図３４の電流源の温度依存性を説明する
ための特性図である。

【図３６】前記図３３のリフレッシュタイマの温度依存
性を説明するための特性図である。

【図３７】前記図３３の電流源２００、２４２及び２４
３の他の一実施例を示す回路図である。

【図３８】前記図３３の電流源２００、２４２及び２４
３の更に他の一実施例を示す回路図である。

【図３９】この発明に係るＤＲＡＭに搭載されるリフレ
ッシュタイマの更に他の一実施例を示すブロック図であ
る。

【図４０】前記図３９のリフレッシュタイマによるリフ
レッシュ動作を説明するための特性図である。

【図４１】前記図３９のリフレッシュタイマの動作の一
例を説明するための波形図である。

【図４２】前記図３９のリフレッシュタイマの動作の他
の一例を説明するための波形図である。

【図４３】前記図３９の動作判定回路２８３及び制御回
路２８４の一実施例を示す論理回路図である。

【図４４】この発明に係るリフレッシュタイマの更に他
の一実施例を示すブロック図である。

【符号の説明】

１０ａ…メモリチップ（ＤＲＡＭ）、１１…入力回路、
１２…入力回路、１３ａ，１３ｂ，１３ｃ…電源回路、
１４…タイマ、１５…制御回路、１６…メモリアレイ、
１７…読出回路、１８ａ，１８ｂ…出力制御回路、１９
…出力回路、２０ａ，２０ｂ…スイッチ手段、１６０…
発振回路、１９０…ＲＯＭ、２００…電流源、２０１…
レベル変換用電流源、２０２…リングオシレータ、２０
３…制御回路、２４２…電流源、２４３…電流源、２０
１ａ，２０１ｂ…レベル変換用電流源、２０２ａ，２０
２ｂ…リングオシレータ、２８３…動作判定回路 ４０３…ボンディングパッド、３０８…リフレッシュタ
イマ、３０９…入力バッファ、４００…セレクタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 上田 茂樹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 立花 利一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 堀口 真志 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5L106 AA01 5M024 AA06 AA14 AA16 BB22 BB29 BB37 EE05 EE09 EE12 EE15 EE23 EE24 FF02 FF03 FF07 FF12 FF13 FF22 GG05 KK33 LL11 MM06 PP01 PP02 PP03 PP05 PP07 PP08 PP10 QQ02

Claims (16)

【特許請求の範囲】
1. 【請求項１】 スイッチ手段を介して選択的に動作電圧
   の供給と停止が可能とされメモリアレイを含んだ内部回
   路と、 所定の制御信号を受け、上記スイッチ手段による動作電
   圧の供給と停止を制御する入力回路とを備えてなること
   を特徴とする半導体記憶回路。
2. 【請求項２】 請求項１において、 上記動作電圧が定常的に供給され、メモリアレイからの
   信号を受けて出力信号を形成する出力回路を更に備え、 上記入力回路は、上記スイッチ手段をオフ状態にして内
   部回路への動作電圧を停止するときに上記出力回路を出
   力ハイインピーダンス状態にすることを特徴とする半導
   体記憶回路。
3. 【請求項３】 請求項２において、 上記メモリアレイは、記憶情報の保持のための周期的な
   リフレッシュ動作を必要とするメモリセルを含むことを
   特徴とする半導体記憶回路。
4. 【請求項４】 請求項３において、 上記内部回路は、上記メモリセルの選択動作を行うアド
   レス選択回路に供給する動作電圧発生回路を更に備え、 上記動作電圧発生回路は、外部端子から供給された動作
   電圧が前記スイッチ手段を介して供給と停止が行われる
   ことを特徴とする半導体記憶回路。
5. 【請求項５】 請求項４において、 上記半導体記憶回路は、前記メモリセルに対して記憶情
   報の読み出しあるいは書き込みを行うメモリ動作と、上
   記メモリ動作とは異なるアドレス指定によるリフレッシ
   ュ動作とが時間的に競合したとき、かかるメモリ動作の
   前又は後にリフレッシュ動作を実施するタイムマルチモ
   ードを有し、スタティック型ＲＡＭに対応されたインタ
   ーフェイス回路を備えるものであることを特徴とする半
   導体記憶回路。
6. 【請求項６】 記憶情報の保持のための周期的なリフレ
   ッシュ動作を必要とするメモリセルを含み、 上記メモリセルの情報保持時間の温度依存性に対応して
   上記リフレッシュ動作の周期を変化させたことを特徴と
   する半導体記憶回路。
7. 【請求項７】 請求項６において、 上記リフレッシュ動作は、リフレッシュ周期が相対的に
   短くされる高温度側でのメモリセルの情報保持時間に対
   応させて周期が変化させられる第１温度領域と、リフレ
   ッシュ周期が相対的に長くされる低温度側でメモリセル
   の情報保持時間より短いほぼ一定の周期にされた第２温
   度領域とを有することを特徴とする半導体記憶回路。
8. 【請求項８】 請求項７において、 上記半導体記憶回路は、前記メモリセルに対して記憶情
   報の読み出しあるいは書き込みを行うメモリ動作と、上
   記メモリ動作とは異なるアドレス指定によるリフレッシ
   ュ動作とが時間的に競合したとき、かかるメモリ動作の
   前又は後にリフレッシュ動作を実施するタイムマルチモ
   ードを有し、スタティック型ＲＡＭに対応されたインタ
   ーフェイス回路を備えるものであることを特徴とする半
   導体記憶回路。
9. 【請求項９】 請求項８において、 上記リフレッシュ動作は、タイマ回路により形成された
   リフレッシュ制御信号により制御され、 上記タイマ回路は、第１温度領域に対応した温度依存性
   を持つ第１電流と、上記第２温度領域に対応した定電流
   とを合成した電流によって動作する発振回路により構成
   されるものであることを特徴とする半導体記憶回路。
10. 【請求項１０】 請求項８において、 上記リフレッシュ動作は、タイマ回路により形成された
    リフレッシュ制御信号により制御され、 上記タイマ回路は、第１温度領域に対応した温度依存性
    を持つ第１電流により動作する第１発振回路と、上記第
    ２温度領域に対応した定電流により動作する第２発振回
    路と、上記第１発振回路と第２発振回路のうち短い方の
    発振出力により上記リフレッシュ制御信号を形成する出
    力選択回路により構成されるものであることを特徴とす
    る半導体記憶回路。
11. 【請求項１１】 請求項９において、 上記タイマ回路の動作の動作を無効にして、上記メモリ
    動作によりメモリセルの情報保持時間の測定を可能にし
    てなることを特徴とする半導体記憶回路。
12. 【請求項１２】 所定のリフレッシュ周期でリフレッシ
    ュ動作が行われる複数のメモリセルと、 温度−リフレッシュ周期特性において、少なくとも１つ
    の変曲点を有するように、上記リフレッシュ周期を制御
    する回路を有することを特徴とする半導体記憶回路。
13. 【請求項１３】 請求項１２において、 第１の温度範囲において、温度変化に対するリフレッシ
    ュ周期の変化の割合の絶対値は第１の値とされ、 第２の温度範囲において、温度変化に対するリフレッシ
    ュ周期の変化の割合の絶対値は第２の値とされ、 上記第１の温度範囲内の最大温度は、上記第２の温度範
    囲の最小温度よりも小さく、 上記第１の値は、上記第２の値よりも小さいことを特徴
    とする半導体記憶回路。
14. 【請求項１４】 請求項１３において、 上記第１の値は、実質的に０であることを特徴とする半
    導体記憶回路。
15. 【請求項１５】 所定のリフレッシュ周期でリフレッシ
    ュ動作が行われる複数のメモリセルと、 第１の温度範囲において、温度変化に対するリフレッシ
    ュ周期の変化の割合の絶対値は第１の値とされ、 第２の温度範囲において、温度変化に対するリフレッシ
    ュ周期の変化の割合の絶対値は第２の値とされ、 上記第１の温度範囲内の最大温度は、上記第２の温度範
    囲の最小温度よりも小さく、 上記第１の値は、上記第２の値よりも小さいことを特徴
    とする半導体記憶回路。
16. 【請求項１６】 請求項１５において、 上記第ｌの値は、実質的に０であることを特徴とする半
    導体記憶回路。