JPH0554648A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0554648A JPH0554648A JP3217666A JP21766691A JPH0554648A JP H0554648 A JPH0554648 A JP H0554648A JP 3217666 A JP3217666 A JP 3217666A JP 21766691 A JP21766691 A JP 21766691A JP H0554648 A JPH0554648 A JP H0554648A
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- Japan
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- signal
- circuit
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Abstract
(57)【要約】
【構成】第１のデコード信号ＤＥＣ１より長い周期の第
２のデコード信号ＤＥＣ２を発生する温度範囲限定デコ
ード回路５を設ける。リフレッシュ制御信号ＲＦＳＨ及
び書込み制御信号ＷＥが低レベルのとき活性化レベルと
なる温度範囲限定モード信号ＴＲＭを発生する温度範囲
限定モード制御回路３を設ける。デコード回路４を温度
範囲限定モード信号ＴＲＭにより活性化させる。リセッ
ト信号発生回路６ａを、第１，第２のデコード信号ＤＥ
Ｃ１，ＤＥＣ２からリセット信号ＣＲＳＴを作りだす回
路とする。リセット信号ＣＲＳＴによりカウンタ回路２
を初期化しリフレッシュ要求信号ＲＥＦを発生させる。 【効果】リフレッシュ周期を適正に設定することができ
消費電流を低減することができる。
２のデコード信号ＤＥＣ２を発生する温度範囲限定デコ
ード回路５を設ける。リフレッシュ制御信号ＲＦＳＨ及
び書込み制御信号ＷＥが低レベルのとき活性化レベルと
なる温度範囲限定モード信号ＴＲＭを発生する温度範囲
限定モード制御回路３を設ける。デコード回路４を温度
範囲限定モード信号ＴＲＭにより活性化させる。リセッ
ト信号発生回路６ａを、第１，第２のデコード信号ＤＥ
Ｃ１，ＤＥＣ２からリセット信号ＣＲＳＴを作りだす回
路とする。リセット信号ＣＲＳＴによりカウンタ回路２
を初期化しリフレッシュ要求信号ＲＥＦを発生させる。 【効果】リフレッシュ周期を適正に設定することができ
消費電流を低減することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にＭＯＳ型電界効果トランジスタによって構成され、Ｄ
ＲＡＭ型のメモリセルの内部自動リフレッシュ機能を備
えた半導体メモリに関する。
にＭＯＳ型電界効果トランジスタによって構成され、Ｄ
ＲＡＭ型のメモリセルの内部自動リフレッシュ機能を備
えた半導体メモリに関する。
【０００２】
【従来の技術】従来、この種の半導体メモリは擬似スタ
ティックＲＡＭと呼ばれ、１トランジスタ１キャパシタ
型のダイナミックセルを用い、ＳＲＡＭコンパチブルパ
ッケージとし、ＳＲＡＭに対してはコスト低下と高集積
化を、ＤＲＡＭに関してはリフレッシュ動作の容易さを
もつという特徴を有し、ＤＲＡＭ，ＳＲＡＭの中間的存
在として、最近注目をあびつつある。
ティックＲＡＭと呼ばれ、１トランジスタ１キャパシタ
型のダイナミックセルを用い、ＳＲＡＭコンパチブルパ
ッケージとし、ＳＲＡＭに対してはコスト低下と高集積
化を、ＤＲＡＭに関してはリフレッシュ動作の容易さを
もつという特徴を有し、ＤＲＡＭ，ＳＲＡＭの中間的存
在として、最近注目をあびつつある。
【０００３】この様なＲＡＭを実現する上での課題は、
データ保持を必要とする場合には、スタンバイ状態であ
るか、書込み，読出し等のアクティブ状態であるかにか
かわらず、必ず実施しなければならない、１トランジス
タ１キャパシタ型のメモリセルを用いたＤＲＡＭの宿命
となる一定時間ごとのリフレッシュ動作を、いかにＳＲ
ＡＭに近づけた扱いやすいものにするかということにあ
る。ＳＲＡＭのスタンバイ状態に相当するモードが擬似
ＳＲＡＭでのセルフリフレッシュ又はオートリフレッシ
ュと呼ばれるモードであり、又、ＳＲＡＭのアクティブ
状態に相当するモードが特開昭５８−０４５６９３（特
願昭５６−１４２７４０）等で紹介されているラッチド
リフレッシュモードである。
データ保持を必要とする場合には、スタンバイ状態であ
るか、書込み，読出し等のアクティブ状態であるかにか
かわらず、必ず実施しなければならない、１トランジス
タ１キャパシタ型のメモリセルを用いたＤＲＡＭの宿命
となる一定時間ごとのリフレッシュ動作を、いかにＳＲ
ＡＭに近づけた扱いやすいものにするかということにあ
る。ＳＲＡＭのスタンバイ状態に相当するモードが擬似
ＳＲＡＭでのセルフリフレッシュ又はオートリフレッシ
ュと呼ばれるモードであり、又、ＳＲＡＭのアクティブ
状態に相当するモードが特開昭５８−０４５６９３（特
願昭５６−１４２７４０）等で紹介されているラッチド
リフレッシュモードである。
【０００４】擬似ＳＲＡＭのもう１つの課題は、ＳＲＡ
Ｍスタンバイ時に相当するセルフリフレッス動作時の消
費電流の低減である。セルフリフレッシュモードは、ダ
イナミックセルのデータを保持するため、一定周期ごと
のリフレッシュを実施している。この時の電流は、リフ
レッシュに要するＡＣ成分電流と、スタンバイ状態での
ＤＣ成分とからなり、この電流の低減のためには、Ｄ
Ｃ，ＡＣ両成分の絶対値の低減と、ＡＣ成分の周期を長
くとる、すなわち内部リフレッシュ要求信号の発生周期
を極力伸ばすことにある。従って、擬似ＳＲＡＭの要求
データ保持時間は、通常のＤＲＡＭに比べ長くなってし
まうという、製造側から見たデメリットも存在する。従
って、擬似ＳＲＡＭ等において、セルフリフレッシュ時
の内部自動リフレッシュ要求信号の発生タイミングは、
長く設定した場合にはデータのホールド不良、短かすぎ
る場合には電流の増大をきたし、電流不良となる可能性
があり、厳重な制御が必要となる。
Ｍスタンバイ時に相当するセルフリフレッス動作時の消
費電流の低減である。セルフリフレッシュモードは、ダ
イナミックセルのデータを保持するため、一定周期ごと
のリフレッシュを実施している。この時の電流は、リフ
レッシュに要するＡＣ成分電流と、スタンバイ状態での
ＤＣ成分とからなり、この電流の低減のためには、Ｄ
Ｃ，ＡＣ両成分の絶対値の低減と、ＡＣ成分の周期を長
くとる、すなわち内部リフレッシュ要求信号の発生周期
を極力伸ばすことにある。従って、擬似ＳＲＡＭの要求
データ保持時間は、通常のＤＲＡＭに比べ長くなってし
まうという、製造側から見たデメリットも存在する。従
って、擬似ＳＲＡＭ等において、セルフリフレッシュ時
の内部自動リフレッシュ要求信号の発生タイミングは、
長く設定した場合にはデータのホールド不良、短かすぎ
る場合には電流の増大をきたし、電流不良となる可能性
があり、厳重な制御が必要となる。
【０００５】次にセルフリフレッシュ機能を備えた従来
の半導体メモリについて図面を参照して説明する。
の半導体メモリについて図面を参照して説明する。
【０００６】図５は従来の半導体メモリの一例を示すブ
ロック図である。
ロック図である。
【０００７】この半導体メモリは、スタート信号ＳＴＴ
により活性化し所定の周波数で発振しクロック信号ＣＫ
を発生する発振回路１と、２進カウンタ素子ＢＣ１〜Ｂ
Ｃ６を備え発振回路１からのクロック信号ＣＫをカウン
トして６桁のカウント信号１Ｑ〜６Ｑを出力し、リセッ
ト信号ＣＲＳＴが入力されると初期化されて初期値から
のカウントを再開するカウンタ回路２と、このカウンタ
回路２からのカウント信号１Ｑ〜６Ｑの値が予め設定さ
れた値になると１パルスのデコード信号ＤＥＣを出力す
るデコード回路４ａと、デコード信号ＤＥＣに従ってリ
セット信号ＣＲＳＴを発生するリセット信号発生回路６
ａと、発振回路１からのクロック信号ＣＫとカウント信
号１Ｑ〜６Ｑを入力し、リセット信号ＣＲＳＴの発生に
伴って１パルスのリフレッシュ要求信号ＲＥＦを発生す
るリフレッシュ発生回路７とを有する構成となってい
る。このリフレッシュ要求信号ＲＥＦにより、メモリセ
ルのリフレッシュ動作が行なわれる。
により活性化し所定の周波数で発振しクロック信号ＣＫ
を発生する発振回路１と、２進カウンタ素子ＢＣ１〜Ｂ
Ｃ６を備え発振回路１からのクロック信号ＣＫをカウン
トして６桁のカウント信号１Ｑ〜６Ｑを出力し、リセッ
ト信号ＣＲＳＴが入力されると初期化されて初期値から
のカウントを再開するカウンタ回路２と、このカウンタ
回路２からのカウント信号１Ｑ〜６Ｑの値が予め設定さ
れた値になると１パルスのデコード信号ＤＥＣを出力す
るデコード回路４ａと、デコード信号ＤＥＣに従ってリ
セット信号ＣＲＳＴを発生するリセット信号発生回路６
ａと、発振回路１からのクロック信号ＣＫとカウント信
号１Ｑ〜６Ｑを入力し、リセット信号ＣＲＳＴの発生に
伴って１パルスのリフレッシュ要求信号ＲＥＦを発生す
るリフレッシュ発生回路７とを有する構成となってい
る。このリフレッシュ要求信号ＲＥＦにより、メモリセ
ルのリフレッシュ動作が行なわれる。
【０００８】なお、デコード回路４ａ，リセット信号発
生回路６ａ，リフレッシュ要求信号発生回路７の具体的
な回路例をそれぞれ図６，図７，図８に示す。
生回路６ａ，リフレッシュ要求信号発生回路７の具体的
な回路例をそれぞれ図６，図７，図８に示す。
【０００９】次にこの半導体メモリの動作について説明
する。図９はこの半導体メモリの動作を説明するための
各部信号のタイミング図である。
する。図９はこの半導体メモリの動作を説明するための
各部信号のタイミング図である。
【００１０】スタート信号ＳＴＴは、外部からのリフレ
ッシュ制御信号ＲＦＳＨが活性化レベルの低レベルにな
ると（時刻ｔ１）高レベルになり（時刻ｔ２）、発振回
路１を活性化し、発振回路１は所定の周波数のクロック
信号ＣＫを出力する。
ッシュ制御信号ＲＦＳＨが活性化レベルの低レベルにな
ると（時刻ｔ１）高レベルになり（時刻ｔ２）、発振回
路１を活性化し、発振回路１は所定の周波数のクロック
信号ＣＫを出力する。
【００１１】カウンタ回路２は一般的な２進カウンタで
あり、カウントアップクロック入力Ｃの高レベルから低
レベルへの変化時に、カウンタ出力Ｑが変化し、リセッ
ト信号ＣＲＳＴにより全２進カウンタ素子ＢＣ１〜ＢＣ
６の出力が低レベルとなるリセット付きの６桁カウンタ
を構成している。デコード回路４ａは、カウント信号１
Ｑ〜６Ｑの値が予め設定された値（この場合は“１００
０１１”）になることにより、その出力（ＤＥＣ）を変
化させるデコード回路で、図９中、時刻ｔ３において、
設定値の“１０００１１”となる組み合わせに各桁がな
ることにより、時刻ｔ４においてその出力のデコード信
号ＤＥＣは高レベルとなる。
あり、カウントアップクロック入力Ｃの高レベルから低
レベルへの変化時に、カウンタ出力Ｑが変化し、リセッ
ト信号ＣＲＳＴにより全２進カウンタ素子ＢＣ１〜ＢＣ
６の出力が低レベルとなるリセット付きの６桁カウンタ
を構成している。デコード回路４ａは、カウント信号１
Ｑ〜６Ｑの値が予め設定された値（この場合は“１００
０１１”）になることにより、その出力（ＤＥＣ）を変
化させるデコード回路で、図９中、時刻ｔ３において、
設定値の“１０００１１”となる組み合わせに各桁がな
ることにより、時刻ｔ４においてその出力のデコード信
号ＤＥＣは高レベルとなる。
【００１２】このデコード回路４ａは、スイッチ回路Ｓ
１〜Ｓ６により入力の組み合わせを変えることにより、
最小で発振回路１の出力信号ＯＳＣの周波数のステップ
でデコード信号ＤＥＣの発生タイミングを変えることが
でき、設定の難かしいセルフリフレッシュ時のリフレッ
シュ要求信号ＲＥＦの発生に最適である。
１〜Ｓ６により入力の組み合わせを変えることにより、
最小で発振回路１の出力信号ＯＳＣの周波数のステップ
でデコード信号ＤＥＣの発生タイミングを変えることが
でき、設定の難かしいセルフリフレッシュ時のリフレッ
シュ要求信号ＲＥＦの発生に最適である。
【００１３】リセット信号発生回路６ａ及びリフレッシ
ュ要求信号発生回路７は、デコード回路４ａの出力信号
（ＤＥＣ）を直接リフレッシュ要求信号ＲＥＦとして用
いる場合に発生するハザードを防ぐことを目的とした回
路であり、デコード信号ＤＥＣによって決定されるリフ
レッシュ要求の基本サイクルを基に、カウント信号１Ｑ
〜６Ｑの値を一時ゼロクリアし、これを受けて、カウン
ト信号１Ｑ〜６Ｑの各レベルが全て低レベルであること
により、リフレッシュ要求信号ＲＥＦを発生する回路で
あり、数種のリフレッシュ要求タイミング設定に対して
も、容易に対応できる回路となっている。すなわち、時
刻ｔ４におけるデコード信号ＤＥＣの発生を受けてリセ
ット信号発生回路６ａ内のディレイ回路Ｄ６１により設
定されるディレイ時間分のワンショット低レベル発生部
により、カウンタ回路２の出力低レベルリセットが時刻
ｔ６において実行され、これにより、時刻ｔ７において
セルフリフレッシュ時のリフレッシュ要求信号ＲＥＦが
発生し、内部リフレッシュ動作を開始することになる。
ュ要求信号発生回路７は、デコード回路４ａの出力信号
（ＤＥＣ）を直接リフレッシュ要求信号ＲＥＦとして用
いる場合に発生するハザードを防ぐことを目的とした回
路であり、デコード信号ＤＥＣによって決定されるリフ
レッシュ要求の基本サイクルを基に、カウント信号１Ｑ
〜６Ｑの値を一時ゼロクリアし、これを受けて、カウン
ト信号１Ｑ〜６Ｑの各レベルが全て低レベルであること
により、リフレッシュ要求信号ＲＥＦを発生する回路で
あり、数種のリフレッシュ要求タイミング設定に対して
も、容易に対応できる回路となっている。すなわち、時
刻ｔ４におけるデコード信号ＤＥＣの発生を受けてリセ
ット信号発生回路６ａ内のディレイ回路Ｄ６１により設
定されるディレイ時間分のワンショット低レベル発生部
により、カウンタ回路２の出力低レベルリセットが時刻
ｔ６において実行され、これにより、時刻ｔ７において
セルフリフレッシュ時のリフレッシュ要求信号ＲＥＦが
発生し、内部リフレッシュ動作を開始することになる。
【００１４】内部リフレッシュ動作は、内部で自動的に
インクリメント又はディクリメントされる内部発生アド
レスを取り込み、これにより指定されたワード線上のメ
モリセルをリフレッシュする。この内部リフレッシュ動
作は、内部タイマーにより自動的にリセットされ、次の
リフレッシュ要求信号の発生までの間に動作を完了し、
再び動作が開始される様待機状態に自動的にもどってい
る。
インクリメント又はディクリメントされる内部発生アド
レスを取り込み、これにより指定されたワード線上のメ
モリセルをリフレッシュする。この内部リフレッシュ動
作は、内部タイマーにより自動的にリセットされ、次の
リフレッシュ要求信号の発生までの間に動作を完了し、
再び動作が開始される様待機状態に自動的にもどってい
る。
【００１５】リフレッシュ要求信号発生回路７の入力信
号のうちＯＳＣは、カウンタ回路２のカウントアップの
際に発生するハザード防止用に入力された同期信号であ
る。この様な動作をくり返し、リフレッシュ制御信号Ｒ
ＦＳＨの活性化時間中動き続ける発振回路１により順次
カウントアップされるカウンタ回路２の出力により、一
定周期ごとにリフレッシュ要求信号ＲＥＦが発生して各
ワード線上のメモリセルをリフレッシュし、リフレッシ
ュ制御信号ＲＦＳＨのリセットまでの間データを保持し
続けることが可能となる。
号のうちＯＳＣは、カウンタ回路２のカウントアップの
際に発生するハザード防止用に入力された同期信号であ
る。この様な動作をくり返し、リフレッシュ制御信号Ｒ
ＦＳＨの活性化時間中動き続ける発振回路１により順次
カウントアップされるカウンタ回路２の出力により、一
定周期ごとにリフレッシュ要求信号ＲＥＦが発生して各
ワード線上のメモリセルをリフレッシュし、リフレッシ
ュ制御信号ＲＦＳＨのリセットまでの間データを保持し
続けることが可能となる。
【００１６】
【発明が解決しようとする課題】この従来の半導体メモ
リにおいては、セルフリフレッシュ時のリフレッシュ要
求信号発生周期が、内部回路によって予め設定されてお
り、使用者の意図や、周囲環境の違いにより変更できな
いものとなっている。このセルフリフレッシュ時のリフ
レッシュ周期の設定に際しては、メモリセルのデータの
ホールド時間を考慮し、このホールド時間以内にリフレ
ッシュが行なわれる様にしなければならないが、メモリ
セルのデータのホールド時間は温度異存が大きく、温度
の違い（△Ｔとする）によりその間のホールド時間の違
いは約２の（△Ｔ／１０）乗倍となり、高温時が最も厳
しくなる。従って、内部リフレッシュ要求周期は、高温
時に合わせて設定しなければならない。
リにおいては、セルフリフレッシュ時のリフレッシュ要
求信号発生周期が、内部回路によって予め設定されてお
り、使用者の意図や、周囲環境の違いにより変更できな
いものとなっている。このセルフリフレッシュ時のリフ
レッシュ周期の設定に際しては、メモリセルのデータの
ホールド時間を考慮し、このホールド時間以内にリフレ
ッシュが行なわれる様にしなければならないが、メモリ
セルのデータのホールド時間は温度異存が大きく、温度
の違い（△Ｔとする）によりその間のホールド時間の違
いは約２の（△Ｔ／１０）乗倍となり、高温時が最も厳
しくなる。従って、内部リフレッシュ要求周期は、高温
時に合わせて設定しなければならない。
【００１７】一方、ＤＲＡＭや擬似ＳＲＡＭの電圧範
囲，温度範囲内においての周辺回路、特に発振周期は１
０％から３０％の変化しかないため、高温時に合わせて
設定しているリフレッシュ周期では、常温での実使用時
に、必要以上にリフレッシュ周期が短く、その分電流の
増大を招くという問題点があった。
囲，温度範囲内においての周辺回路、特に発振周期は１
０％から３０％の変化しかないため、高温時に合わせて
設定しているリフレッシュ周期では、常温での実使用時
に、必要以上にリフレッシュ周期が短く、その分電流の
増大を招くという問題点があった。
【００１８】
【課題を解決するための手段】本発明の半導体メモリ
は、スタート信号により活性化し所定の周波数のクロッ
ク信号を発生する発振回路と、複数段の２進カウンタ素
子を備え前記クロック信号をカウントして複数ビットの
カウント信号を各段の出力端から出力し、リセット信号
により初期化されて初期値からのカウントを再開するカ
ウンタ回路と、外部からの制御信号が第１の状態にある
ときは第１のレベル，第２の状態にあるときは第２のレ
ベルとなる温度範囲限定モード信号を発生する温度範囲
限定モード制御回路と、前記温度範囲限定モード信号が
第１のレベルのとき活性化し前記カウント信号の値が予
め設定された第１の値になると１パルスの第１のデコー
ド信号を発生する第１のデコード回路と、前記カウント
信号の値が前記第１の値より大きい第２の値になると１
パルスの第２のデコード信号を発生する第２のデコード
回路と、前記第１及び第２のデコード信号を基に前記リ
セット信号を発生するリセット信号発生回路と、前記ク
ロック信号及びカウント信号を入力し前記リセット信号
の発生に伴ってリフレッシュ要求信号を発生するリフレ
ッシュ要求信号発生回路とを有している。
は、スタート信号により活性化し所定の周波数のクロッ
ク信号を発生する発振回路と、複数段の２進カウンタ素
子を備え前記クロック信号をカウントして複数ビットの
カウント信号を各段の出力端から出力し、リセット信号
により初期化されて初期値からのカウントを再開するカ
ウンタ回路と、外部からの制御信号が第１の状態にある
ときは第１のレベル，第２の状態にあるときは第２のレ
ベルとなる温度範囲限定モード信号を発生する温度範囲
限定モード制御回路と、前記温度範囲限定モード信号が
第１のレベルのとき活性化し前記カウント信号の値が予
め設定された第１の値になると１パルスの第１のデコー
ド信号を発生する第１のデコード回路と、前記カウント
信号の値が前記第１の値より大きい第２の値になると１
パルスの第２のデコード信号を発生する第２のデコード
回路と、前記第１及び第２のデコード信号を基に前記リ
セット信号を発生するリセット信号発生回路と、前記ク
ロック信号及びカウント信号を入力し前記リセット信号
の発生に伴ってリフレッシュ要求信号を発生するリフレ
ッシュ要求信号発生回路とを有している。
【００１９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２０】図１は本発明の一実施例を示すブロック図
である。
である。
【００２１】この実施例が図５に示された従来の半導体
メモリと相違する点は、インバータＩＶ１，ＩＶ２及び
論理ゲートＧ１を備え低レベルが活性化レベルの外部か
らのリフレッシュ制御信号ＲＦＳＨ及び他の特定の制御
信号、例えば書込み制御信号ＷＥが活性化レベルのとき
第１のレベル（低レベル）となる温度範囲限定モード信
号ＴＲＭを発生する温度範囲限定モード制御回路３を設
けて、この温度範囲限定モード信号ＴＲＭが第１のレベ
ルのとき（第１の）デコード回路４を活性化して（第１
の）デコード信号ＤＥＣ１を発生させるようにし、カウ
ント信号１Ｑ〜６Ｑの値がデコード回路４の設定値より
大きい（第２の）値になると１パルスの（第２の）デコ
ード信号ＤＥＣ２を発生する温度範囲限定（第２の）デ
コード回路５を設け、リセット信号発生回路６を、第１
及び第２のデコード信号ＤＥＣ１，ＤＥＣ２を基にして
リセット信号ＣＲＳＴを発生する回路とした点にある。
メモリと相違する点は、インバータＩＶ１，ＩＶ２及び
論理ゲートＧ１を備え低レベルが活性化レベルの外部か
らのリフレッシュ制御信号ＲＦＳＨ及び他の特定の制御
信号、例えば書込み制御信号ＷＥが活性化レベルのとき
第１のレベル（低レベル）となる温度範囲限定モード信
号ＴＲＭを発生する温度範囲限定モード制御回路３を設
けて、この温度範囲限定モード信号ＴＲＭが第１のレベ
ルのとき（第１の）デコード回路４を活性化して（第１
の）デコード信号ＤＥＣ１を発生させるようにし、カウ
ント信号１Ｑ〜６Ｑの値がデコード回路４の設定値より
大きい（第２の）値になると１パルスの（第２の）デコ
ード信号ＤＥＣ２を発生する温度範囲限定（第２の）デ
コード回路５を設け、リセット信号発生回路６を、第１
及び第２のデコード信号ＤＥＣ１，ＤＥＣ２を基にして
リセット信号ＣＲＳＴを発生する回路とした点にある。
【００２２】なお、デコード回路４，温度範囲限定デコ
ード回路５，及びリセット信号発生回路６の具体的な回
路例を図２，図３，図４に示す。
ード回路５，及びリセット信号発生回路６の具体的な回
路例を図２，図３，図４に示す。
【００２３】次にこの実施例の動作について説明する。
【００２４】デコード回路４と温度範囲限定デコード回
路５とは基本的にほぼ同一の構成となっているが、デコ
ード信号の発生の周期は、スイッチ回路Ｓ５１〜Ｓ５６
により、温度範囲限定デコード回路５の方が十分長く設
定してある。又、デコード回路４には温度範囲限定モー
ド制御回路３の出力信号が入力されており、この出力信
号の温度範囲限定モード信号ＴＲＭが高レベルの時に
は、デコード信号ＤＥＣ１は発生しない。すなわち、温
度範囲を限定せず、通常の温度範囲で使用する際には、
外部からのリフレッシュ制御信号ＲＦＳＨを低レベルと
してセルフリフレッシュモードに入る際に、他の外部か
らの制御例えば書込み制御信号ＷＥを低レベルとする。
この制御により、温度範囲限定モード信号ＴＲＭは低レ
ベルを保つためデコード回路４からのデコード信号ＤＥ
Ｃ１はイネーブル状態となり、短い周期での内部リフレ
ッシュが温度にかかわりなく実行される。
路５とは基本的にほぼ同一の構成となっているが、デコ
ード信号の発生の周期は、スイッチ回路Ｓ５１〜Ｓ５６
により、温度範囲限定デコード回路５の方が十分長く設
定してある。又、デコード回路４には温度範囲限定モー
ド制御回路３の出力信号が入力されており、この出力信
号の温度範囲限定モード信号ＴＲＭが高レベルの時に
は、デコード信号ＤＥＣ１は発生しない。すなわち、温
度範囲を限定せず、通常の温度範囲で使用する際には、
外部からのリフレッシュ制御信号ＲＦＳＨを低レベルと
してセルフリフレッシュモードに入る際に、他の外部か
らの制御例えば書込み制御信号ＷＥを低レベルとする。
この制御により、温度範囲限定モード信号ＴＲＭは低レ
ベルを保つためデコード回路４からのデコード信号ＤＥ
Ｃ１はイネーブル状態となり、短い周期での内部リフレ
ッシュが温度にかかわりなく実行される。
【００２５】この際、温度範囲限定デコード回路５も活
性化しているが、スイッチ回路の組合わせでデコード回
路４の設定値より上位に設定されているため、デコード
信号ＤＥＣ１の方が必ず先に活性化され、ひき続きリセ
ット信号発生回路６からリセット信号ＣＲＳＴが発生し
て、カウンタ回路２がリセットされる。このリセットさ
れることによりリフレッシュ要求信号発生回路７により
発生したリフレッシュ要求信号ＲＥＦにより内部リフレ
ッシュが開始される。
性化しているが、スイッチ回路の組合わせでデコード回
路４の設定値より上位に設定されているため、デコード
信号ＤＥＣ１の方が必ず先に活性化され、ひき続きリセ
ット信号発生回路６からリセット信号ＣＲＳＴが発生し
て、カウンタ回路２がリセットされる。このリセットさ
れることによりリフレッシュ要求信号発生回路７により
発生したリフレッシュ要求信号ＲＥＦにより内部リフレ
ッシュが開始される。
【００２６】従って、温度範囲限定デコード回路５から
は、温度範囲限定モード信号ＴＲＭが低レベルである限
り、デコード信号ＤＥＣ２が出力されることはない。
は、温度範囲限定モード信号ＴＲＭが低レベルである限
り、デコード信号ＤＥＣ２が出力されることはない。
【００２７】次に温度範囲を限定し、常温での使用に限
った場合には、リフレッシュ制御信号ＲＦＳＨを低レベ
ルとしてセルフリフレッシュモードに入る際に、書込み
制御信号ＷＥを高レベルとすることにより、温度範囲限
定モード信号ＴＲＭを高レベルとする。
った場合には、リフレッシュ制御信号ＲＦＳＨを低レベ
ルとしてセルフリフレッシュモードに入る際に、書込み
制御信号ＷＥを高レベルとすることにより、温度範囲限
定モード信号ＴＲＭを高レベルとする。
【００２８】この外部からの制御信号のレベルの組合せ
により、温度範囲を限定してやることによりデコード回
路４からのデコード信号ＤＥＣ１は低レベルのままとな
り、デコード回路５の設定値までカウントアップを続
け、デコード信号ＤＥＣ２が出力されるとカウンタ回路
２をリセットし、リフレッシュ要求信号ＲＥＦを発生し
て、内部リフレッシュ動作を開始することになる。従っ
て、温度範囲限定モードに設定すれば、内部リフレッシ
ュ周期が十分長くなり、消費電流を少なくすることがで
きる。
により、温度範囲を限定してやることによりデコード回
路４からのデコード信号ＤＥＣ１は低レベルのままとな
り、デコード回路５の設定値までカウントアップを続
け、デコード信号ＤＥＣ２が出力されるとカウンタ回路
２をリセットし、リフレッシュ要求信号ＲＥＦを発生し
て、内部リフレッシュ動作を開始することになる。従っ
て、温度範囲限定モードに設定すれば、内部リフレッシ
ュ周期が十分長くなり、消費電流を少なくすることがで
きる。
【００２９】
【発明の効果】以上説明したように本発明は、第１のデ
コード信号より長い周期の第２のデコード信号を発生す
る第２のデコード回路を設け、外部からの制御信号によ
り第１，第２のデコード信号を選択してこの選択された
デコード信号によりカウンタ回路をリセットしてこのタ
イミングでリフレッシュ要求信号を発生する構成とする
ことにより、使用温度範囲に応じて適正な周期のリフレ
ッシュ要求信号を発生することができるので、必要以上
にリフレッシュすることがなくなり、消費電流を低減す
ることができる効果がある。
コード信号より長い周期の第２のデコード信号を発生す
る第２のデコード回路を設け、外部からの制御信号によ
り第１，第２のデコード信号を選択してこの選択された
デコード信号によりカウンタ回路をリセットしてこのタ
イミングでリフレッシュ要求信号を発生する構成とする
ことにより、使用温度範囲に応じて適正な周期のリフレ
ッシュ要求信号を発生することができるので、必要以上
にリフレッシュすることがなくなり、消費電流を低減す
ることができる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例のデコード回路の具体例
を示す回路図である。
を示す回路図である。
【図３】図１に示された実施例の温度範囲限定デコード
回路の具体例を示す回路図である。
回路の具体例を示す回路図である。
【図４】図１に示された実施例のリセット信号発生回路
の具体例を示す回路図である。
の具体例を示す回路図である。
【図５】従来の半導体メモリの一例を示すブロック図で
ある。
ある。
【図６】図５に示された半導体メモリのデコード回路の
具体例を示す回路図である。
具体例を示す回路図である。
【図７】図５に示された半導体メモリのリセット信号発
生回路の具体例を示す回路図である。
生回路の具体例を示す回路図である。
【図８】図５に示された半導体メモリのリフレッシュ要
求信号発生回路の具体例を示す回路図である。
求信号発生回路の具体例を示す回路図である。
【図９】図５〜図８に示された半導体メモリの動作を説
明するための各部信号のタイミング図である。
明するための各部信号のタイミング図である。
１ 発振回路 ２ カウンタ回路 ３ 温度範囲限定モード制御回路 ４，４ａ デコード回路 ５ 温度範囲限定デコード回路 ６，６ａ リセット信号発生回路 ７ リフレッシュ要求信号発生回路 Ｄ６１ ディレイ回路 Ｇ１，Ｇ４１〜Ｇ４４，Ｇ５１〜Ｇ５３，Ｇ６１〜Ｇ６
４，Ｇ７１〜Ｇ７５論理ゲート ＩＶ１，ＩＶ２，ＩＶ４１〜ＩＶ４６，ＩＶ５１〜ＩＶ
５６，ＩＶ６１〜ＩＶ６４，ＩＶ７１〜ＩＶ７９ イ
ンバータ Ｓ４１〜Ｓ４６，Ｓ５１〜Ｓ５６ スイッチ回路
４，Ｇ７１〜Ｇ７５論理ゲート ＩＶ１，ＩＶ２，ＩＶ４１〜ＩＶ４６，ＩＶ５１〜ＩＶ
５６，ＩＶ６１〜ＩＶ６４，ＩＶ７１〜ＩＶ７９ イ
ンバータ Ｓ４１〜Ｓ４６，Ｓ５１〜Ｓ５６ スイッチ回路
Claims (3)
- 【請求項１】 スタート信号により活性化し所定の周波
数のクロック信号を発生する発振回路と、複数段の２進
カウンタ素子を備え前記クロック信号をカウントして複
数ビットのカウント信号を各段の出力端から出力し、リ
セット信号により初期化されて初期値からのカウントを
再開するカウンタ回路と、外部からの制御信号が第１の
状態にあるときは第１のレベル，第２の状態にあるとき
は第２のレベルとなる温度範囲限定モード信号を発生す
る温度範囲限定モード制御回路と、前記温度範囲限定モ
ード信号が第１のレベルのとき活性化し前記カウント信
号の値が予め設定された第１の値になると１パルスの第
１のデコード信号を発生する第１のデコード回路と、前
記カウント信号の値が前記第１の値より大きい第２の値
になると１パルスの第２のデコード信号を発生する第２
のデコード回路と、前記第１及び第２のデコード信号を
基に前記リセット信号を発生するリセット信号発生回路
と、前記クロック信号及びカウント信号を入力し前記リ
セット信号の発生に伴ってリフレッシュ要求信号を発生
するリフレッシュ要求信号発生回路とを有することを特
徴とする半導体メモリ。 - 【請求項２】 スタート信号が、外部からのリフレッシ
ュ制御信号が活性化レベルになると活性化レベルになる
請求項１記載の半導体メモリ。 - 【請求項３】 温度範囲限定モード制御回路が、外部か
らのリフレッシュ制御信号及び他の特定の制御信号が活
性化レベルのとき第１のレベルとなる温度範囲限定モー
ド信号を発生する回路である請求項１記載の半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217666A JPH0554648A (ja) | 1991-08-29 | 1991-08-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217666A JPH0554648A (ja) | 1991-08-29 | 1991-08-29 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554648A true JPH0554648A (ja) | 1993-03-05 |
Family
ID=16707818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3217666A Pending JPH0554648A (ja) | 1991-08-29 | 1991-08-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554648A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934210B2 (en) | 2001-08-30 | 2005-08-23 | Renesas Technology Corporation | Semiconductor memory circuit |
| US7206246B2 (en) | 2002-02-25 | 2007-04-17 | Fujitsu Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| US7474580B2 (en) | 2006-06-12 | 2009-01-06 | Hynix Semiconductor Inc. | Apparatus and method for controlling refresh operation of semiconductor integrated circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4938528A (ja) * | 1972-08-11 | 1974-04-10 |
-
1991
- 1991-08-29 JP JP3217666A patent/JPH0554648A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4938528A (ja) * | 1972-08-11 | 1974-04-10 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6934210B2 (en) | 2001-08-30 | 2005-08-23 | Renesas Technology Corporation | Semiconductor memory circuit |
| US7088636B2 (en) | 2001-08-30 | 2006-08-08 | Renesas Technology Corporation | Semiconductor memory circuit |
| US7292496B2 (en) | 2001-08-30 | 2007-11-06 | Renesas Technology Corporation | Semiconductor memory circuit |
| US7821862B2 (en) | 2001-08-30 | 2010-10-26 | Renesas Electronics Corporation | Semiconductor memory circuit |
| US7995417B2 (en) | 2001-08-30 | 2011-08-09 | Renesas Electronics Corporation | Semiconductor memory circuit |
| US8223577B2 (en) | 2001-08-30 | 2012-07-17 | Renesas Electronics Corporation | Semiconductor memory circuit |
| US7206246B2 (en) | 2002-02-25 | 2007-04-17 | Fujitsu Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| US7764559B2 (en) | 2002-02-25 | 2010-07-27 | Fujitsu Semiconductor Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| US8023353B2 (en) | 2002-02-25 | 2011-09-20 | Fujitsu Semiconductor Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| US7474580B2 (en) | 2006-06-12 | 2009-01-06 | Hynix Semiconductor Inc. | Apparatus and method for controlling refresh operation of semiconductor integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980714 |