JPH08129885A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH08129885A JPH08129885A JP6265569A JP26556994A JPH08129885A JP H08129885 A JPH08129885 A JP H08129885A JP 6265569 A JP6265569 A JP 6265569A JP 26556994 A JP26556994 A JP 26556994A JP H08129885 A JPH08129885 A JP H08129885A
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- cycle
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Abstract
(57)【要約】
【目的】セルフリフレッシュ機能を内蔵する半導体メモ
リ装置のセルフリフレッシュ電流を低減し、当該半導体
メモリ装置の歩留まりを向上させる。 【構成】本発明の半導体メモリ装置は、ＲＡＳ＃信号お
よびＣＡＳ＃信号を入力し、セルフリフレッシュ動作モ
ードと判定した場合に、ＳＲ判定信号ＳＲを出力するＳ
Ｒ判定回路２と、外部アドレス信号Ａ0 、Ａ1 、……、
Ａk 、前記ＣＡＳ＃信号および前記ＳＲ判定信号ＳＲを
入力して、リフレッシュ動作におけるリフレッシュ周期
を設定するためのＳＲ周期信号φを生成して出力するタ
イマー１と、前記ＳＲ判定信号ＳＲおよび前記ＳＲ周期
信号φを入力して、所定の制御クロック信号を出力する
制御クロック発生回路３と、リフレッシュ・カウンタ４
と、ロウ・デコーダ回路５と、メモリセル・マトリクス
６と、センスアンプ７とを備えて構成される。
リ装置のセルフリフレッシュ電流を低減し、当該半導体
メモリ装置の歩留まりを向上させる。 【構成】本発明の半導体メモリ装置は、ＲＡＳ＃信号お
よびＣＡＳ＃信号を入力し、セルフリフレッシュ動作モ
ードと判定した場合に、ＳＲ判定信号ＳＲを出力するＳ
Ｒ判定回路２と、外部アドレス信号Ａ0 、Ａ1 、……、
Ａk 、前記ＣＡＳ＃信号および前記ＳＲ判定信号ＳＲを
入力して、リフレッシュ動作におけるリフレッシュ周期
を設定するためのＳＲ周期信号φを生成して出力するタ
イマー１と、前記ＳＲ判定信号ＳＲおよび前記ＳＲ周期
信号φを入力して、所定の制御クロック信号を出力する
制御クロック発生回路３と、リフレッシュ・カウンタ４
と、ロウ・デコーダ回路５と、メモリセル・マトリクス
６と、センスアンプ７とを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にダイナミック・ランダム・アクセス・メモリにより
構成される半導体メモリ装置に関する。
特にダイナミック・ランダム・アクセス・メモリにより
構成される半導体メモリ装置に関する。
【０００２】
【従来の技術】従来、半導体メモリ装置の中において、
特にダイナミック・ランダム・アクセス・メモリ（以
下、ＤＲＡＭと云う）により構成される半導体メモリ装
置においては、記憶用のメモリセルは、大容量化が可能
な１トランジスタ、１キャパシタにより構成されてい
る。このＤＲＡＭのメモリセルにおける“１”および
“０”の情報は、キャパシタに蓄積されている電荷の有
無により判別されるために、長時間放置するとキャパシ
タにおけるリーク電流により蓄積電荷が減少し、書き込
み情報が失われてしまうことなる。従って、蓄積電荷が
一定量以下に減少する前に蓄積されている情報を読み出
して、同一情報を再書き込みするリフレッシュと呼ばれ
る動作を実行して、情報の消失を防止する必要がある。
特にダイナミック・ランダム・アクセス・メモリ（以
下、ＤＲＡＭと云う）により構成される半導体メモリ装
置においては、記憶用のメモリセルは、大容量化が可能
な１トランジスタ、１キャパシタにより構成されてい
る。このＤＲＡＭのメモリセルにおける“１”および
“０”の情報は、キャパシタに蓄積されている電荷の有
無により判別されるために、長時間放置するとキャパシ
タにおけるリーク電流により蓄積電荷が減少し、書き込
み情報が失われてしまうことなる。従って、蓄積電荷が
一定量以下に減少する前に蓄積されている情報を読み出
して、同一情報を再書き込みするリフレッシュと呼ばれ
る動作を実行して、情報の消失を防止する必要がある。
【０００３】しかしながら、ＤＲＡＭにより構成される
半導体メモリ装置においては、読み出しも書き込みも行
わない待機状態においても、一定の期間でのリフレッシ
ュ動作を行うことは必要不可欠のことであり、このため
に、リフレッシュに必要なアドレスの設定および制御ク
ロックの供給などを、外部回路を介して行うことが必要
条件となっている。このためにメモリシステムが複雑化
する傾向にある。これに対応して、近年においては、メ
モリシステムの簡略化を目的として、リフレッシュ動作
を外部回路に依存することなく、半導体メモリ装置内部
において行うセルフリフレッシュ方式によるリフレッシ
ュ動作が一般的に行われるようになってきている。
半導体メモリ装置においては、読み出しも書き込みも行
わない待機状態においても、一定の期間でのリフレッシ
ュ動作を行うことは必要不可欠のことであり、このため
に、リフレッシュに必要なアドレスの設定および制御ク
ロックの供給などを、外部回路を介して行うことが必要
条件となっている。このためにメモリシステムが複雑化
する傾向にある。これに対応して、近年においては、メ
モリシステムの簡略化を目的として、リフレッシュ動作
を外部回路に依存することなく、半導体メモリ装置内部
において行うセルフリフレッシュ方式によるリフレッシ
ュ動作が一般的に行われるようになってきている。
【０００４】図６は、上記の従来行われているセルフリ
フレッシュ方式を用いた半導体メモリ装置の一例の構成
を示すブロック図であり、リフレッシュ動作のために必
要なリフレッシュ周期を決定するセルフリフレッシュ周
期信号（以下、ＳＲ周期信号と云う）φを生成して出力
するタイマー１と、セルフリフレッシュ判定回路（以
下、ＳＲ判定回路と云う）２と、制御クロック発生回路
３と、リフレッシュ・カウンタ４と、ロウ・デコーダ回
路５と、メモリセル・マトリクス６と、センスアンプ７
とを備えて構成される。なお、本従来例は、特開昭６３
−１５２０９４号公報に記載されている「半導体ダイナ
ミックメモリ装置」に準拠する例である。また、図７は
タイマー１の内部構成を示すブロック図であり、図８は
カウンタ９に対応する分周回路１０の内部構成を示す回
路図である。タイマー１は、オシレータ８、カウンタ９
および分周回路１０により構成され、分周回路１０は、
カウンタ９に対応して、ｋ（正整数）個のスイッチを含
むスイッチ回路２９、ｋ個のインバータ３０1 、３
０2 、……、３０k およびＮＡＮＤ回路３１により構成
されている。なお、分周回路１０に含まれるスイッチ回
路２９は、カウンタ９の出力Ｃi （ｉ＝１、２、……、
ｋ）をリフレッシュ周期に応じて調整するための回路で
あり、通常は、製造の最終工程、例えばＡｌ（アルミニ
ウム）等のメタルオプションにより構成されているのが
一般的である。
フレッシュ方式を用いた半導体メモリ装置の一例の構成
を示すブロック図であり、リフレッシュ動作のために必
要なリフレッシュ周期を決定するセルフリフレッシュ周
期信号（以下、ＳＲ周期信号と云う）φを生成して出力
するタイマー１と、セルフリフレッシュ判定回路（以
下、ＳＲ判定回路と云う）２と、制御クロック発生回路
３と、リフレッシュ・カウンタ４と、ロウ・デコーダ回
路５と、メモリセル・マトリクス６と、センスアンプ７
とを備えて構成される。なお、本従来例は、特開昭６３
−１５２０９４号公報に記載されている「半導体ダイナ
ミックメモリ装置」に準拠する例である。また、図７は
タイマー１の内部構成を示すブロック図であり、図８は
カウンタ９に対応する分周回路１０の内部構成を示す回
路図である。タイマー１は、オシレータ８、カウンタ９
および分周回路１０により構成され、分周回路１０は、
カウンタ９に対応して、ｋ（正整数）個のスイッチを含
むスイッチ回路２９、ｋ個のインバータ３０1 、３
０2 、……、３０k およびＮＡＮＤ回路３１により構成
されている。なお、分周回路１０に含まれるスイッチ回
路２９は、カウンタ９の出力Ｃi （ｉ＝１、２、……、
ｋ）をリフレッシュ周期に応じて調整するための回路で
あり、通常は、製造の最終工程、例えばＡｌ（アルミニ
ウム）等のメタルオプションにより構成されているのが
一般的である。
【０００５】以下、図６、図７および図８を参照して従
来のセルフリフレッシュ方式を用いた半導体メモリ装置
について説明する。
来のセルフリフレッシュ方式を用いた半導体メモリ装置
について説明する。
【０００６】図６において、まず、セルフリフレッシュ
動作を起動するために、ＣＡＳバー信号（以下、ＣＡＳ
＃信号と云う）およびＲＡＳバー信号（以下、ＲＡＳ＃
信号と云う）がＳＲ判定回路２に入力される。なお、以
下においては、反転記号が付される信号名に対しては、
信号名の後に“＃”を付記するものとする。このＣＡＳ
＃信号およびＲＡＳ＃信号は一定期間（ｔＲＡＳＳ）
“ＬＯＷ”レベルに保持されて入力され、ＳＲ判定回路
２においてリフレッシュモードであると判定されると、
セルフリフレッシュ判定信号（以下、ＳＲ判定信号と云
う）ＳＲが出力されて、タイマー１および制御クロック
発生回路３に入力される。タイマー１においては、この
ＳＲ判定信号ＳＲの入力を受けて起動し、リフレッシュ
周期を規定するＳＲ周期信号φが出力されて制御クロッ
ク発生回路３に入力される。制御クロック発生回路３に
おいては、ＳＲ判定信号ＳＲの入力とＳＲ周期信号φの
入力を受けて、セルフリフレッシュ周期を対応する制御
クロック信号が生成されて出力され、リフレッシュ・カ
ウンタ４、ロウ・デコーダ回路５およびセンスアンプ７
に入力される。そして、リフレッシュ・カウンタ４、ロ
ウ・デコーダ回路５およびセンスアンプ６により、前記
制御クロック信号の入力に対応して、リフレッシュ・カ
ウンタ４により指定されたメモリセル・マトリクス６の
行アドレスに属するメモリセルのリフレッシュ動作が実
行される。その後、１リフレッシュ周期内において、リ
フレッシュ・カウンタ４が１ビット前進され、次の行ア
ドレスに属するメモリセルのリフレッシュが実行され
る。このようにして、ｍ行×ｎ列のメモリセル・マトリ
クス６を有する半導体メモリ装置の場合には、セルフリ
フレッシュをｍ周期分実行することにより、全メモリセ
ルに対するリフレッシュが完了する。
動作を起動するために、ＣＡＳバー信号（以下、ＣＡＳ
＃信号と云う）およびＲＡＳバー信号（以下、ＲＡＳ＃
信号と云う）がＳＲ判定回路２に入力される。なお、以
下においては、反転記号が付される信号名に対しては、
信号名の後に“＃”を付記するものとする。このＣＡＳ
＃信号およびＲＡＳ＃信号は一定期間（ｔＲＡＳＳ）
“ＬＯＷ”レベルに保持されて入力され、ＳＲ判定回路
２においてリフレッシュモードであると判定されると、
セルフリフレッシュ判定信号（以下、ＳＲ判定信号と云
う）ＳＲが出力されて、タイマー１および制御クロック
発生回路３に入力される。タイマー１においては、この
ＳＲ判定信号ＳＲの入力を受けて起動し、リフレッシュ
周期を規定するＳＲ周期信号φが出力されて制御クロッ
ク発生回路３に入力される。制御クロック発生回路３に
おいては、ＳＲ判定信号ＳＲの入力とＳＲ周期信号φの
入力を受けて、セルフリフレッシュ周期を対応する制御
クロック信号が生成されて出力され、リフレッシュ・カ
ウンタ４、ロウ・デコーダ回路５およびセンスアンプ７
に入力される。そして、リフレッシュ・カウンタ４、ロ
ウ・デコーダ回路５およびセンスアンプ６により、前記
制御クロック信号の入力に対応して、リフレッシュ・カ
ウンタ４により指定されたメモリセル・マトリクス６の
行アドレスに属するメモリセルのリフレッシュ動作が実
行される。その後、１リフレッシュ周期内において、リ
フレッシュ・カウンタ４が１ビット前進され、次の行ア
ドレスに属するメモリセルのリフレッシュが実行され
る。このようにして、ｍ行×ｎ列のメモリセル・マトリ
クス６を有する半導体メモリ装置の場合には、セルフリ
フレッシュをｍ周期分実行することにより、全メモリセ
ルに対するリフレッシュが完了する。
【０００７】なお、セルフリフレッシュ周期は、メモリ
セルの微少リーク特性（以下、ホールド特性と云う）
と、リフレッシュ電流により決定される、また、メモリ
セルのホールド特性は温度に対して顕著に依存してお
り、一般的には、１０°Ｃ上昇することによりメモリセ
ルのホールド時間は半分になる。即ち、高温においては
ホールド時間はより一層短縮され、ホールド特性として
は最も厳しい状態となる。このために、セルフリフレッ
シュの周期は、高温におけるメモセルのホールド時間に
より決定されることになる。一方、セルフリフレッシュ
電流は、交流成分、即ち充放電電流はセルフリフレッシ
ュの周期に反比例して変化する。また、セルフリフレッ
シュの周期、即ちオシレータ８（図７参照）の温度依存
性は小さく、セルフリフレッシュ電流の温度依存性も小
さい。これにより、セルフリフレッシュ周期は高温にお
けるホールド特性を考慮して設定せざるを得ないため、
その動作電流はあまり小さい値にすることができない。
更に、図８に示される分周回路１０においては、カウン
タ９の出力を受けて、スイッチ回路３４は、メタルオプ
ションによるタイマー周期設定により切替制御されてお
り、その出力がＮＡＮＤ回路３６を介して信号φが生成
されて出力されている。従って、前記メタルオプション
により、セルフリフレッシュ方式に対応するセルフリフ
レッシュ周期が一度決定されると、その周期を変更する
ことは不可能である。なお、スイッチ回路３４をレーザ
ー等により切断して切替えるようにすることもできる
が、その方法はウェ−ハ状態における調整に止まり、製
品の組立て後においては切替えは不可能である。
セルの微少リーク特性（以下、ホールド特性と云う）
と、リフレッシュ電流により決定される、また、メモリ
セルのホールド特性は温度に対して顕著に依存してお
り、一般的には、１０°Ｃ上昇することによりメモリセ
ルのホールド時間は半分になる。即ち、高温においては
ホールド時間はより一層短縮され、ホールド特性として
は最も厳しい状態となる。このために、セルフリフレッ
シュの周期は、高温におけるメモセルのホールド時間に
より決定されることになる。一方、セルフリフレッシュ
電流は、交流成分、即ち充放電電流はセルフリフレッシ
ュの周期に反比例して変化する。また、セルフリフレッ
シュの周期、即ちオシレータ８（図７参照）の温度依存
性は小さく、セルフリフレッシュ電流の温度依存性も小
さい。これにより、セルフリフレッシュ周期は高温にお
けるホールド特性を考慮して設定せざるを得ないため、
その動作電流はあまり小さい値にすることができない。
更に、図８に示される分周回路１０においては、カウン
タ９の出力を受けて、スイッチ回路３４は、メタルオプ
ションによるタイマー周期設定により切替制御されてお
り、その出力がＮＡＮＤ回路３６を介して信号φが生成
されて出力されている。従って、前記メタルオプション
により、セルフリフレッシュ方式に対応するセルフリフ
レッシュ周期が一度決定されると、その周期を変更する
ことは不可能である。なお、スイッチ回路３４をレーザ
ー等により切断して切替えるようにすることもできる
が、その方法はウェ−ハ状態における調整に止まり、製
品の組立て後においては切替えは不可能である。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置においては、セルフリフレッシュ方式を適用
する場合には、セルフリフレッシュ周期を、高温におけ
るホールド特性の実力値を参照して決定せざるを得ない
ために、セルフリフレッシュ周期をあまり長い周期に設
定することができず、このために、セルフリフレッシュ
電流を小さい値に抑えることができないという欠点があ
る。
メモリ装置においては、セルフリフレッシュ方式を適用
する場合には、セルフリフレッシュ周期を、高温におけ
るホールド特性の実力値を参照して決定せざるを得ない
ために、セルフリフレッシュ周期をあまり長い周期に設
定することができず、このために、セルフリフレッシュ
電流を小さい値に抑えることができないという欠点があ
る。
【０００９】更に、セルフリフレッシュ周期を一度決め
てしまうと、その周期を変更することが不可能となるた
めに、例えば、選別工程においてホールド時間が劣化し
て、セルフリフレッシュ周期の設定に必要なだけのホー
ルド時間が不足した場合には、当該半導体メモリ装置は
不良品にならざるを得なくなり、歩留りの低下を招くと
いう欠点があるとともに、特に、ホールド時間が、同一
ロット内であってもバラツキが大きいために、セルフリ
フレッシュ周期の調整が非常に困難になるという欠点が
ある。
てしまうと、その周期を変更することが不可能となるた
めに、例えば、選別工程においてホールド時間が劣化し
て、セルフリフレッシュ周期の設定に必要なだけのホー
ルド時間が不足した場合には、当該半導体メモリ装置は
不良品にならざるを得なくなり、歩留りの低下を招くと
いう欠点があるとともに、特に、ホールド時間が、同一
ロット内であってもバラツキが大きいために、セルフリ
フレッシュ周期の調整が非常に困難になるという欠点が
ある。
【００１０】
【課題を解決するための手段】本発明の半導体メモリ装
置は、ダイナミック・ランダム・アクセス・メモリとし
て形成される複数行×複数列のメモリセル・マトリック
スと、前記メモリセル・マトリックスの複数行のメモリ
セルを選択する行選択回路と、前記メモリセル・マトリ
ックスの複数列のメモリセルに対応する情報の読み出し
／書き込みを行うセンスアンプと、前記行選択回路を駆
動して所定のリフレッシュカウンタにより指定される行
アドレスに対応するメモリセルを選択するとともに前記
センスアンプを活性化し、且つ、選択された行のメモリ
セルのリフレッシュを実行して、当該リフレッシュ動作
後に前記リレフレッシュカウンタを１ビット前進させる
ように機能する制御クロック信号を生成して出力する制
御クロック発生手段と、を少なくとも備える半導体メモ
リ装置において、前記制御クロック発生手段が、所定の
外部アドレス信号およびＲＡＳ＃信号／ＣＡＳ＃信号の
入力を受けて、前記メモリセル・マトリックスの複数行
のメモリセルを各行ごとに逐次リフレッシュするため
に、前記外部アドレス信号によりリフレッシュ周期が規
定される前記制御クロック信号を生成して出力すること
を特徴としている。
置は、ダイナミック・ランダム・アクセス・メモリとし
て形成される複数行×複数列のメモリセル・マトリック
スと、前記メモリセル・マトリックスの複数行のメモリ
セルを選択する行選択回路と、前記メモリセル・マトリ
ックスの複数列のメモリセルに対応する情報の読み出し
／書き込みを行うセンスアンプと、前記行選択回路を駆
動して所定のリフレッシュカウンタにより指定される行
アドレスに対応するメモリセルを選択するとともに前記
センスアンプを活性化し、且つ、選択された行のメモリ
セルのリフレッシュを実行して、当該リフレッシュ動作
後に前記リレフレッシュカウンタを１ビット前進させる
ように機能する制御クロック信号を生成して出力する制
御クロック発生手段と、を少なくとも備える半導体メモ
リ装置において、前記制御クロック発生手段が、所定の
外部アドレス信号およびＲＡＳ＃信号／ＣＡＳ＃信号の
入力を受けて、前記メモリセル・マトリックスの複数行
のメモリセルを各行ごとに逐次リフレッシュするため
に、前記外部アドレス信号によりリフレッシュ周期が規
定される前記制御クロック信号を生成して出力すること
を特徴としている。
【００１１】なお、前記制御クロック発生手段は、前記
ＲＡＳ＃信号／ＣＡＳ＃信号の入力を受けて、動作モー
ドがセルフリフレッシュ動作モードであるか否かを判定
し、セルフリフレッシュ動作モードであると判定される
場合に、所定のＳＲ判定信号を出力するＳＲ判定回路
と、前記外部アドレス信号、前記ＣＡＳ＃信号および前
記ＳＲ判定信号を入力して、セルフリフレッシュ動作の
リフレッシュ周期を指定するＳＲ周期信号を生成して出
力するタイマーと、前記ＳＲ判定信号および前記ＳＲ周
期信号を入力して、前記制御クロック信号を生成して出
力する制御クロック発生回路とを少なくとも備えて構成
してもよい。
ＲＡＳ＃信号／ＣＡＳ＃信号の入力を受けて、動作モー
ドがセルフリフレッシュ動作モードであるか否かを判定
し、セルフリフレッシュ動作モードであると判定される
場合に、所定のＳＲ判定信号を出力するＳＲ判定回路
と、前記外部アドレス信号、前記ＣＡＳ＃信号および前
記ＳＲ判定信号を入力して、セルフリフレッシュ動作の
リフレッシュ周期を指定するＳＲ周期信号を生成して出
力するタイマーと、前記ＳＲ判定信号および前記ＳＲ周
期信号を入力して、前記制御クロック信号を生成して出
力する制御クロック発生回路とを少なくとも備えて構成
してもよい。
【００１２】また、前記タイマーは、セルフリフレッシ
ュクロック信号を生成して出力するオシレータと、前記
セルフリフレッシュクロック信号を入力してカウントし
て出力するカンウンタと、前記外部アドレス信号、前記
ＲＡＳ＃信号および前記ＳＲ判定信号を入力して、前記
外部アドレス信号により指定されるセルフリフレッシュ
周期設定信号（以下、ＳＲ周期設定信号と云う）を生成
して出力するタイマー周期設定回路と、前記カウンタの
カウント出力および前記ＳＲ周期設定信号を入力して、
セルフリフレッシュ周期を規定する前記ＳＲ周期信号を
出力する分周回路とを備えて構成してもよい。
ュクロック信号を生成して出力するオシレータと、前記
セルフリフレッシュクロック信号を入力してカウントし
て出力するカンウンタと、前記外部アドレス信号、前記
ＲＡＳ＃信号および前記ＳＲ判定信号を入力して、前記
外部アドレス信号により指定されるセルフリフレッシュ
周期設定信号（以下、ＳＲ周期設定信号と云う）を生成
して出力するタイマー周期設定回路と、前記カウンタの
カウント出力および前記ＳＲ周期設定信号を入力して、
セルフリフレッシュ周期を規定する前記ＳＲ周期信号を
出力する分周回路とを備えて構成してもよい。
【００１３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１４】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、リフレッ
シュ動作のリフレッシュ周期を決定するためのＳＲ周期
信号φを生成して出力するタイマー１と、ＳＲ判定回路
２と、制御クロック発生回路３と、リフレッシュ・カウ
ンタ４と、ロウ・デコーダ回路５と、メモリセル・マト
リクス６と、センスアンプ７とを備えて構成される。図
２、図３および図４は、それぞれタイマー１、分周回路
１０およびタイマー周期設定回路１１の一実施例の内部
構成を示す図であり、タイマー１は、オシレータ８、カ
ウンタ９、分周回路１０およびタイマー周期設定回路１
１により構成され、分周回路１０は、カウンタ９に対応
して、インバータ１２1 〜１２k 、１４1 〜１４k 、ト
ランスファゲート１３1 〜１３2kおよびＮＡＮＤ回路１
５により構成されており、タイマー周期設定回路１１
は、ＮＡＮＤ回路１６、インバータ１７〜２０、２１1
〜２１k 、２２1 〜２２k 、２７1 〜２７2k、２８1 〜
２８k 、スイッチ２４1 〜２４2k、ＰＭＯＳトランジス
タ２５1 〜２５k およびＮＭＯＳトランジスタ２６1〜
２６k により構成されている。また、図５（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）は、本実
施例の動作を示すタイミング図である。
である。図１に示されるように、本実施例は、リフレッ
シュ動作のリフレッシュ周期を決定するためのＳＲ周期
信号φを生成して出力するタイマー１と、ＳＲ判定回路
２と、制御クロック発生回路３と、リフレッシュ・カウ
ンタ４と、ロウ・デコーダ回路５と、メモリセル・マト
リクス６と、センスアンプ７とを備えて構成される。図
２、図３および図４は、それぞれタイマー１、分周回路
１０およびタイマー周期設定回路１１の一実施例の内部
構成を示す図であり、タイマー１は、オシレータ８、カ
ウンタ９、分周回路１０およびタイマー周期設定回路１
１により構成され、分周回路１０は、カウンタ９に対応
して、インバータ１２1 〜１２k 、１４1 〜１４k 、ト
ランスファゲート１３1 〜１３2kおよびＮＡＮＤ回路１
５により構成されており、タイマー周期設定回路１１
は、ＮＡＮＤ回路１６、インバータ１７〜２０、２１1
〜２１k 、２２1 〜２２k 、２７1 〜２７2k、２８1 〜
２８k 、スイッチ２４1 〜２４2k、ＰＭＯＳトランジス
タ２５1 〜２５k およびＮＭＯＳトランジスタ２６1〜
２６k により構成されている。また、図５（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）は、本実
施例の動作を示すタイミング図である。
【００１５】以下、図１、図２、図３、図４および図５
を参照して、セルフリフレッシュ方式が適用される本実
施例の動作について説明する。
を参照して、セルフリフレッシュ方式が適用される本実
施例の動作について説明する。
【００１６】図１において、セルフリフレッシュ動作を
起動するために、ＣＡＳ＃信号およびＲＡＳ＃信号がＳ
Ｒ判定回路２に対して、一定期間（ｔＲＡＳＳ）“ＬＯ
Ｗ”レベルに保持されて入力されるとともに、“ＬＯ
Ｗ”レベルのＣＡＳ＃信号は、同時にタイマー１に含ま
れるタイマー周期設定回路１１にも入力される（図２参
照）。これを受けて、ＳＲ判定回路２においてはリフレ
ッシュモードであると判定されて、ＳＲ判定信号ＳＲが
“ＨＩＧＨ”レベルにて出力され、タイマー１に含まれ
るタイマー周期設定回路１１（図２参照）に入力される
とともに、制御クロック発生回路３にも入力される。タ
イマー１においては、図２に示されるように、オシレー
タ８の出力がカウンタ９においてカウントされ、そのカ
ウント出力Ｃi は分周回路１０に入力される。他方にお
いて、タイマー周期設定回路１１に対しては外部アドレ
ス信号Ａ0 、Ａ1 、……、Ａk 、“ＨＩＧＨ”レベルの
ＳＲ判定信号ＳＲおよび“ＬＯＷ”レベルのＣＡＳ＃信
号が入力されており、タイマー周期設定回路１１におい
ては、ＳＲ判定回路２より出力される“ＨＩＧＨ”レベ
ルのＳＲ判定信号ＳＲおよび“ＬＯＷ”レベルのＣＡＳ
＃信号の入力を介して、外部アドレス信号Ａ0 、Ａ1 、
……、Ａk の値により決定されるＳＲ周期設定信号ＳＷ
i （ｉ＝１、２、………、ｋ）が出力されて、分周回路
１０に入力される。
起動するために、ＣＡＳ＃信号およびＲＡＳ＃信号がＳ
Ｒ判定回路２に対して、一定期間（ｔＲＡＳＳ）“ＬＯ
Ｗ”レベルに保持されて入力されるとともに、“ＬＯ
Ｗ”レベルのＣＡＳ＃信号は、同時にタイマー１に含ま
れるタイマー周期設定回路１１にも入力される（図２参
照）。これを受けて、ＳＲ判定回路２においてはリフレ
ッシュモードであると判定されて、ＳＲ判定信号ＳＲが
“ＨＩＧＨ”レベルにて出力され、タイマー１に含まれ
るタイマー周期設定回路１１（図２参照）に入力される
とともに、制御クロック発生回路３にも入力される。タ
イマー１においては、図２に示されるように、オシレー
タ８の出力がカウンタ９においてカウントされ、そのカ
ウント出力Ｃi は分周回路１０に入力される。他方にお
いて、タイマー周期設定回路１１に対しては外部アドレ
ス信号Ａ0 、Ａ1 、……、Ａk 、“ＨＩＧＨ”レベルの
ＳＲ判定信号ＳＲおよび“ＬＯＷ”レベルのＣＡＳ＃信
号が入力されており、タイマー周期設定回路１１におい
ては、ＳＲ判定回路２より出力される“ＨＩＧＨ”レベ
ルのＳＲ判定信号ＳＲおよび“ＬＯＷ”レベルのＣＡＳ
＃信号の入力を介して、外部アドレス信号Ａ0 、Ａ1 、
……、Ａk の値により決定されるＳＲ周期設定信号ＳＷ
i （ｉ＝１、２、………、ｋ）が出力されて、分周回路
１０に入力される。
【００１７】上記のタイマー周期設定回路１１の構成は
図４の論理回路に示されるとうりであり、外部アドレス
信号Ａ0 、Ａ1 、……、Ａk が全て“ＨＩＧＨ”レベル
の場合には、セルフリフレッシュ動作時にＳＲ判定信号
ＳＲが“ＨＩＧＨ”レベルになり、ＣＡＳ＃信号が“Ｈ
ＩＧＨ”レベルで入力されると、トランスファゲート２
３1 〜２３k が導通状態となり、アドレス信号Ａ0 、Ａ
1 、……、Ａk の値は、それぞれＳＲ周期設定信号ＳＷ
0 〜Ｗk に伝達されて、これらのＳＲ周期設定信号ＳＷ
0 〜Ｗk の値も全て“ＨＩＧＨ”レベル（ＳＷi ＝１）
の信号として出力される。その後、ＣＡＳ＃信号が“Ｌ
ＯＷ”レベルになると、トランスファゲート２３1 〜２
３k は非導通状態となるが、インバータ２７1 、２
７2 、……、２７k-1 、２７k により構成されるフリッ
プフロップ回路により、ＳＲ周期設定信号ＳＷ0 〜Ｗk
の値は“ＨＩＧＨ”レベルの状態に保持される。なお、
スイッチ２４1 、２４2 、……、２４k-1 、２４k 、Ｐ
ＭＯＳトランジスタ２５1 〜２５k およびＮＭＯＳトラ
ンジスタ２６1 〜２６k を含むか回路は、セルフリフレ
ッシュにエントリー後に、ＣＡＳ＃信号のトグルがない
場合のＳＲ周期設定信号ＳＷ0 〜ＳＷk のデフォルト値
を決定するための回路である。即ち、セルフリフレッシ
ュにエントリー後に、ＣＡＳ＃信号のトグルがない場合
には、トランスファゲート２３1 〜２３k は、非導通状
態が保持されているために、ＳＲ周期設定信号ＳＷ0 〜
ＳＷk の値は、予め所望の設定値になるように、スイッ
チ２４1 、２４2 、……、２４k-1 、２４k により、Ｐ
ＭＯＳトランジスタ２５1 〜２５kおよびＮＭＯＳトラ
ンジスタ２６1 〜２６k によりレベル固定される。図４
に示される状態は、ＳＲ周期設定信号ＳＷ0 が“ＨＩＧ
Ｈ”レベル、ＳＲ周期設定信号ＳＷk が“ＬＯＷ”レベ
ルに設定されている状態を示す。
図４の論理回路に示されるとうりであり、外部アドレス
信号Ａ0 、Ａ1 、……、Ａk が全て“ＨＩＧＨ”レベル
の場合には、セルフリフレッシュ動作時にＳＲ判定信号
ＳＲが“ＨＩＧＨ”レベルになり、ＣＡＳ＃信号が“Ｈ
ＩＧＨ”レベルで入力されると、トランスファゲート２
３1 〜２３k が導通状態となり、アドレス信号Ａ0 、Ａ
1 、……、Ａk の値は、それぞれＳＲ周期設定信号ＳＷ
0 〜Ｗk に伝達されて、これらのＳＲ周期設定信号ＳＷ
0 〜Ｗk の値も全て“ＨＩＧＨ”レベル（ＳＷi ＝１）
の信号として出力される。その後、ＣＡＳ＃信号が“Ｌ
ＯＷ”レベルになると、トランスファゲート２３1 〜２
３k は非導通状態となるが、インバータ２７1 、２
７2 、……、２７k-1 、２７k により構成されるフリッ
プフロップ回路により、ＳＲ周期設定信号ＳＷ0 〜Ｗk
の値は“ＨＩＧＨ”レベルの状態に保持される。なお、
スイッチ２４1 、２４2 、……、２４k-1 、２４k 、Ｐ
ＭＯＳトランジスタ２５1 〜２５k およびＮＭＯＳトラ
ンジスタ２６1 〜２６k を含むか回路は、セルフリフレ
ッシュにエントリー後に、ＣＡＳ＃信号のトグルがない
場合のＳＲ周期設定信号ＳＷ0 〜ＳＷk のデフォルト値
を決定するための回路である。即ち、セルフリフレッシ
ュにエントリー後に、ＣＡＳ＃信号のトグルがない場合
には、トランスファゲート２３1 〜２３k は、非導通状
態が保持されているために、ＳＲ周期設定信号ＳＷ0 〜
ＳＷk の値は、予め所望の設定値になるように、スイッ
チ２４1 、２４2 、……、２４k-1 、２４k により、Ｐ
ＭＯＳトランジスタ２５1 〜２５kおよびＮＭＯＳトラ
ンジスタ２６1 〜２６k によりレベル固定される。図４
に示される状態は、ＳＲ周期設定信号ＳＷ0 が“ＨＩＧ
Ｈ”レベル、ＳＲ周期設定信号ＳＷk が“ＬＯＷ”レベ
ルに設定されている状態を示す。
【００１８】このように、アドレス信号Ａ0 、Ａ1 、…
…、Ａk により規定されて、タイマー周期設定回路１１
より出力されるＳＲ周期設定信号ＳＷi は、分周回路１
０に入力される。タイマー１の構成は図３に示されると
うりであり、前述のように、オシレータ８の出力がカウ
ンタ９においてカウントされ、そのカウント出力Ｃiは
分周回路１０に入力される。また外部アドレス信号Ａ
0 、Ａ1 、……、Ａk 、“ＨＩＧＨ”レベルのＳＲ判定
信号ＳＲおよび“ＬＯＷ”レベルのＣＡＳ＃信号の入力
を受けて、タイマー周期設定回路１１より出力されるＳ
Ｒ周期設定信号ＳＷi も分周回路１０に入力される。分
周回路１０においては、図３に示されるように、カウン
タ９のカウント出力Ｃ0 、Ｃ1 、……、Ｃk およびタイ
マー周期設定回路１１より出力されるＳＲ周期設定信号
ＳＷ0 、ＳＷ1 、……、ＳＷk の入力を受けて、当該Ｓ
Ｒ周期設定信号ＳＷi の切替制御作用により、信号
Ｓ0 、Ｓ1 、……、Ｓk が生成され、ＮＡＮＤ回路１５
においてれらの信号Ｓi の論理積がとられて、ＳＲ周期
信号φが出力される。即ち、セルフリフレッシュ動作時
のリフレッシュ周期は、カウンタ出力Ｃ0 、Ｃ1 、…
…、Ｃk および周期設定信号ＳＷ0 、ＳＷ1 、……、Ｓ
Ｗk の設定値により決定される。そして更に、ＳＲ周期
設定信号ＳＷ0 、ＳＷ1 、……、ＳＷk は、外部アドレ
ス信号Ａ0 、Ａ1 、……、Ａk の値により決定される。
ここにおいて、外部アドレスの取り込みは、図５の動作
タイミング図に示されるように、ＲＡＳ＃信号およびＣ
ＡＳ＃信号の入力後のｔＲＡＳＳ（１００μＳ程度：通
常動作の規格外）後にＳＲ判定信号ＳＲが“ＨＩＧＨ”
レベルとなり、ＣＡＳ＃信号を一度トグルすることによ
り、アドレス信号Ａ0 、Ａ1 、……、Ａk のレベルに応
じて取り込まれる。
…、Ａk により規定されて、タイマー周期設定回路１１
より出力されるＳＲ周期設定信号ＳＷi は、分周回路１
０に入力される。タイマー１の構成は図３に示されると
うりであり、前述のように、オシレータ８の出力がカウ
ンタ９においてカウントされ、そのカウント出力Ｃiは
分周回路１０に入力される。また外部アドレス信号Ａ
0 、Ａ1 、……、Ａk 、“ＨＩＧＨ”レベルのＳＲ判定
信号ＳＲおよび“ＬＯＷ”レベルのＣＡＳ＃信号の入力
を受けて、タイマー周期設定回路１１より出力されるＳ
Ｒ周期設定信号ＳＷi も分周回路１０に入力される。分
周回路１０においては、図３に示されるように、カウン
タ９のカウント出力Ｃ0 、Ｃ1 、……、Ｃk およびタイ
マー周期設定回路１１より出力されるＳＲ周期設定信号
ＳＷ0 、ＳＷ1 、……、ＳＷk の入力を受けて、当該Ｓ
Ｒ周期設定信号ＳＷi の切替制御作用により、信号
Ｓ0 、Ｓ1 、……、Ｓk が生成され、ＮＡＮＤ回路１５
においてれらの信号Ｓi の論理積がとられて、ＳＲ周期
信号φが出力される。即ち、セルフリフレッシュ動作時
のリフレッシュ周期は、カウンタ出力Ｃ0 、Ｃ1 、…
…、Ｃk および周期設定信号ＳＷ0 、ＳＷ1 、……、Ｓ
Ｗk の設定値により決定される。そして更に、ＳＲ周期
設定信号ＳＷ0 、ＳＷ1 、……、ＳＷk は、外部アドレ
ス信号Ａ0 、Ａ1 、……、Ａk の値により決定される。
ここにおいて、外部アドレスの取り込みは、図５の動作
タイミング図に示されるように、ＲＡＳ＃信号およびＣ
ＡＳ＃信号の入力後のｔＲＡＳＳ（１００μＳ程度：通
常動作の規格外）後にＳＲ判定信号ＳＲが“ＨＩＧＨ”
レベルとなり、ＣＡＳ＃信号を一度トグルすることによ
り、アドレス信号Ａ0 、Ａ1 、……、Ａk のレベルに応
じて取り込まれる。
【００１９】例えば、上述のように、アドレス信号
Ａ0 、Ａ1 、……、Ａk の値が全て“ＨＩＧＨ”レベル
の場合には、ＳＲ周期設定信号ＳＷi の値も全て“ＨＩ
ＧＨ”レベルとなり、信号Ｓ0 、Ｓ1 、……、Ｓk の値
は、カウンタ出力Ｃ0 、Ｃ1 、……、Ｃk の値と等しく
なる。ここで、簡単のために一例として、ｋ＝２とし、
オシレータ８の発振出力の周期をｔとすると、ＳＲ周期
信号φは３ｔとなり、この３ｔがセルフリフレッシュ周
期として設定される。一例として、アドレス信号を、Ａ
0 ＝１、Ａ1 ＝０、Ａ2 ＝１とする場合には、ＳＲ周期
設定信号ＳＷ0 、ＳＷ1 およびＳＷ2 の値が、それぞれ
ＳＷ0 ＝１、ＳＷ1 ＝０およびＳＷ2 ＝１となるため、
Ｓ0 ＝Ｃ0 ＃、Ｓ1 ＝Ｃ1 ＃およびＳ2 ＝Ｃ2 となり、
ＳＲ周期信号φは２ｔとなって、この２ｔがセルフリフ
レッシュ周期として設定される。図５（ｅ）および
（ｆ）には、ＳＲ周期信号φがそれぞれ３ｔおよび２ｔ
の場合における、セルフリフレッシュ動作（１）および
セルフリフレッシュ動作（２）の動作タイミング図が示
されている。
Ａ0 、Ａ1 、……、Ａk の値が全て“ＨＩＧＨ”レベル
の場合には、ＳＲ周期設定信号ＳＷi の値も全て“ＨＩ
ＧＨ”レベルとなり、信号Ｓ0 、Ｓ1 、……、Ｓk の値
は、カウンタ出力Ｃ0 、Ｃ1 、……、Ｃk の値と等しく
なる。ここで、簡単のために一例として、ｋ＝２とし、
オシレータ８の発振出力の周期をｔとすると、ＳＲ周期
信号φは３ｔとなり、この３ｔがセルフリフレッシュ周
期として設定される。一例として、アドレス信号を、Ａ
0 ＝１、Ａ1 ＝０、Ａ2 ＝１とする場合には、ＳＲ周期
設定信号ＳＷ0 、ＳＷ1 およびＳＷ2 の値が、それぞれ
ＳＷ0 ＝１、ＳＷ1 ＝０およびＳＷ2 ＝１となるため、
Ｓ0 ＝Ｃ0 ＃、Ｓ1 ＝Ｃ1 ＃およびＳ2 ＝Ｃ2 となり、
ＳＲ周期信号φは２ｔとなって、この２ｔがセルフリフ
レッシュ周期として設定される。図５（ｅ）および
（ｆ）には、ＳＲ周期信号φがそれぞれ３ｔおよび２ｔ
の場合における、セルフリフレッシュ動作（１）および
セルフリフレッシュ動作（２）の動作タイミング図が示
されている。
【００２０】前述の従来例においても説明したように、
セルフリフレッシュ周期はメモリセルのホールド時間に
より決定されるが、このホールド時間におけるバラツキ
は、同一ロット内においても大きいのが実態である。ま
た、ホールド時間の温度特性も、一般的には１０°Ｃの
温度上昇により約１／２程度に低下すると云われてはい
るが、その傾向についてもバラツキがあり様々である。
更に、ユーザーによっては、使用温度の上限を低い値に
抑えて、消費電流を小さくするように要求する場合もあ
る。上述のように、本実施例においては、ＳＲ周期設定
信号ＳＷ0 、ＳＷ1 、……、ＳＷk の値を外部より制御
することにより変えることができるために、ＳＲ周期信
号φの周期の値、即ちセルフリフレッシュ周期を容易に
設定し、或はまた変更することが可能となる。更に、通
常のセルフリフレッシュ動作時においては、ＣＡＳ＃信
号によるトグルがなく、外部アドレスを取り込むことが
できないが、この場合には、タイマー周期設定回路１１
において、予めＳＲ周期設定信号ＳＷ0 、ＳＷ1 、…
…、ＳＷk の値を明確に設定しておけば問題はない。
セルフリフレッシュ周期はメモリセルのホールド時間に
より決定されるが、このホールド時間におけるバラツキ
は、同一ロット内においても大きいのが実態である。ま
た、ホールド時間の温度特性も、一般的には１０°Ｃの
温度上昇により約１／２程度に低下すると云われてはい
るが、その傾向についてもバラツキがあり様々である。
更に、ユーザーによっては、使用温度の上限を低い値に
抑えて、消費電流を小さくするように要求する場合もあ
る。上述のように、本実施例においては、ＳＲ周期設定
信号ＳＷ0 、ＳＷ1 、……、ＳＷk の値を外部より制御
することにより変えることができるために、ＳＲ周期信
号φの周期の値、即ちセルフリフレッシュ周期を容易に
設定し、或はまた変更することが可能となる。更に、通
常のセルフリフレッシュ動作時においては、ＣＡＳ＃信
号によるトグルがなく、外部アドレスを取り込むことが
できないが、この場合には、タイマー周期設定回路１１
において、予めＳＲ周期設定信号ＳＷ0 、ＳＷ1 、…
…、ＳＷk の値を明確に設定しておけば問題はない。
【００２１】なお、図１に示される制御クロック発生回
路３において、タイマー１から出力されるＳＲ周期信号
φと、ＳＲ判定回路２より出力されるＳＲ判定信号ＳＲ
の入力を受けて、制御クロック信号が出力される動作、
および当該制御クロック信号の入力に対応する、リフレ
ックス・カウンタ４、ロウ・デコーダ回路５、メモリセ
ル・マトリックス６およびセンスアンプ７等の動作につ
いては、従来例の場合と同様である。即ち、リフレッシ
ュ・カウンタ４、ロウ・デコーダ回路５およびセンスア
ンプ６により、前記制御クロック信号の入力に対応し
て、リフレッシュ・カウンタ４により指定されたメモリ
セル・マトリクス６の行アドレスに属するメモリセルの
リフレッシュが実行され、１リフレッシュ周期内におい
て、リフレッシュ・カウンタ４が１ビット前進されて、
次の行アドレスに属するメモリセルのリフレッシュが実
行される。このようにして、ｍ行×ｎ列のメモリセル・
マトリクス６を有する半導体メモリ装置の場合には、セ
ルフリフレッシュをｍ周期分実行することにより、全メ
モリセルに対するリフレッシュが完了する。
路３において、タイマー１から出力されるＳＲ周期信号
φと、ＳＲ判定回路２より出力されるＳＲ判定信号ＳＲ
の入力を受けて、制御クロック信号が出力される動作、
および当該制御クロック信号の入力に対応する、リフレ
ックス・カウンタ４、ロウ・デコーダ回路５、メモリセ
ル・マトリックス６およびセンスアンプ７等の動作につ
いては、従来例の場合と同様である。即ち、リフレッシ
ュ・カウンタ４、ロウ・デコーダ回路５およびセンスア
ンプ６により、前記制御クロック信号の入力に対応し
て、リフレッシュ・カウンタ４により指定されたメモリ
セル・マトリクス６の行アドレスに属するメモリセルの
リフレッシュが実行され、１リフレッシュ周期内におい
て、リフレッシュ・カウンタ４が１ビット前進されて、
次の行アドレスに属するメモリセルのリフレッシュが実
行される。このようにして、ｍ行×ｎ列のメモリセル・
マトリクス６を有する半導体メモリ装置の場合には、セ
ルフリフレッシュをｍ周期分実行することにより、全メ
モリセルに対するリフレッシュが完了する。
【００２２】なお、上記の実施例においては、セルフリ
フレッシュ周期を変更するための外部入力用として、ア
ドレス端子が用いられているが、これは、当該アドレス
端子に限定されるものではなく、通常の入出力端子（Ｉ
／Ｏ）を用いてもよいことは云うまでもない。即ち、セ
ルフリフレッシュ動作に不要となる外部端子であれば如
何なる端子でも問題はない。
フレッシュ周期を変更するための外部入力用として、ア
ドレス端子が用いられているが、これは、当該アドレス
端子に限定されるものではなく、通常の入出力端子（Ｉ
／Ｏ）を用いてもよいことは云うまでもない。即ち、セ
ルフリフレッシュ動作に不要となる外部端子であれば如
何なる端子でも問題はない。
【００２３】
【発明の効果】以上説明したように、本発明は、セルフ
リフレッシュ機能を内部に具備する半導体メモリ装置に
適用されて、セルフリフレッシュのリフレッシュ周期を
外部から制御する手段を備えることにより、半導体メモ
リ装置それぞれのホールド時間の実体に対応して、前記
リフレッシュ周期を外部より容易に設定し変更すること
が可能となり、当該半導体メモリ装置の製造歩留まりを
向上させることができるという効果がある。
リフレッシュ機能を内部に具備する半導体メモリ装置に
適用されて、セルフリフレッシュのリフレッシュ周期を
外部から制御する手段を備えることにより、半導体メモ
リ装置それぞれのホールド時間の実体に対応して、前記
リフレッシュ周期を外部より容易に設定し変更すること
が可能となり、当該半導体メモリ装置の製造歩留まりを
向上させることができるという効果がある。
【００２４】また、使用温度の上限を限定して、通常の
０°〜７０°Ｃを０°〜５０°Ｃとして動作電流を極力
小さく抑制したい場合に、リフレッシュ周期を４倍程度
長く調整することにより、当該動作電流を１／４程度に
抑えることができるという効果がある。
０°〜７０°Ｃを０°〜５０°Ｃとして動作電流を極力
小さく抑制したい場合に、リフレッシュ周期を４倍程度
長く調整することにより、当該動作電流を１／４程度に
抑えることができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本実施例におけるタイマーの構成を示すブロッ
ク図である。
ク図である。
【図３】本実施例における分周回路の構成を示す回路図
である。
である。
【図４】本実施例におけるタイマー周期設定回路の構成
を示すブロック図である。
を示すブロック図である。
【図５】本発明における動作タイミング図である。
【図６】従来例の構成を示すブロック図である。
【図７】従来例におけるタイマーの構成を示す回路図で
ある。
ある。
【図８】従来例における分周回路の構成を示す回路図で
ある。
ある。
１ タイマー ２ ＳＲ判定回路 ３ 制御クロック発生回路 ４ リフレッシュ・カウンタ ５ ロウ・デコーダ回路 ６ メモリセル・マトリックス ７ センスアンプ ８ オシレータ− ９ カウンタ１０ 分周回路 １１ タイマー周期設定回路 １２1 〜１２k 、１４1 〜１４k 、１７〜２０、２１
1 〜２１k 、２２1 〜２２k 、２７1 〜２７2k、２８
1 〜２８k 、３０1 〜３０k インバータ １３1 〜１３2k、２３1 〜２３k トランスファゲー
ト １５、１６、３１ ＮＡＮＤ回路 ２４1 〜２４2k スイッチ ２５1 〜２５k ＰＭＯＳトランジスタ ２６1 〜２６k ＮＭＯＳトランジスタ ２９ スイッチ回路
1 〜２１k 、２２1 〜２２k 、２７1 〜２７2k、２８
1 〜２８k 、３０1 〜３０k インバータ １３1 〜１３2k、２３1 〜２３k トランスファゲー
ト １５、１６、３１ ＮＡＮＤ回路 ２４1 〜２４2k スイッチ ２５1 〜２５k ＰＭＯＳトランジスタ ２６1 〜２６k ＮＭＯＳトランジスタ ２９ スイッチ回路
Claims (3)
- 【請求項１】 ダイナミック・ランダム・アクセス・メ
モリとして形成される複数行×複数列のメモリセル・マ
トリックスと、前記メモリセル・マトリックスの複数行
のメモリセルを選択する行選択回路と、前記メモリセル
・マトリックスの複数列のメモリセルに対応する情報の
読み出し／書き込みを行うセンスアンプと、前記行選択
回路を駆動して所定のリフレッシュカウンタにより指定
される行アドレスに対応するメモリセルを選択するとと
もに前記センスアンプを活性化し、且つ、選択された行
のメモリセルのリフレッシュを実行して、当該リフレッ
シュ動作後に前記リレフレッシュカウンタを１ビット前
進させるように機能する制御クロック信号を生成して出
力する制御クロック発生手段と、を少なくとも備える半
導体メモリ装置において、 前記制御クロック発生手段が、所定の外部アドレス信号
およびＲＡＳバー信号／ＣＡＳバー信号の入力を受け
て、前記メモリセル・マトリックスの複数行のメモリセ
ルを各行ごとに逐次リフレッシュするために、前記外部
アドレス信号によりリフレッシュ周期が規定される前記
制御クロック信号を生成して出力することを特徴とする
半導体メモリ装置。 - 【請求項２】 前記制御クロック発生手段が、前記ＲＡ
Ｓバー信号／ＣＡＳバー信号の入力を受けて、動作モー
ドがセルフリフレッシュ動作モードであるか否かを判定
し、セルフリフレッシュ動作モードであると判定される
場合に、所定のセルフリフレッシュ判定信号を出力する
セルフリフレッシュ判定回路と、 前記外部アドレス信号、前記ＣＡＳバー信号および前記
セルフリフレッシュ判定信号を入力して、セルフリフレ
ッシュ動作のリフレッシュ周期を規定するリフレッシュ
周期信号を生成して出力するタイマーと、 前記セルフリフレッシュ判定信号および前記リフレッシ
ュ周期信号を入力して、前記制御クロック信号を生成し
て出力する制御クロック発生回路と、 を少なくとも備えて構成される請求項１記載の半導体メ
モリ装置。 - 【請求項３】 前記タイマーが、セルフリフレッシュク
ロック信号を生成して出力するオシレータと、 前記セルフリフレッシュクロック信号を入力してカウン
トして出力するカウンタと、 前記外部アドレス信号、前記ＲＡＳバー信号および前記
セルフリフレッシュ判定信号を入力して、前記外部アド
レス信号により指定されるセルフリフレッシュ周期設定
信号を生成して出力するタイマー周期設定回路と、 前記カウンタのカウント出力および前記セルフリフレッ
シュ周期設定信号を入力して、セルフリフレッシュ周期
を規定する前記セルフリフレッシュ周期信号を出力する
分周回路と、 を備えて構成される請求項２記載の半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265569A JPH08129885A (ja) | 1994-10-28 | 1994-10-28 | 半導体メモリ装置 |
| US08/549,310 US5644544A (en) | 1994-10-28 | 1995-10-27 | Semiconductor dynamic random access memory device variable in refresh cycle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265569A JPH08129885A (ja) | 1994-10-28 | 1994-10-28 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08129885A true JPH08129885A (ja) | 1996-05-21 |
Family
ID=17418940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6265569A Pending JPH08129885A (ja) | 1994-10-28 | 1994-10-28 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5644544A (ja) |
| JP (1) | JPH08129885A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392948B1 (en) * | 1996-08-29 | 2002-05-21 | Micron Technology, Inc. | Semiconductor device with self refresh test mode |
| JP4000206B2 (ja) * | 1996-08-29 | 2007-10-31 | 富士通株式会社 | 半導体記憶装置 |
| US6038186A (en) * | 1997-09-12 | 2000-03-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device that can have power consumption reduced during self refresh mode |
| JP3177207B2 (ja) * | 1998-01-27 | 2001-06-18 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | リフレッシュ間隔制御装置及び方法、並びにコンピュータ |
| JPH11345486A (ja) * | 1998-06-01 | 1999-12-14 | Mitsubishi Electric Corp | セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ |
| JP4208170B2 (ja) * | 2000-12-07 | 2009-01-14 | パナソニック株式会社 | 半導体装置 |
| DE10154770B4 (de) * | 2001-11-08 | 2004-11-18 | Infineon Technologies Ag | Dynamische Speichervorrichtung mit einer Auswahleinrichtung für das selektive Ausblenden von nicht belegten Speicherzellen beim Refresh |
| DE10337855B4 (de) * | 2003-08-18 | 2005-09-29 | Infineon Technologies Ag | Schaltung und Verfahren zur Auswertung und Steuerung einer Auffrischungsrate von Speicherzellen eines dynamischen Speichers |
| JP5082727B2 (ja) * | 2007-09-28 | 2012-11-28 | ソニー株式会社 | 記憶制御装置、記憶制御方法およびコンピュータプログラム |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61172298A (ja) * | 1985-01-28 | 1986-08-02 | Seiko Epson Corp | 半導体メモリ装置 |
| JPS63148494A (ja) * | 1986-12-11 | 1988-06-21 | Nec Ic Microcomput Syst Ltd | 擬似スタチツクメモリ |
| JPH0346190A (ja) * | 1989-07-14 | 1991-02-27 | Nec Corp | セルフリフレッシュ制御回路 |
| JPH0547175A (ja) * | 1992-01-31 | 1993-02-26 | Matsushita Electron Corp | ダイナミツク型記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS63152094A (ja) * | 1986-12-16 | 1988-06-24 | Matsushita Electronics Corp | 半導体ダイナミツクメモリ装置 |
-
1994
- 1994-10-28 JP JP6265569A patent/JPH08129885A/ja active Pending
-
1995
- 1995-10-27 US US08/549,310 patent/US5644544A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5644544A (en) | 1997-07-01 |
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Legal Events
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