KR100390985B1

KR100390985B1 - 리프레쉬장치

Info

Publication number: KR100390985B1
Application number: KR10-1999-0026039A
Authority: KR
Inventors: 정혜숙
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2003-07-12
Also published as: KR20010005236A

Abstract

본 발명이 반도체 메모리소자에서 사용되는 리프레쉬장치에 관한 것으로, 특히 리프레쉬주기동안 모두 동시에 활성화되어 동시에 리프레쉬를 수행하던 다수의 뱅크에 대해 동일 리프레쉬주기를 일정 시간간격으로 나눈 후 할당된 각 시간간격마다 하나의 뱅크만이 활성화되어 리프레쉬동작을 수행하도록 제어하므로써, 리프레쉬 수행시 동시에 데이타 센싱되는 셀의 수를 감소시켜 이때 발생되는 피크전류량감소시키고, 이로인해 전반적인 회로동작의 안정화를 도모한 리프레쉬장치에 관한 것이다.

Description

리프레쉬장치{Refresh device}

본 발명은 반도체 메모리소자에서 사용되는 리프레쉬장치에 관한 것으로, 보다 상세하게는 리프레쉬주기동안 모두 동시에 액티브되어 리프레쉬를 수행하던 다수의 뱅크에 대해 동일 리프레쉬주기가 일정시간으로 나누어져 할당된 각 시간마다 단일 뱅크만이 센싱되도록 제어하므로써, 리프레쉬 수행시 발생되는 피크전류량을 감소시켜 회로동작의 안정화를 도모한 리프레쉬장치에 관한 것이다.

일반적으로, 메모리소자 외부로부터 자동 리프레쉬 명령신호(auto refresh command: AREF)가 입력된 상태에서 클럭 인에이블신호(CKE)가 '로직로우'의 상태일 경우, 셀프 리프레쉬 명령신호(self refresh command)가 발생된다. 이때, 소자 내부에는 순차적으로 내부 어드레스를 발생시키는 어드레스 카운터가 있어서 내부 어드레스를 발생시키게 되며, 이렇게 발생된 내부 어드레스를 이용하여 리프레쉬동작을 수행하게 되는 것이다.

도 1 은 종래에 사용된 리프레쉬장치의 블럭 구성도를 나타낸 것이며, 도 2 는 도 1 에 도시된 리프레쉬장치의 동작 타이밍도를 도시한 것으로, 동 도면들을 참조하며 각 블럭별 구성 및 동작에 대해 자세히 살펴보기로 한다.

우선, 커맨드 디코딩부(10)는 외부로부터 입력되는 /RAS, /CAS, /WE, /CS 등을 조합하여 자동 리프레쉬 명령신호(AREF)를 발생시키게 되는데(도 2의 (a)로 도시됨), 상기 신호들이 /RAS= '로직로우', /CAS= '로직로우', /WE='로직하이'인 경우가 싱크로너스 디램에서의 리프레쉬 명령신호 발생조건이 된다.

후단의 셀프 리프레쉬 명령신호 발생부(20)는 상기 커맨드 디코딩부(10)로부터 발생된 자동 리프레쉬 명령신호(AREF)와 외부입력 클럭 인에이블신호(CKE)를 전달받아 셀프 리프레쉬 명령을 인식하고, sref(level) 신호를 노드(N0)를 통해 발생시킨다(도 2 의 (b)로 도시됨).

상기한 sref(level)신호의 활성화에 의해 셀프 리프레쉬모드로 진입하게 되면, 정해진 주기에 따라 워드라인을 띄워 센싱해 주게 되는데, 이를 위해 후단의 주파수 분배부(30)에서는 일정주기를 갖는 신호파형(osc)을 오실레이터를 이용해 노드(N1)로 발생시키게 되며, 주로 1, 4, 8, 16, 32μmsec주기의 파형을 만들어준다. 이들 주기중 원하는 주기를 선택해서 사용하게 되는데, 여기서는 16μmsec를 예로들어 설명하기로 한다(도 2의 (c)로 도시됨).

상기 주파수 분배부(30)로부터 일정주기(동 도면의 경우, 16μmsec로 도시됨)을 갖고 주파수 분배되어 발생되는 신호파형(osc)은 후단의 펄스 발생부(40)로 전달되어 상기 신호파형(osc)이 '로직로우'에서 '로직하이'로 천이될 때마다 일정폭을 갖는 펄스신호(sref(pulse))를 노드(N2)로 발생시키게 된다. 즉, 도 2의 (c)에 도시된 신호파형(osc)의 주기가 되는 16μmsec마다 한번씩 해당 펄스신호(sref(pulse))를 발생시킨다(도 2의 (d)로 도시됨).

한편, 뱅크 디코딩부(50내지 5n)에서는 각 해당 뱅크 어드레스를 입력받아 선택된 해당 뱅크에 대해서만 라스 인에이블신호(RAS_EN)를 발생시키게 되며, 이 신호(RAS_EN)가 후단의 로오 패스 회로부(110)로 전달되어 워드라인 활성화신호를 제어해 준다. 이때, 리프레쉬 동작시 리프레쉬 명령신호가 입력되면, 뱅크 어드레스와 무관하게 각 해당 뱅크 디코딩부(50)내 엔모스 트랜지스터(MN0 내지 MNn)가 모두 턴-온되면서, 각 뱅크(bank0 내지 bankn) 모두의 라스 인에이블신호(RAS_EN_0 내지 RAS_EN_n)를 활성화상태로 발생시키게 된다(도 2 의 (e), (h), (i), (j)로 도시됨). 이에따라, 각 뱅크별 워드라인(WL0 내지 WLn)이 도 2 의 (k) 에 도시된 바와 같이 모두 활성화되어 리프레쉬동작을 수행하게 된다.

그런데, 싱크로너스 디램에서는 리프레쉬명령의 시작을 알리는 신호만이 존재할 뿐 리프레쉬 종료를 알리는 신호(프리차지 명령신호)는 존재하지 않기 때문에, 회로 내부적으로 일정 딜레이시간 이후 리프레쉬동작을 끝내고 자동으로 프리차지동작을 수행하도록 제어하기 위해 상기 뱅크 디코딩부(50 내지 5n)의 후단에 별도로 딜레이부(60) 및 펄스 발생부(70)를 구비하게 된다.

이들 두 회로부(60, 70)는 상기 셀프 리프레쉬 명령신호 발생부(20)로부터 발생되는 sref(level)신호의 전위레벨을 원하는 시간만큼 유지시켰다가 디스에이블시켜 프리차지동작을 인에이블시키게 되는데, 상기 원하는 시간의 확보를 위해 상기 딜레이부(60)에서 형성되는 소정의 딜레이시간은 리프레쉬동작시 워드라인을 활성화하고 있는 시간-즉, tRAS만큼의 시간이 되며, 이렇게 이루어진 딜레이시간 이후 후단의 펄스 발생부(70)에서는 짧은 펄스신호를 노드(N4)로 발생시켜 상기 뱅크 디코딩부로 피드백시키게 된다(도 2 의 (f)와 (g)에 도시됨). 이에따라, 로오 패스 활성화를 제어하는 라스 인에이블신호를 디스에이블시키게 된다.

또한, 노말동작의 경우 외부 어드레스(A0 내지 An)가 어드레스 버퍼(90)를 통해 입력된 후 111멀티 플렉서(100)를 거쳐 후단의 로오 패스 회로부(110)로 곧바로 입력되어지지만, 리프레쉬 명령신호가 입력되면 상기 펄스 발생부(40)로부터 발생된 sref(pulse)신호가 내부 로오 어드레스 카운터(80)를 동작시켜 발생된 내부 어드레스를 상기 로오 패스 회로부(110)가 입력받아 사용하게 된다. 즉, 정상적인노말동작시에는 외부로부터 입력되는 어드레스신호를 이용하여 워드라인을 선택하게 되며, 리프레쉬동작시에는 내부에서 발생된 내부 어드레스신호에 의해 워드라인을 선택하여 활성화하게 된다.

상기한 바와 같은 경로를 거쳐 발생된 라스 인에이블신호(RAS_EN_0 내지 RAS_EN_n)가 각각의 뱅크에 입력되어 활성화된 경우 해당 뱅크의 로오 패스를 활서화시키게 되는데, 특히 리프레쉬 동작의 경우 상기 라스 인에이블신호(RAS_EN_0 내지 RAS_EN_n)가 모두 활성화되어지는 관계로 모든 뱅크가 각각의 로오 패스를 활성화하여 동작시키게 된다.

즉, 일반적인 엑티브 동작의 경우 단일 뱅크를 선택하고, 그 뱅크의 선택된 로오 어드레스에 해당하는 워드라인만을 활성화시키게 되는 반면, 리프레쉬동작시에는 뱅크 어드레스의 제어를 받지않고 일정 리프레쉬 주기동안 모든 뱅크를 동시에 활성화시켜 이들 각 뱅크에 대해 내부 로오 어드레스 카운터에서 발생되는 내부 로오 어드레스를 전달받아 워드라인을 활성화시키게 된다.

예를들어, 일반 동작시 한번의 액티브명령신호가 입력시 선택되는 뱅크의 8k 셀을 활성화시킨다고 가정할 경우, 리프레쉬동작시에는 4뱅크의 경우 8k * 4 = 32k 셀을 동시에 할성화시켜주게 된다.

이에따라, 종래의 리프레쉬장치에서는 한번에 많은 셀의 센싱이 요구되어지면서 피크 전류(peak current)가 크게 증가하게 되며, 이로인한 노이즈 발생 등으로 인해 회로동작이 전반적으로 불안정해지는 문제점이 있다.

본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 리프레쉬주기를 일정 시간간격으로 나누어 할당된 각 시간간격마다 단일 뱅크만을 활성화시켜 해당 뱅크의 리프레쉬가 수행되도록 제어하므로써, 피크전류를 대폭 감소시켜 회로동작을 안정화시킨 리프레쉬장치를 제공하는데 있다.

도 1 은 종래에 사용된 리프레쉬장치의 블럭 구성도

도 2 는 도 1 에 도시된 리프레쉬장치의 동작 타이밍도

도 3 은 본 발명에 따른 리프레쉬장치의 블럭 구성도

도 4 는 도 3 에 도시된 리프레쉬장치의 동작 타이밍도

< 도면의 주요부분에 대한 부호의 설명 >

10: 커맨드 디코딩부 20: 셀프 리프레쉬 명령신호 발생부

30: 주파수 분배부 40, 45, 70: 펄스 발생부

50, 55: 뱅크 디코딩부 60: 딜레이부

80: 내부 로오 어드레스 카운터 90: 어드레스 버퍼

100: 멀티 플렉서 110: 로오 패스 회로부

120: 메모리 셀 어레이 및 센스앰프 어레이

130: 내부 뱅크 어드레스 카운터

상술한 목적을 달성하기 위하여, 본 발명은 셀프 리프레쉬 명령신호의 파형을 주파수분배에 의해 리프레쉬주기와 동일주기를 갖는 제1 신호파형 및 상기 리프레쉬주기를 뱅크수+1로 등분한 주기를 갖는 제2 신호파형으로 각각 형성시키는 주파수 분배부와, 제1 신호파형의 주기별로 소정의 펄스폭을 갖고 토글링하는 제1 펄스신호를 발생시키는 제1 펄스 발생부와, 제2 신호파형의 주기별로 소정의 펄스폭을 갖고 토글링하는 제2 펄스신호를 발생시키는 제2 펄스 발생부와, 제1 펄스신호의 제어하에 내부 로오 어드레스신호를 카운팅하는 내부 로오 어드레스 카운팅부와, 제 2 펄스신호의 제어하에 내부 뱅크 어드레스신호를 카운팅하는 내부 뱅크 어드레스 카운팅부와, 제2 펄스신호 및 내부 뱅크 어드레스 카운팅부로부터 발생되는 내부 뱅크 어드레스신호의 조합에 의해 단일 뱅크를 선택하여 해당 뱅크의 로오패스만을 활성화시키도록 제어하는 뱅크 디코딩부를 구비하되,뱅크 디코딩부는 복수개의 스위칭 수단을 구비하여, 내부 뱅크 어드레스 카운터로부터 출력되는 내부 뱅크 어드레스 신호에 의해 복수개의 스위칭 수단을 제어함으로써, 단일 뱅크를 선택하는 것을 특징으로 한다.상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 3 은 본 발명에 따른 리프레쉬장치의 블럭 구성도를 나타낸 것으로, 도 2 에 도시된 기본 구성에서 우선, 주파수 분배부(30)를 리프레쉬주기와 동일한 주기를 갖는 제1 신호파형(osc1)외에 상기 리프레쉬주기를 뱅크수+1로 등분한 주기를 갖는 제2 신호파형(osc2)을 별도로 발생시킬 수 있도록 구성하되, 상기 주파수 분배부(30)로부터 발생되는 제2 신호파형(osc2)의 주기별로 소정의 펄스폭을 갖고 토글링하는 펄스신호(sref(pulse)_2)를 발생시키는 별도의 펄스 발생부(45)와, 상기 펄스신호(sref(pulse)_2)의 제어하에 뱅크 디코딩부(55)로 전달되는 내부 뱅크 어드레스신호를 카운팅하는 내부 뱅크 어드레스 카운터(130)를 추가로 구비하여 구성한다.

또한, 뱅크 디코딩부(55)를 구현함에 있어서도, 후단에 프리차지동작 제어를 위해 후단에 연결된 펄스 발생부(70)의 출력신호를 노드(N4)를 통해 전달받아 상기 노드(N4)의 전위상태에 따라 선택적으로 턴-온되어 출력단(N11)으로 전원전위를 공급하는 피모스 트랜지스터(MP1)와; 상기 출력단(N11)과 접지단(Vss) 사이에 상호 직렬로 접속되며, 각각의 게이트단으로 입력되는 상기 펄스신호(sref(pulse)_2) 및 상기 각 해당 뱅크의 내부 뱅크 어드레스신호에 의해 턴-온 제어되어 상기 출력단(N11) 전위를 선택적으로 접지시키는 다수의 엔모스 트랜지스터(MN1 내지 MNn) 및; 상기 출력단(N11) 전위를 일정하게 래치시켜 해당 뱅크별 로오패스 활성화 제어신호로 발생시키는 래치소자(IV1, IV2)를 구비하여 구성하게 된다.

도 4 는 도 3 에 도시된 리프레쉬장치의 동작 타이밍도를 나타낸 것으로, 이하, 동 도면을 참조하며 본 발명의 동작을 자세히 살펴보기로 한다.

우선, 외부로부터 리프레쉬 명령신호가 입력되면 자동 리프레쉬 명령신호(AREF)가 인식되고, 상기 자동 리프레쉬 명령신호(AREF)는 셀프 리프레쉬명령신호 발생부(20)로 입력된다(도 4의 (c)로 도시됨). 이 상태에서 셀프 리프레쉬 명령신호 발생부(20)에서는 클럭 인에이블신호(CKE = '로직로우' 상태)와 상기 자동 리프레쉬 명령신호(AREF)를 조합하여 셀프 리프레쉬 명령신호(sref(level))를 노드(N0)로 출력하게 되는데(도 4(d)로 도시됨), 여기까지의 동작은 기존의 리프레쉬장치에서와 동일하게 수행된다.

이때, 후단에 연결된 주파수 분배부(30)는 상기 노드(N0)을 거쳐 셀프 리프레쉬 명령신호(sref(level))를 전달받아 리프레쉬주기를 16μmsec라 할 때 이와 동일한 주기(16μmsec)를 갖고 오실레이션하는 제1 신호파형(osc1) 및 상기 리프레쉬주기/(뱅크수+1)의 주기(예를들어, 뱅크수가 4인 경우, 그 주기는 3.2μmsec가 됨)를 갖고 오실레이션하는 제2 신호파형(osc2)을 주파수분배에 의해 만들어주게 된다(각각의 신호파형은 도 4 의 (e)와 (f)에 도시됨).

이렇게 발생된 제1 및 제2 신호파형(osc1, osc2)에 대해, 상기 리프레쉬주기와 동일한 16μmsec주기를 갖고 발생되는 제1 신호파형(osc1)은 후단에 연결된 펄스 발생부(40)를 거쳐 상기 16μmsec주기마다 펄스신호(sref(pulse)_1)를 도 4 (g) 에 도시된 바와 같이 발생시켜 내부 로오 어드레스 카운터(80)로 곧바로 전달해주므로써, 상기 16μmsec주기마다 한번씩 내부 로오 어드레스를 바꿔주게 된다. 여기서 만들어진 내부 어드레스는 활성화할 워드라인의 주소가 되며, 따라서 워드라인은 16μmsec주기마다 도 4 의 (a) 에 도시된 바와 같이 다른 주소를 갖고 변화된다.

한편, 16μmsec/(뱅크수+1)의 주기를 갖는 제2 신호파형(osc2)은 후단에 연결된 별도의 펄스 발생부(45)를 거쳐 16μmsec/(뱅크수+1)주기마다 노드(N2)를 통해 펄스신호(sref(pulse)_2)를 도 4의 (h) 로 도시된 바와 같이 발생시키게 되며, 이렇게 발생된 펄스신호(sref(pulse)_2)는 후단에 연결된 내부 뱅크 어드레스 카운터(130)로 전달되어 16μmsec/(뱅크수+1)주기마다 한번씩 뱅크 어드레스를 바꾸어주게 된다. 이때, 만들어진 내부 어드레스는 뱅크 어드레스가 되며, 따라서 뱅크 어드레스는 16μmsec/(뱅크수+1)주기마다 도 4 의 (b)에 도시된 바와 같이 다른 내부 뱅크 어드레스를 갖고 변화된다.

상기한 바와 같이, 16μmsec/(뱅크수+1)주기를 갖고 변화되는 내부 뱅크 어드레스는 상기 노드(N2)로 16μmsec/(뱅크수+1)주기를 갖고 발생되는 펄스신호(sref(pulse)_2)와 함께 후단의 뱅크 디코딩부(55)로 입력되어져 이들 신호의 조합에 의해 단일 뱅크를 선택하여 해당 뱅크에 대해서만 라스 인에이블신호(RAS_EN)를 활성화시키게 된다(도 4 의 (i) 내지 (l)에 도시된 바와같이, 각 뱅크의 로오패스 활성화 제어신호가 되는 라스 인에이블신호(RAS_EN_0 내지 RAS_EN_n)는 각각 다른 타이밍을 갖고 발생됨).

보다 상세하게는, 상기 내부 뱅크 어드레스 카운터(130)로부터 16μmsec/(뱅크수+1)주기를 갖고 변화되는 내부 뱅크 어드레스신호 및 상기 펄스신호(sref(pulse)_2)가 뱅크 디코딩부(55)내 각 뱅크별로 구비하는 엔모스 트랜지스터(MN1 내지 MNn)의 턴-온을 제어하므로써, 각 주기별로 모든 뱅크의 라스 인에이블신호(RAS_EN_0 내지 RAS_EN_n) 중 하나만을 선택적으로 활성화시킬 수 있게 된다.

따라서, 뱅크는 16μmsec/(뱅크수+1)주기별로 하나씩 활성화되고, 이때 16μmsec마다 워드라인 주소가 바뀌게 되므로, 동일 워드라인 주소를 갖는 모든 뱅크를 한번씩 별도로 활성화시킨 후(도 4 의 (m)으로 도시됨), 다른 워드라인 주소를 갖도록 제어할 수 있게 된다.

이상에서 설명한 바와같이 본 발명에 따른 리프레쉬장치에 의하면, 동시에 활성화되어 리프레쉬를 수행하던 다수의 뱅크를 리프레쉬주기/(뱅크수+1)의 주기를 갖고 하나씩 별도로 활성화시켜 주므로써, 셀 어레이내에서 동시에 센싱되는 셀의 수를 줄일 수 있게 되어 뱅크 활성화시 발생되는 피크전류를 대폭 감소시킬 수 있는 매우 뛰어난 효과가 있다.

이로인해, 노이즈 발생을 막아 회로동작을 전반적으로 안정화시킬 수 있게 된다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims

셀프 리프레쉬 명령신호의 파형을 주파수분배에 의해 리프레쉬주기와 동일주기를 갖는 제1 신호파형 및 상기 리프레쉬주기를 뱅크수+1로 등분한 주기를 갖는 제2 신호파형으로 각각 형성시키는 주파수 분배부;

상기 제1 신호파형의 주기별로 소정의 펄스폭을 갖고 토글링하는 제1 펄스신호를 발생시키는 제1 펄스 발생부;

상기 제2 신호파형의 주기별로 소정의 펄스폭을 갖고 토글링하는 제2 펄스신호를 발생시키는 제2 펄스 발생부;

상기 제1 펄스신호의 제어하에 내부 로오 어드레스신호를 카운팅하는 내부 로오 어드레스 카운팅부;

상기 제 2 펄스신호의 제어하에 내부 뱅크 어드레스신호를 카운팅하는 내부 뱅크 어드레스 카운팅부; 및

상기 제2 펄스신호 및 상기 내부 뱅크 어드레스 카운팅부로부터 발생되는 내부 뱅크 어드레스신호의 조합에 의해 단일 뱅크를 선택하여 해당 뱅크의 로오패스만을 활성화시키도록 제어하는 뱅크 디코딩부를 구비하되,

상기 뱅크 디코딩부는 복수개의 스위칭 수단을 구비하여, 상기 내부 뱅크 어드레스 카운터로부터 출력되는 내부 뱅크 어드레스 신호에 의해 상기 복수개의 스위칭 수단을 제어함으로써, 단일 뱅크를 선택하는 것을 특징으로 하는 리프레쉬장치.
제 1 항에 있어서,

상기 뱅크 디코딩부는 각 뱅크별로 프리차지 제어신호에 의해 턴-온되어 출력단으로 전원전위를 공급하는 제1 모스 트랜지스터;

상기 출력단과 접지단 사이에 상호 직렬로 접속되며, 각각의 게이트단으로 입력되는 상기 제2 펄스신호 및 상기 각 해당뱅크의 내부 뱅크 어드레스신호에 의해 턴-온 제어되어 상기 출력단 전위를 선택적으로 접지시키는 다수의 제2 모스 트랜지스터; 및

상기 출력단 전위를 일정하게 래치시켜 해당 뱅크별 로오패스 활성화 제어신호로 발생시키는 래치소자를 구비하는 것을 특징으로 하는 리프레쉬장치.