JPH11288589A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 内部回路のタイミング制御を簡略化するこ
と、低消費電力化を図ることができるクロック発生回路
を備えた半導体記憶装置を提供する。 【解決手段】 外部から入力されるクロック信号のパル
ス幅に無関係な一定のパルス幅を、内部回路における複
数種類の信号遅延要素を用い、かつその中で最も遅延時
間が長くされたものにより設定する。外部から供給され
るクロック信号に対応され、かつロウ系の選択動作が行
われるクロックサイクルのみ発生されるロウ系の第１の
クロック信号と、外部端子から供給されるクロック信号
に対応され、かつカラム系の選択動作が行われるクロッ
クサイクルのみ発生されるカラム系の第２のクロック信
号と、外部端子から供給されるクロック信号に対応して
発生される第３のクロック信号との３系統に分けて発生
させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、外部から供給されるクロック信号に従って内部
回路の動作が行われるＲＡＭ（ランダム・アクセス・メ
モリ）に設けられるクロック発生回路に利用して有効な
技術に関するものである。

【０００２】

【従来の技術】外部端子から供給されるクロック信号に
従って、内部回路が動作させる半導体記憶装置の例とし
てシンクロナスＤＲＡＭ（ダイナミック型ＲＡＭ）があ
る。シンクロナスＤＲＡＭでは、外部端子から供給され
るクロック信号に同期して動作モードを指示するコマン
ドの入力や、読み出しデータの出力や書き込みデータの
入力が行われる。従来のシンクロナスＤＲＡＭでは、外
部端子から供給されるクロック信号がそのまま波形整形
されて入力されたり、あるいは上記同期化回路により形
成されたものが用いられる。

【０００３】上記外部端子から供給されたクロック信号
に同期した内部クロック信号を形成する同期化回路とし
て、アイ・エス・エス・シー・シー ダイジェスト オ
ブテクニカル ペーパーズ（ISSCC DIGIST OF TECHNICA
L PAPERS）誌１９９６年２月１０日、第72頁〜第73頁及
びアイ・イー・イー・イー ジャーナル オブ ソリッ
ド−ステート サーキッツ(IEEE JOURNAL OF SOLID-STA
TE CIRCUITS)誌Vo２９、No.1、１９９４年１月、第67頁
〜第70頁にそれぞれ記載のＤＬＬ回路があり、シンクロ
ナス・ミラー・ディレイ（ＳＭＤ）回路については、ア
イ・エス・エス・シー・シー ダイジェスト オブ テ
クニカル ペーパーズ（ISSCC DIGISTOF TECHNICAL PAP
ERS）誌１９９６年２月１０日、第 374頁〜第 375頁が
ある。

【０００４】

【発明が解決しようとする課題】外部端子から供給され
るクロック信号はそのパルス幅はそれが搭載されるシス
テムにより様々になると考えられる。したがって、上記
同期化回路を含んで内部回路では、その立ち上がりエッ
ジに対応して内部回路が一定の動作を行うように設計す
ることが必要とされるものである。本願発明者において
は、外部端子から供給されるクロック信号に無関係で、
かつ一定の意味を持たせたパルス幅を持つ内部クロック
信号を形成することを考えた。

【０００５】この発明の目的は、内部回路のタイミング
制御を簡略化することができるクロック発生回路を備え
た半導体記憶装置を提供することにある。この発明の他
の目的は、低消費電力化を図ることができるクロック発
生回路を備えた半導体記憶装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部から入力されるクロッ
ク信号のパルス幅に無関係な一定のパルス幅を、内部回
路における複数種類の信号遅延要素を用い、かつその中
で最も遅延時間が長くされたものにより設定する。

【０００７】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、内部クロック発生回路より、外部から供
給されるクロック信号に対応され、かつロウ系の選択動
作が行われるクロックサイクルのみ発生されるロウ系の
第１のクロック信号と、外部端子から供給されるクロッ
ク信号に対応され、かつカラム系の選択動作が行われる
クロックサイクルのみ発生されるカラム系の第２のクロ
ック信号と、外部端子から供給されるクロック信号に対
応して発生される第３のクロック信号との３系統に分け
て発生させる。

【０００８】

【発明の実施の形態】図１には、この発明が適用された
半導体記憶装置の一実施例のブロック図が示されてい
る。この発明に係る半導体記憶装置は、特に制限されな
いが、ＲＡＭモジュールとして、それに対して書き込み
や読み出しを行うディジタル処理回路とともに、１つの
半導体集積回路装置に形成される。上記ＲＡＭモジュー
ル及びディジタル処理回路は、特に制限されないが、公
知の半導体集積回路の製造技術によって、単結晶シリコ
ンのような１個の半導体基板上において形成される。

【０００９】この実施例では、クロック発生回路、制御
回路、電源回路及びリードライトアンプが同じ回路エリ
アに設けられ、これらの回路を複数のメモリマットに対
して共通に用いられるようにするものである。上記クロ
ック発生回路ＣＬＫＧは、ＲＡＭモジュールの外部から
供給されたクロック信号ＣＬＫを受け、内部回路の動作
に必要な３系統の内部クロック信号ＣＬＫＲ、ＣＬＫＭ
及びＣＬＫＣを形成する。

【００１０】制御回路は、コマンドデコーダＣＯＭＤと
アドレス信号や各種制御信号を形成するバスドライバＢ
ＤＶから構成される。リード・ライトアンプＲＷＡｍｐ
は、ＲＡＭモジュールの外部装置と入出力端子ＤＱと内
部のデータバスとしてのグローバルビット線ＧＢＤの間
でのデータの入出力、つまり、読み出し動作のときには
選択されたメモリマットから読み出し信号を上記グロー
バルビット線ＧＢＤを通してリードアンプＲＡが受け
て、上記端子ＤＱから出力させる。書き込み動作のとき
には、上記端子ＤＱから入力された書き込みデータをラ
イトアンプＷＡが受けて、書き込み信号を形成して上記
グローバルビット線ＧＢＤを通して選択されたメモリマ
ットに伝える。

【００１１】電源回路ＶＣは電源電圧Ｖｄｄと接地電位
Ｖｓｓとを受けて、内部回路の動作に必要な動作電圧を
形成する。この電源回路には、降圧された定電圧を形成
するもの、メモリセルを構成するＭＯＳＦＥＴの負のバ
ックバイアス電圧を供給する基板電圧発生回路、あるい
はワード線等の選択レベルを形成する昇圧電圧発生回路
等から構成される。

【００１２】上記のような共通回路に対して設けられる
複数のメモリマットは、互いに同じ構成にされるもので
あり、メモリアレイＭＡＲＹ、センスアンプＳＡ、ロウ
デコーダＲＤＥＣ、及びカラムスイッチＣＳＷと、特に
制限されないが、バンクアドレス生成部ＢＡＧと、指定
されたバンクアドレスとの比較一致を判定するバンクア
ドレスコンパレータＢＡＣＰ及びタイミング発生回路Ｔ
Ｇ及びカラムセレクタＣＳＥＬから構成される。

【００１３】メモリアレイＭＡＲＹは、特に制限されな
いが、ワード線は２５６本から構成され、相補ビット線
は１０２４対から構成される。これにより、メモリアレ
イ全体では、約２５６Ｋビットのような記憶容量を持つ
ようにされる。カラムスイッチＣＳＷは、上記１０２４
対のビット線を１２８対のグローバルビット線ＧＢＤに
接続する。すなわち、メモリアレイＭＡＲＹの相補ビッ
ト線を８組に分けて、１／８の選択動作を行わせるもの
である。

【００１４】制御回路において、上記１２８対のグロー
バルビット線ＧＢＤは、特に制限されないが、６４対ず
つが２組に分けられて６４ビットずつの入出力が可能に
できるようにもされる。もちろん１２８対に対応した１
２８ビットのままで入出力するものであってもよい。し
たがって、制御回路において、一部のカラム選択機能を
持たせるようにして６４ビット（８バイト）単位でのデ
ータ入出力ができるような使い方も可能にされる。この
場合、リードアンプＲＡは、６４個として上記２組の分
割されたグローバルビット線ＧＢＤに共通に設けられ、
ライトアンプＷＡは、１２８対の上記グローバルビット
線ＧＢＤに対応して１２８個設けられる。

【００１５】特に制限されないが、ライトアンプＷＡ
は、８個ずつが１組にされて１６組設けられる。各組毎
にマクスができるようにされる。例えば、６４ビット単
位での書き込み動作のときには、選択状態にされる６４
個のライトアンプＷＡが動作状態にされ、非選択にされ
る残り６４ビット分のライトアンプＷＡは出力ハイイン
ピーダンス状態にされる。これにより、１２８対からな
るグローバルビット線ＧＢＤのうち上記制御回路部で選
択された６４対のグローバルビット線ＧＢＤには書き込
み信号が伝えられそれに対応した半分の６４対の相補ビ
ット線に接続されたメモリセルに書き込み動作が行われ
る。残り半分の６４対のグローバルビット線ＧＢＤはハ
イインピーダンス状態にされるために、カラムスイッチ
ＣＳＷを介して接続されている相補ビット線に接続され
たセンスアンプＳＡの読み出し信号が現れるだけで、か
かる相補ビット線に接続されたメモリセルには書き込み
が行われない。

【００１６】上記のようなライトアンプＷＡの動作制御
は、選択され６４個のライトアンプにも適用できる。つ
まり、６４ビット（８バイト）のうちライトアンプＷＡ
の出力をハイインヒーダンス状態にすることにより、特
定のバイトについて書き込みを行わないようにすること
ができる。したがって、書き込み動作においては、最小
１バイトから最大８バイトまでの範囲で任意のバイトの
組み合わせでの書き込み動作が可能になる。

【００１７】例えば、ＲＡＭモジュールの外部の論理回
路においては、６４ビット単位でデータを読み出し、そ
のデータ処理によって特定のバイトだけのデータが変化
した場合、かかる変化したデータのみを入力し、それに
対応したバイトを指定するという処理によって書き換え
が可能になる。あるいは、上記６４ビットのデータのう
ち、特定のバイトのみを変化させたい場合には、６４ビ
ットのデータをいったん読み出すことなく、そこのデー
タを生成して入力するだけでよい。このようなデータ処
理は、背景はそのままで描きたい箇所の画素のみに着目
してデータを作成するような画像処理において便利な機
能となるものである。このようなライトアンプＷＡのマ
スク機能は、上記のように６４個ものライトアンプＷＡ
が常に動作するものではないために消費電力を削減させ
るという効果も奏する。

【００１８】リードアンプＲＡも１２８個設けて、リー
ド／ライト動作が１２８ビット単位で行われるように
し、基本動作としては１２８ビット単位でのリード／ラ
イト動作を可能にしつつ、ライト動作においては上記ラ
イトアンプＷＡを複数組に分けて、各組毎に活性化でき
るようにするというマスク機能を設けるようにするもの
であってもよい。上記のようにリードアンプＲＡも１２
８個設けるようにした場合には、制御回路に供給される
入出力線ＤＱは、１２８ビット単位で行われる。制御回
路にセレクタを設け、上記１２８ビット単位でのＲＡＭ
モジュールのアクセスと、上記６４ビット単位でのＲＡ
Ｍモジュールのアクセスとを切り換え可能にしてもよ
い。

【００１９】この実施例では、バンク構成に対応して同
時選択されるメモリマットの数を切り換える機能が設け
られる。つまり、搭載された複数のメモリマットの数が
Ｎなら、最大のバンク数をＮにし、最小のバンク数を２
として、２のべき乗に対応した任意の範囲で上記バンク
数に反比例して１バンク当たりのメモリマットの数が決
められる。例えば、バンク数がＮときには、１バンク当
たりのメモリマットは１となる。バンク数が２のときに
は、１バンク当たりのメモリマット数はＮ／２となる。
バンク数が２ⁿ （ｎは１より大きい整数）なら、メモリ
マット数はＮ／２ⁿ にされる。このようなバンク構成の
設定は、バンクアドレス設定回路ＢＡＧと、一致判定回
路ＢＡＣＰとにより行われる。各メモリマットには上記
バンクアドレス設定回路によりバンクアドレスＢＡＤ
（又はＩＤ（自己認識）情報）が割り当てられる。上記
のように１つのメモリバンクが複数個のメモリマットか
ら構成成される場合、複数のメモリマットには共通のバ
ンクアドレスが設定される。

【００２０】上記複数のメモリマットのうち何れか１つ
のメモリマットから前記のように１２８対の単位での相
補ビット線が選択されてグローバルビット線ＧＢＤに接
続させるようにするため、上記１つのバンクに対応した
Ｎ個のメモリマットのうち１つのメモリマットにおいて
カラム選択動作が行われる。１つのメモリマットは、８
組のカラムスイッチを持っており、それに対応してカラ
ムアドレスの下位３ビットをデコードして上記８組のカ
ラムスイッチのうち１つ（１２８ビット）を選択するよ
うなカラムデコーダが設けらる。そして、Ｎ個のメモリ
マットで１つのメモリバンクを構成する場合には、Ｎ個
のメモリマットのうちの１つのメモリマットのカラムデ
コーダがカラムセレクタＣＳＥＬで選択される。

【００２１】１つのＲＡＭモジュールにおいて搭載可能
なメモリマットの最大数は決められている。したがっ
て、上記カラムセレクタＣＳＥＬには、上記搭載可能な
メモリマット数に対応した選択機能を持つデコード機能
を持たせておき、カラム系の選択動作に関しては、バン
ク構成に無関係に１つのメモリマットにおいてカラムス
イッチが選択されるようにされる。例えば、ＲＡＭモジ
ュールの最大数が１６個としたとき、４ビットのカラム
アドレスを用いて１６通りの選択動作を行わせるように
するものである。

【００２２】したがって、実質的なバンク構成は、次に
説明するようなロウ系の選択動作の制御によって実現さ
れる。上記１６個のメモリマットが設けられている場
合、バンク数が２のときには８個ずつのメモリマットに
おいてロウ系回路が選択（活性化）される。そして、上
記選択された８個のメモリマットのうちの１つのメモリ
マットが上記カラムセレクタＣＳＥＬによって選択され
て、上記グローバルビット線ＧＢＤに接続される。

【００２３】４ビットからなるバンク指定用のロウ系ア
ドレス信号のうち最上位ビットのみを有効として、下位
３ビットを無効にして上記８個ずつのメモリマットにお
いてロウ系回路の選択が行われる。バンク数を４とし
て、１バンク当たりのメモリマット数を４とすると、上
記４ビットのアドレス信号のうち下位２ビットを無効に
して、４個のメモリマット群を指定して上記同様に選択
し、そのうちの１つのメモリマットを上記カラムセレク
タＣＳＥＬによって選択する。バンク数を８として１バ
ンク当たりのメモリマット数を２とするなら、上記４ビ
ットのうちの下位１ビットを無効にして２個のメモリマ
ット群を指定して上記同様に選択し、そのうちの１つの
メモリマットを上記カラムセレクタＣＳＥＬによって選
択する。そして、バンク数を１６として１バンク当たり
のメモリマット数を１とするには、上記４ビットのアド
レスを用いて、１つのメモリマットのみロウ系選択動作
を行い、そのメモリマットを上記カラムセレクタＣＳＥ
Ｌによって選択するようにする。

【００２４】このようにＲＡＭモジュール内の各メモリ
マットは、基本的には個々が独立して選択できるように
されており、そのためにアドレス信号Ａｄｄと、動作モ
ードを指定するコマンドＣｏｍが共通のアドレス，コマ
ンドバスを通して個々のメモリマットに伝えられる。つ
まり、前記グローバルビット線ＧＢＤと同様に搭載され
るメモリマットに対応してアドレスとコマンドを伝える
信号バスＡｄｄ，Ｃｏｍは延長させられる。

【００２５】上記の各メモリマットに設けられるタイミ
ング発生回路ＴＧは、メモリアレイＭＡＲＹのワード線
の選択タイミング、センスアンプＳＡの活性化信号、及
び相補ビット線のプリチャージタイミング信号等の各種
タイミング信号を発生させる。ダイナミック型ＲＡＭで
は、ワード線の選択タイミングとセンスアンプの活性化
タイミングは、ワード線の選択動作によって相補ビット
線にメモリセルから必要な読み出し信号が得られるまで
所要の時間を持って設定される。そして、センスアンプ
の増幅動作が終了するを待ってカラムスイッチＣＳＷの
動作タイミング信号が形成されるものである。

【００２６】この実施例では、上記のようにクロック発
生回路ＣＬＫＧにおいて、３系統のクロック信号ＣＬＫ
Ｒ，ＣＬＫＣ及びＣＬＫＭを発生させている。上記各メ
モリマットに設けらるタイミング発生回路ＴＧは、上記
のようにメモリアレイＭＡＲＹのワード線の選択タイミ
ング、センスアンプＳＡの活性化信号、及び相補ビット
線のプリチャージタイミング信号等のロウ系の各種タイ
ミング信号を発生させるものであり、その基準クロック
として上記ロウ系のクロック信号ＣＬＫＲが用いられ
る。上記センスアンプの増幅動作が終了するを待ってカ
ラムスイッチＣＳＷの動作タイミング信号は、上記リー
ド／ライトアンプＲＷＡｍｐとともにカラム系のクロッ
ク信号ＣＬＫＣが用いられる。コマンドやアドレス信号
等のラッチ制御には、クロック信号ＣＬＫＭが用いら
れ、そして、電圧発生回路ＶＧ等のように動作モードに
無関係に常時動作させる必要るある回路には、クロック
信号ＭＣＬＫが用いられる。

【００２７】この実施例では、特に制限されないが、上
記のように複数のメモリマットを複数組に分割して複数
のバンクが構成される。例えば、全体のメモリマット数
がＭであるとき、１つのバンクをＮ個のメモリマットで
構成すると、バンク数は、Ｍ／Ｎにされる。ここで、上
記バンクは、１回のメモリアクセスにより独立にリード
／ライトできるメモリの大きさを表す。上記の実施例の
場合には、バンクの最小は、１マットからなるものであ
り、このときにはバンク数はＭのような最大にされる。
これに対して、最小のバンク数は２とされ、そのときの
バンク当たりのメモリマットの数はＭ／２となる。ここ
で、１バンクをＭマットで構成することには意味がな
い。つまり、上記のように複数のバンクを前提としてそ
れぞれが独立してリード／ライトできるということに格
別な意義が生じるからである。

【００２８】１バンク当たりのメモリマット数が多いと
いうことは、１回のメモリアクセスによりリード／ライ
トできるデータ数を多く採れるという利点を持つ。これ
に対して、メモリバンク数が多いということは、各バン
クを独立してメモリアクセスできることを利用してパイ
プライン動作を行うことが可能となり、高速なリード／
ライトが可能になる。例えば、ダイナミック型メモリセ
ルにおいては、微小なキャパシタに記憶された記憶電荷
をセンスして読み出し信号を得るまでに比較的長い時間
を費やすことになる。そこで、複数のバンクを順次にア
クセスするというパイプライン動作を行わせることによ
り、最初のデータが出力されまでの数サイクルを除い
て、連続して上記複数のバンクから順に読み出しデータ
を得るようにすることができる。

【００２９】それ自身が増幅機能を持つスタティック型
メモリセルにおいても、大記憶容量化あるいは高集積化
のために、メモリセルを構成するＭＯＳＦＥＴのコンダ
クタンスは小さく形成される。このため、メモリセルが
接続されたビット線又はデータ線に読み出される信号は
比較的小さな信号レベルとされ、それを増幅するセンス
アンプが必要になる。したがって、程度の差はあるが、
このようなスタティック型メモリセルを用いた場合で
も、上記のように複数のバンクを設けて、それを順次に
アクセスさせるというパイプライン動作を行わせること
により、高速読み出しを十分に期待できるものとなる。

【００３０】この実施例では、半導体集積回路装置の設
計時にはそのデータ処理動作に対応してメモリ回路であ
るＲＡＭモジュールの最大記憶容量が決められる。つま
り、ＲＡＭモジュールに搭載されるメモリマットＭＡＴ
の数が決められる。そして、かかるメモリマットＭＡＴ
を用い、そのメモリ回路を用いたデータ処理の種別、つ
まり、メモリ回路に対する書き込み動作と読み出し動作
に対応して、上記複数通りのバンク構成が用意される。
このようなバンク構成の切り換えは、制御回路により切
り換え可能にされる。この他、半導体集積回路装置を携
帯用情報機器等のように電池駆動される場合において、
電池駆動される場合あるいは電池電圧が低下したとき
に、上記バンク数を多く設定して１回のメモリアクセス
により動作させられるメモリマットの数を１つのように
最小にしてピーク電流を低減させて低電圧領域まで電池
駆動できるように使うこともできる。

【００３１】最も単純な構成は、制御回路においてマス
タースライス方式により固定的な信号レベルを与えて、
ＲＡＭモジュールに対してバンク数設定するものであ
る。このような構成により、１バンク当たり例えばＮマ
ットにされる。ＲＡＭモジュールの外部の論理回路部に
レジスタを設け、そこにバンク数を設定する構成とすれ
ば、同じＲＡＭモジュールを使ってデータ処理動作に対
応して逐一バンク構成を設定することができる。

【００３２】制御回路が多少複雑になるが、Ｍ個のメモ
リマットをＭ／２の２組に分割し、各組毎にバンク数を
設定する構成としてもよい。この場合も、上記のように
固定的に設定するものと、上記レジスタ等を用いてその
都度設定するものとしてもよい。この構成では、特に制
限されないが、データ処理の中で高速アクセスを必要と
するデータの書き込み／読み出しを行う動作は、上記バ
ンク数を多く設定した一方の組を用いるようにし、一括
して大量のデータの書き込みと読み出しを行う動作は、
上記バンク数を少なくしてバンク当たりのメモリマット
数を多くした他方の組を用いるようにするようにすれば
よい。

【００３３】図２には、この発明に係るＲＡＭモジュー
ルに設けられるクロック発生回路に含まれる一定パルス
幅設定を行う基本クロック発生部の一実施例の回路図が
示されている。図４には、この基本クロック発生部の動
作を説明するための波形図が示されている。以下、図２
の回路を図４の波形図とともに説明する。

【００３４】ＲＡＭモジュールの外部から供給されるク
ロック信号ＣＬＫは、１／２分周回路により１／２分周
される。この１／２分周回路により、上記入力されたク
ロック信号ＣＬＫのパルス幅に無関係にデューティ５０
％にされたパルス信号ａを形成することができる。ただ
し、その周波数は１／２に低くされるものである。上記
１／２分周回路を構成するフリップフロップ回路の出力
端子Ｑから得られる上記１／２分周出力ａは、ドライブ
回路としての２つのインバータ回路を通して異種ディレ
イ設定回路に供給される。この異種ディレイ設定回路
は、内部回路における代表的な３つの遅延要素をモニタ
するものである。

【００３５】上記異種ディレイの１つ目は上記グローバ
ルビット線ＧＢＤでの信号遅延をモニタするものであ
り、それと等価のＧＢＤモニタ線が用いられる。このＧ
ＢＤモニタ線は、ＲＡＭモジュールの搭載メモリマット
に設けられるマット負荷がシリーズに接続されるように
される。つまり、ＲＡＭモジュールに搭載されるメモリ
マットがｎ個のときにはｎ個の上記マット負荷を通して
往復するようにシリーズに接続されて、リードライトア
ンプＲＷＡｍｐから最も遠い位置に設けれらるメモリマ
ットからの信号伝達遅延ｔＤ３に対応したのモニタ信号
ｄが形成される。

【００３６】上記異種ディレイの２つ目は、インバータ
回路で構成された遅延回路Ｄ１によるＭＯＳ遅延であ
る。つまり、３個のインバータ回路を直列形態に接続し
て、３Ｄ１の遅延時間を形成し、ナンドゲート回路とイ
ンバータ回路からなる論理積により上記３Ｄ１に対応し
た遅延時間ｔＤ１をもったパルスｂが形成される。

【００３７】上記異種ディレイの３つ目は、センスアン
プをモニタするものであり、ゲートとドレインとが交差
接続されたＮチャンネル型ＭＯＳＦＥＴＱ３とＱ２の共
通ソースに接地側の動作電圧を供給するＮチャンネル型
ＭＯＳＦＥＴＱ４が設けられる。上記ＭＯＳＦＥＴＱ２
のゲートは、電源電圧に接続された定常的にオン状態に
される。また、メモリセルからの読み出し信号に対応し
たロウレベルをＭＯＳＦＥＴＱ３のゲートに供給するＮ
チャンネル型ＭＯＳＦＥＴＱ５が設けられる。上記ＭＯ
ＳＦＥＴＱ２のドレインと電源電圧との間には、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ１が設けられる。このＭＯＳＦ
ＥＴＱ１と上記ＭＯＳＦＥＴＱ４及びＱ５のゲートに
は、上記１／２分周回路で形成された入力パルスが供給
される。

【００３８】したがって、入力パルスがロウレベルのと
きには、上記ＭＯＳＦＥＴＱ４とＱ５がオフ状態とな
り、Ｐチャンネル型ＭＯＳＦＥＴＱ１がオン状態なって
ＭＯＳＦＥＴＱ３をオン状態にさせ、メモリセルのビッ
ト線に対応されたキャパシタＣ１をチャージアップして
いる。入力パルスがハイレベル変化すると、上記ＭＯＳ
ＦＥＴＱ４とＱ５がオン状態となり、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ１がオフ状態になり、上記キャパシタＣ１
を放電させる。したがって、インバータ回路Ｎ１を通し
た出力信号ｃは、上記センスアンプに対応された回路に
よるキャパシタＣ１の放電時間に相当する遅延時間ｔＤ
２を持ったパルスとされる。

【００３９】上記のように１／２分周回路を通して入力
パルスを供給するため、外部から供給されるクロック信
号ＣＬＫの１つおきの入力信号に対応した遅延パルスし
か形成されない。そこで、インバータ回路Ｎ２により反
転信号を形成し、上記と同様な３つの異種ディレイ信号
を形成する。これにより、１／２分周パルスの立ち上が
りと立ち下がりの両方、つまり、外部から供給されるク
ロック信号ＣＬＫの立ち上がりエッジに対応された上記
３種類の遅延信号を形成することができる。

【００４０】上記入力パルスに対応された３種類の異種
ディレイ信号ｄ、ｂ及びｃは、ナンドゲート回路に供給
され、最も遅い遅延時間（図４の例ではｔＤ３）に対応
された遅延信号を形成することができる。同様に、イン
バータ回路Ｎ３により反転されたＧＢＤモニタ線で形成
された遅延信号ｄの反転信号と、インバータ回路Ｎ２に
より反転された入力パルスに対応された残り２種類の異
種ディレイ信号が同様なナンドゲート回路に供給され
る。これらのナンドゲート回路の出力信号は、上記１／
２分周出力ａとの論理を採ることにより、外部から供給
されるクロック信号ＣＬＫの立ち上がりに対応され、上
記遅延時間ｔＤ１〜ｔＤ３のうち最も遅いものに対応し
たパルス幅を持つ内部の基本クロック信号ｃｌｋが形成
される。

【００４１】上記のように内部回路の遅延要素を取り込
んだ一定のパルス幅を持つ内部クロック信号ｃｌｋを形
成することにより、外部から供給されるクロック信号の
パルスデューティに無関係に、しかも内部回路の遅延要
素のプロセスバラツキがモニタされた一定のパルス幅を
持つものが得られるので、外部から供給されるクロック
信号のパルスデューティを何ら考慮することなく、内部
回路のタイミング制御を行うようにすることができる。

【００４２】そして、上記パルス幅が異種の遅延要素の
うちのワーストケースに対応されていることに着目し、
例えば、プリチャージ期間の設定や、ワード線の選択動
作からセンスアンプの活性化させるまでの時間に上記パ
ルス幅を活用することができる。最も好適なのは、ロウ
系の選択動作においてクロック信号ｃｌｋの立ち上がり
又はそれを遅延した信号によりセンスアンプを活性化し
た場合には、不必要な時間マージンを設定することな
く、上記遅延されたクロック信号の立ち下がりに対応し
てカラム選択動作タイミングを設定することができる。

【００４３】カラム系の選択動作では、例えば基本クロ
ック信号ｃｌｋ又はその遅延信号の立ち上がりエッジに
同期してカラム選択信号をハイレベルにしてカラムスイ
ッチをオン状態にさせ、かかるカラムスイッチのオン状
態から上記グローバルビット線ＧＢＤを通して読み出し
信号が伝えられる時間が、上記クロック信号ｃｌｋ又は
その遅延信号の立ち下がりエッジに対応させるので、上
記基本クロック信号ｃｌｋの立ち下がりによりリードア
ンプＲＡを活性化させるようにすることができる。この
ことは、ライトアンプＷＡを活性化してから上記グロー
バルビット線ＧＢＤを通して選択されたメモリマットに
伝えられる時間も上記クロック信号ｃｌｋのパルス幅に
対応されているので、必要ならクロック信号ｃｌｋの立
ち下がりタイミングを利用することができる。

【００４４】つまり、従来のようにクロック信号の立ち
上がりエッジ等を基準にして、プリチャージ動作の終了
タイミング、ワード線の選択タイミング、センスアンプ
の活性タイミング、カラムスイッチの選択タイミング、
あるいはカラムスイッチの選択からリードアンプＲＡの
動作タイミング、各回路が動作状態に入るための準備時
間等について形成するものでは、基準が１つになるため
に相対的な時間設定を一律的にできるという利点が生じ
る反面、前段での時間マージンによって必要以上に動作
タイミングが遅くなるものである。

【００４５】これに対して、本願発明のように基本クロ
ック信号ｃｌｋのクロック幅が前記のような内部回路の
遅延要素を取り込んだ一定のパルス幅に設定されている
から、上記遅延要素に関連するタイミング制御には、上
記パルス幅をそのまま利用することができるので、タイ
ミング制御及びそのための回路が大幅に簡素化できるも
のとなる。なお、異種ディレイ設定回路は、本体の回路
形式に応じて異種ディレイを直列もしくは並列に組み合
わせた形としても良い。

【００４６】図３には、この発明に係るＲＡＭモジュー
ルに設けられるクロック発生回路に含まれる内部クロッ
ク制御部の一実施例の回路図が示されている。上記内部
の基本クロック信号ｃｌｋから、前記説明したようにロ
ウ系のクロック信号ＣＬＫＲ、カラム系のクロック信号
ＣＬＫＣ及び共通クロック信号ＣＬＫＭの３系統に加え
て、特に制限されないが、出力制御用のクロック信号Ｃ
ＥＧも独立に形成される。

【００４７】ＲＡＭモジュールを構成する各メモリマッ
トにおいて、ワード線の選択動作やセンスアンプの増幅
動作といったようなロウ系の選択動作を行っている期
間、カラム系の回路では何も動作をしない場合がある。
あるいは、ワード線が選択状態にされ、カラムスイッチ
の切り換えにより連続した読み出し等が行われている
間、上記ロウ系の回路では何も動作をしない場合があ
る。そこで、動作モードに応じて必要なときにのみクロ
ック信号ＣＬＫＲ、ＣＬＫＣを供給する。これより、従
来のようにクロック供給線に対して常時にクロック信号
ＣＬＫＲ，ＣＬＫＣのハイレベルとロウレベルに対応し
てチャージアップとディスチャージが行われてしまうこ
とによる無駄な消費電流を削減することができる。

【００４８】そこで、ロウ系のクロック信号ＣＬＫＲに
ついて説明すると、動作モードに対応したコマンドＢ
Ａ、ＣＲ及びＣＣとリセット信号ＲＳＴＭにより３段の
フリップフロップ回路ＦＦ１〜ＦＦ３を制御して、上記
いずれのコマンドＢＡ、ＣＲ及びＣＣも入力されないノ
ーオペレーション（ＮＯＰ）を検出し、ロウ系回路にお
いてクロック信号ＣＬＫＲが必要ないときにはそれを削
除、言い換えるならば、そのクロックサイクルではクロ
ック信号ＣＬＫＲを発生させないようにするものであ
る。

【００４９】カラム系のクロック信号ＣＬＫＣにおいて
は、上記とは逆にコマンドＣＣの入力を検出し、２サイ
クル分のクロック信号ＣＬＫＣを発生させる。上記ＱＥ
Ｇには、コマンドＣＣとＲＷからリードモード（ＲＥＡ
Ｄ）にされたこと、及び信号ＣＭＥがハイレベルである
ことを条件に、クロック信号ＣＬＫの反転信号が出力さ
れる。つまり、データ出力とデータ入力とが共通化され
ているときには、ＣＭＥがハイレベルにされて、読み出
し動作のときのみ出力回路が活性化され、それ以外は出
力ハイインピーダンス状態にされる。共通クロック信号
ＭＣＬＫは、上記内部の基本クロック信号ｃｌｋがその
ままインバータ回路列を通してタイミング調整されて出
力される。信号ＭＱＲは、上記１／２分周回路の動作を
停止させてＲＡＭモジュールの前てのクロック信号を停
止させる。これにより、記憶データは失われるが、ＲＡ
Ｍモジュールでの消費電流を零にすることできる。な
お、本実施例では、電源回路ＶＣへＭＣＬＫを供給しな
くなるが、必要に応じて電源回路ＶＣのみクロック信号
を供給して、常時昇圧回路等を動作状態にしておくこと
で、ＭＱＲ停止から再開時の復帰時間を改善することが
できる。

【００５０】前記図１のＲＡＭモジュールにおいて、入
出力インターフェス部を説明すると、次の通りである。
アドレス端子Ａｄｄは、バンク（メモリマット）内のワ
ード線の選択に用いられるＡＸ０〜ＡＸ７からなるロウ
アドレス信号と、カラム選択に用いられるＡＹ０〜ＡＹ
２からなるカラムアドレス信号と、ＡＲ０〜ＡＲ３から
なるロウ系のバンクアドレスを指定するバンクアドレス
信号と、ＡＣ０〜ＡＣ３からなるカラム系のバンクアド
レスを指定するバンクアドレス信号から構成される。

【００５１】コマンド端子Ｃｏｍは、マスククロックを
入力するクロック信号ＣＬＫと、当該サイクルがロウ系
コマンド入力であることを示す制御信号ＣＲと、当該バ
ンクを活性化するか非活性化するかを指示する制御信号
ＢＡ、当該サイクルがカラム系コマンド入力であること
を示す制御信号ＣＣと、読み出しか書き込みかを指示す
る制御信号ＲＷから構成される。そして、特別な制御信
号として、ＲＡＭモジュール内部回路の動作を停止させ
る制御信号ＭＱ、及び内部のレジスタを初期化する制御
信号ＲＥＳが設けられる。この他、前記のようなバイト
単位での入出力に対してマスクを行う制御信号ＭＥ０〜
７や、テスト用の制御端子も設けられるものである。

【００５２】ロウ系のコマンドは次の通りである。 （１）ノーオペレーション（ＮＯＰ） このコマンド（ＮＯＰ）は、クロック信号ＣＬＫの立ち
上がりにおいて、信号ＣＲのロウレベル（＝“０”）で
指定される。このコマンドは実行のコマンドではない
が、ロウ系内部動作は継続される。

【００５３】（２）バンクアクティブ（ＢＡ） このコマンド（ＢＡ）は、クロック信号ＣＬＫの立ち上
がりにおいて、信号ＣＲのハイレベル（＝“１”）と、
信号ＢＡのハイレベル（＝“１”）により指定される。
このコマンドによりＸアドレス信号ＡＸ０〜ＡＸ７とロ
ウバンクアドレスＡＲ０〜ＡＲ３が指定され、かかるロ
ウバンクアドレスで指定されたバンク（メモリマット）
がアクティブにされ、上記Ｘアドレス信号ＡＸ０〜ＡＸ
７で指定されたワード線が選択状態にされるとともにセ
ンスアンプＳＡが活性化される。このコマンド（ＢＡ）
は、汎用のＤＲＡＭにおいて、／ＣＡＳ（カラムアドレ
スストローブ）信号がハイレベルで、／ＲＡＳ（ロウア
ドレスストローブ）信号の立ち下がりに相当する。つま
り、ロウ系の選択動作が行われ、指定されたバンクでは
上記選択されたワード線のメモリセルについてリフレッ
シュ動作が実施される。

【００５４】（３）バンククローズ（ＢＣ） このコマンド（ＢＣ）は、クロック信号ＣＬＫの立ち上
がりにおいて、信号ＣＲのハイレベル（＝“１”）と、
信号ＢＡのロウレベル（＝“０”）により指定される。
このコマンドによりＸアドレス信号ＡＸ０〜ＡＸ７は無
視され、ロウバンクアドレスＡＲ０〜ＡＲ３により指定
されたバンクに対してプリチャージが実施される。つま
り、選択ワード線が非選択状態にされるとともに、セン
スアンプＳＡは非活性化されて、相補ビット線やセンス
アンプのコモンソース線等がハーフプリチャージ電位に
される。

【００５５】カラム系のコマンドは次の通りである。 （４）ノーオペレーション（ＮＯＰ） このコマンド（ＮＯＰ）は、クロック信号ＣＬＫの立ち
上がりにおいて、信号ＣＣのロウレベル（＝“０”）で
指定される。このコマンドは実行のコマンドではない
が、カラム系内部動作は継続される。

【００５６】（５）リード（ＲＥＡＤ） このコマンド（ＲＤ）は、クロック信号ＣＬＫの立ち上
がりにおいて、信号ＣＣのハイレベル（＝“１”）と、
信号ＲＷのハイレベル（＝“１”）により指定される。
このコマンドによりＹアドレス信号ＡＹ０〜ＡＹ３とカ
ラムバンクアドレスＡＣ０〜ＡＣ３が指定され、かかる
ロウバンクアドレスで指定されたバンク（メモリマッ
ト）がアクティブにされ、上記Ｙアドレス信号ＡＹ０〜
ＡＹ３で指定されたカラムスイッチがオン状態になっ
て、前記のような１２８対の相補ビット線をグローバル
ビット線ＧＢＤに接続させるとともにリードアンプＲＡ
と出力バッファが活性化される。このコマンド（ＲＤ）
は、汎用のＤＲＡＭにおいて、／ＲＡＳ（ロウアドレス
ストローブ）信号がロウレベルで、／ＣＡＳ（カラムア
ドレスストローブ）信号の立ち下がりにおいて／ＷＥ
（ライトイネーブル）信号がハイレベルのときに相当
し、信号ＣＭＥがハイレベル（（＝“１”）ならリード
終了後には出力バッファはハイインピーダンス状態にさ
れる。信号ＣＭＥがロウレベル（＝“０”）なら出力バ
ッファは動作状態となり次の読み出し信号が出力される
まで上記出力動作を継続する。

【００５７】（６）ライト（ＷＲＩＴＥ） このコマンド（ＷＲＩＴＥ）は、クロック信号ＣＬＫの
立ち上がりにおいて、信号ＣＲのハイレベル（＝
“１”）と、信号ＲＷのロウレベル（＝“０”）により
指定される。このコマンドによりＹアドレス信号ＡＹ０
〜ＡＹ３とカラムバンクアドレスＡＣ０〜ＡＣ３が指定
され、かかるロウバンクアドレス信号ＡＹ０〜ＡＹ３で
指定されたバンク（メモリマット）がアクティブにさ
れ、上記Ｙアドレス信号ＡＹ０〜ＡＹ３で指定されたカ
ラムスイッチがオン状態になって、前記のような１２８
対の相補ビット線とグローバルビット線ＧＢＤに接続さ
せるとともに、入力バッファを活性化して書き込みデー
タの取り込みを行うとともにライトアンプを活性化して
書き込み動作を行う。このコマンド（ＷＴ）は、汎用の
ＤＲＡＭにおいて、／ＲＡＳ（ロウアドレスストロー
ブ）信号がロウレベルで、／ＣＡＳ（カラムアドレスス
トローブ）信号の立ち下がりにおいて／ＷＥ（ライトイ
ネーブル）信号がロウレベルのときに相当する。

【００５８】上記リード又はライトコマンドでは、信号
ＢＥ０〜１５を用いて入出力データのマクスが可能とな
る。つまり、信号ＢＥ０〜１５により、１２８ビットを
１６バイトに分け、バイト単位でのマクスを可能にする
ものである。リード時に信号ＢＥｉ（ｉ＝０〜１５）を
ハイレベル（＝“１”）にすると、出力がロウインピー
ダンスとなり当該バイトｉの出力が可能にされ、信号Ｂ
Ｅｉ（ｉ＝０〜１５）をロウレベル（＝“０”）にする
と、出力がハイインピーダンスとなり当該バイトｉの出
力がマクスされる。ライト時に信号ＢＥｉ（ｉ＝０〜１
５）をハイレベル（＝“１”）にするとデータの書き込
みが行われ、信号ＢＥｉ（ｉ＝０〜１５）をロウレベル
（＝“０”）にすると、データの書き込みが行われず、
選択されたメモリセルでは以前のデータを保持（リフレ
ッシュ）される。

【００５９】図５には、この発明に係るＲＡＭモジュー
ルに設けられるクロック発生回路から出力されるクロッ
ク信号の波形図が示されている。クロックＣＬＫの１サ
イクル目と２サイクル目では、２つのバンクに対してバ
ンクアクティブコマンド（ＢＡ）が実行される。上記バ
ンクアクティブコマンド（ＢＡ）はクロック信号ＣＬＫ
の３サイクルを使って上記指定されたバンクアドレスの
メモリマットにおいてワード線の選択動作及びセンスア
ンプの増幅動作が実行される。上記のような動作時間を
確保するために、ノーオペレーション（ＮＯＰ）コマン
ドが挿入される。最初のバンクアクティブコマンド（Ｂ
Ａ）における上記のような選択動作と、次のバンクアク
ティブコマンド（ＢＡ）とが重なっているので、上記ノ
ーオペレーション（ＮＯＰ）コマンドは２つとされる。
最後の上記ノーオペレーション（ＮＯＰ）コマンドで
は、クロック信号ＣＬＫＲを必要としない動作になるた
めにクロック信号ＣＬＫＲが削除される。

【００６０】クロック信号ＣＬＫの５サイクル目におい
て、上記ＣＣとＲＷのハイレベルによりリードコマンド
（ＲＥＡＤ）が指定され、上記バンクアクティブにされ
た２つのうちいずれかのカラムアドレス指定がされ、２
クロック遅れてそれに対応した読み出し信号が出力され
る。この実施例のシンクロナスＤＲＡＭではＣＡＳレイ
テンシィは２にされるものである。つまり、カラムアド
レスを入力してから、それに対応したデータが出力され
るまで２クロックが費やされ、上記ノーオペレーション
（ＮＯＰ）コマンドが２つ挿入される。そして、カラム
系のクロック信号ＣＬＫＣは、上記コマンドＣＣのハイ
レベルに対応して２クロック期間発生される。

【００６１】図示されていないが、もしもページモード
にするなら、上記信号ＣＣがハイレベルを維持し、クロ
ック信号ＣＬＫに同期して次のカラムアドレスＡＹ，Ａ
Ｃが入力され、入力されたカラムアドレスＡＹ，ＡＣに
対応してカラムスイッチの切り換えが行われるので、ク
ロック信号ＣＬＫに同期したデータの連続読み出しが可
能になる。同図では、上記バンクアクティブにされた２
つのバンクのうち一方のみから読み出す例が示されてい
る。

【００６２】クロック信号ＣＬＫの８サイクル目におい
て、上記ＣＣのハイレベルとＲＷのロウレベルによりラ
イトコマンド（ＷＲＩＴＥ）指定され、上記バンクアク
ティブにされた２つのうちいずれかのカラムアドレス指
定がされ、指定されたバンクに対して書き込み信号が伝
えられる。続いて９サイクル目でも上記ＣＣのハイレベ
ルとＲＷのロウレベルによりライトコマンド（ＷＲＩＴ
Ｅ）指定され、上記バンクアクティブにされた２つのう
ちいずれかのカラムアドレスが指定されて同様な書き込
みが行われる。このとき、上記ＣＣのハイレベルにより
クロック信号ＣＬＫＣは２サイクルずつ合計で３サイク
ル発生させられる。このとき、ロウ系のクロック信号Ｃ
ＬＫＲは、上記ＣＣのハイレベルにより発生させられ、
ノーオペレーション（ＮＯＰ）がその後に２サイクル連
続して指定されることによって１サイクル削除される。

【００６３】クロック信号ＣＬＫの１２サイクル目と１
３サイクル目において、上記ＣＲのハイレベルによりバ
ンクアクティブクローズ（ＢＣ）コマンドが指定され
て、上記２つのアクティブ状態のバンクがクローズ状態
にされる。ロウバンクアドレスＡＲ０〜ＡＲ３により指
定されたバンクに対してプリチャージが実施される。つ
まり、選択ワード線が非選択状態にされるとともに、セ
ンスアンプＳＡは非活性化されて、相補ビット線やセン
スアンプのコモンソース線等がハーフプリチャージ電位
にされる。このようなクローズ動作のためにロウ系のク
ロック信号ＣＬＫＲは発生させられる。

【００６４】この実施例では、ダイナミック型メモリセ
ルを用いるものであるが、リフレッシュ専用のコマンド
を持たないし、ＲＡＭモジュールにおいてリフレッシュ
制御回路も持たない。この理由は、ＲＡＭモジュール自
体のメモリマット数を記憶容量に応じて設定すること、
及びＲＡＭモジュール自体を複数個搭載する場合を考慮
したものである。つまり、ＲＡＭモジュールにリフレッ
シュ制御回路を設けると、複数のＲＡＭモジュールを搭
載する場合には、リフレッシュ制御回路が重複して半導
体集積回路装置に設けられることとなって無駄が生じる
虞れがあるからである。

【００６５】この実施例では、ＲＡＭモジュールの外部
にリフレッシュ制御回路を設ける構成にする。この構成
により、複数のＲＡＭモジュールが搭載された場合にお
いても、リフレッシュ制御回路を共通化できる。また、
ＲＡＭモジュールにおいては、前記のようにロウ系選択
動作とカラム系選択動作とが独立して行われることか
ら、リフレッシュ制御回路によりリフレッシュアドレス
と、バンクアクティブコマンド（ＢＡ）とバンクアクテ
ィブクローブコマンド（ＢＣ）とを発行するようにして
リフレッシュ動作を行わせることができる。

【００６６】図６には、上記メモリマットにおけるメモ
リアレイＭＡＲＹ、ワード線選択回路の一実施例の回路
図が示されている。同図においては、メモリアレイ部に
含まれるビット線のイコライズ＆プリチャージ回路も合
わせて描かれている。同図のメモリマットは、上記バン
クアドレス＃０〜＃ｎのうちの１つのバンク＃ｊが代表
として例示的に示されている。バンク（メモリマット）
＃ｊに設けられる複数の相補ビット線及び複数のワード
線のうち、一対の相補ビット線ＢＬｍ，／ＢＬｍと１本
のビット線ＢＬｎ、ワード線ＷＬ０，ＷＬｍ、ＷＬｍ＋
１，ＷＬｎが代表として例示的に示されている。

【００６７】ワード線ＷＬ０とビット線ＢＬｍとの交点
に設けられたメモリセルを例にして説明すると、アドレ
ス選択ＭＯＳＦＥＴＱｍのゲートは、ワード線に接続さ
れる。上記ＭＯＳＦＥＴＱｍの一方のソース，ドレイン
は、ビット線ＢＬｍに接続される。上記ＭＯＳＦＥＴＱ
ｍの他方のソース，ドレインは、記憶キャパシタＣｓの
一方の電極である蓄積ノードＮｓに接続される。そし
て、記憶キャパシタＣｓの他方の電極は、他のメモリセ
ルの記憶キャパシタの他方の電極と共通化されて、プレ
ート電圧ＶＰＬが印加される。

【００６８】上記のようなメモリセルは、ワード線と相
補ビット線のうちの一方との交点にマトリッス配置され
る。例えば、ワード線ＷＬｍとそれと隣接するワード線
ＷＬｍ＋１においては、ワード線ＷＬｍと相補ビット線
のうちの一方のビット線ＢＬｍとの交点にメモリセルが
設けられ、ワード線ＷＬｍ＋１と相補ビット線のうちの
他方のビット線／ＢＬｍとの交点にメモリセルが設けら
れる。このようにワード線の奇数と偶数毎に相補ビット
線の一方と他方に交互にメモリセルを配置することの
他、互いに隣接する２本のワード線を一対として、かか
る２本のワード線毎にそれぞれ設けられる２個ずつのメ
モリセルを相補ビット線の一方と他方に交互に配置する
ようにしてもよい。

【００６９】上記相補ビット線ＢＬｍ，／ＢＬｍには、
イコライズ＆プリチャージ回路を構成するＮチャンネル
型ＭＯＳＦＥＴＱ１４〜Ｑ１６が設けられる。ＭＯＳＦ
ＥＴＱ１４は、相補ビット線ＢＬｍと／ＢＬｍのハイレ
ベルとロウレベル（又はロウレベルとハイレベル）を短
絡してハーフ電位に設定する。ＭＯＳＦＥＴＱ１５とＱ
１６は、相補ビット線ＢＬｍ，／ＢＬｍの上記短絡によ
るハーフ電位がリーク電流等により変動するのを防止す
るためのものであり、ハーフプリチャージ電圧ＶＭＰを
上記相補ビット線ＢＬｍ，／ＢＬｍに供給する。これら
のＭＯＳＦＥＴＱ１４〜Ｑ１６のゲートは、共通に接続
されてプリチャージ＆イコライズ信号ＢＬＥＱｊが供給
される。つまり、ワード線が選択レベルから非選択レベ
ルにリセットされた後に、上記信号ＢＬＥＱｊがハイレ
ベルに変化し、上記ＭＯＳＦＥＴＱ１４〜Ｑ１６をオン
状態にして相補ビット線ＢＬｍ，／ＢＬｍのプリチャー
ジとイコライズ動作を行わせる。

【００７０】上記複数のワード線ＷＬ０〜ＷＬｎに対応
して複数のワード線駆動回路ＷＤ０〜ＷＤｎが設けられ
る。同図では、そのうちワード線ＷＬｍに対応したワー
ド線駆動回路ＷＤｍの具体的回路が代表として例示的に
示されている。上記ワード線駆動回路ＷＤｍには、その
ソースが昇圧電源ＶＤＨに接続されたＰチャンネル型Ｍ
ＯＳＦＥＴＱ６と、回路の接地電位にソースが接続され
たＮチャンネル型ＭＯＳＦＥＴＱ７とにより構成された
ＣＭＯＳインバータ回路が用いられる。上記ＭＯＳＦＥ
ＴＱ６とＱ７のドレインが共通接続され出力端子を構成
し、上記ワード線ＷＬｍに接続される。上記ＭＯＳＦＥ
ＴＱ６とＱ７のゲートは、共通接続されて入力端子を構
成し、ロウ（Ｘ）デコーダＲＤＥＣにより形成された選
択信号が供給される。

【００７１】上記ＣＭＯＳインバータ回路（Ｑ６とＱ
７）の入力端子と上記昇圧電源ＶＤＨとの間には、その
ソース−ドレイン経路が接続されたプリチャージ用のＰ
チャンネル型ＭＯＳＦＥＴＱ９と、非選択ラッチ用のＰ
チャンネル型ＭＯＳＦＥＴＱ８が並列形態に設けられ
る。上記非選択ラッチ用のＰチャンネル型ＭＯＳＦＥＴ
Ｑ８のゲートは、上記ＣＭＯＳインバータ回路（Ｑ６と
Ｑ７）の出力端子に接続される。上記プリチャージ用の
Ｐチャンネル型ＭＯＳＦＥＴＱ９のゲートには、プリチ
ャージ信号ＷＰＨが供給される。このプリチャージ信号
ＷＰＨを形成する信号発生回路は、上記昇圧電源ＶＤＨ
を動作電圧として、ワード線の選択レベルに対応したハ
イレベルと回路の接地電位のようなロウレベルの信号Ｗ
ＰＨを形成する。

【００７２】上記ＭＯＳＦＥＴＱ１４は、レベルリミッ
タ用のＭＯＳＦＥＴである。図示しないセンスアンプが
電源電圧Ｖｄｄで動作する場合、相補ビット線ＢＬｍ又
は／ＢＬｍの電位のハイレベルは電源電圧Ｖｄｄに対応
したものとなり、上記昇圧電圧ＶＤＨの電位は、上記電
源電圧Ｖｄｄ＋Ｖthに形成される。上記センスアンプが
降圧された内部電圧ＶＤＬで動作する場合には、上記昇
圧電圧ＶＤＨは、ＶＤＬ＋Ｖthにされる。ここで、Ｖth
はアドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧であ
り、センスアンプの増幅動作によって増幅された相補ビ
ット線ＢＬｍ又は／ＢＬｍの電源電圧Ｖｄｄ又はＶＤＬ
のようなハイレベルの信号をレベル損失なくキャパシタ
Ｃｓに伝えるようにされる。

【００７３】図７には、上記ロウデコーダＲＤＥＣとそ
れに設けられるワードドライバの一実施例の具体的回路
図が示されている。ＡＸ２０〜２７は、３ビットからな
るロウ（Ｘ）アドレス信号Ａ２〜Ａ４をプリデコーダに
よりプリデコードして形成された信号であり、ＡＸ５０
〜５７は、３ビットからなるロウ（Ｘ）アドレス信号Ａ
５〜Ａ７をプリデコーダによりプリデコードして形成さ
れた信号である。上記プリデコード信号ＡＸ２０〜Ａ２
７のうち、１つがゲートに供給されたＭＯＳＦＥＴＱ３
と、上記プリデコード信号ＡＸ５０〜５７のうち、１つ
がゲートに供給されたＭＯＳＦＥＴＱ４とが直接形態に
接続されて上記ロウデコーダ（ＲＤＥＣ）が構成され、
選択タイミング信号ＸＤＧＢが供給される。

【００７４】上記ロウデコーダ（ＲＤＥＣ）は、ＮＡＮ
Ｄ（ナンド）構成のダイナミック型論理回路から構成さ
れ、プリチャージ信号ＸＤＰによりスイッチ制御される
Ｐチャンネル型のプリチャージＭＯＳＦＥＴＱ１と、非
選択レベルのラッチを行うインバータ回路とＰチャンネ
ル型ＭＯＳＦＥＴＱ２が設けられる。上記プリチャージ
ＭＯＳＦＥＴＱ１によりハイレベルにプリチャージされ
たノードが、上記ＭＯＳＦＥＴＱ３及びＱ４を通してタ
イミング信号ＸＤＧＢのロウレベルによりディスチャー
ジされるか否かで選択／非選択のデコード信号が形成さ
れる。

【００７５】上記インバータ回路の出力信号を受けて、
その入力にハイレベル側の信号を帰還させるＰチャンネ
ル型ＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴ
Ｑ２は、プリデコード出力ＡＸ２ｉとＡＸ５ｉによりＭ
ＯＳＦＥＴＱ３又はＱ４がオフ状態にされたデコード出
力は、上記プリチャージＭＯＳＦＥＴＱ１によりプリチ
ャージされたハイレベルである。このハイレベルは、上
記プリチャージ期間の終了によりＭＯＳＦＥＴＱ１がオ
フ状態にされ、上記プリデコード出力ＡＸ２ｉ又はＡＸ
５ｉによりＭＯＳＦＥＴＱ３又はＱ４がオフ状態にされ
るためにフローティング状態となり、カップリングやリ
ーク電流によりハイレベルから不所望にロウレベルの選
択レベルにされる虞れが生じる。そこで、インバータ回
路ＩＶ１のロウレベルを受けて、帰還用のＰチャンネル
型ＭＯＳＦＥＴＱ２がオン状態となってインバータ回路
の入力レベルを電源電圧Ｖｄｄに維持させる。

【００７６】上記インバータ回路の出力信号は、特に制
限されないが、４本のワード線ＷＬ０〜ＷＬ３に対応さ
れた選択信号である。このような４つのワード線ＷＬ０
〜ＷＬ３の中から、下位ビットのロウ（Ｘ）アドレス信
号Ａ０とＡ１をデコードし、それに選択タイミング信号
を加えた４通りのワード線選択タイミング信号Ｘ０ＭＢ
〜Ｘ３ＭＢにより指定された１つのワード線が選択され
る。

【００７７】上記インバータ回路の出力信号がハイレベ
ルの選択レベルであるときＭＯＳＦＥＴＱ５がオン状態
となっており、上記１つのワード線選択タイミング信号
Ｘ３ＭＢがハイレベルからロウレベルに変化すると、上
記昇圧電源ＶＤＨの電圧で動作するＰチャンネル型ＭＯ
ＳＦＥＴＱ６とＮチャンネル型ＭＯＳＦＥＴＱ７からな
るワードドライバにロウレベルの入力信号が供給され、
その出力端子に接続されたワード線ＷＬ３をロウレベル
から上記昇圧電源ＶＤＨの電圧に対応したハイレベルに
立ち上げる。

【００７８】上記インバータ回路の出力信号がハイレベ
ルの選択レベルであるときＭＯＳＦＥＴＱ５とともに、
他のＭＯＳＦＥＴもオン状態になっているが、上記ワー
ド線選択タイミング信号Ｘ０ＭＢ〜Ｘ２ＭＢがハイレベ
ルのままとなっており、ワードドライバのＮチャンネル
型ＭＯＳＦＥＴがオン状態になってワード線ＷＬ０〜Ｗ
Ｌ２をロウレベルの非選択状態のままにする。Ｐチャン
ネル型ＭＯＳＦＥＴＱ８は、非選択レベルのラッチ用の
ＭＯＳＦＥＴであり、ワード線ＷＬ３が非選択のロウレ
ベルのときにオン状態になって、上記ワードドライバの
入力端子を昇圧電源ＶＤＨにしてＰチャンネル型ＭＯＳ
ＦＥＴＱ６をオフ状態にさせる。Ｐチャンネル型ＭＯＳ
ＦＥＴＱ９は、プリチャージＭＯＳＦＥＴであり、プリ
チャージ信号ＷＰＨのロウレベルによりオン状態になっ
てワードドライバの入力端子を上記サブ電源線ＳＶＣＷ
の電圧にプリチャージさせる。

【００７９】上記インバータ回路の出力信号がロウレベ
ルの非選択レベルであるときＭＯＳＦＥＴＱ５を代表と
するＭＯＳＦＥＴがオフ状態になっている。したがっ
て、上記ワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３Ｍ
Ｂのいずれか１つがハイレベルからロウレベルに変化し
ても、それに応答せず上記プリチャージレベルに対応し
たワード線ＷＬ０〜ＷＬ３のロウレベルにより、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ８がオン状態になって、ワード
ドライバの入力端子に昇圧電源ＶＤＨに対応したハイレ
ベルを帰還させるというラッチがかかり、ワード線ＷＬ
０〜ＷＬ３等の非選択状態が維持される。

【００８０】特に制限されないが、冗長ワード線ＲＷＬ
０にも、上記同様なワードドライバ、ラッチ用ＭＯＳＦ
ＥＴ及びプリチャージＭＯＳＦＥＴが設けられる。この
冗長ワード線ＲＷＬ０は、上記タイミング信号ＸＤＧＢ
と、図示しない不良アドレス記憶用のヒューズ回路と、
不良アドレスと入力されたＸアドレスとの比較を行うア
ドレス比較回路からなる冗長回路により形成された冗長
ワード線選択信号ＸＲ０Ｂに同期して選択される。この
とき、不良アドレスの比較一致信号により、正規回路で
あるプリデコーダＡＸ２０〜２７及びＡＸ５０〜５７又
はワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３ＭＢが非
選択レベルにされので、不良ワード線に対する選択動作
は行われない。

【００８１】この実施例のメモリアレイＭＡＲＹの両側
には、前記図３に示したようにセンスアンプＳＡ（プリ
チャージ回路ＰＣ）が設けられる。特に制限されない
が、上記ワード線ＷＬ０〜ＷＬ３等と直交するように配
置される相補ビット線のピッチと、センスアンプやプリ
チャージ回路のピッチを合わせるために、奇数番目の相
補ビット線と偶数番目の相補ビット線に対応されたセン
スアンプが左右に振り分けられる。このようなセンスア
ンプＳＡの配置により、相補ビット線の２倍のピッチに
１つのセンスアンプを配置できるようにされる。

【００８２】前記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 外部から入力されるクロック信号のパルス幅に
無関係な一定のパルス幅を、内部回路における複数種類
の信号遅延要素を用い、かつその中で最も遅延時間が長
くされたものにより設定することにより、内部回路にお
いて入力されるクロック信号のパルス幅に対する格別な
配慮を行うことなく、しかも上記パルス幅に対応した立
ち上がりの立ち下がりエッジの両方を活用によって内部
回路でのタイミング制御を簡略化することができるとい
う効果が得られる。

【００８３】（２） 上記複数種類の信号遅延要素とし
て、それぞれが独立してメモリアクセスが行われる複数
のメモリバンクの入出力ノードが並列に接続されてなる
データバスと同じ構成のダミー配線、複数個のインバー
タ回路列、及びメモリセルの記憶情報をセンスする増幅
回路と等価な動作を行う増幅回路とを用いることによ
り、主要な信号遅延要素を取り入れることによって、内
部回路でのタイミング制御の時間マージンを最小にしつ
つその制御を簡略化することができるという効果が得ら
れる。

【００８４】（３） 上記外部から供給されるクロック
信号は、入力回路で１／２分周してその反転信号の両方
に対応して、上記複数種類の遅延要素を設けることによ
り、入力クロック信号の立ち上がりエッジに対応された
上記一定のパルス幅にされた基本クロック信号を簡単に
形成することができるという効果が得られる。

【００８５】（４） 上記クロック発生回路により形成
された内部クロック信号の立ち上がりエッジと立ち下が
りエッジの両方を基準にして内部制御信号を形成するこ
とにより、内部回路でのタイミング制御の時間マージン
を最小にしつつその制御を簡略化することができるとい
う効果が得られる。

【００８６】（５） クロック発生回路において、外部
から供給されるクロック信号に対応され、かつロウ系の
選択動作が行われるクロックサイクルロウ系の第１のク
ロック信号を発生させ、カラム系の選択動作が行われる
クロックサイクルのみ発生されるカラム系の第２のクロ
ック信号を発生させ、外部から供給されるクロック信号
に対応して発生される第３のクロック信号との３系統に
分けて発生させることにより、クロック信号が伝達され
る信号線において消費される無駄な消費電流を削減する
ことができるという効果が得られる。

【００８７】（６） 上記内部クロック信号として、外
部から入力されるクロック信号のパルス幅に無関係な一
定のパルス幅を、内部回路における複数種類の信号遅延
要素を用い、かつその中で最も遅延時間が長くされたも
のにより設定することにより、上記消費電流を削減しつ
つ、内部回路において入力されるクロック信号のパルス
幅に対する格別な配慮を行うことなく、しかも上記パル
ス幅に対応した立ち上がりの立ち下がりエッジの両方を
活用によって内部回路でのタイミング制御を簡略化する
ことができるという効果が得られる。

【００８８】（７） 上記複数種類の信号遅延要素とし
て、それぞれが独立してメモリアクセスが行われる複数
のメモリバンクの入出力ノードが並列に接続されてなる
データバスと同じ構成のダミー配線、複数個のインバー
タ回路列、及びメモリセルの記憶情報をセンスする増幅
回路と等価な動作を行う増幅回路とを用いることによ
り、上記消費電流を削減と、主要な信号遅延要素を取り
入れによる内部回路でのタイミング制御の簡略化とを図
ることができるという効果が得られる。

【００８９】（８） 上記メモリバンクとして、複数の
ワード線と複数のビット線の交点に複数からなるメモリ
セルが配置されてなるメモリアレイと、上記ワード線と
ビット線の選択動作を行うアドレス選択回路を含むメモ
リマットの複数個で構成し、上記複数個のメモリマット
に対して上記クロック発生回路を含む制御回路を共通に
設けることにより、それが用いられるシステムに柔軟に
対応できるＲＡＭモジュールを実現しつつ、上記消費電
流を削減と内部回路でのタイミング制御を簡略化するこ
とができるという効果が得られる。

【００９０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、１つ
のメモリマットに設けられるメモリアレイの記憶容量
は、種々の実施形態を採ることができる。メモリアレイ
は、その中央部分にセンスアンプ、プリチャージ回路、
及びカラムスイッチを配置し、両側にメモリセルを配置
するというシェアードセンスアンプ方式を採用するもの
であってもよい。

【００９１】ダイナミック型メモリセルが形成される半
導体領域には、前記のような基板電圧ＶＢＢではなく回
路の接地電位とするものであってもよい。この場合、ダ
イナミック型メモリセルにおけるアドレス選択ＭＯＳＦ
ＥＴでのリーク電流を減らすために、言い換えるなら
ば、メモリセルの情報保持特性を維持するためにビット
線のロウレベル電位を回路の接地電位より高くするとい
ういわゆるＢＳＧ（ブーステッドセンスグランド）方式
を採用するものであってもよい。

【００９２】ビット線の電位を電源電圧に対してアドレ
ス選択ＭＯＳＦＥＴのしきい値電圧分だけ降圧した電圧
とし、ワード線の選択レベルを電源電圧を用いるように
して昇圧回路を省略するものであってもよい。あるい
は、上記両者を組み合わせるものとしてもよい。このよ
うにすると、ＲＡＭモジュールと外部に設けられたＣＭ
ＯＳ論理回路との素子プロセスの整合性が良くなりその
簡素化が可能になる。

【００９３】上記半導体集積回路装置に搭載されるＲＡ
Ｍモジュールの他、シンクロナスＤＲＡＭ、あるいはラ
ンバス仕様のＤＲＡＭ等のように外部端子から供給され
るクロック信号により内部回路が動作させられるものに
同様に適用することができる。この場合、前記のような
同期化回路により外部端子から供給されるクロック信号
と完全に同期した基本クロック信号を形成するものであ
ってもよい。ただし、そのパルス幅を前記のような異種
の遅延要素によって決定されることが条件とされる。Ｒ
ＡＭモジュールに搭載されるメモリマットは、上記のよ
うなダイナミック型メモリセルを用いるものの他、スタ
ティック型メモリセルを用いる構成とするものであって
もよし、あるいは不揮発性メモリ等のセルを用いるもの
であってもよい。この発明は、ＲＡＭモジュールを搭載
した半導体集積回路装置及び単体の半導体記憶装置に広
く利用できる。

【００９４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部から入力されるクロッ
ク信号のパルス幅に無関係な一定のパルス幅を、内部回
路における複数種類の信号遅延要素を用い、かつその中
で最も遅延時間が長くされたものにより設定することに
より、内部回路において入力されるクロック信号のパル
ス幅に対する格別な配慮を行うことなく、しかも上記パ
ルス幅に対応した立ち上がりの立ち下がりエッジの両方
を活用によって内部回路でのタイミング制御を簡略化す
ることができる。

【００９５】クロック発生回路において、外部から供給
されるクロック信号に対応され、かつロウ系の選択動作
が行われるクロックサイクルロウ系の第１のクロック信
号を発生させ、カラム系の選択動作が行われるクロック
サイクルのみ発生されるカラム系の第２のクロック信号
を発生させ、外部から供給されるクロック信号に対応し
て発生される第３のクロック信号との３系統に分けて発
生させることにより、クロック信号が伝達される信号線
において消費される無駄な消費電流を削減することがで
きる。

【図面の簡単な説明】

【図１】この発明が適用された半導体記憶装置の一実施
例を示すブロック図である。

【図２】この発明に係るＲＡＭモジュールに設けられる
クロック発生回路に含まれる一定パルス幅設定を行う基
本クロック発生部の一実施例を示す回路図である。

【図３】この発明に係るＲＡＭモジュールに設けられる
クロック発生回路に含まれる内部クロック制御部の一実
施例を示す回路図である。

【図４】図２の基本クロック発生部の動作を説明するた
めの波形図である。

【図５】図３の内部クロック制御部の動作を説明するた
めの波形図である。

【図６】上記ＲＡＭモジュールのメモリマットにおける
メモリアレイ、ワード線選択回路の一実施例を示す回路
図である。

【図７】上記ＲＡＭモジュールのメモリマットにおける
ロウデコーダとそれに設けられるワードドライバの一実
施例を示す具体的回路図である。

【符号の説明】

ＭＡＲＹ…メモリアレイ、ＳＡ…センスアンプ、ＲＤＥ
Ｃ…ロウデコーダ、ＣＳＷ…カラムスイッチ、ＢＡＧ…
バンクアドレス生成回路、ＢＡＣＰ…バンクアドレス一
致比較回路、ＴＧ…タイミング発生回路、ＣＳＥＬ…カ
ラムセレクタ、ＧＢＤ…グローバルビット線、ＲＷＡｍ
ｐ…リード・ライトアンプ、ＶＣ…電源回路、ＣＯＭＤ
…コマンドデコーダ、ＢＤＶ…バスドライバ、ＣＬＫＧ
…クロック信号発生回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 重富 隆行 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 柳沢 一正 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 田中 裕二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 大塚 真理子 東京都国分寺市東恋ケ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内 (72)発明者 中西 悟 東京都国分寺市東恋ケ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内 (72)発明者 小山田 太郎 東京都国分寺市東恋ケ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 外部から入力されるクロック信号のパル
   ス幅に無関係で一定のパルス幅を形成するものであっ
   て、 上記一定のパルス幅を内部回路における複数種類の信号
   遅延要素を用い、かつその中で最も遅延時間が長くされ
   たものにより設定してなるクロック発生回路を備えてな
   ることを特徴とする半導体記憶装置。
2. 【請求項２】 上記複数種類の信号遅延要素は、それぞ
   れが独立してメモリアクセスが行われる複数のメモリバ
   ンクの入出力ノードが並列に接続されてなるデータバス
   と同じ構成のダミー配線、複数個のインバータ回路列、
   及びメモリセルの記憶情報をセンスする増幅回路と等価
   な動作を行う増幅回路からなることを特徴とする請求項
   １の半導体記憶装置。
3. 【請求項３】 上記外部から供給されるクロック信号
   は、入力回路で１／２分周され、 かかる１／２分周出力信号とその反転信号のそれぞれに
   対応して、上記複数種類の遅延要素が設けられるもので
   あることを特徴とする請求項１又は請求項２の半導体記
   憶装置。
4. 【請求項４】 上記クロック発生回路により形成された
   内部クロック信号は、その立ち上がりエッジを基準にし
   て内部制御信号が形成されるとともに、その立ち下がり
   エッジを基準にして内部制御信号が形成されるものであ
   ることを特徴とする請求項３の半導体記憶装置。
5. 【請求項５】 外部から供給されるクロック信号を受け
   て、内部回路の動作に必要な内部クロック信号を形成す
   るクロック発生回路であって、 ロウ系の選択動作に対応された第１のクロック信号と、
   カラム系の選択動作に対応された第２のクロック信号
   と、全体的な動作に対応された第３のクロック信号の少
   なくとも３系統に分け、 上記第３のクロック信号は上記外部から供給されるクロ
   ック信号に対応して発生され、上記第１のクロック信号
   はロウ系の選択動作が行われるクロックサイクルのみ発
   生され、上記第２のクロック信号はカラム系の選択動作
   が行われるクロックサイクルのみ発生させることを特徴
   とする半導体記憶装置。
6. 【請求項６】 上記クロック発生回路は、 外部から入力されるクロック信号のパルス幅に無関係で
   一定のパルス幅を形成するものであって、 上記一定のパルス幅を内部回路における複数種類の信号
   遅延要素を用い、それぞれの信号遅延要素を並列もしく
   は直列に組み合わせ接続し、かつその中で最も遅延時間
   が長くされたものにより設定されることを特徴とする請
   求項５の半導体記憶装置。
7. 【請求項７】 上記複数種類の信号遅延要素は、 それぞれが独立してメモリアクセスが行われる複数のメ
   モリバンクの入出力ノードが並列に接続されてなるデー
   タバスと同じ構成のダミー配線、複数個のインバータ回
   路列、及びメモリセルの記憶情報をセンスする増幅回路
   と等価な動作を行う増幅回路からなることを特徴とする
   請求項６の半導体記憶装置。
8. 【請求項８】 上記メモリバンクは、 複数のワード線と複数のビット線の交点に複数からなる
   メモリセルが配置されてなるメモリアレイと、上記ワー
   ド線とビット線の選択動作を行うアドレス選択回路を含
   むメモリマットの複数個からなり、 上記複数個のメモリマットに対して上記クロック発生回
   路を含む制御回路が共通に設けられるものであることを
   特徴とする請求項７の半導体記憶装置。