JPH0479095A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、ダイナミック型半導体記憶装置に係り、とく
に選択ワード線電位の遷移を検出してビット線センス動
作等を開始するまでの遅延時間を設定する遅延回路部の
改良に関する。

（従来の技術） ダイナミック型半導体記憶装置（ＤＲＡＭ）は微細加工
技術の進歩により、次々と大容量、高速のものが開発さ
れている。高速のＤＲＡＭを実現するためには、デバイ
ス技術のみならず、回路設計技術の進歩も不可欠である
。

ＤＲＡＭは通常、サブセルアレイとビット線センスアン
プが繰り返し配列された周期的構成のメモリセルアレイ
を有する。したがってこれらを周期的に制御するための
各種制御信号の発生回路を必要とする。これらの制御信
号発生回路ののなかでも特に、選択ワード線を立ち上げ
を開始してからビット線センスを開始するまでの遅延時
間、およびワード線立ち下げを開始してからビット線イ
コライズを開始するまでの遅延時間を設定する回路は重
要である。ワード線が立ち上りセル・データがビット線
に読み出される前にビット線センス動作を開始すると、
セル・データが破壊されてしまう。またワード線が立ち
下がりセル・トランジスタがオフする前にビット線イコ
ライズを開始すると同様にセル・データは破壊される。

したがってこれらのタイミングを設定する遅延時間は、
従来、チップ温度、電源電位、トランジスタのしきい値
や駆動能力等にばらつきがあってもチップが正常に動作
するようにマージンを大きくとる事が行われてきた。し
かし、この様にマージンを大きくとることは、ＤＲＡＭ
のアクセスタイムが長くなることを意味する。ＤＲＡＭ
の高速アクセスを可能とするためには、チップ温度、電
源電位等の動作条件が異なっても、上述した遅延時間が
一定に保たれることが望まれる。

このような要求を満すべく、疑似ワード線電位発生回路
をチップ内部に形成して、ワード線の立ち上がり、立ち
下がりを判定するようにしたＤＲＡＭが考えられている
。

第９図はその様なりＲＡＭのワード線立ち上がり検知信
号およびワード線立ち下がり検知信号を得る回路である
。疑似ワード線電位発生回路１は、ＤＲＡＭチップの周
辺回路内に形成され、メモリセルアレイの中で動作タイ
ミングが最も遅くなるワード線の先端の電位変化と同様
の電位変化を示す出力を発生する回路である。この電位
発生回路１の出力線がすなわち疑似ワード線ＰＷＬであ
る。

この疑似ワード線ＰＷＬは、インバータ列１１０＋Ｉ１
１およびＩ＋２からなる第１のしきい値回路２、および
インバータ列ｉ＋ｉおよび１１４からなる第２のしきい
値回路３に接続されている。第１のしきい値回路２は疑
似ワード線ＰＷＬの立ち下がりを検出して立ち下がり検
知信号ＷＤＯＷＮを得るためのものである。その初段イ
ンバータ１１０は、回路しきい値が（１／２）Ｖｅｃよ
り低めに設定される。第２のしきい値回路３は疑似ワー
ド線ＰＷＬの立ちあがりを検出して立ち上り検知信号Ｗ
ＵＰを得るためのものである。その初段インバータ１１
３は回路しきい値が（１／２）Ｖｃｃよりも高めに設定
される。

この回路動作を簡単に説明すれば、次の通りである。Ｄ
ＲＡＭチップのロウ・アドレス・ストローブ信号ＲＡＳ
が′Ｈ”レベルから“Ｌ＃レベルに変化してアクティブ
サイクルに入り、ワード線駆動回路によってワード線が
選択されると、これに同期して疑似ワード線ＰＷＬか立
ち上る。疑似ワード線ＰＷＬの立ち上がりのタイミング
は前述したように、ワード線の中で最も立ち上がり、立
ち下がりか遅れる先端部のそれとほぼ一致する。

この疑似ワード線ＰＷＬの立ち上りか第２のしきい値回
路３により検出されて、ワード線立ち上がり検知信号Ｗ
ＵＰが出力される。選択されたワド線が立ちさがると、
同様にして疑似ワード線ＰＷＬが立ちさがる。この疑似
ワード線ＰＷＬの立ち下がりが第１のしきい値回路２に
より検知されて、ワード線立ちさがり検知信号ＷＤＯＷ
Ｎが出力される。そして立ち上り検知信号ＷＵＰが“Ｈ
２レベルになると、ビット線センスアンプの活性化信号
が出力されてセンス動作が開始される。

立ちさがり検知信号ＷＤＯＷＮが“Ｈ″レヘルニるとイ
コライズ信号が出力されてビット線イコライズが開始さ
れる。

こうして疑似ワード線電位発生回路を用いてワード線電
位の変化判定を行うことにより、タイミングマージンを
比較的小さくして、しかも確実なりＲＡＭ動作を実現す
ることができる。しかしながら、タイミングマージンを
さらに小さくして高速アクセス可能なりＲＡＭを得よう
とすると、上述した疑似ワード線電位発生回路を用いて
もまだ、次のような問題がある。ＤＲＡＭのメモリセル
は、第１０図に示すように、ビット線ＢＬとワード線Ｗ
Ｌの交差位置に配置された１個のセル・キャパシタＣＭ
と１個のセル・トランジスタＱＭにより構成される。セ
ル・キャパシタＣＭの“１″データのレベルが電源電位
Ｖｅｃであるとすると、データ読出し時、ワード線ＷＬ
の電位がＶ　ｃｃ＋　Ｖ　ｔｈ（Ｖ　ｔｈはセル−トラ
ンジスタＱＭのしきい値電圧）に達してから始めてビッ
ト線ＢＬに読出しか開始される。チップの安定動作のた
めには、ビット線センス動作はメモリセルの“１”デー
タがビット線に読み出されてから行う必要かあるが、そ
のタイミングはセル・トランジスタＱＭのしきい値に依
存することになる。そこで従来の第９図に示す回路方式
では、例えば第２のしきい値回路３はその回路しきい値
が、ビット線プリチャージ電位とセル・トランジスタの
しきい値電圧の和になるべく近くなるように設定される
。しかし実際に回路しきい値を上述のような値に厳密に
設定することは難しい。特に、セルやトランジスタのし
きい値やしきい値回路を構成するインバータの回路しき
い値はプロセスのばらつきによって変動するから、設計
値通りの回路しきい値を得ることは困難である。これら
の理由で従来の方式では、タイミングマージンを余り小
さくする事ができなかった。

（発明が解決しようとする課題） 以上のように従来のＤＲＡＭにおいては、ワ−ド線電位
の遷移を検出してビット線センス動作やイコライズ動作
を開始する場合に、安定動作を確保する上でタイミング
マージンを必要とし、これが更なる高速アクセスを阻害
する原因になっていた。

本発明は上記した点に鑑み成されたもので、ワード線電
位の立ち上がりからビット線センス開始までの無用なタ
イミングマージンをとることなく、従って高速アクセス
を可能としたＤＲＡＭを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明に係るＤＲＡＭは、 複数のワード線と複数のビット線対が交差して配設され
、その交差位置にダイナミック型メモリセルが配置され
たメモリセルアレイと、前記ビット線対に設けられたビ
ット線センスアンプと、 前記メモリセルアレイの行選択を行うロウ・デコーダと
、 前記メモリセルアレイの列選択を行うカラム・デコーダ
と、 前記ロウ・デコーダにより選択されたワード線の先端部
の電位変化に追従する電位を出力する疑似ワード線電位
発生回路と、 この疑似ワード線電位発生回路の出力端子に設けられた
レベルシフト回路と、 このレベルシフト回路の出力端子に設けられてその出力
端子電位かビット線プリチャージ電位を越えたときにワ
ード線立ち上げ検知信号を出力するしきい値回路と、 このしきい値回路から得られるワード線立ち上げ検知信
号により制御されて前記ビット線センスアンプを活性化
するセンスアンプ活性化回路と、を有することを特徴と
する。

（作用） 本発明によれば、ワード線電位の遷移検出回路は、疑似
ワード線電位発生回路の出力電位を一定のレベルシフト
回路を通してこれをビット線プリチャージ電位と比較し
て、プリチャージ電位を越えたときにワード線立ち上か
り検知信号を出力する。そしてこのワード線立ち上がり
検知信号を用いてビット線センス動作を開始する。これ
により、ワード線電位の立ち上がりからビット線センス
動作開始までの遅延時間は、レベルシフト回路により決
まる必要最小限の値になる。特にレベルシフト回路に、
セル・トランジスタのしきい値電圧と同じしきい値電圧
を有するＭＯＳトランジスタを用いて、そのしきい値電
圧分のレベルシフトが生じるようにダイオード接続した
レベルシフト素子を用いれば、従来のようにセル・トラ
ンジスタのプロセスのばらつきによるしきい値の変動を
考慮したタイミングマージンをとる必要がなくなる。こ
の結果、従来にない高速アクセスが可能なりＲＡＭが得
られる。

（実施例） 以下、本発明の詳細な説明する。

第１図は一実施例のＤＲＡＭにおけるワード線電位の遷
移検知回路部の構成を示し、第２図は同じく疑似ワード
線電位発生回路の構成を示し、第３図は第１図の遷移検
知回路の出力により制御される回路部の構成を示す。ま
た第４図および第５図は、この実施例のＤＲＡＭの全体
構成を示すブロック図とレイアウト図である。

第５図に示すようにこの実施例のＤＲＡＭは、外部アド
レスを取り込むロウ・アドレス・バッファ２１．カラム
・アドレス・バッファ２２、これらのアドレス・バッフ
ァ２１．２２を駆動するクロック・ジェネレータ２Ｂ、
２４、取り込まれたアドレスをデコードするカラム・デ
コーダ２５゜ロウ・デコーダ２６、これらのデコーダ出
力により駆動される１トランジスタ／１キヤパシタのメ
モリセルが配列されたメモリセルアレイ２７、メモリセ
ルアレイ２７とデータのやり取りを行うセンスアンプお
よびＩ１０ゲート２８、入出力データをラッチする入力
バッファ２９．出力バツフア３０、基板バイアス発生回
路３１、メモリセルアレイのセルフ串リフレッシュのた
めのリフレッシュ・カウンタ３２を有する。これら主要
な構成は従来のＤＲＡＭと変わらない。この実施例では
これらのほか、カラム方向のシリアル・アドレスを発生
させるシリアル・アドレス・カウンタ３３を内蔵してい
る。このシリアル・アドレス・カウンタ３３は、ＣＡＳ
のトグルに対応してカウント・アップされるように構成
されており、その出力がカラム・アドレス・バッファ２
２に入力されるようになっている。

第６図に示すようにＤＲＡＭチップ４１上のメモリセル
アレイは、４つのセルアレイ・ブロック４２（４２１〜
４２４）に分割されて、各セルアレイ・ブロック４２に
はそれぞれ、サブセルアレイとビット線センスアンプ列
が交互に多数配列形成されている。そしてこれらセルア
レイ・ブロック４２の端部に図示のようにカラム・デコ
ーダ２５　（２５１〜２５４）およびロウ・デコーダ２
６　（２６１〜２６４）が配置されている。チップ中央
部に、ワード線昇圧回路その地番種制御信号を発生する
周辺回路４３が形成されている。

ＤＲＡＭのワード線電位の遷移、すなわち立上がりと立
ち下がりを検知する回路部は、第１図のように構成され
ている。疑似ワード線電位発生回路１１は、後に説明す
るようにＤ　ＲＡ　Ｍチップの周辺回路部に形成される
。この疑似ワード線電位発生回路１１の出力端子すなわ
ち疑似ワード線ＰＷＬは、ワード線電位の立ちさかりを
を検出する第１のしきい値回路１２に接続されると同時
に、レベルシフト回路１３を介して第２のしきい値回路
１４に接続されている。

第１のしきい値回路１２は、ワード線立ち下がり検知信
号ＷＤＯＷＮを出力するもので、直列接続された３個の
インバータ１１〜Ｉ３により構成されている。その初段
インバータエ１は、回路しきい値が（１／２）Ｖｃｃよ
り低めに設定されている。第２のしきい値回路１４は、
ワード線立ち上り検知信号ＷＵＰを出力するもので、直
列接続された２個のインバータＩ４，１５により構成さ
れている。その初段インバータ■４は、回路しきい値が
ビット線プリチャージ電位に設定されている。

レベルシフト回路１３は、ゲート・ソースを共通にして
、すなわちダイオード接続されて疑似ワード線ＰＷＬと
第２のしきい値回路１４の入力端子間に接続されたレベ
ルシフト用のｎチャネルＭＯＳトランジスタＱｌと、こ
のＭＯＳトランジスタＱ１のソース端子Ｎｌに接続され
て、プリチャージ信号ＰＲＣＨにより制御されるスイッ
チング用ｎチャネルＭＯ５トランジスタＱ２により構成
されている。レベルシフト用ＭＯＳトランジスタＱｌは
、メモリセルのセル・トランジスタと同じデバイス条件
、すなわちチャネル幅、チャネル長、ゲート酸化膜厚等
の全てがセルφトランジスタと同じであり、したがって
しきい値電圧もセル・トランジスタと同じである。

第１図の疑似ワード線電位発生回路１１は、具体的には
第２図のように構成される。ワード線昇圧回路１５は、
第６図の周辺回路４３内に形成される。このワード線昇
圧回路１５の出力線であるワード線駆動線ＷＤＲＶは、
ブリ・デコーダを含むデコーダ部１６の複数個（図の場
合３個）のデコーダ・トランジスタＱｌｌ〜Ｑ１３を介
して、メモリセルアレイ１７内のワード線ＷＬに接続さ
れるようになっている。そこで、疑似ワード線電位発生
回路１１は、上述したワード線昇圧電位が選択ワード線
に伝搬される経路と等価な伝搬経路となるように、デコ
ーダ・トランジスタＱｌｌ〜Ｑ１３と同様のトランジス
タＱ２１〜Ｑ２３を含む疑似デコダ１１１、およびこれ
に繋がる一本の疑似ワード線ＰＷＬを含む疑似メモリセ
ルアレイ１１２により形成する。すなわちこの疑似ワー
ド線ＰＷＬの先端電位を疑似ワード線電位として利用す
る。疑似メモリセルアレイ１２は、一般にワード線ＷＬ
に接続されているのと同数のメモリセルで構成されるが
、ワード線ＷＬのＣＲ時定数と同じになるように抵抗と
容量の組合わせで簡略化してもよい。

第３図は、第１図のワード線立ち上がり検知信号ＷＵＰ
および立ち下がり検知信号ＷＤＯＷＮによってそれぞれ
制御される、ビット線センスアンプ１８およびビット線
イコライズ回路１９の構成を示している。ビット線セン
スアンプ１８は、ビット線対ＢＬ、ＢＬの間に設けられ
たｎチャネルＭＯ３トランジスタＱ３１．　Ｑ３２から
なるＮＭＯＳフリップフロップと、ｐチャネルＭＯ５ト
ランジスタＱ３３．　　Ｑ３４からなるＰＭＯＳフリッ
プフロップにより構成されている。Ｎ　Ｍ　ＯＳフリッ
プフロップの共通ソースと接地電位間に設けられたｎチ
ャネルの活性化用ＭＯＳトランジスタＱ３５、およびＰ
ＭＯＳフリップフロップの共通ソースと電源の間に設け
られたｐチャネルの活性化用ＭＯＳトランジスタＱ３Ｂ
か、このビット線センスアンプ１８の活性化回路を構成
している。そしてこの活性化回路を構成するＭＯＳトラ
ンジスタＱ３５゜Ｑ３Ｂのゲートにそれぞれ、ワード線
立ち上り検知信号ＷＵＰ、ＷＵＰに基づいて作られる活
性化信号ＳＥＮ、ＳＥＰが入力される。

ビット線イコライズ回路１９は、プリチャージ電位ＶＢ
Ｌをビット線対ＢＬ、ＢＬに供給するｎチャネルＭＯＳ
トランジスタＱ４１．　Ｑ４２と、ビット線対ＢＬ、Ｂ
Ｌ間を短絡するイコライズ用ｎチャネルＭＯＳトランジ
スタＱ４３により構成されている。これらのＭＯＳトラ
ンジスタ０４１〜Ｑ４３のゲートに共通に、ワード線立
ち下がり検知信号ＷＤＯＷＮに基づいて作られるプリチ
ャージ信号ＰＲＣＨか入力される。

第４図は、第１図の回路構成によるワード線電位の遷移
を検知する動作を示すタイミング図である。ロウ・アド
レス・ストローブ信号ＲＡＳが“Ｈルベルにある状態で
は、疑似ワード線ＰＷＬの電位は“Ｌ”レベルである。

このとき第１のしきい値回路１２の出力すなわちワード
線立ち下かり検知信号ＷＤＯＷＮは“Ｈ″レベルなって
いる。またプリチャージ信号ＰＲＣＨは″Ｈ″レベルで
ある。したかってレベルシフト回路１３の出力ノードＮ
１は“Ｌルベルであり、第２のしきい値回路１４の出力
すなわちワード線立ち上り検知信号ＷＵＰは“Ｌ２レベ
ルである。制御信号ＲＡｓが“Ｈルベルから“Ｌ”レベ
ルに変化すると、プリチャージ信号ＰＲＣＨが″Ｈ″レ
ベルから“Ｌ＃レベルになる。これによりレベルシフト
回路１３のスイッチング用ＭＯ３Ｉ−ランジスタＱ２が
オフになる。そしてチップにアドレスの取り込みが行わ
れ、ロウ・アドレスにより選択されたワード線ＷＬの昇
圧が開始されると、これにしたがって疑似ワード線ＰＷ
Ｌの昇圧が開始され、第１のしきい値回路１２はこれを
検出して、ワード線立ち下がり検知信号ＷＤＯＷＮは“
Ｌ”レベルになる。疑似ワード線ＰＷＬの電位かさらに
上昇して、ビット線プリチャージ電位からレベルシフト
用ＭＯＳトランジスタＱ１のしきい値電圧ｖｔｈ分高い
値になると、第２のしきい値回路１２が反転して、ワー
ド線立ち上り検知信号ＷＵＰが“Ｈ”レベルになる。こ
のワード線立ち上がり検知信号ＷＵＰか、第３図に示す
ようにビット線センスアンプの活性化信号として用いら
れて、センス動作が開始される。

制御信号ＲＡＳが“Ｌ”レベルから“Ｈ°レベルに復帰
してチップが待機状態に入ると、ワード線ＷＬおよび疑
似ワード線ＰＷＬの立ち下げが開始される。疑似ワード
線ＰＷＬの電位が低下すると、このＭＯＳトランジスタ
Ｑ１はオフになり、ノードＮ１はフローティングになる
が“Ｈ″レベル保たれる。疑似ワード線ＰＷＬの電位が
十分下がると、第１のしきい値回路１２が反転してワー
ド線立ち下がり検知信号ＷＤＯＷＮが“Ｈ″レベルなる
。このワード線立ち下がり検知信号ＷＤＯＷＮの変化を
受けてプリチャージ信号ＰＲＣＨか“Ｈ”レベルになる
。このプリチャージ信号ＰＲＣＨは、第３図のビット線
イコライズ回路１９に入力されて、ビット線イコライズ
が開始される。またプリチャージ信号ＰＲＣＨが“Ｈ″
レベルなると、これによりレベルシフト回路１３のスイ
ッチング用ＭＯ５トランジスタＱ２がオンになり、ノー
ドＮ１は“Ｌ″レベルなる。

このノードＮ１の電位変化は第２のしきい値回路１４よ
り検出されて、ワード線立ち上がり検知信号ＷＵＰが“
Ｈ°レベルから“Ｌ″レベル変化して初期状態に戻る。

以上のようにしてこの実施例によれば、レベルシフト回
路を介して疑似ワード線電位の立ち上がりを検出してい
る。したがって実際のワード線電位の立ち上がりに対し
て常にこのレベルシフト回路によるシフト分だけの僅か
の時間遅れをもってワード線立ち上がり検知信号を得る
ことができ、大きいタイミングマージンを必要とせず、
しかも誤りなくビット線センス動作の開始時刻を設定す
ることができる。特にこの実施例では、レベルシフト素
子として、セル・トランジスタと同じしきい値電圧を持
つＭＯＳトランジスタをダイオード接続したものを用い
て、そのしきい値電圧分のレベルシフトにより決まる遅
延時間を得ている。したがってプロセスのばらつきによ
りセル・トランジスタのしきい値が変化しても、ワード
線の立ち上がりに対して疑似ワード線の立ち上がりの検
出は、常に上述したしきい値付に相当する遅延がかかる
ことになり、ビット線センスアンプの活性化のタイミン
グに誤りが生じることはない。以上により、タイミング
マージンを減らして高速アクセスを可能とした、しかも
安定動作可能なりＲＡＭが得られる。

第７図は本発明の他の実施例のＤＲＡＭにおけるワード
線電位の遷移検知回路の構成である。第１図と対応する
部分には第１図と同一符号を付しである。疑似ワード線
電位発生回路１１、第１のしきい値回路１２およびレベ
ルシフト回路１３の部分は第１図と変わらない。この実
施例では、第２のしきい値回路１４の部分に、単なるイ
ンバータ列ではなく、より高速動作可能な回路を用いて
いる。これは、レベルシフト回路１３の出力ノードＮ１
の電位変化が緩やかであり、これによりワード線立ち上
がり検知信号ＷＵＰの立ち上がりが遅れる事を考慮した
ものである。

抵抗Ｒ１およびＲ２の部分は、電源電位Ｖｃｃを抵抗分
割してノードＮＩＯにビット線プリチャージ電位ＶＢＬ
を得る基準電位発生回路５１を構成している。ｐチャネ
ルＭＯＳトランジスタＱ５２゜Ｑ５３およびｎチャネル
ＭＯＳトランジスタロ５４゜Ｑ５５．　Ｑ５６の部分は
、ノードＮｌの電位と基準電位発生回路の出力ノードＮ
ＩＯの電位を比較検知するカレントミラー型ＣＭＯＳ差
動増幅回路５２を構成している。このＣＭＯＳ差動増幅
回路５２の電源側には活性化用のｐチャネルＭＯＳトラ
ンジスタＱ５１が設けられている。ＣＭＯＳ差動増幅回
路および基準電位発生回路の接地側にもそれぞれ、活性
化用のｎチャネルＭＯＳトランジスタＱ５７゜Ｑ５８が
設けられている。ＣＭＯＳ差動増幅回路５２の出力ノー
ドＮ５は、インバータ■６および■７を介して、ワード
線立ち上がり検知信号ＷＵＰを得る出力端子に接続され
ている。インバータ■６の入力ノードには、接地電位と
の間にプリチャージ信号ＰＲＣＨにより制御されるｎチ
ャネルＭＯＳトランジスタＱ６０が設けられ、また電源
電位との間にこのインバータＩ６の出力ノードＮ６によ
り帰還制御されるｐチャネルＭＯＳトランジスタＱ５９
が設けられている。インバータＩ６の出力ノードＮ６は
、遅延回路Ｄ　Ｃ１２を介して２人力ＮＡＮＤゲートＮ
ＡＩの一つの入力端子に接続されている。このＮＡＮＤ
ゲートＮＡＩの他方の入力端子には、チップ内部でロウ
・アドレス・ストローブ信号ＲＡＳに同期して得られる
これと逆論理の制御信号ＲＩＮＴが入力される。この制
御信号ＲＩＮＴはまたインバータ■８を介してＣＭＯＳ
差動増幅回路５２の電源側ＭＯＳトランジスタＱ５１の
ゲートに入力されている。ＮＡＮＤゲートＮＡＩの出力
ノードＮ８は、インバータＩ９を介して、ＣＭＯＳ差動
増幅回路５２および基準電位発生回路５１の接地側ＭＯ
Ｓ）ランジス９Ｑ５７．　０５８のゲートに帰還されて
いる。

この実施例によるワード線電位遷移の動作を次に説明す
る。制御信号ＲＡＳが“Ｈ゛レベル初期状態では、先の
実施例で説明したように疑似ワード線ＰＷＬの電位は″
Ｌ２レベルである。したがってこのとき、第１のしきい
値回路１２の出力であるワード線立ち下がり検知信号Ｗ
ＤＯＷＮは“Ｈ”レベルである。またこのとき、プリチ
ャージ信号ＰＲＣＨが“Ｈ”レベルでレベルシフト回路
１３の出力ノードＮｌ、すなわちＣＭＯＳ差動増幅回路
５２の入力端子は“Ｌ”レベルである。

さらに制御信号ＲＩＮＴは″Ｌ＠レベルであって、ＣＭ
ＯＳ差動増幅回路５２の電源側ＭＯＳトランジスタＱ５
１はオフ、ＣＭＯＳ差動増幅回路５２および基準電位発
生回路５１の接地側ＭＯＳトランジスタＱ５７．　　Ｑ
５８もオフである。すなわちこれらのＣＭＯＳ差動増幅
回路５２および基準電位発生回路５］は非活性の状態に
ある。そしてプリチャージ信号ＰＲＣＨが“Ｈ”レベル
であるから、ＭＯＳトランジスタＱ６０かオン、ＭＯＳ
トランジスタＱ５９がオフであり、インバータＩ６の出
力ノードＮ６が“Ｈ”レベル、したがってワード線立ち
上がり検知信号ＷＵＰは“Ｌ°レベル状態にある。

制御信号ＲＡＳが“Ｈ”レベルから“Ｌ”レベルに変化
すると、これに同期して制御信号ＲＩＮＴが“Ｌ゛レベ
ルら“Ｈ”レベルになる。

これにより、ノードＮ７．Ｎ８がＬ”レベル、Ｎ９が′
Ｈ”レベルとなり、ＭｏＳトランジスタＱ５Ｌ、　Ｑ５
７およびＱ５８がオンとなって、基準電位発生回路５１
およびＣＭＯＳ差動増幅回路５２は活性状態になる。こ
の結果、基準電位発生回路５１の出力ノードＮ　１０．
すなわちＣＭＯＳ差動増幅回路５２の参照電位入力端子
はプリチャージ電位ＶＢＬになる。しかし、プリチャー
ジ信号ＰＲＣＨが“Ｈ″レベル間は、ＣＭＯＳ差動増幅
回路５２の入力ノードＮｌおよび出力ノートＮ５は“Ｌ
゛レベル保つ。その後、プリチャージ信号ＰＲＣＨが“
Ｈ”レベルから“Ｌ”レベルに変化してＭＯＳトランジ
スタＱ２およびＱ６０かオフになり、疑似ワード線電位
発生回路１１か動作して疑似ワード線ＰＷＬの昇圧か開
始される。

この疑似ワード線ＰＷＬがあるレベルをこえると、先の
実施例と同様に第１のしきい値回路１２の出力であるワ
ード線立ち下がり検知信号ＷＤＯＷＮが“Ｈ”レベルか
ら“Ｌ”レベルに変化する。疑似ワード線ＰＷＬの電位
がＭＯＳトランジスタＱｌのしきい値電圧を越えると、
ＣＭＯＳ差動増幅回路５２の入力ノードＮ１か上昇を開
始する。

そしてこのノードＮ１の電位が基準電位発生回路５１の
出力ノードＮＩＯの電位、すなわちプリチャージ電位Ｖ
ＢＬを越えると、ＣＭＯＳ差動増幅回路５２の出力ノー
ドＮ５か“Ｈ″レベルなり、ワード線立ち上かり検知信
号ＷＵＰが出力される。

これにより、先の実施例で説明したと同様に、ビット線
センス動作が開始される。インバータＩ６の出力ノード
Ｎ６が“Ｌ”レベルになってから、遅延回路ＤＣＩで設
定された遅延時間経過すると、ＮＡＮＤゲー）ＮＡＩの
出力ノードＮ８が“Ｈ。

レベルとなる。このノードＮ８の電位変化を受けてイン
バータ■９の出力ノードＮ９がＨ”レベルになり、活性
化用ＭＯＳトランジスタＱ５７゜０５ｇはオフ駆動され
る。これによって、ＣＭＯＳ差動増幅回路５２および基
準電位発生回路５１は非活性化される。しかしＣＭＯＳ
差動増幅回路５２が非活性化されても、インバータＩ６
の出力ノードＮ６がゲートに接続されたＭｏ３トランジ
スタＱ３９がオン状態を保つため、ワード線立ち上がり
検知信号ＷＵＰは“Ｈ″レベル状態保つ。

制御信号ＲＡＳが“Ｌ″レベルら“Ｈ″レベル変化して
待機状態に入ると、制御信号ＲＩＮＴが“Ｌ＃レベルに
なり、したがってノードＮ７が“Ｈ”レベルになって、
ＣＭＯＳ差動増幅回路５２め電源側の活性化用ＭＯＳト
ランジスタＱ５１がオフになる。その後疑似ワード線Ｐ
ＷＬの立ち下げが開始される。疑似ワード線ＰＷＬの電
位が下がるとレベルシフト用ＭＯＳトランジスタＱ１が
オフになってノードＮ１はフローティングの“Ｈ″レベ
ル状態なる。疑似ワード線ＰＷＬの電位が第１のしきい
値回路１２の回路しきい値以下になると、ワード線立ち
下がり検知信号ＷＤＯＷＮがＬ”レベルから“Ｈ”　レ
ベルになる。このワード線立ち下がり検知信号ＷＤＯＷ
Ｎの変化を受けて、プリチャージ信号ＰＲＣＨは″Ｌ″
レベルから”Ｈ”レベルになり、その後先の実施例と同
様にビット線イコライズが行われる。またプリチャージ
信号ＰＲＣ）ｌが“Ｈ°レベルに変化すると、レベルシ
フト回路のＭＯＳトランジスタＱ２およびインバータＩ
６の入力端子部のＭＯ５Ｉ−ランジスタＱ６０がオンに
なる。これによりワード線立ち上がり検知信号ＷＵＰが
“Ｌ”レベルになって初期状態に戻る。

こうしてこの実施例によれば、疑似ワード線電位の遷移
をカレントミラー型ＣＭＯ８差動増幅回路を用いて検知
することにより、検知゛出力の立ち上がりおよび立ち下
がりの高速化が図られる。この場合、電位の遷移検知後
はＣＭＯＳ差動増幅回路および基準電位発生回路を非活
性化することにより、貫通電流を必要最小限に抑えるこ
とができる。

本発明は上記実施例に限られない。例えば、疑似ワード
線ＰＷＬの電位をシフトするレベルシフト回路１３は、
第８図のような変形が可能である。

第８図（ａ）は、上記実施例で説明したセル・トランジ
スタと同様のｎチャネルＭＯＳトランジスタを２個並列
に接続してレベルシフト素子とした例である。第８図（
ｂ）は、同様のＭＯＳトランジスタを２個直列に接続し
て、上記各実施例より大きいレベルシフト量を得るよう
にした例である。必要に応じて更に使用するトランジス
タ数を増やすことができる。第８図（Ｃ）は、ｐチャネ
ルＭＯＳトランジスタをレベルシフト素子として用いた
例である。

第７図の実施例では、ＣＭＯＳ差動増幅回路５２の参照
人力ノードＮＯに基準電位発生回路５１を設けたが、こ
の様な基準電位発生回路を用いることなく、ノードＮＯ
に直接ビット線プリチャージ電位ＶＢＬを入力してもよ
い。また第７図の実施例では、ワード線立ち上がり検知
信号ＷＵＰか“Ｌ”レベルから“Ｈ″レベル変化した後
、ＣＭＯＳ差動増幅回路５２および基準電位発生回路５
１を非活性化して低消費電力化を図ったが、消費電力か
それ程問題でなければ、この様な非活性化の制御は行わ
なくてもよい。

［発明の効果コ 以上説明したように本発明によれば、ワード線電位の立
ち上がりを、疑似ワード線電位からレベルシフト回路に
より一定レベルシフトした値とビット線プリチャージ電
位とを比較して検知し、これによりビット線センス動作
を開始することにより、無用なタイミングマージンをと
る必要がなくなり、高速アクセス可能のＤＲＡＭを得る
事ができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＤＲＡＭにおけるワード線
電位の遷移検出回路を示す図、第２図はその疑似ワード
線電位発生回路の構成を示す図、 第３図はワード線立ち上がり、立ち下がり検知信号によ
り制御される回路部の構成を示す図、第４図は第１図の
回路動作を説明するためのタイミング図、 第５図はＤＲＡＭの全体構成を示すブロック図、第６図
は同じ（ＤＲＡＭのレイアウト図、第７図は他の実施例
のＤＲＡＭにおけるワード線電位の遷移検出回路を示す
図、 第８図（ａ）〜（Ｃ）は、レベルシフト回路の変形例を
示す図、 第９図は従来のＤＲＡＭにおけるワード線電位の遷移検
出回路を示す図、 第１０図はＤＲＡＭのメモリセル構成を示す図である。 １１・・・疑似ワード線電位発生回路、１２・・・第１
のしきい値回路、１３・・・レベルシフト回路、１４・
・・第２のしきい値回路、１５・・・ワード線昇圧回路
、１６・・・デコーダ部、１７・・・メモリセルアレイ
、１８・・・ビット線センスアンプ、１９・・・ビット
線イコライズ回路、Ｑｌ・・・ｎチャネルＭＯＳトラン
ジスタ（レベルシフト素子）　、ＰＷＬ・・・疑似ワー
ド線。 出願人代理人　弁理士　鈴江武彦 （Ｃ） 第 図 Ｌ 第 図

Claims (5)

【特許請求の範囲】
1. （１）複数のワード線と複数のビット線対が交差して配
   設され、その交差位置にダイナミック型メモリセルが配
   置されたメモリセルアレイと、前記ビット線対に設けら
   れたビット線センスアンプと、 前記メモリセルアレイの行選択を行うロウ・デコーダと
   、 前記メモリセルアレイの列選択を行うカラム・デコーダ
   と、 前記ロウ・デコーダにより選択されたワード線の先端部
   の電位変化に追従する電位を出力する疑似ワード線電位
   発生回路と、 この疑似ワード線電位発生回路の出力端子に設けられて
   疑似ワード線電位を一定値シフトするレベルシフト回路
   と、 このレベルシフト回路の出力端子に設けられてその出力
   端子電位がビット線プリチャージ電位を越えたときにワ
   ード線立ち上げ検知信号を出力するしきい値回路と、 このしきい値回路から得られるワード線立ち上げ検知信
   号により制御されて前記ビット線センスアンプを活性化
   するセンスアンプ活性化回路と、を有することを特徴と
   するダイナミック型半導体記憶装置。
2. （２）前記レベルシフト回路は、 前記疑似ワード線電位発生回路の出力端子にゲートとド
   レインが共通接続された、前記メモリセルのセル・トラ
   ンジスタとしきい値電圧が等しい一または二以上のレベ
   ルシフト用ＭＯＳトランジスタと、 このＭＯＳトランジスタのソースを選択的に接地するス
   イッチング用ＭＯＳトランジスタと、から構成したこと
   を特徴とする請求項１記載のダイナミック型半導体記憶
   装置。
3. （３）前記しきい値回路は、回路のしきい値が前記ビッ
   ト線のプリチャージ電位に設定されたインバータを用い
   て構成したことを特徴とする請求項１記載のダイナミッ
   ク型半導体記憶装置。
4. （４）前記しきい値回路は、カレントミラー型ＣＭＯＳ
   差動増幅回路を用いて構成したことを特徴とする請求項
   １記載のダイナミック型半導体記憶装置。
5. （５）複数のワード線と複数のビット線対が交差して配
   設され、その交差位置にダイナミック型メモリセルが配
   置されたメモリセルアレイと、前記ビット線対に設けら
   れたビット線センスアンプと、 前記メモリセルアレイの行選択を行うロウ・デコーダと
   、 前記メモリセルアレイの列選択を行うカラム・デコーダ
   と、 前記ロウ・デコーダにより選択されたワード線の先端部
   の電位変化に追従する電位を出力する疑似ワード線電位
   発生回路と、 この疑似ワード線電位発生回路の出力端子に設けられて
   その出力端子電位が所定レベル以下になったときにワー
   ド線立ち下げ検知信号を出力する第１のしきい値回路と
   、 前記疑似ワード線電位発生回路の出力端子にゲートとド
   レインが共通接続された、前記メモリセルのセル・トラ
   ンジスタとしきい値電圧が等しいＭＯＳトランジスタを
   レベルシフト素子として用いたレベルシフト回路と、 このレベルシフト回路の出力端子に設けられてその出力
   端子電位がビット線プリチャージ電位を越えたときにワ
   ード線立ち上げ検知信号を出力する第２のしきい値回路
   と、 前記第１のしきい値回路から得られるワード線立ち下げ
   検知信号により制御されて前記メモリセルアレイのビッ
   ト線対をイコライズするイコライズ回路と、 前記第２のしきい値回路から得られるワード線立ち上げ
   検知信号により制御されて前記ビット線センスアンプを
   活性化するセンスアンプ活性化回路と、 を有することを特徴とするダイナミック型半導体記憶装
   置