TWI654616B - 輸入緩衝電路 - Google Patents

輸入緩衝電路

Info

Publication number
TWI654616B
TWI654616B TW107105334A TW107105334A TWI654616B TW I654616 B TWI654616 B TW I654616B TW 107105334 A TW107105334 A TW 107105334A TW 107105334 A TW107105334 A TW 107105334A TW I654616 B TWI654616 B TW I654616B
Authority
TW
Taiwan
Prior art keywords
voltage
transistor
node
coupled
input
Prior art date
Application number
TW107105334A
Other languages
English (en)
Other versions
TW201841152A (zh
Inventor
塚田修一
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW201841152A publication Critical patent/TW201841152A/zh
Application granted granted Critical
Publication of TWI654616B publication Critical patent/TWI654616B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

本發明描述一種用於接收一半導體裝置中之一輸入信號之設備。一例示性設備包含：一第一放大器，其回應於第一輸入電壓及第二輸入電壓而提供第一中間電壓及第二中間電壓；第一電壓端子及第二電壓端子；一電路節點；一第一電晶體，其經耦合於該第一電壓端子與該電路節點之間，且回應於該第一中間電壓及該第二中間電壓之至少一者而接通；一第二放大器，其包含第一反相器及第二反相器，該第一反相器及該第二反相器之至少一者經耦合於該電路節點與該第二電壓端子之間；及第一輸出節點及第二輸出節點，該第一輸出節點經耦合至該第一反相器之一輸入節點及該第二反相器之一輸出節點，且該第二輸出節點經耦合至該第一反相器之一輸出節點及該第二反相器之一輸入節點。

Description

輸入緩衝電路
本案係關於一種用於接收一半導體裝置中之一輸入信號之設備，且更特定言之，係關於一種輸入緩衝電路之設備。
高資料可靠性、高記憶體存取速度及經減小晶片尺寸係半導體記憶體所需求之特徵。
近年來，已努力增大存取速度，同時減小半導體裝置之功率消耗。作為增大存取速度之該努力的部分，可期望在輸入緩衝器中包含具有較快操作之輸入接收器電路，用於接收位址信號、命令信號及時脈信號。同時，可期望適應輸入接收器電路處之一寬範圍之輸入信號，以滿足最新半導體裝置(例如，低功率雙資料速率同步DRAM)。例如，低功率雙資料速率4(LPDDR4)規格(JESD209-4)指定自資料輸入之一供電電壓(VDD)之10%至42%之一資料輸入參考電壓(VREF)操作點範圍。沿著此等線，已開發出包含差動放大器之一輸入接收器電路。例如，一資料鎖存型輸入緩衝器已經用作記憶體裝置(例如，LPDDR4)之一輸入緩衝器。當一時脈信號CLK處於一邏輯高位準時，一記憶體裝置中之一資料鎖存型輸入(DQ)緩衝器藉由放大資料輸入信號與VREF之間之一電壓差而放大一資料信號並鎖存資料信號，並當時脈信號CLK處於一邏輯低位準時，藉由對各節點預充 電而初始化DQ緩衝器中之各節點。DQ輸入緩衝器在各時脈循環期間依次回應於一信號輸入及一預充電操作而執行一系列放大及鎖存操作。輸入電晶體之源極節點可接收一供電電壓VDD，且經耦合至輸入節點(IN+節點及IN-節點)之輸入電晶體之閘極節點可各別地接收一資料輸入信號DQ及參考電壓VREF，同時執行一系列放大及鎖存操作。然而，若資料輸入信號DQ及參考電壓VREF變得更高(例如，VREF=42% * VDD)，則輸入電晶體可歸因於輸入電晶體M1及M2之一較小VGS而不足夠快速地被驅動。
圖1係一習知資料輸入緩衝電路之一電路圖。習知資料輸入緩衝電路包含一第一放大器，該第一放大器包含電晶體M1、M2、M3、M4、M5及M6。一電晶體M0係第一放大器之一開關。一資料輸入信號DQ經提供至經耦合至電晶體M1之一閘極之一IN+節點。參考電壓VREF經提供至經耦合至電晶體M2之一閘極之一IN-節點。當一反相時脈信號CLKB處於啟動電晶體M0並停用電晶體M7至M10之一邏輯低位準時，執行一系列放大及鎖存操作。供電電壓VDD透過電晶體M1及M2而被提供至節點(節點1及節點2)，且取決於資料輸入信號DQ，節點(節點1及節點2)之電壓回應於反相時脈信號CLKB處於邏輯低位準而自一預充電位準VSS增大。因此，可基於輸入資料輸入信號DQ之一電壓與參考電壓VREF之間之一差而導致節點(節點1及節點2)之間之一電壓差Vdiff。因為供電電壓VDD經提供至節點(節點1及節點2)，所以當電壓差Vdiff超過電晶體M3之一臨限電壓VTh或電晶體M4之一臨限電壓VTh時，一OUT-節點及一OUT+節點處之電壓可各別地透過電晶體M3及M4自預充電位準VSS增大。歸因於增大至近似供電電壓VDD之節點1及節點2之電壓，第一放大器鎖存第一放大器之OUT-節點與OUT+節點之間之一電壓差，且一邏輯高位準信號(VDD)經提 供至OUT-節點及OUT+節點之一者，且一邏輯低位準信號(VSS)經提供至OUT-節點及OUT+節點之另一者。在一預充電操作中，當反相時脈信號CLKB處於一邏輯高位準時，節點(節點1、節點2、OUT-及OUT+)藉由預充電電晶體M7、M8、M9及M10而預充電至一邏輯低位準信號(VSS)。節點1之電壓增大至高於電晶體M3之臨限值VTh驅動與電晶體M1相關之電容器(未展示)及經耦合至OUT-節點之電容器(例如，電晶體M4及M6之閘極處之電容器、電晶體M3之一通道電容器及電晶體M5之一汲極電容器)，且此等電容器之一總電容係非常大的。類似地，與電晶體M2相關之電容器之一總電容係大的。因此，當資料輸入信號DQ及參考電壓VREF較高時，使節點(節點1及節點2)之電壓增大至約供電電壓VDD並完成一系列放大及鎖存操作以增大一OUT-節點及一OUT+節點處之電壓之一時間係較長的，且該系列放大及鎖存操作可能非藉由資料輸入緩衝電路中之一預充電操作而完成。
圖2係一習知資料輸入緩衝電路之一電路圖。習知資料輸入緩衝電路包含一第一放大器及一第二放大器。第一放大器包含電晶體M1及M2。第二放大器包含電晶體M12、M13、M14、M15、M16及M17。一電晶體M0係第一放大器之一開關，且一電晶體M11係第二放大器之一開關。當一時脈信號CLK處於一邏輯高位準且一反相時脈信號CLKB處於一邏輯低位準時，執行一系列放大及鎖存操作。回應於電晶體M12及M13之閘極處之節點(節點1及節點2)之間之電壓增大速度中之一差，第二放大器鎖存一資料信號，且處於一邏輯低位準(VSS)之一信號經提供至一OUT-節點及一OUT+節點之一者，且一預充電位準(VDD)經提供至於OUT-及OUT+之另一者處輸出之另一者。在預充電操作中，回應於電晶體M12及M13接收閘 極處之節點1及節點2之邏輯低位準信號，並將供電電壓VDD耦合至OUT-節點及OUT+節點，節點1及節點2經設定至一邏輯低位準(VSS)，且OUT-節點及OUT+節點經預充電至供電電壓VDD。由於電晶體M1及M2之各者包含具有小於圖1之電晶體M1及M2之各者中之一MOS電容器之一電容之一MOS電容器，故節點1及節點2之電壓比圖1之節點1及節點2之電壓更快地增大。然而，若資料輸入信號DQ之一電壓及參考電壓VREF變得更高(例如，VREF=42% * VDD)，則第二放大器可在產生節點1與節點2之間之一電壓差之前完成一鎖存操作。因此，需要延遲第二放大器之一啟動。另一方面，若資料輸入信號DQ之電壓及參考電壓VREF變得更低，則節點1及節點2之電壓歸因於電晶體M1及M2之較大VGS而過快地增大，且節點1及節點2之電壓在第二放大器完成放大之前達到近似供電電壓VDD且電壓差消失，此導致一資料鎖存失效。
在一實施例中，一種設備，其包括：一第一放大器，其經組態以回應於第一輸入電壓及第二輸入電壓而提供第一中間電壓及第二中間電壓；第一電壓端子及第二電壓端子；一電路節點；一第一電晶體，其經耦合於該第一電壓端子與該電路節點之間，並經組態以回應於該第一中間電壓及該第二中間電壓之至少一者而接通；一第二放大器，其包括第一反相器及第二反相器，該第一反相器及該第二反相器之至少一者經耦合於該電路節點與該第二電壓端子之間，該第二放大器經組態以回應於該電路節點處之一供電電壓而啟動；及第一輸出節點及第二輸出節點，該第一輸出節點經耦合至該第一反相器之一輸入節點及該第二反相器之一輸出節點，且該第二輸出節點經耦合至該第一反相器之一輸出節點及該第二反相器之一輸入 節點。
在另一種實施例中，一種設備，其包括：一第一放大器，其經組態以接收一第一輸入電壓及一第二輸入電壓，並經進一步組態以在一第一節點上提供一第一中間電壓，並在一第二節點上提供一第二中間電壓；一第一電壓開關，其經組態以回應於一時脈信號而將一第一供電電壓自一第一電力端子提供至該第一放大器；一第二電壓開關，其經組態以回應於該第一中間電壓及該第二中間電壓而提供該第一供電電壓；及一第二放大器，其經組態以回應於來自該第二電壓開關之該第一供電電壓而提供至少一個輸出信號。
在另一種實施例中，一種設備，其包括：一第一電壓開關，其經組態以回應於一時脈信號而將一第一供電電壓自一第一電力端子提供至第一放大器；一第一放大器，其經組態以接收一第一輸入電壓及一第二輸入電壓，並經進一步組態以在一第一節點上提供一第一中間電壓，並在一第二節點上提供一第二中間電壓；一第二電壓開關，其經組態以回應於該第一中間電壓及該第二中間電壓而提供來自一第二電力端子之一第二供電電壓；及一第二放大器，其經組態以回應於來自該第二電壓開關之該第二供電電壓而提供至少一個輸出信號。
2‧‧‧外部基板
5‧‧‧輸入緩衝電路
6‧‧‧輸入緩衝電路
7‧‧‧輸入緩衝電路
10‧‧‧半導體裝置
11‧‧‧記憶體單元陣列
12‧‧‧列解碼器
13‧‧‧行解碼器
15‧‧‧讀取/寫入放大器
17‧‧‧輸入/輸出(IO)電路
18‧‧‧感測放大器
19‧‧‧傳輸閘極TG
21‧‧‧位址端子
22‧‧‧命令端子
23‧‧‧時脈端子
24‧‧‧資料端子
25‧‧‧供電端子
26‧‧‧供電端子
31‧‧‧位址輸入電路
32‧‧‧位址解碼器
33‧‧‧命令輸入電路
34‧‧‧命令解碼器
39‧‧‧電壓產生器
50‧‧‧電晶體
51‧‧‧電晶體
52‧‧‧電晶體
53‧‧‧電晶體
54‧‧‧電晶體
55‧‧‧電晶體
56‧‧‧電晶體
57‧‧‧電晶體
58‧‧‧電晶體
59‧‧‧電晶體
60‧‧‧電晶體
61‧‧‧電晶體
62‧‧‧電晶體
67‧‧‧電晶體
68‧‧‧電晶體
69‧‧‧電晶體
70‧‧‧電晶體
71‧‧‧電晶體
72‧‧‧電晶體
77‧‧‧電晶體
78‧‧‧電晶體
170‧‧‧資料選通(DQS)輸入電路
416‧‧‧鎖存電路
417‧‧‧資料輸入電路
424‧‧‧資料端子
510‧‧‧電晶體
511‧‧‧放大器
512‧‧‧放大器
513‧‧‧反相器
514‧‧‧反相器
515‧‧‧控制電路
518‧‧‧電晶體
519‧‧‧電晶體
520‧‧‧電晶體
521‧‧‧電晶體
522‧‧‧電晶體
523‧‧‧電晶體
530‧‧‧節點
531‧‧‧節點
532‧‧‧節點
534‧‧‧節點
535‧‧‧節點
610‧‧‧電晶體
611‧‧‧放大器
612‧‧‧放大器
613‧‧‧反相器
614‧‧‧反相器
615‧‧‧控制電路
616‧‧‧電晶體
617‧‧‧電晶體
618‧‧‧電晶體
619‧‧‧電晶體
620‧‧‧電晶體
622‧‧‧電晶體
623‧‧‧電晶體
624‧‧‧電晶體
625‧‧‧電晶體
626‧‧‧開關
630‧‧‧節點
631‧‧‧節點
632‧‧‧節點
634‧‧‧節點
635‧‧‧節點
711‧‧‧放大器
712‧‧‧放大器
714‧‧‧電晶體
715‧‧‧電晶體
716‧‧‧電晶體
717‧‧‧電晶體
718‧‧‧反相器
719‧‧‧反相器
720‧‧‧電壓開關
726‧‧‧電晶體
727‧‧‧電晶體
728‧‧‧電晶體
729‧‧‧電晶體
730‧‧‧節點
731‧‧‧節點
732‧‧‧節點
733‧‧‧節點
734‧‧‧節點
ADD‧‧‧位址信號
BADD‧‧‧庫位址信號
BL‧‧‧位元線
CLK‧‧‧時脈信號
CLKB‧‧‧反向時脈信號/時脈信號
CLKT‧‧‧時脈信號
COM‧‧‧命令信號
DQ‧‧‧資料輸入信號
DQS‧‧‧資料選通端子
DQSB‧‧‧互補資料選通端子
DQ0‧‧‧資料端子
DQ1‧‧‧資料端子
DQ2‧‧‧資料端子
DQn‧‧‧資料端子
IN+‧‧‧輸入節點
IN-‧‧‧參考節點
LIOT/B‧‧‧本地I/O線對
M0‧‧‧電晶體
M1‧‧‧電晶體
M2‧‧‧電晶體
M3‧‧‧電晶體
M4‧‧‧電晶體
M5‧‧‧電晶體
M6‧‧‧電晶體
M7‧‧‧電晶體
M8‧‧‧電晶體
M9‧‧‧電晶體
M10‧‧‧電晶體
M11‧‧‧電晶體
M12‧‧‧電晶體
M13‧‧‧電晶體
M14‧‧‧電晶體
M15‧‧‧電晶體
M16‧‧‧電晶體
M17‧‧‧電晶體
MIOT/B‧‧‧主IO線對
MC‧‧‧記憶體單元
node0‧‧‧節點
node1‧‧‧節點
node2‧‧‧節點
node3‧‧‧節點
OUT+‧‧‧節點
OUT-‧‧‧節點
VARY‧‧‧內部電位
VDD‧‧‧供電電壓/邏輯高位準信號/預充電位準/供電電位
VDDQ‧‧‧供電電位
VOD‧‧‧內部電位
VPERI‧‧‧內部電位
VPP‧‧‧內部電位
VREF‧‧‧資料輸入參考電壓
VSS‧‧‧預充電位準/邏輯低位準信號/供電電位
VSSQ‧‧‧供電電位
WL‧‧‧字線
XADD‧‧‧經解碼列位址信號
YADD‧‧‧經解碼行位址信號
圖1係一習知資料輸入緩衝電路之一電路圖。
圖2係一習知資料輸入緩衝電路之一電路圖。
圖3係根據本發明之一半導體裝置之一方塊圖。
圖4係根據本發明之一實施例之包含資料輸入電路之一輸入/輸出電路之一示意圖。
圖5係根據本發明之一實施例之一輸入緩衝電路之一電路圖。
圖6係根據本發明之一實施例之一輸入緩衝電路之一電路圖。
圖7係根據本發明之一實施例之一輸入緩衝電路之一電路圖。
將在下文中參考隨附圖式而詳細解釋本發明之各種實施例。下文詳細描述參考憑藉圖解說明展示其中可實踐本發明之特定態樣及實施例之隨附圖式。足夠詳細地描述此等實施例以使熟習此項技術者能夠實踐本發明。可利用其他實施例且可在不脫離本發明之範疇之情況下作出結構、邏輯及電改變。本文中揭示之各種實施例未必相互排斥，這係因為某些所揭示之實施例可與一或多個其他所揭示實施例組合以形成新實施例。
圖3係根據本發明之一實施例之一半導體裝置之一方塊圖。半導體裝置10可為整合至(例如)一單一半導體晶片中之一LPDDR4 SDRAM。半導體裝置10可經安裝於一外部基板2上，該外部基板2係一記憶體模組基板、一主機板或類似物。如圖3中所示，半導體裝置10包含一記憶體單元陣列11。記憶體單元陣列11包含複數個庫，各庫包含複數個字線WL、複數個位元線BL及配置於複數個字線WL及複數個位元線BL之交叉點處之複數個記憶體單元MC。藉由一列解碼器12而執行字線WL之選擇，且藉由一行解碼器13而執行位元線BL之選擇。感測放大器18經耦合至對應位元線BL及經連接至本地I/O線對LIOT/B。本地IO線對LIOT/B經由用作開關之傳輸閘極TG 19而連接至主IO線對MIOT/B。
轉至包含於半導體裝置10中之複數個外部端子之解釋，複數個外部端子包含位址端子21、命令端子22、時脈端子23、資料端子24及供電端子25及26。資料端子24可經耦合至用於記憶體之讀取操作之輸出緩衝 器。替代地，資料端子24可經耦合至輸入緩衝器用於記憶體之讀取/寫入存取，其將在下文描述。圖3展示動態隨機存期記憶體(DRAM)之一實例，然而，可包含具有用於信號輸入/輸出之外部端子之任何裝置作為本發明之實施例之外部端子。
位址端子21被供應一位址信號ADD及一庫位址信號BADD。供應至位址端子21之位址信號ADD及庫位址信號BADD經由一位址輸入電路31而傳遞至一位址解碼器32。位址解碼器32接收位址信號ADD並將一經解碼列位址信號XADD供應至列解碼器12，並將一經解碼行位址信號YADD供應至行解碼器13。位址解碼器32亦接收庫位址信號BADD，並將庫位址信號BADD供應至列解碼器12及行解碼器13。
命令端子22被供應一命令信號COM。命令信號COM可包含一或多個單獨信號。至命令端子22之命令信號COM輸入經由命令輸入電路33而輸入至一命令解碼器34。命令解碼器34解碼命令信號COM以產生各種內部命令信號。例如，內部命令可包含用以選擇一字線之一列命令信號及用以選擇一位元線之一行命令信號(諸如一讀取命令或一寫入命令)。
因此，當一讀取命令被發出且一列位址及一行位址即時地被供應讀取命令時，自藉由此等列位址及行位址而標示之記憶單元陣列11中之一記憶體單元MC讀取讀取資料。讀取資料DQ經由一讀取/寫入放大器15及一輸入/輸出(IO)電路17而自資料端子24向外部輸出。類似地，當寫入命令被發出且一列位址及一行位址即時地被供應寫入命令，且接著寫入資料DQ被供應至資料端子24時，經由輸入/輸出電路17及讀取/寫入放大器15而將寫入資料DQ供應至記憶體單元陣列11，並將其寫入於由列位址及行位址標示之記憶體單元MC中。根據一項實施例，輸入/輸出電路17可包含 輸入緩衝器。時脈端子23各別地被供應外部時脈信號CLK及CLKB。此等外部時脈信號CLK及CLKB彼此互補並經供應至輸入/輸出電路17。輸入/輸出電路17接收用作用於判定寫入資料DQ之輸入計時及讀取資料DQ之輸出計時之一計時信號之外部時脈信號CLK及CLKB。
供電端子25被供應供電電位VDD及VSS。此等供電電位VDD及VSS被供應至一電壓產生器39。電壓產生器39可基於供電電位VDD及VSS來產生各種內部電位VPP、VOD、VARY、VPERI及類似物。內部電位VPP可主要用於列解碼器12中，內部電位VOD及VARY可主要用於包含於記憶體單元陣列11中之感測放大器18中，且內部電位VPERI可用於許多其他電路塊中。
供電電位VDDQ及VSSQ經供應至輸入/輸出電路17。供電電位VDDQ及VSSQ可係與各別地供應至供電端子25之供電電位VDD及VSS相同之電位。然而，專用供電電位VDDQ及VSSQ可用於輸入/輸出電路17，使得由輸入/輸出電路17產生之供電雜訊不傳播至其他電路塊。
圖4係根據本發明之一實施例之包含資料輸入電路之一輸入/輸出電路17之一示意圖。輸入/輸出電路17包含資料端子424，該資料端子424包含一資料選通端子DQS、一互補資料選通端子DQSB及複數個資料端子DQ0至DQn，其中「n+1」係複數個資料端子之數目。一資料選通信號用於以高資料速率捕捉資料。輸入/輸出電路17亦包含各別至複數個資料端子之一資料選通(DQS)輸入電路170、複數個資料輸入電路417及複數個鎖存電路416。複數個資料輸入電路417可為包含於如將在圖5至圖7中描述之一輸入/輸出電路17中之任何資料輸入電路。複數個資料輸入電路417接收一參考電壓(VREF)及來自各別資料端子424的各別資料，並提供輸出信號。 各鎖存電路416接收來自DQS輸入電路170之一資料選通信號及來自各別資料輸入電路之各別輸出信號用於捕捉資料。
圖5係根據本發明之一實施例之包含一輸入緩衝電路5之一設備之一電路圖。在一些實施例中，輸入緩衝電路5可經包含於圖3及圖4之輸入/輸出電路17中。輸入緩衝電路5可包含可接收一資料輸入信號DQ(諸如經供應至圖3中之資料端子24之寫入資料之一者)之一輸入節點IN+，及被供應一參考電壓(VREF)之一參考節點IN-。輸入緩衝電路5可包含放大器511及512。放大器511可包含電晶體51及52。電晶體51可經耦合於一節點530與一節點531之間。電晶體51包含經耦合至輸入節點IN+之一閘極。電晶體52可經耦合於節點530與一節點532之間。電晶體52包含經耦合至參考節點IN-之一閘極。節點530可為一供電節點，該供電節點回應於接收於可用作放大器511之一電壓開關之一電晶體50之一閘極處之一反相時脈信號CLKB而自至電晶體51及52之圖3中之供電端子25之一者被供應一供電電位VDD。放大器511可各別地經由電晶體51及52回應於資料輸入信號DQ之一電壓及參考電壓VREF而將中間電壓提供於節點531及532上。
輸入緩衝電路5可包含自圖3中之供電端子25之一者被供應供電電位VDD之一供電節點與一節點535(例如，一電路節點)之間之一電晶體518。輸入緩衝電路5可包含一控制電路515，該控制電路515可包含放大器511與512之間之電晶體522及523。電晶體522及523包含各別地接收節點531及532上之中間電壓之閘極。針對電晶體522及523之各者，一源極或一汲極之一者可經耦合至一節點534，該節點534耦合至電晶體518之一閘極。因此，電晶體518之閘極可藉由節點534處之一電壓而接通，該節點534處之該電壓可經由電晶體522及523而回應於節點531及532上之中間 電壓之至少一者。輸入緩衝電路5可包含一電晶體53，該電晶體53可包含被供應節點531上之中間電壓之一者之源極及汲極之一者及經耦合至一輸出節點OUT-之源極及汲極之另一者。電晶體53之一閘極可經耦合至一輸出節點OUT+。輸入緩衝電路5可包含一電晶體54，該電晶體54可包含被供應節點532上之中間電壓之另一者之源極及汲極之一者及經耦合至輸出節點OUT+之源極及汲極之另一者。電晶體54之一閘極可經耦合至輸出節點OUT-。
放大器512可包含反相器513及514。電晶體518可用作放大器512之一電壓開關。例如，反相器513可經耦合節點535與來自圖3中之供電端子25之另一者之一供電電位VSS之間，並可包含不同類型之電晶體55及519。反相器514可經耦合於節點535與來自圖3中之供電端子25之另一者之一供電電位VSS之間，並可包含不同類型之電晶體56及520。例如，電晶體55及56之類型可為相同的，且電晶體519及520之類型可為相同的。例如，電晶體519可經耦合於節點535與輸出節點OUT-之間。電晶體519可包含經耦合至輸出節點OUT+之一閘極。電晶體520可經耦合於節點535與輸出節點OUT+之間。電晶體520可包含經耦合至輸出節點OUT-之一閘極。節點535可為一供電節點，該供電節點經由電晶體518回應於如先前所描述之節點534之電壓而自至電晶體519及520之圖3中之供電端子25之一者被供應供電電位VDD。換言之，輸出節點OUT-可經耦合至對應於電晶體520及56之閘極之反相器514之一輸入節點，及對應於電晶體519及55之源極或汲極之反相器513之一輸出節點。類似地，輸出節點OUT+可經耦合至對應於電晶體519及55之閘極之反相器513之一輸出節點，及對應於電晶體520及56之源極或汲極之反相器514之一輸出節點。
當一反相時脈信號CLKB處於啟動電晶體50及停用電晶體57、58、59及510之一邏輯低位準時，可執行一系列放大及鎖存操作。供電電壓VDD透過電晶體51及52而被提供至節點531及532，且取決於資料輸入信號DQ，節點531及532之電壓回應於反相時脈信號CLKB處於邏輯低位準而自一預充電位準VSS增大。因此，可基於輸入資料輸入信號DQ之一電壓與參考電壓VREF之間之一差而導致節點531與532之間之一電壓差Vdiff。因為供電電壓VDD可經提供至節點531及532，所以當節點531及532之電壓各別地超過電晶體53之臨限電壓VTh及電晶體54之一臨限電壓VTh時，輸出節點OUT-及OUT+之電壓可各別地透過電晶體53及54而自預充電位準VSS增大。電晶體522或電晶體523可經接通以將節點534之一電壓自VDD改變至VSS，並可藉由在偵測節點531之電壓或節點532之電壓超過電晶體53或54之臨限電壓VTh之後接通電晶體518而啟動放大器512。因為電晶體519及520可經由電晶體518而接收供電電壓VDD，所以放大器512之電晶體519及520之驅動電流可不受資料輸入信號DQ之電壓及參考電壓VREF影響。因此，放大器512可完成一系列放大及鎖存操作，並可藉由將驅動電流組態成大的而提供輸出節點OUT-及OUT+之電壓，而無需等待節點531及532之電壓達到近似供電電壓VDD。在一預充電操作中，節點534可藉由一電晶體521而預充電至供電電壓VDD。
圖6係根據本發明之一實施例之一輸入緩衝電路6之一電路圖。在一些實施例中，輸入緩衝電路6可經包含於圖3及圖4之輸入/輸出電路17中。輸入緩衝電路6可包含可接收一資料輸入信號DQ(諸如經供應至圖3中之資料端子24之寫入資料之一者)之一輸入節點IN+，及被供應一參考電壓(VREF)之一參考節點IN-。輸入緩衝電路6可包含放大器611及612。放大 器611可包含電晶體61及62。電晶體61可經耦合於一節點630與一節點631之間。電晶體61包含經耦合至輸入節點IN+之一閘極。電晶體62可經耦合於節點630與一節點632之間。電晶體62包含經耦合至參考節點IN-之一閘極。節點630可為一供電節點，該供電節點回應於接收於可用作放大器611之一電壓開關之一電晶體60之一閘極處之一反相時脈信號CLKB而自至電晶體61及62之圖3中之供電端子25之一者被供應一供電電位VDD。放大器611可各別地經由電晶體61及62回應於資料輸入信號DQ之一電壓及參考電壓VREF而在節點631及632上提供中間電壓。
輸入緩衝電路6可包含自圖3中之供電端子25之一者被供應供電電位VDD之一供電節點與一節點635(例如，一電路節點)之間之一電晶體618。輸入緩衝電路6可包含一控制電路615，該控制電路615可包含放大器611與612之間之電晶體622及623。電晶體622及623包含各別地接收節點631及632上之中間電壓之閘極。針對電晶體622及623之各者，一源極或一汲極之一者可經耦合至一節點634，該節點634耦合至電晶體618之一閘極。因此，電晶體618之閘極可藉由節點634之一電壓而啟動，該節點634之該電壓可經由電晶體622及623而回應於節點631及632上之中間電壓之至少一者。
放大器612可包含反相器613及614。電晶體618可用作放大器612之一電壓開關。例如，反相器613可經耦合於節點635與來自圖3中之供電端子25之另一者之一供電電位VSS之間，並可包含不同類型之電晶體616及619。反相器614可經耦合於節點635與來自圖3中之供電端子25之另一者之一供電電位VSS之間，並可包含不同類型之電晶體617及620。例如，電晶體616及617之類型可為相同的，且電晶體619及620之類型可為相同 的。例如，電晶體619可經耦合於節點635與一輸出節點OUT-之間。電晶體619可包含經耦合至一輸出節點OUT+之一閘極。電晶體620可經耦合於節點635與輸出節點OUT+之間。電晶體620可包含經耦合至輸出節點OUT-之一閘極。節點635可為一供電節點，該供電節點經由電晶體618回應於如先前所描述之節點634之電壓而自至電晶體619及620之圖3中之供電端子25之一者被供應供電電位VDD。換言之，輸出節點OUT-可經耦合至對應於電晶體620及617之閘極之反相器614之一輸入節點，及對應於電晶體619及616之源極或汲極之反相器613之一輸出節點。類似地，輸出節點OUT+可經耦合至對應於電晶體619及616之閘極之反相器614之一輸出節點，及對應於電晶體620及617之源極或汲極之反相器613之一輸入節點。
輸入緩衝電路6可包含放大器611與612之間之一開關626。例如，開關可包含電晶體624及625。電晶體624可經耦合於節點631與輸出節點OUT-之間。電晶體625可經耦合於節點632與輸出節點OUT+之間。開關626之電晶體624及625之閘極可經各別地耦合至控制電路615中之電晶體622及623之各者之一源極或一汲極之一者。因此，回應於節點634上之電壓，開關626可將節點631耦合至輸出節點OUT-，並可將節點632耦合至輸出節點OUT+。
當一反相時脈信號CLKB處於啟動電晶體60及停用電晶體67、68、69及610之一邏輯低位準時，可執行一系列放大及鎖存操作。供電電壓VDD透過電晶體61及62而被提供至節點631及632，且取決於資料輸入信號DQ，節點631及632之電壓回應於反相時脈信號CLKB處於邏輯低位準而自一預充電位準VSS增大。因此，當經耦合至電晶體622或電晶體623之 閘極之節點631或節點632之電壓各別地超過電晶體622之臨限電壓VTh或電晶體623之臨限電壓VTh時，可基於輸入資料輸入信號DQ之一電壓與參考電壓VREF之間之一差而導致節點631與632之間之一電壓差Vdiff。因此，可各別地啟動控制電路615中之電晶體622及623。回應於啟動電晶體622或經啟動電晶體623，節點634之一電壓可自供電電壓VDD減小至供電電壓VSS。因此，節點634之電壓之減小可啟動電晶體618並可停用電晶體624及625。例如，電晶體624及625可當輸出節點OUT-及OUT+之電壓之一較高者變為一臨限電壓Vt時停用，且節點631與632之間之電壓差Vdiff可適於放大操作。輸出節點OUT-及OUT+可保持節點631及632之電壓，直至電晶體624及625被停用。節點631與632之間之電壓差Vdiff可維持，直至電晶體624及625之停用，且可回應於歸因於節點634之電壓之減小之電晶體624及625之停用而由放大器612放大並鎖存。因此，不管資料輸入信號DQ之電壓及參考電壓VREF，放大器612可開始一系列放大及鎖存操作。
圖7係根據本發明之一實施例之一輸入緩衝電路7之一電路圖。在一些實施例中，輸入緩衝電路7可經包含於圖3及圖4之輸入/輸出電路17中。輸入緩衝電路7可包含可接收一資料輸入信號DQ(諸如經供應至圖3中之資料端子24之寫入資料之一者)之一輸入節點IN+，及被供應一參考電壓(VREF)之一參考節點IN-。輸入緩衝電路7可包含放大器711及712。放大器711可包含電晶體71及72。電晶體71可經耦合於一節點730與一節點731之間。電晶體71包含經耦合至輸入節點IN+之一閘極。電晶體72可經耦合於節點730與一節點732之間。節點731及732可經由電晶體716及717而彼此隔離。電晶體72包含經耦合至參考節點IN-之一閘極。節點730可為一 供電節點，該供電節點回應於接收於可用作放大器711之一電壓開關之一電晶體70之一閘極處之一反相時脈信號CLKB而自至電晶體71及72之圖3中之供電端子25之一者被供應一供電電位VDD。放大器711可各別地經由電晶體71及72回應於資料輸入信號DQ之一第一輸入電壓及一第二輸入電壓(例如，參考電壓VREF)在節點731及732上提供中間電壓。
放大器712可包含反相器718及719。反相器718可包含一電晶體714及電晶體716。反相器719可包含一電晶體715及電晶體717。例如，反相器718可經耦合於一節點733(例如，一電路節點)與來自圖3中之供電端子25之一者之供電電位VDD之間，並可包含不同類型之電晶體714及716。反相器719可經耦合於一節點734(例如，一電路節點)與來自圖3中之供電端子25之一者之供電電位VDD之間，並可包含不同類型之電晶體715及717。例如，電晶體714及715之類型可為相同的，且電晶體716及717之類型可為相同的。例如，電晶體716可經耦合於節點733與一輸出節點OUT+之間。電晶體716可包含經耦合至一輸出節點OUT-之一閘極。例如，電晶體717可經耦合於節點734與輸出節點OUT-之間。電晶體717可包含經耦合至輸出節點OUT+之一閘極。
一電壓開關720可包含電晶體726及727。電晶體726及727具有可各別地接收節點731及732上之中間電壓之閘極。因此，電晶體726及727可各別地回應於節點731及732上之中間電壓而啟動(例如，接通)。節點733及734可為供電節點，該等供電節點經由電晶體726及727回應於如先前所描述之節點731及732之中間電壓而自至電晶體716及717之圖3中之供電端子25之另一者被供應一供電電位VSS。換言之，輸出節點OUT-可經耦合至對應於電晶體714及716之閘極之反相器718之一輸入節點，及對應於電 晶體715及717之源極或汲極之反相器719之一輸出節點。類似地，輸出節點OUT+可經耦合至對應於電晶體715及717之閘極之反相器719之一輸入節點，及對應於電晶體714及716之源極或汲極之反相器718之一輸出節點。
當一反相時脈信號CLKB經設定至啟動各別地經耦合於供電電壓VSS與節點731及732之間之電晶體70、電晶體77及78之一邏輯低位準時，可執行一系列放大及鎖存操作。同時，一時脈信號CLKT經設定至停用各別地經耦合於供電電壓VDD與輸出節點OUT+及OUT-之間之電晶體728及729之一邏輯高位準。供電電壓VDD透過電晶體71及72而被提供至節點731及732，且取決於資料輸入信號DQ，節點731及732之電壓回應於反相時脈信號CLKB處於邏輯低位而自一預充電位準VSS增大。因此，當節點731及732之電壓超過電晶體726之臨限電壓VTh或電晶體727之臨限電壓VTh時，可基於輸入資料輸入信號DQ之一電壓與參考電壓VREF之間之一差而導致節點731與732之間之一電壓差Vdiff。因為電晶體71及72可藉由各別地驅動電晶體726及727之閘極電容器而啟動電晶體726及727，所以節點731及732之中間電壓可在反相時脈信號CLKB經設定至邏輯低位準之後快速地增大。因此，當節點731之電壓或節點732之電壓各別地超過電晶體726之臨限電壓VTh或電晶體727之臨限電壓VTh時，放大器712可藉由電晶體726及727之啟動而完成一系列放大及鎖存操作。因此，不管資料輸入信號DQ之電壓及參考電壓VREF，放大器712可開始一系列放大及鎖存操作。在預充電操作中，輸出節點OUT-及OUT+可藉由電晶體728及729而經預充電至供電電壓VDD。
上文所描述之實施例中使用之信號之邏輯位準僅為實例。然而，在 其他實施例中，可使用除了本發明中具體描述之此等信號以外之信號之邏輯位準之組合而不脫離本發明之範疇。
儘管已在某些較佳實施例及實例之內文中揭示本發明，但熟習此項技術者應瞭解，本發明擴展超出具體所揭示之實施例，至本發明之其他替代實施例及/或用法及其明顯修改及等效物。
亦預期可進行實施例之特定特徵及態樣之各種組合或子組合，且其等仍落於本發明之範疇內。應瞭解，所揭示之實施例之各種特徵及態樣可彼此組合或替代，以便形成所揭示發明之變動模式。
在本發明之一實施例中，一種設備包含：一第一放大器，其經組態以回應於第一輸入電壓及第二輸入電壓而提供第一中間電壓及第二中間電壓；第一電壓端子及第二電壓端子；及一電路節點。一第一電晶體經耦合於第一電壓端子與電路節點之間，並經組態以回應於第一中間電壓及第二中間電壓之至少一者而接通。一第二放大器包含第一反相器及第二反相器，第一反相器及第二反相器之至少一者經耦合於電路節點與第二電壓端子之間。一第一輸出節點經耦合至第一反相器之一輸入節點及第二反相器之一輸出節點。一第二輸出節點經耦合至第一反相器之一輸出節點及第二反相器之一輸入節點。
另外地或替代地，進一步包含的係：一額外電路節點；及一第二電晶體，其經耦合於第一電壓端子與額外電路節點之間，其中第一反相器經耦合於電路節點與第二電壓端子之間，且其中第一電晶體經組態以回應於第一中間電壓而接通，且第二電晶體經組態以回應於第二中間電壓而接通。
另外地或替代地，電路節點及額外電路節點彼此隔離。
另外地或替代地，第二放大器經組態以回應於第一中間電壓超過第一電晶體之一臨限電壓抑或第二中間電壓超過第二電晶體之一臨限電壓而啟動。
另外地或替代地，進一步包含的係：一控制電路，其包含：一第二電晶體，其具有被供應第一中間電壓及第二中間電壓之一者之一閘極及經耦合至第一電晶體之一閘極之一源極及一汲極之一者。
另外地或替代地，進一步包含的係：一控制電路，其包含：一第二電晶體，其具有被供應第一中間電壓之一閘極及經耦合至第一電晶體之一閘極之一源極及一汲極之一者；及一第三電晶體，其具有被供應第二中間電壓之一閘極及經耦合至第一電晶體之閘極之一源極及一汲極之一者。
另外地或替代地，進一步包含的係：一第四電晶體，其具有被供應第一中間電壓之一源極及一汲極之一者及經耦合至第一輸出節點之源極及汲極之另一者；及一第五電晶體，其具有被供應第二中間電壓之一源極及一汲極之一者及經耦合至第二輸出節點之源極及汲極之另一者。
另外地或替代地，第四電晶體具有經耦合至第二輸出節點之一閘極，且第五電晶體具有經耦合至第一輸出節點之一閘極。
另外地或替代地，第四電晶體具有經耦合至第二電晶體之源極及汲極之一者之一閘極，且第五電晶體具有經耦合至第三電晶體之源極及汲極之一者之一閘極。
另外地或替代地，第四電晶體及第五電晶體經組態以當第一輸出節點或第二輸出節點之一電壓超過第四電晶體及第五電晶體之一臨限電壓時停用。
在本發明之另一態樣中，一種設備包含：一第一放大器，其經組態 以接收一第一輸入電壓及一第二輸入電壓，並經進一步組態以在一第一節點上提供一第一中間電壓，並在一第二節點上提供一第二中間電壓。一第一電壓開關經組態以回應於一時脈信號而將一第一供電電壓自一第一電力端子提供至該第一放大器。一第二電壓開關經組態以回應於第一中間電壓及第二中間電壓而提供第一供電電壓。一第二放大器經組態以回應於來自第二電壓開關之第一供電電壓而提供至少一個輸出信號。
另外地或替代地，第一輸入電壓經提供為一資料輸入信號，且第二輸入電壓係一參考電壓。
另外地或替代地，進一步包含的係：一第一電晶體，其包含經組態以接收第一中間電壓之一閘極，第一電晶體經組態以回應於第一中間電壓而將一第三節點之一電壓自第一供電電壓改變至一第二供電電壓，其中第一電壓開關包括包含經耦合至第三節點之一閘極之一電晶體。
另外地或替代地，進一步包含的係：一第二電晶體，其包含一源極及一汲極，其中源極及汲極之一者經耦合至第一節點，且源極及汲極之另一者經耦合至一輸出節點，其中第一電晶體經組態以回應於第一中間電壓超過第二電晶體之一臨限電壓而改變第三節點之電壓。
另外地或替代地，進一步包含的係：一第二電晶體，其包含經組態以接收第二中間電壓之一閘極，該閘極經組態以回應於第二中間電壓而將第三節點之電壓自第一供電電壓改變至第二供電電壓。
另外地或替代地，進一步包含的係：一第三電晶體，其包含一源極及一汲極，其中源極及汲極之一者經耦合至第一節點，且源極及汲極之另一者經耦合至一第一輸出節點；一第四電晶體，其包含一源極及一汲極，其中源極及汲極之一者經耦合至第二節點，且源極及汲極之另一者經耦合 至一第二輸出節點，其中第一電晶體經組態以回應於第一中間電壓超過第三電晶體之一臨限電壓而改變第三節點之電壓，且其中第二電晶體經組態以回應於第二中間電壓超過第四電晶體之一臨限電壓而改變第三節點之電壓。
另外地或替代地，第三電晶體及第四電晶體具有經耦合至第三節點之閘極，且其中第三電晶體及第四電晶體經組態以當第一輸出節點或第二輸出節點之一電壓超過第三電晶體及第四電晶體之一臨限電壓時停用。
在本發明之另一態樣中，一種設備包含：一第一電壓開關，其經組態以回應於一時脈信號而將一第一供電電壓自一第一電力端子提供至第一放大器。一第一放大器經組態以接收一第一輸入電壓及一第二輸入電壓，並經進一步組態以在一第一節點上提供一第一中間電壓，並在一第二節點上提供一第二中間電壓。一第二電壓開關經組態以回應於第一中間電壓及第二中間電壓而提供來自一第二電力端子之一第二供電電壓。一第二放大器經組態以回應於來自第二電壓開關之第二供電電壓而提供至少一個輸出信號。
另外地或替代地，第一輸入電壓經提供為一資料輸入信號，且第二輸入電壓係一參考電壓。
另外地或替代地，第二電壓開關包含一第一電晶體及一第二電晶體，其中第一電晶體之一閘極經組態以接收第一中間電壓，且其中第二電晶體之一閘極經組態以接收第二中間電壓。
另外地或替代地，第二放大器進一步包含：一第一反相器，其經耦合於第一電晶體與第一電力端子之間；及一第二反相器，其經耦合於第二電晶體與第一電力端子之間。
另外地或替代地，第二放大器經組態以回應於第一中間電壓超過第一電晶體之一臨限電壓或第二中間電壓超過第二電晶體之一臨限電壓而啟動。
基於本發明，熟習此項技術者將容易地明白本發明之範疇內之其他修改。因此，期望本文中所揭示之本發明之至少一些之範疇不應受上文所描述之特定所揭示的實施例限制。

Claims (22)

  1. 一種設備，其包括：一第一放大器，其經組態以回應於第一輸入電壓及第二輸入電壓而提供第一中間電壓及第二中間電壓；第一電壓端子及第二電壓端子；一電路節點；一第一電晶體，其經耦合於該第一電壓端子與該電路節點之間，並經組態以回應於該第一中間電壓及該第二中間電壓之至少一者而接通；一第二放大器，其包括第一反相器及第二反相器，該第一反相器及該第二反相器之至少一者經耦合於該電路節點與該第二電壓端子之間，該第二放大器經組態以回應於該電路節點處之一供電電壓而啟動；及第一輸出節點及第二輸出節點，該第一輸出節點經耦合至該第一反相器之一輸入節點及該第二反相器之一輸出節點，且該第二輸出節點經耦合至該第一反相器之一輸出節點及該第二反相器之一輸入節點。
  2. 如請求項1之設備，其進一步包括：一額外電路節點；及一第二電晶體，其經耦合於該第一電壓端子與該額外電路節點之間，其中該第一反相器經耦合於該電路節點與該第二電壓端子之間，及其中該第一電晶體經組態以回應於該第一中間電壓而接通，且該第二電晶體經組態以回應於該第二中間電壓而接通。
  3. 如請求項2之設備，其中該電路節點及該額外電路節點彼此隔離。
  4. 如請求項2之設備，其中該第二放大器經組態以回應於該第一中間電壓超過該第一電晶體之一臨限電壓或該第二中間電壓超過該第二電晶體之一臨限電壓而啟動。
  5. 如請求項1之設備，其進一步包括一控制電路，該控制電路包含一第二電晶體，該第二電晶體具有被供應該第一中間電壓及該第二中間電壓之一者之一閘極及經耦合至該第一電晶體之一閘極之一源極及一汲極之一者。
  6. 如請求項1之設備，其進一步包括一控制電路，該控制電路包含：一第二電晶體，其具有被供應該第一中間電壓之一閘極及經耦合至該第一電晶體之一閘極之一源極及一汲極之一者；及一第三電晶體，其具有被供應該第二中間電壓之一閘極及經耦合至該第一電晶體之該閘極之一源極及一汲極之一者。
  7. 如請求項6之設備，其進一步包括：一第四電晶體，其具有被供應該第一中間電壓之一源極及一汲極之一者及經耦合至該第一輸出節點之該源極及該汲極之另一者；及一第五電晶體，其具有被供應該第二中間電壓之一源極及一汲極之一者及經耦合至該第二輸出節點之該源極及該汲極之另一者。
  8. 如請求項7之設備，其中該第四電晶體具有經耦合至該第二輸出節點之一閘極且該第五電晶體具有經耦合至該第一輸出節點之一閘極。
  9. 如請求項7之設備，其中該第四電晶體具有經耦合至該第二電晶體之該源極及該汲極之該一者之一閘極，且該第五電晶體具有經耦合至該第三電晶體之該源極及該汲極之該一者之一閘極。
  10. 如請求項9之設備，其中該第四電晶體及該第五電晶體經組態以當該第一輸出節點或該第二輸出節點之一電壓超過該第四電晶體及該第五電晶體之一臨限電壓時停用。
  11. 一種設備，其包括：一第一放大器，其經組態以接收一第一輸入電壓及一第二輸入電壓，並經進一步組態以在一第一節點上提供一第一中間電壓，並在一第二節點上提供一第二中間電壓；一第一電壓開關，其經組態以回應於一時脈信號而將一第一供電電壓自一第一電力端子提供至該第一放大器；一第二電壓開關，其經組態以回應於該第一中間電壓及該第二中間電壓而提供該第一供電電壓；及一第二放大器，其經組態以回應於來自該第二電壓開關之該第一供電電壓而提供至少一個輸出信號。
  12. 如請求項11之設備，其中該第一輸入電壓經提供為一資料輸入信號，且該第二輸入電壓係一參考電壓。
  13. 如請求項11之設備，其進一步包括：一第一電晶體，其包含經組態以接收該第一中間電壓之一閘極，該第一電晶體經組態以回應於該第一中間電壓而將一第三節點之一電壓自該第一供電電壓改變至一第二供電電壓，其中該第一電壓開關包括一電晶體，該電晶體包含經耦合至該第三節點之一閘極。
  14. 如請求項13之設備，其進一步包括：一第二電晶體，其包含一源極及一汲極，其中該源極及該汲極之一者經耦合至該第一節點，且該源極及該汲極之另一者經耦合至一輸出節點，其中該第一電晶體經組態以回應於該第一中間電壓超過該第二電晶體之一臨限電壓而改變該第三節點之該電壓。
  15. 如請求項13之設備，其進一步包括：一第二電晶體，其包含一閘極，該閘極經組態以接收該第二中間電壓，該閘極經組態以回應於該第二中間電壓而將該第三節點之該電壓自該第一供電電壓改變至該第二供電電壓。
  16. 如請求項15之設備，其進一步包括：一第三電晶體，其包含一源極及一汲極，其中該源極及該汲極之一者經耦合至該第一節點，且該源極及該汲極之另一者經耦合至一第一輸出節點；一第四電晶體，其包含一源極及一汲極，其中該源極及該汲極之一者經耦合至該第二節點，且該源極及該汲極之另一者經耦合至一第二輸出節點，其中該第一電晶體經組態以回應於該第一中間電壓超過該第三電晶體之一臨限電壓而改變該第三節點之該電壓，及其中該第二電晶體經組態以回應於該第二中間電壓超過該第四電晶體之一臨限電壓而改變該第三節點之該電壓。
  17. 如請求項16之設備，其中該第三電晶體及該第四電晶體具有經耦合至該第三節點之閘極，及其中該第三電晶體及該第四電晶體經組態以當該第一輸出節點或該第二輸出節點之一電壓超過該第三電晶體及該第四電晶體之一臨限電壓時停用。
  18. 一種設備，其包括：一第一電壓開關，其經組態以回應於一時脈信號而將一第一供電電壓自一第一電力端子提供至第一放大器；一第一放大器，其經組態以接收一第一輸入電壓及一第二輸入電壓，並經進一步組態以在一第一節點上提供一第一中間電壓，並在一第二節點上提供一第二中間電壓；一第二電壓開關，其經組態以回應於該第一中間電壓及該第二中間電壓而提供來自一第二電力端子之一第二供電電壓；及一第二放大器，其經組態以回應於來自該第二電壓開關之該第二供電電壓而提供至少一個輸出信號。
  19. 如請求項18之設備，其中該第一輸入電壓經提供為一資料輸入信號，且該第二輸入電壓係一參考電壓。
  20. 如請求項18之設備，其中該第二電壓開關包含一第一電晶體及一第二電晶體，其中該第一電晶體之一閘極經組態以接收該第一中間電壓，及其中該第二電晶體之一閘極經組態以接收該第二中間電壓。
  21. 如請求項20之設備，其中該第二放大器進一步包含：一第一反相器，其經耦合於該第一電晶體與該第一電力端子之間；及一第二反相器，其經耦合於該第二電晶體與該第一電力端子之間。
  22. 如請求項20之設備，其中該第二放大器經組態以回應於該第一中間電壓超過該第一電晶體之一臨限電壓抑或該第二中間電壓超過該第二電晶體之一臨限電壓而啟動。
TW107105334A 2017-02-14 2018-02-13 輸入緩衝電路 TWI654616B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/432,864 US9911471B1 (en) 2017-02-14 2017-02-14 Input buffer circuit
US15/432,864 2017-02-14

Publications (2)

Publication Number Publication Date
TW201841152A TW201841152A (zh) 2018-11-16
TWI654616B true TWI654616B (zh) 2019-03-21

Family

ID=61257240

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107105334A TWI654616B (zh) 2017-02-14 2018-02-13 輸入緩衝電路

Country Status (6)

Country Link
US (4) US9911471B1 (zh)
EP (1) EP3583598A4 (zh)
KR (1) KR102375030B1 (zh)
CN (1) CN110326044B (zh)
TW (1) TWI654616B (zh)
WO (1) WO2018152099A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9911471B1 (en) * 2017-02-14 2018-03-06 Micron Technology, Inc. Input buffer circuit
US10630293B2 (en) * 2017-03-31 2020-04-21 Adanced Micro Devices, Inc. High speed transmitter
US10211832B1 (en) * 2017-12-05 2019-02-19 Micron Technology, Inc. Input buffer circuit

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4780689A (en) * 1987-07-20 1988-10-25 Comlinear Corporation Amplifier input circuit
US5247479A (en) * 1991-05-23 1993-09-21 Intel Corporation Current sensing amplifier for SRAM
US5426381A (en) * 1994-05-23 1995-06-20 Motorola Inc. Latching ECL to CMOS input buffer circuit
US5606320A (en) * 1994-12-06 1997-02-25 Pacesetter Inc. Method and apparatus for micropower analog-to-digital conversion in an implantable medical device
JP3597655B2 (ja) * 1996-04-17 2004-12-08 株式会社ルネサステクノロジ 半導体集積回路
US5872736A (en) 1996-10-28 1999-02-16 Micron Technology, Inc. High speed input buffer
US5917758A (en) * 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
US5977798A (en) * 1997-02-28 1999-11-02 Rambus Incorporated Low-latency small-swing clocked receiver
US6127849A (en) * 1998-08-11 2000-10-03 Texas Instruments Incorporated Simultaneous bi-directional input/output (I/O) circuit
JP4226710B2 (ja) * 1999-01-25 2009-02-18 富士通マイクロエレクトロニクス株式会社 入力バッファ回路、及び半導体装置の動作試験方法
US6462584B1 (en) * 1999-02-13 2002-10-08 Integrated Device Technology, Inc. Generating a tail current for a differential transistor pair using a capacitive device to project a current flowing through a current source device onto a node having a different voltage than the current source device
JP2000306382A (ja) * 1999-02-17 2000-11-02 Hitachi Ltd 半導体集積回路装置
US6324110B1 (en) 1999-03-12 2001-11-27 Monolithic Systems Technology, Inc. High-speed read-write circuitry for semi-conductor memory
JP2000331483A (ja) * 1999-05-17 2000-11-30 Hitachi Ltd 半導体記憶装置
JP2001110185A (ja) * 1999-10-07 2001-04-20 Mitsubishi Electric Corp クロック同期型半導体記憶装置
US6396329B1 (en) * 1999-10-19 2002-05-28 Rambus, Inc Method and apparatus for receiving high speed signals with low latency
US6191989B1 (en) * 2000-03-07 2001-02-20 International Business Machines Corporation Current sensing amplifier
JP2002093177A (ja) 2000-09-11 2002-03-29 Hitachi Ltd 半導体装置
JP3850264B2 (ja) 2001-10-29 2006-11-29 株式会社ルネサステクノロジ 半導体装置
TWI271035B (en) * 2002-01-11 2007-01-11 Samsung Electronics Co Ltd Receiver circuit of semiconductor integrated circuit
KR100506929B1 (ko) * 2002-08-08 2005-08-09 삼성전자주식회사 동기형 반도체 메모리 장치의 입력버퍼
US6950368B2 (en) 2003-02-25 2005-09-27 Micron Technology, Inc. Low-voltage sense amplifier and method
JP3874733B2 (ja) * 2003-02-28 2007-01-31 富士通株式会社 高速入力信号の受信回路
KR100518573B1 (ko) * 2003-05-15 2005-10-04 삼성전자주식회사 신호 검출 회로 및 신호 검출 방법
US7049853B2 (en) * 2003-10-20 2006-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Resetable control circuit devices for sense amplifiers
US7948272B2 (en) 2003-11-27 2011-05-24 Samsung Electronics Co., Ltd. Input buffer for detecting an input signal
US7075842B2 (en) * 2004-02-13 2006-07-11 Fujitsu Limited Differential current-mode sensing methods and apparatuses for memories
KR100670683B1 (ko) * 2005-03-31 2007-01-17 주식회사 하이닉스반도체 반도체 소자의 데이터 입력 버퍼
JP4912016B2 (ja) 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100699862B1 (ko) * 2005-08-26 2007-03-27 삼성전자주식회사 반도체 장치의 이중 기준 입력 수신기 및 이의 입력 데이터신호 수신방법
JP2007073143A (ja) * 2005-09-07 2007-03-22 Elpida Memory Inc 半導体記憶装置
KR100650844B1 (ko) * 2005-12-07 2006-11-27 주식회사 하이닉스반도체 데이터 입력 마진을 보장하는 반도체 메모리 장치의 데이터입력 회로 및 그 데이터 입력 동작 방법
WO2007072588A1 (ja) * 2005-12-20 2007-06-28 Matsushita Electric Industrial Co., Ltd. 比較器及びａ／ｄ変換器
US7324368B2 (en) 2006-03-30 2008-01-29 Arm Limited Integrated circuit memory with write assist
JP2007310936A (ja) 2006-05-17 2007-11-29 Toshiba Corp 半導体記憶装置
KR100930384B1 (ko) * 2007-06-25 2009-12-08 주식회사 하이닉스반도체 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치
US7463519B1 (en) * 2007-08-22 2008-12-09 Nscore Inc. MIS-transistor-based nonvolatile memory device for authentication
KR100995656B1 (ko) * 2007-09-04 2010-11-19 주식회사 하이닉스반도체 리시버 회로
US7760576B2 (en) * 2007-11-08 2010-07-20 Qualcomm Incorporated Systems and methods for low power, high yield memory
KR100897296B1 (ko) * 2008-02-14 2009-05-14 주식회사 하이닉스반도체 듀티 싸이클 보정 회로 및 그의 듀티 보정 방법
KR100915833B1 (ko) * 2008-08-08 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 리시버
KR101505554B1 (ko) * 2008-09-08 2015-03-25 삼성전자주식회사 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작 방법
JP5142906B2 (ja) * 2008-09-18 2013-02-13 ルネサスエレクトロニクス株式会社 センスアンプ、およびそのセンスアンプを搭載した半導体記憶装置
US8111579B2 (en) * 2008-11-10 2012-02-07 Intel Corporation Circuits and methods for reducing minimum supply for register file cells
JP2010244607A (ja) * 2009-04-03 2010-10-28 Elpida Memory Inc 半導体記憶装置
KR101090469B1 (ko) * 2009-07-31 2011-12-06 주식회사 하이닉스반도체 데이터제어회로
JP2011040111A (ja) * 2009-08-06 2011-02-24 Elpida Memory Inc 半導体装置
JP2011050004A (ja) * 2009-08-28 2011-03-10 Elpida Memory Inc 半導体装置及び位相検知回路
JP5657876B2 (ja) * 2009-10-07 2015-01-21 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体メモリ装置
JP2011170942A (ja) 2010-02-22 2011-09-01 Elpida Memory Inc 半導体装置
EP2428961A1 (en) * 2010-09-13 2012-03-14 Imec Method for improving writability of SRAM memory
US8520429B2 (en) * 2011-05-05 2013-08-27 International Business Machines Corporation Data dependent SRAM write assist
JP5777991B2 (ja) 2011-09-22 2015-09-16 ルネサスエレクトロニクス株式会社 半導体装置
US8718216B2 (en) * 2011-09-23 2014-05-06 International Business Machines Corporation Digital phase detector with zero phase offset
US8605528B2 (en) * 2011-11-03 2013-12-10 International Business Machines Corporation Sense amplifier having an isolated pre-charge architecture, a memory circuit incorporating such a sense amplifier and associated methods
JP2013114731A (ja) * 2011-11-30 2013-06-10 Toshiba Corp 半導体記憶装置
US8693264B2 (en) * 2012-02-21 2014-04-08 Lsi Corporation Memory device having sensing circuitry with automatic latching of sense amplifier output node
US8624632B2 (en) * 2012-03-29 2014-01-07 International Business Machines Corporation Sense amplifier-type latch circuits with static bias current for enhanced operating frequency
KR101388833B1 (ko) * 2012-10-30 2014-04-23 삼성전기주식회사 입력 버퍼 회로
US9124276B2 (en) 2012-12-20 2015-09-01 Qualcomm Incorporated Sense amplifier including a level shifter
TWI509606B (zh) * 2013-04-23 2015-11-21 Univ Nat Chiao Tung 靜態記憶體及記憶胞
TWI528361B (zh) * 2013-12-10 2016-04-01 智原科技股份有限公司 靜態記憶胞
GB2529686A (en) * 2014-08-29 2016-03-02 Ibm High-speed comparator for analog-to-digital converter
KR20160150327A (ko) * 2015-06-22 2016-12-30 에스케이하이닉스 주식회사 차동 증폭기 회로
US9438211B1 (en) * 2015-07-16 2016-09-06 Huawei Technologies Co., Ltd. High speed latch and method
US20170148495A1 (en) * 2015-11-20 2017-05-25 Micron Technology, Inc. Input receiver circuit
US9940999B2 (en) * 2016-06-22 2018-04-10 Darryl G. Walker Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on voltage detection and/or temperature detection circuits
KR102562312B1 (ko) * 2016-08-24 2023-08-01 삼성전자주식회사 비트라인 센스 앰프
US10020040B2 (en) * 2016-09-13 2018-07-10 Toshiba Memory Corporation Semiconductor memory device
US9911471B1 (en) * 2017-02-14 2018-03-06 Micron Technology, Inc. Input buffer circuit
US10211832B1 (en) * 2017-12-05 2019-02-19 Micron Technology, Inc. Input buffer circuit
US10199081B1 (en) * 2017-12-06 2019-02-05 Micron Technology, Inc. Apparatuses and methods for providing bias signals in a semiconductor device

Also Published As

Publication number Publication date
US20190115055A1 (en) 2019-04-18
US10339988B2 (en) 2019-07-02
US20180233180A1 (en) 2018-08-16
WO2018152099A1 (en) 2018-08-23
US10529392B2 (en) 2020-01-07
US9911471B1 (en) 2018-03-06
US10204666B2 (en) 2019-02-12
KR102375030B1 (ko) 2022-03-17
EP3583598A1 (en) 2019-12-25
CN110326044B (zh) 2023-04-28
US20190272858A1 (en) 2019-09-05
KR20190108649A (ko) 2019-09-24
TW201841152A (zh) 2018-11-16
EP3583598A4 (en) 2020-11-25
CN110326044A (zh) 2019-10-11

Similar Documents

Publication Publication Date Title
US11176978B2 (en) Apparatuses and method for reducing row address to column address delay
US8873307B2 (en) Semiconductor device
US10872648B2 (en) Apparatuses and methods for reducing row address to column address delay
CN110610729A (zh) 用于在活动断电期间减少感测放大器泄漏电流的设备及方法
US11349479B2 (en) Input buffer circuit
TWI654616B (zh) 輸入緩衝電路
US10522205B1 (en) Apparatuses and method for reducing row address to column address delay
US11120847B2 (en) Apparatuses and method for reducing row address to column address delay for a voltage threshold compensation sense amplifier
US10734060B2 (en) Input buffer circuit