KR100930384B1 - 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치 - Google Patents

입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치 Download PDF

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Abstract

본 발명은 제1 레벨 전압을 공급받아, 스트로브신호를 버퍼링하는 버퍼부; 제2 레벨 전압을 공급받아, 상기 버퍼부의 출력신호에 응답하여 입/출력라인의 신호를 증폭하여 제1 및 제2 증폭신호를 생성하고, 상기 제1 및 제2 증폭신호를 제1 및 제2 출력라인으로 출력하는 감지증폭기; 및 상기 제1 레벨 전압을 공급받아, 상기 버퍼부의 출력신호에 응답하여 상기 제1 및 제2 출력라인을 프리차지시키는 프리차지부를 포함하는 입/출력라인 감지증폭기를 제공한다.
Figure R1020070062548
스트로브신호, 입/출력라인 감지증폭기

Description

입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리 장치{INPUT OUTPUT LINE SENSE AMPLIFIER AND SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제1 실시예에 따른 입/출력라인 감지증폭기의 구성을 도시한 블럭도이다.
도 2는 도 1의 회로도이다.
도 3은 본 발명의 제2 실시예에 따른 입/출력라인 감지증폭기의 구성을 도시한 블럭도이다.
도 4는 도 3의 회로도이다.
도 5는 도1 및 도3에 도시된 입/출력라인 감지증폭기의 동작전류를 종래기술과 비교한 표이다.
도 6은 도1 및 도3에 도시된 입/출력라인 감지증폭기를 적용한 반도체 메모리 장치의 구성을 도시한 블럭도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 동작 전류를 줄여 반도체 메모리 장치의 전력효율을 증대시킬 수 있도록 하는 입/출력라인 감지증폭기에 관한 것이다.
일반적으로, 데이터 입/출력라인(I/O line; Input/Output line)은 반도체 메모리장치 내부에서 데이터 전송을 위해 사용되고 있다. 메모리 셀 영역 내에서 출력되는 비트라인감지증폭기(BLSA, Bit Line Sense Amplifier)의 출력은, 로컬 입/출력라인(LIO; Local I/O)을 경유하여 글로벌 입/출력라인(GIO; Global I/O)으로 전송된다. 통상적으로 글로벌 입/출력라인(GIO)은 다수의 뱅크(bank)에 걸쳐 글로벌하게 배치되어 데이터 입/출력 패드(pad)와 메모리 셀 영역(cell area 또는 core area) 사이의 데이터 전송을 담당한다.
여기서, 글로벌 입/출력라인(GIO)과 로컬 입/출력라인(LIO) 사이의 데이터 전송을 위한 회로가 필요하다. 디램(DRAM)의 경우, 리드(read) 동작에서 로컬 입/출력라인(LIO)에 실린 데이터를 증폭하여 글로벌 입/출력라인(GIO)으로 전송하기 위하여 입/출력라인 감지증폭기(IOSA: Input Output line Sense Amplifier)가 사용되고, 라이트(write) 동작에서는 글로벌 입/출력라인(GIO)에 실린 데이터를 증폭하여 로컬 입/출력라인(LIO)에 옮기기 위하여 라이트 드라이버(WDRV; Write DRiVer)가 사용된다.
종래의 입/출력라인 감지증폭기(IOSA)에는 1단계 증폭 방식을 사용하는 것과 2단계 증폭 방식을 사용하는 것이 있다. 우선, 1단계 증폭 방식을 사용하는 입/출 력라인 감지증폭기(IOSA)는 회로가 단순하여 전류 소모가 감소되는 장점을 가진다. 그러나, 입력신호의 오프셋(offset) 특성이 열화되어 로컬 입/출력라인(LIO, LIOB)에 실린 데이터 간의 전위차가 충분한 레벨이 되어야 제대로 증폭되어 글로벌 입/출력라인(GIO)으로 전송될 수 있다. 따라서, 입/출력라인 감지증폭기(IOSA)를 구동시키는 스트로브신호의 인에이블 구간을 소정 구간 지연시킬 필요가 있으며, 이는 tAA(Column Address Access Time)를 증가시키는 문제를 야기하였다.
다음으로, 2단계 증폭 방식을 사용하는 입/출력라인 감지증폭기(IOSA)는 로컬 입/출력라인(LIO, LIOB)의 데이터를 2단계로 증폭한다. 각 단계의 증폭 동작은 별개의 스트로브신호에 의해 순차적으로 구동되어 입력신호에 대한 오프셋(offset) 특성을 개선하므로 로컬 입/출력라인(LIO, LIOB)에 실린 데이터 사이의 전위차가 w작아도 충분히 증폭하여 글로벌 입/출력라인(GIO)으로 전송할 수 있다.
이상 설명한 입/출력라인 감지증폭기(IOSA)는 모든 반도체 메모리 장치에 공통적으로 사용가능하며, 범용 IC에서도 사용된다. 따라서, 입/출력라인 감지증폭기(IOSA)의 동작 전류를 줄임으로써, 반도체 메모리 장치의 전력효율을 크게 개선할 수 있다. 특히, 전력효율 개선을 주된 관심 사항으로 하고 있는 모바일 장치의 경우에는 입/출력라인 감지증폭기(IOSA)의 동작 전류를 줄이는 방안에 관한 연구가 큰 도움이 될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 동작 전류를 줄여 반도체 메모리 장치의 전력효율을 증대시킬 수 있도록 하는 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 레벨 전압을 공급받아, 스트로브신호를 버퍼링하는 버퍼부; 제2 레벨 전압을 공급받아, 상기 버퍼부의 출력신호에 응답하여 입/출력라인의 신호를 증폭하여 제1 및 제2 증폭신호를 생성하고, 상기 제1 및 제2 증폭신호를 제1 및 제2 출력라인으로 출력하는 감지증폭기; 및 상기 제1 레벨 전압을 공급받아, 상기 버퍼부의 출력신호에 응답하여 상기 제1 및 제2 출력라인을 프리차지시키는 프리차지부를 포함하는 입/출력라인 감지증폭기를 제공한다.
본 발명에서, 상기 감지증폭기는 제1 및 제2 증폭신호를 생성하여 각각 제1 및 제2 출력라인으로 출력하는 것이 바람직하다.
본 발명에서, 상기 프리자지부는 상기 제1 및 제2 출력라인의 전압을 균등화하는 것이 바람직하다.
본 발명에서, 상기 프리자지부는 상기 제1 및 제2 출력라인 사이에 연결되어, 상기 버퍼부의 출력신호에 응답하여 상기 제1 및 제2 출력라인을 단락(short)하는 균등화소자를 포함한다.
본 발명에서, 상기 균등화소자는 MOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 버퍼부는 상기 스트로브 신호와 상기 감지증폭기의 구동을 위해 인에이블되는 제어신호를 입력받아 논리연산하는 논리소자; 및 상기 제1 레벨전압을 공급받아 상기 논리소자의 출력신호를 버퍼링하는 버퍼를 포함한다.
본 발명에서, 상기 제1 레벨 전압은 셀 코어영역에 공급되는 코어전압인 것이 바람직하다.
본 발명에서, 상기 제2 레벨 전압은 페리영역에 공급되는 페리전압 또는 전원전압(VDD)인 것이 바람직하다.
또한, 본 발명은 제1 레벨 전압을 공급받아, 제1 스트로브신호를 버퍼링하는 버퍼부; 상기 제1 레벨 전압을 공급받아, 상기 버퍼부의 출력신호에 응답하여 제1 입/출력라인의 신호를 증폭하는 제1 감지증폭기; 상기 제1 레벨 전압을 공급받아, 상기 버퍼부의 출력신호에 응답하여 상기 제1 감지증폭기의 출력신호를 프리차지시키는 프리차지부; 및 제2 레벨의 전압을 공급받아, 제2 스트로브 신호에 따라 상기 제1 감지증폭기의 출력신호를 증폭하여 제2 입/출력라인을 구동하기 위한 구동신호를 생성하는 제2 감지증폭기를 포함하는 입/출력라인 감지증폭기를 제공한다.
본 발명에서, 상기 제1 감지증폭기는 문턱전압이 낮은 MOS 트랜지스터에 의해 전류미러를 형성한 차등증폭기를 포함한다.
본 발명에서, 상기 제1 입/출력라인은 로컬 입/출력라인이고, 상기 제2 입/출력라인은 글로벌 입/출력라인인 입/출력라인 감지증폭기.
또한, 비트라인 센스앰프를 포함하는 메모리셀 어레이; 제1 레벨 전압을 공급받아 스트로브신호를 버퍼링하는 버퍼부와, 제2 레벨 전압을 공급받아 상기 버퍼부의 출력신호에 응답하여 제1 입/출력라인으로 전달된 상기 비트라인 센스앰프의 신호를 증폭하는 제1 감지증폭기와, 상기 제1 레벨 전압을 공급받아 상기 버퍼부의 출력신호에 응답하여 상기 제1 감지증폭기의 출력신호를 프리차지시키는 프리차지 부 및, 제2 레벨의 전압을 공급받아 제2 스트로브 신호에 따라 상기 제1 감지증폭기의 출력신호를 증폭하여 제2 입/출력라인을 구동하기 위한 구동신호를 생성하는 제2 감지증폭기를 포함하는 입/출력라인 감지증폭기; 및 데이터 패드로 입력되어 상기 제2 입/출력라인을 통해 전달된 신호를 증폭하여 상기 제1 입/출력라인으로 전달하는 라이트 드라이버를 포함하는 반도체 메모리 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 제1 실시예에 따른 입/출력라인 감지증폭기의 구성을 도시한 블럭도이고, 도 2는 도 1의 회로도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 입/출력라인 감지증폭기는 제1 스트로브신호(IOSTBP1)를 버퍼링하는 버퍼부(10)와, 버퍼부(10)의 출력신호에 응답하여 로컬 입/출력라인(LIO, LIOB)의 신호를 증폭하는 제1 감지증폭기(12)와, 버퍼부(10)의 출력신호에 응답하여 제1 증폭신호 및 그 반전신호(D0, D0B)의 출력라인을 균등화하는 프리차지부(14)와, 제2 스트로브신호(IOSASTBP2)에 응답하여 제1 증폭신호 및 그 반전신호(D0, D0B)를 증폭하여 구동신호(D1D, D1D0)를 생성하는 제2 감지증폭기(16) 및 구동신호(D1D, DID0)에 응답하여 글로벌 입/출력라인(GIO_S, GIO_D)의 신호를 구동하는 드라이버(18)를 포함한다. 여기서, 버퍼부(10) 및 프리 차지부(14)는 코어전압(VCORE)을 공급받아 동작하고, 제1 감지증폭기(12)와 제2 감지증폭기(16) 및 드라이버(18)는 페리전압(VPERI) 또는 전원전압(VDD)을 공급받아 동작한다.
도 2를 참고하여 본 실시예에 따른 입/출력라인 감지증폭기의 구성을 보다 구체적으로 설명하면 다음과 같다. 버퍼부(20)는 제1 스트로브신호(IOSTBP1)와 제어신호(LAY9)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND202)와, 코어전압(VCORE)을 공급받아 낸드게이트(ND202)의 출력신호를 반전버퍼링하는 제1 버퍼(200)를 포함한다. 제1 스트로브신호(IOSTBP1) 및 제어신호(LAY9)는 제1 감지증폭기(22)의 구동을 위해 하이레벨로 인에이블되는 신호이다.
제1 감지증폭기(22)는 페리전압(VPERI)을 공급받아 전류미러를 형성하는 PMOS 트랜지스터(P201-P202, P204-P206)와, 차등증폭을 위해 로컬 입/출력라인(LIO, LIOB)의 신호가 입력되는 NMOS 트랜지스터(N201, N202, N204, N206) 및, 버퍼부(20)의 출력신호를 입력받아 차등증폭 동작을 인에이블 시키는 NMOS 트랜지스터(N208, N210, N212, N214)를 포함한다.
또한, 프리차지부(24)는 코어전압(VCORE)을 공급받아 버퍼부(20)의 출력신호를 반전버퍼링하는 제2 버퍼(240)와, 버퍼부(20)의 출력신호 및 그 반전신호에 응답하여 제1 증폭신호 및 그 반전신호(D0, D0B)의 출력라인을 단락(short)시키는 PMOS 트랜지스터(P208) 및 NMOS 트랜지스터(N215)를 포함하는 전달게이트부(242)를 포함한다.
제2 감지증폭기(26)는 상호 접속형 증폭기(cross-coupled amplifier)로 구성 되여 제1 증폭신호 및 그 반전신호(D0, D0B)를 차등증폭하여 제2 증폭신호 및 그 반전신호(D1, D1B)를 생성한다. 또한, 제2 감지증폭기(46)는 제2 증폭신호 및 그 반전신호(D1, D1B)를 버퍼링하여 구동신호(D1D, D1D0)를 생성하는 인버터(IV208, IV210, IN212)를 포함한다.
드라이버(28)는 구동신호(D1D) 및 제어신호(SOR_D)를 입력받아 부정논리곱 연산을 수행하여 제1 풀업신호(PU1)를 생성하는 낸드게이트(ND204)와, 구동신호(D1D) 및 제어신호(DOR)를 입력받아 부정논리곱 연산을 수행하여 제2 풀업신호(PU2)를 생성하는 낸드게이트(ND206)와, 구동신호(D1D0) 및 제어신호(DOR)를 입력받아 부정논리합 연산을 수행하여 제1풀다운신호(PD1)를 생성하는 노어게이트(NR200)와, 구동신호(D1D0) 및 제어신호(SOR_D)를 입력받아 부정논리합 연산을 수행하여 제2 풀다운신호(PD2)를 생성하는 노어게이트(NR202)와, 제1 풀업신호(PU1)에 응답하여 글로벌 입/출력 라인(GIO_S)을 풀업구동하는 PMOS 트랜지스터(P224)와, 제1 풀다운신호(PD1)에 응답하여 글로벌 입/출력 라인(GIO_S)을 풀다운구동하는 NMOS 트랜지스터(N226)와, 제2 풀업신호(PU2)에 응답하여 글로벌 입/출력 라인(GIO_D)을 풀업구동하는 PMOS 트랜지스터(P226)와, 제2 풀다운신호(PD2)에 응답하여 글로벌 입/출력 라인(GIO_D)을 풀다운구동하는 NMOS 트랜지스터(N228)을 포함한다.
이상 살펴본 바와 같이, 본 발명의 제1 실시예에 따른 입/출력라인 감지증폭기는 제1 버퍼(200) 및 제 2 버퍼(240)가 코어전압(VCORE)을 공급받아 동작하도록 구성된다. 이는 NMOS 트랜지스터(N208, N210, N212, N214)에 공급되는 전압을 줄여 동작전류를 줄이기 위한 것으로, 페리전압(VPERI) 또는 전원전압(VDD)이 공급되는 경우에 비해 제1 감지증폭기(22)에서의 동작전류를 60%정도 수준으로 줄일 수 있다.
또한, 본 발명의 제1 실시예에 따른 입/출력라인 감지증폭기는 버퍼부(20)의 출력신호 및 그 반전신호에 응답하여 제1 증폭신호 및 그 반전신호(D0, D0B)의 출력라인을 단락(short)시키는 전달게이트부(242)를 포함시켜 제1 감지증폭기(22)에서 프리차지부(24)로 누설전류가 경로가 형성되는 것을 방지하고 있다. 이를 좀 더 구체적으로 설명하면 다음과 같다. 제1 감지증폭기(22)는 페리전압(VPERI)을 공급받아 구동되고, 프리차지부(24)는 코어전압(VCORE)을 공급받아 구동된다. 이와 같이 제1 감지증폭기(22)와 프리차지부(24)가 이종(異種)전압으로 구동되는 상황에서, 제1 감지증폭기(22)로부터 프리차지부(24)로 누설전류 경로가 형성될 수 있다. 따라서, 본 실시예에 따른 입/출력라인 감지증폭기는 전달게이트부(242)를 구비하여 제1 감지증폭기(22) 및 프리차지부(24) 간에 전류 경로가 형성되는 것을 원천적으로 차단하고 있다.
도 3은 본 발명의 제2 실시예에 따른 입/출력라인 감지증폭기의 구성을 도시한 블럭도이고, 도 4는 도 3의 회로도이다.
도 3에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 입/출력라인 감지증폭기는 제1 스트로브신호(IOSTBP1)를 버퍼링하는 버퍼부(30)와, 버퍼부(30)의 출력신호에 응답하여 로컬 입/출력라인(LIO, LIOB)의 신호를 증폭하는 제1 감지증폭기(32)와, 버퍼부(30)의 출력신호에 응답하여 제1 증폭신호 및 그 반전신호(D0, D0B)의 출력라인을 코어전압(VCORE)으로 프리차지하는 프리차지부(34)와, 제2 스트로브신호(IOSASTBP2)에 응답하여 제1 증폭신호 및 그 반전신호(D0, D0B)를 증폭하여 구동신호(D1D, DID0)를 생성하는 제2 감지증폭기(36) 및 구동신호(D1D, DID0)에 응답하여 글로벌 입/출력라인(GIO_S, GIO_D)의 신호를 구동하는 드라이버(38)를 포함한다. 여기서, 버퍼부(30), 제1 감지증폭기(32) 및 프리차지부(34)는 코어전압(VCORE)을 공급받아 동작하고, 제2 감지증폭기(36) 및 드라이버(38)는 페리전압(VPERI)을 공급받아 동작한다.
도 4에 도시된 바와 같이, 버퍼부(40)는 제1 스트로브신호(IOSTBP1)와 제어신호(LAY9)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND402)와, 코어전압(VCORE)을 공급받아 낸드게이트(ND402)의 출력신호를 반전버퍼링하는 제3 버퍼(400)를 포함한다.
제1 감지증폭기(42)는 코어전압(VCORE)을 공급받아 전류미러를 형성하는 PMOS 트랜지스터(P401-P402, P404-P406)와, 차등증폭을 위해 로컬 입/출력라인(LIO, LIOB)의 신호가 입력되는 NMOS 트랜지스터(N401, N402, N404, N406) 및, 버퍼부(40)의 출력신호를 입력받아 차등증폭 동작을 인에이블 시키는 NMOS 트랜지스터(N408, N410, N412, N414)를 포함한다. 제1 감지증폭기(42)는 종래와 달리 페리전압(VPERI)보다 낮은 레벨의 코어전압(VCORE)을 공급받아 구동되므로 낮은 전원전압(VDD) 레벨에서 원할한 동작을 위해 PMOS 트랜지스터(P401-P402, P404-P406)는 낮은 문턱전압(threshold voltage)을 갖는 트랜지스터인 것이 바람직하다.
또한, 프리차지부(44)는 버퍼부(40)의 출력신호에 응답하여 증폭신호 및 그 반전신호(D0, D0B)의 출력라인을 코어전압(VCORE)으로 프리차지하는 PMOS 트랜지스터(P408, P410, P412)를 포함한다.
이상 살펴본 바와 같이, 본 발명의 제2 실시예에 따른 입/출력라인 감지증폭기는 기존과 달리 전원전압(VDD) 또는 페리전압(VPERI) 보다 낮은 레벨을 갖는 코어전압(VCORE)을 버퍼부(40), 제1 감지증폭기(42) 및 프리차지부(44)에 공급하여 구동시키므로 동작전류를 줄일 수 있다.
도 5를 참고하면 본 발명의 제1 및 제2 실시예에 따른 입/출력라인 감지증폭기를 사용하는 경우 종래기술에 비해 제1 증폭신호 및 그 반전신호(D0, D0B) 간의 전위차(△V)는 커지고, 제1 감지증폭기에서의 동작전류(Current@iostbp1)는 감소되는 것을 확인할 수 있다. 즉, PVT 특성 중 스큐(skew)가 slow2인 상태에서 종래기술에 따른 입/출력라인 감지증폭기에서 생성되는 제1 증폭신호 및 그 반전신호(D0, D0B) 간의 전위차(△V)는 151(mV)에 불과하여 페일(FAIL)이 발생하나, 본 발명의 제1 및 제2 실시예에 따른 입/출력라인 감지증폭기의 경우에는 각각 594(mV) 및 750(mV)으로 전위차(△V)가 커져 충분히 증폭되었음을 확인할 수 있다. 또한, 본 발명의 제1 및 제2 실시예에 따른 입/출력라인 감지증폭기를 사용하는 경우 제1 감지증폭기에서 소모되는 동작전류량(Current@iostbp1)은 모든 스큐(skew) 조건에서 종래기술에 비해 현격하게 줄어든다.
도 6은 본 발명의 제1 및 제2 실시예에 따른 입/출력라인 감지증폭기를 적용한 반도체 장치의 구성을 도시한 블럭도이다.
도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 비트라인 센스앰 프(600, 602)를 포함하는 메모리셀 어레이(60)와, 리드(read) 동작에서 로컬 입/출력라인(LIO)에 실린 데이터를 증폭하여 글로벌 입/출력라인(GIO)으로 전송하는 입/출력라인 감지증폭기(62, IOSA)와, 라이트(write) 동작에서 글로벌 입/출력라인(GIO)에 실린 데이터를 증폭하여 로컬 입/출력라인(LIO)에 전송하는 라이트 드라이버(64)를 포함한다. 여기서, 입/출력라인 감지증폭기(62, IOSA)는 도1 및 도2에 도시된 본 발명의 제1 실시예에 따른 입/출력라인 감지증폭기 또는 도3내지 도4에 도시된 본 발명의 제2 실시예에 따른 입/출력라인 감지증폭기가 적용될 수 있다. 따라서, 본 실시예에 따른 반도체 메모리 장치의 경우 입/출력라인 감지증폭기의 동작전류가 줄어들어 소비전력을 절감시킬 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 따른 입/출력라인 감지증폭기는 동작 전류를 줄여 반도체 메모리 장치의 전력효율을 증대시킬 수 있는 효과가 있다.

Claims (24)

  1. 제1 레벨 전압을 공급받아, 스트로브신호를 버퍼링하는 버퍼부;
    제2 레벨 전압을 공급받아, 상기 버퍼부의 출력신호에 응답하여 입/출력라인의 신호를 증폭하여 제1 및 제2 증폭신호를 생성하고, 상기 제1 및 제2 증폭신호를 제1 및 제2 출력라인으로 출력하는 감지증폭기; 및
    상기 제1 레벨 전압을 공급받아, 상기 버퍼부의 출력신호에 응답하여 상기 제1 및 제2 출력라인을 프리차지시키는 프리차지부를 포함하는 입/출력라인 감지증폭기.
  2. 삭제
  3. 제1항에 있어서, 상기 프리자지부는 상기 제1 및 제2 출력라인의 전압을 균등화하는 입/출력라인 감지증폭기.
  4. 제3항에 있어서, 상기 프리자지부는 상기 제1 및 제2 출력라인 사이에 연결되어, 상기 버퍼부의 출력신호에 응답하여 상기 제1 및 제2 출력라인을 단 락(short)하는 균등화소자를 포함하는 입/출력라인 감지증폭기.
  5. 제4항에 있어서, 상기 균등화소자는 MOS 트랜지스터인 입/출력라인 감지증폭기.
  6. 제1항에 있어서, 상기 버퍼부는
    상기 스트로브 신호와, 상기 제1 및 제2 증폭신호의 생성을 위해 인에이블되는 제어신호를 입력받아 논리연산하는 논리소자; 및
    상기 제1 레벨전압을 공급받아 상기 논리소자의 출력신호를 버퍼링하는 버퍼를 포함하는 입/출력라인 감지증폭기.
  7. 제1항에 있어서, 상기 제1 레벨 전압은 셀 코어영역에 공급되는 코어전압인 입/출력라인 감지증폭기.
  8. 제1항에 있어서, 상기 제2 레벨 전압은 페리영역에 공급되는 페리전압 또는 전원전압(VDD)인 입/출력라인 감지증폭기.
  9. 제1 레벨 전압을 공급받아, 제1 스트로브신호를 버퍼링하는 버퍼부;
    상기 제1 레벨 전압을 공급받아, 상기 버퍼부의 출력신호에 응답하여 제1 입/출력라인의 신호를 증폭하는 제1 감지증폭기;
    상기 제1 레벨 전압을 공급받아, 상기 버퍼부의 출력신호에 응답하여 상기 제1 감지증폭기의 출력신호를 프리차지시키는 프리차지부; 및
    제2 레벨의 전압을 공급받아, 제2 스트로브 신호에 따라 상기 제1 감지증폭기의 출력신호를 증폭하여 제2 입/출력라인을 구동하기 위한 구동신호를 생성하는 제2 감지증폭기를 포함하는 입/출력라인 감지증폭기.
  10. 제9항에 있어서, 상기 버퍼부는
    상기 제1 스트로브 신호와 상기 제1 감지증폭기의 구동을 위해 인에이블되는 제어신호를 입력받아 논리연산하는 논리소자; 및
    상기 제1 레벨전압을 공급받아 상기 논리소자의 출력신호를 버퍼링하는 버퍼를 포함하는 입/출력라인 감지증폭기.
  11. 제9항에 있어서, 상기 제1 감지증폭기는 문턱전압이 낮은 MOS 트랜지스터에 의해 전류미러를 형성한 차등증폭기를 포함하는 입/출력라인 감지증폭기.
  12. 제9항에 있어서, 상기 제1 레벨 전압은 셀 코어영역에 공급되는 코어전압인 입/출력라인 감지증폭기.
  13. 제9항에 있어서, 상기 제2 레벨 전압은 페리영역에 공급되는 페리전압 또는 전원전압(VDD)인 입/출력라인 감지증폭기.
  14. 제9항에 있어서, 상기 제1 입/출력라인은 로컬 입/출력라인이고, 상기 제2 입/출력라인은 글로벌 입/출력라인인 입/출력라인 감지증폭기.
  15. 비트라인 센스앰프를 포함하는 메모리셀 어레이;
    제1 레벨 전압을 공급받아 스트로브신호를 버퍼링하는 버퍼부와, 제2 레벨 전압을 공급받아 상기 버퍼부의 출력신호에 응답하여 제1 입/출력라인으로 전달된 상기 비트라인 센스앰프의 신호를 증폭하는 제1 감지증폭기와, 상기 제1 레벨 전압을 공급받아 상기 버퍼부의 출력신호에 응답하여 상기 제1 감지증폭기의 출력신호 를 프리차지시키는 프리차지부 및, 제2 레벨의 전압을 공급받아 제2 스트로브 신호에 따라 상기 제1 감지증폭기의 출력신호를 증폭하여 제2 입/출력라인을 구동하기 위한 구동신호를 생성하는 제2 감지증폭기를 포함하는 입/출력라인 감지증폭기; 및
    데이터 패드로 입력되어 상기 제2 입/출력라인을 통해 전달된 신호를 증폭하여 상기 제1 입/출력라인으로 전달하는 라이트 드라이버를 포함하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 제1 감지증폭기는 제1 및 제2 증폭신호를 생성하여 각각 제1 및 제2 출력라인으로 출력하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 프리자지부는 상기 제1 및 제2 출력라인의 전압을 균등화하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 프리자지부는 상기 제1 및 제2 출력라인 사이에 연결되어, 상기 버퍼부의 출력신호에 응답하여 상기 제1 및 제2 출력라인을 단락(short)하는 균등화소자를 포함하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 균등화소자는 MOS 트랜지스터인 반도체 메모리 장치.
  20. 제15항에 있어서, 상기 버퍼부는
    상기 스트로브 신호와 상기 제1 감지증폭기의 구동을 위해 인에이블되는 제어신호를 입력받아 논리연산하는 논리소자; 및
    상기 제1 레벨전압을 공급받아 상기 논리소자의 출력신호를 버퍼링하는 버퍼를 포함하는 반도체 메모리 장치.
  21. 제15항에 있어서, 상기 제1 레벨 전압은 셀 코어영역에 공급되는 코어전압인 반도체 메모리 장치.
  22. 제15항에 있어서, 상기 제2 레벨 전압은 페리영역에 공급되는 페리전압 또는 전원전압(VDD)인 반도체 메모리 장치.
  23. 제15에 있어서, 상기 제1 입/출력라인은 로컬 입/출력라인인 반도체 메모리 장치.
  24. 제15항에 있어서, 상기 제2 입/출력라인은 글로벌 입/출력라인인 반도체 메모리 장치.
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